KR20190062606A - 패터닝 디바이스 패턴을 최적화하는 방법 - Google Patents
패터닝 디바이스 패턴을 최적화하는 방법 Download PDFInfo
- Publication number
- KR20190062606A KR20190062606A KR1020197014989A KR20197014989A KR20190062606A KR 20190062606 A KR20190062606 A KR 20190062606A KR 1020197014989 A KR1020197014989 A KR 1020197014989A KR 20197014989 A KR20197014989 A KR 20197014989A KR 20190062606 A KR20190062606 A KR 20190062606A
- Authority
- KR
- South Korea
- Prior art keywords
- pattern
- polygons
- patterning device
- design
- device pattern
- Prior art date
Links
- 238000000059 patterning Methods 0.000 title claims abstract description 346
- 238000000034 method Methods 0.000 claims abstract description 414
- 238000013461 design Methods 0.000 claims abstract description 309
- 238000011156 evaluation Methods 0.000 claims abstract description 141
- 230000008569 process Effects 0.000 claims description 259
- 238000005457 optimization Methods 0.000 claims description 148
- 238000005286 illumination Methods 0.000 claims description 89
- 230000035876 healing Effects 0.000 claims description 40
- 238000012545 processing Methods 0.000 claims description 33
- 238000004519 manufacturing process Methods 0.000 claims description 26
- 239000011295 pitch Substances 0.000 claims description 18
- 238000004590 computer program Methods 0.000 claims description 9
- 230000006870 function Effects 0.000 description 103
- 230000005855 radiation Effects 0.000 description 68
- 239000000758 substrate Substances 0.000 description 60
- 230000003287 optical effect Effects 0.000 description 31
- 230000015654 memory Effects 0.000 description 23
- 239000010410 layer Substances 0.000 description 22
- 230000007547 defect Effects 0.000 description 21
- 238000011161 development Methods 0.000 description 19
- 238000009826 distribution Methods 0.000 description 18
- 210000002381 plasma Anatomy 0.000 description 18
- 238000003860 storage Methods 0.000 description 18
- 238000004422 calculation algorithm Methods 0.000 description 17
- 238000004891 communication Methods 0.000 description 16
- 238000005530 etching Methods 0.000 description 15
- 230000008859 change Effects 0.000 description 14
- 238000000151 deposition Methods 0.000 description 14
- 230000008021 deposition Effects 0.000 description 13
- 238000001459 lithography Methods 0.000 description 13
- 210000001747 pupil Anatomy 0.000 description 13
- 238000004088 simulation Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 9
- 239000000463 material Substances 0.000 description 9
- 235000012431 wafers Nutrition 0.000 description 9
- 230000008602 contraction Effects 0.000 description 8
- 238000003384 imaging method Methods 0.000 description 8
- 230000004044 response Effects 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 238000012937 correction Methods 0.000 description 6
- 230000006872 improvement Effects 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000013459 approach Methods 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 5
- 239000000356 contaminant Substances 0.000 description 5
- 238000007639 printing Methods 0.000 description 5
- 239000000446 fuel Substances 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- 229910052718 tin Inorganic materials 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 3
- 229920001400 block copolymer Polymers 0.000 description 3
- 238000011960 computer-aided design Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000005484 gravity Effects 0.000 description 3
- 230000000670 limiting effect Effects 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 230000010363 phase shift Effects 0.000 description 3
- 230000010287 polarization Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 238000011144 upstream manufacturing Methods 0.000 description 3
- WHXSMMKQMYFTQS-UHFFFAOYSA-N Lithium Chemical compound [Li] WHXSMMKQMYFTQS-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 230000004075 alteration Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000004040 coloring Methods 0.000 description 2
- 230000003750 conditioning effect Effects 0.000 description 2
- 238000013016 damping Methods 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 238000012804 iterative process Methods 0.000 description 2
- 229910052744 lithium Inorganic materials 0.000 description 2
- 238000013178 mathematical model Methods 0.000 description 2
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 2
- 229910052753 mercury Inorganic materials 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 239000013307 optical fiber Substances 0.000 description 2
- 230000036961 partial effect Effects 0.000 description 2
- 238000009304 pastoral farming Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 230000003595 spectral effect Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 238000009827 uniform distribution Methods 0.000 description 2
- 229910052724 xenon Inorganic materials 0.000 description 2
- FHNFHKCVQCLJFQ-UHFFFAOYSA-N xenon atom Chemical compound [Xe] FHNFHKCVQCLJFQ-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 238000012897 Levenberg–Marquardt algorithm Methods 0.000 description 1
- 238000001015 X-ray lithography Methods 0.000 description 1
- 230000002745 absorbent Effects 0.000 description 1
- 239000002250 absorbent Substances 0.000 description 1
- 239000006096 absorbing agent Substances 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 210000004027 cell Anatomy 0.000 description 1
- 238000001311 chemical methods and process Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000002939 conjugate gradient method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000011143 downstream manufacturing Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 238000001900 extreme ultraviolet lithography Methods 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 230000002068 genetic effect Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000005381 magnetic domain Effects 0.000 description 1
- 239000003550 marker Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000001127 nanoimprint lithography Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000005191 phase separation Methods 0.000 description 1
- 238000012805 post-processing Methods 0.000 description 1
- 230000037452 priming Effects 0.000 description 1
- 238000012887 quadratic function Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
- 238000001338 self-assembly Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 238000002922 simulated annealing Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000000638 solvent extraction Methods 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
- 230000009897 systematic effect Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
- G03F7/70433—Layout for increasing efficiency or for compensating imaging errors, e.g. layout of exposure fields for reducing focus errors; Use of mask features for increasing efficiency or for compensating imaging errors
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/36—Masks having proximity correction features; Preparation thereof, e.g. optical proximity correction [OPC] design processes
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
- G03F1/70—Adapting basic layout or design of masks to lithographic process requirements, e.g., second iteration correction of mask patterns for imaging
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
- G03F7/70433—Layout for increasing efficiency or for compensating imaging errors, e.g. layout of exposure fields for reducing focus errors; Use of mask features for increasing efficiency or for compensating imaging errors
- G03F7/70441—Optical proximity correction [OPC]
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
- G03F7/70491—Information management, e.g. software; Active and passive control, e.g. details of controlling exposure processes or exposure tool monitoring processes
- G03F7/705—Modelling or simulating from physical phenomena up to complete wafer processes or whole workflow in wafer productions
-
- G06F17/5068—
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
패터닝 디바이스 패턴을 최적화하는 방법이 개시되며, 상기 방법은: 복수의 다각형들을 갖는 초기 디자인 패턴을 얻는 단계; 다각형들 중 적어도 일부가 서로 유효하게 연결되게 하는 단계; 다각형들의 경계 외부에 평가 피처들을 배치하는 단계; 및 평가 피처들에 기초하여 연결된 다각형들에 걸쳐있는 패터닝 디바이스 패턴을 생성하는 단계를 포함한다.
Description
본 출원은 2016년 10월 24일에 출원된 미국 가출원 62/412,192, 및 2017년 10월 20일에 출원된 미국 가출원 62/574,843의 우선권을 주장하며, 이들은 둘 다 본 명세서에서 그 전문이 인용참조된다.
본 발명은 리소그래피 방법들 및 장치들에 관한 것으로, 특히 패터닝 디바이스 패턴을 최적화하기 위해 가이드 윤곽(guide contour)을 따라 평가 피처(evaluation feature)들을 이용하여 패터닝하는 방법, 및 방법을 적용하기 위한 시스템에 관한 것이다.
리소그래피 장치는, 예를 들어 집적 회로(IC)의 제조 시에 사용될 수 있다. 이러한 경우, 패터닝 디바이스(예를 들어, 마스크)는 IC의 개별층에 대응하는 회로 패턴("디자인 레이아웃")을 포함하거나 제공할 수 있으며, 패터닝 디바이스의 패턴을 통해 타겟부를 조사(irradiate)하는 것과 같은 방법들에 의해, 이 회로 패턴이 방사선-감응재("레지스트")층으로 코팅된 기판(예를 들어, 실리콘 웨이퍼) 상의 (예를 들어, 1 이상의 다이를 포함하는) 타겟부 상으로 전사(transfer)될 수 있다. 일반적으로, 단일 기판은 리소그래피 장치에 의해 패턴이 한 번에 한 타겟부씩 연속적으로 전사되는 복수의 인접한 타겟부들을 포함한다. 일 형태의 리소그래피 장치에서는 전체 패터닝 디바이스의 패턴이 한 타겟부 상으로 한 번에 전사되며; 이러한 장치는 통상적으로 스테퍼(stepper)라 칭해진다. 통상적으로 스텝-앤드-스캔(step-and-scan) 장치라 칭해지는 대안적인 장치에서는 투영 빔이 주어진 기준 방향("스캐닝" 방향)으로 패터닝 디바이스에 걸쳐 스캐닝하는 한편, 동시에 이 기준 방향과 평행하게 또는 역-평행하게(anti-parallel) 기판이 이동된다. 패터닝 디바이스의 패턴의 상이한 부분들이 점진적으로 한 타겟부에 전사된다. 일반적으로, 리소그래피 장치가 배율 인자(M)(일반적으로 < 1)를 갖기 때문에, 기판이 이동되는 속력(F)은 투영 빔이 패터닝 디바이스를 스캐닝하는 속력의 인자(M) 배가 될 것이다.
패터닝 디바이스로부터 기판으로 패턴을 전사하기에 앞서, 기판은 전처리(priming), 레지스트 코팅 및 소프트 베이크(soft bake)와 같은 다양한 과정들을 거칠 수 있다. 노광 이후, 기판은 노광-후 베이크(post-exposure bake: PEB), 현상, 하드 베이크(hard bake) 및 전사된 패턴의 측정/검사와 같은 다른 과정들을 거칠 수 있다. 이 일련의 과정들은 디바이스, 예컨대 IC의 개별층을 구성하는 기초로서 사용된다. 그 후, 기판은 에칭, 이온-주입(도핑), 금속화(metallization), 산화, 화학-기계적 연마 등과 같은 다양한 공정들을 거칠 수 있으며, 이는 모두 디바이스의 개별층을 마무리하도록 의도된다. 디바이스에서 여러 층이 요구되는 경우, 각각의 층에 대해 전체 과정 또는 그 변형이 반복된다. 최후에는, 디바이스가 기판 상의 각 타겟부에 존재할 것이다. 그 후, 이 디바이스들은 다이싱(dicing) 또는 소잉(sawing)과 같은 기술에 의해 서로 분리되며, 개개의 디바이스들은 핀에 연결되는 캐리어 등에 장착될 수 있다.
따라서, 반도체 디바이스들과 같은 디바이스들을 제조하는 것은 통상적으로 디바이스들의 다양한 피처들 및 다수 층들을 형성하기 위해 다수의 제작 공정들을 이용하여 기판(예를 들어, 반도체 웨이퍼)을 처리하는 것을 수반한다. 이러한 층들 및 피처들은 통상적으로, 예를 들어 증착, 리소그래피, 에칭, 화학-기계적 연마, 및 이온 주입을 이용하여 제조되고 처리된다. 다수 디바이스들은 기판의 복수의 다이들 상에 제작된 후, 개별적인 디바이스들로 분리될 수 있다. 이 디바이스 제조 공정은 패터닝 공정으로 간주될 수 있다. 패터닝 공정은 패터닝 디바이스의 패턴을 기판으로 전사하기 위해 리소그래피 장치 내의 패터닝 디바이스를 이용하는 광학 및/또는 나노임프린트(nanoimprint) 리소그래피와 같은 패터닝 단계를 수반하며, 통상적이지만 선택적으로 현상 장치에 의한 레지스트 현상, 베이크 툴을 이용한 기판의 베이킹, 에칭 장치를 이용한 패턴의 에칭 등과 같은 1 이상의 관련 패턴 처리 단계를 수반한다.
일 실시예에서, 패터닝 디바이스 패턴을 최적화하는 방법이 제공되고, 상기 방법은: 복수의 다각형들을 갖는 초기 디자인 패턴을 얻는 단계; 다각형들 중 적어도 일부가 서로 유효하게 연결되게 하는 단계; 다각형들의 경계 외부에 평가 피처들을 배치하는 단계; 및 평가 피처들에 기초하여 연결된 다각형들에 걸쳐 패터닝 디바이스 패턴을 생성하는 단계를 포함한다.
일 실시예에서, 패터닝 디바이스 패턴을 최적화하는 방법이 제공되고, 상기 방법은: 복수의 다각형들을 갖는 초기 디자인 패턴을 얻는 단계; 다각형들 중 적어도 일부가 서로 유효하게 연결되게 하는 단계; 다각형들에 대해 평가 피처들을 배치하는 단계; 및 연결된 다각형들 중 적어도 일부에 걸쳐 가이드 윤곽을 발생시키는 단계를 포함하며, 평가 피처들 중 적어도 일부는 가이드 윤곽에 위치된다.
일 실시예에서, 패터닝 디바이스 패턴을 최적화하는 방법이 제공되고, 상기 방법은: 복수의 다각형들을 갖는 초기 디자인 패턴을 얻는 단계; 다각형들 중 적어도 일부가 서로 유효하게 연결되게 하는 단계; 연결된 다각형들에 대해 평가 피처들을 배치하는 단계; 및 평가 피처들에 기초하여 연결된 다각형들의 연결 또는 교차 지점에 걸쳐 패터닝 디바이스 패턴 윤곽을 생성하는 단계를 포함한다.
일 실시예에서, 명령어들이 기록되어 있는 컴퓨터 비-일시적 판독가능한 매체를 포함하는 컴퓨터 프로그램 제품이 제공되고, 명령어들은 컴퓨터에 의해 실행될 때 본 명세서에서 설명되는 바와 같은 방법을 구현한다.
도 1은 리소그래피 시스템의 다양한 서브시스템들의 블록 다이어그램;
도 2는 도 1의 서브시스템들에 대응하는 시뮬레이션 모델들의 블록 다이어그램;
도 3a는 4 개의 패턴들 각각의 EPE 또는 CD에 대한 포커스(수평축) 및 도즈(수직축)에 의한 공정 윈도우들(EPE 또는 CD-PWs);
도 3b는 4 개의 패턴들의 EPE 또는 CD의, 포커스(수평축) 및 도즈(수직축)에 의한 공정 윈도우(도트-해칭 영역으로 표시됨)(EPE 또는 CD-OPW);
도 4는 공동 최적화(joint optimization) 또는 동시 최적화(co-optimization)의 방법론의 일 예시의 측면들을 예시하는 흐름도;
도 5는 일 실시예에 따른 또 다른 최적화 방법의 일 실시예를 나타내는 도면;
도 6, 도 7 및 도 8은 다양한 최적화 공정들의 예시적인 흐름도들;
도 9는 다중 패터닝 기술(MPT)의 공정 상황들의 시퀀스를 나타내는 도면;
도 10은 방법의 일 실시예를 나타내는 도면;
도 11은 도 10의 방법의 흐름도;
도 12는 도 11의 방법의 처리 상황들의 시퀀스의 일 예시를 나타내는 도면;
도 13a 및 도 13b는 도 12의 방법의 공정 상황(1202)에서 밀접하게 인접한 타겟 다각형들을 식별하는 공정의 예시들을 나타내는 도면;
도 14는 도 12의 공정 상황(1203)에서 식별된 밀접하게 인접한 타겟 다각형들을 편향시키고(biasing), 선택적으로 편향 후 서로 연결되지 않은 식별 및 편향된 타겟 다각형들을 연결하는 브리지(bridge)를 형성하는 예시를 나타내는 도면;
도 15는 도 12의 공정 상황(1204)에서 식별되지 않은 타겟 다각형들을 편향시키는 일 예시를 나타내는 도면;
도 16은 도 12의 공정 상황(1205)에서 1 이상의 다각형에 대해 패턴 배치 게이지들을 제공하는 일 예시를 나타내는 도면;
도 17은 도 12의 공정 상황(1206)에서의, 식별된 타겟 다각형들 외부의 1 이상의 평가 피처를 포함한 다각형들에 대한 평가 피처들의 배치의 일 예시를 나타내는 도면;
도 18은 도 12의 공정 상황(1206)에 관하여 식별된 타겟 다각형들 중 일부에 대한 평가 피처들의 배치의 일 예시를 나타내는 도면;
도 19는 도 12의 공정 상황(1206)에서의 평가 피처들의 배치를 위한 가이드 윤곽의 일 예시를 나타내는 도면;
도 20a는 (짧은 라인들로 표시된) 평가 피처들의 배치를 위한 가이드 윤곽의 일 예시를 나타내고, 도 20b는 상한계 및 하한계를 갖는 공차 대역(tolerance band)과 관련하여 평가 피처들을 나타내는 도면;
도 21a, 도 21b 및 도 21c는 패턴 배치 오차(PPE) 제어 게이지들의 배치의 예시들을 더 상세히 나타내는 도면들로, 도 21a는 도 16을 예시하고, 도 21b는 다각형들에 대해 패턴 배치 오차(PPE) 제어 게이지들의 배치를 예시하며, 도 21c는 패턴 배치 오차(PPE) 제어 게이지들의 일 실시예의 동작들을 상세히 도시하고, 도 21d는 패턴 배치 오차(PPE) 제어 게이지들의 또 다른 실시예의 동작들을 상세히 도시하는 도면;
도 22a 및 도 22b는 패턴 및 조명 모드의 최적화의 일 예시를 나타내는 도면들로, 도 22a는 최적화된 패턴의 일 예시를 나타내고, 도 22b는 최적화된 조명 모드의 일 예시를 나타내며, 도 12의 공정 상황(1207)에 관련되는 도면;
도 23은 현상된 윤곽의 현상-후 표현의 일 예시를 나타내고, 도 12의 공정 상황(1208)에 관련되는 도면;
도 24는 수축(shrink) 및 힐링(healing) 후 패턴의 표현의 일 예시를 나타내고, 도 12의 공정 상황(1209)에 관련되는 도면;
도 25는 초기 디자인 패턴의 다각형들에 대응하는 패턴 피처들의 에칭-후 검사(AEI) 샘플 이미지의 일 예시를 나타내는 도면;
도 26a 및 도 26b는 패터닝 디바이스 패턴을 생성하기 위한 디자인 의도를 변화시키는 일 실시예를 개략적으로 나타내는 도면;
도 27a 및 도 27b는 패터닝 디바이스 패턴을 생성하기 위한 디자인 의도를 변화시키는 또 다른 실시예를 개략적으로 나타내는 도면;
도 28은 컴퓨터 시스템의 일 예시의 블록 다이어그램;
도 29는 리소그래피 장치의 개략적인 다이어그램;
도 30은 또 다른 리소그래피 장치의 개략적인 다이어그램;
도 31은 도 30의 장치의 더 상세한 도면; 및
도 32는 본 출원의 도 30 및 도 31의 장치의 소스 컬렉터 모듈의 더 상세한 도면이다.
도 2는 도 1의 서브시스템들에 대응하는 시뮬레이션 모델들의 블록 다이어그램;
도 3a는 4 개의 패턴들 각각의 EPE 또는 CD에 대한 포커스(수평축) 및 도즈(수직축)에 의한 공정 윈도우들(EPE 또는 CD-PWs);
도 3b는 4 개의 패턴들의 EPE 또는 CD의, 포커스(수평축) 및 도즈(수직축)에 의한 공정 윈도우(도트-해칭 영역으로 표시됨)(EPE 또는 CD-OPW);
도 4는 공동 최적화(joint optimization) 또는 동시 최적화(co-optimization)의 방법론의 일 예시의 측면들을 예시하는 흐름도;
도 5는 일 실시예에 따른 또 다른 최적화 방법의 일 실시예를 나타내는 도면;
도 6, 도 7 및 도 8은 다양한 최적화 공정들의 예시적인 흐름도들;
도 9는 다중 패터닝 기술(MPT)의 공정 상황들의 시퀀스를 나타내는 도면;
도 10은 방법의 일 실시예를 나타내는 도면;
도 11은 도 10의 방법의 흐름도;
도 12는 도 11의 방법의 처리 상황들의 시퀀스의 일 예시를 나타내는 도면;
도 13a 및 도 13b는 도 12의 방법의 공정 상황(1202)에서 밀접하게 인접한 타겟 다각형들을 식별하는 공정의 예시들을 나타내는 도면;
도 14는 도 12의 공정 상황(1203)에서 식별된 밀접하게 인접한 타겟 다각형들을 편향시키고(biasing), 선택적으로 편향 후 서로 연결되지 않은 식별 및 편향된 타겟 다각형들을 연결하는 브리지(bridge)를 형성하는 예시를 나타내는 도면;
도 15는 도 12의 공정 상황(1204)에서 식별되지 않은 타겟 다각형들을 편향시키는 일 예시를 나타내는 도면;
도 16은 도 12의 공정 상황(1205)에서 1 이상의 다각형에 대해 패턴 배치 게이지들을 제공하는 일 예시를 나타내는 도면;
도 17은 도 12의 공정 상황(1206)에서의, 식별된 타겟 다각형들 외부의 1 이상의 평가 피처를 포함한 다각형들에 대한 평가 피처들의 배치의 일 예시를 나타내는 도면;
도 18은 도 12의 공정 상황(1206)에 관하여 식별된 타겟 다각형들 중 일부에 대한 평가 피처들의 배치의 일 예시를 나타내는 도면;
도 19는 도 12의 공정 상황(1206)에서의 평가 피처들의 배치를 위한 가이드 윤곽의 일 예시를 나타내는 도면;
도 20a는 (짧은 라인들로 표시된) 평가 피처들의 배치를 위한 가이드 윤곽의 일 예시를 나타내고, 도 20b는 상한계 및 하한계를 갖는 공차 대역(tolerance band)과 관련하여 평가 피처들을 나타내는 도면;
도 21a, 도 21b 및 도 21c는 패턴 배치 오차(PPE) 제어 게이지들의 배치의 예시들을 더 상세히 나타내는 도면들로, 도 21a는 도 16을 예시하고, 도 21b는 다각형들에 대해 패턴 배치 오차(PPE) 제어 게이지들의 배치를 예시하며, 도 21c는 패턴 배치 오차(PPE) 제어 게이지들의 일 실시예의 동작들을 상세히 도시하고, 도 21d는 패턴 배치 오차(PPE) 제어 게이지들의 또 다른 실시예의 동작들을 상세히 도시하는 도면;
도 22a 및 도 22b는 패턴 및 조명 모드의 최적화의 일 예시를 나타내는 도면들로, 도 22a는 최적화된 패턴의 일 예시를 나타내고, 도 22b는 최적화된 조명 모드의 일 예시를 나타내며, 도 12의 공정 상황(1207)에 관련되는 도면;
도 23은 현상된 윤곽의 현상-후 표현의 일 예시를 나타내고, 도 12의 공정 상황(1208)에 관련되는 도면;
도 24는 수축(shrink) 및 힐링(healing) 후 패턴의 표현의 일 예시를 나타내고, 도 12의 공정 상황(1209)에 관련되는 도면;
도 25는 초기 디자인 패턴의 다각형들에 대응하는 패턴 피처들의 에칭-후 검사(AEI) 샘플 이미지의 일 예시를 나타내는 도면;
도 26a 및 도 26b는 패터닝 디바이스 패턴을 생성하기 위한 디자인 의도를 변화시키는 일 실시예를 개략적으로 나타내는 도면;
도 27a 및 도 27b는 패터닝 디바이스 패턴을 생성하기 위한 디자인 의도를 변화시키는 또 다른 실시예를 개략적으로 나타내는 도면;
도 28은 컴퓨터 시스템의 일 예시의 블록 다이어그램;
도 29는 리소그래피 장치의 개략적인 다이어그램;
도 30은 또 다른 리소그래피 장치의 개략적인 다이어그램;
도 31은 도 30의 장치의 더 상세한 도면; 및
도 32는 본 출원의 도 30 및 도 31의 장치의 소스 컬렉터 모듈의 더 상세한 도면이다.
간략한 도입부로서, 도 1는 예시적인 리소그래피 장치(100)를 나타낸다. 주요 구성요소들은 심자외선 엑시머 레이저 소스 또는 극자외선(EUV) 소스를 포함한 다른 형태의 소스일 수 있는 방사선 소스(112)(앞서 언급된 바와 같이, 리소그래피 장치 자체가 방사선 소스를 가질 필요는 없음); (시그마로서 표시된) 조명의 부분 간섭성(partial coherence)을 정의하고, 소스(112)로부터의 방사선을 성형하는 광학기(114 및 116)를 포함할 수 있는 조명 광학기; 패터닝 디바이스(118)를 유지 또는 포함하는 지지체; 및 기판 평면(122) 상으로 (예를 들어, 1 이상의 거울, 1 이상의 투과 또는 반사 렌즈 등을 통해) 패터닝 디바이스 패턴의 이미지를 투영하는 투영 시스템(120)이다. 투영 시스템의 퓨필 평면에서의 조정가능한 필터 또는 어퍼처(aperture: 124)가 기판 평면(122) 상에 부딪히는 빔 각도들의 범위를 제한할 수 있으며, 이때 가능한 최대 각도는 투영 시스템의 개구수(numerical aperture: NA)를 정의하고 NA = n sin(Θmax), n은 투영 시스템의 최종 요소와 기판 사이의 매질의 굴절률이며, Θmax는 기판 평면(122) 상에 여전히 부딪힐 수 있는 투영 시스템으로부터 나가는 빔의 최대 각도이다.
본 명세서에서 사용되는 바와 같은 "투영 시스템"이라는 용어는, 예를 들어 굴절 광학기, 반사 광학기, 어퍼처 및/또는 카타디옵트릭(catadioptric) 광학기를 포함하는 다양한 타입의 광학 시스템들을 포괄하는 것으로서 폭넓게 해석되어야 한다. 또한, "투영 시스템"이라는 용어는 집합적으로 또는 개별적으로 방사선 투영 빔을 지향, 성형 또는 제어하기 위해 이 디자인 타입들 중 어느 하나에 따라 작동하는 구성요소들을 포함할 수 있다.
본 명세서에서 채택되는 "마스크" 또는 "패터닝 디바이스"라는 용어는 기판의 타겟부에 생성될 패턴에 대응하여 입사하는 방사선 빔에 패터닝된 단면을 부여하는 데 사용될 수 있는 일반적인 패터닝 디바이스를 언급하는 것으로 폭넓게 해석될 수 있다; 또한, "광 밸브(light valve)"라는 용어가 이러한 맥락에서 사용될 수도 있다. 전형적인 마스크[투과형 또는 반사형; 바이너리(binary), 위상-시프팅, 하이브리드(hybrid) 등] 이외에, 여타의 이러한 패터닝 디바이스의 예시들로 다음을 포함한다:
- 프로그램가능한 거울 어레이. 이러한 디바이스의 일 예시는 점탄성 제어층 및 반사 표면을 갖는 매트릭스-어드레서블 표면(matrix-addressable surface)이다. 이러한 장치의 기본 원리는, (예를 들어) 반사 표면의 어드레싱된 영역들은 입사 방사선을 회절 방사선(diffracted radiation)으로서 반사시키는 반면, 어드레싱되지 않은 영역들은 입사 방사선을 비회절 방사선으로서 반사시킨다는 것이다. 적절한 필터를 사용하면, 반사된 빔 중에서 상기 비회절 방사선을 필터링하여 회절 방사선만이 남게 할 수 있다; 이러한 방식으로, 매트릭스-어드레서블 표면의 어드레싱 패턴에 따라 빔이 패터닝되게 된다. 필요한 매트릭스 어드레싱은 적절한 전자 수단을 이용하여 수행될 수 있다.
- 프로그램가능한 CCD 또는 LCD 어레이.
앞서 언급된 패터닝 디바이스는 1 이상의 디자인 레이아웃 또는 패턴(이후, 편의상 디자인 패턴)을 포함하거나 형성할 수 있다. 디자인 패턴은 CAD(computer-aided design) 프로그램들을 사용하여 생성될 수 있으며, 이 프로세스는 흔히 EDA(electronic design automation)라고 칭해진다. 대부분의 CAD 프로그램은 기능적인 디자인 패턴/패터닝 디바이스를 생성하기 위해 사전설정된 디자인 규칙들의 세트를 따른다. 이러한 규칙들은 처리 및 디자인 제한들에 의해 설정된다. 예를 들어, 디자인 규칙들은 회로 디바이스들 또는 라인들이 바람직하지 않은 방식으로 서로 상호작용하지 않을 것을 보장하기 위해, (게이트, 커패시터 등과 같은) 회로 디바이스들 또는 상호연결 라인들 사이의 간격 공차(space tolerance)를 정의한다. 디자인 규칙 제한들 중 1 이상은 "임계 치수"(CD)라고 칭해질 수 있다. 회로의 임계 치수는 라인 또는 홀의 최소 폭, 또는 두 라인들 또는 두 홀들 간의 최소 간격으로서 정의될 수 있다. 따라서, CD는 디자인된 회로의 전체 크기 및 밀도를 결정한다. 물론, 집적 회로 제작의 목표들 중 하나는 원래 회로 디자인을 (패터닝 디바이스를 통해) 기판 상에 충실하게 재현(reproduce)하는 것이다.
시스템의 최적화 공정에서, 시스템의 성능 지수(figure of merit)가 비용 함수로서 표현될 수 있다. 최적화 공정은 비용 함수를 최적화(예를 들어, 최소화 또는 최대화)하는 시스템의 파라미터들(디자인 변수들)의 세트를 발견하는 공정으로 압축된다. 비용 함수는 최적화의 목표에 따라 여하한의 적절한 형태를 가질 수 있다. 예를 들어, 비용 함수는 시스템의 소정 특성들의 의도된 값들(예를 들어, 이상적인 값들)에 대한 이러한 특성들의 편차들의 가중 RMS(root mean square)(또는 root mean 2n-th power, 이때 n은 양의 정수임)일 수 있다; 또한, 비용 함수는 이 편차들의 최대값(즉, 가장 심한 편차)일 수도 있다. 시스템의 디자인 변수들은 시스템 구현의 실용성(practicality)들로 인해 상호의존적이고, 및/또는 유한한 범위로 한정될 수 있다. 리소그래피 장치의 경우, 제약은 흔히 패터닝 디바이스 제조가능 디자인 규칙들, 및/또는 조절가능한 범위들과 같은 하드웨어의 물리적 속성들 및 특성들과 관련된다.
리소그래피 장치에서, 조명 시스템은 패터닝 디바이스에 조명 모드의 형태로 조명(즉, 방사선)을 제공하고, 투영 시스템은 패터닝 디바이스를 통해 기판 상으로 상기 조명을 지향하고 성형한다. 조명 모드는 각도 또는 공간 세기 분포[예를 들어, 컨벤셔널(conventional), 다이폴(dipole), 환형, 쿼드러폴(quadrupole) 등], 조명 시그마(σ) 세팅 등과 같은 조명의 특성들을 정의한다. 에어리얼 이미지(AI)는 기판 레벨에서의 방사선 세기 분포이다. 기판 상의 레지스트 층이 노광되고, 그 안에 잠재적인 "레지스트 이미지"(RI)로서 에어리얼 이미지가 레지스트 층으로 전사된다. 레지스트 이미지(RI)는 레지스트 층에서 레지스트의 가용성의 공간 분포로서 정의될 수 있다.
에어리얼 이미지로부터 레지스트 이미지를 계산하기 위해 레지스트 모델이 사용될 수 있으며, 이 예시는 본 명세서에서 그 전문이 인용참조되는 미국 특허 출원 공개공보 US 2009-0157360호에서 찾아볼 수 있다. 레지스트 모델은 레지스트 층의 속성들(예를 들어, 노광, PEB 및 현상 시 일어나는 화학 공정들의 효과들)에만 관련된다. 리소그래피 장치의 광학적 속성들(예를 들어, 조명 모드, 패터닝 디바이스 및 투영 시스템의 속성들)은 에어리얼 이미지를 결정한다. 리소그래피 장치에서 사용되는 패터닝 디바이스는 바뀔 수 있기 때문에, 패터닝 디바이스의 광학적 속성들을 적어도 조명 시스템 및 투영 시스템을 포함한 리소그래피 장치의 나머지의 광학적 속성들과 분리하는 것이 바람직할 수 있다.
리소그래피 장치에서 리소그래피를 시뮬레이션하는 예시적인 흐름도가 도 2에 예시된다. 조명 모델(301)이 패터닝 디바이스에 제공되는 조명의 광학적 특성들(방사선 세기 분포 및/또는 위상 분포를 포함함)을 나타낸다. 투영 시스템 모델(302)이 투영 시스템의 광학적 특성들(투영 시스템에 의해 야기되는 방사선 세기 분포 및/또는 위상 분포에 대한 변화들을 포함함)을 나타낸다. 디자인 패턴 모델(303)이 패터닝 디바이스에 의해 형성되는, 또는 패터닝 디바이스 상의 피처들의 일 구성을 나타내는 디자인 패턴의 광학적 특성들[주어진 디자인 패턴(303)에 의해 야기되는 방사선 세기 분포 및/또는 위상 분포에 대한 변화들을 포함함]을 나타낸다. 조명 모델(301), 투영 시스템 모델(302) 및 디자인 패턴 모델(303)로부터 에어리얼 이미지(304)가 시뮬레이션될 수 있다. 레지스트 모델(305)을 이용하여 에어리얼 이미지(304)로부터 레지스트 이미지(306)가 시뮬레이션될 수 있다. 리소그래피의 시뮬레이션은, 예를 들어 레지스트 이미지 내의 윤곽들 및 CD들을 예측할 수 있다.
더 명확하게는, 조명 모델(301)은 개구수 세팅, 조명 시그마(σ) 세팅, 특정 조명 형상[예를 들어, 환형, 쿼드러폴 및 다이폴 등과 같은 오프-액시스(off-axis) 방사선 조명]을 포함하는 조명 모드 및/또는 조명 시스템의 광학적 특성들을 나타낼 수 있으며, 이에 제한되지는 않는다. 투영 시스템 모델(302)은 수차, 왜곡, 1 이상의 굴절률, 1 이상의 물리적 크기, 1 이상의 물리적 치수 등을 포함하는 투영 시스템의 광학적 특성들을 나타낼 수 있다. 디자인 패턴 모델(303)은, 예를 들어 본 명세서에서 그 전문이 인용참조되는 미국 특허 제 7,587,704호에서 설명되는 바와 같은 물리적 패터닝 디바이스의 1 이상의 물리적 속성을 나타낼 수 있다. 시뮬레이션의 목적은, 예를 들어 이후 의도된 디자인과 비교될 수 있는 에지 배치, 에어리얼 이미지 세기 기울기 및/또는 CD를 정확히 예측하는 것이다. 의도된 디자인은 일반적으로 OPC(optical proximity correction: 광 근접성 보정)-전 디자인 패턴으로서 정의되며, 이는 GDSII 또는 OASIS와 같은 표준화된 디지털 파일 포맷 또는 다른 파일 포맷으로 제공될 수 있다.
이 디자인 패턴으로부터, 1 이상의 부분이 식별될 수 있으며, 이는 "클립들"이라고 칭해진다. 일 실시예에서, 클립들의 일 세트가 추출되고, 이는 디자인 패턴 내의 복잡한 패턴들을 나타낸다(전형적으로, 약 50 내지 1000 개의 클립들이 사용되지만, 여하한 수의 클립들이 사용될 수 있음). 이 패턴들 또는 클립들은 디자인의 작은 부분들(즉, 회로들, 셀들 또는 패턴들)을 나타내며, 특히 클립들은 특정 주의 및/또는 검증이 요구되는 작은 부분들을 나타낸다. 다시 말하면, 클립들은 경험에 의해(사용자, 예를 들어 칩메이커에 의해 제공된 클립들을 포함함), 시행착오에 의해, 또는 풀-칩 시뮬레이션 실행에 의해 1 이상의 임계 피처가 식별되는 디자인 패턴의 부분들일 수 있거나, 또는 디자인 패턴의 부분들과 유사하거나 디자인 패턴의 부분들과 유사한 거동을 가질 수 있다. 클립들은 1 이상의 테스트 패턴 또는 게이지 패턴(gauge pattern)을 포함할 수 있다.
클립들의 더 큰 초기 세트는 특정 이미지 최적화를 필요로 하는 디자인 패턴 내의 1 이상의 알려진 임계 피처 영역에 기초하여 사용자에 의해 선험적으로(a priori) 제공될 수 있다. 대안적으로, 또 다른 실시예에서 클립들의 더 큰 초기 세트는 1 이상의 임계 피처 영역을 식별하는 어떤 종류의 자동화[예를 들어, 머신 비전(machine vision)] 또는 수동 알고리즘을 이용함으로써 전체 디자인 패턴으로부터 추출될 수 있다.
최적화는 디자인 패턴 내의 패턴들 중 일부의 공정 윈도우들을 확장하기 위해 지향될 수 있다. 패턴의 공정 윈도우는 패턴이 사양들 내에서 생성되는 처리 파라미터들의 공간이다. 수학적 관점으로부터, 공정 윈도우는 모든 처리 파라미터들이 걸쳐있는 벡터 공간 내의 구역이다. 주어진 패터닝 공정에서, 패턴의 공정 윈도우는 패터닝 공정에서 수반되는 물리학 및 패턴의 사양들에 의해 지향된다.
공정 윈도우로서 모든 처리 파라미터들이 걸쳐있는 벡터 공간 내의 구역을 사용하는 것이 편리하지 않을 수 있다. 모든 처리 파라미터들이 걸쳐있는 공간의 구역 대신에 서브공간(subspace)의 구역(즉, 모든 처리 파라미터들보다 적게 걸쳐있는 공간)이 사용될 수 있다. 예를 들어, 다수의 처리 파라미터들을 갖는 패터닝 공정에서, 포커스 및 도즈가 걸쳐있는 서브공간의 구역이 공정 윈도우로서 사용될 수 있다.
처리 파라미터들은 패터닝 공정의 파라미터들이다. 패터닝 공정은 패턴의 실제 리소그래피 전사에 대한 상류 및 하류 공정들을 포함할 수 있다. 처리 파라미터들은 여러 카테고리에 속할 수 있다. 제 1 카테고리는 리소그래피 장치 또는 패터닝 공정에서 사용되는 여하한의 다른 장치들의 파라미터들일 수 있다. 이 카테고리의 예시들은 리소그래피 장치의 조명 시스템, 투영 시스템, 기판 스테이지 등의 파라미터들을 포함한다. 제 2 카테고리는 패터닝 공정에서 수행되는 여하한의 절차들의 파라미터들일 수 있다. 이 카테고리의 예시들은 포커스, 도즈, 대역폭, 노광 지속시간, 현상 온도, 현상에 사용되는 화학 조성들 등을 포함한다. 제 3 카테고리는 디자인 패턴의 파라미터들일 수 있다. 이 카테고리의 예시들은 분해능 향상 기술(resolution enhancement technique: RET) 또는 광 근접성 보정 조정들, 예컨대 어시스트 피처(assist feature)들의 형상들 및/또는 위치들을 포함할 수 있다. 제 4 카테고리는 기판의 파라미터들일 수 있다. 예시들은 레지스트 층 아래의 구조체들의 특성들, 레지스트 층의 화학적 조성, 및/또는 레지스트 층의 물리적 치수들을 포함한다. 제 5 카테고리는 패터닝 공정의 1 이상의 파라미터의 시간적 변동(temporal variation)의 특성을 나타내는 파라미터들일 수 있다. 이 카테고리의 예시들은 고주파수 스테이지 이동들(예를 들어, 주파수, 진폭 등), 고주파수 레이저 대역폭 변화(예를 들어, 주파수, 진폭 등) 및/또는 고주파수 레이저 파장 변화의 특성을 포함할 수 있다. 이 고주파수 변화들 또는 이동들은 기본 파라미터(예를 들어, 스테이지 위치, 레이저 세기 등)를 조정하기 위한 메카니즘의 응답 시간보다 위에 있는 것들이다. 제 6 카테고리는 노광-후 베이크(PEB), 현상, 에칭, 증착, 레지스트 도포, 도핑 및/또는 패키징과 같은 노광에 대한 상류 또는 하류 특성일 수 있다.
디자인 패턴 내의 다양한 패턴들은 상이한 공정 윈도우들을 가질 수 있다. 잠재적인 시스템적 결함들에 관련되는 패턴 사양의 예시들은 CD, 네킹(necking), 라인 풀백(line pull back), 라인 시닝(line thinning), 에지 배치, 중첩(overlapping), 레지스트 최상부 손실, 레지스트 언더컷(resist undercut) 및/또는 브리징에 대한 체크들을 포함한다. 디자인 패턴 또는 그 부분의 모든 패턴들의 공정 윈도우는 각각의 개별적인 패턴의 공정 윈도우들을 병합(예를 들어, 중첩)함으로써 얻어질 수 있다.
일 예시에서, 패턴의 사양이 패턴의 에지 배치 오차(EPE)만을 좌우하는 경우, 패턴의 공정 윈도우는 EPE 공정 윈도우(EPE-PW)라고 불릴 수 있다. 패턴의 사양이 패턴들의 그룹의 EPE들만을 좌우하는 경우, 패턴들의 그룹의 중첩 공정 윈도우는 EPE 중첩 공정 윈도우(EPE-OPW)라고 불릴 수 있다. EPE-PW 또는 EPE-OPW는 한정된 수의 파라미터들(예를 들어, 2 또는 3 개의 파라미터들)에 관하여 특정될 수 있다. 도 3a는 4 개의 패턴들 각각의 EPE의, 포커스(수평축) 및 도즈(수직축)가 걸쳐있는 공정 윈도우들(EPE-PWs)을 나타낸다. 도 3b는 4 개의 패턴들의 EPE의, 포커스(수평축) 및 도즈(수직축)가 걸쳐있는 공정 윈도우(도트-해칭 영역으로 표시됨)(EPE-OPW)를 나타낸다. 따라서, EPE-OPW는 4 개의 패턴들의 EPE-PW들의 중첩 영역이다. 이해하는 바와 같이, 패턴의 사양은 CD와 같은 상이한 또는 추가적인 파라미터를 좌우할 수 있다. 따라서, CD의 경우, 공정 윈도우는 CD 공정 윈도우(CD-PW)가 될 것이고, 패턴들의 그룹의 중첩 공정 윈도우는 CD 중첩 공정 윈도우(CD-OPW)라고 불릴 수 있다.
앞서 언급된 바와 같이, 비용 함수가 시스템의 최적화 또는 구성 프로세스에서 사용될 수 있다. 비용 함수는 시스템의 1 이상의 성능 지수를 나타낼 수 있다. 시스템의 성능 지수는 시스템의 메트릭(metric)이라고 불릴 수 있다. 최적화 공정은, 만약에 있다면 소정 제약 하에서 비용 함수를 최적화(예를 들어, 최소화 또는 최대화)하는 시스템의 파라미터들의 세트를 발견한다. 비용 함수가 최적화(예를 들어, 최소화 또는 최대화)되는 경우, 비용 함수에 의해 표현된 1 이상의 성능 지수가 최적화(예를 들어, 최소화 또는 최대화)된다. 리소그래피 장치에서, 일 예시로서 비용 함수는 다음과 같이 표현될 수 있다:
이때, (z1,z2,…,zN)는 N 개의 디자인 변수들 또는 그 값들이다. fP(z1,z2,…,zN)은 (z1,z2,…,zN)의 디자인 변수들의 값들의 일 세트에 대한 특성의 실제 값과 의도된 값 간의 차와 같은 디자인 변수들 (z1,z2,…,zN)의 함수인 성능 지수일 수 있다. 예를 들어, fP(z1,z2,…,zN)은 공정 윈도우(예를 들어, CD 또는 EPE-PW)의 크기를 특징짓는 메트릭일 수 있다. wP는 fP(z1,z2,…,zN)와 연계된 가중치 상수이다. 예를 들어, 특성은 에지 상의 주어진 지점에서 측정되는 패턴의 에지의 위치일 수 있다. 상이한 fP(z1,z2,…,zN)은 상이한 가중치 wP를 가질 수 있다. 예를 들어, 특정 에지가 좁은 범위의 허용 위치들을 갖는 경우, 에지의 실제 위치와 의도된 위치 간의 차이를 나타내는 fP(z1,z2,…,zN)에 대한 가중치 wP에 더 높은 값이 주어질 수 있다. 물론, CF(z1,z2,…,zN)은 수학식 1의 형태로 제한되지 않는다. CF(z1,z2,…,zN)은 여하한의 다른 적절한 형태일 수 있다.
비용 함수는 리소그래피 장치, 패터닝 공정 또는 기판의 여하한의 1 이상의 적절한 특성, 예를 들어 에지 배치 오차, CD, 이미지 시프트, 이미지 왜곡, 이미지 회전, 확률적 변동, 스루풋, 국부적 CD 변동, 또는 그 조합을 나타낼 수 있다. 일 실시예에서, 디자인 변수들 (z1,z2,…,zN)은 도즈, 포커스, 패터닝 디바이스 패턴의 패턴들의 편향, 어시스트 피처 배치, 조명의 공간/각도 분포(예를 들어, 컨벤셔널, 환형, 다이폴, 쿼드러폴 등과 같은 형상) 등으로부터 선택되는 1 이상을 포함한다. 흔히 기판 상의 패턴을 좌우하는 것이 레지스트 이미지이기 때문에, 비용 함수는 레지스트 이미지의 1 이상의 특성을 나타내는 함수를 포함할 수 있다. 예를 들어, fP(z1,z2,…,zN)는 단순히 레지스트 이미지 내의 지점과 그 지점의 의도된 위치 간의 거리[즉, 에지 배치 오차 EPEP(z1,z2,…,zN)]일 수 있다. 또한, 비용 함수는 현상-후 이미지, 에칭-후 이미지 등과 같은 노광 이후의 여하한의 다른 이미지들의 1 이상의 특성을 나타내는 함수를 포함할 수 있다. 디자인 변수들은 조명 시스템, 패터닝 디바이스, 투영 시스템, 도즈, 포커스 등의 조정가능한 파라미터와 같은 여하한의 조정가능한 파라미터를 포함할 수 있다.
리소그래피 장치는 집합적으로 "파면 머니퓰레이터(wavefront manipulator)"라 하는 구성요소들을 포함할 수 있으며, 이는 방사선 빔의 위상 시프트 및/또는 세기 분포 및 파면의 형상을 조정하는 데 사용될 수 있다. 일 실시예에서, 리소그래피 장치는 패터닝 디바이스 전, 퓨필 평면 부근, 이미지 평면 부근, 및/또는 초점면 부근과 같은 리소그래피 장치의 광학 경로를 따르는 여하한의 위치에서 파면 및 세기 분포를 조정할 수 있다. 파면 머니퓰레이터는, 예를 들어 조명 시스템, 패터닝 디바이스, 리소그래피 장치 내의 온도 변동, 리소그래피 장치의 구성요소의 열팽창 등에 의해 야기된 파면 및 세기 분포 및/또는 위상 시프트의 1 이상의 소정 왜곡을 보정 또는 보상하는 데 사용될 수 있다. 파면 및 세기 분포 및/또는 위상 시프트를 조정하는 것이 비용 함수에 의해 표현되는 1 이상의 특성의 값들을 변화시킬 수 있다. 이러한 변화는 모델로부터 시뮬레이션되거나, 또는 실제로 측정될 수 있다. 디자인 변수들은 파면 머니퓰레이터의 파라미터를 포함할 수 있다.
디자인 변수들은 제약들을 가질 수 있으며, 이는 (z1,z2,…,zN) ∈ Z로서 표현될 수 있고, 이때 Z는 디자인 변수들의 가능한 값들의 일 세트이다. 디자인 변수들에 대한 한가지 가능한 제약은 리소그래피 장치의 요구되는 스루풋에 의해 부과될 수 있다. 요구되는 스루풋에 의해 부과되는 이러한 제약 없이, 최적화는 비현실적인 디자인 변수들의 값들의 세트를 산출할 수 있다. 예를 들어, 이러한 제약 없이 도즈가 디자인 변수인 경우, 최적화는 경제적으로 불가능한 스루풋을 구성하는 도즈 값을 산출할 수 있다. 하지만, 제약들의 유용성은 필요성으로 해석되어서는 안 된다. 예를 들어, 스루풋은 퓨필 충진율(pupil fill ratio)에 의해 영향을 받을 수 있다. 몇몇 조명 디자인들에 대해, 낮은 퓨필 충진율은 방사선을 버려서 더 낮은 스루풋을 초래할 수 있다. 또한, 스루풋은 레지스트 화학적 성질에 의해 영향을 받을 수 있다. 더 느린 레지스트(즉, 적절히 노광되기 위해 더 높은 양의 방사선을 필요로 하는 레지스트)가 더 낮은 스루풋을 초래한다.
비용 함수는 최적화 공정 동안 반복적으로 연산(compute)될 수 있다. 비용 함수를 연산하는 것은 fp(z1,z2,…,zN)을 연산하는 것을 포함할 수 있다. 이미지에 관련되는 fp(z1,z2,…,zN)의 예시들의 비-한정적 리스트는 1 이상의 EPE 및 그 함수, 공정 윈도우 또는 공정 윈도우를 특징짓는 메트릭, 수율, 확률적 영향, 결함들의 존재 또는 확률, 및/또는 층간 특성(즉, 이 구조체들이 상이한 층들에 있는 경우에 구조체의 또 다른 구조체에 대한 특성)을 포함한다.
비용 함수가 정의되고 그 연산 방법이 얻어지면, 공정이 진행되어, 일 실시예에서 제약들 (z1,z2,…,zN) ∈ Z 하에 비용 함수를 최적화하는 1 이상의 디자인 변수의 값들의 일 세트를 발견하며, 예를 들어 다음을 발견한다:
따라서, 일 실시예에서, 패터닝(예를 들어, DUV 및/또는 EUV 패터닝)에 대한 중첩 에지 배치 오차(EPE) 공정 윈도우를 최대화하는 해결책[예를 들어, 조명 모드 및 패턴(SMO) 최적화 해결책]을 발견하기 위한 방법들 및 메트릭들이 제공된다. 즉, 일 실시예에서, 해결책은 중첩 EPE 공정 윈도우의 크기, 즉 패턴의 복수의 부분들이 사양(예를 들어, CD의 5 % 이내)보다 우수한 EPE를 갖는 공정 파라미터 공간을 최대화한다. 일 실시예에서, EPE 최소화 알고리즘으로 발견되는 해결책은 최적의 중첩 EPE 공정 윈도우에 가깝게 제공할 것이다.
일 실시예에서, 최적화 루프 내에서 중첩 EPE 공정 윈도우를 반복적으로 계산하는 것은 비현실적일 수 있으므로, 중첩 EPE 공정 윈도우와 강한 상관관계를 갖고 최적화에서 이를 사용하는 "숏컷 메트릭(shortcut metric)"이 사용될 수 있다. 일 실시예에서, 메트릭은 앞서 설명된 공정 윈도우 메트릭을 포함한다. 일 실시예에서, 이는 포커스:도즈 변동 공간 주위에서 최대 EPE(패턴의 모든 사용자 정의 측정 컷들 사이에서 최대)를 최소화한다. 이러한 접근법은 중첩 EPE 공정 윈도우를 최대화할 것으로 예상된다.
최적화하는 일반적인 방법이 도 4에 예시된다. 이 방법은 복수의 디자인 변수들의 다변수 비용 함수를 정의하는 단계(502)를 포함한다. 디자인 변수들은 조명의 1 이상의 특성(500A)(예를 들어, 퓨필 충진율, 즉 퓨필 또는 어퍼처를 통과하는 조명의 방사선의 백분율), 투영 시스템의 1 이상의 특성(500B), 및/또는 디자인 패턴의 1 이상의 특성(500C)을 나타내는 디자인 변수들로부터 선택되는 여하한의 적절한 조합을 포함할 수 있다. 예를 들어, 디자인 변수들은 조명의 1 이상의 특성(500A) 및 디자인 패턴의 1 이상의 특성(500C)(예를 들어, 전역적 편향)을 나타내는 디자인 변수들을 포함하지만, 투영 시스템의 1 이상의 특성(500B)은 포함하지 않을 수 있으며, 이는 조명-패터닝 디바이스 패턴(예를 들어, 마스크 패턴) 최적화("소스-마스크 최적화" 또는 SMO)를 초래한다. 또는, 디자인 변수들은 조명의 1 이상의 특성(500A)(선택적으로, 편광), 투영 시스템의 1 이상의 특성(500B), 및 디자인 패턴의 1 이상의 특성(500C)을 나타내는 디자인 변수들을 포함할 수 있고, 이는 조명-패터닝 디바이스 패턴(예를 들어, 마스크)-투영 시스템(예를 들어, 렌즈) 최적화("소스-마스크-렌즈 최적화" 또는 SMLO)를 초래한다. 단계 504에서, 디자인 변수들은 비용 함수가 수렴을 향해 이동되도록 동시에 조정된다. 단계 506에서, 사전설정된 종료 조건을 만족하는지가 판단된다. 사전설정된 종료 조건은 다양한 가능성들: 예를 들어 사용되는 수치해석 기술(numerical technique)의 요구에 따라 비용 함수가 최소화 또는 최대화되는 것, 비용 함수의 값이 임계값과 동일하거나 임계값을 넘는 것, 비용 함수의 값이 미리 조정된 오차 한계 내에 도달하는 것, 및/또는 미리 조정된 반복 수에 도달하는 것으로부터 선택되는 1 이상을 포함할 수 있다. 단계 506에서의 조건이 만족되는 경우에 상기 방법이 종료된다. 단계 506에서의 1 이상의 조건이 만족되지 않는 경우, 원하는 결과가 얻어질 때까지 단계 504 및 단계 506이 반복적으로 되풀이된다. 최적화는 반드시 1 이상의 디자인 변수에 대한 값들의 단일 세트를 초래하지는 않는데, 이는 퓨필 충진율, 레지스트 화학적 성질, 스루풋 등과 같은 인자에 의해 야기되는 물리적 한계가 존재할 수 있기 때문이다. 최적화는 1 이상의 디자인 변수에 대한 값들의 다수 세트들 및 연계된 성능 특성들(예를 들어, 스루풋)을 제공하고, 리소그래피 장치의 사용자로 하여금 1 이상의 세트를 고르게 할 수 있다.
조명, 패터닝 디바이스 패턴 및 투영 시스템은 교대로 최적화될 수 있거나[교대 최적화(Alternate Optimization)라 칭함], 또는 동시에 최적화될 수 있다(동시 최적화라 칭함). 디자인 패턴의 다수 층들 상의 패턴들이 동시에 또는 교대로 최적화될 수 있다. 본 명세서에서 사용되는 바와 같은 "동시", "동시에", "공동(joint)" 및 "공동으로"라는 용어들은, 조명, 패터닝 디바이스, 투영 시스템의 1 이상의 특성을 나타내는 1 이상의 디자인 변수 및/또는 여하한의 다른 디자인 변수가 동일한 시간에 변화되도록 허용된다는 것을 의미한다. 본 명세서에서 사용되는 바와 같은 "교대" 및 "교대로"라는 용어는, 디자인 변수들 모두가 동일한 시간에 변화되도록 허용되지는 않는다는 것을 의미한다.
도 4에서, 모든 디자인 변수들의 최적화는 동시에 실행된다. 이러한 흐름은 동시 흐름 또는 공동-최적화 흐름(co-optimization flow)이라 칭해질 수 있다. 대안적으로, 모든 디자인 변수들의 최적화는 도 5에 예시된 바와 같이 교대로 실행된다. 이 흐름에서는, 각각의 단계에서 몇몇 디자인 변수들은 고정되는 한편, 다른 디자인 변수들은 비용 함수를 최적화하도록 최적화된다; 그 후, 다음 단계에서 변수들의 상이한 세트가 고정되는 한편, 다른 것들은 비용 함수를 최소화 또는 최대화하도록 최적화된다. 이 단계들은 수렴 또는 소정 종료 조건들이 충족될 때까지 교대로 실행된다. 비-제한적인 예시의 도 5의 흐름도에 나타낸 바와 같이, 우선 디자인 패턴(단계 602)이 얻어진 후, 조명 최적화의 단계가 단계 604에서 실행되며, 이때 조명의 1 이상의 디자인 변수가 비용 함수를 이용하여 최적화되는 한편(SO), 다른 디자인 변수들은 고정된다. 그 후, 다음 단계 606에서 패터닝 디바이스(예를 들어, 마스크) 최적화(MO)가 수행되며, 이때 패터닝 디바이스의 디자인 변수들이 비용 함수를 이용하여 최적화되는 한편, 다른 디자인 변수들은 고정된다. 이 두 단계들은 단계 608에서 소정 종료 조건들이 충족될 때까지 교대로 실행된다. 비용 함수의 값이 임계값과 동일하게 되는 것, 비용 함수의 값이 임계값을 넘는 것, 비용 함수의 값이 미리 조정된 오차 한계 내에 도달하는 것, 미리 조정된 반복 수에 도달하는 것 등과 같은 1 이상의 다양한 종료 조건들이 사용될 수 있다. 교대 흐름에 대한 일 예시로서 SO-MO-교대-최적화가 사용된다는 것을 유의한다. 교대 흐름은 많은 상이한 형태, 예를 들어 SO-LO-MO-교대-최적화를 취할 수 있으며, 이때 SO, LO(투영 시스템 최적화), 및 MO가 교대로 및 반복적으로 실행된다; 또는 우선 SMO가 한 번 실행된 후, LO 및 MO가 교대로 및 반복적으로 실행될 수 있다; 그 밖에도 여러 가지가 있다. 또 다른 대안예는 SO-PO-MO(조명 최적화, 편광 최적화 및 패터닝 디바이스 최적화)이다. 최종적으로, 공정 결과의 출력이 단계 610에서 얻어지고, 공정이 정지된다.
도 6은 패터닝 공정의 1 이상의 특성을 나타내는 비용 함수가 최소화 또는 최대화되는 한가지 예시적인 최적화 방법을 나타낸다. 단계 S702에서, 만약에 있다면, 1 이상의 연계된 조절 범위를 포함하는 1 이상의 디자인 변수의 초기 값들이 얻어진다. 단계 S704에서, 다변수 비용 함수가 설정된다. 단계 S706에서, 제 1 반복 단계(i=0)에 대해 1 이상의 디자인 변수의 시작점 값 주위의 충분히 작은 일대(small enough neighborhood) 내에서 비용 함수가 확장된다. 단계 S708에서, 표준 다변수 최적화 기술들이 비용 함수에 적용된다. 최적화 문제는 S708에서 최적화 공정 동안 또는 최적화 공정의 추후 단계에서 1 이상의 조절 범위와 같은 제약들을 적용할 수 있다는 것을 유의한다. 단계 S720은 비용 함수가 나타내는 특성에 대한 1 이상의 주어진 테스트 패턴("게이지들"이라고도 알려짐)에 대해 각각의 반복이 행해짐을 나타낸다. 단계 S710에서, 리소그래피 응답(예를 들어, EPE 또는 앞서 설명된 메트릭과 같은 EPE에 기초한 파라미터)이 예측된다. 단계 S712에서, 단계 S710의 결과는 단계 S722에서 얻어지는 원하는 또는 이상적인 리소그래피 응답 값과 비교된다. 단계 S714에서 종료 조건이 만족되면, 즉 최적화가 원하는 값에 충분히 근접한 리소그래피 응답 값을 생성하면, 단계 S718에서 디자인 변수들의 최종 값이 출력된다. 또한, 출력 단계는 최적화된 조명 맵, 최적화된 디자인 패턴, 퓨필 평면(또는 다른 평면들)에서의 파면 수차-조정된 맵 등을 출력하는 단계와 같이, 디자인 변수들의 최종 값들을 이용하여 1 이상의 다른 함수를 출력하는 단계를 포함할 수 있다. 종료 조건이 만족되지 않은 경우, 단계 S716에서 1 이상의 디자인 변수의 값들은 i-번째 반복의 결과로 업데이트되며, 상기 공정은 단계 S706으로 되돌아간다. 도 6의 공정은 아래에서 상세히 설명된다.
예시적인 최적화 공정에서, fp(z1,z2,…,zN)가 충분히 평활한[예를 들어, 1차 도함수 (∂fp(z1,z2,…,zN))/(∂zn),(n = 1,2,…N)가 존재함] 것을 제외하고는, 디자인 변수들 (z1,z2,…,zN)과 fp(z1,z2,…,zN) 간의 관계가 가정되거나 근사화되지 않으며, 이는 일반적으로 리소그래피 장치에서 유효하다. 
를 찾기 위해, 이산 최적화[예를 들어, 픽셀 플리핑(pixel flipping)에 의한 "다운힐(downhill)" 이산 최적화], 가우스-뉴턴 알고리즘, 레벤버그-마쿼트(Levenberg-Marquardt) 알고리즘, 브로이덴-플레처-골드파브-샤노(Broyden-Fletcher-Goldfarb-Shanno) 알고리즘, 기울기 하강(gradient descent) 알고리즘, 모의 담금질(simulated annealing) 알고리즘, 내점(interior point) 알고리즘 및 유전적 알고리즘과 같은 알고리즘이 적용될 수 있다.
여기서, 일 예시로서 가우스-뉴턴 알고리즘이 사용된다. 가우스-뉴턴 알고리즘은 일반적인 비선형 다변수 최적화 문제에 적용가능한 반복 방법이다. 디자인 변수들 (z1,z2,…,zN)이 (z1i,z2i,…,zNi)의 값들을 취하는 i-번째 반복에서, 가우스-뉴턴 알고리즘은 (z1i,z2i,…,zNi)의 부근에서 fp(z1,z2,…,zN)를 선형화하고, 그 후 CF(z1,z2,…,zN)의 최소값을 제공하는 (z1i,z2i,…,zNi)의 부근에서의 (z(1(i+1)),z(2(i+1)),…,z(N(i+1))) 값들을 계산한다. 디자인 변수들 (z1,z2,…,zN)은 (i+1)-번째 반복에서 (z(1(i+1)),z(2(i+1)),…,z(N(i+1)))의 값들을 취한다. 이 반복은 수렴[즉, CF(z1,z2,…,zN)가 더 이상 감소하지 않음] 또는 미리 조정된 수의 반복에 도달할 때까지 계속된다.
구체적으로는, i-번째 반복에서, (z1i,z2i,…,zNi)의 부근에서,
(수학식 3)
수학식 3의 근사치 하에서, 비용 함수는 다음과 같다:
(수학식 4)
이는 디자인 변수들 (z1,z2,…,zN)의 이차 함수이다. 디자인 변수들 (z1,z2,…,zN)을 제외한 모든 항은 상수이다.
디자인 변수들 (z1,z2,…,zN)이 여하한의 제약들 하에 있지 않은 경우, (z(1(i+1)),z(2(i+1)),…,z(N(i+1)))는 N 개의 선형 방정식들을 풀어서 도출될 수 있다:
∂CF(z1,z2,…,zN)/(∂zn) = 0, 이때 n = 1,2,…,N.
디자인 변수들 (z1,z2,…,zN)이 제약들 하에서 J 개의 부등식[예를 들어, (z1,z2,…,zN)의 조절 범위들] 
(j = 1,2,…,J); 및 K 개의 등식(예를 들어, 디자인 변수들 간의 상호의존성) 
(k = 1,2,…,K)의 형태로 있는 경우, 최적화 공정은 전형적인 이차 프로그래밍 문제가 되며, 이때 Anj, Bj, Cnk, Dk는 상수들이다. 각각의 반복에 대하여 추가적인 제약들이 부과될 수 있다. 예를 들어, 수학식 3의 근사치가 유지되도록 (z(1(i+1)),z(2(i+1)),…,z(N(i+1)))와 (z1i,z2i,…,zNi) 간의 차이를 제한하기 위해 "감쇠 인자(damping factor)" ΔD가 도입될 수 있다. 이러한 제약들은 zni-ΔD ≤ zn ≤ zni+ΔD로서 표현될 수 있다. (z1(i+1),z2(i+1),…,zN(i+1))는, 예를 들어 Jorge Nocedal 및 Stephen J. Wright의 Numerical Optimization(제2판)(Berlin New York: Vandenberghe. Cambridge University Press)에 기술된 방법들을 이용하여 도출될 수 있다.
fp(z1,z2,…,zN)의 RMS(또는 root mean 2n-th power, 이때 n은 양의 정수임)를 최소화하는 대신에, 최적화 공정은 특성들 중에서 그 의도된 값들에 대해 가장 큰 편차(최악의 결함)의 크기를 최소화할 수 있다. 이러한 접근법에서, 비용 함수는 대안적으로 다음과 같이 표현될 수 있다:
여기서, CLp는 fp(z1,z2,…,zN)에 대한 최대 허용 값이다. 이 비용 함수는 특성들 중에 최악의 결함을 나타낸다. 이 비용 함수를 이용하는 최적화는 최악의 결함의 크기를 최소화한다. 이 최적화를 위해 반복적인 그리디 알고리즘(greedy algorithm)이 사용될 수 있다.
수학식 5의 비용 함수는 다음과 같이 근사화될 수 있다:
이때, q는 양의 짝수 정수(even positive integer)(예를 들어, 적어도 4, 또는 적어도 10)이다. 수학식 6은 수학식 5의 거동과 흡사하지만, 최적화로 하여금 분석적으로 실행되게 하고, 극심 하강 방법(deepest descent method), 공액 구배 방법(conjugate gradient method) 등과 같은 방법들을 이용함으로써 가속되게 한다.
또한, 최악의 결함 크기를 최소화하는 것은 fp(z1,z2,…,zN)의 선형화와 조합될 수 있다. 구체적으로, fp(z1,z2,…,zN)는 수학식 3에서와 같이 근사화된다. 이때, 최악의 결함 크기에 대한 제약들은 부등식들 ELp ≤ fp(z1,z2,…,zN) ≤ EUp로서 쓰여지며, 여기서 ELp 및 EUp는 fp(z1,z2,…,zN)에 대한 최소 및 최대 허용 편차를 특정하는 두 개의 상수들이다. 수학식 3을 대입하면(Plugging Eq. 3 in), 이러한 제약들은 p=1,…,P에 대하여 다음으로 변환된다:
(수학식 6')
및
(수학식 6")
수학식 3이 일반적으로 (z1,z2,…,zN)의 부근에서만 유효하기 때문에, 원하는 제약들 ELp ≤ fp(z1,z2,…,zN) ≤ EUp이 이러한 부근에서 달성될 수 없는 경우 -이는 부등식들 사이에서 여하한의 상충(conflict)에 의해 결정될 수 있음- , 상수들 ELp 및 EUp는 제약들이 달성가능할 때까지 완화될 수 있다. 이러한 최적화 공정은 (z1,z2,…,zN),i의 부근에서의 최악의 결함 크기를 최소화한다. 이때, 각각의 단계가 최악의 결함 크기를 점진적으로 감소시키며, 소정 종료 조건들이 충족될 때까지 각각의 단계가 반복적으로 실행된다. 이는 최악의 결함 크기의 최적의 감소를 유도할 것이다.
최악의 결함을 최소화하는 또 다른 방식은 각각의 반복에서 가중치 wp를 조정하는 것이다. 예를 들어, i-번째 반복 후, r-번째 특성이 최악의 결함인 경우, 그 특성의 결함 크기의 감소에 더 높은 우선순위가 주어지도록 wr이 (i+1)-번째 반복에서 증가될 수 있다.
또한, 수학식 4 및 수학식 5의 비용 함수들은 결함 크기의 RMS에 대한 최적화와 최악의 결함 크기에 대한 최적화 사이에 절충을 달성하기 위해 라그랑주 승수(Lagrange multiplier)를 도입함으로써 수정될 수 있으며, 즉 다음과 같다:
(수학식 6'")
이때, λ는 결함 크기의 RMS에 대한 최적화와 최악의 결함 크기에 대한 최적화 간의 조화를 특정하는 사전설정된 상수이다. 특히, λ=0인 경우, 이는 수학식 4가 되고, 결함 크기의 RMS만이 최소화되는 한편; λ=1인 경우, 이는 수학식 5가 되고, 최악의 결함 크기만이 최소화되며; 0<λ<1인 경우에는, 둘 모두가 최적화에서 고려된다. 이러한 최적화는 다수 방법들을 이용하여 구할 수 있다. 예를 들어, 이전에 설명된 것과 유사하게 각각의 반복에서의 가중이 조정될 수 있다. 대안적으로, 부등식들로부터 최악의 결함 크기를 최소화하는 것과 유사하게, 수학식 6' 및 6"의 부등식들은 이차 프로그래밍 문제의 해결 동안 디자인 변수들의 제약들로서 여겨질 수 있다. 그 후, 최악의 결함 크기에 대한 한계들은 증분적으로(incrementally) 완화되거나 최악의 결함 크기에 대한 가중치를 증분적으로 증가시킬 수 있고, 달성가능한 모든 최악의 결함 크기에 대한 비용 함수 값을 연산할 수 있으며, 다음 단계를 위한 초기 지점으로서 총 비용 함수를 최소화하는 디자인 변수 값들을 선택할 수 있다. 이를 반복적으로 수행함으로써, 이 새로운 비용 함수의 최소화가 달성될 수 있다.
리소그래피 장치를 최적화하는 것이 공정 윈도우를 확장할 수 있다. 더 큰 공정 윈도우는 공정 디자인 및 칩 디자인에 더 많은 유연성을 제공한다. 공정 윈도우는 포커스 및 도즈 값들의 일 세트로서 정의될 수 있으며, 이에 대해 레지스트 이미지는 레지스트 이미지의 디자인 타겟의 소정 한계 내에 있다. 본 명세서에 설명된 모든 방법들은, 노광 도즈 및 디포커스 이외에 상이한 또는 추가적인 기저 파라미터들에 의해 확립될 수 있는 일반화된 공정 윈도우 정의로 연장될 수도 있다는 것을 유의한다. 이들은 광학 세팅들, 에컨대 NA, 조명 시그마, 광학 수차, 편광, 및/또는 레지스트 층의 광학 상수들을 포함할 수 있으며, 이에 제한되지는 않는다. 예를 들어, 앞서 설명된 바와 같이, 공정 윈도우(PW)가 또한 상이한 패터닝 디바이스 패턴 편향(마스크 편향)을 포함하는 경우, 최적화는 MEEF(Mask Error Enhancement Factor)의 최소화를 포함하며, 이는 기판 에지 배치 오차(EPE)와 유도된 패터닝 디바이스 패턴 에지 편향 간의 비로서 정의된다. 포커스 및 도즈 값들에 대해 정의된 공정 윈도우는 단지 본 명세서에서 일 예시로서 제공된다.
일 실시예에 따른, 그 파라미터들로서 예를 들어 도즈 및 포커스를 이용하여 공정 윈도우를 최대화하는 방법이 아래에서 설명된다. 제 1 단계에서, 공정 윈도우의 알려진 조건(f0,ε0)으로부터 시작하며, 이때 f0는 공칭 포커스이고, ε0는 공칭 도즈이며, 부근 (f0±Δf,ε0±ε)에서 아래의 비용 함수들 중 하나를 최소화한다:
(수학식 7)
또는
(수학식 7')
또는
(수학식 7")
공칭 포커스(f0) 및 공칭 도즈(ε0)가 시프트하도록 허용되는 경우, 이들은 디자인 변수들 (z1,z2,…,zN)과 공동으로 최적화될 수 있다. 다음 단계에서, 비용 함수가 사전설정된 한계 내에 있도록 (z1,z2,…,zN)의 값들의 세트가 찾아질 수 있는 경우, 공정 윈도우의 일부분으로서 (f0±Δf,ε0±ε)가 용인된다.
포커스 및 도즈가 시프트하도록 허용되지 않는 경우, 디자인 변수들 (z1,z2,…,zN)은 공칭 포커스(f0) 및 공칭 도즈(ε0)에 고정된 포커스 및 도즈로 최적화된다. 대안적인 실시예에서, 비용 함수가 사전설정된 한계 내에 있도록 (z1,z2,…,zN)의 값들의 세트가 찾아질 수 있는 경우, 공정 윈도우의 일부분으로서 (f0±Δf,ε0±ε)가 용인된다.
본 명세서에서 이전에 설명된 방법들은 수학식들 7, 7' 또는 7"의 각각의 비용 함수들을 최소화하기 위해 사용될 수 있다. 디자인 변수들이 제르니케 계수와 같은 투영 시스템의 1 이상의 특성을 나타내는 경우, 수학식들 7, 7' 또는 7"의 비용 함수들을 최소화하는 것은 투영 시스템 최적화, 즉 LO에 기초한 공정 윈도우 최대화를 유도한다. 디자인 변수들이 투영 시스템의 특성들에 추가하여 조명 및 패터닝 디바이스의 1 이상의 특성을 나타내는 경우, 수학식들 7, 7' 또는 7"의 비용 함수를 최소화하는 것은 도 4에 예시된 바와 같은 SMLO에 기초한 공정 윈도우 최대화를 유도한다. 디자인 변수들이 조명 및 패터닝 디바이스의 1 이상의 특성을 나타내는 경우, 수학식들 7, 7' 또는 7"의 비용 함수들을 최소화하는 것은 SMO에 기초한 공정 윈도우 최대화를 유도한다. 또한, 수학식들 7, 7' 또는 7"의 비용 함수들은 본 명세서에 설명된 바와 같은 적어도 하나의 fp(z1,z2,…,zN)를 포함할 수 있으며, 이는 대역폭의 함수이다.
도 8은 동시 SMLO 공정이 최적화를 위한 가우스 뉴턴 알고리즘을 사용할 수 있는 방식의 특정한 일 예시를 나타낸다. 단계 S902에서, 1 이상의 디자인 변수의 시작 값들이 식별된다. 또한, 각각의 변수에 대한 조절 범위가 식별될 수 있다. 단계 S904에서, 1 이상의 디자인 변수를 이용하여 비용 함수가 정의된다. 단계 S906에서, 비용 함수는 디자인 변수들의 시작 값들 주위에서 확장된다. 단계 S908에서, 적절한 최적화 기술이 적용되어, 비용 함수를 최소화 또는 최대화한다. 선택적인 단계 S910에서, 풀-칩 디자인 패턴의 모든 임계 패턴들을 포괄하도록 풀-칩 시뮬레이션이 실행된다. 단계 S914에서 (CD, EPE 또는 앞서 설명된 EPE-기반 메트릭과 같은) 원하는 리소그래피 응답 메트릭이 얻어지며, 단계 S912에서 이러한 양(quantity)들의 예측 값들과 비교된다. 단계 S916에서, 공정 윈도우가 결정된다. 단계들 S918, S920 및 S922는 도 8을 참조하여 설명된 바와 같은 대응하는 단계들 S914, S916 및 S918과 유사하다. 최종 출력은, 예를 들어 최적화된 조명 맵 및/또는 최적화된 디자인 패턴일 수 있다.
도 7은 디자인 변수들 (z1,z2,…,zN)이 단지 이산 값(discrete value)들을 가정할 수 있는 디자인 변수들을 포함하는 비용 함수를 최적화하는 예시적인 방법을 나타낸다.
상기 방법은 패터닝 디바이스의 패터닝 디바이스 타일(tile)들 및 조명의 픽셀 그룹(pixel group)들을 정의함으로써 시작한다(단계 802). 일반적으로, 픽셀 그룹 또는 패터닝 디바이스 타일은 패터닝 공정 구성요소의 구획(division)이라고 칭해질 수도 있다. 한가지 예시적인 접근법에서, 실질적으로 앞서 설명된 바와 같이, 조명은 사분면당 117 개의 픽셀 그룹들로 나누어지고, 패터닝 디바이스에 대해 94 개의 패터닝 디바이스 타일들이 정의되어, 총 211 개의 구획들이 유도된다.
단계 804에서, 리소그래피 시뮬레이션을 위한 기초로서 리소그래피 모델이 선택된다. 리소그래피 시뮬레이션은 1 이상의 리소그래피 메트릭의 계산들 또는 응답들에 사용되는 결과들을 생성한다. 특정 리소그래피 메트릭이 최적화될 성능 메트릭인 것으로 정의된다(단계 806). 단계 808에서, 조명 및 패터닝 디바이스에 대한 초기(최적화-전) 조건들이 설정된다. 초기 조건들은 조명의 픽셀 그룹들 및 패터닝 디바이스의 패터닝 디바이스 타일들에 대한 초기 상태들을 포함하여, 초기 조명 형상 및 초기 패터닝 디바이스 패턴이 참조될 수 있도록 한다. 또한, 초기 조건들은 패터닝 디바이스 패턴 편향(때로는 마스크 편향이라 함), NA, 및/또는 포커스 램프 범위를 포함할 수 있다. 단계들 802, 804, 806 및 808은 순차적인 단계들로서 도시되지만, 다른 실시예들에서 이 단계들은 다른 순서들로 수행될 수 있음을 이해할 것이다.
단계 810에서, 픽셀 그룹들 및 패터닝 디바이스 타일들이 등급화된다(rank). 픽셀 그룹들 및 패터닝 디바이스 타일들은 등급화에 있어서 인터리빙(interleave)될 수 있다. 등급화하는 다양한 방식들이 채택될 수 있으며, 이는: 순차적으로(예를 들어, 픽셀 그룹 1부터 픽셀 그룹 117까지, 또한 패터닝 디바이스 타일 1부터 패터닝 디바이스 타일 94까지), 무작위로, 픽셀 그룹들 및 패터닝 디바이스 타일들의 물리적 위치들에 따라(예를 들어, 조명의 중심에 가까운 픽셀 그룹들의 등급을 더 높게 매김), 및/또는 픽셀 그룹 또는 패터닝 디바이스 타일의 변경이 성능 메트릭에 어떻게 영향을 주는지에 따라 수행하는 것을 포함한다.
일단 픽셀 그룹들 및 패터닝 디바이스 타일들이 등급화되면, 조명 및 패터닝 디바이스는 성능 메트릭을 개선하도록 조정된다(단계 812). 단계 812에서, 픽셀 그룹 또는 패터닝 디바이스 타일의 변경이 개선된 성능 메트릭을 유도할지를 판단하기 위해, 등급 상의 순서대로(in order of ranking), 픽셀 그룹들 및 패터닝 디바이스 타일들 각각이 분석된다. 성능 메트릭이 개선될 것으로 판단되는 경우, 픽셀 그룹 또는 패터닝 디바이스 타일이 이에 따라 변경되고, 결과적인 개선된 성능 메트릭 및 수정된 조명 형상 또는 수정된 패터닝 디바이스 패턴이 하위-등급의 픽셀 그룹들 및 패터닝 디바이스 타일들의 후속한 분석들에 대한 비교를 위해 기준치를 형성한다. 다시 말하면, 성능 메트릭을 개선하는 변경들이 유지된다. 픽셀 그룹들 및 패터닝 디바이스 타일들의 상태에 대한 변경들이 이루어지고 유지됨에 따라, 초기 조명 형상 및 초기 패터닝 디바이스 패턴은 이에 따라 변화하여, 수정된 조명 형상 및 수정된 패터닝 디바이스 패턴이 단계 812에서 최적화 공정으로부터 발생하도록 한다.
다른 접근법들에서는, 패터닝 디바이스 다각형 형상 조정들 및 픽셀 그룹들 및/또는 패터닝 디바이스 타일들의 쌍별 폴링(pairwise polling)이 812의 최적화 공정 내에서 수행된다.
일 실시예에서, 인터리빙된 동시 최적화 과정은 조명의 픽셀 그룹을 변경하는 것을 포함할 수 있고, 성능 메트릭의 개선이 발견되는 경우, 추가 개선을 구하도록 도즈 또는 세기가 증가 및/또는 감소된다. 또 다른 실시예에서, 도즈 또는 세기의 증가 및/또는 감소는 패터닝 디바이스 패턴의 편향 변화로 대체되어, 동시 최적화 과정에서 추가 개선을 구할 수 있다.
단계 814에서, 성능 메트릭이 수렴하였는지의 여부에 대해 판단된다. 성능 메트릭은, 예를 들어 단계들 810 및 812의 마지막 몇 번의 반복들에서 성능 메트릭에 대한 개선이 거의 또는 전혀 목격되지 않은 경우에 수렴한 것으로 간주될 수 있다. 성능 메트릭이 수렴하지 않은 경우, 810 및 812의 단계들은 다음 반복에서 되풀이되고, 이때 현재 반복으로부터의 수정된 조명 형상 및 수정된 패터닝 디바이스가 다음 반복을 위한 초기 조명 형상 및 초기 패터닝 디바이스로서 사용된다(단계 816).
앞서 설명된 최적화 방법들은 리소그래피 장치의 스루풋을 증가시키기 위해 사용될 수 있다. 예를 들어, 비용 함수는 노광 시간의 함수인 fp(z1,z2,…,zN)를 포함할 수 있다. 일 실시예에서, 이러한 비용 함수의 최적화는 대역폭 또는 다른 메트릭의 측정에 의해 한정되거나 영향을 받는다.
유의되는 바와 같이, 리소그래피는 디바이스들의 제조에 있어서 중요한 단계이며, 이때 기판들 상에 형성된 패턴들은 마이크로프로세서, 메모리 칩 등과 같은 디바이스들의 기능 요소들을 정의한다. 또한, 유사한 리소그래피 기술들이 평판 디스플레이(flat panel display), MEMS(micro-electro mechanical systems) 등과 같은 다른 디바이스들의 형성에 사용된다.
패터닝 공정들이 계속해서 진보함에 따라, 기능 요소들의 치수들이 계속 감소되는 한편, 디바이스당 트랜지스터와 같은 기능 요소들의 양은 수십 년에 걸쳐 꾸준히 증가하였다. 현 기술 수준에서, 디바이스들의 층들은 심(deep)-자외선 조명 소스로부터의 조명을 이용하여 기판 상에 디자인 패턴을 투영하는 리소그래피 장치들을 이용하여 제조되어, 100 nm보다 훨씬 낮은 치수들, 즉 조명 소스(예를 들어, 193 nm 조명 소스)로부터의 방사선의 파장의 절반보다 작은 치수들을 갖는 개별적인 기능 요소들을 생성한다.
리소그래피 장치의 전형적인 분해능 한계보다 작은 치수들을 갖는 피처들이 프린트되는 이 공정은 통상적으로 분해능 공식 CD = k1×λ/NA에 따른 저(low)-k1 리소그래피로서 알려져 있으며, 이때 λ는 채택되는 방사선의 파장이고, NA는 리소그래피 장치 내의 투영 시스템의 개구수이며, CD는 "임계 치수" - 일반적으로, 프린트되는 최소 피처 크기이고, k1은 경험적 분해능 인자이다. 일반적으로, k1이 작을수록, 특정한 전기적 기능 및 성능을 달성하기 위하여 회로 설계자에 의해 계획되는 형상 및 치수들과 비슷한 패턴을 기판 상에 재현하기가 더 어려워진다. k1의 하한계 값은 흔히 약 0.23 또는 약 0.25이다. 그러므로, (예를 들어, 피처들의 CD에 관하여, 피처들의 피치에 관하여, 등) k1 한계 이하에서(이후, "서브-k1 한계" 또는 "k1 한계 이하") 피처들을 프린트하는 것이 바람직하다. 이 어려움을 극복하고 서브-k1 한계 패턴 피처들을 실현하기 위해, 정교한 미세조정(fine-tuning) 단계들이 리소그래피 장치 및/또는 디자인 패턴에 적용된다. 이들은, 예를 들어 NA 및 광 간섭성(optical coherence) 세팅들의 최적화, 맞춤 조명 방식(customized illumination schemes), 위상 시프팅 패터닝 디바이스들의 사용, 다수 노광들로의 패턴의 분할(이후, 다중 패터닝이라 함), 디자인 패턴에서의 광 근접성 보정(OPC, 때로는 "광학 및 공정 보정"이라고도 칭함), 또는 일반적으로 "분해능 향상 기술들"(RET)로 정의된 다른 방법들을 포함하며, 이에 제한되지는 않는다.
앞서 언급된 바와 같이, 프린트가능하지 않은 디자인 패턴 내의 피처들을 프린트, 즉 서브-k1 한계 피처들을 프린트하는 것이 바람직하다. 이를 행하는 한가지 방법이 도 9에 도시되어 있다. 특히, 도 9는 예를 들어 도 9의 초기 디자인 패턴(101)의 삽도에 나타낸 밀접하게 인접한 다각형(PG)들이 프린트되게 하는 다중 패터닝 기술(MPT)의 디자인의 처리 상황들의 시퀀스(101 내지 106)를 나타낸다. 다중 패터닝 기술(MPT)의 디자인의 공정 흐름에서, 초기 디자인 패턴(101)이 얻어진다. 그 후, 초기 디자인 패턴을 복수의 디자인 패턴들(이 예시에서는 3 개의 디자인 패턴들)로 분할하기 위해 컬러링(coloring)으로서 당업계에 알려져 있는 기술이 수행되며, 복수의 디자인 패턴들 각각이 기판에 전사되어 초기 디자인 패턴을 달성한다. 예를 들어, 컬러링은 k1 한계보다 작지 않은 피치 또는 이격 거리를 갖는 다각형들을 복수의 디자인 패턴들 중 하나로 그룹화하여, 예를 들어 k1 한계보다 작은 피치 또는 이격 거리를 갖는 밀접하게 인접한 다각형(PG)들이 패터닝 디바이스 패턴 내에 있는 것을 회피한다. 이 예시에서는, 공정 상황(102)에서, 다각형들의 3 개의 상이한 그룹들이 다각형들의 컬러 그룹들 각각의 추가 처리를 위해 컬러-그룹화된다. 그 후, 공정 상황(103)에서, 다각형들의 컬러 그룹들 각각에서 다각형(PG)들의 크기 편향(size biasing)이 수행된다. 그 후, 공정 상황(104)에서, 3 개의 개별적인 SMO 공정들이 수행되어, 1 이상의 최적화된 조명 모드[공정 상황(104)의 맨 위 그림이 최적화된 조명 모드의 일 예시를 나타냄] 및 1 이상의 패터닝 디바이스에 제공하기 위한 최적화된 패턴들[공정 상황(104)의 아래 3 개의 그림들이, 다양한 어시스트 피처들이 추가된 3 개의 최적화된 디자인 패턴들을 나타냄]을 결정한다. 알려진 바와 같이, 공정 상황(104)에서의 패터닝 디바이스 패턴은 리소그래피 장치의 배율 인자에 따라; 예를 들어, 노광되는 크기보다 약 4 배 더 크게 크기가 정해진다. 그 후, 패터닝 공정은 3 번, 각각 3 개의 패터닝 디바이스 패턴들 중 하나로 1 이상의 최적화된 조명 모드들 중 하나와 함께 실행되어, 다양한 공정 단계들(예를 들어, 필요에 따라 반복되는 노광, 현상 등)이 수행된 후에 3 개의 패터닝 디바이스 패턴들의 패턴들이 공정 상황(105)에 나타낸 바와 같이 효과적으로 서로 겹치도록 한다. 3 개의 패터닝 디바이스 패턴들을 개별적으로 패터닝함으로써, 임계 치수(CD) 또는 k1 한계보다 낮은 피치를 갖는 밀접하게 인접한 피처들을 동시에 패터닝하는 것이 회피된다. 이 예시에서, 공정 상황(105)은 최종 패턴의 에칭-후 윤곽(106)을 유도하는 현상-후 윤곽을 나타낸다. 하지만, 이 방법은 복수의 노광들(예를 들어, 몇몇 경우, 3 개의 패터닝 디바이스들) 및 복수의 최적화 공정들을 수반하여, 제조 시간, 비용, 복잡성 등을 증가시킨다. 그러므로, 예를 들어 서브-k1 한계 피처들을 프린트하기 위해 단 하나의 패터닝 디바이스 패턴, 또는 더 적은 패터닝 디바이스 패턴들을 사용하는 패터닝 공정을 실현하는 것이 바람직하다.
일 실시예에서, 예를 들어 서브-k1 한계 피처들의 프린팅을 실현하기 위해 맞춤 가이드 윤곽(custom guide contour)을 사용하는, 패터닝 디바이스 패턴 및 조명 모드를 조정하는 공정을 수행하는 방법이 제공된다. 일 실시예에서, 상기 방법은 적절한 레지스트 현상-후 처리와 조합하여 맞춤 가이드 윤곽으로 패터닝 디바이스 패턴 및 조명 모드를 조정하는 것을 통해 단일 패터닝 디바이스 패턴을 사용하여 서브-k1 한계 패터닝을 실현할 수 있다.
도 10을 참조하면, 최적화 공정은 이 예시에서는 단 하나의 패터닝 디바이스 패턴 및 패턴을 프린트하기 위한 그 패터닝 디바이스 패턴의 사용으로, 서브-k1 피처들[예를 들어, k1 한계 이하의 분리 갭 또는 피처의 임계 치수(CD)]을 갖는 초기 디자인(1001)을 프린트하기 위한 패턴을 디자인하도록 도시된다. 아래에서 더 설명되는 바와 같이, 공정 상황(1002)에서, 초기 디자인(1001)이 재구성될 수 있고, 공정 상황(1003)에서 최적화(예를 들어, SMO) 공정에 사용하기 위해 가이드 윤곽이 적용될 수 있다. 최적화 이후, 공정 상황(1003)은 아래 그림에서 최적화된 패터닝 디바이스 패턴(주 패턴 피처들 및 어시스트 피처들을 나타냄), 및 위 그림에서 선택적인 최적화된 조명 모드를 나타낸다. 이후 논의되는 바와 같이, 일 실시예에서, 공정 상황(1002) 및/또는 공정 상황(1003)에서의 공정은 통상적인 현상 및 에칭 과정을 사용하여 초기 디자인(1001)을 산출하지 않을 패턴을 생성하도록 구성된다. 오히려, 노광되는 패터닝 디바이스는 이후 설명되는 바와 같이 "수축" 및/또는 "힐링" 공정을 거칠 수 있도록 이루어진다.
공정 상황(1004)에서, 공정 상황(1003)에서의 최적화된 조명 모드를 사용하여 공정 상황(1003)에서의 이미징되는 최적화된 패터닝 디바이스 패턴에 대응하는 레지스트 현상-후 윤곽(이 경우에는, 시뮬레이션된 윤곽)이 도시된다. 그 후, "수축" 및/또는 "힐링" 공정이 적용되어, 원하는 패턴 피처들을 달성한다. "수축"은 피처의 크기 또는 치수를 줄이는 것을 수반한다. 일 실시예에서, "수축"은 선택적인 증착, 예를 들어 레지스트 및/또는 에칭된 층 내의 패턴 피처를 "수축"시킬 수 있는 선택적인 측벽 증착을 수반한다. 선택적인 증착은 분리된 도메인(domain)들/상(phase)들로의 자기-조립(self-assembly)에서 사용하기 위한 블록 공중합체의 증착을 수반할 수 있다. "힐링" 공정은 피처의 크기 또는 치수의 증가를 수반한다. 일 실시예에서, "힐링" 공정은 선택적인 에칭, 예를 들어 레지스트 및/또는 에칭된 층 내의 소정 패턴 피처의 선택적인 에칭을 수반한다. 일 실시예에서, 선택적인 에칭은 원하는 크기 또는 치수 이하로 피처[예를 들어, 접촉홀(contact hole) 또는 다른 후퇴부(recess)]를 "수축"시키는 선택적인 증착 및 그 후 원하는 크기 또는 치수로 피처를 "힐링"하는 피처의 선택적인 에칭의 조합일 수 있다. 적절한 "수축" 및/또는 "힐링" 공정 모델이 패턴 최적화 공정을 안내하기 위해(예를 들어, 최적화 공정에 의해 생성될 디자인 패턴을 정의하도록 돕기 위해) 사용될 수 있고, 및/또는 1 이상의 "수축" 및/또는 "힐링" 파라미터가 최적화 공정(예를 들어, 앞서 설명된 바와 같은 공동, 교대 또는 시뮬레이션 최적화)에서 사용될 수 있다. 공정 상황(1005)에서, 적절한 "수축" 및/또는 "힐링" 공정을 거친 공정 상황(1003)에서의 레지스트 현상-후 윤곽에 대응하는 최종 패턴의 에칭-후 윤곽(이 경우에는, "수축" 및/또는 "힐링" 공정 모델을 사용하여 시뮬레이션된 윤곽)이 도시된다.
도 11을 참조하면, 최적화 공정 및 가이드 윤곽을 사용하여 서브-k1 한계 피처들의 프린팅을 가능하게 하는 공정 흐름의 일 실시예가 도시된다. 상기 공정은 복수의 다각형들을 포함하는 초기 디자인 패턴으로부터 시작하여, k1 한계 이하인[예를 들어, k1 한계보다 작은 임계 치수(CD)를 갖는, k1 한계 이하의 또 다른 다각형에 대한 피치를 갖는] 타겟 다각형들을 식별하고, 타겟 다각형들을 유효하게 연결하여[예를 들어, 그 형상을 성장, 확장 또는 편향시켜(이후, 편향이라 함)] 식별된 타켓 다각형들을 포함하는 직사각형 또는 다른 형상을 생성하는 것을 포함할 수 있다(단계 S1101). 편향 이후, 1 이상의 식별된 타켓 다각형이 분리된 채로 있다면, 그 1 이상의 연결되지 않은 타겟 다각형은 다른 식별된 타겟 다각형들에 브리징될 수 있다(단계 S1102). 1 이상의 패턴 배치 게이지가 식별된 타겟 다각형들 중 1 이상에 대해, 및/또는 디자인 패턴의 1 이상의 다른 다각형에 대해 적용될 수 있다(단계 S1103). 평탄화 기술이 연결된 타겟 다각형들에 적용되어, 최적화 공정을 안내하는 데 사용하기 위한 평가 피처들(예를 들어, 평가 지점들, 평가 세그먼트들, 평가 영역들 등)의 배치를 가능하게 하는 가이드 윤곽을 생성하고, 선택적으로 최적화 공정에서 평가 피처들과 사용하기 위해 공차 대역이 추가될 수 있다. 또는, 최적화 공정을 안내하는 데 사용하기 위한 복수의 평가 피처들이 (예를 들어, 사용자에 의해) 식별될 수 있고, 그 후 평탄화 기술이 적용되어 평가 피처들을 통해 가이드 윤곽을 제공할 수 있다(단계 S1104). 그 후, 기판에서 원하는 윤곽을 프린트하도록 최적화된 디자인 패턴(및 선택적으로 최적화된 조명 모드)을 생성하기 위해 최적화(예를 들어, SMO) 공정이 수행될 수 있으며, 최적화 공정은 평가 피처들에 기초한 에지 배치 오차 비용 함수 분석일 수 있다(단계 S1105). 선택적으로, 힐링 및/또는 수축 공정을 위한 모델(예를 들어, 에칭 및/또는 증착 모델)이 최적화된 디자인 패턴의 생성을 최적화하기 위해 사용될 수 있거나, 최종 프린트된 패턴의 표현을 생성하기 위해 사용될 수 있으며, 이는 바람직하게는 초기 디자인 패턴에 정확하다(단계 S1106).
도 12는 공정의 방향을 나타내는 구부러진 화살표 라인으로 도 11의 방법의 실시예를 더 상세히 나타낸다. 공정 상황(1201)에서, 초기 디자인 패턴은 피처들의 좌표(피처들은 비아, 관통홀, 접촉홀 또는 여하한의 다른 피처들일 수 있음)를 나타내도록 얻어질 수 있다. 피처들은 본 명세서에서 다각형들로 칭해질 것이다.
공정 상황(1202)에서, k1 한계보다 작은 이격 거리 또는 피치를 갖는 인접한 다각형들이 타겟 다각형들로서 식별된다. 예를 들어, 공정 상황(1202)에서 1220으로 표시된 바와 같이, 3 개의 인접한 다각형들이 거꾸로 된 V-형상을 형성하도록 이들을 연결하는 라인들에 의해 식별되며, 라인들은 단순히 다각형들이 후속하여 어떻게 연결될 것인가를 의미한다. 물론, 그 라인들이 생성될 필요는 없다. 다각형들은 여하한의 방식으로 식별/표시될 수 있다. 또한, 인접한 다각형들은 예를 들어 EUV 공정의 경우에 k1 한계보다 작은 이격 거리 또는 피치를 가질 필요가 없다.
공정 상황(1203)에서, 식별된 타겟 다각형들은 유효하게 연결된다. 유효하게 연결된다는 것은 식별된 타겟 다각형이 또 다른 식별된 타겟 다각형에 닿거나 부분적으로 겹치는 것, 또는 그들의 간격이 소정 임계치 이하의 거리로 감소되는 것을 의미한다. 일 실시예에서, 식별된 타겟 다각형들은 연결을 가능하게 하도록 편향될 수 있다. 즉, 일 실시예에서, 식별되고 인접한 타겟 다각형들의 형상들은 식별된 타겟 다각형들 중 적어도 하나를 적어도 하나의 꼭지점에서 또 다른 인접한 식별된 타겟 다각형과 연결하도록 확대된다. 일 실시예에서, 식별된 타겟 다각형들은 모두 균일하게 편향되어, 형상들이 동일한 정도로 확대될 수 있도록 한다. 일 실시예에서, 상이한 편향이 식별된 타겟 다각형들의 상이한 조합들에 적용되어 연결을 가능하게 할 수 있다. 일 실시예에서, 1 이상의 인접한 식별된 타겟 다각형이 편향 후에 연결되지 않는 경우[예를 들어, 규칙이 추가 편향을 방지하는 경우, 1 이상의 식별된 타겟 다각형이 이미 편향(예컨대, 균일한 편향) 후에 연결되어 있는 경우 등], 비교적 좁은 '브리지'(예를 들어, 어시스트 또는 연결 다각형)가 자동으로 시스템에 의해, 또는 수동으로 사용자에 의해 또는 입력 파일 또는 다른 자원을 통해 추가되어, 식별된 타겟 다각형들의 가장 가까운 꼭지점을 연결할 수 있다. 이 상황에서의 타겟 다각형들의 일 예시는 공정 상황(1203)에서 1222로 표시된다.
공정 상황(1204)에서, 식별되지 않은 다각형들은 예를 들어 공정 상황(1203)에서 식별된 다각형들과 유사한 방식으로 편향될 수 있다. 하지만, 여기서 다각형들은 1 이상의 다른 다각형과 반드시 연결되거나 연결에 충분히 근접하게 되도록 편향되지는 않는다.
공정 상황(1205)에서, 1 이상의 패턴 배치 게이지가 다각형들 중 1 이상에 대해 선택적으로 적용될 수 있다. 패턴 배치 게이지에 대한 더 자세한 내용은 이후에 제공될 것이다.
공정 상황(1206)에서, 평가 피처들(예를 들어, 여기에서 짧은 라인들의 형태로 나타냄)이 복수의 다각형들에 대해 배치된다. 일 실시예에서, 평가 피처들 중 1 이상은 다각형들의 경계 외부에, 및 일 실시예에서는 식별되고 연결된 타겟 다각형들 근처에 배치된다. 일 실시예에서, 식별되고 연결된 타겟 다각형들에 대해 가이드 윤곽이 생성될 수 있고, 평가 피처들은 가이드 윤곽을 따라 위치된다; 가이드 윤곽은 본질적으로 최적화 공정에서 패터닝 디바이스 패턴 윤곽이 디자인되는 타겟이다. 일 실시예에서, 최적화 공정을 안내하는 데 사용하기 위한 복수의 평가 피처들이 (예를 들어, 사용자에 의해) 식별될 수 있고, 그 후 평탄화 기술이 적용되어 평가 피처들을 통한 가이드 윤곽을 제공할 수 있다. 일 실시예에서, 평가 피처들은 식별되지 않은 다각형들 상에 배치된다. 일 실시예에서, 1 이상의 평가 피처가 다각형들의 경계 외부 및 식별되지 않은 다각형들 근처에 제공될 수 있다. 평가 피처들은 이후 설명되는 바와 같이 패터닝 디바이스 패턴 윤곽의 평가를 위해 사용자에 의해 지정되거나 시스템에 의해 생성될 수 있다.
공정 상황(1207)에서, 최적화 공정이 평가 피처들에 기초하여 수행되어, 공정 상황(1207)에 나타낸 바와 같은 패터닝 디바이스 패턴을 실현한다. 즉, 일 실시예에서, 패터닝 디바이스 패턴 윤곽[및 선택적으로 분해능 향상 기술(RET) 또는 광 근접성 보정 조정들, 예컨대 어시스트 피처들]이 평가 피처들에 기초하여 다각형들에 대해 생성된다. 일 실시예에서, 최적화 공정은 ASML Tachyon 소프트웨어를 사용하는 비용 함수와 같은 평가 피처들을 사용하는 비용 함수에 기초한 SMO이다. 일 실시예에서, 최적화 공정은 에지 배치 오차(EPE)-기반 SMO이다. 공정 상황(1207)에서 얻어지는 최적화된 조명 모드의 일 예시가 도 22b에 도시되어 있다. 선택적으로, 최적화 공정은 패턴 배치 오차를 결정하기 위해 패턴 배치 게이지에 기초하여 수행된다. 일 실시예에서, 최적화 공정은 에지 배치 오차(EPE) 및 패턴 배치 오차(PPE)-기반 SMO이다. 평가 피처들을 사용함으로써, 패터닝 디바이스 패턴 윤곽은 식별되고 연결된 타겟 다각형들의 외부로 연장될 뿐만 아니라 그 안에서 연장되도록 시뮬레이션될 수 있다. 일 실시예에서, 패터닝 디바이스 패턴 윤곽은 패터닝 디바이스 패턴 윤곽 및/또는 평가 피처들에 의해 그 연결 지점에서 인접한 식별되고 연결된 타겟 다각형들의 꼭지점들에 걸쳐있다.
일 실시예에서, 최적화 공정은 가이드 윤곽에 대해 평가되는 중간 패터닝 디바이스 패턴을 산출할 수 있다. 이는, 예를 들어 평가 포인트들이 고밀도가 아닌 경우에 유용할 수 있다. 따라서, 중간 패터닝 디바이스 패턴의 1 이상의 부분, 영역, 형상 등이 가이드 윤곽에 대하여 평가되어 그로부터 편차를 결정한다. 이러한 평가에 기초하여, 최적화 공정이 수정될 수 있다. 예를 들어, 1 이상의 평가 포인트의 가중치들이 변화될 수 있다. 또 다른 예시로서, 1 이상의 추가적인 또는 상이하게 위치되는 평가 포인트가 최적화 공정에서 고려될 수 있다. 따라서, 일 실시예에서, 가이드 윤곽에 대해 패터닝 디바이스 패턴을 평가하고 이에 따라 최적화 공정을 변경하기 위해 반복 프로세스가 수행될 수 있다.
공정 상황(1208)에서, 공정 상황(1207)에서의 최적화된 패터닝 디바이스 패턴 윤곽을 사용한 레지스트의 실제 또는 시뮬레이션된 노광에 의해 생성된 레지스트 패턴이 현상된다. 이러한 레지스트 패턴의 일 예시가 공정 상황(1208)에 도시되어 있다.
공정 상황(1209)에서, 수축 및/또는 힐링 공정이 현상된 레지스트 패턴에 적용된다. 일 실시예에서, 수축 및/또는 힐링 공정은 실제 수축(예를 들어, 선택적인 증착) 및/또는 힐링(예를 들어, 선택적인 에칭) 공정일 수 있고, 결과들은 초기 디자인 패턴에 대해 비교될 수 있다. 일 실시예에서, 수축 및/또는 힐링 공정은 시뮬레이션될 수 있다. 일 실시예에서, 수축 및/또는 힐링 공정 모델이 공정 상황(1207)에서 원하는 패턴을 설정하는 것을 돕기 위해 사용될 수 있고, 및/또는 수축 및/또는 힐링 공정의 1 이상의 파라미터를 설정하기 위해 최적화에서 사용될 수 있다. 바람직하게는, 수축 및/또는 힐링 공정 후의 최종 패턴은 초기 디자인 패턴에 가깝거나 정확하다. 공정 상황(1209)의 도면에서 알 수 있는 바와 같이, 시뮬레이션된 최종 패턴은 공정 상황(1201)에서의 초기 디자인 패턴에 밀접하게 대응한다.
공정 상황(1210)에서, 패턴의 일 예시의 이미지가 공정 상황(1209)에서의 시뮬레이션된 그림에 인접하여 도시된다. 수축 및 힐링 공정 이후 공정 상황(1210)에서의 이미지는 공정 상황(1209)에서의 시뮬레이션된 이미지와 상당히 밀접하게 일치한다.
도 11 및 도 12의 단계들은 아래에서 더 상세히 설명된다.
도 13a는 도 12의 처리 흐름의 공정 상황(1201)에서의 초기 디자인 패턴을 나타내고, 도 13b는 공정 상황(1202)에서의 밀접하게 인접한 타겟 다각형들을 식별하는 방법의 일 예시를 나타낸다. 피처(PG, 이후 다각형)들을 갖는 초기 디자인 패턴들의 일 예시가 도 13a에 도시되어 있다. 다각형들은 사용자 정의 파라미터들 및/또는 (C 또는 C++과 같은 컴퓨터 언어로 쓰여지거나 Mathematica 소프트웨어, LabView 소프트웨어, MatLab 소프트웨어 등을 사용하여 구성되는) 특정 또는 일반 수학 모델을 기반으로, 비-다각형 레이아웃으로부터 초기에 제공되거나 생성될 수 있다. 예를 들어, 일 실시예에서, 다각형들의 좌표는 시스템에 입력되는 텍스트 파일에 저장되어, 초기 디자인 패턴에서 다각형들의 정확한 위치들을 찾을 수 있다. 일 실시예에서, 각각의 다각형의 중심이 소프트웨어에 의해 계산되거나 특정될 수 있다. 다각형들의 형상 중심의 계산은 1 이상의 수학적 모델 및/또는 1 이상의 사용자-정의 파라미터에 기초할 수 있다.
도 13b를 참조하면, 공정 흐름에서, 다각형들(PG1 및 PG2)과 같은 밀접하게 인접한 다각형들이 식별된다. 일 실시예에서, 밀접하게 인접한 다각형들은 공정의 소프트웨어에 의해 자동으로 식별된다. 추가적으로 또는 대안적으로, 사용자가 1 이상의 밀접하게 인접한 다각형을 식별할 수 있다. 다각형들이 밀접하게 인접하는지의 여부는 인접한 다각형들 사이의 가장 가까운 거리에 대하여, 또는 가장 가까운 거리의 ±10 % 내에서 평가될 수 있다.
밀접하게 인접한 다각형들의 식별을 나타내기 위해, 마커들(MK)이 도 13b에 도시되어 있다. 실제로는, 마커들(MK)이 구성되거나 도시될 필요는 없다; 여기서 이들은 밀접하게 인접한 다각형들의 용이한 시각적 식별의 편의를 제공하고, 이후에 설명되는 바와 같이 밀접하게 인접한 다각형들이 어떻게 연결될 수 있는지를 부호로 나타내도록 돕는다. 도 13b는 마커(MK)로 표시함으로써 밀접하게 인접한 다각형들(PG1 및 PG2)이 타겟 다각형들로서 어떻게 식별되는지를 나타낸다.
식별된 타겟 다각형들로서 밀접하게 인접한 다각형들을 식별하기 위해, 1 이상의 상이한 기준이 사용될 수 있다. 일 실시예에서, 다각형들(PG1 및 PG2)과 같은 밀접하게 인접한 다각형들은 소정 기준을 충족시키는, 예를 들어 k1 한계(이때, k1 한계는 예를 들어 0.28임) 미만과 같은 소정 한계 이하의 피치 또는 이격 거리를 갖는 것들로서 식별된다. 기준(예를 들어, 피치 또는 이격 거리 제한)은 사용자에 의해 설정되거나 공정을 위한 소프트웨어에 의해 생성될 수 있다. 기준은 디자인 패턴 내의 모든 다각형들에 적용될 수 있거나, 또는 디자인 패턴의 상이한 구역들 및/또는 상이한 다각형들에 따라 변동할 수 있다. 다각형들의 식별은 부울 연산(Boolean operations)을 사용하여 타겟 다각형들을 식별할 수 있다.
또한, 예를 들어 패터닝 공정 내에서의 변동으로 인해, k1 한계와 같거나 이보다 크지만 k1 한계에 가까운, 즉 k1 한계로부터 소정 허용 범위 내에 있는 다각형들이 식별될 수 있다. 일 실시예에서, 밀접하게 인접한 다각형들을 식별하기 위해, 상한계 및 하한계를 갖는 공차 범위가 사용자에 의해 특정되거나, 소프트웨어에 의해 생성될 수 있으며, 즉 피치, 이격 거리, CD 등은 사용자에 의해 정의되거나 소프트웨어에 의해 생성되는 값들의 범위 내에 있을 수 있거나, 또는 복수의 특정 값들로부터 선택될 수 있다.
도 14는 도 12의 공정 상황(1203)에서 1 이상의 식별된 밀접하게 인접한 타겟 다각형을 연결하는 것을 나타낸다. 일 실시예에서, 식별된 밀접하게 인접한 타겟 다각형들(예를 들어, 다각형들 PG1 및 PG2)은 다각형 크기를 확장하도록 편향된다. 편향는 디자인 패턴 내의 모든 타겟 다각형들에 대해 수행될 수 있거나, 특정 타겟 다각형들 또는 타겟 다각형들의 구역들에 대해 선택적으로 수행될 수 있다. 크기 편향 정도는 모든 타겟 다각형들에 대해 균일할 수 있거나, 특정 타겟 다각형들 또는 타겟 다각형들의 구역들에 1 이상의 상이한 크기 편향 정도로 선택적으로 적용될 수 있다. 크기 편향 정도는 상이한 방향들에서 상이하도록 또는 모든 방향들에서 동일하도록 제어될 수 있다(즉, 확장된 편향된 다각형들은 편향 전의 형상과 동일한 형상을 가질 수 있지만, 편향된 다각형은 편향 전의 다각형과 상이한 크기를 가짐). 편향의 유연성은 사용자 또는 소프트웨어에 의해 제어될 수 있다.
일 실시예에서, 편향은 인접한 식별된 타겟 다각형들을 연결하도록 제어된다. 예를 들어, 적어도 2 개의 인접한 식별된 타켓 다각형들이 연결될 때까지[예를 들어, 꼭지점들이 유효하게 닿거나(즉, 이들이 실제로 닿거나 매우 가까워지거나) 또는 다각형들이 약간 겹칠 때까지] 크기 편향 정도가 증가될 수 있다. 따라서, 예를 들어 편향 공정은 다각형들(1401)이 연결될 때까지(예를 들어, 꼭지점들이 유효하게 닿을 때까지) 이들을 확장시킨다. 유사하게, 다각형들(1220)은 이 다각형들 중 1 이상이 연결될 때까지(예를 들어, 꼭지점들이 유효하게 닿을 때까지) 편향될 수 있다. 한 쌍의 식별된 인접한 타겟 다각형들이 편향 중에 연결되지만 1 이상의 다른 식별된 인접한 타겟 다각형은 그 시간에 연결되지 않는 경우, 추가 편향이 너무 많은 중첩을 야기하기 때문에 연결될 수 없는 경우, 디자인 규칙의 위반 가능성으로 인해 연결될 수 없는 경우 등에, 1 이상의 다른 식별된 인접한 타겟 다각형들은 본 명세서에서 논의된 바와 같은 브리징 연결에 의해 연결될 수 있다. 편향 후 서로 연결되는 식별된 타겟 다각형들의 수는 사용자 또는 소프트웨어에 의해 제어될 수 있다.
앞서 강조된 바와 같이, 편향 여부와 상관없이, 예를 들어 모든 식별된 타겟 다각형들에 대한 균일한 편향 후, 1 이상의 식별된 타겟 다각형이 1 이상의 다른 인접한 식별된 타겟 다각형에 연결되지 않을 수 있다. 그럼에도 불구하고, 크기 편향 이후의 이러한 1 이상의 연결되지 않은 타겟 다각형은 1 이상의 다른 인접한 식별된 타겟 다각형에 근접할 수 있다.
이 상황 또는 편향이 없었던 상황에서, 1 이상의 연결되지 않은 타겟 다각형을 1 이상의 다른 인접한 식별된 타겟 다각형에 연결하기 위해 브리지가 적용될 수 있다. 브리지는 여하한의 적절한 형상 또는 형태를 취할 수 있다. 일 실시예에서, 브리지는 직사각형 형상 또는 인접한 식별된 타겟 다각형들을 연결하기 위한 여하한의 다른 형상을 가질 수 있다. 일 실시예에서, 브리지의 형상 또는 형태는 사용자에 의해 정의되거나 소프트웨어에 의해 생성될 수 있다. 일 실시예에서, 브리지는 연결되지 않은 타겟 다각형의 꼭지점 및/또는 측면으로부터 인접한 타겟 다각형의 가장 가까운 꼭지점 및/또는 측면으로 연장된다. 통상적으로, 브리지는 연결되지 않은 타겟 다각형의 꼭지점으로부터 인접한 타겟 다각형의 가장 가까운 꼭지점으로 연장되지만, 브리지는 연결되지 않은 타겟 다각형의 측면으로부터 인접한 타겟 다각형의 가장 가까운 측면으로 연장될 수 있다. 일 실시예에서, 브리지는 꼭지점들에 인접한 타겟 다각형들 중 1 이상의 측면의 부분들을 포함할 수 있다. 일 실시예에서, 브리지를 연장하는 시작점 및 브리지를 끝내는 도착점은 사용자에 의해 정의되거나 소프트웨어에 의해 생성될 수 있다. 일 실시예에서, 브리지의 연장 방향에 수직인 방향에서의 브리지의 폭은 사용자 또는 소프트웨어에 의해 정의될 수 있다.
도 15는 도 12의 공정 상황(1204)에서 식별되지 않은 타겟 다각형들을 편향시키는 공정을 나타낸다. 도 15는 편향된 식별된 타겟 다각형들(1501) 및 식별되지 않은 다각형(1502)을 나타낸다. 식별되지 않은 다각형들의 크기 편향은 식별된 타겟 다각형들의 크기 편향과 동일한 기준 또는 상이한 기준을 가질 수 있다. 식별되지 않은 다각형들의 편향을 위한 기준은 사용자 또는 소프트웨어에 의해 제어될 수 있다. 바람직하게는, 식별되지 않은 다각형들은 밀접하게 인접하는 기준을 충족시키지 않기 때문에 또 다른 다각형과 연결되도록 편향되지는 않는다. 그럼에도 불구하고, 1 이상의 식별되지 않은 다각형은 식별된 타겟 다각형 또는 또 다른 식별되지 않은 다각형과 연결되도록 편향될 수 있다. 유사하게, 1 이상의 식별되지 않은 다각형이 식별된 타겟 다각형 또는 또 다른 식별되지 않은 다각형에 근접하도록 편향되는 경우, 식별된 타겟 다각형들에 대해 본 명세서에서 설명된 것과 유사한 방법으로 브리지가 자동 또는 수동으로 생성될 수 있다. 그 후, 원하는 최종 패턴을 생성하기 위해 패터닝 공정에서 적절한 수축 및/또는 힐링 공정이 구현될 수 있다.
타겟 다각형들의 편향과 마찬가지로, 식별되지 않은 다각형들의 편향은 디자인 패턴 내의 모든 식별되지 않은 다각형들에 대해 수행될 수 있거나, 특정한 식별되지 않은 다각형들 또는 식별되지 않은 다각형들의 구역들에 대해 선택적으로 수행될 수 있다. 크기 편향 정도는 모든 식별되지 않은 다각형들에 대해 균일할 수 있거나, 특정한 식별되지 않은 다각형들 또는 식별되지 않은 다각형들의 구역들에 1 이상의 상이한 크기 편향 정도로 선택적으로 적용될 수 있다. 크기 편향 정도는 상이한 방향들에서 상이하도록 또는 모든 방향들에서 동일하도록 제어될 수 있다(즉, 확장된 편향된 다각형은 편향 전의 형상과 동일한 형상을 가질 수 있지만, 편향된 다각형은 편향 전의 다각형과 상이한 크기를 가짐). 편향의 유연성은 사용자 또는 소프트웨어에 의해 제어될 수 있다.
일 실시예에서, 식별된 및/또는 식별되지 않은 다각형들의 크기 편향은 종래의 레지스트 노광, 현상 및 에칭 공정보다 증가된 크기의 기판에서의 윤곽들을 생성할 수 있게 하므로, 노광 후 수축 및/또는 힐링 공정과 조합하여 최종 패턴의 피처들이 초기 디자인 패턴에 대응하는 올바른 크기 및 형상으로 될 수 있다.
도 16은 도 12의 공정 상황(1205)에서 다각형들에 대해 1 이상의 패턴 배치 게이지를 제공하는 선택적인 단계를 나타낸다. 본 명세서에서 더 설명되는 바와 같이, 패턴 배치 게이지들은 다각형(들)에 대응하는 패터닝 디바이스 패턴 윤곽의 중심(centroid)의 x 및/또는 y 변위를 제어하는 것을 목표로 한다. 패턴 배치 게이지들은 모든 다각형들 또는 선택 다각형들에 대해 제공될 수 있다. 일 실시예에서, 패턴 배치 게이지들은 적어도 연결되는 식별된 타겟 다각형들에 제공된다. 패턴 배치 게이지들이 공정 상황(1205)에서 적용되는 것으로 도시되어 있지만, 이들은 공정의 다른 지점들에 제공될 수 있다. 패턴 배치 게이지들(1601)은 이들이 사용되어 "측정"하는 방향들을 식별하기 위해 수직선들로 도시되어 있다. 패턴 배치 게이지들은 상이한 방향들, 예를 들어 나타낸 것들에 대해 1 이상의 대각선 방향으로 측정할 수 있다. 또한, 상이한 다각형들이 상이한 방향들에서 "측정"하는 게이지들을 가질 수 있다. 예를 들어, 연결된 다각형들은 다각형에 대해 대각선 방향에서 측정하는 게이지들을 가질 수 있으며, 즉 패턴 배치 게이지들은 이러한 다각형의 꼭지점들 사이에서 대각선일 수 있다.
도 17은 공정 상황(1205)에서 다각형들에 대한 평가 피처들을 적용하는 것을 나타내며, 평가 피처들은 다각형들에 대해 정의된 가이드 윤곽(1655)과 교차하는 짧은 라인들(1650)로 도시되어 있다. 예를 들어, 평가 피처들은 그 연계된 1 이상의 다각형에 대해[예를 들어, 다각형(들)에 대한 윤곽에 대해] 정의된 패터닝 디바이스 패턴 윤곽의 에지 배치 오차를 평가하는 데 사용된다. 평가 피처들(및 가이드 윤곽)은 식별되지 않은 다각형들과 같은 개별적인 다각형들 내에 적용될 수 있다.
일 실시예에서, 1 이상의 평가 피처는 1660에 나타낸 바와 같이 다각형들의 경계 외부에 적용된다. 이 배치를 가능하게 하기 위해, 연결된 다각형들 및/또는 식별된 평가 피처들에 걸쳐 가이드 윤곽(1665)이 정의(예를 들어, 1 이상의 적절한 피팅 알고리즘에 의해 피팅)될 수 있다. 평가 피처들은 이 가이드 윤곽을 따라 위치될 수 있으며, 다각형들의 경계 외부에 1 이상의 평가 피처를 포함할 수 있다.
도 18은 밀접하게 인접한 다각형들(1701 및 1702)의 더 자세한 도면을 나타낸다. 이 상황에 대해, 밀접하게 인접한 다각형들(1701 및 1702) 간의 이격 거리는 편향에 앞서 k1 한계보다 작았고, 따라서 각 꼭지점에서 연결되도록 편향되었다. 이 예시에서, 다각형(1701) 및 다각형(1702)에 평가 피처들(1703)(여기서는 짧은 라인들보다는 도트들로 도시됨)이 적용된다. 또한, 갭이 k1 한계보다 낮았던 위치에서 다각형들(1701 및 1702)의 경계 외부에 1 이상의 평가 피처(1704)가 배치된다. 따라서, 이러한 방식으로 평가 피처들을 배치함으로써, 평가에 기초한 패턴 최적화 공정의 일부로서 생성되는 패터닝 디바이스 패턴 윤곽이 다각형들(1701 및 1702)의 연결 지점들을 가로지를 수 있다. 또한, 다각형 외부에서의 평가 피처들의 이 적용은 다각형들 사이에 브리지가 형성되는 상황들에서도 수행될 수 있다. 다각형들 외부에서의 평가 피처들의 적용은 밀접하게 인접한 다각형들(1701 및 1702)로 제한되지 않을 수 있다. 다각형들의 경계 외부에서의 평가 피처들의 위치는 사용자에 의해 제어되거나 소프트웨어에 의해 생성될 수 있다.
유효하게 연결된 다각형들에 걸쳐있는 패터닝 디바이스 패턴의 형성을 가능하게 하기 위해, 연결된 다각형들에 걸쳐 가이드 윤곽이 피팅될 수 있다[예를 들어, 식별된 평가 포인트들(예를 들어, 사용자에 의해 식별됨)에 걸쳐 피팅되거나, 다양한 피팅 규칙들에 따라 연결된 다각형들을 통한 피팅 알고리즘에 의해 생성됨]. 따라서, 맞춤 가이드 윤곽이 단일 다각형으로 전체적으로 정의되는 것보다 연결된 다각형들에 걸쳐있는 것으로 실현된다. 맞춤 가이드 윤곽을 생성하기 위해 1 이상의 피팅 알고리즘 또는 평탄화 기술이 사용될 수 있다. 평가 피처들은 맞춤 가이드 윤곽을 따라 위치된다. 도 19는 연결된 다각형들의 맞춤 가이드 윤곽(1801)의 일 예시를 나타내고, 이를 따라 평가 피처들이 위치될 것이다. 일 실시예에서, 패턴 최적화 공정이 평가 피처들에 기초하여, 이 맞춤 가이드 윤곽과 밀접하게 일치하는 패터닝 디바이스 패턴 윤곽을 생성할 것이다. 하지만, (근처에 있는 다른 다각형들 및 그 이미징과 같은) 많은 인자들이 평가 피처들에 기초하여 생성된 패터닝 디바이스 패턴 윤곽을 이 맞춤 가이드 윤곽에서 벗어나게 할 수 있다.
일 실시예에서, 평가 피처들은 연결된 다각형들 내에 완전히 있을 수 있다. 예를 들어, 가이드 윤곽은 연결된 다각형들의 몸체 및 도 17의 1670과 같은 다각형들을 연결하는 브리지 내에서 정의될 수 있다. 하지만, 평가 피처들(및 선택적인 맞춤 가이드 윤곽)은 생성된 패터닝 디바이스 패턴 윤곽이 연결된 다각형들의 연결 지점들에 걸쳐있도록 다각형들이 교차하거나 달리 연결되는 인접한 다각형들의 꼭지점들 및/또는 측면들을 패턴 최적화 공정에 의해 생성된 패터닝 디바이스 패턴 윤곽이 가로지르도록 배치된다.
따라서, 평가 피처들 및/또는 가이드 윤곽의 배치로 인해, 이전에 분리된 다각형들에 걸쳐있는 패터닝 디바이스 패턴 윤곽이 생성되어 밀접하게 인접한 다각형들의 프린팅을 가능하게 한다. 패터닝 디바이스 패턴 윤곽을 사용하여 생성된 기판에서의 윤곽은 수축 및/또는 힐링 공정을 사용하여 수정되어, 개별적인 다각형들에 대응하는 패턴 피처들을 실현할 수 있다.
패터닝 디바이스 패턴 윤곽의 생성을 가능하게 하기 위해, 패턴 최적화 공정이 사용되어 패터닝 디바이스 패턴 윤곽 및/또는 1 이상의 분해능 향상 기술(RET) 또는 광 근접성 보정 조정들(예를 들어, 어시스트 피처들)을 생성할 수 있다. 최적화를 가능하게 하기 위해, 시뮬레이션이 수행되어 패터닝 공정을 시뮬레이션할 수 있다. 시뮬레이션의 목적은, 예를 들어 에지 배치, 에어리얼 이미지 세기 기울기, 임계 치수(CD) 등을 정확하게 예측하는 것이며, 이는 최적화의 일부로서 의도된 디자인과 비교될 수 있다.
일 실시예에서, 최적화는 에지 배치 오차(EPE)-기반 패터닝 디바이스 패턴 최적화를 포함한다. 일 실시예에서, 최적화는 조명 모드 및 패터닝 디바이스 패턴 최적화(SMO)를 포함한다. SMO는 에지 배치 오차(EPE)-기반 SMO일 수 있다.
앞서 설명된 바와 같이, 비용 함수는 패턴의 최적화 또는 구성 프로세스에서 사용될 수 있다. 비용 함수는 패터닝 공정의 1 이상의 성능 지수를 나타낼 수 있다. 최적화 공정은, 만약에 있다면 소정 제약 하에서 비용 함수를 최적화(예를 들어, 최소화 또는 최대화)하는 시스템의 파라미터들의 세트를 발견한다. 비용 함수가 최적화(예를 들어, 최소화 또는 최대화)되는 경우, 비용 함수에 의해 표현된 1 이상의 성능 지수가 최적화(예를 들어, 최소화 또는 최대화)될 수 있다. 비용 함수는 리소그래피 장치, 패터닝 공정 또는 기판의 여하한의 1 이상의 적절한 특성, 예를 들어 에지 배치 오차, 임계 치수(CD), 이미지 시프트, 이미지 왜곡, 이미지 회전, 확률적 변동, 스루풋, 국부적 임계 치수(CD) 변동, 또는 이들의 조합을 나타낼 수 있다. 디자인 변수는 조명 모드, 패터닝 디바이스 패턴, 투영 시스템, 도즈, 포커스 등의 조정가능한 파라미터와 같은 여하한의 조정가능한 파라미터를 포함할 수 있다.
최적화(예를 들어, SMO)를 위한 EPE-기반 비용 함수는 다음과 같이 표현될 수 있다:
(수학식 8)
여기서, 비용 함수(CF)는 이 경우에: 조명 모드의 1 이상의 변수(vsrc), 패터닝 디바이스 패턴을 생성하는 1 이상의 변수(vmask), 파면(예를 들어, 투영 시스템)의 1 이상의 변수(vwavefront) 및/또는 의도된 디자인 패턴의 1 이상의 변수(vdesign)로부터 선택되는 1 이상에 관하여 특정된다. 또한, pw는 시뮬레이션된 공정 윈도우 조건들(예를 들어, 포커스 및 도즈 메트릭)에 대응하고, eval은 디자인 패턴 내에 배치된 평가 피처들에 대응하며, w는 특정 공정 윈도우 조건(pw) 및/또는 평가 피처(eval)에 대한 가중치 인자이고, EPE는 공정 윈도우 조건(pw) 및 평가 피처(eval)의 특정 조합에 대해 평가되는 에지 배치 오차이며, 인덱스(p)는 비용 함수(CF)의 근사를 위한 자연수이고, Psidelobe는 패턴의 바람직하지 않은 측면 에지 프린팅에 대응하는 패널티이며 -시뮬레이션된 윤곽의 에지의 기울기는 적용된 평가 피처들에 기초함- , Pslope는 패턴 이미지의 이미지 슬로프(예를 들어, 이미지 로그 슬로프)에 대응하는 패널티이고, PMRC는 1 이상의 패터닝 디바이스 제조 규칙 체크들에 대응하는 패널티이며, Psrc는 조명 모드의 디자인에 대응하는 패널티이다. 이해되는 바와 같이, 더 적은(없는 것도 포함), 더 많은, 또는 상이한 패널티들이 적용될 수 있다.
도 20a를 참조하면, 가이드 윤곽(1902)의 일 예시가 (가이드 윤곽과 교차하는 짧은 라인들의 형태인) 평가 피처들(1901)과 함께 도시되어 있다. 또한, 도 20b는 상한계(1906) 및 하한계(1905)를 갖는 공차 대역(1904) 내에 도시된 평가 피처(1903)[윤곽(1902)과 라인들(1901)의 교점에 대응하는 도트들로서 나타냄]를 예시한다. 공차 대역(1904)은 사용자에 의해 특정되거나 소프트웨어에 의해 생성될 수 있다. 공차 대역(1904)은 상이한 평가 피처들이 상이한 공차 대역 크기를 가질 수 있도록 가이드 윤곽 주위에서 변동할 수 있다. 공차 대역은 평가 피처를 중심으로 할 필요는 없으므로, 사용자 또는 소프트웨어에 의해 특정된 바와 같이 평가 피처의 양측에서 공차 대역의 크기가 달라질 수 있다. 공차 대역은 패터닝 디바이스 패턴 윤곽이 평가 피처에서 시프트되어야 하는지 여부를 결정하기 위해 최적화 공정과 관련하여 사용된다. 예를 들어, 평가 피처에서의 에지 배치 오차가 평가 피처의 공차 대역 내에 있는 경우, 그 에지 배치 오차는 효과적으로 비용 함수에 의해 고려되지 않는다. 하지만, 평가 피처에서의 에지 배치 오차가 평가 피처의 공차 대역 밖에 있는 경우, 그 에지 배치 오차는 비용 함수의 일부로서 패널티가 적용된다(penalize). 따라서, 공차 대역은 평가 피처들에서 제한된 양의 공정 변동을 가능하게 할 수 있다.
일 실시예에서, 최적화 공정은 가이드 윤곽에 대해 평가되는 중간 패터닝 디바이스 패턴을 산출할 수 있다. 이는, 예를 들어 평가 포인트들이 고밀도가 아닌 경우에 유용할 수 있다. 따라서, 중간 패터닝 디바이스 패턴의 1 이상의 부분, 영역, 형상 등이 가이드 윤곽에 대해 평가되어 그로부터 편차를 결정한다. 이러한 평가에 기초하여, 최적화 공정이 수정될 수 있다. 예를 들어, 1 이상의 평가 포인트의 가중치가 변화될 수 있다. 또 다른 예시로서, 1 이상의 추가적인 또는 상이하게 위치된 평가 포인트가 최적화 공정에서 고려될 수 있다. 따라서, 일 실시예에서, 가이드 윤곽에 대해 패터닝 디바이스 패턴을 평가하고 이에 따라 최적화 공정을 변경하기 위해 반복 프로세스가 수행될 수 있다.
도 21a, 도 21b 및 도 21c는 패턴 배치 오차(PPE) 제어 게이지들의 배치를 더 상세히 예시한다. 도 21a는 도 16을 예시한다. 도 21b는 도 21a의 파선 상자에 의해 식별된 소정 다각형들에 대한 패턴 배치 오차(PPE) 제어 게이지들의 배치를 예시한다. 패턴 배치 오차(PPE) 제어 게이지들(2001)은 연계된 1 이상의 다각형의 이상적인 중심 또는 도심(2002)과 관련하여 도시된다. PPE 제어 게이지들은 사용자 또는 소프트웨어에 의해 배치될 수 있다. 앞서 설명된 바와 같이, PPE 제어 게이지들은 나타낸 바와 같이 수직 배열로 배치될 수 있지만, 이러한 배열에 제한되지는 않는다(예를 들어, PPE 제어 게이지들은 다각형에 대해 대각선을 따라 배치될 수 있음). 도 21b는 평가 피처들의 적용 전 가이드 윤곽들을 더 도시한다.
도 21c는 패턴 배치 오차(PPE) 제어 게이지들의 일 실시예의 동작들을 상세히 도시한다. 도 21c는 패터닝 디바이스 패턴 윤곽이 최적화 공정의 일부로서 생성되어야 하는 이상적인 가이드 윤곽(2004)을 나타낸다. 또한, 패터닝 디바이스 패턴 윤곽 또는 그 일부의 이상적인 중심 또는 도심(2002)이 도시된다. 최적화된 패터닝 디바이스 패턴 윤곽의 중심 또는 도심은 이상적인 중심 또는 도심으로부터 이동하지 않거나 비교적 적게 이동하는 것이 바람직하다. 따라서, 제 1 패턴 배치 오차 게이지(2007)가 양의 X 방향에서 최적화 공정의 일부로서 결정되는 바와 같은 패터닝 디바이스 패턴 윤곽(2010)과 도심/중심 사이의 거리를 결정할 수 있고, 제 2 패턴 배치 오차 게이지(2008)가 음의 X 방향에서 최적화 공정의 일부로서 결정되는 바와 같은 패터닝 디바이스 패턴 윤곽(2010)과 도심/중심 사이의 거리를 결정할 수 있다. 제 1 및 제 2 패턴 배치 오차 게이지들에 대한 값들 간의 차이는 X 방향으로의 시프트를 제공할 수 있다. 유사하게, 제 3 패턴 배치 오차 게이지(2006)가 양의 Y 방향에서 최적화 공정의 일부로서 결정되는 바와 같은 패터닝 디바이스 패턴 윤곽(2010)과 도심/중심 사이의 거리를 결정할 수 있고, 제 4 패턴 배치 오차 게이지(2005)가 음의 Y 방향에서 최적화 공정의 일부로서 결정되는 바와 같은 패터닝 디바이스 패턴 윤곽(2010)과 도심/중심 사이의 거리를 결정할 수 있다. 제 3 및 제 4 패턴 배치 오차 게이지들에 대한 값들 간의 차이는 Y 방향으로의 시프트를 제공할 수 있다. 따라서, 이 예시에서, 게이지들은 프린트되는 것으로 예상되는 패터닝 디바이스 패턴 윤곽의 중심 또는 도심(2003)이 이상적인 중심 또는 도심(2002)으로부터 시프트(2009)될 수 있다는 것을 나타낼 수 있다.
이해하는 바와 같이, 4 개의 게이지들이 모두 제공될 필요는 없다. 예를 들어, 2 개의 게이지들만이 제공될 수 있다. 또는, 4 개보다 많은 게이지들이 제공될 수 있다.
또한, 게이지들은 이상적인 중심 또는 도심으로부터 "측정"할 필요가 없다. 예를 들어, 이들은 가이드 윤곽(또는 연계된 평가 피처)으로부터 패터닝 디바이스 패턴 윤곽까지 측정할 수 있다. 이의 일 예시가 도 21d에 도시되어 있다. 도 21d는 패턴 배치 오차(PPE) 제어 게이지들의 일 실시예의 동작들을 상세히 도시한다. 도 21d는 패터닝 디바이스 패턴 윤곽이 최적화 공정의 일부로서 생성되어야 하는 이상적인 가이드 윤곽(2004)을 나타낸다. 또한, 패터닝 디바이스 패턴 윤곽의 이상적인 중심 또는 도심(2002)이 도시된다. 최적화된 패터닝 디바이스 패턴 윤곽의 중심 또는 도심은 이상적인 중심 또는 도심으로부터 이동하지 않거나 비교적 적게 이동하는 것이 바람직하다. 따라서, 에지 배치 오차의 형태인 제 1 패턴 배치 오차 게이지(2007)가 위쪽 방향(예를 들어, 양의 X 방향)에서 최적화 공정의 일부로서 결정되는 바와 같은 패터닝 디바이스 패턴 윤곽(2010)과 가이드 윤곽(2004) 사이의 거리를 결정할 수 있고, 에지 배치 오차의 형태인 제 2 패턴 배치 오차 게이지(2008)가 아래쪽 방향(예를 들어, 음의 X 방향)에서 최적화 공정의 일부로서 결정되는 바와 같은 패터닝 디바이스 패턴 윤곽(2010)과 가이드 윤곽(2004) 사이의 거리를 결정할 수 있다. 제 1 및 제 2 패턴 배치 오차 게이지들에 대한 값들 간의 차이는 위쪽 및 아래쪽 방향(예를 들어, X 방향)으로의 시프트를 제공할 수 있다. 유사하게, 에지 배치 오차의 형태인 제 3 패턴 배치 오차 게이지(2006)가 오른쪽 방향(예를 들어, 양의 Y 방향)에서 최적화 공정의 일부로서 결정되는 바와 같은 패터닝 디바이스 패턴 윤곽(2010)과 가이드 윤곽(2004) 사이의 거리를 결정할 수 있고, 에지 배치 오차의 형태인 제 4 패턴 배치 오차 게이지(2005)가 왼쪽 방향(예를 들어, 음의 Y 방향)에서 최적화 공정의 일부로서 결정되는 바와 같은 패터닝 디바이스 패턴 윤곽(2010)과 가이드 윤곽(2004) 사이의 거리를 결정할 수 있다. 제 3 및 제 4 패턴 배치 오차 게이지들에 대한 값들 간의 차이는 왼쪽 및 오른쪽 방향(예를 들어, Y 방향)으로의 시프트를 제공할 수 있다. 따라서, 이 예시에서, 게이지들은 프린트되는 것으로 예상되는 패터닝 디바이스 패턴 윤곽의 중심 또는 도심(2003)이 이상적인 중심 또는 도심(2002)으로부터 시프트(2009)될 수 있다는 것을 나타낼 수 있다.
따라서, 일 실시예에서, 패턴 배치 오차는 패턴 공정 최적화의 일부로서 (예를 들어, 패턴 배치 오차를 최소화하기 위해) 분석될 수 있다. 패턴 배치 오차(PPE)는 패터닝 공정에서 오버레이 오차를 야기하여, 가능하게는 결함 있는 디바이스들을 초래할 수 있다. 따라서, 패터닝 디바이스 패턴 윤곽은 패턴 배치 오차(PPE)를 포함하는 비용 함수에 기초하여 더 최적화될 수 있다. 따라서, 일 실시예에서, 최적화는 패턴 배치 오차(PPE)-기반 패터닝 디바이스 패턴 최적화를 포함한다. 일 실시예에서, 최적화는 조명 모드 및 패터닝 디바이스 패턴 최적화(SMO)를 포함한다. SMO는 패턴 배치 오차(PPE)-기반 SMO일 수 있다.
일 실시예에서, 최적화는 에지 배치 오차(EPE) 및 패턴 배치 오차(PPE)-기반 패터닝 디바이스 패턴 최적화를 포함한다. 일 실시예에서, 최적화는 조명 모드 및 패터닝 디바이스 패턴 최적화(SMO)를 포함한다. SMO는 에지 배치 오차(EPE) 및 패턴 배치 오차(PPE)-기반 SMO일 수 있다.
예를 들어, 에지 배치 오차(EPE) 및 패턴 배치 오차(PPE)에 기초하는 비용 함수의 일 예시는 다음 형태를 가질 수 있다:
여기서, e는 다양한 평가 피처들에 대응하고, pw는 다양한 공정 윈도우 조건들에 대응하며, EPE는 에지 배치 오차 평가이고, PPE는 패턴 배치 오차 평가이며, w는 EPE와 PPE 간의 가중치 인자이다. 따라서, 이 비용 함수는 패턴 배치 오차(PPE)를 고려하여 디자인 패턴에 대한 최적의 패터닝 디바이스 패턴 윤곽을 얻기 위해 파라미터들을 튜닝할 수 있다.
도 22a 및 도 22b는 패턴 및 조명 모드의 최적화를 예시하며, 도 22a는 최적화된 패턴(2202)의 일 예시를 나타내고, 도 22b는 최적화된 조명 모드(2201)의 일 예시를 나타내며, 도 12의 공정 상황(1207)과 관련된다. 최적화된 패턴(2202)은 최적화 공정으로부터 생성된 패터닝 디바이스 패턴 윤곽들(2203)을 나타낸다. 알 수 있는 바와 같이, 패터닝 디바이스 패턴 윤곽들은 앞서 제시된 가이드 윤곽들과 반드시 일치하는 것은 아니다. 또한, 앞서 설명된 바와 같이, 패터닝 디바이스 패턴 윤곽들은 2203에 나타낸 바와 같이 연결된 다각형들(예를 들어, 연결된 다각형들의 인접한 측면들 및/또는 꼭지점들의 교차)에 걸쳐있을 수 있다. 또한, 여기에서 패턴(2202)은 패턴의 형성을 돕도록 서브-분해능 어시스트 피처들(2204)의 추가를 도시한다. 어시스트 피처들(2204)은 디자인 규칙들에 따라 시스템을 통해 사용자에 의해 수동으로 적용되거나, 소프트웨어에 의해 자동으로 생성될 수 있다.
도 23은 최적화된 패터닝 디바이스 패턴 윤곽을 사용하는 노광에 대응하는 현상-후 패턴 윤곽의 시뮬레이션을 예시하며, 도 12의 공정 상황(1208)과 관련된다. 도 23을 참조하면, 현상된 윤곽(2302)은 초기 디자인 패턴 다각형들(2301)을 둘러싸는 것으로 도시된다.
도 24는 수축 및/또는 힐링 공정의 모델(예를 들어, 에칭 및/또는 증착 모델)에 의해 생성되는 바와 같은 수축 및/또는 힐링 공정을 거친 현상-후 패턴 윤곽의 시뮬레이션을 예시하며, 도 12의 공정 상황(1209)과 관련된다. 수축 및/또는 힐링 공정 모델은 소프트웨어에 의해 제공되거나 사용자-선택될 수 있다. 수축 및/또는 힐링 공정 모델은 패터닝 디바이스 패턴 윤곽의 최적화와 함께 수축 및/또는 힐링 공정의 1 이상의 파라미터를 최적화하는 데 사용될 수 있다.
도 23 및 도 24를 참조하면, 수축 및/또는 힐링 공정의 일 예시가 도시되어 있다. 현상-후 패턴 윤곽(2302)에 의해 생성된 후퇴부는 증착 재료로 완전히 또는 부분적으로 채워져(수축 공정), 적어도 부분적으로 채워진 현상-후 패턴 윤곽(2402)[참조를 위해 편향된 다각형들(2403)과 관련하여 나타냄]을 산출한다. 증착 재료는 블록 공중합체일 수 있으며, 이는 후속하여 적어도 하나는 내식성(etch resistant)이고 또 다른 것은 내식성이 아닌 블록들의 상 분리를 야기하도록 자기-조립된다. 증착은 선택적인 측벽 증착 방법일 수 있다. 결과는 패턴 윤곽의 수축이다. 일 실시예에서, 수축은 초기 디자인 패턴 피처에 가깝거나 동일한 최종 패턴 피처 후퇴부(2401)를 산출할 수 있다. 추가적으로, 적어도 부분적으로 채워진 현상-후 패턴 윤곽(2402)에서 개구부를 확장 또는 생성하기 위해 힐링 공정이 수행될 수 있다. 부분적으로 채워진 현상-후 패턴 윤곽(2402)을 확장하기 위해 에칭이 사용될 수 있거나, (예를 들어, 자기-조립된 블록 공중합체로부터 블록을 에칭함으로써) 최종 패턴 피처 후퇴부(2401)를 생성하기 위해 에칭이 사용될 수 있다.
도 25는 도 12의 공정 상황(1210)에 대응하는 에칭-후 검사(AEI) 샘플 이미지를 예시한다. 이미지는 1 이상의 적절한(예를 들어, 최적화된) 수축 및/또는 힐링 파라미터들로의 에칭 후 최종 패턴의 다각형들을 나타내고, 확대된 피처들은 이 최종 패턴 피처들이 초기 디자인 패턴의 크기 및/또는 형상과 거의 동일함을 나타낸다. 따라서, 일 실시예에서, 상기 방법은 단 하나의 디자인 패턴 또는 더 적은 디자인 패턴들을 사용함으로써 초기 디자인 패턴에 대해 매우 정확한 최종 패턴을 생성하여, 제조 비용, 시간, 복잡성 등을 감소시킨다.
일 실시예에서, 패턴의 디자인 의도[예를 들어, 디자인 패턴(1001)]는 원하는 윤곽[예를 들어, 현상-후 패턴 윤곽(2402)]의 달성을 가능하게 하도록 변동될 수 있다. 즉, 일 실시예에서, 디자인 패턴(1001)은 디자인 패턴(1001)의 초기 입력 형태로부터 변화될 수 있다.
디자인 의도의 변화의 일 예시로서, 변화는 디자인 패턴(1201)의 평면 내에서 1 이상의 특정 피처(PG)를 이동[예를 들어, 피처(PG)를 대각선으로 평행이동]시키는 것과 같은 디자인 패턴 피처의 변위를 포함할 수 있다. 디자인 의도의 이러한 타입의 변화의 일 예시가 도 26a 및 도 26b에 제시되어 있다. 도 26a에서, 2 개의 다각형들(2601 및 2602)이 (도 18에 나타낸 것과 유사하게) 평가 피처들(2603)과 함께 도시된다. 이 경우, 다각형들(2601 및 2602)은 디자인 패턴의 초기 입력 형태와 같거나, 2 이상의 다각형들의 연결을 가능하게 하는 편향-후일 수 있다. 그 후, 도 26b는 이 경우에 다각형(2602)과 같은 디자인 패턴 피처의 변위의 일 예시를 나타낸다. 즉, 다각형(2602)은 도 26a에 나타낸 바와 같이 그 위치에 대해 X 방향으로 시프트되었다. 평가 피처들(2603)은 동일하게 유지될 수 있거나, (도 26b에 나타낸 바와 같이) 추가적인 평가 피처(2603)가 추가될 수 있으며, 어느 경우이든 평가 피처들(2603)에 의해 정의되는 안내된 윤곽이 효과적으로 변화될 수 있다.
또 다른 예시로서, 변화는 디자인 패턴(1201)의 1 이상의 특정 피처(PG)의 확대 또는 수축과 같은 1 이상의 디자인 패턴 피처의 편향을 포함할 수 있다. 디자인 의도의 이러한 타입의 변화의 일 예시가 도 27a 및 도 27b에 제시되어 있다. 도 27a에서, 디자인 패턴(1201)의 2 개의 다각형들(2701 및 2702)이 (도 18에 나타낸 것과 유사하게) 평가 피처들(2703)과 함께 도시된다. 이 경우, 다각형들(2701 및 2702)은 디자인 패턴의 초기 입력 형태와 같거나, 2 이상의 다각형들의 연결을 가능하게 하는 편향-후일 수 있다. 그 후, 도 27b는 이 경우에 다각형(2702)과 같은 디자인 패턴 피처의 편향의 일 예시를 나타낸다. 즉, 다각형(2702)은 도 27a에 나타낸 바와 같이 그 크기에 대해 Y 방향으로 확대되었다. 평가 피처들(2703)은 동일하게 유지될 수 있거나, (도 27b에 나타낸 바와 같이) 추가적인 평가 피처(2703)가 추가될 수 있으며, 어느 경우이든 평가 피처들(2703)에 의해 정의되는 안내된 윤곽이 효과적으로 변화될 수 있다.
또 다른 예시로서, 변화는 디자인 패턴(1201)에서 특정 피처(PG)를 디자인 패턴(1201)의 또 다른 특정 피처(PG)에 접촉시키도록 시프트하는 것과 같이 2 이상의 특정 디자인 패턴 피처들을 연결하는 것, 및/또는 디자인 패턴(1201)에서 2 이상의 특정 피처들(PG)을 연결하도록 브리지를 추가하는 것을 포함할 수 있다. 또 다른 예시로서, 변화는 디자인 패턴(1201)에서 1 이상의 특정 피처(PG)를 분할하는 것과 같이 디자인 패턴 피처의 2 이상의 서브-피처들로의 분할을 포함할 수 있다.
일 실시예에서, 디자인 패턴이 변화될 수 있는 정도는 1 이상의 공정 디자인 규칙에 의해 좌우된다. 예를 들어, 공정 디자인 규칙은 디자인 패턴의 전체 디자인 의도의 범위 내에서 1 이상의 패턴 피처가 시프트, 편향 등을 행할 수 있는 양을 지정할 수 있다. 예를 들어, 디자인 패턴의 패턴 피처가 접촉홀인 경우, 공정 디자인 규칙은 접촉홀이 1 이상의 방향으로 소정 임계량까지의 양만큼 시프트, 편향 등이 행해질 수 있다는 것을 지정할 수 있고, 여전히 전체 디바이스에서 그 기능을 유지할 수 있다. 일 실시예에서, 공정 디자인 규칙은 패턴 피처의 최소 폭 또는 패턴 피처들 간의 최소 간격을 특정한다.
추가적으로 또는 대안적으로, 일 실시예에서, 디자인 패턴이 변화될 수 있는 정도는 1 이상의 패터닝 디바이스 제조 규칙에 의해 좌우된다. 예를 들어, 패터닝 디바이스 제조 규칙은 (예를 들어, 마스크 패턴의 제조 시) 여전히 패터닝 디바이스를 사용하여 생성될 수 있는 1 이상의 패턴 피처가 시프트, 편향 등을 행할 수 있는 양을 지정할 수 있다. 예를 들어, 디자인 패턴의 패턴 피처가 접촉홀인 경우, 패터닝 디바이스 제조 규칙은 접촉홀에 대응하는 패터닝 디바이스 패턴 피처가 1 이상의 방향으로 소정 임계량까지의 양만큼 시프트, 편향 등이 행해질 수 있다는 것을 지정할 수 있고, 여전히 패터닝 디바이스의 일부로서 제조되고 및/또는 패턴 전사 공정의 일부로서 전사될 수 있다. 패터닝 디바이스 제조 규칙의 또 다른 예시로서, 규칙은 패터닝 디바이스 피처와 어시스트 피처 간의 최소 허용 간격을 특정할 수 있고, 이에 따라 패터닝 디바이스 패턴 피처가 시프트, 편향 등을 행할 수 있는 양을 제어하고, 여전히 이에 인접한 1 이상의 어시스트 피처를 허용할 수 있다.
따라서, 디자인 의도를 구현하는 일 실시예에서, 디자인 의도는 평가 피처들 또는 안내된 윤곽에 기초하여 패터닝 디바이스 패턴을 생성하는 최적화 공정의 디자인 변수일 수 있다. 예를 들어, 일 실시예에서, 디자인 의도는 최적화 공정의 비용 함수의 디자인 변수일 수 있다.
일 실시예에서, 최적화 공정은 1 이상의 공정 디자인 규칙 및/또는 1 이상의 패터닝 디바이스 제조 규칙과 같은 1 이상의 규칙의 평가를 포함한다. 일 실시예에서, 1 이상의 규칙은 디자인 의도에 대응하는 디자인 변수에 대한 제약일 수 있다. 일 실시예에서, 1 이상의 규칙은 비용 함수의 일부로서 패널티일 수 있다.
디자인 변수로서 디자인 의도를 통합하고 패널티로서 디자인 또는 제조 규칙을 채택하는 예시적인 비용 함수는, 예를 들어 수학식(8)에서와 같이 표현되는 에지 배치 오차(EPE)-기반 비용 함수일 수 있으며, 여기서 비용 함수(CF)는 이 경우에 의도된 디자인 패턴(vdesign)의 1 이상의 변수 및 선택적으로: 조명 모드의 1 이상의 변수(vsrc), 패터닝 디바이스 패턴을 생성하는 1 이상의 변수(vmask), 및/또는 파면(예를 들어, 투영 시스템)의 1 이상의 변수(vwavefront)로부터 선택되는 1 이상에 관하여 특정된다. 예를 들어, SMO는 적어도 조명 모드의 1 이상의 변수(vsrc) 및 패터닝 디바이스 패턴을 생성하는 1 이상의 변수(vmask)를 포함할 수 있다. 일 실시예에서, 패널티(PRC)가 사용되고 1 이상의 디자인 공정 규칙 및/또는 1 이상의 패터닝 디바이스 제조 규칙에 대응하며, 선택적으로: 패턴의 바람직하지 않은 측면 에지 프린팅에 대응하는 패널티인 Psidelobe, 패턴 이미지의 이미지 슬로프(예를 들어, 이미지 로그 슬로프)에 대응하는 패널티인 Pslope, 및/또는 조명 모드의 디자인에 대응하는 패널티인 Psrc로부터 선택되는 1 이상의 패널티를 포함한다. 이해하는 바와 같이, 더 적은(없는 것도 포함), 더 많은, 또는 상이한 패널티들이 적용될 수 있다.
일 실시예에서, 변수로서 디자인 의도를 갖는 최적화 공정은 수축 및/또는 힐링 공정 모델의 출력을 사용하여, 최적화를 안내(및 이에 따라 디자인 의도를 변경)하는 데 도움을 줄 수 있다. 예를 들어, 디자인 의도는 수축 및/또는 힐링 공정(또는 현상, 에칭 등과 같은 다른 관련 공정들)에서 발생할 수 있는 실패를 보정하는 데 사용될 수 있다.
따라서, 일 실시예에서, 퓨필(예를 들어, 조명 모드)이 공정을 위한 원하는 윤곽(예를 들어, 수축 및/또는 힐링 공정을 위한 윤곽)에 대해 최적화될 수 있게 하도록 공정 단계(예를 들어, 수축 및/또는 힐링 공정)와 함께 조명 모드 및 패터닝 디바이스 패턴 최적화를 위한 새로운 공정이 제공된다. 최적화된 패턴과 함께 최적화된 퓨필은 높은 충실도로 현상-후 윤곽을 실현할 수 있고, 이는 후속하여 노광 툴의 광학적 분해능을 넘는 디자인 CD/피치로 수축/힐링될 수 있다. 현상-후 윤곽은 수축/힐링 공정 모델에 따라 수축/힐링될 수 있으며, 모델은 수축/힐링 공정 파라미터들을 지정하는 데 사용할 수 있다.
일 실시예에서, 예를 들어 좌표를 갖는 텍스트 파일을 사용하여, 다각형들에 걸쳐있는 맞춤 가이드 윤곽을 제공하는 가이드 윤곽이 생성될 수 있다. 패턴 최적화 공정을 가능하게 하기 위해 가이드 윤곽에 관하여 평가 피처들이 적용될 수 있다. 따라서, 일 실시예에서, 가이드 윤곽은 연결된 다각형들을 사용하여 직접 지정될 수 있다.
또한, 일 실시예에서, 공정 변동에 대한 허용을 가능하게 하기 위해 공차 대역, 예를 들어 가이드 윤곽에 수직인 에지 배치 오차(EPE) 공차 대역이 평가 피처들에 제공될 수 있다.
따라서, 설명된 방법들은 다중 패터닝 패턴들의 감소를 가능하게 하여, 공정 비용 감소를 가능하게 하고, 및/또는 MPT 복잡성(예를 들어, 오버레이 복잡성)을 감소시킬 수 있다. 상기 방법들은 DUV 및 EUV 모두에 적용가능하다. 상기 방법들은 더 우수한 제어를 위한 개선된 라인 에지 거칠기, 임계 치수 균일성, 및/또는 원 에지 거칠기(CER)를 가능하게 할 수 있다.
일 실시예에서, 패터닝 디바이스 패턴을 최적화하는 방법이 제공되고, 상기 방법은: 복수의 다각형들을 갖는 초기 디자인 패턴을 얻는 단계; 다각형들 중 적어도 일부가 서로 유효하게 연결되게 하는 단계; 다각형들의 경계 외부에 평가 피처들을 배치하는 단계; 및 평가 피처들에 기초하여 연결된 다각형들에 걸쳐있는 패터닝 디바이스 패턴을 생성하는 단계를 포함한다.
일 실시예에서, 상기 방법은 연결된 다각형들 중 적어도 일부를 가로질러 가이드 윤곽을 생성하는 단계를 더 포함하고, 평가 피처들 중 적어도 일부는 가이드 윤곽 상에 위치된다. 일 실시예에서, 상기 방법은 가이드 윤곽에 대해 중간 패터닝 디바이스 패턴을 평가하는 단계 및 가이드 윤곽에 대한 평가에 기초하여 패터닝 디바이스 패턴을 생성하는 파라미터를 조정하는 단계를 더 포함한다. 일 실시예에서, 패터닝 디바이스 패턴의 패터닝 디바이스 패턴 윤곽은 에지 배치 오차 및 패턴 배치 오차를 포함한 비용 함수에 기초하여 생성된다. 일 실시예에서, 상기 방법은 다각형들에 대해 패턴 배치 게이지들을 적용하는 단계를 더 포함하고, 패터닝 디바이스 패턴을 생성하는 단계는 패턴 배치 게이지들로부터 결정되는 값들에 기초한다. 일 실시예에서, 평가 피처들은 패터닝 디바이스 패턴을 생성하는 데 사용되는 공차 범위에 의해 한정된다. 일 실시예에서, 상기 방법은 다각형들의 크기들을 편향시키는 단계를 더 포함한다. 일 실시예에서, 편향된 다각형들 중 적어도 일부는 서로 연결된다. 일 실시예에서, 상기 방법은 다각형들을 연결하기 위한 브리지를 형성하는 단계를 더 포함한다. 일 실시예에서, 상기 방법은 연결을 위해 서로 밀접하게 인접한 다각형들을 선택하는 단계를 더 포함한다. 일 실시예에서, 밀접하게 인접한 다각형들은 0.28의 k1 값보다 작은 이격 거리 또는 피치를 갖는다. 일 실시예에서, 패터닝 디바이스 패턴을 생성하는 단계는 최적화된 조명 모드 및 최적화된 패터닝 디바이스 패턴을 생성하는 최적화 공정을 포함한다. 일 실시예에서, 패터닝 디바이스 패턴을 생성하는 단계는 패터닝 디바이스 패턴이 초기 디자인 패턴의 변화된 디자인 의도를 구현하도록 초기 디자인 패턴의 디자인 의도를 변화시키는 단계를 더 포함한다. 일 실시예에서, 디자인 의도를 변화시키는 단계는 디자인 변수로서 디자인 의도를 통합하는 비용 함수를 처리하는 단계를 포함한다. 일 실시예에서, 디자인 의도를 변화시키는 단계는 제약 또는 그 패널티로서 디자인 또는 제조 규칙을 갖는 비용 함수를 처리하는 단계를 포함한다. 일 실시예에서, 디자인 의도를 변화시키는 단계는: 디자인 패턴의 1 이상의 피처의 위치를 시프트하는 단계, 디자인 패턴의 1 이상의 피처의 크기를 편향시키는 단계, 디자인 패턴의 1 이상의 피처를 2 이상의 부분들로 분할하는 단계, 및/또는 디자인 패턴의 2 이상의 피처들을 함께 연결하는 단계로부터 선택되는 1 이상을 포함한다. 일 실시예에서, 패터닝 디바이스 패턴을 생성하는 단계는 수축 및/또는 힐링 공정 모델을 평가하는 단계를 포함한다.
일 실시예에서, 패터닝 디바이스 패턴을 최적화하는 방법이 제공되고, 상기 방법은: 복수의 다각형들을 갖는 초기 디자인 패턴을 얻는 단계; 다각형들 중 적어도 일부가 서로 유효하게 연결되게 하는 단계; 다각형들에 대해 평가 피처들을 배치하는 단계; 및 연결된 다각형들 중 적어도 일부에 걸쳐있는 가이드 윤곽을 발생시키는 단계를 포함하며, 평가 피처들 중 적어도 일부는 가이드 윤곽에 위치된다.
일 실시예에서, 상기 방법은 가이드 윤곽에 대해 중간 패터닝 디바이스 패턴을 평가하는 단계 및 가이드 윤곽에 대한 평가에 기초하여 패터닝 디바이스 패턴을 생성하는 파라미터를 조정하는 단계를 더 포함한다. 일 실시예에서, 패터닝 디바이스 패턴 윤곽은 에지 배치 오차 및 패턴 배치 오차를 포함한 비용 함수에 기초하여 생성된다. 일 실시예에서, 상기 방법은 다각형들에 대해 패턴 배치 게이지들을 적용하는 단계 및 패턴 배치 게이지들로부터 결정되는 값들에 기초하여 패터닝 디바이스 패턴을 생성하는 단계를 더 포함한다. 일 실시예에서, 평가 피처들은 패터닝 디바이스 패턴을 생성하는 데 사용되는 공차 범위에 의해 한정된다. 일 실시예에서, 다각형들 중 적어도 일부가 유효하게 연결되게 하는 단계는 연결을 위해 서로 밀접하게 인접한 다각형들을 선택하고 이들을 편향시키는 단계를 포함한다. 일 실시예에서, 밀접하게 인접한 다각형들은 0.28의 k1 값보다 작은 이격 거리 또는 피치를 갖는다. 일 실시예에서, 상기 방법은 다각형들을 연결하기 위한 브리지를 형성하는 단계를 더 포함한다. 일 실시예에서, 상기 방법은 연결된 다각형들에 패턴 배치 게이지들을 적용하는 단계 및 패턴 배치 게이지들로부터 결정되는 값들에 기초하여 패터닝 디바이스 패턴을 생성하는 단계를 더 포함한다. 일 실시예에서, 평가 피처들은 패터닝 디바이스 패턴을 생성하는 데 사용되는 공차 범위에 의해 한정된다. 일 실시예에서, 상기 방법은 평가 피처들에 기초하여 패터닝 디바이스 패턴을 생성하는 단계를 더 포함한다. 일 실시예에서, 패터닝 디바이스 패턴을 생성하는 단계는 최적화된 조명 모드 및 최적화된 패터닝 디바이스 패턴을 생성하는 최적화 공정을 포함한다. 일 실시예에서, 패터닝 디바이스 패턴을 생성하는 단계는 패터닝 디바이스 패턴이 초기 디자인 패턴의 변화된 디자인 의도를 구현하도록 초기 디자인 패턴의 디자인 의도를 변화시키는 단계를 포함한다. 일 실시예에서, 디자인 의도를 변화시키는 단계는 디자인 변수로서 디자인 의도를 통합하는 비용 함수를 처리하는 단계를 포함한다. 일 실시예에서, 디자인 의도를 변화시키는 단계는 제약 또는 그 패널티로서 디자인 또는 제조 규칙을 갖는 비용 함수를 처리하는 단계를 포함한다. 일 실시예에서, 디자인 의도를 변화시키는 단계는: 디자인 패턴의 1 이상의 피처의 위치를 시프트하는 단계, 디자인 패턴의 1 이상의 피처의 크기를 편향시키는 단계, 디자인 패턴의 1 이상의 피처를 2 이상의 부분들로 분할하는 단계, 및/또는 디자인 패턴의 2 이상의 피처들을 함께 연결하는 단계로부터 선택되는 1 이상을 포함한다. 일 실시예에서, 상기 방법은 수축 및/또는 힐링 공정 모델의 출력에 기초하여 패터닝 디바이스 패턴을 생성하는 단계를 더 포함한다.
일 실시예에서, 패터닝 디바이스 패턴을 최적화하는 방법이 제공되고, 상기 방법은: 복수의 다각형들을 갖는 초기 디자인 패턴을 얻는 단계; 다각형들 중 적어도 일부가 서로 유효하게 연결되게 하는 단계; 연결된 다각형들에 대해 평가 피처들을 배치하는 단계; 및 평가 피처들에 기초하여 연결된 다각형들의 연결 또는 교차 지점에 걸쳐 패터닝 디바이스 패턴 윤곽을 생성하는 단계를 포함한다.
일 실시예에서, 상기 방법은 연결된 다각형들 중 적어도 일부를 가로질러 가이드 윤곽을 생성하는 단계를 더 포함하고, 평가 피처들 중 적어도 일부는 가이드 윤곽 상에 위치된다. 일 실시예에서, 상기 방법은 가이드 윤곽에 대해 중간 패터닝 디바이스 패턴을 평가하는 단계 및 가이드 윤곽에 대한 평가에 기초하여 패터닝 디바이스 패턴을 생성하는 파라미터를 조정하는 단계를 더 포함한다. 일 실시예에서, 패터닝 디바이스 패턴의 패터닝 디바이스 패턴 윤곽은 에지 배치 오차 및 패턴 배치 오차를 포함한 비용 함수에 기초하여 생성된다. 일 실시예에서, 상기 방법은 다각형들에 대해 패턴 배치 게이지들을 적용하는 단계를 더 포함하고, 패터닝 디바이스 패턴을 생성하는 단계는 패턴 배치 게이지들로부터 결정되는 값들에 기초한다. 일 실시예에서, 평가 피처들은 패터닝 디바이스 패턴을 생성하는 데 사용되는 공차 범위에 의해 한정된다. 일 실시예에서, 상기 방법은 다각형들을 연결하기 위한 브리지를 형성하는 단계를 더 포함한다. 일 실시예에서, 다각형들 중 적어도 일부가 유효하게 연결되게 하는 단계는 연결을 위해 서로 밀접하게 인접한 다각형들을 선택하고 이 다각형들을 편향시키는 단계를 포함한다. 일 실시예에서, 밀접하게 인접한 다각형들은 0.28의 k1 값보다 작은 이격 거리 또는 피치를 갖는다. 일 실시예에서, 패터닝 디바이스 패턴을 생성하는 단계는 패터닝 디바이스 패턴이 초기 디자인 패턴의 변화된 디자인 의도를 구현하도록 초기 디자인 패턴의 디자인 의도를 변화시키는 단계를 더 포함한다. 일 실시예에서, 디자인 의도를 변화시키는 단계는 디자인 변수로서 디자인 의도를 통합하는 비용 함수를 처리하는 단계를 포함한다. 일 실시예에서, 디자인 의도를 변화시키는 단계는 제약 또는 그 패널티로서 디자인 또는 제조 규칙을 갖는 비용 함수를 처리하는 단계를 포함한다. 일 실시예에서, 디자인 의도를 변화시키는 단계는: 디자인 패턴의 1 이상의 피처의 위치를 시프트하는 단계, 디자인 패턴의 1 이상의 피처의 크기를 편향시키는 단계, 디자인 패턴의 1 이상의 피처를 2 이상의 부분들로 분할하는 단계, 및/또는 디자인 패턴의 2 이상의 피처들을 함께 연결하는 단계로부터 선택되는 1 이상을 포함한다. 일 실시예에서, 패터닝 디바이스 패턴을 생성하는 단계는 수축 및/또는 힐링 공정 모델을 평가하는 단계를 포함한다.
일 실시예에서, 명령어들이 기록되어 있는 컴퓨터 비-일시적 판독가능한 매체를 포함하는 컴퓨터 프로그램 제품이 제공되고, 명령어들은 컴퓨터에 의해 실행될 때 본 명세서에서 설명되는 바와 같은 방법을 구현한다.
당업자라면 이해하는 바와 같이, 본 출원은 시스템, 방법 또는 컴퓨터 프로그램 제품으로서 구현될 수 있다. 따라서, 본 출원의 실시형태들은 전적으로 하드웨어 실시예, 전적으로 소프트웨어 실시예(펌웨어, 상주 소프트웨어, 마이크로-코드 등을 포함함), 또는 모두 일반적으로 본 명세서에서 "회로", "모듈" 또는 "시스템"이라고 칭해질 수 있는 소프트웨어 및 하드웨어 측면들을 조합한 실시예의 형태를 취할 수 있다. 또한, 본 출원의 실시형태들은 컴퓨터 사용가능한 프로그램 코드가 구현되어 있는 여하한의 1 이상의 컴퓨터 판독가능한 매체(들)에 구현된 컴퓨터 프로그램 제품의 형태를 취할 수 있다.
1 이상의 컴퓨터 판독가능한 매체(들)의 여하한의 조합이 이용될 수 있다. 컴퓨터 판독가능한 매체는 컴퓨터 판독가능한 신호 매체 또는 컴퓨터 판독가능한 저장 매체일 수 있다. 컴퓨터 판독가능한 저장 매체는, 예를 들어 전자, 자기, 광학, 전자기, 적외선, 또는 반도체 시스템, 장치, 디바이스, 또는 앞선 것들의 여하한의 적절한 조합일 수 있으며, 이에 제한되지는 않는다. 컴퓨터 판독가능한 매체의 더 구체적인 예시들(비-한정적 리스트)은: 1 이상의 와이어를 갖는 전기적 연결, 휴대용 컴퓨터 디스켓, 하드 디스크, RAM(random access memory), ROM(read-only memory), EPROM(erasable programmable read-only memory) 또는 플래시 메모리, 광섬유, CDROM(portable compact disc read-only memory), 광학 저장 디바이스, 자기 저장 디바이스, 또는 앞선 것들의 여하한의 적절한 조합을 포함할 것이다. 본 명세서와 관련하여, 컴퓨터 판독가능한 저장 매체는 명령어 실행 시스템, 장치, 또는 디바이스에 의해 또는 그와 관련하여 사용하기 위한 프로그램을 포함하거나 저장할 수 있는 여하한의 유형 매체일 수 있다.
컴퓨터 판독가능한 신호 매체는, 예를 들어 기저 대역에서 또는 반송파의 일부로서 컴퓨터 판독가능한 프로그램 코드가 구현되어 있는 전파 데이터 신호를 포함할 수 있다. 이러한 전파 신호는 전자기, 광학, 또는 이들의 여하한의 적절한 조합을 포함하는 다양한 형태들 중 어느 하나를 취할 수 있으며, 이에 제한되지는 않는다. 컴퓨터 판독가능한 신호 매체는, 컴퓨터 판독가능한 저장 매체가 아니고 명령어 실행 시스템, 장치, 또는 디바이스에 의해 또는 그와 관련하여 사용하기 위한 프로그램을 전달, 전파, 또는 이송할 수 있는 여하한의 컴퓨터 판독가능한 매체일 수 있다.
컴퓨터 판독가능한 매체 상에 구현된 컴퓨터 코드는 무선, 유선, 광섬유 케이블, 무선 주파수(RF) 등, 또는 이들의 여하한의 적절한 조합을 포함하며, 이에 제한되지는 않는 여하한의 적절한 매체를 사용하여 전송될 수 있다.
본 출원의 실시형태들에 대한 작업들을 수행하기 위한 컴퓨터 프로그램 코드는 Java™, Smalltalk™, C++ 등과 같은 객체 지향 프로그래밍 언어, 및 "C" 프로그래밍 언어 또는 유사한 프로그래밍 언어들과 같은 종래의 절차적 프로그래밍 언어를 포함하는 1 이상의 프로그래밍 언어의 여하한의 조합으로 기록될 수 있다. 프로그램 코드는 전적으로 사용자의 컴퓨터에서, 부분적으로 사용자의 컴퓨터에서, 자립형 소프트웨어 패키지로서, 부분적으로는 사용자의 컴퓨터 및 부분적으로는 원격 컴퓨터에서, 또는 전적으로 원격 컴퓨터 또는 서버에서 실행될 수 있다. 후자의 시나리오에서, 원격 컴퓨터는 LAN(local area network) 또는 WAN(wide area network)를 포함하는 여하한 타입의 네트워크를 통해 사용자의 컴퓨터에 연결될 수 있거나, (예를 들어, 인터넷 서비스 제공자를 사용하여 인터넷을 통해) 외부 컴퓨터에 연결이 이루어질 수 있다.
또한, 컴퓨터 프로그램 명령어들은 컴퓨터, 다른 프로그램가능한 데이터 처리 장치, 또는 다른 디바이스들에 로딩되어, 컴퓨터 또는 다른 프로그램가능한 장치에서 실행되는 명령어들이 흐름도 및/또는 블록 다이어그램 블록 또는 블록들에서 특정되는 기능들/동작들을 구현하는 프로세스들을 제공하도록 컴퓨터 구현 프로세스를 생성하는 컴퓨터, 다른 프로그램가능한 장치 또는 다른 디바이스들에서 일련의 작업 단계들이 수행되게 할 수 있다.
앞서 언급된 바와 같이, 예시적인 실시예들은 전적으로 하드웨어 실시예, 전적으로 소프트웨어 실시예 또는 하드웨어 및 소프트웨어 요소들을 둘 다 포함하는 실시예의 형태를 취할 수 있다는 것을 이해하여야 한다. 예시적인 일 실시예에서, 예시적인 실시예들의 메카니즘들은 펌웨어, 상주 소프트웨어, 마이크로코드 등을 포함하며 이에 제한되지는 않는 소프트웨어 또는 프로그램 코드로 구현될 수 있다.
프로그램 코드를 저장 및/또는 실행하기에 적절한 데이터 처리 시스템은 시스템 버스를 통해 메모리 요소들에 직접 또는 간접적으로 커플링되는 적어도 하나의 프로세서를 포함할 것이다. 메모리 요소들은, 프로그램 코드의 실제 실행 동안 사용되는 로컬 메모리, 벌크 스토리지, 및 실행 동안 벌크 스토리지로부터 코드가 검색되어야 하는 횟수를 감소시키기 위해 적어도 일부 프로그램 코드의 임시 저장을 제공하는 캐시 메모리들을 포함할 수 있다.
입력/출력 또는 I/O 디바이스들(키보드, 디스플레이, 포인팅 디바이스 등을 포함하며, 이에 제한되지는 않음)이 직접 또는 개재된 I/O 제어기들을 통해 시스템에 커플링될 수 있다. 또한, 네트워크 어댑터들이 시스템에 커플링되어, 데이터 처리 시스템이 개재된 전용 또는 공용 네트워크들을 통해 다른 데이터 처리 시스템들 또는 원격 프린터들 또는 저장 디바이스들에 커플링될 수 있게 한다. 모뎀, 케이블 모뎀 및 이더넷 카드가 현재 이용가능한 네트워크 어댑터 타입들 중 몇 가지이다.
본 출원의 기재내용은 예시 및 설명을 목적으로 제시되었으며, 개시된 형태로 본 발명을 제한하거나 온전한 것으로 의도되지 않는다. 많은 수정예 및 변형예가 당업자에게 명백할 것이다. 본 실시예는 본 발명의 원리들, 실제 적용을 가장 잘 설명하고, 당업자가 고려된 특정 용도에 적합한 다양한 수정예를 갖는 다양한 실시예들에 대해 본 발명을 이해할 수 있게 하도록 선택되고 기재되었다.
도 28은 본 명세서에 개시된 방법들 및 흐름들 중 어느 하나를 구현하는 데 도움이 될 수 있는 컴퓨터 시스템(2600)의 일 실시예를 나타내는 블록 다이어그램이다. 컴퓨터 시스템(2600)은 정보를 전달하는 버스(2602) 또는 다른 통신 기구, 및 정보를 처리하는 버스(2602)와 커플링된 프로세서(2604)[또는 다중 프로세서들(2604 및 2605)]를 포함한다. 또한, 컴퓨터 시스템(2600)은 프로세서(2604)에 의해 실행될 정보 및 명령어들을 저장하는 RAM(random access memory) 또는 다른 동적 저장 디바이스와 같은, 버스(2602)에 커플링된 주 메모리(2606)를 포함한다. 또한, 주 메모리(2606)는 프로세서(2604)에 의해 실행될 명령어들의 실행 시 임시 변수들 또는 다른 매개 정보(intermediate information)를 저장하는 데 사용될 수도 있다. 또한, 컴퓨터 시스템(2600)은 프로세서(2604)에 대한 정적 정보 및 명령어들을 저장하는 버스(2602)에 커플링된 ROM(read only memory: 2608) 또는 다른 정적 저장 디바이스를 포함한다. 자기 디스크 또는 광학 디스크와 같은 저장 디바이스(2610)가 제공되고 정보 및 명령어들을 저장하기 위해 버스(2602)에 커플링된다.
컴퓨터 시스템(2600)은 버스(2602)를 통해, 컴퓨터 사용자에게 정보를 보여주는 CRT(cathode ray tube) 또는 평판(flat panel) 또는 터치 패널 디스플레이(touch panel display)와 같은 디스플레이(2612)에 커플링될 수 있다. 영숫자 및 다른 키들을 포함한 입력 디바이스(2614)는 정보 및 명령 선택(command selection)들을 프로세서(2604)로 전달하기 위해 버스(2602)에 커플링된다. 또 다른 형태의 사용자 입력 디바이스는 방향 정보 및 명령 선택들을 프로세서(2604)로 전달하고, 디스플레이(2612) 상의 커서 움직임을 제어하기 위한 마우스, 트랙볼(trackball) 또는 커서 방향키들과 같은 커서 제어부(cursor control: 2616)이다. 이 입력 디바이스는, 통상적으로 디바이스로 하여금 평면에서의 위치들을 특정하게 하는 2 개의 축선인 제 1 축선(예를 들어, x) 및 제 2 축선(예를 들어, y)에서 2 자유도를 갖는다. 또한, 입력 디바이스로서 터치 패널(스크린) 디스플레이가 사용될 수도 있다.
일 실시예에 따르면, 주 메모리(2606)에 포함된 1 이상의 명령어들의 1 이상의 시퀀스들을 실행하는 프로세서(2604)에 응답하여 컴퓨터 시스템(2600)에 의해 본 명세서에 설명된 공정의 부분들이 수행될 수 있다. 이러한 명령어들은 저장 디바이스(2610)와 같은 또 다른 컴퓨터-판독가능한 매체로부터 주 메모리(2606)로 읽혀질 수 있다. 주 메모리(2606) 내에 포함된 명령어들의 시퀀스들의 실행은, 프로세서(2604)가 본 명세서에 설명된 공정 단계들을 수행하게 한다. 또한, 주 메모리(2606) 내에 포함된 명령어들의 시퀀스들을 실행하기 위해 다중 처리 구성(multi-processing arrangement)의 1 이상의 프로세서가 채택될 수도 있다. 대안적인 실시예에서, 하드웨어에 내장된 회로(hard-wired circuitry)가 소프트웨어 명령어들과 조합하거나 그를 대신하여 사용될 수 있다. 따라서, 본 명세서의 기재내용은 하드웨어 회로와 소프트웨어의 여하한의 특정 조합에 제한되지 않는다.
본 명세서에서 사용된 "컴퓨터-판독가능한 매체"라는 용어는 실행을 위해 프로세서(2604)에 명령어를 제공하는 데 관여하는 여하한의 매체를 칭한다. 이러한 매체는 비휘발성 매체(non-volatile media), 휘발성 매체 및 전송 매체를 포함하는 다수의 형태를 취할 수 있으며, 이에 제한되지는 않는다. 비휘발성 매체는, 예를 들어 저장 디바이스(2610)와 같은 광학 또는 자기 디스크를 포함한다. 휘발성 매체는 주 메모리(2606)와 같은 동적 메모리를 포함한다. 전송 매체는 버스(2602)를 포함하는 와이어들을 포함하여, 동축 케이블(coaxial cable), 구리선 및 광섬유를 포함한다. 또한, 전송 매체는 무선 주파수(RF) 및 적외선(IR) 데이터 통신 시 발생되는 파장들과 같이 음파(acoustic wave) 또는 광파의 형태를 취할 수도 있다. 컴퓨터-판독가능한 매체의 보편적인 형태들은, 예를 들어 플로피 디스크(floppy disk), 플렉시블 디스크(flexible disk), 하드 디스크, 자기 테이프, 여하한의 다른 자기 매체, CD-ROM, DVD, 여하한의 다른 광학 매체, 펀치 카드(punch card), 종이 테이프(paper tape), 홀(hole)들의 패턴을 갖는 여하한의 다른 물리적 매체, RAM, PROM, 및 EPROM, FLASH-EPROM, 여하한의 다른 메모리 칩 또는 카트리지(cartridge), 이후 설명되는 바와 같은 반송파, 또는 컴퓨터가 판독할 수 있는 여하한의 다른 매체를 포함한다.
다양한 형태의 컴퓨터 판독가능한 매체는 실행을 위해 1 이상의 명령어들의 1 이상의 시퀀스들을 프로세서(2604)로 전달하는 데 관련될 수 있다. 예를 들어, 명령어들은 초기에 원격 컴퓨터의 자기 디스크 상에 저장되어 있을 수 있다(bear). 원격 컴퓨터는 그 동적 메모리로 명령어들을 로딩할 수 있으며, 모뎀을 이용하여 전화선을 통해 명령어들을 보낼 수 있다. 컴퓨터 시스템(2600)에 로컬인 모뎀이 전화선 상의 데이터를 수신할 수 있으며, 상기 데이터를 적외선 신호로 전환하기 위해 적외선 송신기를 사용할 수 있다. 버스(2602)에 커플링된 적외선 검출기는 적외선 신호로 전달된 데이터를 수신할 수 있으며, 상기 데이터를 버스(2602)에 놓을 수 있다. 버스(2602)는, 프로세서(2604)가 명령어들을 회수하고 실행하는 주 메모리(2606)로 상기 데이터를 전달한다. 주 메모리(2606)에 의해 수신된 명령어들은 프로세서(2604)에 의한 실행 전이나 후에 저장 디바이스(2610)에 선택적으로 저장될 수 있다.
또한, 컴퓨터 시스템(2600)은 버스(2602)에 커플링된 통신 인터페이스(2618)를 포함할 수 있다. 통신 인터페이스(2618)는 로컬 네트워크(2622)에 연결되는 네트워크 링크(2620)에 커플링하여 양방향(two-way) 데이터 통신을 제공한다. 예를 들어, 통신 인터페이스(2618)는 ISDN(integrated services digital network) 카드 또는 대응하는 형태의 전화선에 데이터 통신 연결을 제공하는 모뎀일 수 있다. 또 다른 예시로서, 통신 인터페이스(2618)는 호환성 LAN에 데이터 통신 연결을 제공하는 LAN(local area network) 카드일 수 있다. 또한, 무선 링크가 구현될 수도 있다. 여하한의 이러한 구현에서, 통신 인터페이스(2618)는 다양한 형태의 정보를 나타내는 디지털 데이터 스트림들을 전달하는 전기적, 전자기적 또는 광학적 신호들을 송신하고 수신한다.
통상적으로, 네트워크 링크(2620)는 1 이상의 네트워크를 통해 다른 데이터 디바이스에 데이터 통신을 제공한다. 예를 들어, 네트워크 링크(2620)는 로컬 네트워크(2622)를 통해 호스트 컴퓨터(host computer: 2624), 또는 ISP(Internet Service Provider: 2626)에 의해 작동되는 데이터 장비로의 연결을 제공할 수 있다. 차례로, ISP(2626)는 이제 통상적으로 "인터넷"(2628)이라고 칭하는 월드와이드 패킷 데이터 통신 네트워크를 통해 데이터 통신 서비스를 제공한다. 로컬 네트워크(2622) 및 인터넷(2628)은 둘 다 디지털 데이터 스트림을 전달하는 전기적, 전자기적 또는 광학적 신호들을 사용한다. 다양한 네트워크를 통한 신호들, 및 컴퓨터 시스템(2600)에 또한 그로부터 디지털 데이터를 전달하는 통신 인터페이스(2618)를 통한 네트워크 링크(2620) 상의 신호들은 정보를 전달하는 반송파의 예시적인 형태들이다.
컴퓨터 시스템(2600)은 네트워크(들), 네트워크 링크(2620) 및 통신 인터페이스(2618)를 통해 메시지들을 송신하고, 프로그램 코드를 포함한 데이터를 수신할 수 있다. 인터넷 예시에서는, 서버(2630)가 인터넷(2628), ISP(2626), 로컬 네트워크(2622) 및 통신 인터페이스(2618)를 통해 어플리케이션 프로그램에 대한 요청된 코드를 전송할 수 있다. 예를 들어, 하나의 이러한 다운로드된 어플리케이션은 본 명세서에 설명된 바와 같은 방법 또는 그 부분에 대해 제공될 수 있다. 수신된 코드는 수신될 때 프로세서(2604)에 의해 실행될 수 있고, 및/또는 추후 실행을 위해 저장 디바이스(2610) 또는 다른 비휘발성 저장소에 저장될 수 있다. 이 방식으로, 컴퓨터 시스템(2600)은 반송파의 형태로 어플리케이션 코드를 얻을 수 있다.
도 29는 본 명세서에 설명된 기술들이 이용될 수 있는 예시적인 리소그래피 장치를 개략적으로 도시한다. 상기 장치는: 방사선 빔(B)을 컨디셔닝(condition)하는 조명 시스템(IL) -이러한 특정한 경우, 조명 시스템은 방사선 소스(SO)도 포함함- ; 패터닝 디바이스(MA)(예를 들어, 레티클)를 유지하는 패터닝 디바이스 홀더가 제공되고, 아이템(PS)에 대하여 패터닝 디바이스를 정확히 위치시키는 제 1 위치설정기에 연결되는 제 1 대상물 테이블(예를 들어, 패터닝 디바이스 테이블)(MT); 기판(W)(예를 들어, 레지스트-코팅된 실리콘 웨이퍼)을 유지하는 기판 홀더가 제공되고, 아이템(PS)에 대하여 기판을 정확히 위치시키는 제 2 위치설정기에 연결되는 제 2 대상물 테이블(기판 테이블)(WT); 및 기판(W)의 (예를 들어, 1 이상의 다이를 포함하는) 타겟부(C) 상으로 패터닝 디바이스(MA)의 조사된 부분을 이미징하는 투영 시스템("렌즈")(PS)[예를 들어, 굴절, 카톱트릭(catoptric) 또는 카타디옵트릭 광학 시스템]을 포함한다.
본 명세서에 서술된 바와 같이, 상기 장치는 투과형으로 구성된다(즉, 투과 패터닝 디바이스를 가짐). 하지만, 일반적으로 상기 장치는 예를 들어 (반사 패터닝 디바이스를 갖는) 반사형으로 구성될 수도 있다. 상기 장치는 전형적인 마스크와 상이한 종류의 패터닝 디바이스를 채택할 수 있다; 예시들로는 프로그램가능한 거울 어레이, CCD 매트릭스 또는 LCD 매트릭스를 포함한다.
소스(SO)[예를 들어, 수은 램프 또는 엑시머 레이저(excimer laser), LPP(레이저 생성 플라즈마) EUV 소스]는 방사선 빔을 생성한다. 이 빔은 곧바로 또는, 예를 들어 빔 익스팬더(beam expander: Ex)와 같은 컨디셔닝 수단을 가로지른 후 조명 시스템(일루미네이터)(IL)으로 공급된다. 일루미네이터(IL)는 상기 빔 내의 세기 분포의 외반경 및/또는 내반경 크기(통상적으로, 각각 외측-σ 및 내측-σ라 함)를 설정하는 조정 수단(AD)을 포함할 수 있다. 또한, 이는 일반적으로 인티그레이터(IN) 및 콘덴서(CO)와 같은 다양한 다른 구성요소들을 포함할 것이다. 이러한 방식으로, 패터닝 디바이스(MA)에 입사하는 빔(B)은 그 단면에 원하는 균일성(uniformity) 및 세기 분포를 갖는다.
도 29와 관련하여, 소스(SO)는 [흔히 소스(SO)가, 예를 들어 수은 램프인 경우와 같이] 리소그래피 장치의 하우징 내에 있을 수 있지만, 그것은 리소그래피 장치로부터 멀리 떨어져 있을 수도 있으며, 그것이 생성하는 방사선 빔은 (예를 들어, 적절한 지향 거울의 도움으로) 장치 내부로 들어올 수 있다는 것을 유의하여야 한다; 이 후자의 시나리오는 흔히 소스(SO)가 [예를 들어, KrF, ArF 또는 F2 레이징(lasing)에 기초한] 엑시머 레이저인 경우이다.
이후, 상기 빔(B)은 패터닝 디바이스 테이블(MT) 상에 유지되어 있는 패터닝 디바이스(MA)를 통과한다(intercept). 패터닝 디바이스(MA)를 가로질렀으면, 상기 빔(B)은 투영 시스템(PS)을 통과하며, 이는 기판(W)의 타겟부(C) 상에 상기 빔(B)을 포커스한다. 제 2 위치설정 수단[및 간섭계 측정 수단(IF)]의 도움으로, 기판 테이블(WT)은 예를 들어 상기 빔(B)의 경로 내에 상이한 타겟부(C)를 위치시키도록 정확하게 이동될 수 있다. 이와 유사하게, 제 1 위치설정 수단은 예를 들어 패터닝 디바이스 라이브러리(patterning device library)로부터의 패터닝 디바이스(MA)의 기계적인 회수 후에 또는 스캔하는 동안, 상기 빔(B)의 경로에 대해 패터닝 디바이스(MA)를 정확히 위치시키는 데 사용될 수 있다. 일반적으로, 대상물 테이블들(MT, WT)의 이동은 장-행정 모듈(long-stroke module)(개략 위치설정) 및 단-행정 모듈(short-stroke module)(미세 위치설정)의 도움으로 실현될 것이며, 이는 도 29에 명확히 도시되지는 않는다. 하지만, [스텝-앤드-스캔 툴(step-and-scan tool)과는 대조적으로] 스테퍼의 경우, 패터닝 디바이스 테이블(MT)은 단지 단-행정 액추에이터에 연결되거나 고정될 수 있다.
도시된 툴은 두 가지 상이한 모드로 사용될 수 있다: 스텝 모드에서, 패터닝 디바이스 테이블(MT)은 기본적으로 정지 상태로 유지되며, 전체 패터닝 디바이스 이미지가 한 번에 [즉, 단일 "플래시(flash)"로] 타겟부(C) 상으로 투영된다. 그 후, 상이한 타겟부(C)가 빔(B)에 의해 조사될 수 있도록 기판 테이블(WT)이 x 및/또는 y 방향으로 시프트된다.
스캔 모드에서는, 주어진 타겟부(C)가 단일 "플래시"로 노광되지 않는 것을 제외하고는 기본적으로 동일한 시나리오가 적용된다. 그 대신에, 패터닝 디바이스 테이블(MT)은 v의 속도로 주어진 방향(소위 "스캔 방향", 예를 들어 y 방향)으로 이동가능하여, 투영 빔(B)이 패터닝 디바이스 이미지에 걸쳐 스캐닝하도록 유도된다; 동시발생적으로, 기판 테이블(WT)은 속도 V = Mv로 동일한 방향 또는 그 반대 방향으로 동시에 이동되며, 여기서 M은 투영 시스템(PS)의 배율이다[통상적으로, M = 1/4 또는 1/5이고, 또는 몇몇 경우에 배율은 아나모픽(anamorphic)일 수 있음(예를 들어, 스캐닝 방향으로의 M은 약 1/8인 한편, 직교 방향으로의 M은 약 1/4임)]. 이러한 방식으로, 분해능을 떨어뜨리지 않고도 비교적 넓은 타겟부(C)가 노광될 수 있다.
또한, 리소그래피 장치는 2 이상의 테이블(예를 들어, 2 이상의 기판 테이블, 기판 테이블 및 측정 테이블, 2 이상의 패터닝 디바이스 테이블 등)을 갖는 형태로 구성될 수 있다. 이러한 "다수 스테이지" 디바이스에서는 복수의 다수 테이블들이 병행하여 사용될 수 있으며, 또는 1 이상의 테이블이 노광에 사용되고 있는 동안 1 이상의 다른 테이블에서는 준비 작업 단계들이 수행될 수 있다. 트윈 스테이지(twin stage) 리소그래피 장치는, 예를 들어 본 명세서에서 그 전문이 인용참조되는 미국 특허 제 5,969,441호에서 설명된다.
도 30은 본 명세서에 설명된 기술들이 이용될 수 있는 또 다른 예시적인 리소그래피 장치(2800)를 개략적으로 도시한다. 리소그래피 장치(2800)는: 소스 컬렉터 모듈(SO); 방사선 빔(B)(예를 들어, EUV 방사선)을 컨디셔닝하도록 구성되는 조명 시스템(일루미네이터)(IL); 패터닝 디바이스(예를 들어, 마스크 또는 레티클)(MA)를 지지하도록 구성되고, 패터닝 디바이스를 정확히 위치시키도록 구성된 제 1 위치설정기(PM)에 연결되는 지지 구조체(예를 들어, 패터닝 디바이스 테이블)(MT); 기판(예를 들어, 레지스트-코팅된 웨이퍼)(W)을 유지하도록 구성되고, 기판을 정확히 위치시키도록 구성된 제 2 위치설정기(PW)에 연결되는 기판 테이블(예를 들어, 웨이퍼 테이블)(WT); 및 기판(W)의 (예를 들어, 1 이상의 다이를 포함하는) 타겟부(C) 상으로 패터닝 디바이스(MA)에 의해 방사선 빔(B)에 부여된 패턴을 투영하도록 구성되는 투영 시스템(예를 들어, 반사 투영 시스템)(PS)을 포함한다.
본 명세서에 도시된 바와 같이, 상기 장치(2800)는 (예를 들어, 반사 패터닝 디바이스를 채택하는) 반사형으로 구성된다. 대부분의 재료들이 EUV 파장 범위 내에서 흡수성이기 때문에, 패터닝 디바이스는 예를 들어 몰리브덴 및 실리콘의 다수-스택을 포함한 다층 반사기들을 가질 수 있다는 것을 유의하여야 한다. 일 예시에서, 다수-스택 반사기는 40 층의 몰리브덴 및 실리콘 쌍들을 갖고, 이때 각 층의 두께는 1/4 파장(quarter wavelength)이다. 훨씬 더 작은 파장들이 X-선 리소그래피로 생성될 수 있다. 대부분의 재료가 EUV 및 x-선 파장에서 흡수성이기 때문에, 패터닝 디바이스 토포그래피 상의 패터닝된 흡수성 재료의 박편(예를 들어, 다층 반사기 최상부 상의 TaN 흡수재)이 프린트되거나(포지티브 레지스트) 프린트되지 않을(네거티브 레지스트) 피처들의 위치를 정의한다.
도 30을 참조하면, 일루미네이터(IL)는 소스 컬렉터 모듈(SO)로부터 극자외 방사선 빔을 수용한다. EUV 방사선을 생성하는 방법들은 EUV 범위 내의 1 이상의 방출선을 갖는 적어도 하나의 원소, 예를 들어 크세논, 리튬 또는 주석을 갖는 재료를 플라즈마 상태로 전환하는 단계를 포함하며, 반드시 이에 제한되는 것은 아니다. 흔히 레이저 생성 플라즈마("LPP")라고 칭하는 이러한 한 방법에서, 플라즈마는 선-방출 원소를 갖는 재료의 액적(droplet), 스트림 또는 클러스터와 같은 연료를 레이저 빔으로 조사함으로써 생성될 수 있다. 소스 컬렉터 모듈(SO)은 연료를 여기시키는 레이저 빔을 제공하는 레이저를 포함한 EUV 방사선 시스템의 일부분일 수 있다. 결과적인 플라즈마는 출력 방사선, 예를 들어 EUV 방사선을 방출하며, 이는 소스 컬렉터 모듈에 배치된 방사선 컬렉터를 이용하여 수집된다. 예를 들어, CO2 레이저가 연료 여기를 위한 레이저 빔을 제공하는 데 사용되는 경우, 레이저 및 소스 컬렉터 모듈은 별도의 개체일 수 있다.
이러한 경우, 레이저는 리소그래피 장치의 일부분을 형성하는 것으로 간주되지 않으며, 방사선 빔은 예를 들어 적절한 지향 거울들 및/또는 빔 익스팬더를 포함하는 빔 전달 시스템의 도움으로, 레이저로부터 소스 컬렉터 모듈로 통과된다. 다른 경우, 예를 들어 소스가 흔히 DPP 소스라고 칭하는 방전 생성 플라즈마 EUV 발생기인 경우, 소스는 소스 컬렉터 모듈의 통합부일 수 있다.
일루미네이터(IL)는 방사선 빔의 각도 세기 분포를 조정하는 조정기를 포함할 수 있다. 일반적으로, 일루미네이터의 퓨필 평면 내의 세기 분포의 적어도 외반경 및/또는 내반경 크기(통상적으로, 각각 외측-σ 및 내측-σ라 함)가 조정될 수 있다. 또한, 일루미네이터(IL)는 패싯 필드 및 퓨필 거울 디바이스들(facetted field and pupil mirror devices)과 같이, 다양한 다른 구성요소들을 포함할 수도 있다. 일루미네이터는 방사선 빔의 단면에 원하는 균일성 및 세기 분포를 갖기 위해, 방사선 빔을 컨디셔닝하는 데 사용될 수 있다.
방사선 빔(B)은 지지 구조체(예를 들어, 패터닝 디바이스 테이블)(MT) 상에 유지되어 있는 패터닝 디바이스(예를 들어, 마스크)(MA) 상에 입사되며, 패터닝 디바이스에 의해 패터닝된다. 패터닝 디바이스(예를 들어, 마스크)(MA)로부터 반사된 후, 방사선 빔(B)은 투영 시스템(PS)을 통과하며, 이는 기판(W)의 타겟부(C) 상으로 상기 빔을 포커스한다. 제 2 위치설정기(PW) 및 위치 센서(PS2)(예를 들어, 간섭계 디바이스, 리니어 인코더, 또는 용량성 센서)의 도움으로, 기판 테이블(WT)은 예를 들어 방사선 빔(B)의 경로 내에 상이한 타겟부(C)들을 위치시키도록 정확하게 이동될 수 있다. 이와 유사하게, 제 1 위치설정기(PM) 및 또 다른 위치 센서(PS1)는 방사선 빔(B)의 경로에 대해 패터닝 디바이스(예를 들어, 마스크)(MA)를 정확히 위치시키는 데 사용될 수 있다. 패터닝 디바이스(예를 들어, 마스크)(MA) 및 기판(W)은 패터닝 디바이스 정렬 마크들(M1, M2) 및 기판 정렬 마크들(P1, P2)을 이용하여 정렬될 수 있다.
도시된 장치(2800)는 다음 모드들 중 적어도 하나에서 사용될 수 있다:
스텝 모드에서, 지지 구조체(예를 들어, 패터닝 디바이스 테이블)(MT) 및 기판 테이블(WT)은 기본적으로 정지 상태로 유지되는 한편, 방사선 빔에 부여되는 전체 패턴은 한 번에 타겟부(C) 상으로 투영된다[즉, 단일 정적 노광(single static exposure)]. 그 후, 기판 테이블(WT)은 상이한 타겟부(C)가 노광될 수 있도록 X 및/또는 Y 방향으로 시프트된다.
스캔 모드에서, 지지 구조체(예를 들어, 패터닝 디바이스 테이블)(MT) 및 기판 테이블(WT)은 방사선 빔에 부여된 패턴이 타겟부(C) 상으로 투영되는 동안에 동기적으로 스캐닝된다[즉, 단일 동적 노광(single dynamic exposure)]. 지지 구조체(예를 들어, 패터닝 디바이스 테이블)(MT)에 대한 기판 테이블(WT)의 속도 및 방향은 투영 시스템(PS)의 확대(축소) 및 이미지 반전 특성에 의하여 결정될 수 있다.
또 다른 모드에서, 지지 구조체(예를 들어, 패터닝 디바이스 테이블)(MT)는 프로그램가능한 패터닝 디바이스를 유지하여 기본적으로 정지된 상태로 유지되며, 방사선 빔에 부여된 패턴이 타겟부(C) 상으로 투영되는 동안 기판 테이블(WT)이 이동되거나 스캐닝된다. 이 모드에서는, 일반적으로 펄스화된 방사선 소스(pulsed radiation source)가 채택되며, 프로그램가능한 패터닝 디바이스는 기판 테이블(WT)의 매 이동 후, 또는 스캔 중에 계속되는 방사선 펄스 사이사이에 필요에 따라 업데이트된다. 이 작동 모드는 앞서 언급된 바와 같은 타입의 프로그램가능한 거울 어레이와 같은 프로그램가능한 패터닝 디바이스를 이용하는 마스크없는 리소그래피(maskless lithography)에 용이하게 적용될 수 있다.
도 31은 소스 컬렉터 모듈(SO), 조명 시스템(IL), 및 투영 시스템(PS)을 포함하여 상기 장치(2800)를 더 상세히 나타낸다. 소스 컬렉터 모듈(SO)은 소스 컬렉터 모듈(SO)의 포위 구조체(enclosing structure: 220) 내에 진공 환경이 유지될 수 있도록 구성되고 배치된다. EUV 방사선 방출 플라즈마(210)가 방전 생성 플라즈마 소스에 의해 형성될 수 있다. EUV 방사선은 전자기 스펙트럼의 EUV 범위 내의 방사선을 방출하도록 초고온 플라즈마(very hot plasma: 210)가 생성되는 가스 또는 증기, 예를 들어 Xe 가스, Li 증기 또는 Sn 증기에 의해 생성될 수 있다. 초고온 플라즈마(210)는, 예를 들어 적어도 부분적으로 이온화된 플라즈마를 야기하는 전기적 방전에 의해 생성된다. 방사선의 효율적인 발생을 위해, Xe, Li, Sn 증기 또는 여하한의 다른 적절한 가스 또는 증기의, 예를 들어 10 Pa의 분압(partial pressure)이 필요할 수 있다. 일 실시예에서, EUV 방사선을 생성하기 위해 여기된 주석(Sn)의 플라즈마가 제공된다.
초고온 플라즈마(210)에 의해 방출된 방사선은, 소스 챔버(source chamber: 211)의 개구부(opening) 내에 또는 그 뒤에 위치되는 선택적인 가스 방벽 또는 오염물 트랩(contaminant trap: 230)(몇몇 경우에는, 오염물 방벽 또는 포일 트랩이라고도 함)을 통해, 소스 챔버(211)로부터 컬렉터 챔버(collector chamber: 212) 내로 통과된다. 오염물 트랩(230)은 채널 구조체를 포함할 수 있다. 또한, 오염물 트랩(230)은 가스 방벽, 또는 가스 방벽과 채널 구조체의 조합을 포함할 수 있다. 본 명세서에서 나타내는 오염물 트랩 또는 오염물 방벽(230)은 적어도 당업계에 알려진 바와 같은 채널 구조체를 포함한다.
컬렉터 챔버(212)는 소위 스침 입사 컬렉터(grazing incidence collector)일 수 있는 방사선 컬렉터(CO)를 포함할 수 있다. 방사선 컬렉터(CO)는 방사선 컬렉터 상류측(upstream radiation collector side: 251) 및 방사선 컬렉터 하류측(downstream radiation collector side: 252)을 갖는다. 컬렉터(CO)를 가로지르는 방사선은 격자 스펙트럼 필터(grating spectral filter: 240)로부터 반사되어, 점선 'O'로 나타낸 광학 축선을 따라 가상 소스점(virtual source point: IF)에 포커스될 수 있다. 가상 소스점(IF)은 통상적으로 중간 포커스라고 칭해지며, 소스 컬렉터 모듈은 중간 포커스(IF)가 포위 구조체(220)에서의 개구부(221)에, 또는 그 부근에 위치되도록 배치된다. 가상 소스점(IF)은 방사선 방출 플라즈마(210)의 이미지이다.
후속하여, 방사선은 조명 시스템(IL)을 가로지르며, 이는 패터닝 디바이스(MA)에서의 방사선 세기의 원하는 균일성뿐 아니라, 패터닝 디바이스(MA)에서의 방사선 빔(21)의 원하는 각도 분포를 제공하도록 배치된 패싯 필드 거울 디바이스(22) 및 패싯 퓨필 거울 디바이스(24)를 포함할 수 있다. 지지 구조체(MT)에 의해 유지되어 있는 패터닝 디바이스(MA)에서의 방사선 빔(21)의 반사 시, 패터닝된 빔(26)이 형성되고, 패터닝된 빔(26)은 투영 시스템(PS)에 의하여 반사 요소들(28, 30)을 통해 기판 테이블(WT)에 의해 유지되어 있는 기판(W) 상으로 이미징된다.
일반적으로, 나타낸 것보다 더 많은 요소가 조명 광학기 유닛(IL) 및 투영 시스템(PS) 내에 존재할 수 있다. 격자 스펙트럼 필터(240)는 리소그래피 장치의 타입에 따라 선택적으로 존재할 수 있다. 또한, 도면들에 나타낸 것보다 더 많은 거울이 존재할 수 있으며, 예를 들어 도 31에 나타낸 것보다 1 내지 6 개의 추가 반사 요소들이 투영 시스템(PS) 내에 존재할 수 있다.
도 31에 예시된 바와 같은 컬렉터 광학기(CO)가 단지 컬렉터(또는 컬렉터 거울)의 일 예시로서, 스침 입사 반사기들(253, 254 및 255)을 갖는 네스티드 컬렉터(nested collector)로서 도시된다. 스침 입사 반사기들(253, 254 및 255)은 광학 축선(O) 주위에 축대칭으로 배치되고, 이 타입의 컬렉터 광학기(CO)는 흔히 DPP 소스라고 하는 방전 생성 플라즈마 소스와 조합하여 사용될 수 있다.
대안적으로, 소스 컬렉터 모듈(SO)은 도 32에 나타낸 바와 같은 LPP 방사선 시스템의 일부분일 수 있다. 레이저(LA)가 크세논(Xe), 주석(Sn) 또는 리튬(Li)과 같은 연료에 레이저 에너지를 축적(deposit)하도록 배치되어, 수십 eV의 전자 온도를 갖는 고이온화 플라즈마(highly ionized plasma: 210)를 생성한다. 이 이온들의 탈-여기(de-excitation) 및 재조합 동안 발생되는 강렬한 방사선(energetic radiation)은 플라즈마로부터 방출되어, 근수직 입사 컬렉터 광학기(near normal incidence collector optic: CO)에 의해 수집되고, 포위 구조체(220)의 개구부(221) 상에 포커스된다. 본 실시예들은 다음 항목들을 이용하여 더 설명될 수 있다:
1. 패터닝 디바이스 패턴을 최적화하는 방법에 있어서:
복수의 다각형들을 갖는 초기 디자인 패턴을 얻는 단계;
다각형들 중 적어도 일부가 서로 유효하게 연결되게 하는 단계;
다각형들의 경계 외부에 평가 피처들을 배치하는 단계; 및
평가 피처들에 기초하여 연결된 다각형들에 걸쳐있는 패터닝 디바이스 패턴을 생성하는 단계를 포함하는 방법.
2. 1 항에 있어서, 연결된 다각형들 중 적어도 일부를 가로질러 가이드 윤곽을 생성하는 단계를 더 포함하고, 평가 피처들 중 적어도 일부는 가이드 윤곽 상에 위치되는 방법.
3. 2 항에 있어서, 가이드 윤곽에 대해 중간 패터닝 디바이스 패턴을 평가하는 단계 및 가이드 윤곽에 대한 평가에 기초하여 패터닝 디바이스 패턴을 생성하는 파라미터를 조정하는 단계를 더 포함하는 방법.
4. 1 항 내지 3 항 중 어느 하나에 있어서, 패터닝 디바이스 패턴의 패터닝 디바이스 패턴 윤곽은 에지 배치 오차 및 패턴 배치 오차를 포함한 비용 함수에 기초하여 생성되는 방법.
5. 1 항 내지 4 항 중 어느 하나에 있어서, 다각형들에 대해 패턴 배치 게이지들을 적용하는 단계를 더 포함하고, 패터닝 디바이스 패턴을 생성하는 단계는 패턴 배치 게이지들로부터 결정되는 값들에 기초하는 방법.
6. 1 항 내지 5 항 중 어느 하나에 있어서, 평가 피처들은 패터닝 디바이스 패턴을 생성하는 데 사용되는 공차 범위에 의해 한정되는 방법.
7. 1 항 내지 6 항 중 어느 하나에 있어서, 다각형들의 크기들을 편향시키는 단계를 더 포함하는 방법.
8. 7 항에 있어서, 편향된 다각형들 중 적어도 일부는 서로 연결되는 방법.
9. 1 항 내지 8 항 중 어느 하나에 있어서, 다각형들을 연결하기 위한 브리지를 형성하는 단계를 더 포함하는 방법.
10. 1 항 내지 9 항 중 어느 하나에 있어서, 연결을 위해 서로 밀접하게 인접한 다각형들을 선택하는 단계를 더 포함하는 방법.
11. 10 항에 있어서, 밀접하게 인접한 다각형들은 0.28의 k1 값보다 작은 이격 거리 또는 피치를 갖는 방법.
12. 1 항 내지 11 항 중 어느 하나에 있어서, 패터닝 디바이스 패턴을 생성하는 단계는 최적화된 조명 모드 및 최적화된 패터닝 디바이스 패턴을 생성하는 최적화 공정을 포함하는 방법.
13. 1 항 내지 12 항 중 어느 하나에 있어서, 패터닝 디바이스 패턴을 생성하는 단계는 패터닝 디바이스 패턴이 초기 디자인 패턴의 변화된 디자인 의도를 구현하도록 초기 디자인 패턴의 디자인 의도를 변화시키는 단계를 더 포함하는 방법.
14. 13 항에 있어서, 디자인 의도를 변화시키는 단계는 디자인 변수로서 디자인 의도를 통합하는 비용 함수를 처리하는 단계를 포함하는 방법.
15. 13 항 또는 14 항에 있어서, 디자인 의도를 변화시키는 단계는 제약 또는 그 패널티로서 디자인 또는 제조 규칙을 갖는 비용 함수를 처리하는 단계를 포함하는 방법.
16. 13 항 내지 15 항 중 어느 하나에 있어서, 디자인 의도를 변화시키는 단계는: 디자인 패턴의 1 이상의 피처의 위치를 시프트하는 단계, 디자인 패턴의 1 이상의 피처의 크기를 편향시키는 단계, 디자인 패턴의 1 이상의 피처를 2 이상의 부분들로 분할하는 단계, 및/또는 디자인 패턴의 2 이상의 피처들을 함께 연결하는 단계로부터 선택되는 1 이상을 포함하는 방법.
17. 1 항 내지 16 항 중 어느 하나에 있어서, 패터닝 디바이스 패턴을 생성하는 단계는 수축 및/또는 힐링 공정 모델을 평가하는 단계를 포함하는 방법.
18. 패터닝 디바이스 패턴을 최적화하는 방법에 있어서,
복수의 다각형들을 갖는 초기 디자인 패턴을 얻는 단계;
다각형들 중 적어도 일부가 서로 유효하게 연결되게 하는 단계;
다각형들에 대해 평가 피처들을 배치하는 단계; 및
연결된 다각형들 중 적어도 일부에 걸쳐있는 가이드 윤곽을 발생시키는 단계를 포함하며, 평가 피처들 중 적어도 일부는 가이드 윤곽에 위치되는 방법.
19. 18 항에 있어서, 가이드 윤곽에 대해 중간 패터닝 디바이스 패턴을 평가하는 단계 및 가이드 윤곽에 대한 평가에 기초하여 패터닝 디바이스 패턴을 생성하는 파라미터를 조정하는 단계를 더 포함하는 방법.
20. 18 항 또는 19 항에 있어서, 패터닝 디바이스 패턴 윤곽은 에지 배치 오차 및 패턴 배치 오차를 포함한 비용 함수에 기초하여 생성되는 방법.
21. 18 항 내지 20 항 중 어느 하나에 있어서, 다각형들에 대해 패턴 배치 게이지들을 적용하는 단계 및 패턴 배치 게이지들로부터 결정되는 값들에 기초하여 패터닝 디바이스 패턴을 생성하는 단계를 더 포함하는 방법.
22. 18 항 내지 21 항 중 어느 하나에 있어서, 평가 피처들은 패터닝 디바이스 패턴을 생성하는 데 사용되는 공차 범위에 의해 한정되는 방법.
23. 18 항 내지 22 항 중 어느 하나에 있어서, 다각형들 중 적어도 일부가 유효하게 연결되게 하는 단계는 연결을 위해 서로 밀접하게 인접한 다각형들을 선택하고 이들을 편향시키는 단계를 포함하는 방법.
24. 23 항에 있어서, 밀접하게 인접한 다각형들은 0.28의 k1 값보다 작은 이격 거리 또는 피치를 갖는 방법.
25. 18 항 내지 24 항 중 어느 하나에 있어서, 다각형들을 연결하기 위한 브리지를 형성하는 단계를 더 포함하는 방법.
26. 18 항 내지 25 항 중 어느 하나에 있어서, 연결된 다각형들에 패턴 배치 게이지들을 적용하는 단계 및 패턴 배치 게이지들로부터 결정되는 값들에 기초하여 패터닝 디바이스 패턴을 생성하는 단계를 더 포함하는 방법.
27. 18 항 내지 26 항 중 어느 하나에 있어서, 평가 피처들은 패터닝 디바이스 패턴을 생성하는 데 사용되는 공차 범위에 의해 한정되는 방법.
28. 18 항 내지 27 항 중 어느 하나에 있어서, 평가 피처들에 기초하여 패터닝 디바이스 패턴을 생성하는 단계를 더 포함하는 방법.
29. 28 항에 있어서, 패터닝 디바이스 패턴을 생성하는 단계는 최적화된 조명 모드 및 최적화된 패터닝 디바이스 패턴을 생성하는 최적화 공정을 포함하는 방법.
30. 18 항 내지 29 항 중 어느 하나에 있어서, 패터닝 디바이스 패턴을 생성하는 단계를 더 포함하고, 상기 생성하는 단계는 패터닝 디바이스 패턴이 초기 디자인 패턴의 변화된 디자인 의도를 구현하도록 초기 디자인 패턴의 디자인 의도를 변화시키는 단계를 포함하는 방법.
31. 30 항에 있어서, 디자인 의도를 변화시키는 단계는 디자인 변수로서 디자인 의도를 통합하는 비용 함수를 처리하는 단계를 포함하는 방법.
32. 30 항 또는 31 항에 있어서, 디자인 의도를 변화시키는 단계는 제약 또는 그 패널티로서 디자인 또는 제조 규칙을 갖는 비용 함수를 처리하는 단계를 포함하는 방법.
33. 30 항 내지 32 항 중 어느 하나에 있어서, 디자인 의도를 변화시키는 단계는: 디자인 패턴의 1 이상의 피처의 위치를 시프트하는 단계, 디자인 패턴의 1 이상의 피처의 크기를 편향시키는 단계, 디자인 패턴의 1 이상의 피처를 2 이상의 부분들로 분할하는 단계, 및/또는 디자인 패턴의 2 이상의 피처들을 함께 연결하는 단계로부터 선택되는 1 이상을 포함하는 방법.
34. 18 항 내지 33 항 중 어느 하나에 있어서, 수축 및/또는 힐링 공정 모델의 출력에 기초하여 패터닝 디바이스 패턴을 생성하는 단계를 더 포함하는 방법.
35. 패터닝 디바이스 패턴을 최적화하는 방법에 있어서,
복수의 다각형들을 갖는 초기 디자인 패턴을 얻는 단계;
다각형들 중 적어도 일부가 서로 유효하게 연결되게 하는 단계;
연결된 다각형들에 대해 평가 피처들을 배치하는 단계; 및
평가 피처들에 기초하여 연결된 다각형들의 연결 또는 교차 지점에 걸쳐 패터닝 디바이스 패턴 윤곽을 생성하는 단계를 포함하는 방법.
36. 35 항에 있어서, 연결된 다각형들 중 적어도 일부를 가로질러 가이드 윤곽을 생성하는 단계를 더 포함하고, 평가 피처들 중 적어도 일부는 가이드 윤곽 상에 위치되는 방법.
37. 36 항에 있어서, 가이드 윤곽에 대해 중간 패터닝 디바이스 패턴을 평가하는 단계 및 가이드 윤곽에 대한 평가에 기초하여 패터닝 디바이스 패턴을 생성하는 파라미터를 조정하는 단계를 더 포함하는 방법.
38. 35 항 내지 37 항 중 어느 하나에 있어서, 패터닝 디바이스 패턴의 패터닝 디바이스 패턴 윤곽은 에지 배치 오차 및 패턴 배치 오차를 포함한 비용 함수에 기초하여 생성되는 방법.
39. 35 항 내지 38 항 중 어느 하나에 있어서, 다각형들에 대해 패턴 배치 게이지들을 적용하는 단계를 더 포함하고, 패터닝 디바이스 패턴을 생성하는 단계는 패턴 배치 게이지들로부터 결정되는 값들에 기초하는 방법.
40. 35 항 내지 39 항 중 어느 하나에 있어서, 평가 피처들은 패터닝 디바이스 패턴을 생성하는 데 사용되는 공차 범위에 의해 한정되는 방법.
41. 35 항 내지 40 항 중 어느 하나에 있어서, 다각형들을 연결하기 위한 브리지를 형성하는 단계를 더 포함하는 방법.
42. 35 항 내지 41 항 중 어느 하나에 있어서, 다각형들 중 적어도 일부가 유효하게 연결되게 하는 단계는 연결을 위해 서로 밀접하게 인접한 다각형들을 선택하고 이 다각형들을 편향시키는 단계를 포함하는 방법.
43. 42 항에 있어서, 밀접하게 인접한 다각형들은 0.28의 k1 값보다 작은 이격 거리 또는 피치를 갖는 방법.
44. 35 항 내지 43 항 중 어느 하나에 있어서, 패터닝 디바이스 패턴을 생성하는 단계는 패터닝 디바이스 패턴이 초기 디자인 패턴의 변화된 디자인 의도를 구현하도록 초기 디자인 패턴의 디자인 의도를 변화시키는 단계를 더 포함하는 방법.
45. 44 항에 있어서, 디자인 의도를 변화시키는 단계는 디자인 변수로서 디자인 의도를 통합하는 비용 함수를 처리하는 단계를 포함하는 방법.
46. 44 항 또는 45 항에 있어서, 디자인 의도를 변화시키는 단계는 제약 또는 그 패널티로서 디자인 또는 제조 규칙을 갖는 비용 함수를 처리하는 단계를 포함하는 방법.
47. 44 항 내지 46 항 중 어느 하나에 있어서, 디자인 의도를 변화시키는 단계는: 디자인 패턴의 1 이상의 피처의 위치를 시프트하는 단계, 디자인 패턴의 1 이상의 피처의 크기를 편향시키는 단계, 디자인 패턴의 1 이상의 피처를 2 이상의 부분들로 분할하는 단계, 및/또는 디자인 패턴의 2 이상의 피처들을 함께 연결하는 단계로부터 선택되는 1 이상을 포함하는 방법.
48. 35 항 내지 47 항 중 어느 하나에 있어서, 패터닝 디바이스 패턴을 생성하는 단계는 수축 및/또는 힐링 공정 모델을 평가하는 단계를 포함하는 방법.
49. 명령어들이 기록되어 있는 컴퓨터 비-일시적 판독가능한 매체를 포함하는 컴퓨터 프로그램 제품에 있어서, 명령어들은 컴퓨터에 의해 실행될 때 1 항 내지 48 항 중 어느 하나의 방법을 구현하는 컴퓨터 프로그램 제품.
본 명세서에 개시된 개념들은 서브 파장 피처들을 이미징하는 여하한의 일반적인 이미징 시스템을 시뮬레이션하거나 수학적으로 모델링할 수 있으며, 특히 점점 더 짧은 파장들을 생성할 수 있는 첨단(emerging) 이미징 기술들로 유용할 수 있다. 이미 사용중인 첨단 기술들로는 ArF 레이저를 사용하여 193 nm의 파장을 생성하고, 심지어 플루오린 레이저를 사용하여 157 nm의 파장도 생성할 수 있는 EUV(극자외), DUV 리소그래피를 포함한다. 또한, EUV 리소그래피가 이 범위 내의 광자들을 생성하기 위해 고에너지 전자로 재료(고체 또는 플라즈마)를 가격(hit)하거나, 싱크로트론(synchrotron)을 이용함으로써 20 내지 5 nm 범위 내의 파장들을 생성할 수 있다.
본 명세서에서는, IC의 제조에 있어서 특정 사용예에 대하여 언급되지만, 본 명세서의 기재내용은 다수의 다른 가능한 적용예들을 갖는다는 것을 명확히 이해하여야 한다. 예를 들어, 이는 집적 광학 시스템, 자기 도메인 메모리용 안내 및 검출 패턴, 액정 디스플레이 패널, 박막 자기 헤드 등의 제조 시에 채택될 수 있다. 당업자라면, 이러한 대안적인 적용예와 관련하여, 본 명세서의 "레티클", "웨이퍼" 또는 "다이"라는 용어의 어떠한 사용도 각각 "마스크", "기판" 및 "타겟부"라는 좀 더 일반적인 용어와 교환가능한 것으로 간주되어야 한다는 것을 이해할 것이다.
본 명세서에서, "방사선" 및 "빔"이라는 용어는 (예를 들어, 365, 248, 193, 157 또는 126 nm의 파장을 갖는) 자외 방사선 및 EUV(예를 들어, 약 5 내지 100 nm 범위 내의 파장을 갖는 극자외 방사선)를 포함하는 모든 형태의 전자기 방사선을 포괄하는 데 사용된다.
본 명세서에서 사용되는 바와 같은 "최적화하는" 및 "최적화"라는 용어는 결과들 및/또는 공정들이 기판 상의 디자인 패턴의 더 높은 투영 정확성, 더 큰 공정 윈도우 등과 같은 더 바람직한 특성들을 갖도록 패터닝 장치(예를 들어, 리소그래피 장치), 패터닝 공정 등을 조정하는 것을 칭하거나 의미한다. 따라서, 본 명세서에서 사용되는 바와 같은 "최적화하는" 및 "최적화"라는 용어는 1 이상의 파라미터에 대한 1 이상의 값의 초기 세트에 비해, 적어도 하나의 관련 메트릭에서 개선, 예를 들어 국부적 최적을 제공하는 1 이상의 파라미터에 대한 1 이상의 값을 식별하는 공정을 칭하거나 의미한다. "최적" 및 다른 관련 용어들은 이에 따라 해석되어야 한다. 일 실시예에서, 최적화 단계들은 1 이상의 메트릭에서 추가 개선을 제공하도록 반복적으로 적용될 수 있다.
본 명세서에 개시된 개념들은 실리콘 웨이퍼와 같은 기판 상에 이미징하기 위해 사용될 수 있지만, 개시된 개념들은 여하한 타입의 리소그래피 이미징 시스템들, 예를 들어 실리콘 웨이퍼들 이외의 기판들 상에 이미징하는 데 사용되는 것들로 사용될 수도 있다는 것을 이해하여야 한다.
상기 서술내용은 예시를 위한 것이지, 제한하려는 것이 아니다. 따라서, 당업자라면 아래에 설명되는 청구항들의 범위를 벗어나지 않고 서술된 바와 같이 변형예가 행해질 수도 있음을 이해할 것이다.
Claims (15)
- 패터닝 디바이스 패턴을 최적화하는 방법에 있어서,
복수의 다각형들을 갖는 초기 디자인 패턴을 얻는 단계;
상기 다각형들 중 적어도 일부가 서로 유효하게(effectively) 연결되게 하는 단계;
상기 다각형들의 경계 외부에 평가 피처(evaluation feature)들을 배치하는 단계; 및
상기 평가 피처들에 기초하여 연결된 다각형들에 걸쳐있는(span across) 패터닝 디바이스 패턴을 생성하는 단계
를 포함하는 방법. - 제 1 항에 있어서,
상기 연결된 다각형들 중 적어도 일부를 가로질러 가이드 윤곽(guide contour)을 생성하는 단계를 더 포함하고, 상기 평가 피처들 중 적어도 일부는 상기 가이드 윤곽 상에 위치되는 방법. - 제 2 항에 있어서,
상기 가이드 윤곽에 대해 중간 패터닝 디바이스 패턴을 평가하는 단계 및 상기 가이드 윤곽에 대한 평가에 기초하여 상기 패터닝 디바이스 패턴을 생성하는 단계의 파라미터를 조정하는 단계를 더 포함하는 방법. - 제 1 항에 있어서,
상기 패터닝 디바이스 패턴의 패터닝 디바이스 패턴 윤곽은 에지 배치 오차 및 패턴 배치 오차를 포함한 비용 함수에 기초하여 생성되는 방법. - 제 1 항에 있어서,
상기 다각형들에 대해 패턴 배치 게이지(pattern placement gauge)들을 적용하는 단계를 더 포함하고, 상기 패터닝 디바이스 패턴을 생성하는 단계는 상기 패턴 배치 게이지들로부터 결정되는 값들에 기초하는 방법. - 제 1 항에 있어서,
상기 평가 피처들은 상기 패터닝 디바이스 패턴을 생성하는 데 사용되는 공차 범위(tolerance range)에 의해 한정(bound)되는 방법. - 제 1 항에 있어서,
상기 다각형들의 크기들을 편향(bias)시키는 단계를 더 포함하고, 및/또는
편향된 다각형들 중 적어도 일부는 서로 연결되는 방법. - 제 1 항에 있어서,
다각형들을 연결하기 위한 브리지(bridge)를 형성하는 단계; 및/또는
연결을 위해 서로 밀접하게 인접한 다각형들을 선택하는 단계를 더 포함하고, 및/또는
상기 밀접하게 인접한 다각형들은 0.28의 k1 값보다 작은 이격 거리 또는 피치를 갖는 방법. - 제 1 항에 있어서,
상기 패터닝 디바이스 패턴을 생성하는 단계는 최적화된 조명 모드 및 최적화된 패터닝 디바이스 패턴을 생성하는 최적화 공정을 포함하는 방법. - 제 1 항에 있어서,
상기 패터닝 디바이스 패턴을 생성하는 단계는 상기 패터닝 디바이스 패턴이 상기 초기 디자인 패턴의 변화된 디자인 의도(changed design intent)를 구현하도록 상기 초기 디자인 패턴의 디자인 의도를 변화시키는 단계를 더 포함하는 방법. - 제 10 항에 있어서,
상기 디자인 의도를 변화시키는 단계는 디자인 변수로서 디자인 의도를 통합한 비용 함수를 처리하는 단계를 포함하고, 및/또는
상기 디자인 의도를 변화시키는 단계는 제약 또는 그 패널티(penalty)로서 디자인 또는 제조 규칙을 갖는 비용 함수를 처리하는 단계를 포함하며, 및/또는
상기 디자인 의도를 변화시키는 단계는: 상기 디자인 패턴의 1 이상의 피처의 위치를 시프트하는 단계, 상기 디자인 패턴의 1 이상의 피처의 크기를 편향시키는 단계, 상기 디자인 패턴의 1 이상의 피처를 2 이상의 부분들로 분할하는 단계, 및/또는 상기 디자인 패턴의 2 이상의 피처들을 함께 연결하는 단계로부터 선택되는 1 이상을 포함하는 방법. - 제 11 항에 있어서,
상기 패터닝 디바이스 패턴을 생성하는 단계는 수축(shrink) 및/또는 힐링(healing) 공정 모델을 평가하는 단계를 포함하는 방법. - 패터닝 디바이스 패턴을 최적화하는 방법에 있어서,
복수의 다각형들을 갖는 초기 디자인 패턴을 얻는 단계;
상기 다각형들 중 적어도 일부가 서로 유효하게 연결되게 하는 단계;
상기 다각형들에 대해 평가 피처들을 배치하는 단계; 및
연결된 다각형들 중 적어도 일부에 걸쳐있는 가이드 윤곽을 발생시키는 단계
를 포함하고, 상기 평가 피처들 중 적어도 일부는 상기 가이드 윤곽 상에 위치되는 방법. - 패터닝 디바이스 패턴을 최적화하는 방법에 있어서,
복수의 다각형들을 갖는 초기 디자인 패턴을 얻는 단계;
상기 다각형들 중 적어도 일부가 서로 유효하게 연결되게 하는 단계;
연결된 다각형들에 대해 평가 피처들을 배치하는 단계; 및
상기 평가 피처들에 기초하여 상기 연결된 다각형들의 연결 또는 교차 지점을 가로질러 패터닝 디바이스 패턴 윤곽을 생성하는 단계
를 포함하는 방법. - 명령어들이 기록되어 있는 컴퓨터 비-일시적 판독가능한 매체를 포함하는 컴퓨터 프로그램 제품에 있어서,
상기 명령어들은 컴퓨터에 의해 실행될 때 제 1 항에 따른 방법을 구현하는 컴퓨터 프로그램 제품.
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201662412192P | 2016-10-24 | 2016-10-24 | |
| US62/412,192 | 2016-10-24 | ||
| US201762574843P | 2017-10-20 | 2017-10-20 | |
| US62/574,843 | 2017-10-20 | ||
| PCT/EP2017/076972 WO2018077787A1 (en) | 2016-10-24 | 2017-10-23 | Method for optimizing a patterning device pattern |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20190062606A true KR20190062606A (ko) | 2019-06-05 |
| KR102248121B1 KR102248121B1 (ko) | 2021-05-06 |
Family
ID=60182562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020197014989A KR102248121B1 (ko) | 2016-10-24 | 2017-10-23 | 패터닝 디바이스 패턴을 최적화하는 방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US11681849B2 (ko) |
| KR (1) | KR102248121B1 (ko) |
| CN (2) | CN117406544A (ko) |
| TW (1) | TWI666562B (ko) |
| WO (1) | WO2018077787A1 (ko) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3688529B1 (en) * | 2017-09-27 | 2023-12-13 | ASML Netherlands B.V. | Method of determining control parameters of a device manufacturing process |
| US11093683B2 (en) * | 2018-10-31 | 2021-08-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Test pattern generation systems and methods |
| WO2020094385A1 (en) | 2018-11-08 | 2020-05-14 | Asml Netherlands B.V. | Prediction of out of specification based on spatial characteristic of process variability |
| WO2020216572A1 (en) * | 2019-04-25 | 2020-10-29 | Asml Netherlands B.V. | Method of determining characteristic of patterning process based on defect for reducing hotspot |
| WO2021001109A1 (en) * | 2019-07-03 | 2021-01-07 | Asml Netherlands B.V. | Method for applying a deposition model in a semiconductor manufacturing process |
| CN110362714B (zh) * | 2019-07-25 | 2023-05-02 | 腾讯科技（深圳）有限公司 | 视频内容的搜索方法和装置 |
| US10915992B1 (en) | 2019-08-07 | 2021-02-09 | Nanotronics Imaging, Inc. | System, method and apparatus for macroscopic inspection of reflective specimens |
| US11593919B2 (en) | 2019-08-07 | 2023-02-28 | Nanotronics Imaging, Inc. | System, method and apparatus for macroscopic inspection of reflective specimens |
| CN114514473A (zh) | 2019-09-25 | 2022-05-17 | 美商新思科技有限公司 | 基于缺陷概率分布和关键尺寸变化的光刻改进 |
| WO2021062040A1 (en) * | 2019-09-25 | 2021-04-01 | Synopsys, Inc. | Lithography improvement based on defect probability distributions and critical dimension variations |
| US20220327777A1 (en) * | 2019-10-29 | 2022-10-13 | Accel Robotics Corporation | System that fits a parameterized three-dimensional shape to multiple two-dimensional images |
| US20220128899A1 (en) * | 2020-10-22 | 2022-04-28 | D2S, Inc. | Methods and systems to determine shapes for semiconductor or flat panel display fabrication |
| DE102021112547A1 (de) * | 2021-05-14 | 2022-11-17 | Carl Zeiss Smt Gmbh | Verfahren zur Ermittlung eines Registrierungsfehlers |
| CN113534614B (zh) * | 2021-06-28 | 2023-09-19 | 上海华力集成电路制造有限公司 | 一种基于扫描式曝光机的动态照明方法 |
| CN116841135B (zh) * | 2023-08-31 | 2023-10-31 | 光科芯图(北京)科技有限公司 | 掩模图案的优化方法、装置、曝光设备及存储介质 |
| CN116819911B (zh) * | 2023-08-31 | 2023-10-31 | 光科芯图(北京)科技有限公司 | 掩模图案的优化方法、装置、曝光设备及存储介质 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005181636A (ja) * | 2003-12-18 | 2005-07-07 | Toshiba Corp | パターン検証方法、パターン検証システム、マスクの製造方法、半導体装置の製造方法 |
| US20120254813A1 (en) * | 2011-04-04 | 2012-10-04 | Asml Netherlands B.V. | Integration of Lithography Apparatus and Mask Optimization Process with Multiple Patterning Process |
| US20150178431A1 (en) * | 2013-12-25 | 2015-06-25 | Canon Kabushiki Kaisha | Mask pattern generation method |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100512450B1 (ko) | 1996-12-24 | 2006-01-27 | 에이에스엠엘 네델란즈 비.브이. | 두개의물체홀더를가진이차원적으로안정화된위치설정장치와이런위치설정장치를구비한리소그래픽장치 |
| US7861207B2 (en) * | 2004-02-25 | 2010-12-28 | Mentor Graphics Corporation | Fragmentation point and simulation site adjustment for resolution enhancement techniques |
| US7340713B2 (en) * | 2004-09-29 | 2008-03-04 | Synopsys, Inc. | Method and apparatus for determining a proximity correction using a visible area model |
| EP1941321A2 (en) | 2005-09-09 | 2008-07-09 | Brion Technologies, Inc. | System and method for mask verification using an individual mask error model |
| US7512927B2 (en) * | 2006-11-02 | 2009-03-31 | International Business Machines Corporation | Printability verification by progressive modeling accuracy |
| US8098926B2 (en) | 2007-01-10 | 2012-01-17 | Applied Materials Israel, Ltd. | Method and system for evaluating an evaluated pattern of a mask |
| NL1036189A1 (nl) | 2007-12-05 | 2009-06-08 | Brion Tech Inc | Methods and System for Lithography Process Window Simulation. |
| US8132128B2 (en) | 2008-10-31 | 2012-03-06 | Synopsys, Inc. | Method and system for performing lithography verification for a double-patterning process |
| US8399183B2 (en) | 2009-05-13 | 2013-03-19 | Synopsys, Inc. | Patterning a single integrated circuit layer using automatically-generated masks and multiple masking layers |
| US8331646B2 (en) * | 2009-12-23 | 2012-12-11 | International Business Machines Corporation | Optical proximity correction for transistors using harmonic mean of gate length |
| US8533637B2 (en) * | 2009-12-29 | 2013-09-10 | Mentor Graphics Corporation | Retargeting based on process window simulation |
| US8404403B2 (en) * | 2010-06-25 | 2013-03-26 | Intel Corporation | Mask design and OPC for device manufacture |
| US8438505B2 (en) * | 2011-01-21 | 2013-05-07 | Taiwan Semicondcutor Manufacturing Company, Ltd. | Method for improving accuracy of parasitics extraction considering sub-wavelength lithography effects |
| US8631361B2 (en) * | 2012-05-29 | 2014-01-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit design method with dynamic target point |
| WO2013178459A1 (en) | 2012-05-31 | 2013-12-05 | Asml Netherlands B.V. | Gradient-based pattern and evaluation point selection |
| KR102053152B1 (ko) | 2014-02-11 | 2019-12-06 | 에이에스엠엘 네델란즈 비.브이. | 임의 패턴의 확률적 변동을 계산하는 모델 |
| US9679100B2 (en) * | 2015-08-21 | 2017-06-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Environmental-surrounding-aware OPC |
-
2017
- 2017-10-23 CN CN202311417417.3A patent/CN117406544A/zh active Pending
- 2017-10-23 CN CN201780065717.6A patent/CN109891319B/zh active Active
- 2017-10-23 US US16/336,485 patent/US11681849B2/en active Active
- 2017-10-23 KR KR1020197014989A patent/KR102248121B1/ko active IP Right Grant
- 2017-10-23 WO PCT/EP2017/076972 patent/WO2018077787A1/en active Application Filing
- 2017-10-24 TW TW106136452A patent/TWI666562B/zh active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005181636A (ja) * | 2003-12-18 | 2005-07-07 | Toshiba Corp | パターン検証方法、パターン検証システム、マスクの製造方法、半導体装置の製造方法 |
| US20120254813A1 (en) * | 2011-04-04 | 2012-10-04 | Asml Netherlands B.V. | Integration of Lithography Apparatus and Mask Optimization Process with Multiple Patterning Process |
| US20150178431A1 (en) * | 2013-12-25 | 2015-06-25 | Canon Kabushiki Kaisha | Mask pattern generation method |
Also Published As
| Publication number | Publication date |
|---|---|
| CN117406544A (zh) | 2024-01-16 |
| TWI666562B (zh) | 2019-07-21 |
| WO2018077787A1 (en) | 2018-05-03 |
| US20210232748A1 (en) | 2021-07-29 |
| KR102248121B1 (ko) | 2021-05-06 |
| CN109891319B (zh) | 2023-11-10 |
| US11681849B2 (en) | 2023-06-20 |
| CN109891319A (zh) | 2019-06-14 |
| TW201820188A (zh) | 2018-06-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102248121B1 (ko) | 패터닝 디바이스 패턴을 최적화하는 방법 | |
| KR102006321B1 (ko) | 리소그래피 공정들에 대한 최적화의 흐름들 | |
| KR102053152B1 (ko) | 임의 패턴의 확률적 변동을 계산하는 모델 | |
| KR102146437B1 (ko) | 패턴 배치 에러 인식의 최적화 | |
| KR102581877B1 (ko) | 디바이스 제조 공정의 제어 파라미터들을 결정하는 방법 | |
| KR102154206B1 (ko) | 이미지 로그 슬로프(ils) 최적화 | |
| KR102182005B1 (ko) | 레지스트 변형을 결정하는 방법들 | |
| KR102440220B1 (ko) | 패터닝 공정을 위한 최적화의 흐름 | |
| KR20190087597A (ko) | 패턴 구성을 위한 방법 및 시스템 | |
| EP3877812A1 (en) | A method in the manufacturing process of a device, a non-transitory computer-readable medium and a system configured to perform the method | |
| TW202303264A (zh) | 使用目標圖案及參考層圖案以判定用於光罩之光學接近校正的機器學習模型 | |
| KR20220069075A (ko) | 타겟 패턴의 규칙 기반 리타겟팅 방법 | |
| KR20210141673A (ko) | 핫스팟 감소를 위한 결함 기반 패터닝 공정 특성 결정 방법 | |
| EP3462240A1 (en) | Method of determining control parameters of a device manufacturing process | |
| TW202303269A (zh) | 判定微影相關圖案之圓形輪廓 | |
| KR20230152037A (ko) | 패터닝 공정의 구성 | |
| TWI820723B (zh) | 光罩規則檢查（ｍｒｃ）之方法及相關聯非暫時性電腦可讀媒體 | |
| KR102652685B1 (ko) | 패턴화 장치의 광학적 특성의 성분의 서브세트의 결정 | |
| KR20240113965A (ko) | 일정한 폭의 서브-분해능 어시스트 피처 결정을 위한 방법, 소프트웨어, 및 시스템 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |