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KR20190050772A - Cpu 소켓당 부가의 메모리 모듈 슬롯들을 갖는 확장형 플랫폼 - Google Patents

Cpu 소켓당 부가의 메모리 모듈 슬롯들을 갖는 확장형 플랫폼 Download PDF

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KR20190050772A
KR20190050772A KR1020197005764A KR20197005764A KR20190050772A KR 20190050772 A KR20190050772 A KR 20190050772A KR 1020197005764 A KR1020197005764 A KR 1020197005764A KR 20197005764 A KR20197005764 A KR 20197005764A KR 20190050772 A KR20190050772 A KR 20190050772A
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KR
South Korea
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memory
printed circuit
circuit board
dimms
region
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Ceased
Application number
KR1020197005764A
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English (en)
Inventor
브루스 쿠어바흐
피트 디. 보그트
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
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Abstract

CPU들 및 메모리 모듈들을 수용하도록 구성된 인쇄 회로 보드를 포함하는 전자 디바이스들 및 방법들이 기술된다. 일 장치는 듀얼 인라인 메모리 모듈들(DIMM들)의 제1 및 제2 그룹들 사이에 배치된 제1 CPU를 포함하는 제1 요소 열을 포함하는 인쇄 회로 보드를 포함한다. 인쇄 회로 보드는 또한 DIMM들의 제3 및 제4 그룹들 사이에 배치된 제2 CPU를 포함하는 제2 요소 열을 포함한다. 장치는 또한 DIMM들의 제5 그룹을 포함하는 제3 요소 열을 포함하고, 여기서 제2 요소 열은 제1 요소 열과 제3 요소 열 사이에 배치된다. 다른 실시예들이 기술되고 청구된다.

Description

CPU 소켓당 부가의 메모리 모듈 슬롯들을 갖는 확장형 플랫폼
실시예들은 일반적으로, 인쇄 회로 보드들 및 그 상에 배치된 요소들을 포함하는, 전자 디바이스들에서의 컴퓨터 플랫폼 구성들에 관한 것이다.
진보된 컴퓨터 플랫폼들의 개발에서 메모리 대역폭의 최적화가 점점 더 중요해지고 있다. 한 타입의 컴퓨터 플랫폼은 상부 보드 및 하부 보드를 포함하는, 서버 플랫폼에서의 적층형 마더보드들(stacked motherboards)을 갖는 적층형 보드 구성(stacked board configuration)을 포함한다. 마더보드들 각각은, 각각이 CPU 소켓에 배치된, 2개의 중앙 프로세싱 유닛(CPU)을 포함할 수 있으며, CPU들은 듀얼 인라인 메모리 모듈들(dual-inline memory modules)(DIMM들)과 같은 메모리를 하우징하기 위한 다수의 메모리 모듈 슬롯들(소켓들이라고도 알려져 있음)의 그룹들 사이에 배치된다. 다수의 메모리 모듈 슬롯들의 각각의 그룹은 최대 4개의 DIMM을 포함할 수 있으며, 따라서 각각의 CPU는 최대 8개의 DIMM에 커플링될 수 있다. 마더보드 상의 다른 피처들은 팬들(fans) 및 입출력 접속부들(input/output connections)과 같은 종래의 피처들을 포함할 수 있다. 컴퓨터 플랫폼은 또한 적층형 마더보드들의 단부에 인접한 하드 드라이브 베이(hard drive bay)에 배치된 하드 드라이브들의 그룹들을 포함한다.
본 기술분야에서는 컴퓨터 성능을 개선시키기 위해 메모리 대역폭을 증가시킬 필요가 있다.
실시예들이, 첨부 도면들을 참조하여, 예로서 기술되며, 첨부 도면들에서 비슷한 참조 번호들은 유사한 요소들을 지칭할 수 있다.
도 1은 특정 실시예들에 따른, 인쇄 회로 보드를 포함하는 컴퓨터 플랫폼 구성을 예시하고 있다.
도 2는 특정 실시예들에 따른 CPU 및 메모리 모듈 아키텍처를 예시하고 있다.
도 3은 특정 실시예들에 따른, CPU들 및 DIMM들을 포함한 요소들이 배치되어 있는 마더보드를 예시하고 있다.
도 4는 특정 실시예들에 따른, 적층형 마더보드들의 2개의 세트를 포함하는 시스템 구성을 예시하고 있다.
도 5는 특정 실시예들에 따른 동작들의 플로차트를 예시하고 있다.
도 6은 특정 실시예들에 따른 시스템 구성을 예시하고 있다.
도 7은 특정 실시예들에 따른 동작들의 플로차트를 예시하고 있다.
앞서 배경기술에서 논의된 적층형 마더보드 컴퓨터 플랫폼 구성은 보드들의 단부에 인접한 하드 드라이브 베이를 포함한다. 베이에 배치된 하드 드라이브들은 2개의 적층형 보드(CPU들 및 DIMM들이 그 상에 배치됨)의 높이와 거의 동일한 높이로 되도록 하는 크기로 되어 있을 수 있다. 특정 실시예들은 이전의 종래 시스템에서 드라이브 베이였던 것 내로 연장될 수 있는 마더보드와 같은 인쇄 회로 보드(PCB)를 이용한다. 마더보드를 연장시킴으로써, DIMM 슬롯들과 같은 부가의 메모리 모듈 슬롯들이 마더보드 상에 배치되고 부가의 메모리 대역폭을 제공하는 데 사용될 수 있다.
"실시예들(embodiments)", "특정 실시예들(certain embodiments)", "일 실시예(an embodiment)" 등에 대한 본 명세서에서의 언급들은 기술된 실시예가 특정의 특징, 구조, 또는 특성을 포함할 수 있지만, 모든 실시예가 그 특정의 특징, 구조, 또는 특성을 반드시 포함하는 것은 아닐 수 있다는 것을 나타낸다. 더욱이, 그러한 문구들이 동일한 실시예를 반드시 지칭하는 것은 아니다. 특정 실시예들은 플랫폼 구성들에 관한 것이다. 실시예들은 디바이스들 및 방법들 둘 다를 포함한다.
특정 실시예들은, 예를 들어, DIMM들과 같은 메모리 컴포넌트들을 수용(accept)하기 위한 보다 많은 수의 메모리 모듈 슬롯들을 포함하도록 구성되는 인쇄 회로 보드를 포함하는 컴퓨터 플랫폼들에 관한 것이다. 보다 많은 수의 DIMM들을 사용하는 것은 보다 큰 메모리 대역폭 및 증가된 성능을 가져온다. 특정 실시예들은 종래의 시스템들에서 하드 드라이브 베이를 정의하는 컴퓨터 플랫폼에서의 위치 내로 연장되는 보드의 사용을 포함한다. 그러한 보드들은 그러면, 예를 들어, DIMM들과 같은 메모리 컴포넌트들을 수용하기 위한 복수의 부가 메모리 모듈 슬롯들을 포함한다. 부가의 메모리 슬롯들은 보드 상의 각각의 CPU가 보다 많은 DIMM들을 이용하고 메모리 대역폭 및 성능을 개선시킬 수 있게 해준다.
특정 실시예들은 3개의 요소 열(rows of elements)을 포함하는 마더보드와 같은 PCB의 사용을 포함하며, 3개의 요소 열은 메모리 모듈 슬롯들의 2개의 그룹 사이에 배치된 CPU 소켓을 포함하는 제1 열을 포함한다. 마더보드는 또한 메모리 모듈 슬롯들의 2개의 그룹 사이에 배치된 CPU 소켓을 포함하는 제2 요소 열을 포함한다. 마더보드는 또한 메모리 모듈 슬롯들의 보다 큰 그룹을 포함하는 제3 요소 열을 포함한다. 제3 요소 열은 CPU를 포함하지 않을 수 있고, 제1 열의 CPU 소켓(first row CPU socket)과 상호작용하도록 구성되는 일부 메모리 모듈 슬롯들 및 제2 열의 CPU 소켓(second row CPU socket)과 상호작용하도록 구성되는 다른 메모리 모듈 슬롯들을 포함할 수 있다. CPU들은 CPU 소켓들에 삽입될 수 있고, DIMM들과 같은 메모리 모듈들은 메모리 모듈 슬롯들에 삽입될 수 있다.
특정 실시예들은 다양한 DIMM들을 포함하는 메모리 모듈들을 이용할 수 있다. 특정 실시예들에서, 고속 입출력(high speed input/output)(HSIO) 링크들(즉, 인터커넥트, 버스 등)은 메모리 모듈들로부터 CPU들로 데이터를 전송하는 데 사용된다.
특정 실시예들은 장치 구성들에 관한 것이고, 특정 실시예들은 프로세스 동작들에 관한 것이다.
이하에서 도면들이 참조될 것이며, 도면들에서 비슷한 구조체들은 비슷한 참조 명칭들(reference designations)을 제공받을 수 있다. 다양한 실시예들의 구조체들을 가장 명확하게 도시하기 위해, 본 명세서에 포함된 도면들은 특정 구조체들의 개략적 표현들을 포함한다. 따라서, 제조된 구조체들의 실제 외관이 상이하게 보일 수 있지만 예시된 실시예들의 청구된 구조체들을 여전히 포함한다. 더욱이, 도면들은 예시된 실시예들을 이해하는 데 필요한 구조체들만을 도시할 수 있다. 본 기술분야에 공지된 부가의 구조체들은 도면들의 명확성을 유지하기 위해 포함되지 않았을 수 있다.
도 1은 컴퓨터 어셈블리에서 사용하기 위한 인쇄 회로 보드(PCB)(10)의 일 실시예를 예시하고 있다. PCB(10)는 단부(2)와 단부(4) 사이의 길이를 정의하고, 측면(6)과 측면(8) 사이의 폭을 정의한다. 도 1에서의 PCB(10)는 폭보다 더 큰 길이를 갖는다. PCB(10)는 그 안에 CPU를 수용하도록 구성되는 제1 및 제2 중앙 프로세싱 유닛(CPU) 소켓(12a, 12b)을 포함한다. PCB(10)는 또한 복수의 메모리 모듈 슬롯들(14a1 내지 14a8, 14b1 내지 14b8, 및 14c1 내지 14c16)을 포함한다. 특정의 실시예들에서, CPU 소켓들(12a, 12b) 각각은 16개의 메모리 모듈 슬롯과 상호작용할 수 있다. 도 1에 예시된 PCB(10) 구성은 측면(6)과 측면(8) 사이에, CPU 소켓(12a)의 좌측에 배치된 메모리 모듈 슬롯들(14a1 내지 14a4) 및 CPU 소켓(12a)의 우측에 배치된 메모리 모듈 슬롯들(14a5 내지 14a8)을 포함하는 PCB(10)의 제1 구역 내의 제1 요소 열을 포함한다. 이와 유사하게, PCB(10)의 제2 구역 내의 제2 요소 열은 측면(6)과 측면(8) 사이에, CPU 소켓(12b)의 좌측에 배치된 메모리 모듈 슬롯들(14b1 내지 14b4) 및 CPU 소켓(12b)의 우측에 배치된 메모리 모듈 슬롯들(14b5 내지 14b8)을 포함한다. PCB(10)의 제3 구역 내의 제3 요소 열은 측면(6)과 측면(8) 사이에, 메모리 모듈 슬롯들(14c1 내지 14c16)을 포함한다. 제2 요소 열은 제1 요소 열과 제3 요소 열 사이에 배치된다.
CPU 소켓(12a)은 제1 요소 열에 배치된 메모리 모듈 슬롯들(14a1 내지 14a8)과 같은, 8개의 메모리 모듈 슬롯 및 (메모리 모듈 슬롯들(14c1 내지 14c8)과 같은) 제3 요소 열로부터의 메모리 모듈 슬롯들 중 8개에 전기적으로 커플링될 수 있다. CPU 소켓(12b)은 이와 유사하게 제1 요소 열에 배치된 8개의 메모리 모듈 슬롯(14b1 내지 14b8) 및 (메모리 모듈 슬롯들(14c9 내지 14c16)과 같은) 제3 요소 열로부터의 메모리 모듈 슬롯들 중 8개에 전기적으로 커플링될 수 있다.
PCB(10)는 또한 외부 입출력 접속부들과 같은 다른 피처들이 만들어질 수 있는 PCB(10)의 단부 근방의 위치들(16, 18)을 포함할 수 있다. 그러한 입출력 접속부들은, 이더넷 접속부들, USB 접속부들, 및 비디오 접속부들을 포함하지만, 이들로 제한되지 않는, 임의의 접속부들을 포함할 수 있다. 보드 관리 하드웨어 및 라우팅을 포함하지만, 이들로 제한되지 않는, 다른 타입의 피처들이 또한 PCB(10) 상에 존재할 수 있다.
도 2는 특정 실시예들에 따른, 도 1에서의 PCB(10)와 유사한, PCB(20) 상의 제1 및 제2 CPU들 및 메모리 모듈들(예를 들어, DIMM들)의 상호작용을 예시하는 블록 다이어그램을 예시하고 있다. 도 2에 예시된 실시예에서 보이는 바와 같이, PCB는 3개의 요소 열을 포함할 수 있으며, 제1 열은 제1 CPU(22a) 및 복수의 DIMM들(24a1 내지 24a8)을 포함하고, 제2 요소 열은 제2 CPU(22b) 및 복수의 DIMM들(24b1 내지 24b8)을 포함하며, 제3 요소 열은 복수의 DIMM들(24c1 내지 24c16)을 포함한다.
DIMM들(24a1 내지 24a16)은 링크(28a)를 통해 메모리 제어기(26a)에 커플링되고, DIMM들(24b1 내지 24b16)은 링크(28b)를 통해 메모리 제어기(26b)에 커플링된다. 링크들(28a, 28b)은 하나 이상의 채널을 포함할 수 있으며, 이 채널들을 통해 데이터가 전달될 수 있다. 특정의 실시예들에서, 메모리 제어기들(26a, 26b)은 CPU들(22a, 22b)과 일체로 되어(integral to) 있을 수 있다. 링크들(28a, 28b)은 특정 실시예들에서 한 DIMM으로부터의 데이터가 메모리 제어기들(26a, 26b)에 도달하기 전에 그 데이터를 다른 DIMM으로 송신할 수 있다. 특정 실시예들에서 데이지 체인(daisy chain) 구성이 사용될 수 있다. 특정 실시예들은 또한 한 DIMM으로부터의 데이터가 메모리 제어기들(26a, 26b)로 전송될 때 그 데이터가 임의의 다른 DIMM들을 통과하지 않도록 하는 방식으로 링크들(28a, 28b)을 이용할 수 있다. DIMM들과 CPU들 사이의 전기적 접속이 도 2에 예시된 것과 상이할 수 있고, 다수의 레인들(lanes)을 포함할 수 있으며, 레인들 각각이 메모리 모듈(들)과 CPU(들) 사이에서 데이터를 전송할 수 있다는 점이 이해되어야 한다. 더욱이, DIMM들과 CPU들 사이의 접속부들은 PCB(20)를 통한 3차원 경로에서 다양한 층들을 통해 라우팅되고, 핀(pin) 접속부들 및/또는 볼 그리드 어레이(ball grid array) 접속부들을 포함하지만 이들로 제한되지 않는, 복수의 접속부들을 통해 CPU에 커플링될 수 있다.
앞서 살펴본 바와 같이, 특정 실시예들에서, 메모리 모듈들과 CPU들 사이의 링크는 초당 수 기가비트의 핀당 전송 레이트(per pin transfer rate)가 가능한 HSIO 링크들을 통해 가능하게 될 수 있다. 현재, HSIO 링크들은 초당 5 기가비트 이상의 핀당 전송 레이트가 가능하다. 특정의 실시예들에서, 초당 10 기가비트 이상의 핀당 전송 레이트가 사용된다. 특정 실시예들은 초당 약 10 내지 약 50 기가비트의 핀당 전송 레이트를 이용할 수 있다. HSIO 링크들은 특정 실시예들에서 CPU들(24, 26) 각각에 배치될 수 있는 HSIO 인터페이스(29a, 29b)를 통해 CPU에 통신가능하게 커플링될 수 있다. HSIO 인터페이스(29a, 29b)는 메모리 제어기(26a, 26b)의 일부이거나 메모리 제어기(26a, 26b)와 분리될 수 있다. HSIO 인터페이스 기술들의 예들은 PCI-Express 인터페이스, 완전히 버퍼링된 DIMM(fully buffered DIMM) 인터페이스, SMI(scalable memory interface), 및 Intel®의 QuickPath 기술 및 Intel®의 UltraPath 기술과 같은, 포인트-투-포인트(point-to-point) 인터페이스를 포함하지만, 이들로 제한되지 않는다. 특정의 실시예들에서, HSIO 링크는 다수의 레인들을 포함하는 고속 직렬 인터페이스일 수 있으며, 레인들 각각은 메모리 모듈과 CPU 사이에서 데이터를 전송할 수 있다. HSIO 링크는 송신기들과 수신기들에서의 클록이 동기적(synchronous)이지 않은 직렬 통신을 사용할 수 있다. 예를 들어, 클록은 적절한 인코딩을 가정하여 데이터 스트림으로부터 도출될 수 있다. HSIO는 반대 극성을 갖는 신호+(signal+)와 신호-(signal-)가 송신되는 차동 시그널링(differential signaling)을 사용할 수 있다. 이것은 신호 차이(차분(differential))만이 수신기에서 감지될 때 공통 모드 노이즈(common mode noise)를 제거하는 데 도움이 된다. HSIO 링크들은 송신기와 수신기 중 어느 하나 또는 둘 다에서 다단 증폭기(multi-stage amplifier), 및 다중 등화(multiple equalization)를 사용할 수 있다.
특정 실시예들에서, 모든 메모리 모듈들을 CPU들에 커플링시키기 위해 동일한 타입의 입출력 링크가 사용될 수 있다. 마찬가지로, 특정 실시예들에서, 메모리 모듈 슬롯들에 동일한 타입의 메모리 모듈이 배치될 수 있다. 실시예들은 또한 메모리 모듈 슬롯들에 상이한 타입의 입출력 링크들 및/또는 상이한 타입의 메모리 모듈들을 포함할 수 있다. 입출력 링크들 및/또는 메모리 모듈들의 그러한 혼합은 모든 메모리 모듈들에 대해 동일한 타입의 입출력 링크 및 메모리 모듈이 사용될 때는 존재하지 않는 특정 설계 복잡성을 초래할 수 있다.
실시예들은 (다양한 핀 사이즈들을 갖고, JEDEC DDR4와 같은 DRAM(dynamic random access memory) 기술과 같은 휘발성 메모리, 및 바이트 어드레싱가능 3차원 크로스포인트 메모리(byte addressable three dimensional crosspoint memory)와 같은 비휘발성 메모리를 포함하지만, 이들로 제한되지 않는, 다양한 기술들을 사용하는) 다양한 DIMM들을 포함하지만, 이들로 제한되지 않는, 다양한 메모리 타입들을 이용할 수 있다.
휘발성 메모리는 매체에 의해 저장된 데이터의 상태를 유지하기 위해 전력을 요구한다. 휘발성 메모리의 예들은, DRAM(dynamic random access memory), 및 SRAM(static random access memory)과 같은, 다양한 타입의 RAM(random access memory)을 포함할 수 있지만, 이들로 제한되지 않는다. DIMM들과 같은 메모리 모듈들에 사용될 수 있는 한 타입의 DRAM은 SDRAM(synchronous dynamic random access memory)이다. 특정 실시예들에서, 메모리 모듈들 중 적어도 일부의 DRAM은 DDR(Double Data Rate) SDRAM에 대한 JESD79F, DDR2 SDRAM에 대한 JESD79-2F, DDR3 SDRAM에 대한 JESD79-3F, 또는 DDR4 SDRAM에 대한 JESD79-4A와 같은, JEDEC에 의해 발표된 표준을 준수할 수 있다(이 표준들은 www.jedec.org에서 이용가능하다).
비휘발성 메모리는 매체에 의해 저장된 데이터의 상태를 유지하기 위해 전력을 요구하지 않는다. 비휘발성 메모리의 예들은: (평면(planar) 또는 3D NAND 플래시 메모리 또는 NOR 플래시 메모리와 같은) 솔리드 스테이트 메모리, 3차원 크로스포인트 메모리, MRAM(magnetoresistive random access memory), 칼코겐화물 상 변화 재료(예컨대, 칼코겐화물 유리)를 사용하는 저장 디바이스들, 바이트 어드레싱가능 비휘발성 메모리 디바이스들, 강유전체 메모리, SONOS(silicon-oxide-nitride-oxide-silicon) 메모리, 폴리머 메모리(예컨대, 강유전체 폴리머 메모리), Fe-TRAM(ferroelectric transistor random access memory) 오보닉 메모리, 나노와이어 메모리, EEPROM(electrically erasable programmable read-only memory), 다른 다양한 타입의 비휘발성 RAM들(random access memories), 및 자기 저장 메모리 중 하나 이상을 포함할 수 있지만, 이들로 제한되지 않는다. 앞서 열거된 메모리 타입들 중 몇몇은 열거된 다른 메모리 타입들과 중복될 수 있다.
특정 실시예들에서, 3차원 크로스포인트 메모리는, 메모리 셀들이 워드 라인들과 비트 라인들의 교차부에 놓이고(sit) 개별적으로 어드레싱가능한, 트랜지스터 없는 적층가능 크로스포인트 아키텍처(transistor-less stackable cross point architecture)를 포함할 수 있다. 이 아키텍처는 메모리 셀들이 다수의 층들로 적층된 3차원 구조체를 형성할 수 있다. 비트 저장은 벌크 저항의 변화에 기초할 수 있다.
특정 실시예들에서, 비휘발성 메모리를 갖는 하나 이상의 메모리 모듈은, JESD218, JESD219, JESD220-1, JESD223B, JESD223-1, 또는 다른 적당한 표준과 같은, JEDEC(Joint Electron Device Engineering Council)에 의해 발표된 하나 이상의 표준을 준수할 수 있다(본 명세서에서 인용된 JEDEC 표준들은 www.jedec.org에서 이용가능하다).
특정 실시예들은 CPU 소켓당 16개의 DIMM을 이용할 수 있다. 특정 실시예들은 모두가 동일한 메모리 타입인(예를 들어, 모두가, DDR4를 포함하지만, 이에 한정되지 않는 휘발성 메모리이거나, 모두가, 3차원 크로스포인트 메모리를 포함하지만, 이에 한정되지 않는 비휘발성 메모리인) DIMM들을 포함할 수 있거나, 상이한 종류들을 포함할 수 있다. 특정 실시예들에서, CPU들로부터 보다 멀리 떨어져 위치된 DIMM들은 DIMM들과 CPU들 사이의 거리로 인해 앞서 논의된 바와 같은 HSIO를 사용할 수 있다. 예를 들어, 일 실시예에서, 도 2에서의 DIMM들은 DDR4 메모리인 DIMM들(24a1 내지 24a8 및 24b1 내지 24b8), 및 3차원 크로스포인트 메모리인 DIMM들(24c1 내지 24c16)로 구성될 수 있다. 다른 실시예에서, 모든 DIMM들이 3차원 크로스포인트 메모리일 수 있다. 다른 실시예에서, 모든 DIMM들이 DDR4와 같은 DRAM일 수 있다. DIMM 타입들의 다른 조합들이 또한 가능하다.
종래의 DRAM 및 DDR4 메모리 기술과 달리, 비휘발성 메모리 기술(예를 들어, 3차원 크로스포인트 메모리)로 형성된 DIMM들은 스토리지 및 메모리 둘 다로서 기능하도록 구성될 수 있다. 그 결과, 종래의 하드 드라이브 기술들 및 이와 유사한 것(예컨대, 솔리드 스테이트 드라이브(SSD))이 시스템으로부터 제거될 수 있어, 하드 드라이브와 같은 스토리지를 제공하고 또한 부가의 메인 메모리를 제공하는 부가의 DIMM들을 제공하기 위한 공간을 확보할(opening up) 수 있다.
도 1에 예시된 바와 같이, 특정 실시예들은 3개의 요소 열 전부에서 서로에 평행한 방식으로(그리고 측면들(6, 8)에 실질적으로 평행하게) 길이방향으로(lengthwise) 연장되도록 배치된 메모리 모듈 슬롯들(및 DIMM들과 같은 메모리 모듈들)을 포함할 수 있으며, 메모리 모듈 슬롯들(14a1 내지 14a4 및 14a5 내지 14a8)은 서로 평행한 방식으로 그리고 또한 메모리 모듈 슬롯들(14b1 내지 14b4, 14b5 내지 14b8, 및 14c1 내지 14c16)에 평행한 방식으로 길이방향으로 연장된다. 게다가, 특정 실시예들에서, 메모리 모듈 슬롯들의 그룹들이 서로 정렬될 수 있다. 예를 들어, 도 1에 예시된 바와 같이, 메모리 모듈 슬롯들(14a1 내지 14a4)은 메모리 모듈 슬롯들(14b1 내지 14b4) 및 메모리 모듈 슬롯들(14c1 내지 14c4)과 길이 방향으로(in a lengthwise direction) 정렬된다. 마찬가지로, 메모리 모듈 슬롯들(14a5 내지 14a8)은 메모리 모듈 슬롯들(14b5 내지 14b8) 및 메모리 모듈 슬롯들(14c13 내지 14c16)과 길이 방향으로 정렬된다. 그에 부가하여, CPU 소켓들(12a 및 12b)(및 CPU들)은 특정 실시예들에서 길이 방향으로 정렬될 수 있다. 요소들이 정렬되는 그러한 구성은 동작 동안 요소들을 냉각시키기 위한 공기(또는 다른 가스)의 효율적인 유동을 가능하게 한다. 예를 들어, 도 1에 예시된 바와 같이, 공기 유동(15)은 제3 요소 열의 길이 방향을 따라 그리고 이어서 제2 요소 열 및 제1 요소 열 내의 요소들의 길이 방향을 따라 유동하도록 지향될 수 있다. 요소들 사이의 갭들(gaps)은 공기가 시스템을 통해 효율적으로 유동할 수 있게 해준다.
도 3은 3개의 열로 배열된 CPU 및 DIMM 요소들을 포함하는, PCB(10)와 유사한 마더보드(30)를 포함하는 일 실시예를 예시하고 있다. 제1 열은 DIMM들(34a1 내지 34a4)과 DIMM들(34a5 내지 34a8) 사이에서, 마더보드(30)의 중앙 부분에 배치된 CPU(32a)를 포함한다. 제2 열은 DIMM들(34b1 내지 34b4)과 DIMM들(34b5 내지 34b8) 사이에서, 마더보드(30)의 중앙 부분에 배치된 CPU(32b)를 포함한다. 제3 열은 DIMM들(34c1 내지 34c16)을 포함하며, 이 열에는 CPU가 배치되어 있지 않다. 실시예들은 도 3에 예시된 것과 상이한 수의 DIMM들 또는 CPU들을 열들 각각에 포함할 수 있다. 예를 들어, 제3 열이 CPU들(32a 및 32b)과 정렬된 마더보드(30)의 중앙 부분에 배치된 CPU를 포함하도록 구성될 수 있으며, 제3 열에서 DIMM들은 CPU의 측면들에 배치된다. 마더보드(30)는 또한 마더보드(30)의 단부 근방에 배치된 외부 입출력 접속부들(36, 38)과 같은 다른 피처들을 포함할 수 있다. 그러한 입출력 접속부들은, 이더넷 접속부들, USB 접속부들, 및 비디오 접속부들을 포함하지만, 이들로 제한되지 않는, 임의의 접속부들을 포함할 수 있다. 보드 관리 하드웨어 및 라우팅을 포함하지만, 이들로 제한되지 않는, 다른 타입의 피처들이 또한 마더보드(30) 상에 존재할 수 있다.
그에 부가하여, 도 3의 실시예는 도 1에서의 메모리 모듈 슬롯들 및 CPU 소켓들과 유사한 방식으로 길이 방향으로 정렬되는 DIMM들 및 CPU들을 포함하며, CPU들(32a 및 32b)은 마더보드(30)의 길이 방향을 따라 정렬된다. DIMM들(34a1 내지 34a4, 34b1 내지 34b4, 및 34c1 내지 34c4)은 길이 방향을 따라 서로 정렬되고, DIMM들(34a5 내지 34a8, 34b5 내지 34b8, 및 34c13 내지 34c16)도 마찬가지이다. 그에 부가하여, 도 3의 실시예에서, 모든 DIMM들이 서로 평행할 수 있다.
도 4는, 예를 들어, 컴퓨팅 시스템에서 이용될 수 있는 2개의 마더보드의 스택들(stacks)의 2개의 그룹으로 구성된 4개의 마더보드(40a, 40b, 40c, 및 40d)의 일 실시예를 예시하고 있다. 마더보드들(40a 내지 40d)은 앞서 도 3과 관련하여 기술된 것들과 유사한 요소들의 레이아웃을 포함할 수 있다. 특정 실시예들에서, 마더보드들(40a 내지 40d)은 반폭(half-width) 마더보드들일 수 있고, 따라서 그것들은 2U(2개의 유닛) 서버 랙(섀시)과 같은 종래의 섀시에 가로로 2개 및 높이로 2개(two across and two high) 들어갈(fit) 수 있다. 적층형 마더보드들(40a, 40b 및 40c, 40d)의 2개의 그룹이 도 4에서와 같이 나란히 배치될 수 있고, 전원(power supply)과 같은 컴포넌트가 배치될 수 있는 갭(41)에 의해 분리될 수 있다. 다른 구성들이 또한 가능하다. 특정 실시예들에서, 마더보드는 약 26 내지 약 30 인치, 보다 상세하게는 약 27.5 인치 내지 약 29 인치의 길이를 가질 수 있다. 특정 실시예들은 약 6 인치 내지 약 9 인치, 보다 상세하게는 약 6.5 인치 내지 약 7.5 인치의 폭을 가질 수 있다.
도 5는 컴퓨팅 시스템들에서 사용하기 위한 PCB의 형성을 포함하는 특정 실시예들에 따른 동작들의 플로차트를 예시하고 있다. 박스(51)는 PCB의 제1 구역에서 제1 메모리 영역과 제2 메모리 영역 사이에 제1 CPU 소켓을 배치하는 것이다. 박스(53)는, 도 1에 예시된 것과 같이, PCB의 제2 구역에서 제3 메모리 영역과 제4 메모리 영역 사이에 제2 CPU 소켓을 배치하는 것이다. 박스(55)는 제3 구역에 제5 메모리 영역을 배치하는 것이고, 제2 구역은 제1 구역과 제3 구역 사이에 배치된다. 메모리 영역들 전부는 DIMM들과 같은 메모리 모듈들을 수용(receive)하도록 구성된 메모리 모듈 슬롯들을 포함하도록 구성될 수 있다. PCB 상의 구역들은 제2 구역이 제1 구역과 제3 구역 사이에 있도록 배치된다. 특정 실시예들에서, 제3 구역은, 예를 들어, 도 1에 예시된 바와 같이, 메모리 모듈 슬롯들을 포함하고 CPU 소켓을 포함하지 않을 수 있다. 그러한 구성은 제3 구역이 제1 구역 또는 제2 구역보다 더 많은 메모리 모듈 슬롯들을 포함할 수 있게 해준다. 박스(57)는 CPU를 제1 CPU 소켓에 그리고 CPU를 제2 CPU 소켓에 배치하는 것이다. 박스(59)는 DIMM 모듈들을 제1, 제2, 제3, 제4, 및 제5 메모리 영역에 배치하는 것이다. 다양한 실시예들은 특정 동작들을 생략하거나 부가의 및/또는 수정된 동작들을 추가할 수 있다.
예를 들어, 특정 실시예들에서, 3개의 구역 전부가 PCB 상에 있다. 다른 실시예들에서, 제3 구역이 다른 PCB 또는 다른 지지 구조체 상의 PCB의 제2 구역에 인접하여 배치되는 것이 가능하다. 예를 들어, 도 6에 예시된 바와 같이, PCB(60)는 그 상에 2개의 요소 열을 포함하고, 각각의 열은 메모리 모듈 슬롯들 내의 DIMM들을 포함하는 영역들(64) 사이에 배치된, 소켓 내의 CPU를 포함하는 영역(62)을 포함한다. 다른 PCB일 수 있는 구조체(61)가 PCB(60)에 인접하여 배치되고, 메모리 모듈 슬롯들 내의 DIMM들을 포함하는 영역(64)을 포함한다. 구조체(61)는 다양한 적당한 접속부들을 사용하여 PCB(60)에 링크될(linked) 수 있다.
도 7은 컴퓨터 시스템들을 형성하기 위한 특정 실시예들에 따른 동작들의 플로차트를 예시하고 있다. 박스(71)는, 각각이 DIMM들의 2개의 그룹 사이에 배치된 CPU를 포함하는 제1 열, DIMM들의 2개의 그룹 사이에 배치된 CPU를 포함하는 제2 열, 및 DIMM들을 포함하는 제3 열을 포함하는, 복수의 마더보드들을 제공하는 것을 포함한다. 마더보드들의 구성은 앞서 기술된 것들과 유사할 수 있다. 박스(73)는, 예를 들어, 유닛 개구부(unit opening)를 갖는 서버 랙과 같은, 복수의 PCB들을 삽입하기 위한 개구부를 갖는 컴퓨팅 시스템을 제공하는 것을 포함한다. 박스(75)는 2개의 적층형 마더보드의 2개의 그룹으로서, 4개의 PCB를 개구부에 배치하는 것을 포함한다. 컴퓨팅 시스템 내의 개구부에 삽입될 수 있는 4개의 PCB의 일 예가 도 4에 예시되어 있다. 다양한 실시예들은 특정 동작들을 생략하거나 부가의 동작들을 프로세스에 추가할 수 있다.
예들
이하의 예들은 추가 실시예들에 관한 것이다.
예 1은 메모리 모듈들을 수용하는 장치이며, 이 장치는: 제1, 제2, 및 제3 요소 열들을 포함하는 인쇄 회로 보드(PCB)를 포함하며; 제1 요소 열은 제1 CPU를 수용하도록 구성된 제1 CPU 소켓, 적어도 하나의 메모리 모듈을 수용하도록 구성된 제1 메모리 영역, 및 적어도 하나의 메모리 모듈을 수용하도록 구성된 제2 메모리 영역을 포함하고, 제1 CPU 소켓은 제1 메모리 영역과 제2 메모리 영역 사이에 배치되며; 제2 요소 열은 제2 CPU를 수용하도록 구성된 제2 CPU 소켓, 적어도 하나의 메모리 모듈을 수용하도록 구성된 제3 메모리 영역, 및 적어도 하나의 메모리 모듈을 수용하도록 구성된 제4 메모리 영역을 포함하고, 제2 CPU 소켓은 제3 메모리 영역과 제4 메모리 영역 사이에 배치되며; 제3 요소 열은 적어도 하나의 메모리 모듈을 수용하도록 구성된 제5 메모리 영역을 포함하고; 여기서 제2 요소 열은 제1 요소 열과 제3 요소 열 사이에 배치된다.
예 2에서, 예 1 및 예 3 내지 예 8 중 어느 한 예의 주제(subject matter)는 적어도 하나의 메모리 모듈을 수용하도록 구성된 메모리 영역들 각각은 복수의 메모리 모듈 슬롯들을 포함한다는 것을 임의로 포함할 수 있다.
예 3에서, 예 1, 예 2 및 예 4 내지 예 8 중 어느 한 예의 주제는 제5 메모리 영역은 제1 메모리 영역, 제2 메모리 영역, 제3 메모리 영역, 또는 제4 메모리 영역보다 많은 수의 메모리 모듈 슬롯들을 포함한다는 것을 임의로 포함할 수 있다.
예 4에서, 예 1 내지 예 3 및 예 5 내지 예 8 중 어느 한 예의 주제는 제1 메모리 영역, 제2 메모리 영역, 제3 메모리 영역, 및 제4 메모리 영역 각각은 4개의 DIMM을 수용하도록 구성된다는 것; 및 제5 메모리 영역은 16개의 DIMM을 수용하도록 구성된다는 것을 임의로 포함할 수 있다.
예 5에서, 예 1 내지 예 4 및 예 6 내지 예 8 중 어느 한 예의 주제는 제1, 제2, 제3, 제4, 및 제5 메모리 영역들 각각에서의 임의의 메모리 모듈 슬롯들은 서로 평행한 방향으로 길이방향으로 연장된다는 것을 임의로 포함할 수 있다.
예 6에서, 예 1 내지 예 5, 예 7 및 예 8 중 어느 한 예의 주제는 인쇄 회로 보드는 반폭 마더보드를 포함한다는 것을 임의로 포함할 수 있다.
예 7에서, 예 1 내지 예 6 및 예 8 중 어느 한 예의 주제는 인쇄 회로 보드는 제5 메모리 영역과 제1 CPU 소켓 및 제2 CPU 소켓 중 적어도 하나 사이에 고속 입출력(high speed input/output)(HSIO) 링크를 포함하고, HSIO 링크는 초당 5 기가비트 이상의 핀당 전송 레이트를 포함한다는 것을 임의로 포함할 수 있다.
예 8에서, 예 1 내지 예 7 중 어느 한 예의 주제는 메모리 영역들 각각에 배치된 적어도 하나의 DIMM을 임의로 포함할 수 있다.
예 9는 인쇄 회로 보드를 메모리 모듈들을 수용하도록 구성하는 방법이며, 이 방법은: 인쇄 회로 보드의 제1 구역에서 제1 및 제2 메모리 영역들 사이에 제1 CPU 소켓을 배치하는 단계 - 제1 및 제2 메모리 영역들은 메모리 모듈들을 수용하도록 구성됨 -; 인쇄 회로 보드의 제2 구역에서 제3 및 제4 메모리 영역들 사이에 제2 CPU 소켓을 배치하는 단계 - 제3 및 제4 메모리 영역들은 메모리 모듈들을 수용하도록 구성됨 -; 및 인쇄 회로 보드의 제3 구역에 제5 메모리 영역을 배치하는 단계 - 제5 메모리 영역은 메모리 모듈들을 수용하도록 구성됨 - 를 포함하며; 여기서 인쇄 회로 보드의 제2 구역은 인쇄 회로 보드의 제1 구역과 인쇄 회로 보드의 제3 구역 사이에 배치된다.
예 10에서, 예 9 및 예 11 내지 예 14 중 어느 한 예의 주제는 제1, 제2, 제3, 제4, 및 제5 메모리 영역들을 메모리 모듈 슬롯들을 포함하도록 구성하는 단계 - 제5 메모리 영역은 제1 메모리 영역, 제2 메모리 영역, 제3 메모리 영역, 또는 제4 메모리 영역보다 많은 수의 메모리 모듈 슬롯들을 포함함 - 를 임의로 포함할 수 있다.
예 11에서, 예 9, 예 10 및 예 12 내지 예 14 중 어느 한 예의 주제는 제1 메모리 영역, 제2 메모리 영역, 제3 메모리 영역, 및 제4 메모리 영역 각각이 4개의 DIMM을 수용하도록 구성되고; 제5 메모리 영역이 16개의 DIMM을 수용하도록 구성되도록 메모리 영역들을 구성하는 단계를 임의로 포함할 수 있다.
예 12에서, 예 9 내지 예 11, 예 13 및 예 14 중 어느 한 예의 주제는 제1, 제2, 제3, 제4, 및 제5 메모리 영역들을 서로 평행한 방향으로 길이방향으로 연장되는 메모리 모듈 슬롯들을 포함하도록 구성하는 단계를 임의로 포함할 수 있다.
예 13에서, 예 9 내지 예 12 및 예 14 중 어느 한 예의 주제는 제5 메모리 영역과 제1 CPU 소켓 및 제2 CPU 소켓 중 적어도 하나 사이에 고속 입출력(HSIO) 링크를 포함하도록 인쇄 회로 보드를 구성하는 단계 - HSIO 링크는 초당 5 기가비트 이상의 핀당 전송 레이트를 포함함 - 를 임의로 포함할 수 있다.
예 14에서, 예 9 내지 예 13 중 어느 한 예의 주제는 메모리 영역들 각각에 적어도 하나의 DIMM을 배치하는 단계를 임의로 포함할 수 있다.
예 15는 듀얼 인라인 메모리 모듈들을 배치하는 장치이며, 이 장치는: 인쇄 회로 보드(PCB); 듀얼 인라인 메모리 모듈들(DIMM들)의 제1 및 제2 그룹들 사이에 배치된 제1 CPU를 포함하는, 인쇄 회로 보드 상의 제1 요소 열; DIMM들의 제3 및 제4 그룹들 사이에 배치된 제2 CPU를 포함하는, 인쇄 회로 보드 상의 제2 요소 열; 및 DIMM들의 제5 그룹을 포함하는, 제3 요소 열을 포함하며, 여기서 제2 요소 열은 제1 요소 열과 제3 요소 열 사이에 배치된다.
예 16에서, 예 15 및 예 17 내지 예 24 중 어느 한 예의 주제는 제3 요소 열은 제1 요소 열보다 많은 수의 듀얼 인라인 메모리 모듈들(DIMM들)을 포함한다는 것, 및 제3 요소 열은 제2 요소 열보다 많은 수의 DIMM들을 포함한다는 것을 임의로 포함할 수 있다.
예 17에서, 예 15, 예 16 및 예 18 내지 예 24 중 어느 한 예의 주제는 듀얼 인라인 메모리 모듈들(DIMM들)의 제1 및 제2 그룹들 각각은 4개의 DIMM을 포함하고; DIMM들의 제3 및 제4 그룹들 각각은 4개의 DIMM을 포함하며; DIMM들의 제5 그룹은 16개의 DIMM을 포함한다는 것을 임의로 포함할 수 있다.
예 18에서, 예 15 내지 예 17 및 예 19 내지 예 24 중 어느 한 예의 주제는 듀얼 인라인 메모리 모듈들(DIMM들)의 제1, 제2, 제3, 제4, 및 제5 그룹들 각각에서의 DIMM들은 서로 평행한 방향으로 길이방향으로 연장된다는 것을 임의로 포함할 수 있다.
예 19에서, 예 15 내지 예 18 및 예 20 내지 예 24 중 어느 한 예의 주제는 인쇄 회로 보드는 반폭 마더보드를 포함한다는 것을 임의로 포함할 수 있다.
예 20에서, 예 15 내지 예 19 및 예 21 내지 예 24 중 어느 한 예의 주제는 제1 CPU와 듀얼 인라인 메모리 모듈들(DIMM들)의 제5 그룹의 DIMM들의 제1 서브그룹 사이의 제1 고속 입출력(HSIO) 링크 - HSIO 링크는 초당 5 기가비트 이상의 핀당 전송 레이트를 포함함 - 를 임의로 포함할 수 있다.
예 21에서, 예 15 내지 예 20 및 예 22 내지 예 24 중 어느 한 예의 주제는 제1, 제2, 및 제3 요소 열들은 인쇄 회로 보드 상에 배치된다는 것을 임의로 포함할 수 있다.
예 22에서, 예 1 내지 예 21 및 예 23 내지 예 27 중 어느 한 예의 주제는 인쇄 회로 보드는 26 내지 30 인치 범위의 길이 및 6 인치 내지 9 인치 범위의 폭을 갖는다는 것을 임의로 포함할 수 있다.
예 23에서, 예 1 내지 예 22 및 예 24 내지 예 27 중 어느 한 예의 주제는 인쇄 회로 보드는 27.5 인치 내지 29 인치 범위의 길이를 갖는다는 것을 임의로 포함할 수 있다.
예 24에서, 예 15 내지 예 23 중 어느 한 예의 주제는 예 15 내지 예 23 중 어느 한 예에서와 같은 장치를 포함하는 시스템을 임의로 포함할 수 있고, 여기서 인쇄 회로 보드는 제1 인쇄 회로 보드이며, 이 시스템은: 제2, 제3, 및 제4 인쇄 회로 보드들 - 각각은: 듀얼 인라인 메모리 모듈들(DIMM들)의 제1 및 제2 그룹들 사이에 배치된 제1 CPU를 포함하는, 인쇄 회로 보드 상의 제1 요소 열; DIMM들의 제3 및 제4 그룹들 사이에 배치된 제2 CPU를 포함하는, 인쇄 회로 보드 상의 제2 요소 열; 및 DIMM들의 제5 그룹을 포함하는, 제3 요소 열을 포함하며, 제2 요소 열은 제1 요소 열과 제3 요소 열 사이에 배치됨 -; 제2 인쇄 회로 보드 상에 적층된 제1 인쇄 회로 보드를 포함하는 제1 스택(stack); 및 제4 인쇄 회로 보드 상에 적층된 제3 인쇄 회로 보드를 포함하는 제2 스택을 포함하며; 여기서 제1 스택과 제2 스택은 나란히 배치된다.
예 25에서, 예 1 내지 예 8 중 어느 한 예의 주제는 PCB는 길이 및 폭을 정의하고, 길이가 폭보다 크다는 것, 및 제2 요소 열은 PCB의 길이를 따라 제1 요소 열과 제3 요소 열 사이에 배치된다는 것을 임의로 포함할 수 있다.
예 26에서, 예 9 내지 예 14 중 어느 한 예의 주제는 인쇄 회로 보드의 제2 구역이 PCB의 길이를 따라 인쇄 회로 보드의 제1 구역과 인쇄 회로 보드의 제3 구역 사이에 배치되도록, 배치하는 단계가 수행된다는 것을 임의로 포함할 수 있다.
예 27에서, 예 15 내지 예 24 중 어느 한 예의 주제는 PCB는 길이 및 폭을 정의하고, 길이가 폭보다 크다는 것, 및 제2 요소 열은 PCB의 길이를 따라 제1 요소 열과 제3 요소 열 사이에 배치된다는 것을 임의로 포함할 수 있다.
예 28은 장치이며, 이 장치는: 인쇄 회로 보드의 제1 구역에서 제1 및 제2 메모리 영역들 사이에 제1 CPU 소켓을 배치하는 수단 - 제1 및 제2 메모리 영역들은 메모리 모듈들을 수용하도록 구성됨 -; 인쇄 회로 보드의 제2 구역에서 제3 및 제4 메모리 영역들 사이에 제2 CPU 소켓을 배치하는 수단 - 제3 및 제4 메모리 영역들은 메모리 모듈들을 수용하도록 구성됨 -; 및 인쇄 회로 보드의 제3 구역에 제5 메모리 영역을 배치하는 수단 - 제5 메모리 영역은 메모리 모듈들을 수용하도록 구성됨 - 을 포함하며; 여기서 인쇄 회로 보드의 제2 구역은 인쇄 회로 보드의 제1 구역과 인쇄 회로 보드의 제3 구역 사이에 있다.
예 29는 임의의 선행 예에 기술된 바와 같은 방법을 수행하기 위한 수단을 포함하는 장치이다.
앞서 기술된 실시예들의 다양한 특징들은, 장치 및 방법 실시예들 둘 다를 포함하는, 다른 실시예들과 관련하여 구현될 수 있다. 예들에서의 구체적 사항들은 하나 이상의 실시예에서 어디에서나 사용될 수 있다.
이상의 전술한 설명에서, 본 개시를 간소화할 목적으로 다양한 특징들이 함께 그룹화되어 있다. 이러한 개시 방법이 본 발명의 청구된 실시예들이 각각의 청구항에 명확히 열거된 것보다 더 많은 특징들을 요구한다는 의도를 반영하는 것으로 해석되어서는 안된다. 오히려, 이하의 청구항들이 반영하는 바와 같이, 발명 주제는 단일의 개시된 실시예의 특징들 전부가 아닌 일부(less than all)에 있을 수 있다. 따라서, 이하의 청구항들은 이로써 상세한 설명에 포함되며, 각각의 청구항은 그 자체로서 개별적인 실시예로서의 지위를 갖는다.
특정 예시적인 실시예들이 앞서 기술되고 첨부 도면들에 도시되어 있지만, 수정들이 본 기술분야의 통상의 기술자에게 안출될 수 있기 때문에, 그러한 실시예들이 제한적인 것이 아니라 예시적인 것에 불과하다는 것과 실시예들이 도시되고 기술된 특정 구성들 및 배열들로 제한되지 않는다는 것이 이해될 것이다. "제1", "제2" 및 이와 유사한 것과 같은 용어들이 본 명세서에서 사용될 수 있으며 반드시 임의의 특정의 순서, 양, 또는 중요성을 나타내는 것은 아니며, 하나의 요소를 다른 요소와 구별하는 데 사용된다. "상부(upper)", "하부(lower)", "상단(top)", "하단(bottom)", 및 이와 유사한 것과 같은 용어들은 설명 목적으로만 사용될 수 있으며, 제한하는 것으로 해석되어서는 안된다. 실시예들은 다양한 위치들 및 배향들로 제조되고, 사용되며, 포함될 수 있다.

Claims (25)

  1. 메모리 모듈들을 수용하는 장치로서,
    제1, 제2, 및 제3 요소 열들(rows of elements)을 포함하는 인쇄 회로 보드
    를 포함하며;
    상기 제1 요소 열은 제1 CPU를 수용(receive)하도록 구성된 제1 CPU 소켓, 적어도 하나의 메모리 모듈을 수용하도록 구성된 제1 메모리 영역, 및 적어도 하나의 메모리 모듈을 수용하도록 구성된 제2 메모리 영역을 포함하고, 상기 제1 CPU 소켓은 상기 제1 메모리 영역과 상기 제2 메모리 영역 사이에 배치되며;
    상기 제2 요소 열은 제2 CPU를 수용하도록 구성된 제2 CPU 소켓, 적어도 하나의 메모리 모듈을 수용하도록 구성된 제3 메모리 영역, 및 적어도 하나의 메모리 모듈을 수용하도록 구성된 제4 메모리 영역을 포함하고, 상기 제2 CPU 소켓은 상기 제3 메모리 영역과 상기 제4 메모리 영역 사이에 배치되며;
    상기 제3 요소 열은 적어도 하나의 메모리 모듈을 수용하도록 구성된 제5 메모리 영역을 포함하고;
    상기 제2 요소 열은 상기 제1 요소 열과 상기 제3 요소 열 사이에 배치되는, 장치.
  2. 제1항에 있어서, 적어도 하나의 메모리 모듈을 수용하도록 구성된 상기 메모리 영역들 각각은 복수의 메모리 모듈 슬롯들을 포함하는, 장치.
  3. 제2항에 있어서, 상기 제5 메모리 영역은 상기 제1 메모리 영역, 상기 제2 메모리 영역, 상기 제3 메모리 영역, 또는 상기 제4 메모리 영역보다 많은 수의 메모리 모듈 슬롯들을 포함하는, 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 메모리 영역, 상기 제2 메모리 영역, 상기 제3 메모리 영역, 및 상기 제4 메모리 영역 각각은 4개의 DIMM을 수용(accept)하도록 구성되고;
    상기 제5 메모리 영역은 16개의 DIMM을 수용하도록 구성되는, 장치.
  5. 제2항 또는 제3항에 있어서, 상기 제1, 제2, 제3, 제4, 및 제5 메모리 영역들 각각에서의 상기 메모리 모듈 슬롯들은 서로 평행한 방향으로 길이방향으로 연장되는, 장치.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 인쇄 회로 보드는 반폭 마더보드(half width motherboard)를 포함하는, 장치.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 인쇄 회로 보드는 상기 제5 메모리 영역과 상기 제1 CPU 소켓 및 상기 제2 CPU 소켓 중 적어도 하나 사이에 고속 입출력(high speed input/output)(HSIO) 링크를 포함하고, 상기 HSIO 링크는 초당 5 기가비트 이상의 핀당 전송 레이트를 포함하는, 장치.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 메모리 영역들 각각에 배치된 적어도 하나의 DIMM을 추가로 포함하는, 장치.
  9. 인쇄 회로 보드를 메모리 모듈들을 수용하도록 구성하는 방법으로서,
    인쇄 회로 보드의 제1 구역에서 제1 및 제2 메모리 영역들 사이에 제1 CPU 소켓을 배치하는 단계 - 상기 제1 및 제2 메모리 영역들은 메모리 모듈들을 수용하도록 구성됨 -;
    상기 인쇄 회로 보드의 제2 구역에서 제3 및 제4 메모리 영역들 사이에 제2 CPU 소켓을 배치하는 단계 - 상기 제3 및 제4 메모리 영역들은 메모리 모듈들을 수용하도록 구성됨 -; 및
    상기 인쇄 회로 보드의 제3 구역에 제5 메모리 영역을 배치하는 단계 - 상기 제5 메모리 영역은 메모리 모듈들을 수용하도록 구성됨 -
    를 포함하며;
    상기 인쇄 회로 보드의 상기 제2 구역은 상기 인쇄 회로 보드의 상기 제1 구역과 상기 인쇄 회로 보드의 상기 제3 구역 사이에 있는, 방법.
  10. 제9항에 있어서, 상기 제1, 제2, 제3, 제4, 및 제5 메모리 영역들을 메모리 모듈 슬롯들을 포함하도록 구성하는 단계를 추가로 포함하며, 상기 제5 메모리 영역은 상기 제1 메모리 영역, 상기 제2 메모리 영역, 상기 제3 메모리 영역, 또는 상기 제4 메모리 영역보다 많은 수의 메모리 모듈 슬롯들을 포함하는, 방법.
  11. 제9항 또는 제10항에 있어서,
    상기 제1 메모리 영역, 상기 제2 메모리 영역, 상기 제3 메모리 영역, 및 상기 제4 메모리 영역 각각이 4개의 DIMM을 수용하도록 구성되고;
    상기 제5 메모리 영역이 16개의 DIMM을 수용하도록 구성되도록
    상기 메모리 영역들을 구성하는 단계를 추가로 포함하는, 방법.
  12. 제9항 또는 제10항에 있어서, 상기 제1, 제2, 제3, 제4, 및 제5 메모리 영역들을 서로 평행한 방향으로 길이방향으로 연장되는 메모리 모듈 슬롯들을 포함하도록 구성하는 단계를 추가로 포함하는, 방법.
  13. 제9항 또는 제10항에 있어서, 상기 제5 메모리 영역과 상기 제1 CPU 소켓 및 상기 제2 CPU 소켓 중 적어도 하나 사이에 고속 입출력(HSIO) 링크를 포함하도록 상기 인쇄 회로 보드를 구성하는 단계를 추가로 포함하고, 상기 HSIO 링크는 초당 5 기가비트 이상의 핀당 전송 레이트를 포함하는, 방법.
  14. 제9항 또는 제10항에 있어서, 상기 메모리 영역들 각각에 적어도 하나의 DIMM을 배치하는 단계를 추가로 포함하는, 방법.
  15. 듀얼 인라인 메모리 모듈들을 배치하는 장치로서,
    인쇄 회로 보드(PCB);
    듀얼 인라인 메모리 모듈들(DIMM들)의 제1 및 제2 그룹들 사이에 배치된 제1 CPU를 포함하는, 상기 인쇄 회로 보드 상의 제1 요소 열;
    DIMM들의 제3 및 제4 그룹들 사이에 배치된 제2 CPU를 포함하는, 상기 인쇄 회로 보드 상의 제2 요소 열; 및
    DIMM들의 제5 그룹을 포함하는, 제3 요소 열
    을 포함하며, 상기 제2 요소 열은 상기 제1 요소 열과 상기 제3 요소 열 사이에 배치되는, 장치.
  16. 제15항에 있어서, 상기 제3 요소 열은 상기 제1 요소 열보다 많은 수의 듀얼 인라인 메모리 모듈들(DIMM들)을 포함하고, 상기 제3 요소 열은 상기 제2 요소 열보다 많은 수의 DIMM들을 포함하는, 장치.
  17. 제15항에 있어서,
    듀얼 인라인 메모리 모듈들(DIMM들)의 상기 제1 및 제2 그룹들 각각은 4개의 DIMM을 포함하고;
    DIMM들의 상기 제3 및 제4 그룹들 각각은 4개의 DIMM을 포함하며;
    DIMM들의 상기 제5 그룹은 16개의 DIMM을 포함하는, 장치.
  18. 제15항 내지 제17항 중 어느 한 항에 있어서, 듀얼 인라인 메모리 모듈들(DIMM들)의 상기 제1, 제2, 제3, 제4, 및 제5 그룹들 각각에서의 상기 DIMM들은 서로 평행한 방향으로 길이방향으로 연장되는, 장치.
  19. 제15항 내지 제17항 중 어느 한 항에 있어서, 상기 인쇄 회로 보드는 반폭 마더보드를 포함하는, 장치.
  20. 제15항 내지 제17항 중 어느 한 항에 있어서, 상기 제1 CPU와 듀얼 인라인 메모리 모듈들(DIMM들)의 상기 제5 그룹의 DIMM들의 제1 서브그룹 사이의 제1 고속 입출력(HSIO) 링크를 추가로 포함하고, 상기 HSIO 링크는 초당 5 기가비트 이상의 핀당 전송 레이트를 포함하는, 장치.
  21. 제15항에 있어서, 상기 제1, 제2, 및 제3 요소 열들은 상기 인쇄 회로 보드 상에 배치되는, 장치.
  22. 제1항, 제2항, 제3항, 제15항, 제16항, 제17항, 및 제21항 중 어느 한 항에 있어서, 상기 인쇄 회로 보드는 26 내지 30 인치 범위의 길이 및 6 인치 내지 9 인치 범위의 폭을 갖는, 장치.
  23. 제1항, 제2항, 제3항, 제15항, 제16항, 제17항, 및 제21항 중 어느 한 항에 있어서, 상기 인쇄 회로 보드는 27.5 인치 내지 29 인치 범위의 길이를 갖는, 장치.
  24. 제15항, 제16항, 제17항, 및 제21항 중 어느 한 항에서의 장치를 포함하는 시스템으로서, 상기 인쇄 회로 보드는 제1 인쇄 회로 보드이며, 상기 시스템은:
    제2, 제3, 및 제4 인쇄 회로 보드들 - 각각은:
    듀얼 인라인 메모리 모듈들(DIMM들)의 제1 및 제2 그룹들 사이에 배치된 제1 CPU를 포함하는, 상기 인쇄 회로 보드 상의 제1 요소 열;
    DIMM들의 제3 및 제4 그룹들 사이에 배치된 제2 CPU를 포함하는, 상기 인쇄 회로 보드 상의 제2 요소 열; 및
    DIMM들의 제5 그룹을 포함하는 제3 요소 열을 포함하며, 상기 제2 요소 열은 상기 제1 요소 열과 상기 제3 요소 열 사이에 배치됨 -;
    상기 제2 인쇄 회로 보드 상에 적층된 상기 제1 인쇄 회로 보드를 포함하는 제1 스택(stack); 및
    상기 제4 인쇄 회로 보드 상에 적층된 상기 제3 인쇄 회로 보드를 포함하는 제2 스택
    을 포함하며;
    상기 제1 스택과 상기 제2 스택은 나란히 배치되는, 시스템.
  25. 장치로서,
    인쇄 회로 보드의 제1 구역에서 제1 및 제2 메모리 영역들 사이에 제1 CPU 소켓을 배치하는 수단 - 상기 제1 및 제2 메모리 영역들은 메모리 모듈들을 수용하도록 구성됨 -;
    상기 인쇄 회로 보드의 제2 구역에서 제3 및 제4 메모리 영역들 사이에 제2 CPU 소켓을 배치하는 수단 - 상기 제3 및 제4 메모리 영역들은 메모리 모듈들을 수용하도록 구성됨 -; 및
    상기 인쇄 회로 보드의 제3 구역에 제5 메모리 영역을 배치하는 수단 - 상기 제5 메모리 영역은 메모리 모듈들을 수용하도록 구성됨 -
    을 포함하며;
    상기 인쇄 회로 보드의 상기 제2 구역은 상기 인쇄 회로 보드의 상기 제1 구역과 상기 인쇄 회로 보드의 상기 제3 구역 사이에 있는, 장치.
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