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KR20190049715A - 양자 컴퓨팅 어셈블리들 - Google Patents

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KR20190049715A
KR20190049715A KR1020197005909A KR20197005909A KR20190049715A KR 20190049715 A KR20190049715 A KR 20190049715A KR 1020197005909 A KR1020197005909 A KR 1020197005909A KR 20197005909 A KR20197005909 A KR 20197005909A KR 20190049715 A KR20190049715 A KR 20190049715A
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KR
South Korea
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quantum
die
gates
substrate
assembly
Prior art date
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KR1020197005909A
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English (en)
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KR102630448B1 (ko
Inventor
재넷 엠. 로버츠
라비 필라리세티
니콜 케이. 토마스
허버트 씨. 조지
제임스 에스. 클라크
아델 에이. 엘셔비니
Original Assignee
인텔 코포레이션
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Publication date
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Abstract

양자 컴퓨팅 어셈블리들은 물론, 관련 컴퓨팅 디바이스들 및 방법들이 본 명세서에서 개시된다. 예를 들어, 일부 실시예들에서, 양자 컴퓨팅 어셈블리는: 복수의 큐비트들을 생성하기 위한 양자 디바이스 다이; 양자 디바이스 다이의 동작을 제어하기 위한 제어 회로부 다이; 및 기판을 포함할 수 있으며; 여기서 양자 디바이스 다이 및 제어 회로부 다이는 기판 상에 배치된다.

Description

양자 컴퓨팅 어셈블리들
양자 컴퓨팅은 데이터를 조작하기 위해 양자 역학적 현상들을 사용하는 계산 시스템들에 관련된 연구 분야를 지칭한다. (양자 변수가 다수의 상이한 상태들로 동시에 존재할 수 있는) 중첩(superposition) 및 (다수의 양자 변수들이 공간 또는 시간에서 그들 사이의 거리에 관계없이 관련 상태들을 갖는) 얽힘(entanglement)과 같은, 이러한 양자 역학적 현상들이 고전적 컴퓨팅의 세계에서는 유사한 것들을 갖지 않으며, 따라서 고전적 컴퓨팅 디바이스들로 구현될 수 없다.
실시예들은 첨부 도면들과 함께 이하의 상세한 설명에 의해 용이하게 이해될 것이다. 이 설명을 용이하게 하기 위해, 유사한 참조 번호들은 유사한 구조적 요소들을 가리킨다. 실시예들은 첨부 도면들의 도면들에 제한으로서가 아니라 예로서 예시되어 있다.
도 1 내지 도 3은 다양한 실시예들에 따른, 양자 점 디바이스의 단면도들이다.
도 4 내지 도 33은 다양한 실시예들에 따른, 양자 점 디바이스의 제조에서의 다양한 예시적인 스테이지들을 예시하고 있다.
도 34 내지 도 36은 다양한 실시예들에 따른, 다른 양자 점 디바이스의 단면도들이다.
도 37 내지 도 39는 다양한 실시예들에 따른, 양자 점 디바이스에서 사용될 수 있는 양자 웰 스택들(quantum well stacks)의 다양한 예들의 단면도들이다.
도 40 내지 도 46은 다양한 실시예들에 따른, 양자 점 디바이스에서 사용될 수 있는 예시적인 베이스/핀 배열들(base/fin arrangements)을 예시하고 있다.
도 47 내지 도 49는 다양한 실시예들에 따른, 양자 점 디바이스의 단면도들이다.
도 50 내지 도 71은 다양한 실시예들에 따른, 양자 점 디바이스의 제조에서의 다양한 예시적인 스테이지들을 예시하고 있다.
도 72는 다양한 실시예들에 따른, 예시적인 양자 점 디바이스의 단면도이다.
도 73은 다양한 실시예들에 따른, 도 72의 양자 점 디바이스의 제조에서의 대안의 예시적인 스테이지의 단면도이다.
도 74는 다양한 실시예들에 따른, 2차원 어레이로 배열된 다수의 트렌치들을 갖는 양자 점 디바이스의 일 실시예를 예시하고 있다.
도 75는 다양한 실시예들에 따른, 양자 웰 스택 상에 단일 트렌치에서 게이트들의 다수의 그룹들을 갖는 양자 점 디바이스의 일 실시예를 예시하고 있다.
도 76 내지 도 79는 다양한 실시예들에 따른, 양자 점 디바이스의 제조에서의 다양한 대안의 스테이지들을 예시하고 있다.
도 80은 다양한 실시예들에 따른, 다수의 인터커넥트 층들을 갖는 양자 점 디바이스의 단면도이다.
도 81은 다양한 실시예들에 따른, 양자 점 디바이스 패키지의 단면도이다.
도 82a 및 도 82b는 본 명세서에 개시된 양자 점 디바이스들 중 임의의 것을 포함할 수 있는 웨이퍼 및 다이들의 평면도들이다.
도 83은 본 명세서에 개시된 양자 점 디바이스들 중 임의의 것을 포함할 수 있는 디바이스 어셈블리의 측단면도이다.
도 84는 다양한 실시예들에 따른, 양자 점 디바이스를 제조하는 예시적인 방법의 흐름 다이어그램이다.
도 85 및 도 86은 다양한 실시예들에 따른, 양자 점 디바이스를 동작시키는 예시적인 방법들의 흐름 다이어그램들이다.
도 87은 다양한 실시예들에 따른, 본 명세서에 개시된 양자 점 디바이스들 중 임의의 것을 포함할 수 있는 예시적인 양자 컴퓨팅 디바이스의 블록 다이어그램이다.
양자 컴퓨팅 어셈블리들은 물론, 관련 컴퓨팅 디바이스들 및 방법들이 본 명세서에서 개시된다. 예를 들어, 일부 실시예들에서, 양자 컴퓨팅 어셈블리는: 복수의 큐비트들(qubits)을 생성하기 위한 양자 디바이스 다이; 양자 디바이스 다이의 동작을 제어하기 위한 제어 회로부 다이; 및 기판을 포함할 수 있으며; 여기서 양자 디바이스 다이 및 제어 회로부 다이는 기판 상에 배치된다.
본 명세서에 개시된 양자 점 디바이스들은 양자 컴퓨팅 디바이스에서 양자 비트들("큐비트들")로서 역할할 양자 점들의 형성은 물론, 양자 논리 연산들(quantum logic operations)을 수행하기 위한 이 양자 점들의 제어를 가능하게 할 수 있다. 양자 점 형성 및 조작에 대한 이전의 접근법들과는 달리, 본 명세서에 개시된 양자 점 디바이스들의 다양한 실시예들은 양자 점들의 강력한 공간 로컬화(spatial localization)(그리고 따라서 양자 점 상호작용들 및 조작에 대한 양호한 제어), 디바이스에 포함되는 양자 점들의 수의 양호한 확장성, 및/또는 보다 큰 컴퓨팅 디바이스들에 양자 점 디바이스들을 통합시키기 위해 양자 점 디바이스들에 대한 전기적 연결들을 행하는 데 있어서의 설계 유연성을 제공한다.
이하의 상세한 설명에서, 그의 일부를 형성하고, 실시될 수 있는 실시예들이, 예시로서, 도시되어 있는 첨부 도면들이 참조된다. 다른 실시예들이 이용될 수 있다는 것과 본 개시내용의 범주를 벗어남이 없이 구조적 또는 논리적 변경들이 행해질 수 있다는 점이 이해되어야 한다. 따라서, 이하의 상세한 설명이 제한하는 의미로 취해져서는 안된다.
다양한 동작들이, 청구된 주제(claimed subject matter)를 이해하는 데 가장 도움이 되는 방식으로, 다수의 개별 액션들 또는 동작들로서 차례로 기술될 수 있다. 그렇지만, 설명의 순서가 이 동작들이 반드시 순서 의존적(order dependent)임을 암시하는 것으로 해석되어서는 안된다. 상세하게는, 이 동작들이 제시의 순서로 수행되지 않을 수 있다. 기술된 동작들이 기술된 실시예와 상이한 순서로 수행될 수 있다. 다양한 부가의 동작들이 수행될 수 있고, 그리고/또는 기술된 동작들이 부가의 실시예들에서 생략될 수 있다.
본 개시내용의 목적상, "A 및/또는 B"라는 문구는 (A), (B), 또는 (A 및 B)를 의미한다. 본 개시내용의 목적상, "A, B, 및/또는 C"라는 문구는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B 및 C)를 의미한다. "내지(between)"라는 용어는, 측정 범위들과 관련하여 사용될 때, 측정 범위들의 양단(ends)을 포함한다. 본 명세서에서 사용되는 바와 같이, 표기법 "A/B/C"는 (A), (B), 및/또는 (C)를 의미한다.
본 설명은 "일 실시예에서" 또는 "실시예들에서"라는 문구들을 사용하고, 그 각각은 동일하거나 상이한 실시예들 중 하나 이상을 지칭할 수 있다. 게다가, "포함하는(comprising)", "포함하는(including)", "가지는" 및 이와 유사한 것과 같은 용어들은, 본 개시내용의 실시예들과 관련하여 사용되는 바와 같이, 동의어이다. 본 개시내용은 "위에(above)", "아래에(below)", "상부(top)", "하부(bottom)", 및 "측면(side)"과 같은 시점 기반(perspective-based) 설명들을 사용할 수 있으며; 그러한 설명들은 논의를 용이하게 하기 위해 사용되며 개시된 실시예들의 응용을 제한하는 것으로 의도되지 않는다. 첨부 도면들이 반드시 일정한 축척으로 그려져 있는 것은 아니다. 본 명세서에서 사용되는 바와 같이, "하이-k 유전체"는 실리콘 산화물보다 더 높은 유전 상수를 갖는 재료를 지칭한다. 본 명세서에서 사용되는 바와 같이, "마그넷 라인(magnet line)"은 양자 점들의 스핀 상태들에 영향을 미치는(예컨대, 변경하는, 재설정하는, 스크램블링하는, 또는 설정하는) 자기장 생성 구조체를 지칭한다. 마그넷 라인의 일 예는, 본 명세서에서 논의되는 바와 같이, 양자 점 형성의 구역에 근접하고 구역 내의 양자 점의 스핀 상태에 영향을 미치기 위해 자기장을 생성하는 전류 펄스를 선택적으로 전도하는 도전성 경로이다.
도 1 내지 도 3은 다양한 실시예들에 따른, 양자 점 디바이스(100)의 단면도들이다. 상세하게는, 도 2는 도 1의 섹션(section) A-A를 따라 취해진 양자 점 디바이스(100)를 예시하고 있으며(반면에 도 1은 도 2의 섹션 C-C를 따라 취해진 양자 점 디바이스(100)를 예시하고 있으며), 도 3은, 게이트들(106/108) 및 마그넷 라인(121)이 어떻게 패터닝될 수 있는지를 보다 용이하게 예시하기 위해 다수의 컴포넌트들이 도시되어 있지 않은, 도 1의 섹션 B-B를 따라 취한 양자 점 디바이스(100)를 예시하고 있다(반면에 도 1은 도 3의 섹션 D-D를 따라 취해진 양자 점 디바이스(100)를 예시하고 있다). 비록 도 1은 도 2에 예시된 단면이 핀(104-1)을 통해 취해진다는 것을 나타내지만, 핀(104-2)을 통해 취해진 유사한 단면이 동일할 수 있고, 따라서 도 2의 논의는 일반적으로 "핀(104)"을 지칭한다.
양자 점 디바이스(100)는 베이스(102) 및 베이스(102)로부터 멀어지는 쪽으로 연장되는 다수의 핀들(fins)(104)을 포함할 수 있다. 베이스(102) 및 핀들(104)은 베이스(102)와 핀들(104) 사이에 다수의 방식들 중 임의의 방식으로 분포된, (도 1 내지 도 3에 도시되어 있지 않지만, 기판(144) 및 양자 웰 스택(146)을 참조하여 이하에서 논의되는) 기판 및 양자 웰 스택을 포함할 수 있다. 베이스(102)는 기판의 적어도 일부를 포함할 수 있고, 핀들(104) 각각은 (양자 웰 층(152)을 참조하여 이하에서 논의되는) 양자 웰 스택의 양자 웰 층을 포함할 수 있다. 베이스/핀 배열들의 예들은 도 40 내지 도 46의 베이스 핀 배열들(158)을 참조하여 이하에서 논의된다.
비록 2개의 핀(104-1 및 104-2)만이 도 1 내지 도 3에 도시되어 있지만, 이것은 단순히 예시의 편의를 위한 것이며, 2개 초과의 핀(104)이 양자 점 디바이스(100)에 포함될 수 있다. 일부 실시예들에서, 양자 점 디바이스(100)에 포함되는 핀들(104)의 총수는 짝수이며, 이하에서 상세히 논의되는 바와 같이, 핀들(104)은 하나의 활성 핀(104) 및 하나의 판독 핀(104)을 포함하는 쌍들로 조직화되어 있다. 양자 점 디바이스(100)가 2개 초과의 핀(104)을 포함할 때, 핀들(104)은 쌍을 이루어 일렬로(in pairs in a line) 배열될 수 있거나(예컨대, 총 2N개의 핀이 1x2N 라인 또는 2xN 라인으로 배열될 수 있음) 쌍을 이루어 보다 큰 어레이로(in pairs in a larger array) 배열될 수 있다(예컨대, 총 2N개의 핀이 4xN/2 어레이, 6xN/3 어레이 등으로 배열될 수 있다). 본 명세서에서의 논의는 예시의 편의를 위해 핀들(104)의 단일 쌍에 주로 초점을 맞출 것이지만, 본 개시내용의 모든 교시는 보다 많은 핀들(104)을 갖는 양자 점 디바이스들(100)에 적용된다.
앞서 살펴본 바와 같이, 핀들(104) 각각은 양자 웰 층(도 1 내지 도 3에 도시되어 있지 않지만, 양자 웰 층(152)을 참조하여 이하에서 논의됨)을 포함할 수 있다. 핀들(104)에 포함된 양자 웰 층은 z-방향에 수직으로 배열될 수 있으며, 이하에서 더욱 상세히 논의되는 바와 같이, 양자 점 디바이스(100)의 동작 동안 양자 점의 생성을 가능하게 하기 위해 2차원 전자 가스(two-dimensional electron gas)(2DEG)가 형성될 수 있는 층을 제공할 수 있다. 양자 웰 층 자체는 핀들(104)에서의 양자 점들의 z-위치에 대한 기하학적 제약(geometric constraint)을 제공할 수 있고, y-방향에서의 핀들(104)(그리고 따라서 양자 웰 층)의 제한된 범위는 핀들(104)에서의 양자 점들의 y-위치에 대한 기하학적 제약을 제공할 수 있다. 핀들(104)에서의 양자 점들의 x-위치를 제어하기 위해, x-방향에서 핀들(104)을 따른 에너지 프로파일을 조정하고 그로써 양자 웰들 내에서의 양자 점들의 x-위치를 제약하기 위해 핀들(104) 상에 배치된 게이트들에 전압들이 인가될 수 있다(게이트들(106/108)을 참조하여 이하에서 상세히 논의됨). 핀들(104)의 치수는 임의의 적당한 값들을 취할 수 있다. 예를 들어, 일부 실시예들에서, 핀들(104) 각각은 10 내지 30 나노미터의 폭(162)을 가질 수 있다. 일부 실시예들에서, 핀들(104) 각각은 200 내지 400 나노미터의(예컨대, 250 내지 350 나노미터의, 또는 300 나노미터와 동일한) 높이(164)를 가질 수 있다.
핀들(104)은, 도 1 및 도 3에 예시된 바와 같이, 평행하게 배열될 수 있고, 핀들(104)의 대향 면들(opposite faces) 상에 배치될 수 있는, 절연 재료(128)에 의해 이격될 수 있다. 절연 재료(128)는, 실리콘 산화물과 같은, 유전체 재료일 수 있다. 예를 들어, 일부 실시예들에서, 핀들(104)은 100 내지 250 나노미터의 거리(160)만큼 이격될 수 있다.
다수의 게이트들이 핀들(104) 각각 상에 배치될 수 있다. 도 2에 예시된 실시예에서, 3개의 게이트(106) 및 2개의 게이트(108)가 핀(104)의 상부에 분포된 것으로 도시되어 있다. 게이트들의 이 특정의 수는 단순히 예시적인 것이며, 임의의 적당한 수의 게이트들이 사용될 수 있다. 부가적으로, 도 50을 참조하여 이하에서 논의되는 바와 같이, (도 2에 예시된 게이트들과 같은) 게이트들의 다수의 그룹들이 핀(104) 상에 배치될 수 있다.
도 2에 도시된 바와 같이, 게이트(108-1)는 게이트(106-1)와 게이트(106-2) 사이에 배치될 수 있고, 게이트(108-2)는 게이트(106-2)와 게이트(106-3) 사이에 배치될 수 있다. 게이트들(106/108) 각각은 게이트 유전체(114)를 포함할 수 있고; 도 2에 예시된 실시예에서, 게이트들(106/108) 전부에 대한 게이트 유전체(114)는 게이트 유전체 재료의 공통 층에 의해 제공된다. 다른 실시예들에서, 게이트들(106/108) 각각에 대한 게이트 유전체(114)는 (예컨대, 도 56 내지 도 59를 참조하여 이하에서 논의되는 바와 같이) 게이트 유전체(114)의 개별적인 부분들에 의해 제공될 수 있다. 일부 실시예들에서, 게이트 유전체(114)는 (예컨대, 핀(104)과 대응하는 게이트 금속 사이의 계면을 개선시키는 데 사용되는 다수의 재료들을 갖는) 다층 게이트 유전체일 수 있다. 게이트 유전체(114)는, 예를 들어, 실리콘 산화물, 알루미늄 산화물, 또는, 하프늄 산화물과 같은, 하이-k 유전체일 수 있다. 보다 일반적으로, 게이트 유전체(114)는 하프늄, 실리콘, 산소, 티타늄, 탄탈륨, 란탄, 알루미늄, 지르코늄, 바륨, 스트론튬, 이트륨, 납, 스칸듐, 니오븀, 및 아연과 같은 원소들을 포함할 수 있다. 게이트 유전체(114)에 사용될 수 있는 재료들의 예들은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 탄탈륨 산화물, 탄탈륨 실리콘 산화물, 납 스칸듐 탄탈륨 산화물, 및 납 아연 니오베이트를 포함할 수 있지만, 이들로 제한되지 않는다. 일부 실시예들에서, 게이트 유전체(114)의 품질을 개선시키기 위해 게이트 유전체(114)에 대해 어닐링 프로세스가 수행될 수 있다.
게이트들(106) 각각은 게이트 금속(110) 및 하드마스크(116)를 포함할 수 있다. 하드마스크(116)는 실리콘 질화물, 실리콘 탄화물, 또는 다른 적당한 재료로 형성될 수 있다. 게이트 금속(110)은 하드마스크(116)와 게이트 유전체(114) 사이에 배치될 수 있고, 게이트 유전체(114)는 게이트 금속(110)과 핀(104) 사이에 배치될 수 있다. 예시의 편의를 위해 하드마스크(116)의 하나의 부분만이 도 2에 라벨링되어 있다. 일부 실시예들에서, 게이트 금속(110)은, 알루미늄, 티타늄 질화물(예컨대, 원자 층 퇴적을 통해 퇴적됨), 또는 니오븀 티타늄 질화물과 같은, 초전도체일 수 있다. 일부 실시예들에서, 하드마스크(116)가 양자 점 디바이스(100)에 존재하지 않을 수 있다(예컨대, 하드마스크(116)와 같은 하드마스크가, 이하에서 논의되는 바와 같이, 프로세싱 동안 제거될 수 있다). 게이트 금속(110)의 측면들은, 도 2에 도시된 바와 같이, 실질적으로 평행할 수 있으며, 절연 스페이서들(134)은 게이트 금속(110) 및 하드마스크(116)의 측면들에 배치될 수 있다. 도 2에 예시된 바와 같이, 스페이서들(134)은 핀(104)에 가까울수록 더 두껍고 핀(104)으로부터 멀수록 더 얇을 수 있다. 일부 실시예들에서, 스페이서들(134)은 볼록한 형상을 가질 수 있다. 스페이서들(134)은, 탄소 도핑된 산화물, 실리콘 질화물, 실리콘 산화물, 또는 다른 탄화물들 또는 질화물들(예컨대, 실리콘 탄화물, 탄소로 도핑된 실리콘 질화물, 및 실리콘 산질화물)과 같은, 임의의 적당한 재료로 형성될 수 있다. 게이트 금속(110)은, 티타늄 질화물과 같은, 임의의 적당한 금속일 수 있다.
게이트들(108) 각각은 게이트 금속(112) 및 하드마스크(118)를 포함할 수 있다. 하드마스크(118)는 실리콘 질화물, 실리콘 탄화물, 또는 다른 적당한 재료로 형성될 수 있다. 게이트 금속(112)은 하드마스크(118)와 게이트 유전체(114) 사이에 배치될 수 있고, 게이트 유전체(114)는 게이트 금속(112)과 핀(104) 사이에 배치될 수 있다. 도 2에 예시된 실시예에서, 하드마스크(118)는 하드마스크(116) 위로(그리고 게이트들(106)의 게이트 금속(110) 위로) 연장될 수 있는 반면, 다른 실시예들에서는, 하드마스크(118)는 (예컨대, 도 45를 참조하여 이하에서 논의되는 바와 같이) 게이트 금속(110) 위로 연장되지 않을 수 있다. 일부 실시예들에서, 게이트 금속(112)은 게이트 금속(110)과 상이한 금속일 수 있고; 다른 실시예들에서, 게이트 금속(112)과 게이트 금속(110)은 동일한 재료 조성을 가질 수 있다. 일부 실시예들에서, 게이트 금속(112)은, 알루미늄, 티타늄 질화물(예컨대, 원자 층 퇴적을 통해 퇴적됨), 또는 니오븀 티타늄 질화물과 같은, 초전도체일 수 있다. 일부 실시예들에서, 하드마스크(118)가 양자 점 디바이스(100)에 존재하지 않을 수 있다(예컨대, 하드마스크(118)와 같은 하드마스크가, 이하에서 논의되는 바와 같이, 프로세싱 동안 제거될 수 있다).
게이트(108-1)는, 도 2에 도시된 바와 같이, 게이트(106-1) 및 게이트(106-2)의 측면들 상의 근접 스페이서들(134) 사이에 연장될 수 있다. 일부 실시예들에서, 게이트(108-1)의 게이트 금속(112)은 게이트(106-1) 및 게이트(106-2)의 측면들 상의 스페이서들(134) 사이에 연장될 수 있다. 따라서, 게이트(108-1)의 게이트 금속(112)은, 도시된 바와 같이, 스페이서들(134)의 형상에 실질적으로 상보적인 형상을 가질 수 있다. 이와 유사하게, 게이트(108-2)는 게이트(106-2) 및 게이트(106-3)의 측면들 상의 근접 스페이서들(134) 사이에 연장될 수 있다. 게이트 유전체(114)가 게이트들(108 및 106) 간에 공통으로 공유되는 층이 아니라, 그 대신에 (예컨대, 도 56 내지 도 59를 참조하여 이하에서 논의되는 바와 같이) 핀(104) 상에서 스페이서들(134) 사이에 개별적으로 퇴적되는 일부 실시예들에서, 게이트 유전체(114)는 스페이서들(134)의 측면들보다 위쪽으로 적어도 부분적으로 연장될 수 있고, 게이트 금속(112)은 스페이서들(134) 상의 게이트 유전체(114)의 부분들 사이에 연장될 수 있다. 게이트 금속(112)은, 게이트 금속(110)과 같이, 티타늄 질화물과 같은, 임의의 적당한 금속일 수 있다.
게이트들(106/108)의 치수는 임의의 적당한 값들을 취할 수 있다. 예를 들어, 일부 실시예들에서, 게이트 금속(110)의 z-높이(166)는 40 내지 75 나노미터(예컨대, 대략 50 나노미터)일 수 있고; 게이트 금속(112)의 z-높이는 동일한 범위에 있을 수 있다. 도 2에 예시된 것들과 같은 실시예들에서, 게이트 금속(112)의 z-높이는 게이트 금속(110)의 z-높이보다 클 수 있다. 일부 실시예들에서, (즉, x-방향에서의) 게이트 금속(110)의 길이(168)는 20 내지 40 나노미터(예컨대, 30 나노미터)일 수 있다. 일부 실시예들에서, (예컨대, 도 2에 예시된 바와 같이, 하나의 게이트(106)의 게이트 금속(110)으로부터 x-방향으로 인접 게이트(106)의 게이트 금속(110)까지 측정되는 바와 같은) 게이트들(106) 중 인접한 것들 사이의 거리(170)는 40 내지 60 나노미터(예컨대, 50 나노미터)일 수 있다. 일부 실시예들에서, 스페이서들(134)의 두께(172)는 1 내지 10 나노미터(예컨대, 3 내지 5 나노미터, 4 내지 6 나노미터, 또는 4 내지 7 나노미터)일 수 있다. 도 2에 예시된 바와 같이, (즉, x-방향에서의) 게이트 금속(112)의 길이는 게이트들(106) 및 스페이서들(134)의 치수에 의존할 수 있다. 도 1에 표시된 바와 같이, 하나의 핀(104) 상의 게이트들(106/108)은 절연 재료(128) 위에서 그 각자의 핀들(104)을 넘어 다른 핀(104)을 향해 연장될 수 있지만, 개재하는 절연 재료(130) 및 스페이서들(134)에 의해 그들의 상대 게이트들(counterpart gates)로부터 격리될 수 있다.
비록 게이트들(106) 전부가 첨부 도면들에서 게이트 금속(110)의 동일한 길이(168)를 갖는 것으로 예시되어 있지만, 일부 실시예들에서, "최외측(outermost)" 게이트들(106)(예컨대, 도 2에 예시된 실시예의 게이트들(106-1 및 106-3))은 "내측(inner)" 게이트들(106)(예컨대, 도 2에 예시된 실시예에서의 게이트(106-2))보다 큰 길이(168)를 가질 수 있다. 그러한 더 긴 "외측(outside)" 게이트들(106)은 도핑된 영역들(140)과 양자 점들(142)이 형성될 수 있는 게이트들(108) 및 내측 게이트들(106) 아래의 구역들 사이의 공간적 분리(spatial separation)를 제공할 수 있고, 따라서 도핑된 영역들(140)에 의해 야기되는 게이트들(108) 및 내측 게이트들(106) 아래의 포텐셜 에너지 랜드스케이프(potential energy landscape)에 대한 섭동들(perturbations)을 감소시킬 수 있다.
도 2에 도시된 바와 같이, 게이트들(106 및 108)은 x-방향으로 핀(104)을 따라 교대로(alternatingly) 배열될 수 있다. 양자 점 디바이스(100)의 동작 동안, 양자 점들(142)이 형성될 수 있는 다양한 깊이들의 양자 웰들을 생성하도록 핀(104) 내의 양자 웰 층(도시되지 않음)에서의 포텐셜 에너지를 조정하기 위해 전압들이 게이트들(106/108)에 인가될 수 있다. 예시의 편의를 위해 하나의 양자 점(142)만이 도 2 및 도 3에서 참조 번호로 라벨링되어 있지만, 각각의 핀(104)에 5개가 점선 원으로 표시되어 있다. 도 2에서의 양자 점들(142)의 위치는 양자 점들(142)의 특정의 기하학적 배치(geometric positioning)를 표시하는 것으로 의도되어 있지 않다. 스페이서들(134)은 그 자체가 양자 웰 층 내의 게이트들(106/108) 아래의 양자 웰들 사이에 "수동" 장벽들("passive" barriers)을 제공할 수 있고, 게이트들(106/108) 중 상이한 게이트들에 인가되는 전압들은 양자 웰 층 내의 게이트들(106/108) 아래의 포텐셜 에너지를 조정할 수 있으며; 포텐셜 에너지를 감소시키는 것은 양자 웰들을 형성할 수 있는 반면, 포텐셜 에너지를 증가시키는 것은 양자 장벽들을 형성할 수 있다.
핀들(104)은 양자 점 디바이스(100)에 대한 전하 캐리어들의 저장소(reservoir)로서 역할할 수 있는 도핑된 영역들(140)을 포함할 수 있다. 예를 들어, n-타입 도핑된 영역(140)은 전자-타입 양자 점들(142)에 대한 전자들을 공급할 수 있고, p-타입 도핑된 영역(140)은 정공-타입 양자 점들(142)에 대한 정공들을 공급할 수 있다. 일부 실시예들에서, 계면 재료(141)는, 도시된 바와 같이, 도핑된 영역(140)의 표면에 배치될 수 있다. 계면 재료(141)는 도전성 콘택트(예컨대, 이하에서 논의되는 바와 같은, 도전성 비아(136))와 도핑된 영역(140) 사이의 전기적 커플링을 용이하게 할 수 있다. 계면 재료(141)는 임의의 적당한 금속-반도체 옴 접촉 재료일 수 있고; 예를 들어, 도핑된 영역(140)이 실리콘을 포함하는 실시예들에서, (예컨대, 도 22 및 도 23을 참조하여 이하에서 논의되는 바와 같이) 계면 재료(141)는 니켈 실리사이드, 알루미늄 실리사이드, 티타늄 실리사이드, 몰리브덴 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드, 또는 백금 실리사이드를 포함할 수 있다. 일부 실시예들에서, 계면 재료(141)는, 티타늄 질화물과 같은, 비-실리사이드 화합물일 수 있다. 일부 실시예들에서, 계면 재료(141)는 금속(예컨대, 알루미늄, 텅스텐, 또는 인듐)일 수 있다.
본 명세서에 개시된 양자 점 디바이스들(100)은 전자-타입 또는 정공-타입 양자 점들(142)을 형성하는 데 사용될 수 있다. 양자 웰들/장벽들을 형성하도록 게이트들(106/108)에 인가되는 전압들의 극성이 양자 점 디바이스(100)에서 사용되는 전하 캐리어들에 의존한다는 점에 유의한다. 전하 캐리어들이 전자들인(그리고 따라서 양자 점들(142)이 전자-타입 양자 점들인) 실시예들에서, 게이트(106/108)에 인가되는 충분히 네거티브인 전압들은 게이트(106/108) 아래의 포텐셜 장벽을 증가시킬 수 있고, 게이트(106/108)에 인가되는 충분히 포지티브인 전압들은 게이트(106/108) 아래의 포텐셜 장벽을 감소시킬 수 있다(그로써 전자-타입 양자 점(142)이 형성될 수 있는 포텐셜 웰을 형성함). 전하 캐리어들이 정공들인(그리고 따라서 양자 점들(142)이 정공-타입 양자 점들인) 실시예들에서, 게이트(106/108)에 인가되는 충분히 포지티브인 전압들은 게이트(106/108) 아래의 포텐셜 장벽을 증가시킬 수 있고, 게이트(106 및 108)에 인가되는 충분히 네거티브인 전압들은 게이트(106/108) 아래의 포텐셜 장벽을 감소시킬 수 있다(그로써 정공-타입 양자 점(142)이 형성될 수 있는 포텐셜 웰을 형성함). 본 명세서에 개시된 양자 점 디바이스들(100)은 전자-타입 또는 정공-타입 양자 점들을 형성하는 데 사용될 수 있다.
게이트들(106 및 108) 아래의 양자 웰 층에서의 포텐셜 에너지를 조정하고, 그로써 게이트들(106 및 108) 각각 아래에서의 양자 점들(142)의 형성을 제어하기 위해 전압들이 게이트들(106 및 108) 각각에 개별적으로 인가될 수 있다. 부가적으로, 게이트들(106 및 108) 중 상이한 게이트들 하에서의 상대적인 포텐셜 에너지 프로파일들은 양자 점 디바이스(100)가 인접 게이트들 아래의 양자 점들(142) 사이의 포텐셜 상호작용을 튜닝할 수 있게 해준다. 예를 들어, 2개의 인접 양자 점(142)(예컨대, 게이트(106) 아래의 하나의 양자 점(142) 및 게이트(108) 아래의 다른 양자 점(142))이 단지 낮은 포텐셜 장벽에 의해 분리되는 경우, 2개의 양자 점(142)은 그들이 보다 높은 포텐셜 장벽에 의해 분리되는 경우보다 더 강력하게 상호작용할 수 있다. 각각의 게이트(106/108) 아래의 포텐셜 웰들의 깊이/포텐셜 장벽들의 높이가 각자의 게이트들(106/108) 상의 전압들을 조정함으로써 조정될 수 있기 때문에, 인접 게이트들(106/108) 사이의 포텐셜 차이들이 조정될 수 있고, 따라서 상호작용이 튜닝될 수 있다.
일부 응용들에서, 게이트들(108)은 게이트들(108) 아래에서의 양자 점들(142)의 형성을 가능하게 해주기 위해 플런저 게이트들(plunger gates)로서 사용될 수 있는 반면, 게이트들(106)은 인접 게이트들(108) 아래에 형성된 양자 점들(142) 사이의 포텐셜 장벽을 조정하기 위해 장벽 게이트들로서 사용될 수 있다. 다른 응용들에서, 게이트들(108)은 장벽 게이트들로서 사용될 수 있는 반면, 게이트들(106)은 플런저 게이트들로서 사용된다. 다른 응용들에서, 양자 점들(142)은 게이트들(106 및 108) 전부 아래에, 또는 게이트들(106 및 108)의 임의의 원하는 서브세트 아래에 형성될 수 있다.
게이트들(106/108) 및 도핑된 영역들(140)에의 전기적 연결이 원하는 위치들에서 이루어질 수 있게 해주기 위해, 도전성 비아들 및 라인들이 게이트(106/108)들과 접촉할 수 있고, 도핑된 영역들(140)에 접촉할 수 있다. 도 1 내지 도 3에 도시된 바와 같이, 게이트들(106)은 핀들(104)로부터 멀어지는 쪽으로 연장될 수 있고, 도전성 비아들(120)은 게이트들(106)과 접촉할 수 있다(그리고 도면의 평면(plane) 뒤쪽에 있는 그들의 위치를 표시하기 위해 도 2에서 파선들로 그려져 있다). 도전성 비아들(120)은 게이트들(106)의 게이트 금속(110)과 접촉하도록 하드마스크(116) 및 하드마스크(118)를 통해 연장될 수 있다. 게이트들(108)은 핀들(104)로부터 멀어지는 쪽으로 연장될 수 있고, 도전성 비아들(122)은 게이트들(108)과 접촉할 수 있다(또한 도면의 평면 뒤쪽에 있는 그들의 위치를 표시하기 위해 도 2에서 파선들로 그려져 있다). 도전성 비아들(122)은 게이트들(108)의 게이트 금속(112)과 접촉하도록 하드마스크(118)를 통해 연장될 수 있다. 도전성 비아들(136)은 계면 재료(141)와 접촉할 수 있고 그로써 도핑된 영역들(140)과 전기적 접촉을 할 수 있다. 양자 점 디바이스(100)는, 원하는 바에 따라, 게이트들(106/108) 및/또는 도핑된 영역들(140)에 전기적 접촉을 하기 위해 추가의 도전성 비아들 및/또는 라인들(도시되지 않음)을 포함할 수 있다. 양자 점 디바이스(100)에 포함된 도전성 비아들 및 라인들은, 구리, 텅스텐(예컨대, CVD에 의해 퇴적됨), 또는 초전도체(예컨대, 알루미늄, 주석, 티타늄 질화물, 니오븀 티타늄 질화물, 탄탈륨, 니오븀, 또는 니오븀 주석 및 니오븀 게르마늄과 같은 다른 니오븀 화합물)와 같은, 임의의 적당한 재료들을 포함할 수 있다.
동작 동안, 전류가 도핑된 영역들(140)을 통해 흐르게 하기 위해 바이어스 전압이 (예컨대, 도전성 비아들(136) 및 계면 재료(141)를 통해) 도핑된 영역들(140)에 인가될 수 있다. 도핑된 영역들(140)이 n-타입 재료로 도핑될 때, 이 전압은 포지티브일 수 있고; 도핑된 영역들(140)이 p-타입 재료로 도핑될 때, 이 전압은 네거티브일 수 있다. 이 바이어스 전압의 크기는 임의의 적당한 값(예컨대, 0.25 볼트 내지 2 볼트)을 취할 수 있다.
양자 점 디바이스(100)는 하나 이상의 마그넷 라인(121)을 포함할 수 있다. 예를 들어, 단일 마그넷 라인(121)이 도 1 내지 도 3에서 핀(104-1)에 근접하여 예시되어 있다. 마그넷 라인(121)은 도전성 재료로 형성될 수 있고, 핀들(104)에 형성될 수 있는 양자 점들(142) 중 하나 이상의 스핀 상태들에 영향을 미치기 위해 자기장들을 생성하는 전류 펄스들을 전도하는 데 사용될 수 있다. 일부 실시예들에서, 마그넷 라인(121)은 핵 및/또는 양자 점 스핀들을 재설정(또는 "스크램블링")하기 위해 펄스를 전도할 수 있다. 일부 실시예들에서, 마그넷 라인(121)은 양자 점 내의 전자를 특정의 스핀 상태로 초기화하기 위해 펄스를 전도할 수 있다. 일부 실시예들에서, 마그넷 라인(121)은 큐비트의 스핀이 커플링할 수 있는 연속적이고 진동하는 자기장을 제공하기 위해 전류를 전도할 수 있다. 마그넷 라인(121)은 이 실시예들의 임의의 적당한 조합, 또는 임의의 다른 적절한 기능을 제공할 수 있다.
일부 실시예들에서, 마그넷 라인(121)은 구리로 형성될 수 있다. 일부 실시예들에서, 마그넷 라인(121)은, 알루미늄과 같은, 초전도체로 형성될 수 있다. 도 1 내지 도 3에 예시된 마그넷 라인(121)은 핀들(104)과 비-코플래너(non-coplanar)이며, 또한 게이트들(106/108)과 비-코플래너이다. 일부 실시예들에서, 마그넷 라인(121)은 게이트들(106/108)로부터 거리(167)만큼 이격될 수 있다. 거리(167)는 (예컨대, 양자 점들(142)과의 자기장 상호작용의 원하는 강도에 기초하여) 임의의 적당한 값을 취할 수 있고; 일부 실시예들에서, 거리(167)는 25 나노미터 내지 1 마이크로미터(예컨대, 50 나노미터 내지 200 나노미터)일 수 있다.
일부 실시예들에서, 마그넷 라인(121)은 자성 재료로 형성될 수 있다. 예를 들어, 양자 점 디바이스(100)에 영구 자기장을 제공하기 위해 절연 재료(130)에서의 트렌치에 (코발트와 같은) 자성 재료가 퇴적될 수 있다.
마그넷 라인(121)은 임의의 적당한 치수를 가질 수 있다. 예를 들어, 마그넷 라인(121)은 25 내지 100 나노미터의 두께(169)를 가질 수 있다. 마그넷 라인(121)은 25 내지 100 나노미터의 폭(171)을 가질 수 있다. 일부 실시예들에서, 마그넷 라인(121)의 폭(171) 및 두께(169)는, 본 기술분야에 공지된 바와 같이, 전기적 인터커넥트들을 제공하는 데 사용되는 양자 점 디바이스(100)에서의 다른 도전성 라인들(도시되지 않음)의 폭 및 두께와, 제각기, 동일할 수 있다. 마그넷 라인(121)은 마그넷 라인(121)과 상호작용해야 하는 양자 점들(142)을 형성해야 하는 게이트들(106/108)의 수 및 치수에 의존할 수 있는 길이(173)를 가질 수 있다. 도 1 내지 도 3에 예시된 마그넷 라인(121)(및 이하에서 도 34 내지 도 36에 예시된 마그넷 라인들(121))은 실질적으로 선형이지만, 그럴 필요는 없으며; 본 명세서에 개시된 마그넷 라인들(121)은 임의의 적당한 형상을 취할 수 있다. 도전성 비아들(123)은 마그넷 라인(121)과 접촉할 수 있다.
도전성 비아들(120, 122, 136, 및 123)은 절연 재료(130)에 의해 서로로부터 전기적으로 격리될 수 있다. 절연 재료(130)는, 층간 유전체(ILD)와 같은, 임의의 적당한 재료일 수 있다. 절연 재료(130)의 예들은 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 탄소 도핑된 산화물, 및/또는 실리콘 산질화물을 포함할 수 있다. 집적 회로 제조의 기술분야에 공지된 바와 같이, 도전성 비아들 및 라인들은 구조체들의 층들이 서로의 위에 형성되는 반복적 프로세스에서 형성될 수 있다. 일부 실시예들에서, 도전성 비아들(120/122/136/123)은 그들의 가장 넓은 지점에서 20 나노미터 이상(예컨대, 30 나노미터)인 폭, 및 80 나노미터 이상(예컨대, 100 나노미터)의 피치를 가질 수 있다. 일부 실시예들에서, 양자 점 디바이스(100)에 포함된 도전성 라인들(도시되지 않음)은 100 나노미터 이상인 폭, 및 100 나노미터 이상의 피치를 가질 수 있다. 도 1 내지 도 3에 도시된 도전성 비아들의 특정의 배열은 단순히 예시적인 것이며, 임의의 전기적 라우팅 배열이 구현될 수 있다.
앞서 논의된 바와 같이, 핀(104-1)의 구조(structure)는 핀(104-2)의 구조와 동일할 수 있고; 이와 유사하게, 핀(104-1) 상의 게이트들(106/108)의 구조(construction)는 핀(104-2) 상의 게이트들(106/108)의 구조와 동일할 수 있다. 핀(104-1) 상의 게이트들(106/108)은 평행 핀(104-2) 상의 대응하는 게이트들(106/108)에 의해 미러링될 수 있고, 절연 재료(130)는 상이한 핀들(104-1 및 104-2) 상의 게이트들(106/108)을 분리시킬 수 있다. 상세하게는, (게이트들(106/108) 아래에 있는) 핀(104-1)에 형성된 양자 점들(142)은 (대응하는 게이트들(106/108) 아래에 있는) 핀(104-2)에서의 상대 양자 점들(142)을 가질 수 있다. 일부 실시예들에서, 핀(104-1) 내의 양자 점들(142)은 이 양자 점들(142)이 큐비트들로서 기능하고 양자 계산들을 수행하도록 (예컨대, 핀(104-1)의 게이트들(106/108)에 인가되는 전압들에 의해) 제어된다는 의미에서 "활성(active)" 양자 점들로서 사용될 수 있다. 핀(104-2) 내의 양자 점들(142)은 이 양자 점들(142)이 핀(104-1) 내의 양자 점들(142) 내의 전하에 의해 생성된 전기장을 검출함으로써 핀(104-1) 내의 양자 점들(142)의 양자 상태를 감지할 수 있고, 핀(104-1) 내의 양자 점들(142)의 양자 상태를 핀(104-2) 상의 게이트들(106/108)에 의해 검출될 수 있는 전기 신호들로 변환할 수 있다는 의미에서 "판독(read)" 양자 점들로서 사용될 수 있다. 핀(104-1) 내의 각각의 양자 점(142)은 핀(104-2) 내의 그의 대응하는 양자 점(142)에 의해 판독될 수 있다. 따라서, 양자 점 디바이스(100)는 양자 계산 및 양자 계산의 결과들을 판독할 수 있는 능력 둘 다를 가능하게 해준다.
본 명세서에 개시된 양자 점 디바이스들(100)은 임의의 적당한 기법들을 사용하여 제조될 수 있다. 도 4 내지 도 33은 다양한 실시예들에 따른, 도 1 내지 도 3의 양자 점 디바이스(100)의 제조에서의 다양한 예시적인 스테이지들을 예시하고 있다. 도 4 내지 도 33을 참조하여 이하에서 논의되는 특정의 제조 동작들이 양자 점 디바이스(100)의 특정의 실시예를 제조하는 것으로서 예시되어 있지만, 이 동작들은, 본 명세서에서 논의되는 바와 같이, 양자 점 디바이스(100)의 많은 상이한 실시예들을 제조하는 데 적용될 수 있다. 도 4 내지 도 33을 참조하여 이하에서 논의되는 요소들 중 임의의 것은 앞서 논의된(또는 본 명세서에서 달리 개시된) 그 요소들의 실시예들 중 임의의 것의 형태를 취할 수 있다.
도 4는 기판(144)을 포함하는 어셈블리(200)의 단면도를 예시하고 있다. 기판(144)은 임의의 적당한 반도체 재료 또는 재료들을 포함할 수 있다. 일부 실시예들에서, 기판(144)은 반도체 재료를 포함할 수 있다. 예를 들어, 기판(144)은 실리콘을 포함할 수 있다(예컨대, 실리콘 웨이퍼로 형성될 수 있다).
도 5는 어셈블리(200)(도 4)의 기판(144) 상에 양자 웰 스택(146)을 제공한 후의 어셈블리(202)의 단면도를 예시하고 있다. 양자 웰 스택(146)은 양자 점 디바이스(100)의 동작 동안 2DEG가 형성될 수 있는 양자 웰 층(도시되지 않음)을 포함할 수 있다. 양자 웰 스택(146)의 다양한 실시예들은 도 37 내지 도 39를 참조하여 이하에서 논의된다.
도 6은 어셈블리(202)(도 5)에 핀들(104)을 형성한 후의 어셈블리(204)의 단면도를 예시하고 있다. 핀들(104)은 베이스(102)로부터 연장될 수 있고, 본 기술분야에 공지된 바와 같이, 어셈블리(202)를 패터닝하고 이어서 에칭함으로써 어셈블리(202)에 형성될 수 있다. 예를 들어, 건식 및 습식 에칭 화학반응(chemistry)의 조합이 핀들(104)을 형성하는 데 사용될 수 있고, 적절한 화학반응은, 본 기술분야에 공지된 바와 같이, 어셈블리(202)에 포함된 재료들에 의존할 수 있다. 기판(144)의 적어도 일부는 베이스(102)에 포함될 수 있고, 양자 웰 스택(146)의 적어도 일부는 핀들(104)에 포함될 수 있다. 상세하게는, 양자 웰 스택(146)의 양자 웰 층(도시되지 않음)이 핀들(104)에 포함될 수 있다. 양자 웰 스택(146) 및 기판(144)이 베이스(102) 및 핀(104)에 상이하게 포함되는 예시적인 배열들은 도 40 내지 도 46을 참조하여 이하에서 논의된다.
도 7은 어셈블리(204)(도 6)에 절연 재료(128)를 제공한 후의 어셈블리(206)의 단면도를 예시하고 있다. 임의의 적당한 재료가 핀들(104)을 서로로부터 전기적으로 절연시키기 위해 절연 재료(128)로서 사용될 수 있다. 앞서 살펴본 바와 같이, 일부 실시예들에서, 절연 재료(128)는, 실리콘 산화물과 같은, 유전체 재료일 수 있다.
도 8은 핀들(104) 위의 절연 재료(128)를 제거하기 위해 어셈블리(206)(도 7)를 평탄화한 후의 어셈블리(208)의 단면도를 예시하고 있다. 일부 실시예들에서, 어셈블리(206)는 화학 기계적 폴리싱(CMP) 기법을 사용하여 평탄화될 수 있다.
도 9는, 베이스(102)로부터 연장되고 절연 재료(128)에 의해 분리된 핀들(104)을 도시하는, 어셈블리(208)의 적어도 일 부분의 사시도이다. 도 4 내지 도 8의 단면도들은 도 9의 사시도의 지면(page)의 평면에 평행하게 취해진 것이다. 도 10은 도 9에서의 핀(104-1)을 따른 파선을 따라 취해진, 어셈블리(208)의 다른 단면도이다. 도 11 내지 도 24, 도 26, 도 28, 도 30, 및 도 32에 예시된 단면도들은 도 10과 동일한 단면을 따라 취해진 것이다. 도 25, 도 27, 도 29, 도 31, 및 도 33에 예시된 단면도들은 도 8과 동일한 단면을 따라 취해진 것이다.
도 11은 어셈블리(208)(도 8 내지 도 10)의 핀들(104) 상에 게이트 스택(174)을 형성한 후의 어셈블리(210)의 단면도이다. 게이트 스택(174)은 게이트 유전체(114), 게이트 금속(110), 및 하드마스크(116)를 포함할 수 있다. 하드마스크(116)는, 실리콘 질화물 또는 탄소 도핑된 질화물과 같은, 전기 절연 재료로 형성될 수 있다.
도 12는 어셈블리(210)(도 11)의 하드마스크(116)를 패터닝한 후의 어셈블리(212)의 단면도이다. 하드마스크(116)에 도포된 패턴은, 이하에서 논의되는 바와 같이, 게이트들(106)을 위한 위치들에 대응할 수 있다. 레지스트를 도포하고, 리소그래피를 사용하여 레지스트를 패터닝하며, 이어서 하드마스크를 (건식 에칭 또는 임의의 적절한 기법을 사용하여) 에칭하는 것에 의해 하드마스크(116)가 패터닝될 수 있다.
도 13은 패터닝된 하드마스크(116)에 의해 보호되지 않는 게이트 금속(110)을 제거하여 게이트들(106)을 형성하도록 어셈블리(212)(도 12)를 에칭한 후의 어셈블리(214)의 단면도이다. 일부 실시예들에서, 도 13에 예시된 바와 같이, 에칭되는 게이트 금속(110)이 에칭 제거된(etched away) 후에 게이트 유전체(114)가 남아 있을 수 있고; 다른 실시예들에서, 게이트 유전체(114)가 또한 게이트 금속(110)의 에칭 동안 에칭될 수 있다. 그러한 실시예들의 예들은 도 56 내지 도 59를 참조하여 이하에서 논의된다.
도 14는 어셈블리(214)(도 13) 상에 스페이서 재료(132)를 제공한 후의 어셈블리(216)의 단면도이다. 스페이서 재료(132)는, 예를 들어, 스페이서들(134)을 참조하여 앞서 논의된 재료들 중 임의의 것을 포함할 수 있고, 임의의 적당한 기법을 사용하여 퇴적될 수 있다. 예를 들어, 스페이서 재료(132)는 스퍼터링에 의해 퇴적된 질화물 재료(예컨대, 실리콘 질화물)일 수 있다.
도 15는 게이트들(106)의 측면들 상의(예컨대, 하드마스크(116) 및 게이트 금속(110)의 측면들 상의) 스페이서 재료(132)로 형성된 스페이서들(134)은 남겨둔 채로, 어셈블리(216)(도 14)의 스페이서 재료(132)를 에칭한 후에 어셈블리(218)의 단면도이다. 스페이서 재료(132)의 에칭은, 게이트들(106)의 측면들 상의 스페이서들(134)은 남겨두면서, 게이트들(106) 위에 그리고 게이트들(106) 사이의 구역 중 일부에 있는 스페이서 재료(132)를 제거하기 위해 스페이서 재료(132)를 "아래쪽으로" 에칭하는, 이방성 에칭(anisotropic etch)일 수 있다. 일부 실시예들에서, 이방성 에칭은 건식 에칭일 수 있다.
도 16은 어셈블리(218)(도 15) 상에 게이트 금속(112)을 제공한 후의 어셈블리(220)의 단면도이다. 게이트 금속(112)은 게이트들(106) 중 인접 게이트들 사이의 구역들을 충전(fill)시킬 수 있고, 게이트들(106)의 상부들 위로 연장될 수 있다.
도 17은 게이트들(106) 위의 게이트 금속(112)을 제거하기 위해 어셈블리(220)(도 16)를 평탄화한 후의 어셈블리(222)의 단면도이다. 일부 실시예들에서, 어셈블리(220)는 CMP 기법을 사용하여 평탄화될 수 있다. 남아 있는 게이트 금속(112) 중 일부는 게이트들(106) 중 인접 게이트들 사이의 구역들을 충전시킬 수 있는 반면, 남아 있는 게이트 금속(112)의 다른 부분들(150)은 게이트들(106)의 "외부에" 위치될 수 있다.
도 18은 어셈블리(222)(도 17)의 평탄화된 표면 상에 하드마스크(118)를 제공한 후의 어셈블리(224)의 단면도이다. 하드마스크(118)는, 예를 들어, 하드마스크(116)를 참조하여 앞서 논의된 재료들 중 임의의 것으로 형성될 수 있다.
도 19는 어셈블리(224)(도 18)의 하드마스크(118)를 패터닝한 후의 어셈블리(226)의 단면도이다. 하드마스크(118)에 도포된 패턴은 (도 2에 예시된 바와 같이) 하드마스크(116) 위로(그리고 게이트들(106)의 게이트 금속(110) 위로)는 물론, 게이트들(108)을 위한 위치들 위로 연장될 수 있다. 하드마스크(118)는, 도 19에 예시된 바와 같이, 하드마스크(116)와 비-코플래너일 수 있다. 도 19에 예시된 하드마스크(118)는 따라서 하드마스크(116) 전부 위로 연장되는 하드마스크(118)의 공통의 연속적인 부분일 수 있다. 하드마스크(118)는, 예를 들어, 하드마스크(116)의 패터닝을 참조하여 앞서 논의된 기법들 중 임의의 것을 사용하여 패터닝될 수 있다.
도 20은 패터닝된 하드마스크(118)에 의해 보호되지 않는 부분들(150)을 제거하여 게이트들(108)을 형성하도록 어셈블리(226)(도 19)를 에칭한 후의 어셈블리(228)의 단면도이다. 하드마스크(118)의 부분들이, 도시된 바와 같이, 하드마스크(116) 위에 남아 있을 수 있다. 어셈블리(226)에 대해 수행되는 동작들은, 도시된 바와 같이, 핀(104) 상에 "노출되는" 임의의 게이트 유전체(114)를 제거하는 것을 포함할 수 있다. 과잉(excess) 게이트 유전체(114)가, 화학적 에칭 또는 실리콘 충격(silicon bombardment)과 같은, 임의의 적당한 기법을 사용하여 제거될 수 있다.
도 21은 도핑된 영역들(140)을 게이트들(106/108)의 "외부에 있는" 핀들(104)의 부분들에 형성하도록 어셈블리(228)(도 20)의 핀들(104)을 도핑한 이후의 어셈블리(230)의 단면도이다. 도핑된 영역들(140)을 형성하는 데 사용된 도펀트의 타입은, 앞서 논의된 바와 같이, 원하는 양자 점의 타입에 의존할 수 있다. 일부 실시예들에서, 도핑은 이온 주입에 의해 수행될 수 있다. 예를 들어, 양자 점(142)이 전자-타입 양자 점(142)이어야 할 때, 도핑된 영역들(140)은 인, 비소, 또는 다른 n-타입 재료의 이온 주입에 의해 형성될 수 있다. 양자 점(142)이 정공-타입 양자 점(142)이어야 할 때, 도핑된 영역들(140)은 붕소 또는 다른 p-타입 재료의 이온 주입에 의해 형성될 수 있다. 도펀트들을 활성화시키고 도펀트들이 핀들(104) 내로 더 멀리 확산되게 하는 어닐링 프로세스가 이온 주입 프로세스를 뒤따를 수 있다. 도핑된 영역들(140)의 깊이는 임의의 적당한 값을 취할 수 있고; 예를 들어, 일부 실시예들에서, 도핑된 영역들(140)은 500 내지 1000 옹스트롬의 깊이(115)까지 핀(104) 내로 연장될 수 있다.
외측 게이트들(106) 상의 외측 스페이서들(134)은 도핑 경계를 제공하여, 도핑된 영역들(140)로부터 게이트들(106/108) 아래의 구역 내로의 도펀트의 확산을 제한할 수 있다. 도시된 바와 같이, 도핑된 영역들(140)은 인접 외측 스페이서들(134) 아래로 연장될 수 있다. 일부 실시예들에서, 도핑된 영역들(140)은 외측 스페이서들(134)을 넘어서 외측 게이트들(106)의 게이트 금속(110) 아래로 연장될 수 있거나, 외측 스페이서들(134)과 인접 게이트 금속(110) 사이의 경계까지만 연장될 수 있거나, 또는 외측 스페이서들(134) 아래에서 종단되고(terminate) 외측 스페이서들(134)과 인접 게이트 금속(110) 사이의 경계에 도달하지 않을 수 있다. 도핑된 영역들(140)의 도핑 농도는, 일부 실시예들에서, 1017/cm3 내지 1020/cm3일 수 있다.
도 22는 어셈블리(230)(도 21) 위에 니켈 또는 다른 재료(143)의 층을 제공한 후의 어셈블리(232)의 측단면도이다. 니켈 또는 다른 재료(143)는 임의의 적당한 기법(예컨대, 도금 기법, 화학적 기상 퇴적, 또는 원자 층 퇴적)을 사용하여 어셈블리(230) 상에 퇴적될 수 있다.
도 23은 재료(143)가 도핑된 영역들(140)과 상호작용하게 하여 계면 재료(141)를 형성하도록 어셈블리(232)(도 22)를 어닐링하고, 이어서 반응되지 않은 재료(143)를 제거한 후의 어셈블리(234)의 측단면도이다. 예를 들어, 도핑된 영역들(140)이 실리콘을 포함하고 재료(143)가 니켈을 포함할 때, 계면 재료(141)는 니켈 실리사이드일 수 있다. 예를 들어, 티타늄, 알루미늄, 몰리브덴, 코발트, 텅스텐, 또는 백금을 포함한, 다른 계면 재료들(141)을 형성하도록 도 22를 참조하여 앞서 논의된 동작들에서 니켈 이외의 재료들이 퇴적될 수 있다. 보다 일반적으로, 어셈블리(234)의 계면 재료(141)는 계면 재료(141)를 참조하여 본 명세서에서 논의되는 재료들 중 임의의 것을 포함할 수 있다.
도 24는 어셈블리(234)(도 23) 상에 절연 재료(130)를 제공한 후의 어셈블리(236)의 단면도이다. 절연 재료(130)는 앞서 논의된 형태들 중 임의의 것을 취할 수 있다. 예를 들어, 절연 재료(130)는, 실리콘 산화물과 같은, 유전체 재료일 수 있다. 절연 재료(130)는, 스핀 코팅, 화학적 기상 퇴적(CVD), 또는 플라스마 강화(plasma-enhanced) CVD(PECVD)와 같은, 임의의 적당한 기법을 사용하여 어셈블리(234) 상에 제공될 수 있다. 일부 실시예들에서, 절연 재료(130)는 퇴적 이후에 그리고 추가 프로세싱 이전에 폴리싱 백될(polished back) 수 있다. 일부 실시예들에서, (도 24에 나타낸 바와 같이, 하드마스크(118)로부터 측정되는 바와 같은) 어셈블리(236) 상에 제공된 절연 재료(130)의 두께(131)는 50 나노미터 내지 1.2 마이크로미터(예컨대, 50 나노미터 내지 300 나노미터)일 수 있다. 도 25는 도 24의 섹션 C-C를 따라 취해진, 어셈블리(236)의 다른 단면도이다.
도 26은 어셈블리(236)(도 24 및 도 25)의 절연 재료(130)에 트렌치(125)를 형성한 후의 어셈블리(238)의 단면도이다. 트렌치(125)는 임의의 원하는 기법들(예컨대, 레지스트 패터닝 및 그에 뒤따른 에칭)을 사용하여 형성될 수 있고, 마그넷 라인(121)을 참조하여 앞서 논의된, 두께(169) 및 폭(171)의 실시예들 중 임의의 것의 형태를, 제각기, 취할 수 있는 깊이(127) 및 폭(129)을 가질 수 있다. 도 27은 도 26의 섹션 C-C를 따라 취해진, 어셈블리(238)의 다른 단면도이다. 일부 실시예들에서, 어셈블리(236)는 하드마스크들(116 및 118)를 제거하기 위해 평탄화될 수 있고, 이어서 트렌치(125)를 형성하기 전에 부가의 절연 재료(130)가 평탄화된 표면 상에 제공될 수 있으며; 그러한 실시예에서, 하드마스크들(116 및 118)이 양자 점 디바이스(100)에 존재하지 않을 것이다.
도 28은 마그넷 라인(121)을 형성하도록 어셈블리(238)(도 26 및 도 27)의 트렌치(125)를 도전성 재료로 충전시킨 후의 어셈블리(240)의 단면도이다. 마그넷 라인(121)은 임의의 원하는 기법들(예컨대, 도금 및 그에 뒤따른 평탄화, 또는 세미-애디티브(semi-additive) 프로세스)을 사용하여 형성될 수 있고, 본 명세서에 개시된 실시예들 중 임의의 것의 형태를 취할 수 있다. 도 29는 도 28의 섹션 C-C를 따라 취해진, 어셈블리(240)의 다른 단면도이다.
도 30은 어셈블리(240)(도 28 및 도 29) 상에 부가의 절연 재료(130)를 제공한 후의 어셈블리(242)의 단면도이다. 어셈블리(240) 상에 제공된 절연 재료(130)는 앞서 논의된 절연 재료(130)의 형태들 중 임의의 것을 취할 수 있다. 도 31은 도 30의 섹션 C-C를 따라 취해진, 어셈블리(242)의 다른 단면도이다.
도 32는 게이트들(106)의 게이트 금속(110)과 접촉하도록 절연 재료(130)(및 하드마스크들(116 및 118))를 통해 도전성 비아들(120), 게이트들(108)의 게이트 금속(112)과 접촉하도록 절연 재료(130)(및 하드마스크(118))를 통해 도전성 비아들(122), 도핑된 영역들(140)의 계면 재료(141)와 접촉하도록 절연 재료(130)를 통해 도전성 비아들(136), 및 마그넷 라인(121)과 접촉하도록 절연 재료(130)를 통해 도전성 비아들(123)을, 어셈블리(242)(도 30 및 도 31)에, 형성한 후의 어셈블리(244)의 단면도이다. 도 33은 도 32의 섹션 C-C를 따라 취해진, 어셈블리(244)의 다른 단면도이다. 원하는 경우, 종래의 상호연결 기법들을 사용하여 추가의 도전성 비아들 및/또는 라인들이 어셈블리(244)에 형성될 수 있다. 결과적인 어셈블리(244)는 도 1 내지 도 3을 참조하여 앞서 논의된 양자 점 디바이스(100)의 형태를 취할 수 있다.
도 1 내지 도 3에 예시된 양자 점 디바이스(100)의 실시예에서, 마그넷 라인(121)은 핀들(104)의 종방향 축들에 평행하게 배향된다. 다른 실시예들에서, 마그넷 라인(121)은 핀들(104)의 종방향 축들에 평행하게 배향되지 않을 수 있다. 예를 들어, 도 34 내지 도 36은, 각각이 핀들(104)에 근접하고 핀들(104)의 종방향 축들에 수직으로 배향된, 다수의 마그넷 라인들(121)을 갖는 양자 점 디바이스(100)의 일 실시예의 다양한 단면도들이다. 배향 이외에, 도 34 내지 도 36의 실시예의 마그넷 라인들(121)은 앞서 논의된 마그넷 라인(121)의 실시예들 중 임의의 것의 형태를 취할 수 있다. 도 34 내지 도 36의 양자 점 디바이스들(100)의 다른 요소들은 본 명세서에서 논의된 그 요소들 중 임의의 것의 형태를 취할 수 있다. 도 4 내지 도 33을 참조하여 앞서 논의된 제조 동작들은 도 34 내지 도 36의 양자 점 디바이스(100)를 제조하는 데 사용될 수 있다.
비록 단일 마그넷 라인(121)이 도 1 내지 도 3에 예시되어 있지만, 양자 점 디바이스(100)의 그 실시예에 다수의 마그넷 라인들(121)(예컨대, 핀들(104)의 종방향 축들에 평행한 다수의 마그넷 라인들(121))이 포함될 수 있다. 예를 들어, 도 1 내지 도 3의 양자 점 디바이스(100)는 핀(104-1)에 근접하여 예시된 마그넷 라인(121)과 대칭 방식으로 핀(104-2)에 근접한 제2 마그넷 라인(121)을 포함할 수 있다. 일부 실시예들에서, 다수의 마그넷 라인들(121)이 양자 점 디바이스(100)에 포함될 수 있고, 이 마그넷 라인들(121)은 서로 평행할 수 있거나 그렇지 않을 수 있다. 예를 들어, 일부 실시예들에서, 양자 점 디바이스(100)는 서로 수직으로 배향된 2개(또는 그 이상)의 마그넷 라인(121)(예컨대, 도 1 내지 도 3에 예시된 것들과 같이 배향된 하나 이상의 마그넷 라인(121), 그리고 도 34 내지 도 36에 도시된 것들과 같이 배향된 하나 이상의 마그넷 라인(121))을 포함할 수 있다.
앞서 논의된 바와 같이, 양자 점 디바이스(100)의 베이스(102) 및 핀(104)은 기판(144) 및 기판(144) 상에 배치된 양자 웰 스택(146)으로 형성될 수 있다. 양자 웰 스택(146)은 양자 점 디바이스(100)의 동작 동안 2DEG가 형성될 수 있는 양자 웰 층을 포함할 수 있다. 양자 웰 스택(146)은 다수의 형태들 중 임의의 것을 취할 수 있으며, 그 중 몇몇이 도 37 내지 도 39에 예시되어 있다. 이하에서 논의되는 양자 웰 스택들(146) 내의 다양한 층들은 (예컨대, 에피택셜 프로세스들을 사용하여) 기판(144) 상에 성장될 수 있다.
도 37은 양자 웰 층(152)만을 포함하는 양자 웰 스택(146)의 단면도이다. 양자 웰 층(152)은 (예컨대, 도 5를 참조하여 앞서 논의된 바와 같이) 기판(144) 상에 배치될 수 있고, 양자 점 디바이스(100)의 동작 동안, 2DEG가 양자 웰 층(152)에서 양자 웰 층(152)의 상부 표면에 근접하여 형성될 수 있도록 하는 재료로 형성될 수 있다. 게이트들(106/108)의 게이트 유전체(114)는 (예컨대, 도 11을 참조하여 앞서 논의된 바와 같이) 양자 웰 층(152)의 상부 표면 상에 배치될 수 있다. 일부 실시예들에서, 도 37의 양자 웰 층(152)은 진성 실리콘(intrinsic silicon)으로 형성될 수 있고, 게이트 유전체(114)는 실리콘 산화물로 형성될 수 있으며; 그러한 배열에서, 양자 점 디바이스(100)의 사용 동안, 진성 실리콘과 실리콘 산화물 사이의 계면에서 진성 실리콘에 2DEG가 형성될 수 있다. 도 37의 양자 웰 층(152)이 진성 실리콘으로 형성되는 실시예들은 전자-타입 양자 점 디바이스들(100)에 대해 특히 유리할 수 있다. 일부 실시예들에서, 도 37의 양자 웰 층(152)은 진성 게르마늄(intrinsic germanium)으로 형성될 수 있고, 게이트 유전체(114)는 게르마늄 산화물로 형성될 수 있으며; 그러한 배열에서, 양자 점 디바이스(100)의 사용 동안, 진성 게르마늄과 게르마늄 산화물 사이의 계면에서 진성 게르마늄에 2DEG가 형성될 수 있다. 그러한 실시예들은 정공-타입 양자 점 디바이스들(100)에 대해 특히 유리할 수 있다. 일부 실시예들에서, 양자 웰 층(152)이 변형될(strained) 수 있는 반면, 다른 실시예들에서는, 양자 웰 층(152)이 변형되지 않을 수 있다. 도 37의 양자 웰 스택(146) 내의 층들의 두께들(즉, z-높이들)은 임의의 적당한 값들을 취할 수 있다. 예를 들어, 일부 실시예들에서, 양자 웰 층(152)(예컨대, 진성 실리콘 또는 게르마늄)의 두께는 0.8 내지 1.2 마이크로미터일 수 있다.
도 38은 양자 웰 층(152) 및 장벽 층(154)을 포함하는 양자 웰 스택(146)의 단면도이다. 양자 웰 스택(146)은 장벽 층(154)이 양자 웰 층(152)과 기판(144) 사이에 배치되도록 (예컨대, 도 5를 참조하여 앞서 논의된 바와 같이) 기판(144) 상에 배치될 수 있다. 장벽 층(154)은 양자 웰 층(152)과 기판(144) 사이에 포텐셜 장벽을 제공할 수 있다. 도 26을 참조하여 앞서 논의된 바와 같이, 도 38의 양자 웰 층(152)은, 양자 점 디바이스(100)의 동작 동안, 2DEG가 양자 웰 층(152)에서 양자 웰 층(152)의 상부 표면에 근접하여 형성될 수 있도록 하는 재료로 형성될 수 있다. 예를 들어, 기판(144)이 실리콘으로 형성되는 일부 실시예들에서, 도 38의 양자 웰 층(152)은 실리콘으로 형성될 수 있고, 장벽 층(154)은 실리콘 게르마늄으로 형성될 수 있다. 이 실리콘 게르마늄의 게르마늄 함유량은 20 내지 80%(예컨대, 30%)일 수 있다. 양자 웰 층(152)이 게르마늄으로 형성되는 일부 실시예들에서, 장벽 층(154)은 (20 내지 80 %(예컨대, 70%)의 게르마늄 함유량을 갖는) 실리콘 게르마늄으로 형성될 수 있다. 도 38의 양자 웰 스택(146) 내의 층들의 두께들(즉, z-높이들)은 임의의 적당한 값들을 취할 수 있다. 예를 들어, 일부 실시예들에서, 장벽 층(154)(예컨대, 실리콘 게르마늄)의 두께는 0 내지 400 나노미터일 수 있다. 일부 실시예들에서, 양자 웰 층(152)(예컨대, 실리콘 또는 게르마늄)의 두께는 5 내지 30 나노미터일 수 있다.
도 39는 양자 웰 층(152) 및 장벽 층(154-1)은 물론, 버퍼 층(176) 및 부가의 장벽 층(154-2)을 포함하는 양자 웰 스택(146)의 단면도이다. 양자 웰 스택(146)은 버퍼 층(176)이 장벽 층(154-1)과 기판(144) 사이에 배치되도록 (예컨대, 도 5를 참조하여 앞서 논의된 바와 같이) 기판(144) 상에 배치될 수 있다. 버퍼 층(176)은 장벽 층(154)과 동일한 재료로 형성될 수 있고, 이 재료가 기판(144) 상에 성장될 때 이 재료에 형성되는 결함들을 트래핑하기(trap) 위해 존재할 수 있다. 일부 실시예들에서, 버퍼 층(176)은 장벽 층(154-1)과 상이한 조건들(예컨대, 퇴적 온도 또는 성장 속도(growth rate)) 하에서 성장될 수 있다. 상세하게는, 장벽 층(154-1)은 버퍼 층(176)보다 적은 결함들을 달성하는 조건들 하에서 성장될 수 있다. 버퍼 층(176)이 실리콘 게르마늄을 포함하는 일부 실시예들에서, 버퍼 층(176)의 실리콘 게르마늄은 기판(144)으로부터 장벽 층(154-1)까지 변하는 게르마늄 함유량을 가질 수 있고; 예를 들어, 버퍼 층(176)의 실리콘 게르마늄은 실리콘 기판(144)에서의 0 퍼센트로부터 장벽 층(154-1)에서의 영이 아닌 퍼센트(예컨대, 30 %)까지 변하는 게르마늄 함유량을 가질 수 있다. 도 39의 양자 웰 스택(146) 내의 층들의 두께들(즉, z-높이들)은 임의의 적당한 값들을 취할 수 있다. 예를 들어, 일부 실시예들에서, 버퍼 층(176)(예컨대, 실리콘 게르마늄)의 두께는 0.3 내지 4 마이크로미터(예컨대, 0.3 내지 2 마이크로미터, 또는 0.5 마이크로미터)일 수 있다. 일부 실시예들에서, 장벽 층(154-1)(예컨대, 실리콘 게르마늄)의 두께는 0 내지 400 나노미터일 수 있다. 일부 실시예들에서, 양자 웰 층(152)(예컨대, 실리콘 또는 게르마늄)의 두께는 5 내지 30 나노미터(예컨대, 10 나노미터)일 수 있다. 장벽 층(154-2)은, 장벽 층(154-1)과 같이, 양자 웰 층(152) 주위에 포텐셜 에너지 장벽을 제공할 수 있으며, 장벽 층(154-1)의 실시예들 중 임의의 것의 형태를 취할 수 있다. 일부 실시예들에서, 장벽 층(154-2)(예컨대, 실리콘 게르마늄)의 두께는 25 내지 75 나노미터(예컨대, 32 나노미터)일 수 있다.
도 38을 참조하여 앞서 논의된 바와 같이, 도 39의 양자 웰 층(152)은, 양자 점 디바이스(100)의 동작 동안, 2DEG가 양자 웰 층(152)에서 양자 웰 층(152)의 상부 표면에 근접하여 형성될 수 있도록 하는 재료로 형성될 수 있다. 예를 들어, 기판(144)이 실리콘으로 형성되는 일부 실시예들에서, 도 39의 양자 웰 층(152)은 실리콘으로 형성될 수 있고, 장벽 층(154-1) 및 버퍼 층(176)은 실리콘 게르마늄으로 형성될 수 있다. 일부 그러한 실시예들에서, 버퍼 층(176)의 실리콘 게르마늄은 기판(144)으로부터 장벽 층(154-1)까지 변하는 게르마늄 함유량을 가질 수 있고; 예를 들어, 버퍼 층(176)의 실리콘 게르마늄은 실리콘 기판(144)에서의 0 퍼센트로부터 장벽 층(154-1)에서의 영이 아닌 퍼센트(예컨대, 30 %)까지 변하는 게르마늄 함유량을 가질 수 있다. 다른 실시예들에서, 버퍼 층(176)은 장벽 층(154-1)의 게르마늄 함유량과 동일한 게르마늄 함유량을 가질 수 있지만, 성장 동안 발생하는 결함들을 흡수하도록 장벽 층(154-1)보다 두꺼울 수 있다.
일부 실시예들에서, 도 39의 양자 웰 층(152)은 게르마늄으로 형성될 수 있고, 버퍼 층(176) 및 장벽 층(154-1)은 실리콘 게르마늄으로 형성될 수 있다. 일부 그러한 실시예들에서, 버퍼 층(176)의 실리콘 게르마늄은 기판(144)으로부터 장벽 층(154-1)까지 변하는 게르마늄 함유량을 가질 수 있고; 예를 들어, 버퍼 층(176)의 실리콘 게르마늄은 기판(144)에서의 0 퍼센트로부터 장벽 층(154-1)에서의 영이 아닌 퍼센트(예컨대, 70%)까지 변하는 게르마늄 함유량을 가질 수 있다. 장벽 층(154-1)은 차례로 영이 아닌 퍼센트와 동일한 게르마늄 함유량을 가질 수 있다. 다른 실시예들에서, 버퍼 층(176)은 장벽 층(154-1)의 게르마늄 함유량과 동일한 게르마늄 함유량을 가질 수 있지만, 성장 동안 발생하는 결함들을 흡수하도록 장벽 층(154-1)보다 두꺼울 수 있다. 도 39의 양자 웰 스택(146)의 일부 실시예들에서, 버퍼 층(176) 및/또는 장벽 층(154-2)이 생략될 수 있다.
기판(144) 및 양자 웰 스택(146)은, 앞서 논의된 바와 같이, 양자 점 디바이스(100)의 베이스(102)와 핀들(104) 사이에 분포될 수 있다. 이 분포는 다수의 방식들 중 임의의 방식으로 일어날 수 있다. 예를 들어, 도 40 내지 도 46은 다양한 실시예들에 따른, 양자 점 디바이스(100)에서 사용될 수 있는 예시적인 베이스/핀 배열들(158)을 예시하고 있다.
도 40의 베이스/핀 배열(158)에서, 양자 웰 스택(146)이 핀들(104)에는 포함될 수 있지만, 베이스(102)에는 포함되지 않을 수 있다. 기판(144)이 베이스(102)에는 포함될 수 있지만, 핀들(104)에는 포함되지 않을 수 있다. 도 40의 베이스/핀 배열(158)이 도 5 및 도 6을 참조하여 논의된 제조 동작들에서 사용될 때, 핀 에칭은 양자 웰 스택(146)을 통해 에칭할 수 있고, 기판(144)에 도달할 때 정지할 수 있다.
도 41의 베이스/핀 배열(158)에서, 양자 웰 스택(146)은 핀들(104)에는 물론, 베이스(102)의 일 부분에 포함될 수 있다. 기판(144)은 베이스(102)에 역시 포함될 수 있지만, 핀들(104)에는 포함되지 않을 수 있다. 도 41의 베이스/핀 배열(158)이 도 5 및 도 6을 참조하여 논의된 제조 동작들에서 사용될 때, 핀 에칭은 양자 웰 스택(146)을 통해 부분적으로 에칭할 수 있고, 기판(144)에 도달하기 전에 정지할 수 있다. 도 42는 도 41의 베이스/핀 배열(158)의 특정의 실시예를 예시하고 있다. 도 42의 실시예에서, 도 39의 양자 웰 스택(146)이 사용되고; 핀들(104)은 장벽 층(154-1), 양자 웰 층(152), 및 장벽 층(154-2)을 포함하는 반면, 베이스(102)는 버퍼 층(176) 및 기판(144)을 포함한다.
도 43의 베이스/핀 배열(158)에서, 양자 웰 스택(146)이 핀들(104)에는 포함될 수 있지만, 베이스(102)에는 포함되지 않을 수 있다. 기판(144)이 핀들(104)에는 물론, 베이스(102)에 부분적으로 포함될 수 있다. 도 43의 베이스/핀 배열(158)이 도 5 및 도 6을 참조하여 논의된 제조 동작들에서 사용될 때, 핀 에칭은 양자 웰 스택(146)을 통해 그리고 정지하기 전에 기판(144) 내로 에칭할 수 있다. 도 44는 도 43의 베이스/핀 배열(158)의 특정의 실시예를 예시하고 있다. 도 44의 실시예에서, 도 39의 양자 웰 스택(146)이 사용되고; 핀들(104)은 양자 웰 스택(146) 및 기판(144)의 일 부분을 포함하는 반면, 베이스(102)는 기판(144)의 나머지를 포함한다.
핀들(104)이 이전의 도면들 중 다수에서 평행한 측벽들을 갖는 실질적으로 직사각형인 것으로 예시되었지만, 이것은 단순히 예시의 편의를 위한 것이며, 핀들(104)은 임의의 적당한 형상(예컨대, 핀들(104)을 형성하는 데 사용되는 제조 프로세스들에 적절한 형상)을 가질 수 있다. 예를 들어, 도 45의 베이스/핀 배열(158)에 예시된 바와 같이, 일부 실시예들에서, 핀들(104)은 테이퍼링될(tapered) 수 있다. 일부 실시예들에서, 핀들(104)은 매 100 나노미터의 z-높이에 대해 3 내지 10 나노미터의 x-폭(예컨대, 매 100 나노미터의 z-높이에 대해 5 나노미터의 x-폭)만큼 테이퍼링될 수 있다. 핀들(104)이 테이퍼링될 때, 도 45에 예시된 바와 같이, 핀들(104)의 보다 넓은 단부는 베이스(102)에 가장 가까운 단부일 수 있다. 도 46은 도 34의 베이스/핀 배열(158)의 특정의 실시예를 예시하고 있다. 도 46에서, 양자 웰 스택(146)은 테이퍼링된 핀들(104)에 포함되는 반면, 기판(144)의 일 부분은 테이퍼링된 핀들에 포함되고 기판(144)의 일 부분은 베이스(102)를 제공한다.
도 47 내지 도 49는 다양한 실시예들에 따른, 양자 점 디바이스(100)의 다른 실시예의 단면도들이다. 상세하게는, 도 48은 도 47의 섹션 A-A를 따라 취해진 양자 점 디바이스(100)를 예시하고 있으며(반면에 도 47은 도 48의 섹션 C-C를 따라 취해진 양자 점 디바이스(100)를 예시하고 있으며), 도 49는 도 48의 섹션 D-D를 따라 취해진 양자 점 디바이스(100)를 예시하고 있다(반면에 도 48은 도 49의 섹션 A-A를 따라 취해진 양자 점 디바이스(100)를 예시하고 있다). 도 47의 섹션 B-B를 따라 취해진, 도 47 내지 도 49의 양자 점 디바이스(100)는 도 3에 예시된 바와 동일할 수 있다. 비록 도 47이 도 48에 예시된 단면이 트렌치(107-1)를 통해 취해진다는 것을 나타내지만, 트렌치(107-2)를 통해 취해진 유사한 단면이 동일할 수 있고, 따라서 도 48의 논의는 일반적으로 "트렌치(107)"를 지칭한다.
양자 점 디바이스(100)는 베이스(102) 상에 배치된 양자 웰 스택(146)을 포함할 수 있다. 절연 재료(128)는 양자 웰 스택(146) 위에 배치될 수 있고, 절연 재료(128) 내의 다수의 트렌치들(107)은 양자 웰 스택(146)을 향해 연장될 수 있다. 도 47 내지 도 49에 예시된 실시예에서, 게이트 유전체(114)는 트렌치들(107)의 "하부(bottom)"를 제공하도록 양자 웰 스택(146)과 절연 재료(128) 사이에 배치될 수 있다. 도 47 내지 도 49의 양자 점 디바이스(100)의 양자 웰 스택(146)은 (예컨대, 도 37 내지 도 39를 참조하여 앞서 논의된 바와 같은) 본 명세서에 개시된 양자 웰 스택들 중 임의의 것의 형태를 취할 수 있다. 도 47 내지 도 49의 양자 웰 스택(146) 내의 다양한 층들은 (예컨대, 에피택셜 프로세스들을 사용하여) 베이스(102) 상에 성장될 수 있다.
비록 도 47 내지 도 49에 2개의 트렌치(107-1 및 107-2)만이 도시되어 있지만, 이것은 단순히 예시의 편의를 위한 것이며, 2개 초과의 트렌치(107)가 양자 점 디바이스(100)에 포함될 수 있다. 일부 실시예들에서, 양자 점 디바이스(100)에 포함되는 트렌치들(107)의 총수는 짝수이며, 이하에서 상세히 논의되는 바와 같이, 트렌치들(107)은 하나의 활성 트렌치(107) 및 하나의 판독 트렌치(107)를 포함하는 쌍들로 조직화되어 있다. 양자 점 디바이스(100)가 2개 초과의 트렌치(107)를 포함할 때, 트렌치들(107)은 쌍을 이루어 일렬로 배열될 수 있거나(예컨대, 총 2N개의 트렌치가 1x2N 라인 또는 2xN 라인으로 배열될 수 있음) 쌍을 이루어 보다 큰 어레이로 배열될 수 있다(예컨대, 총 2N개의 트렌치가 4xN/2 어레이, 6xN/3 어레이 등으로 배열될 수 있다). 예를 들어, 도 74는 트렌치들(107)의 예시적인 2차원 어레이를 포함하는 양자 점 디바이스(100)를 예시하고 있다. 도 47 및 도 49에 예시된 바와 같이, 일부 실시예들에서, 다수의 트렌치들(107)은 평행하게 배향될 수 있다. 본 명세서에서의 논의는 예시의 편의를 위해 트렌치들(107)의 단일 쌍에 주로 초점을 맞출 것이지만, 본 개시내용의 모든 교시는 보다 많은 트렌치들(107)을 갖는 양자 점 디바이스들(100)에 적용된다.
도 1 내지 도 3을 참조하여 앞서 논의된 바와 같이, 도 47 내지 도 49의 양자 점 디바이스(100)에서, 양자 웰 층 자체는 양자 웰 스택(146)에서의 양자 점들의 z-위치에 대한 기하학적 제약을 제공할 수 있다. 양자 웰 스택(146)에서의 양자 점들의 x-위치 및 y-위치를 제어하기 위해, x-방향 및 y-방향에서 트렌치들(107)을 따른 에너지 프로파일을 조정하고 그로써 양자 웰들 내에서의 양자 점들의 x-위치 및 y-위치를 제약하기 위해 트렌치들(107)에서 양자 웰 스택(146) 위에 적어도 부분적으로 배치된 게이트들에 전압들이 인가될 수 있다(게이트들(106/108)을 참조하여 이하에서 상세히 논의됨). 트렌치들(107)의 치수는 임의의 적당한 값들을 취할 수 있다. 예를 들어, 일부 실시예들에서, 트렌치들(107) 각각은 10 내지 30 나노미터의 폭(162)을 가질 수 있다. 일부 실시예들에서, 트렌치들(107) 각각은 200 내지 400 나노미터의(예컨대, 250 내지 350 나노미터의, 또는 300 나노미터와 동일한) 깊이(164)를 가질 수 있다. 절연 재료(128)는, 실리콘 산화물과 같은, 유전체 재료(예컨대, 층간 유전체)일 수 있다. 일부 실시예들에서, 절연 재료(128)는 화학적 기상 퇴적(CVD) 또는 유동성(flowable) CVD 산화물일 수 있다. 일부 실시예들에서, 트렌치들(107)은 50 내지 500 나노미터의 거리(160)만큼 이격될 수 있다.
다수의 게이트들이 트렌치들(107) 각각에 적어도 부분적으로 배치될 수 있다. 도 48에 예시된 실시예에서, 3개의 게이트(106) 및 2개의 게이트(108)가 단일 트렌치(107)에 적어도 부분적으로 분포된 것으로 도시되어 있다. 게이트들의 이 특정의 수는 단순히 예시적인 것이며, 임의의 적당한 수의 게이트들이 사용될 수 있다. 부가적으로, 도 75를 참조하여 이하에서 논의되는 바와 같이, (도 48에 예시된 게이트들과 같은) 게이트들의 다수의 그룹들이 트렌치(107)에 적어도 부분적으로 배치될 수 있다.
도 48에 도시된 바와 같이, 게이트(108-1)는 게이트(106-1)와 게이트(106-2) 사이에 배치될 수 있고, 게이트(108-2)는 게이트(106-2)와 게이트(106-3) 사이에 배치될 수 있다. 게이트들(106/108) 각각은 게이트 유전체(114)를 포함할 수 있고; 도 48에 예시된 실시예에서, 게이트들(106/108) 전부에 대한 게이트 유전체(114)는 양자 웰 스택(146)과 절연 재료(128) 사이에 배치된 게이트 유전체 재료의 공통 층에 의해 제공된다. 다른 실시예들에서, 게이트들(106/108) 각각에 대한 게이트 유전체(114)는 (예컨대, 도 76 내지 도 79를 참조하여 이하에서 논의되는 바와 같이) 게이트 유전체(114)의 개별적인 부분들에 의해 제공될 수 있다. 일부 실시예들에서, 게이트 유전체(114)는 (예컨대, 트렌치(107)와 대응하는 게이트 금속 사이의 계면을 개선시키는 데 사용되는 다수의 재료들을 갖는) 다층 게이트 유전체일 수 있다. 게이트 유전체(114)는, 예를 들어, 실리콘 산화물, 알루미늄 산화물, 또는, 하프늄 산화물과 같은, 하이-k 유전체일 수 있다. 보다 일반적으로, 게이트 유전체(114)는 하프늄, 실리콘, 산소, 티타늄, 탄탈륨, 란탄, 알루미늄, 지르코늄, 바륨, 스트론튬, 이트륨, 납, 스칸듐, 니오븀, 및 아연과 같은 원소들을 포함할 수 있다. 게이트 유전체(114)에 사용될 수 있는 재료들의 예들은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 탄탈륨 산화물, 탄탈륨 실리콘 산화물, 납 스칸듐 탄탈륨 산화물, 및 납 아연 니오베이트를 포함할 수 있지만, 이들로 제한되지 않는다. 일부 실시예들에서, 게이트 유전체(114)의 품질을 개선시키기 위해 게이트 유전체(114)에 대해 어닐링 프로세스가 수행될 수 있다.
게이트들(106) 각각은 게이트 금속(110) 및 하드마스크(116)를 포함할 수 있다. 하드마스크(116)는 실리콘 질화물, 실리콘 탄화물, 또는 다른 적당한 재료로 형성될 수 있다. 게이트 금속(110)은 하드마스크(116)와 게이트 유전체(114) 사이에 배치될 수 있고, 게이트 유전체(114)는 게이트 금속(110)과 양자 웰 스택(146) 사이에 배치될 수 있다. 도 47에 도시된 바와 같이, 일부 실시예들에서, 게이트(106)의 게이트 금속(110)은 절연 재료(128) 위로 그리고 절연 재료(128)에서의 트렌치(107) 내로 연장될 수 있다. 예시의 편의를 위해 하드마스크(116)의 하나의 부분만이 도 48에 라벨링되어 있다. 일부 실시예들에서, 게이트 금속(110)은, 알루미늄, 티타늄 질화물(예컨대, 원자 층 퇴적을 통해 퇴적됨), 또는 니오븀 티타늄 질화물과 같은, 초전도체일 수 있다. 일부 실시예들에서, 하드마스크(116)가 양자 점 디바이스(100)에 존재하지 않을 수 있다(예컨대, 하드마스크(116)와 같은 하드마스크가, 이하에서 논의되는 바와 같이, 프로세싱 동안 제거될 수 있다). 게이트 금속(110)의 측면들은, 도 48에 도시된 바와 같이, 실질적으로 평행할 수 있고, 절연 스페이서들(134)은 트렌치(107)의 종방향 축을 따라 게이트 금속(110) 및 하드마스크(116)의 측면들 상에 배치될 수 있다. 도 48에 예시된 바와 같이, 스페이서들(134)은 양자 웰 스택(146)에 가까울수록 더 두껍고 양자 웰 스택(146)으로부터 멀수록 더 얇을 수 있다. 일부 실시예들에서, 스페이서들(134)은 볼록한 형상을 가질 수 있다. 스페이서들(134)은, 탄소 도핑된 산화물, 실리콘 질화물, 실리콘 산화물, 또는 다른 탄화물들 또는 질화물들(예컨대, 실리콘 탄화물, 탄소로 도핑된 실리콘 질화물, 및 실리콘 산질화물)과 같은, 임의의 적당한 재료로 형성될 수 있다. 게이트 금속(110)은, 티타늄 질화물과 같은, 임의의 적당한 금속일 수 있다. 도 48에 예시된 바와 같이, 게이트 금속(110)과 트렌치(107)의 측벽들 사이에 y-방향으로 어떠한 스페이서 재료도 배치되지 않을 수 있다.
게이트들(108) 각각은 게이트 금속(112) 및 하드마스크(118)를 포함할 수 있다. 하드마스크(118)는 실리콘 질화물, 실리콘 탄화물, 또는 다른 적당한 재료로 형성될 수 있다. 게이트 금속(112)은 하드마스크(118)와 게이트 유전체(114) 사이에 배치될 수 있고, 게이트 유전체(114)는 게이트 금속(112)과 양자 웰 스택(146) 사이에 배치될 수 있다. 도 49에 도시된 바와 같이, 일부 실시예들에서, 게이트(108)의 게이트 금속(112)은 절연 재료(128) 위로 그리고 절연 재료(128)에서의 트렌치(107) 내로 연장될 수 있다. 도 48에 예시된 실시예에서, 하드마스크(118)는 하드마스크(116) 위로(그리고 게이트들(106)의 게이트 금속(110) 위로) 연장될 수 있는 반면, 다른 실시예들에서는, 하드마스크(118)는 게이트 금속(110) 위로 연장되지 않을 수 있다. 일부 실시예들에서, 게이트 금속(112)은 게이트 금속(110)과 상이한 금속일 수 있고; 다른 실시예들에서, 게이트 금속(112)과 게이트 금속(110)은 동일한 재료 조성을 가질 수 있다. 일부 실시예들에서, 게이트 금속(112)은, 알루미늄, 티타늄 질화물(예컨대, 원자 층 퇴적을 통해 퇴적됨), 또는 니오븀 티타늄 질화물과 같은, 초전도체일 수 있다. 일부 실시예들에서, 하드마스크(118)가 양자 점 디바이스(100)에 존재하지 않을 수 있다(예컨대, 하드마스크(118)와 같은 하드마스크가, 이하에서 논의되는 바와 같이, 프로세싱 동안 제거될 수 있다).
게이트(108-1)는, 도 48에 도시된 바와 같이, 게이트(106-1) 및 게이트(106-2)의 측면들 상의 근접 스페이서들(134) 사이에 트렌치(107)의 종방향 축을 따라 연장될 수 있다. 일부 실시예들에서, 게이트(108-1)의 게이트 금속(112)은 게이트(106-1) 및 게이트(106-2)의 측면들 상의 스페이서들(134) 사이에 트렌치(107)의 종방향 축을 따라 연장될 수 있다. 따라서, 게이트(108-1)의 게이트 금속(112)은, 도시된 바와 같이, 스페이서들(134)의 형상에 실질적으로 상보적인 형상을 가질 수 있다. 이와 유사하게, 게이트(108-2)는 게이트(106-2) 및 게이트(106-3)의 측면들 상의 근접 스페이서들(134) 사이에 트렌치(107)의 종방향 축을 따라 연장될 수 있다. 게이트 유전체(114)가 게이트들(108 및 106) 간에 공통으로 공유되는 층이 아니라, 그 대신에 (예컨대, 도 76 내지 도 79를 참조하여 이하에서 논의되는 바와 같이) 스페이서들(134) 사이의 트렌치(107)에 개별적으로 퇴적되는 일부 실시예들에서, 게이트 유전체(114)는 스페이서들(134)의 측면들보다 위쪽으로(그리고 트렌치(107)의 근접 측벽들보다 위쪽으로) 적어도 부분적으로 연장될 수 있고, 게이트 금속(112)은 스페이서들(134) 상의 게이트 유전체(114)의 부분들(그리고 트렌치(107)의 근접 측벽들) 사이에 연장될 수 있다. 게이트 금속(112)은, 게이트 금속(110)과 같이, 티타늄 질화물과 같은, 임의의 적당한 금속일 수 있다. 도 49에 예시된 바와 같이, 일부 실시예들에서, 게이트 금속(112)과 트렌치(107)의 측벽들 사이에 y-방향으로 어떠한 스페이서 재료도 배치되지 않을 수 있는 반면; (예컨대, 도 72 및 도 73을 참조하여 이하에서 논의되는 바와 같은) 다른 실시예들에서, 게이트 금속(112)과 트렌치(107)의 측벽들 사이에 y-방향으로 스페이서들(134)이 또한 배치될 수 있다.
게이트들(106/108)의 치수는 임의의 적당한 값들을 취할 수 있다. 예를 들어, 일부 실시예들에서, 트렌치(107)에서의 게이트 금속(110)의 z-높이(166)는 225 내지 375 나노미터(예컨대, 대략 300 나노미터)일 수 있고; 게이트 금속(112)의 z-높이(175)는 동일한 범위에 있을 수 있다. 트렌치(107)에서의 게이트 금속(110)의 z-높이(166)는 절연 재료(128)의 z-높이(예컨대, 200 내지 300 나노미터)와 절연 재료(128) 위의 게이트 금속(110)의 두께(예컨대, 25 내지 75 나노미터, 또는 대략 50 나노미터)의 합을 나타낼 수 있다. 도 47 내지 도 49에 예시된 것들과 같은 실시예들에서, 게이트 금속(112)의 z-높이(175)는 게이트 금속(110)의 z-높이(166)보다 클 수 있다. 일부 실시예들에서, (즉, x-방향에서의) 게이트 금속(110)의 길이(168)는 20 내지 40 나노미터(예컨대, 30 나노미터)일 수 있다. 비록 게이트들(106) 전부가 첨부 도면들에서 게이트 금속(110)의 동일한 길이(168)를 갖는 것으로 예시되어 있지만, 일부 실시예들에서, "최외측" 게이트들(106)(예컨대, 도 48에 예시된 실시예의 게이트들(106-1 및 106-3))은 "내측" 게이트들(106)(예컨대, 도 48에 예시된 실시예에서의 게이트(106-2))보다 큰 길이(168)를 가질 수 있다. 그러한 더 긴 "외측" 게이트들(106)은 도핑된 영역들(140)과 양자 점들(142)이 형성될 수 있는 게이트들(108) 및 내측 게이트들(106) 아래의 구역들 사이의 공간적 분리를 제공할 수 있고, 따라서 도핑된 영역들(140)에 의해 야기되는 게이트들(108) 및 내측 게이트들(106) 아래의 포텐셜 에너지 랜드스케이프에 대한 섭동들을 감소시킬 수 있다.
일부 실시예들에서, (예컨대, 도 48에 예시된 바와 같이, 하나의 게이트(106)의 게이트 금속(110)으로부터 x-방향으로 인접 게이트(106)의 게이트 금속(110)까지 측정되는 바와 같은) 게이트들(106) 중 인접한 것들 사이의 거리(170)는 40 내지 100 나노미터(예컨대, 50 나노미터)일 수 있다. 일부 실시예들에서, 스페이서들(134)의 두께(172)는 1 내지 10 나노미터(예컨대, 3 내지 5 나노미터, 4 내지 6 나노미터, 또는 4 내지 7 나노미터)일 수 있다. 도 48에 예시된 바와 같이, (즉, x-방향에서의) 게이트 금속(112)의 길이는 게이트들(106) 및 스페이서들(134)의 치수에 의존할 수 있다. 도 47 및 도 49에 나타낸 바와 같이, 하나의 트렌치(107)에서의 게이트들(106/108)은 트렌치(107)와 인접 트렌치(107) 사이의 절연 재료(128) 위로 연장될 수 있지만, 개재하는 절연 재료(130) 및 스페이서들(134)에 의해 그들의 상대 게이트들로부터 격리될 수 있다.
도 48에 도시된 바와 같이, 게이트들(106 및 108)은 x-방향으로 교대로 배열될 수 있다. 도 1 내지 도 3의 양자 점 디바이스(100)를 참조하여 앞서 논의된 바와 같이, 양자 점 디바이스(100)의 동작 동안, 양자 웰 스택(146)에서의 포텐셜 에너지를 조정하여 양자 점들(142)이 형성될 수 있는 다양한 깊이들의 양자 웰들을 생성하기 위해 전압들이 게이트들(106/108)에 인가될 수 있다. 예시의 편의를 위해 하나의 양자 점(142)만이 도 48에서 참조 번호로 라벨링되어 있지만, 각각의 트렌치(107)에 5개가 점선 원으로 표시되어 있다.
도 47 내지 도 49의 양자 점 디바이스(100)의 양자 웰 스택(146)은 앞서 논의된 실시예들 중 임의의 것에 따른, 양자 점 디바이스(100)에 대한 전하 캐리어들의 저장소로서 역할할 수 있는 도핑된 영역들(140)을 포함할 수 있다. 도 47 내지 도 49를 참조하여 논의된 양자 점 디바이스들(100)은, 도 1 내지 도 3을 참조하여 앞서 논의된 바와 같이, 전자-타입 또는 정공-타입 양자 점들(142)을 형성하는 데 사용될 수 있다.
게이트들(106/108) 및 도핑된 영역들(140)에의 전기적 연결이 원하는 위치들에서 이루어질 수 있게 해주기 위해, 도전성 비아들 및 라인들이 도 47 내지 도 49의 양자 점 디바이스(100)의 게이트(106/108)들과 접촉하고, 도핑된 영역들(140)에 접촉할 수 있다. 도 47 내지 도 49에 도시된 바와 같이, 게이트들(106)은 양자 웰 스택(146)으로부터 멀어지는 쪽으로 "수직으로도" 그리고 "수평으로도" 연장될 수 있고, 도전성 비아들(120)은 게이트들(106)과 접촉할 수 있다(그리고 도면의 평면 뒤쪽에 있는 그들의 위치를 표시하기 위해 도 48에서 파선들로 그려져 있다). 도전성 비아들(120)은 게이트들(106)의 게이트 금속(110)과 접촉하도록 하드마스크(116) 및 하드마스크(118)를 통해 연장될 수 있다. 게이트들(108)은 이와 유사하게 양자 웰 스택(146)으로부터 멀어지는 쪽으로 연장될 수 있고, 도전성 비아들(122)은 게이트들(108)과 접촉할 수 있다(또한 도면의 평면 뒤쪽에 있는 그들의 위치를 표시하기 위해 도 48에서 파선들로 그려져 있다). 도전성 비아들(122)은 게이트들(108)의 게이트 금속(112)과 접촉하도록 하드마스크(118)를 통해 연장될 수 있다. 도전성 비아들(136)은 계면 재료(141)와 접촉할 수 있고 그로써 도핑된 영역들(140)과 전기적 접촉을 할 수 있다. 도 47 내지 도 49의 양자 점 디바이스(100)는, 원하는 바에 따라, 게이트들(106/108) 및/또는 도핑된 영역들(140)에 전기적 접촉을 하기 위해 추가의 도전성 비아들 및/또는 라인들(도시되지 않음)을 포함할 수 있다. 양자 점 디바이스(100)에 포함된 도전성 비아들 및 라인들은, 구리, 텅스텐(예컨대, CVD에 의해 퇴적됨), 또는 초전도체(예컨대, 알루미늄, 주석, 티타늄 질화물, 니오븀 티타늄 질화물, 탄탈륨, 니오븀, 또는 니오븀 주석 및 니오븀 게르마늄과 같은 다른 니오븀 화합물)와 같은, 임의의 적당한 재료들을 포함할 수 있다.
일부 실시예들에서, 도 47 내지 도 49의 양자 점 디바이스(100)는 하나 이상의 마그넷 라인(121)을 포함할 수 있다. 예를 들어, 단일 마그넷 라인(121)이 도 47 내지 도 49에서 트렌치(107-1)에 근접하여 예시되어 있다. 도 47 내지 도 49의 양자 점 디바이스의 마그넷 라인(들)(121)은 본 명세서에서 논의된 마그넷 라인들(121)의 실시예들 중 임의의 것의 형태를 취할 수 있다. 예를 들어, 마그넷 라인(121)은 도전성 재료로 형성될 수 있고, 양자 웰 스택(146)에 형성될 수 있는 양자 점들(142) 중 하나 이상의 스핀 상태들에 영향을 미치기 위해 자기장들을 생성하는 전류 펄스들을 전도하는 데 사용될 수 있다. 일부 실시예들에서, 마그넷 라인(121)은 핵 및/또는 양자 점 스핀들을 재설정(또는 "스크램블링")하기 위해 펄스를 전도할 수 있다. 일부 실시예들에서, 마그넷 라인(121)은 양자 점 내의 전자를 특정의 스핀 상태로 초기화하기 위해 펄스를 전도할 수 있다. 일부 실시예들에서, 마그넷 라인(121)은 큐비트의 스핀이 커플링할 수 있는 연속적이고 진동하는 자기장을 제공하기 위해 전류를 전도할 수 있다. 마그넷 라인(121)은 이 실시예들의 임의의 적당한 조합, 또는 임의의 다른 적절한 기능을 제공할 수 있다.
일부 실시예들에서, 도 47 내지 도 49의 마그넷 라인(121)은 구리로 형성될 수 있다. 일부 실시예들에서, 마그넷 라인(121)은, 알루미늄과 같은, 초전도체로 형성될 수 있다. 도 47 내지 도 49에 예시된 마그넷 라인(121)은 트렌치들(107)과 비-코플래너이며, 또한 게이트들(106/108)과 비-코플래너이다. 일부 실시예들에서, 마그넷 라인(121)은 게이트들(106/108)로부터 거리(167)만큼 이격될 수 있다. 거리(167)는 (예컨대, 특정의 양자 점들(142)과의 자기장 상호작용의 원하는 강도에 기초하여) 임의의 적당한 값을 취할 수 있고; 일부 실시예들에서, 거리(167)는 25 나노미터 내지 1 마이크로미터(예컨대, 50 나노미터 내지 200 나노미터)일 수 있다.
일부 실시예들에서, 도 47 내지 도 49의 마그넷 라인(121)은 자성 재료로 형성될 수 있다. 예를 들어, 양자 점 디바이스(100)에 영구 자기장을 제공하기 위해 절연 재료(130)에서의 트렌치에 (코발트와 같은) 자성 재료가 퇴적될 수 있다.
도 47 내지 도 49의 마그넷 라인(121)은 임의의 적당한 치수를 가질 수 있다. 예를 들어, 마그넷 라인(121)은 25 내지 100 나노미터의 두께(169)를 가질 수 있다. 마그넷 라인(121)은 25 내지 100 나노미터의 폭(171)을 가질 수 있다. 일부 실시예들에서, 마그넷 라인(121)의 폭(171) 및 두께(169)는, 본 기술분야에 공지된 바와 같이, 전기적 인터커넥트들을 제공하는 데 사용되는 양자 점 디바이스(100)에서의 다른 도전성 라인들(도시되지 않음)의 폭 및 두께와, 제각기, 동일할 수 있다. 마그넷 라인(121)은 마그넷 라인(121)과 상호작용해야 하는 양자 점들(142)을 형성해야 하는 게이트들(106/108)의 수 및 치수에 의존할 수 있는 길이(173)를 가질 수 있다. 도 47 내지 도 49에 예시된 마그넷 라인(121)은 실질적으로 선형이지만, 그럴 필요는 없으며; 본 명세서에 개시된 마그넷 라인들(121)은 임의의 적당한 형상을 취할 수 있다. 도전성 비아들(123)은 마그넷 라인(121)과 접촉할 수 있다.
도전성 비아들(120, 122, 136, 및 123)은 절연 재료(130)에 의해 서로로부터 전기적으로 격리될 수 있고, 이들 모두는 도 1 내지 도 3을 참조하여 앞서 논의된 형태들 중 임의의 것을 취할 수 있다. 도 47 내지 도 49에 도시된 도전성 비아들의 특정의 배열은 단순히 예시적인 것이며, 임의의 전기적 라우팅 배열이 구현될 수 있다.
앞서 논의된 바와 같이, 트렌치(107-1)의 구조는 트렌치(107-2)의 구조와 동일할 수 있고; 이와 유사하게, 트렌치(107-1) 내의 그리고 그 주위의 게이트들(106/108)의 구조는 트렌치(107-2) 내의 그리고 그 주위의 게이트들(106/108)의 구조와 동일할 수 있다. 트렌치(107-1)와 연관된 게이트들(106/108)은 평행 트렌치(107-2)와 연관된 대응하는 게이트들(106/108)에 의해 미러링될 수 있고, 절연 재료(130)는 상이한 트렌치들(107-1 및 107-2)과 연관된 게이트들(106/108)을 분리시킬 수 있다. 상세하게는, 양자 웰 스택(146)에서 트렌치(107-1) 아래에(게이트들(106/108) 아래에) 형성된 양자 점들(142)은 양자 웰 스택(146)에서 트렌치(107-2) 아래에 있는(대응하는 게이트들(106/108) 아래에 있는) 상대 양자 점들(142)을 가질 수 있다. 일부 실시예들에서, 트렌치(107-1) 아래의 양자 점들(142)은 이 양자 점들(142)이 큐비트들로서 기능하고 양자 계산들을 수행하도록 (예컨대, 트렌치(107-1)와 연관된 게이트들(106/108)에 인가되는 전압들에 의해) 제어된다는 의미에서 "활성" 양자 점들로서 사용될 수 있다. 트렌치(107-2)와 연관된 양자 점들(142)은 이 양자 점들(142)이 트렌치(107-1) 아래의 양자 점들(142) 내의 전하에 의해 생성된 전기장을 검출함으로써 트렌치(107-1) 아래의 양자 점들(142)의 양자 상태를 감지할 수 있고, 트렌치(107-1) 아래의 양자 점들(142)의 양자 상태를 트렌치(107-2)와 연관된 게이트들(106/108)에 의해 검출될 수 있는 전기 신호들로 변환할 수 있다는 의미에서 "판독" 양자 점들로서 사용될 수 있다. 트렌치(107-1) 아래의 각각의 양자 점(142)은 트렌치(107-2) 아래의 그의 대응하는 양자 점(142)에 의해 판독될 수 있다. 따라서, 양자 점 디바이스(100)는 양자 계산 및 양자 계산의 결과들을 판독할 수 있는 능력 둘 다를 가능하게 해준다.
본 명세서에 개시된 양자 점 디바이스들(100)은 임의의 적당한 기법들을 사용하여 제조될 수 있다. 일부 실시예들에서, 도 47 내지 도 49의 양자 점 디바이스(100)의 제조는 도 4 및 도 5를 참조하여 앞서 기술된 바와 같이 시작될 수 있지만; 어셈블리(202)의 양자 웰 스택(146)에 핀들(104)을 형성하는 대신에, 제조는 도 50 내지 도 71에 예시된(그리고 이하에서 기술된) 바와 같이 진행될 수 있다. 비록 도 50 내지 도 71을 참조하여 이하에서 논의되는 특정의 제조 동작들이 양자 점 디바이스(100)의 특정의 실시예를 제조하는 것으로서 예시되어 있지만, 이 동작들은, 본 명세서에서 논의되는 바와 같이, 양자 점 디바이스(100)의 많은 상이한 실시예들을 제조하는 데 적용될 수 있다. 도 50 내지 도 71을 참조하여 이하에서 논의되는 요소들 중 임의의 것은 앞서 논의된(또는 본 명세서에서 달리 개시된) 그 요소들의 실시예들 중 임의의 것의 형태를 취할 수 있다.
도 50은 어셈블리(202)(도 5)의 양자 웰 스택(146) 상에 게이트 유전체(114)의 층을 제공한 후의 어셈블리(1204)의 단면도이다. 일부 실시예들에서, 게이트 유전체(114)는 원자 층 퇴적(ALD), 또는 임의의 다른 적당한 기법에 의해 제공될 수 있다.
도 51은 어셈블리(1204)(도 50) 상에 절연 재료(128)를 제공한 후의 어셈블리(1206)의 단면도이다. 앞서 논의된 바와 같이, 임의의 적당한 재료가 트렌치들(107)을 서로로부터 전기적으로 절연시키기 위해 절연 재료(128)로서 사용될 수 있다. 앞서 살펴본 바와 같이, 일부 실시예들에서, 절연 재료(128)는, 실리콘 산화물과 같은, 유전체 재료일 수 있다. 일부 실시예들에서, 게이트 유전체(114)는 절연 재료(128)의 퇴적 이전에 양자 웰 스택(146) 상에 제공되지 않을 수 있고; 그 대신에, (도 52 및 도 60 내지 도 65를 참조하여 이하에서 논의되는 바와 같이) 절연 재료(128)는 양자 웰 스택(146) 상에 직접 제공될 수 있으며, 게이트 유전체(114)는 트렌치들(107)이 형성된 후에 절연 재료(128)의 트렌치들(107) 내에 제공될 수 있다.
도 52는 어셈블리(1206)(도 51)의 절연 재료(128)에 트렌치들(107)을 형성한 후의 어셈블리(1208)의 단면도이다. 트렌치들(107)은 게이트 유전체(114)까지 아래로 연장될 수 있고, 본 기술분야에 공지된 임의의 적당한 종래의 리소그래피 프로세스를 사용하여 어셈블리(1206)를 패터닝하고 이어서 에칭함으로써 어셈블리(1206)에 형성될 수 있다. 예를 들어, 하드마스크가 절연 재료(128) 상에 제공될 수 있고, 포토레지스트가 하드마스크 상에 제공될 수 있으며; 트렌치들(107)이 형성되어야 하는 구역들을 식별하기 위해 포토레지스트가 패터닝될 수 있고, 하드마스크가 패터닝된 포토레지스트에 따라 에칭될 수 있으며, 절연 재료(128)가 에칭된 하드마스크에 따라 에칭될 수 있다(그 후에 남아 있는 하드마스크 및 포토레지스트가 제거될 수 있다). 일부 실시예들에서, 건식 및 습식 에칭 화학반응의 조합이 절연 재료(128)에 트렌치들(107)을 형성하는 데 사용될 수 있고, 적절한 화학반응은, 본 기술분야에 공지된 바와 같이, 어셈블리(1208)에 포함된 재료들에 의존할 수 있다. 비록 도 52(및 다른 첨부된 도면들)에 예시된 트렌치들(107)이 실질적으로 평행한 측벽들을 갖는 것으로 도시되어 있지만, 일부 실시예들에서, 트렌치들(107)은 테이퍼링되어, 양자 웰 스택(146)을 향해 좁아질 수 있다. 도 53은 트렌치(107)를 통해 도 52의 섹션 A-A를 따라 취해진 어셈블리(1208)의 뷰이다(반면에 도 52는 도 53의 섹션 D-D를 따라 취해진 어셈블리(1208)를 예시하고 있다). 도 54 내지 도 57은 도 53의 시점(perspective)을 유지한다.
앞서 살펴본 바와 같이, 일부 실시예들에서, (도 50을 참조하여 앞서 논의된 바와 같이, 절연 재료(128)가 처음에 퇴적되기 전에 대신에) 게이트 유전체(114)가 트렌치들(107)에 제공될 수 있다. 예를 들어, 게이트 유전체(114)는 도 78을 참조하여 이하에서 논의되는 방식으로(예컨대, ALD를 사용하여) 트렌치들(107)에 제공될 수 있다. 그러한 실시예들에서, 게이트 유전체(114)는 트렌치들(107)의 하부에 배치될 수 있고, 트렌치들(107)의 측벽들 상으로 위쪽으로 연장될 수 있다.
도 54는 어셈블리(1208)(도 52 및 도 53) 상에 게이트 금속(110) 및 하드마스크(116)를 제공한 후의 어셈블리(1210)의 단면도이다. 하드마스크(116)는, 실리콘 질화물 또는 탄소 도핑된 질화물과 같은, 전기 절연 재료로 형성될 수 있다. 어셈블리(1210)의 게이트 금속(110)은 트렌치들(107)을 충전시키고 절연 재료(128) 위로 연장될 수 있다.
도 55는 어셈블리(1210)(도 54)의 하드마스크(116)를 패터닝한 후의 어셈블리(1212)의 단면도이다. 하드마스크(116)에 도포된 패턴은, 이하에서 논의되는 바와 같이, 게이트들(106)을 위한 위치들에 대응할 수 있다. 레지스트를 도포하고, 리소그래피를 사용하여 레지스트를 패터닝하며, 이어서 하드마스크를 (건식 에칭 또는 임의의 적절한 기법을 사용하여) 에칭하는 것에 의해 하드마스크(116)가 패터닝될 수 있다.
도 56은 패터닝된 하드마스크(116)에 의해 보호되지 않는 게이트 금속(110)을 제거하여 게이트들(106)을 형성하도록 어셈블리(1212)(도 55)를 에칭한 후의 어셈블리(1214)의 단면도이다. 게이트 금속(110)의 에칭은 특정의 트렌치(107)와 연관된 다수의 게이트들(106)을 형성할 수 있고, 또한 (예컨대, 도 47에 예시된 바와 같이) 상이한 트렌치들(107)과 연관된 게이트들(106)에 대응하는 게이트 금속(110)의 부분들을 분리시킬 수 있다. 일부 실시예들에서, 도 56에 예시된 바와 같이, 에칭되는 게이트 금속(110)이 에칭 제거된 후에 게이트 유전체(114)가 양자 웰 스택(146) 상에 남아 있을 수 있고; 다른 실시예들에서, 게이트 유전체(114)가 또한 게이트 금속(110)의 에칭 동안 에칭될 수 있다. 그러한 실시예들의 예들은 도 76 내지 도 79를 참조하여 이하에서 논의된다.
도 57은 어셈블리(1214)(도 56) 상에 스페이서 재료(132)를 제공한 후의 어셈블리(1216)의 단면도이다. 도 58은 인접 게이트들(106) 사이의 영역을 통해, 도 57의 섹션 D-D를 따라 취해진 어셈블리(1216)의 뷰이다(반면에 도 57은 트렌치(107)를 따라, 도 58의 섹션 A-A를 따라 취해진 어셈블리(1216)를 예시하고 있다). 스페이서 재료(132)는, 예를 들어, 스페이서들(134)을 참조하여 앞서 논의된 재료들 중 임의의 것을 포함할 수 있고, 임의의 적당한 기법을 사용하여 퇴적될 수 있다. 예를 들어, 스페이서 재료(132)는 화학적 기상 퇴적(CVD) 또는 원자 층 퇴적(ALD)에 의해 퇴적된 질화물 재료(예컨대, 실리콘 질화물)일 수 있다. 도 57 및 도 58에 예시된 바와 같이, 스페이서 재료(132)는 어셈블리(1214) 상에 컨포멀하게(conformally) 퇴적될 수 있다.
도 59는 어셈블리(1216)(도 57 및 도 58) 상에 캡핑 재료(capping material)(133)를 제공한 후의 어셈블리(1218)의 단면도이다. 도 60은 인접 게이트들(106) 사이의 영역을 통해, 도 59의 섹션 D-D를 따라 취해진 어셈블리(1218)의 뷰이다(반면에 도 59는 트렌치(107)를 따라, 도 60의 섹션 A-A를 따라 취해진 어셈블리(1218)를 예시하고 있다). 캡핑 재료(133)는 임의의 적당한 재료일 수 있고; 예를 들어, 캡핑 재료(133)는 CVD 또는 ALD에 의해 퇴적된 실리콘 산화물일 수 있다. 도 59 및 도 60에 예시된 바와 같이, 캡핑 재료(133)는 어셈블리(1216) 상에 컨포멀하게 퇴적될 수 있다.
도 61은 어셈블리(1218)(도 59 및 도 60) 상에 희생 재료(sacrificial material)(135)를 제공한 후의 어셈블리(1220)의 단면도이다. 도 62는 인접 게이트들(106) 사이의 영역을 통해, 도 61의 섹션 D-D를 따라 취해진 어셈블리(1220)의 뷰이다(반면에 도 61은 트렌치(107)를 통해, 도 62의 섹션 A-A를 따라 취해진 어셈블리(1220)를 예시하고 있다). 희생 재료(135)는 캡핑 재료(133)를 완전히 커버하도록 어셈블리(1218) 상에 퇴적될 수 있고, 이어서 희생 재료(135)는 캡핑 재료(133)의 부분들(137)을 노출시키도록 리세싱될 수 있다. 상세하게는, 게이트 금속(110) 상에서 하드마스크(116) 근방에 배치된 캡핑 재료(133)의 부분들(137)은 희생 재료(135)에 의해 커버되지 않을 수 있다. 도 62에 예시된 바와 같이, 인접 게이트들(106) 사이의 영역에 배치된 캡핑 재료(133) 전부는 희생 재료(135)에 의해 커버될 수 있다. 희생 재료(135)의 리세싱은, 건식 에칭과 같은, 임의의 에칭 기법에 의해 달성될 수 있다. 희생 재료(135)는, 하부 반사방지 코팅(bottom anti-reflective coating)(BARC)과 같은, 임의의 적당한 재료일 수 있다.
도 63은 어셈블리(1220)(도 61 및 도 62)의 캡핑 재료(133)의 노출된 부분들(137)을 처리하여(treating), 캡핑 재료(133)의 나머지에 대해 노출된 부분들(137)의 에칭 특성들을 변화시킨 후의 어셈블리(1222)의 단면도이다. 도 64는 인접 게이트들(106) 사이의 영역을 통해, 도 63의 섹션 D-D를 따라 취해진 어셈블리(1222)의 뷰이다(반면에 도 63은 트렌치(107)를 통해, 도 64의 섹션 A-A를 따라 취해진 어셈블리(1222)를 예시하고 있다). 일부 실시예들에서, 이 처리는 주입 도스(implant dose)가 부분들(137)에서의 조성 변화를 야기하고 에칭 특성들의 원하는 변화를 달성하기에 충분히 높은 하이-도스 이온 주입(high-dose ion implant)을 수행하는 것을 포함할 수 있다.
도 65는 어셈블리(1222)(도 63 및 도 64)의 희생 재료(135) 및 비노출된 캡핑 재료(133)를 제거한 후의 어셈블리(1224)의 단면도이다. 도 66은 인접 게이트들(106) 사이의 영역을 통해, 도 65의 섹션 D-D를 따라 취해진 어셈블리(1224)의 뷰이다(반면에 도 65는 트렌치(107)를 통해, 도 66의 섹션 A-A를 따라 취해진 어셈블리(1224)를 예시하고 있다). 희생 재료(135)는 임의의 적당한 기법을 사용하여(예컨대, 애싱(ashing) 및 그에 뒤따른 세정(cleaning) 단계에 의해) 제거될 수 있고, 미처리된 캡핑 재료(133)는 임의의 적당한 기법을 사용하여(예컨대, 에칭에 의해) 제거될 수 있다. 캡핑 재료(133)가 (예컨대, 도 63 및 도 64를 참조하여 앞서 논의된 바와 같이) 이온 주입에 의해 처리되는 실시예들에서, 미처리된 캡핑 재료(133)를 제거하기 전에 주입된 이온들을 캡핑 재료(133)의 부분들(137)에 혼입(incorporate)시키기 위해 고온 어닐링(high temperature anneal)이 수행될 수 있다. 어셈블리(1224) 내의 남아 있는 처리된 캡핑 재료(133)는, 게이트(106)의 "상부들"에 근접하여 배치되고 게이트들(106)의 "측면들" 상에 배치된 스페이서 재료(132) 위로 연장되는, 캡핑 구조체들(capping structures)(145)을 제공할 수 있다.
도 67은 게이트들(106)의 측면들 및 상부 상의(예컨대, 하드마스크(116) 및 게이트 금속(110)의 측면들 및 상부 상의) 스페이서 재료(132)는 남겨둔 채로, 캡핑 구조체(145)에 의해 보호되지 않는 어셈블리(1224)(도 65 및 도 66)의 스페이서 재료(132)를 방향성으로 에칭한(directionally etching) 후의 어셈블리(1226)의 단면도이다. 도 68은 인접 게이트들(106) 사이의 영역을 통해, 도 67의 섹션 D-D를 따라 취해진 어셈블리(1226)의 뷰이다(반면에 도 67은 트렌치(107)를 통해, 도 68의 섹션 A-A를 따라 취해진 어셈블리(1226)를 예시하고 있다). 스페이서 재료(132)의 에칭은, 게이트들(106)의 측면들 및 상부들 상의 스페이서 재료(135)는 남겨두면서, (도 67 및 도 68에 예시된 바와 같이) 게이트들(106) 사이의 구역 중 일부에 있는 스페이서 재료(132)를 제거하기 위해 스페이서 재료(132)를 "아래쪽으로" 에칭하는, 이방성 에칭일 수 있다. 일부 실시예들에서, 이방성 에칭은 건식 에칭일 수 있다. 도 69 내지 도 71은 도 67의 단면 시점(cross-sectional perspective)을 유지한다.
도 69는 어셈블리(1226)(도 67 및 도 68)로부터 캡핑 구조체들(145)을 제거한 후의 어셈블리(1228)의 단면도이다. 캡핑 구조체들(145)은 임의의 적당한 기법(예컨대, 습식 에칭)을 사용하여 제거될 수 있다. 어셈블리(1228)에 남아 있는 스페이서 재료(132)는 게이트들(106)의 측면들 상에 배치된 스페이서들(134), 및 게이트들(106)의 상부 상에 배치된 부분들(139)을 포함할 수 있다.
도 70은 어셈블리(1228)(도 69) 상에 게이트 금속(112)을 제공한 후의 어셈블리(1230)의 단면도이다. 게이트 금속(112)은 게이트들(106) 중 인접 게이트들 사이의 구역들을 충전시킬 수 있고, 게이트들(106)의 상부들 위로 그리고 스페이서 재료 부분들(139) 위로 연장될 수 있다. 어셈블리(1230)의 게이트 금속(112)은 (게이트들(106) 사이의) 트렌치들(107)을 충전시키고 절연 재료(128) 위로 연장될 수 있다.
도 71은 게이트들(106) 위의 게이트 금속(112)을 제거하는 것은 물론, 하드마스크(116) 위의 스페이서 재료 부분들(139)을 제거하도록 어셈블리(1230)(도 70)를 평탄화한 후의 어셈블리(1232)의 단면도이다. 일부 실시예들에서, 어셈블리(1230)는 화학 기계적 폴리싱(CMP) 기법을 사용하여 평탄화될 수 있다. 어셈블리(1230)의 평탄화는 또한, 일부 실시예들에서, 하드마스크(116)의 일부를 제거할 수 있다. 남아 있는 게이트 금속(112) 중 일부는 게이트들(106) 중 인접 게이트들 사이의 구역들을 충전시킬 수 있는 반면, 남아 있는 게이트 금속(112)의 다른 부분들(150)은 게이트들(106)의 "외부에" 위치될 수 있다. 어셈블리(1232)는 도 47 내지 도 49의 양자 점 디바이스(100)를 형성하도록 실질적으로 도 18 내지 도 33을 참조하여 앞서 논의된 바와 같이 추가로 프로세싱될 수 있다.
도 47 내지 도 49에 예시된 양자 점 디바이스(100)의 실시예에서, 마그넷 라인(121)은 트렌치들(107)의 종방향 축들에 평행하게 배향된다. 다른 실시예들에서, 도 47 내지 도 49의 양자 점 디바이스(100)의 마그넷 라인(121)은 트렌치들(107)의 종방향 축들에 평행하게 배향되지 않을 수 있으며; 예를 들어, 도 34 내지 도 36을 참조하여 앞서 논의된 마그넷 라인 배열들 중 임의의 것이 사용될 수 있다.
비록 단일 마그넷 라인(121)이 도 47 내지 도 49에 예시되어 있지만, 양자 점 디바이스(100)의 그 실시예에 다수의 마그넷 라인들(121)(예컨대, 트렌치들(107)의 종방향 축들에 평행한 다수의 마그넷 라인들(121))이 포함될 수 있다. 예를 들어, 도 47 내지 도 49의 양자 점 디바이스(100)는 트렌치(107-1)에 근접하여 예시된 마그넷 라인(121)과 대칭 방식으로 트렌치(107-2)에 근접한 제2 마그넷 라인(121)을 포함할 수 있다. 일부 실시예들에서, 다수의 마그넷 라인들(121)이 양자 점 디바이스(100)에 포함될 수 있고, 이 마그넷 라인들(121)은 서로 평행할 수 있거나 그렇지 않을 수 있다. 예를 들어, 일부 실시예들에서, 양자 점 디바이스(100)는 서로 수직하게 배향된 2개(또는 그 이상)의 마그넷 라인(121)을 포함할 수 있다.
앞서 논의된 바와 같이, 도 47 내지 도 49(그리고 도 50 내지 도 71)에 예시된 실시예에서, 게이트 금속(112)과 트렌치(107)의 근접 측벽들 사이에 y-방향으로 임의의 상당한 스페이서 재료가 없을 수 있다. 다른 실시예들에서, 게이트 금속(112)과 트렌치(107)의 측벽들 사이에 y-방향으로 스페이서들(134)이 또한 배치될 수 있다. 그러한 실시예의 단면도가 도 72에 도시되어 있다(도 49의 단면도와 유사함). 그러한 양자 점 디바이스(100)를 제조하기 위해, 도 59 내지 도 68을 참조하여 앞서 논의된 동작들이 수행되지 않을 수 있고; 그 대신에, 도 57 및 도 58의 어셈블리(1216)의 스페이서 재료(132)는 게이트들(106)의 측면들 상에 그리고 트렌치(107)의 측벽들 상에 스페이서들(134)을 형성하도록 (도 67 및 도 68을 참조하여 논의된 바와 같이) 이방성으로 에칭될(anisotropically etched) 수 있다. 도 73은 (도 68의 어셈블리(1226)를 대신하는) 그러한 프로세스에 의해 형성될 수 있는 어셈블리(1256)의 단면도이고; 어셈블리(1256)의 섹션 A-A를 따른 뷰는 도 69와 유사할 수 있지만, 스페이서 재료 부분들(139)을 포함하지 않을 수 있다. 어셈블리(1256)는 양자 점 디바이스(100)를 형성하도록 도 70 및 도 71(또는 본 명세서에서 논의된 다른 실시예들)을 참조하여 앞서 논의된 바와 같이 추가로 프로세싱될 수 있다.
앞서 살펴본 바와 같이, 양자 점 디바이스(100)는 임의의 원하는 사이즈의 어레이로 배열된 다수의 트렌치들(107)을 포함할 수 있다. 예를 들어, 도 74는 2차원 어레이로 배열된 다수의 트렌치들(107)을 갖는 양자 점 디바이스(100)의, 도 3의 뷰와 같은, 상부 단면도이다. 마그넷 라인들(121)이 도 74에는 묘사되어 있지 않지만, 그것들이 임의의 원하는 배열들로 포함될 수 있다. 도 74에 예시된 특정의 예에서, 트렌치들(107)은 쌍을 이루어 배열될 수 있으며, 각각의 쌍은, 앞서 논의된 바와 같이, "활성" 트렌치(107) 및 "판독" 트렌치(107)를 포함한다. 도 74에서의 트렌치들(107)의 특정의 수 및 배열은 단순히 예시적인 것이며, 임의의 원하는 배열이 사용될 수 있다. 이와 유사하게, 양자 점 디바이스(100)는 2차원 어레이로 배열된 핀들(104)(및 도 1 내지 도 3을 참조하여 앞서 논의된 바와 같은, 동반 게이트들(accompanying gates))의 다수의 세트들을 포함할 수 있다.
앞서 살펴본 바와 같이, 단일 트렌치(107)는, 도핑된 영역(140)에 의해 트렌치를 따라 이격된, 게이트들(106/108)의 다수의 그룹들을 포함할 수 있다. 도 75는 다양한 실시예들에 따른, 단일 트렌치(107)에서 양자 웰 스택(146) 위에 적어도 부분적으로 배치된 게이트들의 다수의 그룹들(180)을 갖는 그러한 양자 점 디바이스(100)의 일 예의 단면도이다. 그룹들(180) 각각은 본 명세서에서 논의된 게이트들(106/108)의 실시예들 중 임의의 것의 형태를 취할 수 있는 게이트들(106/108)(예시의 편의를 위해 도 75에 라벨링되지 않음)을 포함할 수 있다. 도핑된 영역(140)(및 그의 계면 재료(141))은 2개의 인접 그룹(180)(도 75에서 그룹들(180-1 및 180-2)로서 라벨링됨) 사이에 배치될 수 있고, 양쪽 그룹들(180)에 대한 공통 저장소를 제공할 수 있다. 일부 실시예들에서, 이 "공통의" 도핑된 영역(140)은 단일 도전성 비아(136)에 의해 전기적으로 접촉될 수 있다. 도 75에 예시된 게이트들(106/108)의 특정의 수, 및 그룹들(180)의 특정의 수는 단순히 예시적인 것이며, 트렌치(107)는 임의의 적당한 수의 그룹들(180)로 배열된 임의의 적당한 수의 게이트들(106/108)을 포함할 수 있다. 도 75의 양자 점 디바이스(100)는 또한, 원하는 바에 따라 배열된, 하나 이상의 마그넷 라인(121)을 포함할 수 있다. 이와 유사하게, 핀들을 포함하는 양자 점 디바이스(100)의 실시예들에서, 단일 핀(104)은, 핀을 따라 이격된, 게이트들(106/108)의 다수의 그룹들을 포함할 수 있다.
도 47 내지 도 49를 참조하여 앞서 논의된 바와 같이, 게이트 유전체(114)가 게이트들(108 및 106) 간에 공통으로 공유되는 층이 아니라, 그 대신에 스페이서들(134) 사이의 트렌치(107) 상에 개별적으로 퇴적되는 일부 실시예들에서, 게이트 유전체(114)는 스페이서들(134)의 측면들보다 위쪽으로 적어도 부분적으로 연장될 수 있고, 게이트 금속(112)은 스페이서들(134) 상의 게이트 유전체(114)의 부분들 사이에 연장될 수 있다. 도 76 내지 도 79는 다양한 실시예들에 따른, 양자 점 디바이스(100)의 그러한 실시예의 제조에서의 다양한 대안의 스테이지들을 예시하고 있다. 상세하게는, (이하에서 논의되는 바와 같은) 도 76 내지 도 79에 예시된 동작들은 도 56 내지 도 70에 예시된 동작들을 대신할 수 있다.
도 76은 패터닝된 하드마스크(116)에 의해 보호되지 않는 게이트 금속(110) 및 게이트 유전체(114)를 제거하여 게이트들(106)을 형성하도록 어셈블리(1212)(도 55)를 에칭한 후의 어셈블리(1258)의 단면도이다.
도 77은 어셈블리(1258)(도 76)의 게이트들(106)의 측면들 상에(예컨대, 하드마스크(116), 게이트 금속(110), 및 게이트 유전체(114)의 측면들 상에) 스페이서들(134)을 그리고 게이트들(106) 위에(예컨대, 하드마스크(116) 상에) 스페이서 재료 부분들(139)을 제공한 후의 어셈블리(1260)의 단면도이다. 스페이서 재료 부분들(139)/스페이서들(134)의 제공은, 예를 들어, 도 57 내지 도 69 또는 도 72를 참조하여 앞서 논의된 형태들 중 임의의 것을 취할 수 있다.
도 78은 어셈블리(1260)(도 77)의 게이트들(106) 사이의 트렌치(107)에 게이트 유전체(114)를 제공한 후의 어셈블리(1262)의 단면도이다. 일부 실시예들에서, 어셈블리(1260)의 게이트들(106) 사이에 제공된 게이트 유전체(114)는 원자 층 퇴적(ALD)에 의해 형성될 수 있고, 도 78에 예시된 바와 같이, 게이트들(106) 사이의 노출된 양자 웰 스택(146)을 커버할 수 있고, 인접 스페이서들(134) 상으로 연장될 수 있다.
도 79는 어셈블리(1262)(도 78) 상에 게이트 금속(112)을 제공한 후의 어셈블리(1264)의 단면도이다. 게이트 금속(112)은 게이트들(106) 중 인접 게이트들 사이의 트렌치(107) 내의 구역들을 충전시킬 수 있고, 도시된 바와 같이, 게이트들(106)의 상부들 위로 연장될 수 있다. 게이트 금속(112)의 제공은, 예를 들어, 도 70을 참조하여 앞서 논의된 형태들 중 임의의 것을 취할 수 있다. 어셈블리(1264)는, 예를 들어, 도 71을 참조하여 앞서 논의된 바와 같이 추가로 프로세싱될 수 있다.
일부 실시예들에서, 도 78 및 도 79에 예시된 것들과 같은 게이트들(108)을 위한 게이트 유전체(114) 및 게이트 금속(112)을 퇴적시키기 위한 기법들은 도 70 및 도 71에 예시된 것들에 대한 대안의 제조 단계들을 사용하여 게이트들(108)을 형성하는 데 사용될 수 있다. 예를 들어, 절연 재료(130)는 어셈블리(1228)(도 69) 상에 퇴적될 수 있고, 게이트(108)가 배치되어야 하는 구역들을 노출시키도록 절연 재료(130)가 "개방될(opened)" 수 있고, 게이트 유전체(114) 및 게이트 금속(112)의 층이 (예컨대, 도 78 및 도 79를 참조하여 논의된 바와 같이) 개구부들을 충전시키도록 이 구조체 상에 퇴적될 수 있고, 결과적인 구조체는 (예컨대, 도 71을 참조하여 앞서 논의된 바와 같이) 과잉 게이트 유전체(114) 및 게이트 금속(112)을 제거하도록 폴리싱 백될 수 있으며, 최외측 게이트들(106)의 측면들에 있는 절연 재료(130)는 양자 웰 스택(147)을 노출시키도록 개방될 수 있고, 노출된 양자 웰 스택(147)은 (예컨대, 도 22 및 도 23을 참조하여 앞서 논의된 바와 같이) 도핑되어 계면 재료(141)를 갖출 수 있으며, 개구부들은 도 24 및 도 25의 어셈블리(236)와 같은 어셈블리를 형성하도록 절연 재료(130)로 다시 충전될 수 있다. 추가 프로세싱은 본 명세서에 기술된 바와 같이 수행될 수 있다.
일부 실시예들에서, 양자 점 디바이스(100)는 양자 점 디바이스 패키지를 형성하기 위해 다이(die)에 포함되고 패키지 기판에 커플링될 수 있다. 예를 들어, 도 80은 도 48의 양자 점 디바이스(100) 및 그 위에 배치된 도전성 경로 층들(303)을 포함하는 다이(302)의 측단면도인 반면, 도 81은 다이(302) 및 다른 다이(350)가 (예컨대, SoC(system-on-a-chip) 배열로) 패키지 기판(304)에 커플링되는 양자 점 디바이스 패키지(300)의 측단면도이다. 예시의 절약을 위해 양자 점 디바이스(100)의 상세들이 도 81로부터 생략되어 있다. 앞서 살펴본 바와 같이, 도 80 및 도 81에 예시된 특정의 양자 점 디바이스(100)는 도 2 및 도 48에 예시된 실시예들과 유사한 형태를 취할 수 있지만, 본 명세서에 개시된 양자 점 디바이스들(100) 중 임의의 것이 다이(예컨대, 다이(302)에 포함되고 패키지 기판(예컨대, 패키지 기판(304))에 커플링될 수 있다. 상세하게는, 양자 점 디바이스(100)의 다양한 실시예들을 참조하여 본 명세서에서 논의된 임의의 수의 핀들(104) 또는 트렌치들(107), 게이트들(106/108), 도핑된 영역들(140), 마그넷 라인들(121), 및 다른 컴포넌트들이 다이(302)에 포함될 수 있다.
다이(302)는 제1 면(face)(320) 및 대향하는 제2 면(322)을 포함할 수 있다. 베이스(102)는 제2 면(322)에 근접할 수 있고, 양자 점 디바이스(100)의 다양한 컴포넌트들로부터의 도전성 경로들(315)은 제1 면(320)에 배치된 도전성 콘택트들(365)까지 연장될 수 있다. 도전성 경로들(315)은 도전성 비아들, 도전성 라인들, 및/또는 도전성 비아들과 라인들의 임의의 조합을 포함할 수 있다. 예를 들어, 도 80은 (마그넷 라인(121)과 연관된 도전성 콘택트(365) 사이에 연장되는) 하나의 도전성 경로(315)가 도전성 비아(123), 도전성 라인(393), 도전성 비아(398), 및 도전성 라인(396)을 포함하는 일 실시예를 예시하고 있다. 보다 많은 또는 보다 적은 구조체들이 도전성 경로들(315)에 포함될 수 있고, 유사한 도전성 경로들(315)이 도전성 콘택트들(365) 중 하나와 게이트들(106/108), 도핑된 영역들(140), 또는 양자 점 디바이스(100)의 다른 컴포넌트들 중 하나 사이에 제공될 수 있다. 일부 실시예들에서, 다이(302)(및, 이하에서 논의되는, 패키지 기판(304))의 도전성 라인들은 도면의 평면 안으로 들어가고 그로부터 나오게(into and out of) 연장되어, 다이(302) 내의 다양한 요소들로의 및/또는 그들로부터의 전기 신호들을 라우팅하기 위한 도전성 경로들을 제공할 수 있다.
다이(302)에서의 도전성 경로들(315)을 제공하는 도전성 비아들 및/또는 라인들은 임의의 적당한 기법들을 사용하여 형성될 수 있다. 그러한 기법들의 예들은 서브트랙티브(subtractive) 제조 기법들, 애디티브 또는 세미-애디티브(additive or semi-additive) 제조 기법들, 싱글 다마신(single Damascene) 제조 기법들, 듀얼 다마신(dual Damascene) 제조 기법들, 또는 임의의 다른 적당한 기법을 포함할 수 있다. 일부 실시예들에서, 산화물 재료(390)의 층들 및 질화물 재료(391)의 층들은 도전성 경로들(315)에서의 다양한 구조체들을 근접 구조체들로부터 절연시킬 수 있고, 그리고/또는 제조 동안 에칭 스톱들(etch stops)로서 역할할 수 있다. 일부 실시예들에서, 도전성 재료와 절연 재료 사이의 기계적 접착력을 개선시키기 위해 다이(302)의 도전성 재료와 근접 절연 재료 사이에 접착 층(도시되지 않음)이 배치될 수 있다.
게이트들(106/108), 도핑된 영역들(140), 및 양자 웰 스택(146)(은 물론 근접 도전성 비아들/라인들)은 양자 점 디바이스(100)의 "디바이스 층"의 일부라고 지칭될 수 있다. 도전성 라인들(393)은 금속 1(Metal 1) 또는 "M1" 인터커넥트 층이라고 지칭될 수 있고, 디바이스 층 내의 구조체들을 다른 인터커넥트 구조체들에 커플링시킬 수 있다. 도전성 비아들(398) 및 도전성 라인들(396)은 금속 2(Metal 2) 또는 "M2" 인터커넥트 층이라고 지칭될 수 있고, M1 인터커넥트 층 바로 위에 형성될 수 있다.
솔더 레지스트 재료(367)는 도전성 콘택트들(365) 주위에 배치될 수 있고, 일부 실시예들에서 도전성 콘택트들(365) 상으로 연장될 수 있다. 솔더 레지스트 재료(367)는 폴리이미드 또는 유사한 재료일 수 있거나, 임의의 적절한 타입의 패키징 솔더 레지스트 재료일 수 있다. 일부 실시예들에서, 솔더 레지스트 재료(367)는 포토이미징가능(photoimageable) 폴리머들을 포함한 액체 또는 드라이 필름(dry film) 재료일 수 있다. 일부 실시예들에서, 솔더 레지스트 재료(367)는 비-포토이미징가능(non-photoimageable)일 수 있다(그리고 그에서의 개구부들은 레이저 드릴링 또는 마스크 에칭(masked etch) 기법들을 사용하여 형성될 수 있다). 도전성 콘택트들(365)은 다른 컴포넌트들(예컨대, 이하에서 논의되는 바와 같은, 패키지 기판(304), 또는 다른 컴포넌트)을 양자 점 디바이스(100) 내의 도전성 경로들(315)에 커플링시키기 위한 콘택트들을 제공할 수 있으며, 임의의 적당한 도전성 재료(예컨대, 초전도 재료)로 형성될 수 있다. 예를 들어, 이하에서 논의되는 바와 같이, 다이(302)를 다른 컴포넌트(예컨대, 회로 보드)와 기계적으로 그리고/또는 전기적으로 커플링시키기 위해 솔더 본드들이 하나 이상의 도전성 콘택트(365) 상에 형성될 수 있다. 도 80에 예시된 도전성 콘택트들(365)은 본드 패드들의 형태를 취하지만, 이하에서 논의되는 바와 같이, 다이(302)로의/로부터의 전기 신호들을 라우팅하기 위해 다른 제1 레벨 인터커넥트 구조체들(예컨대, 포스트들(posts))이 사용될 수 있다.
다이(302)에서의 도전성 경로들과 근접 절연 재료(예컨대, 절연 재료(130), 산화물 재료(390), 및 질화물 재료(391))의 조합은 다이(302)의 층간 유전체(ILD) 스택을 제공할 수 있다. 앞서 살펴본 바와 같이, 매우 다양한 설계들에 따라 전기 신호들을 라우팅하기 위해 인터커넥트 구조체들이 양자 점 디바이스(100) 내에 배열될 수 있다(상세하게는, 배열이 도 80 또는 다른 첨부 도면들 중 임의의 것에 묘사된 인터커넥트 구조체들의 특정의 구성으로 제한되지 않으며, 보다 많거나 보다 적은 인터커넥트 구조체들을 포함할 수 있다). 양자 점 디바이스(100)의 동작 동안, (전력 및/또는 입/출력(I/O) 신호들과 같은) 전기 신호들이 도전성 비아들 및/또는 라인들에 의해 제공되는 인터커넥트들을 통해, 그리고 패키지 기판(304)(이하에서 논의됨)의 도전성 경로들을 통해 양자 점 디바이스(100)의 게이트들(106/108), 마그넷 라인(들)(121), 및/또는 도핑된 영역들(140)(및/또는 다른 컴포넌트들)로 그리고/또는 그로부터 라우팅될 수 있다.
도전성 경로들(313, 317, 319(이하에서 논의됨), 및 315)에서의 구조체들, 및/또는 다이(302) 및/또는 패키지 기판(304)의 도전성 콘택트들에 대해 사용될 수 있는 예시적인 초전도 재료들은 알루미늄, 니오븀, 주석, 티타늄, 오스뮴, 아연, 몰리브덴, 탄탈륨, 바나듐, 또는 그러한 재료들의 합성물들(예컨대, 니오븀-티타늄, 니오븀-알루미늄, 또는 니오븀-주석)을 포함할 수 있다. 일부 실시예들에서, 도전성 콘택트들(365, 379, 및/또는 399)은 알루미늄을 포함할 수 있고, 제1 레벨 인터커넥트들(306) 및/또는 제2 레벨 인터커넥트들(308)은 인듐 기반 솔더를 포함할 수 있다.
앞서 살펴본 바와 같이, 도 81의 양자 점 디바이스 패키지(300)는 (하나 이상의 양자 점 디바이스(100)를 포함하는) 다이(302) 및 다이(350)를 포함할 수 있다. 이하에서 상세히 논의되는 바와 같이, 양자 점 디바이스 패키지(300)는 다이들(302 및 350)이 동작 동안 통신할 수 있도록 다이(302)와 다이(350) 사이에 전기 경로들을 포함할 수 있다. 일부 실시예들에서, 다이(350)는 다이(320)의 양자 점 디바이스(들)(100)에 대한 지원 또는 제어 기능을 제공할 수 있는 비-양자 로직 디바이스(non-quantum logic device)일 수 있다. 예를 들어, 이하에서 추가로 논의되는 바와 같이, 일부 실시예들에서, 다이(350)는 (예컨대, 임의의 공지된 워드 라인/비트 라인 또는 다른 어드레싱 아키텍처를 사용하여) 다이(320)로부터의 데이터의 기입 및 판독을 제어하기 위한 스위칭 매트릭스를 포함할 수 있다. 일부 실시예들에서, 다이(350)는 다이(302)에 포함된 양자 점 디바이스(들)(100)의 게이트들(106/108) 및/또는 도핑된 영역들(140)에 인가되는 전압들(예컨대, 마이크로파 펄스들)을 제어할 수 있다. 일부 실시예들에서, 다이(350)는 다이(302) 내의 양자 점 디바이스(들)(100)의 마그넷 라인(들)(121)에 마이크로파 펄스들을 제공하기 위한 마그넷 라인 제어 로직을 포함할 수 있다. 다이(350)는 다이(302)의 동작을 지원하기 위한 임의의 원하는 제어 회로부를 포함할 수 있다. 이 제어 회로부를 별도의 다이에 포함시킴으로써, 다이(302)의 제조가 단순화되고 양자 점 디바이스(들)(100)에 의해 수행되는 양자 계산들의 요구들에 초점을 맞출 수 있으며, 제어 로직(예컨대, 스위칭 어레이 로직)에 대한 종래의 제조 및 설계 프로세스들은 다이(350)를 형성하는 데 사용될 수 있다.
비록 단 하나의 "다이(350)"가 도 81에 예시되고 본 명세서에서 논의되지만, 다이(350)에 의해 제공되는 기능이, 일부 실시예들에서, 다수의 다이들(350)(예컨대, 패키지 기판(304)에 커플링된, 또는 공통 지원을 다이(302)와 다른 방식으로 공유하는 다수의 다이들)에 걸쳐 분포될 수 있다. 이와 유사하게, 다이(350)의 기능을 제공하는 하나 이상의 다이는 다이(302)의 기능을 제공하는 하나 이상의 다이를 지원할 수 있으며; 예를 들어, 양자 점 디바이스 패키지(300)는 하나 이상의 양자 점 디바이스(100)를 갖는 다수의 다이들을 포함할 수 있고, 다이(350)는 하나 이상의 그러한 "양자 점 디바이스 다이"와 통신할 수 있다.
다이(350)는 도 87의 비-양자 프로세싱 디바이스(2028)를 참조하여 이하에서 논의되는 형태들 중 임의의 것을 취할 수 있다. 다이(350)의 제어 로직이 다이(302)의 동작을 제어할 수 있는 메커니즘들은 전적으로 하드웨어인 실시예 또는 소프트웨어와 하드웨어 양태들을 겸비한 실시예의 형태를 취할 수 있다. 예를 들어, 다이(350)는 하나 이상의 프로세싱 유닛, 예컨대, 하나 이상의 마이크로프로세서에 의해 실행되는 알고리즘을 구현할 수 있다. 다양한 실시예들에서, 본 개시내용의 양태들은, 다이(350)에 구체화(예컨대, 저장)되거나 다이(350)에 커플링된 컴퓨터 판독가능 프로그램 코드를 갖는, 바람직하게는 비일시적인, 하나 이상의 컴퓨터 판독가능 매체(들)로 구체화되는 컴퓨터 프로그램 제품의 형태를 취할 수 있다. 다양한 실시예들에서, 그러한 컴퓨터 프로그램은, 예를 들어, 다이(350)(또는 부수 메모리(attendant memory))에 다운로드(업데이트)되거나 다이(350)의 제조 시에 저장될 수 있다. 일부 실시예들에서, 다이(350)는, 본 명세서에 기술된 바와 같이 다이(302)의 동작을 제어하는 그의 의도된 기능을 가능하게 하기 위한 임의의 다른 적당한 하드웨어 및/또는 소프트웨어와 함께, 적어도 하나의 프로세서 및 적어도 하나의 메모리 요소를 포함할 수 있다. 다이(350)의 프로세서는 본 명세서에서 논의된 활동들을 수행하기 위해 소프트웨어 또는 알고리즘을 실행할 수 있다. 다이(350)의 프로세서는 하나 이상의 인터커넥트 또는 버스를 경유하여(예컨대, 하나 이상의 도전성 경로(319)를 통해) 다른 시스템 요소들에 통신가능하게 커플링될 수 있다. 그러한 프로세서는, 비제한적 예로서, 마이크로프로세서, DSP(digital signal processor), FPGA(field-programmable gate array), PLA(programmable logic array), ASIC(application specific integrated circuit), 또는 가상 머신 프로세서를 포함한, 프로그래머블 로직을 제공하는 하드웨어, 소프트웨어, 또는 펌웨어의 임의의 조합을 포함할 수 있다. 다이(350)의 프로세서는, 예를 들어, DMA(direct-memory access) 구성으로, 다이(350)의 메모리 요소에 통신가능하게 커플링될 수 있다. 다이(350)의 메모리 요소는, DDR(double data rate) RAM(random access memory), SRAM(synchronous RAM), DRAM(dynamic RAM), 플래시, ROM(read-only memory), 광학 매체들, 가상 메모리 영역들, 자기 또는 테이프 메모리, 또는 임의의 다른 적당한 기술을 포함한, 임의의 적당한 휘발성 또는 비휘발성 메모리 기술을 포함할 수 있다. 일부 실시예들에서, "다이(350)"의 메모리 요소 및 프로세서는 그 자체가 전기적으로 통신하는 개별 물리적 다이들에 의해 제공될 수 있다. 다이(350)로 트래킹되거나 송신되는 정보는 임의의 데이터베이스, 레지스터, 제어 리스트, 캐시, 또는 스토리지 구조체 - 이들 모두는 임의의 적절한 타임프레임에서 참조될 수 있음 - 에서 제공될 수 있다. 다이(350)는 (예컨대, 도전성 경로들(319)을 경유하여) 네트워크 환경에서 데이터 또는 정보를 수신하고, 전송하며, 그리고/또는 다른 방식으로 통신하기 위한 적당한 인터페이스들을 추가로 포함할 수 있다.
일부 실시예들에서, 다이(350)는, 앞서 논의된 바와 같이, 양자 점들(142)을 초기화하고 조작하기 위해 (예컨대, 플런저, 장벽 게이트들, 및/또는 축적 게이트들(accumulation gates)로서 기능하는) 게이트들(106/108) 중 임의의 것에 적절한 전압들을 인가하도록 구성될 수 있다. 예를 들어, 플런저 게이트로서 기능하는 게이트(106/108)에 인가되는 전압을 제어함으로써, 다이(350)는 인접 장벽 게이트들에 의해 생성되는 터널 장벽들 사이에 에너지 밸리(energy valley)를 생성하기 위해 그 게이트 아래의 전기장을 변조할 수 있다. 다른 예에서, 장벽 게이트로서 기능하는 게이트(106/108)에 인가되는 전압을 제어함으로써, 다이(350)는 터널 장벽의 높이를 변화시킬 수 있다. 장벽 게이트가 2개의 플런저 게이트 사이에 터널 장벽을 설정하는 데 사용될 때, 장벽 게이트는 이 플런저 게이트들 아래에 형성될 수 있는 양자 점들(142) 사이에서 전하 캐리어들을 전달하는 데 사용될 수 있다. 장벽 게이트가 플런저 게이트와 축적 게이트 사이에 터널 장벽을 설정하는 데 사용될 때, 장벽 게이트는 축적 게이트를 경유하여 양자 점 어레이 안으로 그리고 그 밖으로(in and out of) 전하 캐리어들을 전달하는 데 사용될 수 있다. 용어 "축적 게이트"는 양자 점들(142)이 형성될 수 있는 구역과 전하 캐리어 저장소(예컨대, 도핑된 영역들(140)) 사이에 있는 구역에 2DEG를 형성하는 데 사용되는 게이트를 지칭할 수 있다. 축적 게이트에 인가되는 전압을 변경하는 것은 다이(350)가 축적 게이트 아래의 구역에 있는 전하 캐리어들의 수를 제어할 수 있게 해줄 수 있다. 예를 들어, 축적 게이트에 인가되는 전압을 변경하는 것은 단일 전하 캐리어들이 저장소로부터 양자 웰 층(152) 내로 그리고 그 반대로 전달될 수 있도록 게이트 아래의 구역에 있는 전하 캐리어들의 수를 감소시킬 수 있다.
앞서 살펴본 바와 같이, 다이(350)는 하나 이상의 마그넷 라인(들)(121)에 의해 생성되는 자기장을 제어함으로써 다이(302)의 양자 점 디바이스(들)(100)의 양자 점들(142) 내의 전하 캐리어들의 스핀들을 제어하기 위한 전기 신호들을 제공할 수 있다. 이러한 방식으로, 다이(350)는 큐비트 연산들을 구현하기 위해 양자 점들(142) 내의 전하 캐리어들의 스핀들을 초기화하고 조작할 수 있다. 다이(302)에 대한 자기장이 마이크로파 전송 라인에 의해 생성되는 경우, 다이(350)는 스핀 세차(spin precession)를 조작하기 위해 적절한 펄스 시퀀스들을 인가함으로써 전하 캐리어들의 스핀들을 설정/조작할 수 있다. 대안적으로, 다이(302)의 양자 점 디바이스(100)에 대한 자기장은 하나 이상의 펄스드 게이트(pulsed gates)를 갖는 마그넷(magnet)에 의해 생성될 수 있으며; 다이(350)는 펄스들을 이 게이트들에 인가할 수 있다.
일부 실시예들에서, 다이(350)는 (도전성 경로들(319)을 경유하여 패키지 기판(304)을 통해 다이(350)로 통신되는) 원하는 양자 연산들을 달성하기 위해 다이(302)의 요소들에 인가되는 제어 신호들의 값들을 결정(예컨대, 다양한 게이트들(106/108)에 인가될 전압들을 결정)하도록 구성될 수 있다. 다른 실시예들에서, 다이(350)는 다이(350)의 초기화 동안 제어 파라미터들 중 적어도 일부로(예컨대, 다양한 게이트들(106/108)에 인가될 전압들에 대한 값들로) 사전 프로그래밍될 수 있다.
양자 점 디바이스 패키지(300)(도 81)에서, 제1 레벨 인터커넥트들(306)은 다이(302)의 제1 면(320)과 패키지 기판(304)의 제2 면(326) 사이에 배치될 수 있다. 다이(302)의 제1 면(320)과 패키지 기판(304)의 제2 면(326) 사이에 배치된 제1 레벨 인터커넥트들(306)을 갖는 것(예컨대, 플립 칩 패키징 기법들의 일부로서 솔더 범프들을 사용하는 것)은 양자 점 디바이스 패키지(300)가 (다이(302)와 패키지 기판(304) 사이의 도전성 콘택트들이 다이(302)의 주변부 상에 위치되도록 제약되는) 종래의 와이어본드 기법들을 사용하여 달성될 수 있는 것보다 더 작은 풋프린트 및 더 높은 다이 대 패키지 기판 연결 밀도를 달성할 수 있게 해줄 수 있다. 예를 들어, 측면 길이 N을 갖는 정사각형 제1 면(320)을 갖는 다이(302)는, N2개의 플립 칩 인터커넥트들(제1 면(320)의 "풀 필드(full field)" 표면적 전체를 이용함)에 비해, 패키지 기판(304)에 대한 4N개의 와이어본드 인터커넥트만을 형성할 수 있다. 부가적으로, 일부 응용들에서, 와이어본드 인터커넥트들은 양자 점 디바이스(100)의 성능을 손상시키거나 다른 방식으로 방해할 수 있는 용납가능하지 않은 양의 열을 생성할 수 있다. 솔더 범프들을 제1 레벨 인터커넥트들(306)로서 사용하는 것은 양자 점 디바이스 패키지(300)가 다이(302)와 패키지 기판(304)을 커플링시키기 위해 와이어본드들을 사용하는 것에 비해 훨씬 더 낮은 기생 인덕턴스를 가질 수 있게 해줄 수 있고, 이는 다이(302)와 패키지 기판(304) 사이에서 통신되는 고속 신호들에 대한 신호 무결성의 개선을 가져올 수 있다. 이와 유사하게, 다이(350) 내의 전자 컴포넌트들(도시되지 않음)을 패키지 기판(304) 내의 도전성 경로들에 커플링시키기 위해, 도시된 바와 같이, 다이(350)의 도전성 콘택트들(371)과 패키지 기판(304)의 제2 면(326)에 있는 도전성 콘택트들(379) 사이에 제1 레벨 인터커넥트들(309)이 배치될 수 있다.
패키지 기판(304)은 제1 면(324) 및 대향하는 제2 면(326)을 포함할 수 있다. 도전성 콘택트들(399)은 제1 면(324)에 배치될 수 있고, 도전성 콘택트들(379)은 제2 면(326)에 배치될 수 있다. 솔더 레지스트 재료(314)는 도전성 콘택트들(379) 주위에 배치될 수 있고, 솔더 레지스트 재료(312)는 도전성 콘택트들(399) 주위에 배치될 수 있으며; 솔더 레지스트 재료들(314 및 312)은 솔더 레지스트 재료(367)를 참조하여 앞서 논의된 형태들 중 임의의 것을 취할 수 있다. 일부 실시예들에서, 솔더 레지스트 재료(312) 및/또는 솔더 레지스트 재료(314)가 생략될 수 있다. 도전성 경로들은 패키지 기판(304)의 제1 면(324)과 제2 면(326) 사이에 절연 재료(310)를 통해 연장되어, 임의의 원하는 방식으로 도전성 콘택트들(399)의 다양한 도전성 콘택트들을 도전성 콘택트들(379)의 다양한 도전성 콘택트들에 전기적으로 커플링시킬 수 있다. 절연 재료(310)는 유전체 재료(예컨대, ILD)일 수 있고, 예를 들어, 본 명세서에 개시된 절연 재료(130)의 실시예들 중 임의의 것의 형태를 취할 수 있다. 도전성 경로들은, 예를 들어, 하나 이상의 도전성 비아(395) 및/또는 하나 이상의 도전성 라인(397)을 포함할 수 있다.
예를 들어, 패키지 기판(304)은 다이(302)를 패키지 기판(304)의 제1 면(324) 상의 도전성 콘택트들(399)에 전기적으로 커플링시키기 위한 하나 이상의 도전성 경로(313)를 포함할 수 있고; 이 도전성 경로들(313)은 다이(302)가 양자 점 디바이스 패키지(300)에 커플링되는 회로 컴포넌트(예컨대, 이하에서 논의되는 바와 같은, 회로 보드 또는 인터포저)와 전기적으로 통신할 수 있게 해주는 데 사용될 수 있다. 패키지 기판(304)은 다이(350)를 패키지 기판(304)의 제1 면(324) 상의 도전성 콘택트들(399)에 전기적으로 커플링시키기 위한 하나 이상의 도전성 경로(319)를 포함할 수 있고; 이 도전성 경로들(319)은 다이(350)가 양자 점 디바이스 패키지(300)에 커플링되는 회로 컴포넌트(예컨대, 이하에서 논의되는 바와 같은, 회로 보드 또는 인터포저)와 전기적으로 통신할 수 있게 해주는 데 사용될 수 있다.
패키지 기판(304)은 다이(302)를 패키지 기판(304)을 통해 다이(350)에 전기적으로 커플링시키기 위한 하나 이상의 도전성 경로(317)를 포함할 수 있다. 상세하게는, 패키지 기판(304)은 패키지 기판(304)의 제2 면(326) 상의 도전성 콘택트들(379) 중 상이한 도전성 콘택트들을 커플링시키는 도전성 경로들(317)을 포함함으로써, 다이(302) 및 다이(350)가 이 상이한 도전성 콘택트들(379)에 커플링될 때, 다이(302)와 다이(350)는 패키지 기판(304)을 통해 통신할 수 있게 된다. 비록 다이(302) 및 다이(350)가 패키지 기판(304)의 동일한 제2 면(326) 상에 배치된 것으로 도 81에 예시되어 있지만, 일부 실시예들에서, 다이(302) 및 다이(350)는 패키지 기판(304)의 상이한 면들 상에(예컨대, 하나는 제1 면(324) 상에 그리고 하나는 제2 면(326) 상에) 배치될 수 있으며, 하나 이상의 도전성 경로(317)를 통해 통신할 수 있다.
일부 실시예들에서, 도전성 경로들(317)은 마이크로파 전송 라인들일 수 있다. 마이크로파 전송 라인들은 마이크로파 신호들의 효과적인 전송을 위해 구조화될 수 있고, 본 기술분야에 공지된 임의의 마이크로파 전송 라인들의 형태를 취할 수 있다. 예를 들어, 도전성 경로(317)는 코플래너 도광체, 스트립 라인(stripline), 마이크로스트립 라인(microstrip line), 또는 역 마이크로스트립 라인(inverted microstrip line)일 수 있다. 다이(350)는 ESR(electron spin resonance) 펄스들을 양자 점 디바이스(들)(100)에 제공하여 그 안에 형성되는 양자 점들(142)의 스핀 상태들을 조작하기 위해 마이크로파 펄스들을 도전성 경로들(317)을 따라 다이(302)에 제공할 수 있다. 일부 실시예들에서, 다이(350)는 도전성 경로(317)를 통해 전송되고 양자 점 디바이스(100)의 마그넷 라인(들)(121)에 자기장을 유도하고 양자 점(142)의 스핀-업(spin-up) 상태와 스핀-다운(spin-down) 상태 간의 천이를 야기하는 마이크로파 펄스를 생성할 수 있다. 일부 실시예들에서, 다이(350)는 도전성 경로(317)를 통해 전송되고 게이트(106/108)에 자기장을 유도하여 양자 점(142)의 스핀-업 상태와 스핀-다운 상태 간의 천이를 야기하는 마이크로파 펄스를 생성할 수 있다. 다이(350)는 임의의 그러한 실시예들, 또는 그러한 실시예들의 임의의 조합을 가능하게 해줄 수 있다.
다이(350)는 다이(302)에 포함된 양자 점 디바이스(들)(100)의 동작을 인에이블시키기 위해 임의의 적당한 제어 신호들을 다이(302)에 제공할 수 있다. 예를 들어, 다이(350)는 전압들을 (도전성 경로들(317)을 통해) 게이트들(106/108)에 제공할 수 있고, 그로써 양자 웰 스택(146)에서의 에너지 프로파일을 튜닝할 수 있다.
일부 실시예들에서, 양자 점 디바이스 패키지(300)는, 패키지 기판(304)이 패키지 기판(304)에 남아 있는 캐리어 재료(도시되지 않음) 상에 제작되는 것인, 코어드 패키지(cored package)일 수 있다. 그러한 실시예들에서, 캐리어 재료는 절연 재료(310)의 일부인 유전체 재료일 수 있으며; 도전성 경로들(313 및/또는 319)이 제1 면(324)과 제2 면(326) 사이에 연장될 수 있게 해주기 위해 캐리어 재료를 통해 레이저 비아들(laser vias) 또는 다른 스루홀들(through-holes)이 만들어질 수 있다.
일부 실시예들에서, 패키지 기판(304)은 실리콘 인터포저일 수 있거나 실리콘 인터포저를 다른 방식으로 포함할 수 있으며, 도전성 경로들(313 및/또는 319)은 스루 실리콘 비아들(through-silicon vias)일 수 있다. 실리콘은 절연 재료(310)로 사용될 수 있는 다른 유전체 재료들과 비교하여 바람직할 정도로 낮은 열 팽창 계수를 가질 수 있으며, 따라서 패키지 기판(304)이 그러한 다른 재료들(예컨대, 보다 높은 열 팽창 계수들을 갖는 폴리머들)에 비해 온도 변화들 동안 팽창하고 수축하는 정도를 제한할 수 있다. 실리콘 인터포저는 또한 패키지 기판(304)이 바람직할 정도로 작은 라인 폭을 달성하고 다이(302) 및/또는 다이(350)에 대한 높은 연결 밀도를 유지하는 데 도움을 줄 수 있다.
차동 팽창 및 수축(differential expansion and contraction)을 제한하는 것은 양자 점 디바이스 패키지(300)가 제조되고(보다 높은 온도에 노출되고) 냉각된 환경에서 사용될(보다 낮은 온도에 노출될) 때 양자 점 디바이스 패키지(300)의 기계적 및 전기적 무결성을 보존하는 데 도움을 줄 수 있다. 일부 실시예들에서, 패키지 기판(304)에서의 열 팽창 및 수축은 (패키지 기판(304)의 상이한 부분들이 균일하게 팽창하고 수축하도록) 패키지 기판(304)에서의 도전성 재료의 거의 균일한 밀도를 유지하는 것, 보강된 유전체 재료들(예컨대, 실리콘 이산화물 충전재들(silicon dioxide fillers)을 갖는 유전체 재료들)을 절연 재료(310)로서 사용하는 것, 또는 보다 강성이 높은(stiffer) 재료들(예컨대, 유리 클로스 섬유들(glass cloth fibers)을 포함하는 프리프레그 재료(prepreg material))을 절연 재료(310)로서 사용하는 것에 의해 관리될 수 있다. 일부 실시예들에서, 다이(350)는 동작 동안 생성되는 열을 최소화하고 다이(302)의 양자 연산들에 대한 영향을 감소시키기 위해 보다 고효율의 증폭 및 신호 생성을 가능하게 해주는 반도체 재료들 또는 화합물 반도체 재료들(예컨대, III-V 재료들)로 형성될 수 있다. 일부 실시예들에서, 다이(350) 내의 금속화부(metallization)는 발열(heating)을 최소화하기 위해 초전도 재료들(예컨대, 티타늄 질화물, 니오븀, 니오븀 질화물, 및 니오븀 티타늄 질화물)을 사용할 수 있다.
다이(302)의 도전성 콘택트들(365)은 제1 레벨 인터커넥트들(306)을 통해 패키지 기판(304)의 도전성 콘택트들(379)에 전기적으로 커플링될 수 있고, 다이(350)의 도전성 콘택트들(371)은 제1 레벨 인터커넥트들(309)을 통해 패키지 기판(304)의 도전성 콘택트들(379)에 전기적으로 커플링될 수 있다. 일부 실시예들에서, 제1 레벨 인터커넥트들(306/309)은 (도 81에 예시된 바와 같은) 솔더 범프들 또는 볼들(solder bumps or balls)을 포함할 수 있고; 예를 들어, 제1 레벨 인터커넥트들(306/309)은 처음에 다이(302)/다이(350) 상에 또는 패키지 기판(304) 상에 배치된 플립 칩(또는 "C4"(controlled collapse chip connection)) 범프들일 수 있다. 제2 레벨 인터커넥트들(308)(예컨대, 솔더 볼들 또는 다른 타입의 인터커넥트들)은 패키지 기판(304)의 제1 면(324) 상의 도전성 콘택트들(399)을, 회로 보드(도시되지 않음)와 같은, 다른 컴포넌트에 커플링시킬 수 있다. 양자 점 디바이스 패키지(300)의 일 실시예를 포함할 수 있는 전자회로 패키지들(electronics packages)의 배열들의 예들이 도 83을 참조하여 이하에서 논의된다. 다이(302) 및/또는 다이(350)는, 예를 들어, 픽-앤-플레이스(pick-and-place) 장치를 사용하여 패키지 기판(304)과 접촉될 수 있고, 리플로(reflow) 또는 열 압착 본딩(thermal compression bonding) 동작은 다이(302) 및/또는 다이(350)를, 제각기, 제1 레벨 인터커넥트들(306) 및/또는 제1 레벨 인터커넥트들(309)을 통해 패키지 기판(304)에 커플링시키는 데 사용될 수 있다.
도전성 콘택트들(365, 371, 379, 및/또는 399)은 상이한 목적들에 기여하도록 선택될 수 있는 다수의 재료 층들을 포함할 수 있다. 일부 실시예들에서, 도전성 콘택트들(365, 371, 379, 및/또는 399)은 알루미늄으로 형성될 수 있으며, 콘택트들의 표면의 산화를 제한하고 인접 솔더와의 접착력을 개선시키기 위해 알루미늄과 인접 인터커넥트 사이에 (예컨대, 1 마이크로미터 미만의 두께를 갖는) 금 층(layer of gold)을 포함할 수 있다. 일부 실시예들에서, 도전성 콘택트들(365, 371, 379, 및/또는 399)은 알루미늄으로 형성될 수 있으며, 니켈과 같은 장벽 금속의 층은 물론, 금 층을 포함할 수 있고, 여기서 장벽 금속의 층은 알루미늄과 금 층 사이에 배치되고, 금 층은 장벽 금속과 인접 인터커넥트 사이에 배치된다. 그러한 실시예들에서, 금은 어셈블리 이전에 장벽 금속 표면을 산화로부터 보호할 수 있고, 장벽 금속은 인접 인터커넥트들로부터 알루미늄 내로의 솔더의 확산을 제한할 수 있다.
일부 실시예들에서, 양자 점 디바이스(100)가 종래의 집적 회로 프로세싱에서 통상적인 높은 온도들(예컨대, 섭씨 100도 초과, 또는 섭씨 200도 초과)에 노출되는 경우 양자 점 디바이스(100) 내의 구조체들 및 재료들이 손상될 수 있다. 상세하게는, 제1 레벨 인터커넥트들(306/309)이 솔더를 포함하는 실시예들에서, 솔더가 다이(302)를 보다 높은 온도들에 노출시켜 양자 점 디바이스(100)를 손상시킬 위험을 무릅쓸 필요 없이 도전성 콘택트들(365/371)과 도전성 콘택트들(379)을 커플링시키도록 용융될 수 있도록 솔더는 저온 솔더(예컨대, 섭씨 100도 미만의 융점을 갖는 솔더)일 수 있다. 적당할 수 있는 솔더들의 예들은 인듐 기반 솔더들(예컨대, 인듐 합금들을 포함하는 솔더들)을 포함한다. 그렇지만, 저온 솔더들이 사용될 때, 이 솔더들은 양자 점 디바이스 패키지(300)의 핸들링 동안(예컨대, 실온 또는 실온 내지 섭씨 100의 온도들에서) 완전 고체(fully solid)인 것은 아닐 수 있으며, 따라서 제1 레벨 인터커넥트들(306/309)의 솔더만으로는 다이(302)/다이(350)와 패키지 기판(304)을 신뢰성있게 기계적으로 커플링시키지 못할 수 있다(그리고 따라서 다이(302)/다이(350)와 패키지 기판(304)을 신뢰성있게 전기적으로 커플링시키지 못할 수 있다). 일부 그러한 실시예들에서, 양자 점 디바이스 패키지(300)는, 제1 레벨 인터커넥트들(306/309)의 솔더가 고체가 아닐 때에도, 다이(302)/다이(350)와 패키지 기판(304) 사이의 기계적 커플링을 유지하기 위해 기계적 스테빌라이저(mechanical stabilizer)를 추가로 포함할 수 있다. 기계적 스테빌라이저들의 예들은 다이(302)/다이(350)와 패키지 기판(304) 사이에 배치된 언더필 재료(underfill material), 다이(302)/다이(350)와 패키지 기판(304) 사이에 배치된 코너 글루(corner glue), 패키지 기판(304) 상의 다이(302)/다이(350) 주위에 배치된 오버몰드 재료(overmold material), 및/또는 다이(302)/다이(350)와 패키지 기판(304)을 고정시키기 위한 기계적 프레임을 포함할 수 있다.
양자 점 디바이스 패키지(300)의 일부 실시예들에서, 다이(350)는 패키지(300)에 포함되지 않을 수 있으며; 그 대신에, 다이(350)는 다른 타입의 공통 물리적 지지체를 통해 다이(302)에 전기적으로 커플링될 수 있다. 예를 들어, 다이(350)는 다이(302)와 별개로 패키징될 수 있고(예컨대, 다이(350)는 그 자신의 패키지 기판에 마운팅될 수 있고), 2개의 패키지는 인터포저, 인쇄 회로 보드, 브릿지, 패키지 온 패키지(package-on-package) 배열을 통해, 또는 임의의 다른 방식으로 함께 커플링될 수 있다. 다이(302) 및 다이(350)를 다양한 배열들로 포함할 수 있는 디바이스 어셈블리들의 예들은 도 83을 참조하여 이하에서 논의된다.
도 82a 및 도 82b는 웨이퍼(450) 및 웨이퍼(450)로부터 형성될 수 있는 다이들(452)의 평면도들이고; 다이들(452)은 본 명세서에 개시된 양자 점 디바이스 패키지들 중 임의의 것(예컨대, 양자 점 디바이스 패키지(300))에 포함될 수 있다. 웨이퍼(450)는 반도체 재료를 포함할 수 있으며, 웨이퍼(450)의 표면 상에 형성된 종래의 디바이스 요소 및 양자 점 디바이스 요소를 갖는 하나 이상의 다이(452)를 포함할 수 있다. 다이들(452) 각각은 임의의 적당한 종래의 디바이스 및/또는 양자 점 디바이스를 포함하는 반도체 제품의 반복 유닛(repeating unit)일 수 있다. 반도체 제품의 제조가 완료된 후에, 웨이퍼(450)는 다이들(452) 각각이 반도체 제품의 개별 "칩들"을 제공하도록 서로로부터 분리되는 싱귤레이션 프로세스(singulation process)를 거칠 수 있다. 다이(452)는 하나 이상의 양자 점 디바이스(100) 및/또는 전기 신호들을 양자 점 디바이스들(100)(예컨대, 도전성 비아들 및 라인들을 포함한 인터커넥트들)은 물론, 임의의 다른 IC 컴포넌트들로 라우팅하기 위한 지원 회로부를 포함할 수 있다. 일부 실시예들에서, 웨이퍼(450) 또는 다이(452)는 메모리 디바이스(예컨대, 정적 랜덤 액세스 메모리(SRAM) 디바이스), 로직 디바이스(예컨대, AND, OR, NAND, 또는 NOR 게이트), 또는 임의의 다른 적당한 회로 요소를 포함할 수 있다. 이 디바이스들 중 다수의 디바이스들은 단일의 다이(452) 상에 결합될 수 있다. 예를 들어, 다수의 메모리 디바이스들에 의해 형성된 메모리 어레이는 프로세싱 디바이스(예컨대, 도 74의 프로세싱 디바이스(2002)) 또는 메모리 디바이스들에 정보를 저장하거나 메모리 어레이에 저장된 명령어들을 실행하도록 구성된 다른 로직과 동일한 다이(452) 상에 형성될 수 있다.
도 83은 본 명세서에 개시된 양자 점 디바이스 패키지들(300)의 실시예들 중 임의의 것을 포함할 수 있는 디바이스 어셈블리(400)의 측단면도이다. 디바이스 어셈블리(400)는 회로 보드(402) 상에 배치된 다수의 컴포넌트들을 포함한다. 디바이스 어셈블리(400)는 회로 보드(402)의 제1 면(440) 및 회로 보드(402)의 대향하는 제2 면(442) 상에 배치된 컴포넌트들을 포함할 수 있으며; 일반적으로, 컴포넌트들은 한쪽 또는 양쪽 면(440 및 442) 상에 배치될 수 있다.
일부 실시예들에서, 회로 보드(402)는 유전체 재료의 층들에 의해 서로로부터 분리되고 전기 도전성 비아들에 의해 상호연결되는 다수의 금속 층들을 포함하는 인쇄 회로 보드(PCB)일 수 있다. 금속 층들 중 임의의 하나 이상은 회로 보드(402)에 커플링된 컴포넌트들 사이에서 (임의로 다른 금속 층들과 함께) 전기 신호들을 라우팅하기 위해 원하는 회로 패턴으로 형성될 수 있다. 다른 실시예들에서, 회로 보드(402)는 패키지 기판 또는 가요성 보드일 수 있다. 일부 실시예들에서, 다이(302) 및 다이(350)(도 81)는 개별적으로 패키징되고 회로 보드(402)를 통해 함께 커플링될 수 있다(예컨대, 도전성 경로들(317)이 회로 보드(402)를 통해 지나갈 수 있다).
도 83에 예시된 디바이스 어셈블리(400)는 커플링 컴포넌트들(416)에 의해 회로 보드(402)의 제1 면(440)에 커플링되는 패키지-온-인터포저 구조체(package-on-interposer structure)(436)를 포함한다. 커플링 컴포넌트들(416)은 패키지-온-인터포저 구조체(436)를 회로 보드(402)에 전기적으로 그리고 기계적으로 커플링시킬 수 있고, (도 81에 도시된 바와 같은) 솔더 볼들, 소켓의 메일(male) 및 피메일(female) 부분들, 접착제, 언더필 재료, 및/또는 임의의 다른 적당한 전기적 및/또는 기계적 커플링 구조체를 포함할 수 있다.
패키지-온-인터포저 구조체(436)는 커플링 컴포넌트들(418)에 의해 인터포저(404)에 커플링되는 패키지(420)를 포함할 수 있다. 커플링 컴포넌트들(418)은, 커플링 컴포넌트들(416)을 참조하여 앞서 논의된 형태들과 같은, 응용을 위한 임의의 적당한 형태를 취할 수 있다. 예를 들어, 커플링 컴포넌트들(418)은 제2 레벨 인터커넥트들(308)일 수 있다. 단일의 패키지(420)가 도 83에 도시되어 있지만, 다수의 패키지들이 인터포저(404)에 커플링될 수 있으며; 사실, 부가의 인터포저들이 인터포저(404)에 커플링될 수 있다. 인터포저(404)는 회로 보드(402)와 패키지(420)를 브리징(bridge)하는 데 사용되는 개재 기판을 제공할 수 있다. 패키지(420)는, 예를 들어, 양자 점 디바이스 패키지(300)일 수 있거나 종래의 IC 패키지일 수 있다. 일부 실시예들에서, 패키지(420)는 본 명세서에 개시된 양자 점 디바이스 패키지(300)의 실시예들 중 임의의 것의 형태를 취할 수 있으며, (예컨대, 플립 칩 연결들에 의해) 패키지 기판(304)에 커플링된 양자 점 디바이스 다이(302)를 포함할 수 있다. 일반적으로, 인터포저(404)는 연결을 보다 넓은 피치로 확산(spread)시키거나 연결을 상이한 연결로 재라우팅(reroute)할 수 있다. 예를 들어, 인터포저(404)는 패키지(420)(예컨대, 다이)를 회로 보드(402)에 커플링시키기 위해 커플링 컴포넌트들(416)의 볼 그리드 어레이(ball grid array)(BGA)에 커플링시킬 수 있다. 도 83에 예시된 실시예에서, 패키지(420) 및 회로 보드(402)는 인터포저(404)의 대향 측면들(opposing sides)에 부착되고; 다른 실시예들에서, 패키지(420) 및 회로 보드(402)는 인터포저(404)의 동일한 측면에 부착될 수 있다. 일부 실시예들에서, 3개 이상의 컴포넌트가 인터포저(404)를 통해 상호연결될 수 있다. 일부 실시예들에서, 다이(302) 및 다이(350)(도 81)를 포함하는 양자 점 디바이스 패키지(300)는 인터포저(404)와 같은 인터포저 상에 배치된 패키지들 중 하나일 수 있다. 일부 실시예들에서, 다이(302) 및 다이(350)(도 81)는 개별적으로 패키징되고 인터포저(404)를 통해 함께 커플링될 수 있다(예컨대, 도전성 경로들(317)이 인터포저(404)를 통해 지나갈 수 있다).
인터포저(404)는 에폭시 수지, 유리섬유가 보강된(fiberglass-reinforced) 에폭시 수지, 세라믹 재료, 또는 폴리이미드와 같은 폴리머 재료로 형성될 수 있다. 일부 실시예들에서, 인터포저(404)는, 실리콘, 게르마늄, 및 다른 III-V족 및 IV족 재료들과 같은, 반도체 기판에 사용하기 위한 앞서 기술된 동일한 재료들을 포함할 수 있는 대안의 경성(rigid) 또는 연성(flexible) 재료들로 형성될 수 있다. 인터포저(404)는 TSV들(through-silicon vias)(406)을 포함하지만 이들로 제한되지 않는 금속 인터커넥트들(408) 및 비아들(410)을 포함할 수 있다. 인터포저(404)는, 수동 및 능동 디바이스들 둘 다를 포함하는, 임베디드 디바이스들(414)을 추가로 포함할 수 있다. 그러한 디바이스들은 커패시터들, 디커플링 커패시터들(decoupling capacitors), 저항기들, 인덕터들, 퓨즈들, 다이오드들, 트랜스포머들, 센서들, 및 정전기 방전(electrostatic discharge)(ESD) 디바이스들, 및 메모리 디바이스들을 포함할 수 있지만 이들로 제한되지 않는다. RF(radio-frequency) 디바이스들, 전력 증폭기들, 전력 관리 디바이스들, 안테나들, 어레이들, 센서들, 및 MEMS(microelectromechanical systems) 디바이스들과 같은 보다 복잡한 디바이스들이 또한 인터포저(404) 상에 형성될 수 있다. 패키지-온-인터포저 구조체(436)는 본 기술분야에 공지된 패키지-온-인터포저 구조체들 중 임의의 것의 형태를 취할 수 있다.
디바이스 어셈블리(400)는 커플링 컴포넌트들(422)에 의해 회로 보드(402)의 제1 면(440)에 커플링되는 패키지(424)를 포함할 수 있다. 커플링 컴포넌트들(422)은 커플링 컴포넌트들(416)을 참조하여 앞서 논의된 실시예들 중 임의의 것의 형태를 취할 수 있고, 패키지(424)는 패키지(420)를 참조하여 앞서 논의된 실시예들 중 임의의 것의 형태를 취할 수 있다. 패키지(424)는, 예를 들어, 양자 점 디바이스 패키지(300)(예컨대, 다이(302) 및 다이(350), 또는 단지 다이(302)를 포함함)일 수 있거나 종래의 IC 패키지일 수 있다. 일부 실시예들에서, 패키지(424)는 본 명세서에 개시된 양자 점 디바이스 패키지(300)의 실시예들 중 임의의 것의 형태를 취할 수 있으며, (예컨대, 플립 칩 연결들에 의해) 패키지 기판(304)에 커플링된 양자 점 디바이스 다이(302)를 포함할 수 있다.
도 83에 예시된 디바이스 어셈블리(400)는 커플링 컴포넌트들(428)에 의해 회로 보드(402)의 제2 면(442)에 커플링되는 패키지-온-패키지 구조체(434)를 포함한다. 패키지-온-패키지 구조체(434)는 패키지(426)가 회로 보드(402)와 패키지(432) 사이에 배치되도록 커플링 컴포넌트들(430)에 의해 함께 커플링되는 패키지(426) 및 패키지(432)를 포함할 수 있다. 커플링 컴포넌트들(428 및 430)은 앞서 논의된 커플링 컴포넌트들(416)의 실시예들 중 임의의 것의 형태를 취할 수 있으며, 패키지들(426 및 432)은 앞서 논의된 패키지(420)의 실시예들 중 임의의 것의 형태를 취할 수 있다. 패키지들(426 및 432) 각각은, 예를 들어, 양자 점 디바이스 패키지(300)일 수 있거나 종래의 IC 패키지일 수 있다. 일부 실시예들에서, 패키지들(426 및 432) 중 하나 또는 둘 다는 본 명세서에 개시된 양자 점 디바이스 패키지(300)의 실시예들 중 임의의 것의 형태를 취할 수 있으며, (예컨대, 플립 칩 연결들에 의해) 패키지 기판(304)에 커플링된 다이(302)를 포함할 수 있다. 일부 실시예들에서, 다이(302) 및 다이(350)(도 81)를 포함하는 양자 점 디바이스 패키지(300)는 패키지-온-패키지 구조체(434)와 같은 패키지-온-패키지 구조체 내의 패키지들 중 하나일 수 있다. 일부 실시예들에서, 다이(302) 및 다이(350)(도 81)는 패키지-온-패키지 구조체(434)와 같은 패키지-온-패키지 구조체를 사용하여 개별적으로 패키징되고 함께 커플링될 수 있다(예컨대, 도전성 경로들(317)은 다이들(302 및 350)의 패키지들 중 하나 또는 둘 다의 패키지 기판을 통해 지나갈 수 있다).
앞서 살펴본 바와 같이, 임의의 적당한 기법들이 본 명세서에 개시된 양자 점 디바이스들(100)을 제조하는 데 사용될 수 있다. 도 84는 다양한 실시예들에 따른, 양자 점 디바이스를 제조하는 예시적인 방법(1000)의 흐름 다이어그램이다. 방법(1000)을 참조하여 이하에서 논의되는 동작들이 특정의 순서로 예시되고 각각이 한번씩 묘사되어 있지만, 이 동작들이, 적당한 경우, 상이한 순서로(예컨대, 병렬로) 반복되거나 수행될 수 있다. 부가적으로, 적당한 경우, 다양한 동작들이 생략될 수 있다. 방법(1000)의 다양한 동작들이 앞서 논의된 실시예들 중 하나 이상을 참조하여 예시될 수 있지만, 방법(1000)이 (본 명세서에 개시된 실시예들 중 임의의 적당한 실시예들을 포함하는) 임의의 적당한 양자 점 디바이스를 제조하는 데 사용될 수 있다.
1002에서, 기판이 제공될 수 있다. 기판은 제1 콘택트 세트와 제2 콘택트 세트 사이에 하나 이상의 도전성 경로를 포함할 수 있다. 예를 들어, 패키지 기판(304)(또는 인터포저(404), 또는 회로 보드(402) 등)은 (예컨대, 도 81을 참조하여 앞서 논의된 바와 같이) 다이(302)에 커플링되어야 하는 도전성 콘택트들(379)과 다이(350)에 커플링되어야 하는 하나 이상의 도전성 콘택트들(379) 사이에 하나 이상의 도전성 경로(317)를 포함할 수 있다.
1004에서, 양자 디바이스 다이가 기판 상에 배치되도록 양자 디바이스 다이가 제1 콘택트 세트에 커플링될 수 있다. 예를 들어, 다이(302)는 제1 레벨 인터커넥트들(306)에 의해 패키지 기판(304)(또는 인터포저(404), 또는 회로 보드(402) 등)의 도전성 콘택트들(379) 중 일부에 커플링될 수 있다.
1006에서, 하나 이상의 제어 다이가 기판 상에 배치되도록 하나 이상의 제어 다이가 제2 콘택트 세트에 커플링될 수 있다. 제어 다이들은 전압들을 하나 이상의 도전성 경로를 통해 양자 디바이스 다이의 하나 이상의 컴포넌트에 제공하도록 구성될 수 있다. 예를 들어, 다이(350)는 제1 레벨 인터커넥트들(309)에 의해 패키지 기판(304)(또는 인터포저(404), 또는 회로 보드(402) 등)의 도전성 콘택트들(379) 중 일부에 커플링될 수 있고; 다이(350)와 다이(302)는 도전성 경로들(317)을 통해 전기적으로 통신할 수 있다.
양자 점 디바이스(100)를 동작시키기 위한 다수의 기법들이 본 명세서에 개시되어 있다. 도 85 및 도 86은 다양한 실시예들에 따른, 양자 점 디바이스를 동작시키기는 특정의 예시적인 방법들(제각기, 1020 및 1040)의 흐름 다이어그램들이다. 방법들(1020 및 1040)을 참조하여 이하에서 논의되는 동작들이 특정의 순서로 예시되고 각각이 한번씩 묘사되어 있지만, 이 동작들이, 적당한 경우, 상이한 순서로(예컨대, 병렬로) 반복되거나 수행될 수 있다. 부가적으로, 적당한 경우, 다양한 동작들이 생략될 수 있다. 방법들(1020 및 1040)의 다양한 동작들이 앞서 논의된 실시예들 중 하나 이상을 참조하여 예시될 수 있지만, 방법들(1020 및 1040)이 (본 명세서에 개시된 실시예들 중 임의의 적당한 실시예들을 포함하는) 임의의 적당한 양자 점 디바이스를 동작시키는 데 사용될 수 있다.
도 85의 방법(1020)을 살펴보면, 1022에서, 제어 회로부 다이는 양자 디바이스 다이 및 제어 회로부 다이가 배치되는 기판을 통해 하나 이상의 전압을 양자 디바이스 다이에 제공할 수 있다. 예를 들어, 다이(350)는 하나 이상의 전압을 다이(302)에 포함된 양자 점 디바이스(100)의 게이트(106/108), 마그넷 라인(121), 및/또는 도핑된 영역(140)에 제공할 수 있고; 다이(350) 및 다이(302)는 공통 패키지 기판(304), 인터포저(404), 회로 보드(402), 또는 다른 기판에 커플링될 수 있다.
1024에서, 양자 디바이스 다이에서의 큐비트들의 상태는 1022에서 인가된 하나 이상의 전압에 적어도 부분적으로 응답하여 변할 수 있다. 예를 들어, 하나 이상의 양자 점 기반 큐비트의 스핀 상태(예컨대, 하나 이상의 양자 점(142)의 스핀 상태)는 (예컨대, 상태들이 직접 변화되거나, 다른 양자 점들(142)과의 양자 상호작용의 결과로서 변화되기 때문에) 게이트(106/108), 마그넷 라인(121), 및/또는 도핑된 영역들(140)에 인가된 전압들의 변화들에 응답하여 변할 수 있다.
도 86의 방법(1040)을 살펴보면, 1042에서, 제1 양자 점이 제1 게이트 아래의 양자 웰 스택에 형성되게 하는 것의 일부로서, 제어 다이에 의해, 양자 점 디바이스의 제1 게이트에 전기 신호가 제공될 수 있다. 예를 들어, 제1 양자 점(142)이 게이트(108-1) 아래의 양자 웰 스택(146)에 형성되게 하는 것의 일부로서, 다이(350)에 의해, 다이(302)에 포함된 양자 점 디바이스(100)의 게이트(108-1)에 전압이 인가될 수 있다.
1044에서, 제2 양자 점이 제2 게이트 아래의 양자 웰 스택에 형성되게 하는 것의 일부로서, 제어 다이에 의해, 양자 점 디바이스의 제2 게이트에 전기 신호가 제공될 수 있다. 예를 들어, 제2 양자 점(142)이 게이트(108-2) 아래의 양자 웰 스택(146)에 형성되게 하는 것의 일부로서, 다이(350)에 의해, 다이(302)에 포함된 양자 점 디바이스(100)의 게이트(108-2)에 전압이 인가될 수 있다.
1046에서, (1) 제3 양자 점이 제3 게이트 아래의 양자 웰 스택에 형성되게 하는 것 또는 (2) 제1 양자 점과 제2 양자 점 사이에 포텐셜 장벽을 제공하는 것의 일부로서, 제어 다이에 의해, 양자 점 디바이스의 제3 게이트에 전기 신호가 제공될 수 있다. 예를 들어, (1) 제3 양자 점(142)이 게이트(106-2) 아래의 양자 웰 스택(146)에 형성되게 하는 것(예컨대, 게이트(106-2)가 "플런저" 게이트로서 기능할 때) 또는 (2) (게이트(108-1) 아래의) 제1 양자 점과 (게이트(108-2) 아래의) 제2 양자 점 사이에 포텐셜 장벽을 제공하는 것(예컨대, 게이트(106-2)가 "장벽" 게이트로서 기능할 때)의 일부로서, 다이(350)에 의해, 다이(302)에 포함된 양자 점 디바이스(100)의 게이트(106-2)에 전압이 인가될 수 있다.
도 87은 본 명세서에 개시된 양자 점 디바이스들 중 임의의 것을 포함할 수 있는 예시적인 양자 컴퓨팅 디바이스(2000)의 블록 다이어그램이다. 다수의 컴포넌트들이 양자 컴퓨팅 디바이스(2000)에 포함된 것으로 도 87에 예시되어 있지만, 이 컴포넌트들 중 임의의 하나 이상은, 응용에 대해 적당한 경우, 생략되거나 복제될 수 있다. 일부 실시예들에서, 양자 컴퓨팅 디바이스(2000)에 포함된 컴포넌트들의 일부 또는 전부는 하나 이상의 인쇄 회로 보드(예컨대, 마더보드)에 부착될 수 있다. 일부 실시예들에서, 이 컴포넌트들 중 다양한 컴포넌트들은 단일의 시스템 온 칩(system-on-a-chip)(SoC) 다이 상에 제조될 수 있다. 부가적으로, 다양한 실시예들에서, 양자 컴퓨팅 디바이스(2000)는 도 87에 예시된 컴포넌트들 중 하나 이상을 포함하지 않을 수 있지만, 양자 컴퓨팅 디바이스(2000)는 하나 이상의 컴포넌트에 커플링하기 위한 인터페이스 회로부를 포함할 수 있다. 예를 들어, 양자 컴퓨팅 디바이스(2000)는 디스플레이 디바이스(2006)를 포함하지 않을 수 있지만, 디스플레이 디바이스(2006)에 커플링될 수 있는 디스플레이 디바이스 인터페이스 회로부(예컨대, 커넥터 및 드라이버 회로부)를 포함할 수 있다. 다른 일련의 예들에서, 양자 컴퓨팅 디바이스(2000)는 오디오 입력 디바이스(2024) 또는 오디오 출력 디바이스(2008)를 포함하지 않을 수 있지만, 오디오 입력 디바이스(2024) 또는 오디오 출력 디바이스(2008)에 커플링될 수 있는 오디오 입력 또는 출력 디바이스 인터페이스 회로부(예컨대, 커넥터들 및 지원 회로부)를 포함할 수 있다.
양자 컴퓨팅 디바이스(2000)는 프로세싱 디바이스(2002)(예컨대, 하나 이상의 프로세싱 디바이스)를 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, "프로세싱 디바이스" 또는 "프로세서"라는 용어는 레지스터들 및/또는 메모리로부터의 전자 데이터를 프로세싱하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 임의의 부분을 지칭할 수 있다. 프로세싱 디바이스(2002)는 양자 프로세싱 디바이스(2026)(예컨대, 하나 이상의 양자 프로세싱 디바이스) 및 비-양자 프로세싱 디바이스(2028)(예컨대, 하나 이상의 비-양자 프로세싱 디바이스)를 포함할 수 있다. 양자 프로세싱 디바이스(2026)는 본 명세서에 개시된 양자 점 디바이스들(100) 중 하나 이상을 포함할 수 있으며, 양자 점 디바이스들(100)에 생성될 수 있는 양자 점들에 대한 동작들을 수행하는 것 및 그 동작들의 결과를 모니터링하는 것에 의해 데이터 프로세싱을 수행할 수 있다. 예를 들어, 앞서 논의된 바와 같이, 상이한 양자 점들이 상호작용하도록 허용될 수 있으며, 상이한 양자 점들의 양자 상태들이 설정되거나 변환될 수 있고, 양자 점들의 양자 상태들이 (예컨대, 다른 양자 점에 의해) 판독될 수 있다. 양자 프로세싱 디바이스(2026)는 하나 이상의 특정의 양자 알고리즘을 실행하도록 구성된 범용 양자 프로세서 또는 특수 양자 프로세서일 수 있다. 일부 실시예들에서, 양자 프로세싱 디바이스(2026)는, 소인수 분해, 암호화/복호화를 이용하는 암호 알고리즘들, 화학 반응들을 최적화하는 알고리즘들, 단백질 접힘(protein folding)을 모델링하는 알고리즘들 등과 같은, 양자 컴퓨터들에 특히 적당한 알고리즘들을 실행할 수 있다. 양자 프로세싱 디바이스(2026)는 또한, 입/출력 채널들, 멀티플렉서들, 신호 믹서들, 양자 증폭기들, 및 아날로그-디지털 변환기들과 같은, 양자 프로세싱 디바이스(2026)의 프로세싱 능력을 지원하기 위한 지원 회로부를 포함할 수 있다. 예를 들어, 양자 프로세싱 디바이스(2026)는 양자 점 디바이스(100)에 포함된 하나 이상의 마그넷 라인(121)에 전류 펄스들을 제공하기 위한 회로부(예컨대, 전류원(current source))를 포함할 수 있다.
앞서 살펴본 바와 같이, 프로세싱 디바이스(2002)는 비-양자 프로세싱 디바이스(2028)를 포함할 수 있다. 일부 실시예들에서, 비-양자 프로세싱 디바이스(2028)는 양자 프로세싱 디바이스(2026)의 동작을 지원하기 위한 주변 로직을 제공할 수 있다. 예를 들어, 비-양자 프로세싱 디바이스(2028)는 판독 동작의 수행을 제어하고, 기입 동작의 수행을 제어하며, 양자 비트들의 클리어링(clearing)을 제어하고, 등등을 할 수 있다. 비-양자 프로세싱 디바이스(2028)는 또한 양자 프로세싱 디바이스(2026)에 의해 제공되는 컴퓨팅 기능들을 보완하기 위해 종래의 컴퓨팅 기능들을 수행할 수 있다. 예를 들어, 비-양자 프로세싱 디바이스(2028)는 양자 컴퓨팅 디바이스(2000)의 다른 컴포넌트들(예컨대, 이하에서 논의되는 통신 칩(2012), 이하에서 논의되는 디스플레이 디바이스(2006), 등) 중 하나 이상과 종래의 방식으로 인터페이싱할 수 있고, 양자 프로세싱 디바이스(2026)와 종래의 컴포넌트들 사이의 인터페이스로서 역할할 수 있다. 비-양자 프로세싱 디바이스(2028)는 하나 이상의 디지털 신호 프로세서(DSP), ASIC(application-specific integrated circuit), 중앙 프로세싱 유닛(CPU), 그래픽 프로세싱 유닛(GPU), 암호 프로세서(cryptoprocessor)(하드웨어 내에서 암호 알고리즘들을 실행하는 특수 프로세서), 서버 프로세서, 또는 임의의 다른 적당한 프로세싱 디바이스를 포함할 수 있다.
양자 컴퓨팅 디바이스(2000)는 메모리(2004)를 포함할 수 있고, 메모리(2004) 자체는 휘발성 메모리(예컨대, 동적 랜덤 액세스 메모리(DRAM)), 비휘발성 메모리(예컨대, 판독 전용 메모리(ROM)), 플래시 메모리, 솔리드 스테이트 메모리, 및/또는 하드 드라이브와 같은 하나 이상의 메모리 디바이스를 포함할 수 있다. 일부 실시예들에서, 양자 프로세싱 디바이스(2026)에서의 큐비트들의 상태들이 판독되어 메모리(2004)에 저장될 수 있다. 일부 실시예들에서, 메모리(2004)는 다이를 비-양자 프로세싱 디바이스(2028)와 공유하는 메모리를 포함할 수 있다. 이 메모리는 캐시 메모리로서 사용될 수 있으며 임베디드 동적 랜덤 액세스 메모리(embedded dynamic random access memory)(eDRAM) 또는 스핀 전달 토크 자기 랜덤 액세스 메모리(spin transfer torque magnetic random-access memory)(STT-MRAM)를 포함할 수 있다.
양자 컴퓨팅 디바이스(2000)는 냉각 장치(2030)를 포함할 수 있다. 냉각 장치(2030)는 양자 프로세싱 디바이스(2026)에서의 산란 효과를 감소시키기 위해 동작 동안 양자 프로세싱 디바이스(2026)를 미리 결정된 낮은 온도에 유지할 수 있다. 이 미리 결정된 낮은 온도는 설정에 따라 다를 수 있고; 일부 실시예들에서, 온도는 켈빈 5도 이하일 수 있다. 일부 실시예들에서, 비-양자 프로세싱 디바이스(2028)(및 양자 컴퓨팅 디바이스(2000)의 다양한 다른 컴포넌트들)는 냉각 장치(2030)에 의해 냉각되지 않을 수 있으며, 그 대신에 실온에서 동작할 수 있다. 냉각 장치(2030)는, 예를 들어, 희석 냉동기(dilution refrigerator), 헬륨-3 냉동기(helium-3 refrigerator), 또는 액체 헬륨 냉동기(liquid helium refrigerator)일 수 있다.
일부 실시예들에서, 양자 컴퓨팅 디바이스(2000)는 통신 칩(2012)(예컨대, 하나 이상의 통신 칩)을 포함할 수 있다. 예를 들어, 통신 칩(2012)은 양자 컴퓨팅 디바이스(2000)로의 그리고 그로부터의 데이터의 전송을 위한 무선 통신을 관리하도록 구성될 수 있다. 용어 "무선" 및 그의 파생어들은 비고체 매체(nonsolid medium)를 통해 변조된 전자기 방사를 사용하여 데이터를 전달할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신 채널들 등을 기술하는 데 사용될 수 있다. 이 용어가 연관된 디바이스들이 어떤 와이어들(wires)도 포함하지 않는다는 것을 암시하지는 않지만, 일부 실시예들에서는, 연관된 디바이스들이 그렇지 않을 수 있다.
통신 칩(2012)은, Wi-Fi(IEEE 1402.11 패밀리), IEEE 1402.16 표준들(예컨대, IEEE 1402.16-2005 수정안), 임의의 수정안들, 업데이트들, 및/또는 개정들(예컨대, 진보된 LTE 프로젝트, UMB(ultramobile broadband) 프로젝트("3GPP2"라고도 지칭됨) 등)과 함께 LTE(Long-Term Evolution) 프로젝트를 포함하는 IEEE(Institute for Electrical and Electronic Engineers) 표준들을 포함하지만 이들로 제한되지 않는, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. IEEE 1402.16 호환 BWA(Broadband Wireless Access) 네트워크들은 일반적으로, IEEE 1402.16 표준들에 대한 적합성(conformity) 및 상호운용성(interoperability) 테스트들을 통과하는 제품들에 대한 인증 마크인 Worldwide Interoperability for Microwave Access를 나타내는 약어인, WiMAX 네트워크들이라고 지칭된다. 통신 칩(2012)은 GSM(Global System for Mobile Communication), GPRS(General Packet Radio Service), UMTS(Universal Mobile Telecommunications System), HSPA(High Speed Packet Access), E-HSPA(Evolved HSPA), 또는 LTE 네트워크에 따라 동작할 수 있다. 통신 칩(2012)은 EDGE(Enhanced Data for GSM Evolution), GERAN(GSM EDGE Radio Access Network), UTRAN(Universal Terrestrial Radio Access Network), 또는 E-UTRAN(Evolved UTRAN)에 따라 동작할 수 있다. 통신 칩(2012)은 CDMA(Code Division Multiple Access), TDMA(Time Division Multiple Access), DECT(Digital Enhanced Cordless Telecommunications), EV-DO(Evolution-Data Optimized), 및 이들의 파생물들은 물론, 3G, 4G, 5G, 및 그 이상으로 표기되는 임의의 다른 무선 프로토콜들에 따라 동작할 수 있다. 통신 칩(2012)은 다른 실시예들에서 다른 무선 프로토콜들에 따라 동작할 수 있다. 양자 컴퓨팅 디바이스(2000)는 무선 통신을 용이하게 하기 위해 그리고/또는 (AM 또는 FM 라디오 전송들과 같은) 다른 무선 통신을 수신하기 위해 안테나(2022)를 포함할 수 있다.
일부 실시예들에서, 통신 칩(2012)은, 전기, 광학, 또는 임의의 다른 적당한 통신 프로토콜들(예컨대, 이더넷)과 같은, 유선 통신을 관리할 수 있다. 앞서 살펴본 바와 같이, 통신 칩(2012)은 다수의 통신 칩들을 포함할 수 있다. 예를 들어, 제1 통신 칩(2012)은 Wi-Fi 또는 블루투스와 같은 단거리 무선 통신(shorter-range wireless communications)에 전용될 수 있고, 제2 통신 칩(2012)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, EV-DO, 또는 다른 것들과 같은 장거리 무선 통신(longer-range wireless communications)에 전용될 수 있다. 일부 실시예들에서, 제1 통신 칩(2012)은 무선 통신에 전용될 수 있고, 제2 통신 칩(2012)은 유선 통신에 전용될 수 있다.
양자 컴퓨팅 디바이스(2000)는 배터리/전원 회로부(2014)를 포함할 수 있다. 배터리/전원 회로부(2014)는 하나 이상의 에너지 저장 디바이스(예컨대, 배터리 또는 커패시터) 및/또는 양자 컴퓨팅 디바이스(2000)의 컴포넌트들을 양자 컴퓨팅 디바이스(2000)와 분리된 에너지 소스(예컨대, AC 라인 전원)에 커플링시키기 위한 회로부를 포함할 수 있다.
양자 컴퓨팅 디바이스(2000)는 디스플레이 디바이스(2006)(또는 앞서 논의된 바와 같은, 대응하는 인터페이스 회로부)를 포함할 수 있다. 디스플레이 디바이스(2006)는, 예를 들어, 헤드 업 디스플레이, 컴퓨터 모니터, 프로젝터, 터치스크린 디스플레이, 액정 디스플레이(LCD), 발광 다이오드 디스플레이, 또는 평판 디스플레이와 같은, 임의의 시각적 표시기들(visual indicators)을 포함할 수 있다.
양자 컴퓨팅 디바이스(2000)는 오디오 출력 디바이스(2008)(또는 앞서 논의된 바와 같은, 대응하는 인터페이스 회로부)를 포함할 수 있다. 오디오 출력 디바이스(2008)는, 예를 들어, 스피커들, 헤드셋들, 또는 이어버드들과 같은, 가청 표시기(audible indicator)를 생성하는 임의의 디바이스를 포함할 수 있다.
양자 컴퓨팅 디바이스(2000)는 오디오 입력 디바이스(2024)(또는 앞서 논의된 바와 같은, 대응하는 인터페이스 회로부)를 포함할 수 있다. 오디오 입력 디바이스(2024)는, 마이크로폰들, 마이크로폰 어레이들, 또는 디지털 기기들(예컨대, MIDI(musical instrument digital interface) 출력을 갖는 기기들)과 같은, 사운드를 나타내는 신호를 생성하는 임의의 디바이스를 포함할 수 있다.
양자 컴퓨팅 디바이스(2000)는 GPS(global positioning system) 디바이스(2018)(또는 앞서 논의된 바와 같은, 대응하는 인터페이스 회로부)를 포함할 수 있다. GPS 디바이스(2018)는 위성 기반 시스템과 통신할 수 있고, 본 기술분야에 공지된 바와 같이, 양자 컴퓨팅 디바이스(2000)의 위치를 수신할 수 있다.
양자 컴퓨팅 디바이스(2000)는 다른 출력 디바이스(2010)(또는 앞서 논의된 바와 같은, 대응하는 인터페이스 회로부)를 포함할 수 있다. 다른 출력 디바이스(2010)의 예들은 오디오 코덱, 비디오 코덱, 프린터, 다른 디바이스들에 정보를 제공하기 위한 유선 또는 무선 송신기, 또는 부가의 저장 디바이스를 포함할 수 있다.
양자 컴퓨팅 디바이스(2000)는 다른 입력 디바이스(2020)(또는 앞서 논의된 바와 같은, 대응하는 인터페이스 회로부)를 포함할 수 있다. 다른 입력 디바이스(2020)의 예들은 가속도계, 자이로스코프, 나침반, 이미지 캡처 디바이스, 키보드, 마우스, 스타일러스, 터치패드와 같은 커서 제어 디바이스, 바코드 판독기, QR(Quick Response) 코드 판독기, 임의의 센서, 또는 RFID(radio frequency identification) 판독기를 포함할 수 있다.
양자 컴퓨팅 디바이스(2000), 또는 그의 컴포넌트들의 서브세트는, 핸드헬드 또는 모바일 컴퓨팅 디바이스(예컨대, 셀 폰, 스마트 폰, 모바일 인터넷 디바이스, 음악 플레이어, 태블릿 컴퓨터, 랩톱 컴퓨터, 넷북 컴퓨터, 울트라북 컴퓨터, PDA(personal digital assistant), 울트라모바일 개인 컴퓨터 등), 데스크톱 컴퓨팅 디바이스, 서버 또는 다른 네트워크화된(networked) 컴퓨팅 컴포넌트, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 차량 제어 유닛, 디지털 카메라, 디지털 비디오 레코더, 또는 웨어러블 컴퓨팅 디바이스와 같은, 임의의 적절한 폼 팩터를 가질 수 있다.
이하의 단락들은 본 명세서에 개시된 실시예들의 다양한 예들을 제공한다.
예 1은 양자 컴퓨팅 어셈블리이며, 이 양자 컴퓨팅 어셈블리는: 복수의 큐비트들을 생성하기 위한 양자 디바이스 다이; 양자 디바이스 다이의 동작을 제어하기 위한 제어 회로부 다이; 및 기판을 포함할 수 있으며; 여기서 양자 디바이스 다이 및 제어 회로부 다이는 기판 상에 배치된다.
예 2는 예 1의 주제를 포함할 수 있고, 기판은 패키지 기판이고, 양자 디바이스 다이 및 제어 회로부 다이는 공통 패키지에 포함된다는 것을 추가로 명시할 수 있다.
예 3는 예 1의 주제를 포함할 수 있고, 기판은 인터포저라는 것을 추가로 명시할 수 있다.
예 4는 예 1의 주제를 포함할 수 있고, 기판은 인쇄 회로 보드라는 것을 추가로 명시할 수 있다.
예 5는 예 1의 주제를 포함할 수 있고, 양자 디바이스 다이 및 제어 회로부 다이는 패키지-온-패키지 구조체에 포함된다는 것을 추가로 명시할 수 있다.
예 6은 예 1 내지 예 5 중 어느 한 예의 주제를 포함할 수 있고, 기판은 양자 디바이스 다이와 제어 회로부 다이 사이에 적어도 하나의 마이크로파 전송 라인을 포함한다는 것을 추가로 명시할 수 있다.
예 7은 예 1 내지 예 6 중 어느 한 예의 주제를 포함할 수 있고, 기판은 제어 회로부 다이가 커플링되는 기판의 면과 기판의 대향 면 사이에 적어도 하나의 도전성 경로를 포함한다는 것을 추가로 명시할 수 있다.
예 8은 예 1 내지 예 7 중 어느 한 예의 주제를 포함할 수 있고, 제어 회로부 다이는 프로세싱 디바이스 또는 메모리 요소를 포함한다는 것을 추가로 명시할 수 있다.
예 9는 예 1 내지 예 8 중 어느 한 예의 주제를 포함할 수 있고, 양자 디바이스 다이 및 제어 회로부 다이 각각은 솔더 연결들을 사용하여 기판에 커플링된다는 것을 추가로 명시할 수 있다.
예 10은 예 1 내지 예 9 중 어느 한 예의 주제를 포함할 수 있고, 양자 디바이스 다이는 복수의 게이트들을 포함하고, 제어 회로부 다이는 기판을 통해 복수의 게이트들에 전압들을 제공하기 위한 것임을 추가로 명시할 수 있다.
예 11은 예 1 내지 예 10 중 어느 한 예의 주제를 포함할 수 있고, 양자 디바이스 다이는 하나 이상의 마그넷 라인을 포함하고, 제어 회로부 다이는 전기 펄스들을 기판을 통해 하나 이상의 마그넷 라인에 제공하기 위한 것임을 추가로 명시할 수 있다.
예 12는 예 1 내지 예 11 중 어느 한 예의 주제를 포함할 수 있고, 제어 회로부 다이는 판독 또는 기입할 큐비트들 중 하나 이상을 선택하기 위한 스위칭 매트릭스를 포함한다는 것을 추가로 명시할 수 있다.
예 13은 예 1 내지 예 12 중 어느 한 예의 주제를 포함할 수 있고, 큐비트들은 양자 점 기반 큐비트들이라는 것을 추가로 명시할 수 있다.
예 14는 예 1 내지 예 13 중 어느 한 예의 주제를 포함할 수 있고, 기판은 양자 디바이스 다이와 제어 회로부 다이 사이의 전기 경로들을 포함하고, 전기 경로들은 초전도 재료를 포함한다는 것을 추가로 명시할 수 있다.
예 15는 예 1 내지 예 14 중 어느 한 예의 주제를 포함할 수 있고, 양자 디바이스 다이의 동작 동안 제어 회로부 다이에 의해 생성되는 데이터를 저장하기 위한 메모리 디바이스를 추가로 포함할 수 있다.
예 16은 예 1 내지 예 15 중 어느 한 예의 주제를 포함할 수 있고, 양자 디바이스 다이 및 제어 회로부 다이의 온도를 원하는 범위에 유지하기 위한 냉각 장치를 추가로 포함할 수 있다.
예 17은 예 1 내지 예 16 중 어느 한 예의 주제를 포함할 수 있고, 제어 회로부 다이로부터의 데이터를 수신하고 전송하기 위한 유선 또는 무선 네트워크 제어기를 추가로 포함할 수 있다.
예 18은 양자 컴퓨팅 어셈블리를 제조하는 방법이며, 이 방법은: 기판을 제공하는 단계 - 기판은 제1 콘택트 세트와 제2 콘택트 세트 사이의 하나 이상의 전기 경로를 포함함 -; 양자 디바이스 다이가 기판 상에 배치되도록 양자 디바이스 다이를 제1 콘택트 세트에 커플링시키는 단계; 및 하나 이상의 제어 다이가 기판 상에 배치되도록 하나 이상의 제어 다이를 제2 콘택트 세트에 커플링시키는 단계를 포함하고, 여기서 제어 다이들은 전압들을 하나 이상의 전기 경로를 통해 양자 디바이스 다이의 하나 이상의 컴포넌트에 제공하기 위한 것이다.
예 19는 예 18의 주제를 포함할 수 있고, 하나 이상의 전기 경로는 코플래너 도광체, 스트립 라인 또는 마이크로스트립 라인을 포함한다는 것을 추가로 명시할 수 있다.
예 20은 예 18 및 예 19 중 어느 한 예의 주제를 포함할 수 있고, 양자 디바이스 다이 및 하나 이상의 제어 다이 상에 오버몰드 재료를 제공하는 단계, 또는 양자 디바이스 다이 및 하나 이상의 제어 다이 아래에 언더필 재료를 제공하는 단계를 추가로 포함할 수 있다.
예 21은 예 18 내지 예 20 중 어느 한 예의 주제를 포함할 수 있고, 양자 디바이스 다이는 중간 구조체 상에 배치되고, 양자 디바이스 다이를 제1 콘택트 세트에 커플링시키는 단계는 중간 구조체를 제1 콘택트 세트 상에 물리적으로 고정시키는 단계를 포함한다는 것을 추가로 명시할 수 있다.
예 22는 예 18 내지 예 21 중 어느 한 예의 주제를 포함할 수 있고, 하나 이상의 제어 다이는 중간 구조체 상에 배치되고, 하나 이상의 제어 다이를 제2 콘택트 세트에 커플링시키는 단계는 중간 구조체를 제2 콘택트 세트 상에 물리적으로 고정시키는 단계를 포함한다는 것을 추가로 명시할 수 있다.
예 23은 양자 컴퓨팅 어셈블리를 동작시키는 방법이며, 이 방법은: 제어 회로부 다이에 의해, 하나 이상의 전압을 양자 디바이스 다이 및 제어 회로부 다이가 배치되는 기판을 통해 양자 디바이스 다이에 제공하는 단계; 및 하나 이상의 전압에 적어도 부분적으로 응답하여, 양자 디바이스 다이에서, 큐비트들의 상태를 변경하는 단계를 포함한다.
예 24는 예 23의 주제를 포함할 수 있고, 하나 이상의 전압을 양자 디바이스 다이에 제공하는 단계는 ESR(electron spin resonance) 펄스들을 양자 디바이스 다이의 마그넷 라인 또는 하나 이상의 게이트에 제공하는 단계를 포함한다는 것을 추가로 명시할 수 있다.
예 25는 예 23 및 예 24 중 어느 한 예의 주제를 포함할 수 있고, 큐비트들의 상태를 변경하는 단계는 양자 점 기반 큐비트들의 스핀 상태를 변경하는 단계를 포함한다는 것을 추가로 명시할 수 있다.
예 26은 예 23 내지 예 25 중 어느 한 예의 주제를 포함할 수 있고, 제어 회로부 다이에 의해, 양자 디바이스 다이에서의 큐비트들의 상태를 검출하는 단계를 추가로 포함할 수 있다.
예 27은 예 26의 주제를 포함할 수 있고, 제어 회로부 다이에 의해, 기판을 통해 큐비트들 상태를 통신하는 단계를 추가로 포함할 수 있다.
예 28은 예 23 내지 예 27 중 어느 한 예의 주제를 포함할 수 있고, 제어 회로부 다이는 실리콘 기반 프로세싱 디바이스를 포함한다는 것을 추가로 명시할 수 있다.
예 29는 예 23 내지 예 28 중 어느 한 예의 주제를 포함할 수 있고, 기판은 인터포저를 포함한다는 것을 추가로 명시할 수 있다.

Claims (25)

  1. 양자 컴퓨팅 어셈블리로서,
    복수의 큐비트들(qubits)을 생성하기 위한 양자 디바이스 다이;
    상기 양자 디바이스 다이의 동작을 제어하기 위한 제어 회로부 다이; 및
    기판
    을 포함하며;
    상기 양자 디바이스 다이 및 상기 제어 회로부 다이는 상기 기판 상에 배치되는, 양자 컴퓨팅 어셈블리.
  2. 제1항에 있어서, 상기 기판은 패키지 기판이고, 상기 양자 디바이스 다이 및 상기 제어 회로부 다이는 공통 패키지에 포함되는, 양자 컴퓨팅 어셈블리.
  3. 제1항에 있어서, 상기 기판은 인터포저(interposer)인, 양자 컴퓨팅 어셈블리.
  4. 제1항에 있어서, 상기 기판은 인쇄 회로 보드인, 양자 컴퓨팅 어셈블리.
  5. 제1항에 있어서, 상기 양자 디바이스 다이 및 상기 제어 회로부 다이는 패키지-온-패키지 구조체(package-on-package structure)에 포함되는, 양자 컴퓨팅 어셈블리.
  6. 제1항에 있어서, 상기 기판은 상기 양자 디바이스 다이와 상기 제어 회로부 다이 사이에 적어도 하나의 마이크로파 전송 라인을 포함하는, 양자 컴퓨팅 어셈블리.
  7. 제1항에 있어서, 상기 기판은 상기 제어 회로부 다이가 커플링되는 상기 기판의 면과 상기 기판의 대향 면 사이에 적어도 하나의 도전성 경로를 포함하는, 양자 컴퓨팅 어셈블리.
  8. 제1항에 있어서, 상기 제어 회로부 다이는 프로세싱 디바이스 또는 메모리 요소를 포함하는, 양자 컴퓨팅 어셈블리.
  9. 제1항에 있어서, 상기 양자 디바이스 다이 및 상기 제어 회로부 다이 각각은 솔더 연결들을 사용하여 상기 기판에 커플링되는, 양자 컴퓨팅 어셈블리.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 양자 디바이스 다이는 복수의 게이트들을 포함하고, 상기 제어 회로부 다이는 상기 기판을 통해 상기 복수의 게이트들에 전압들을 제공하기 위한 것인, 양자 컴퓨팅 어셈블리.
  11. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 양자 디바이스 다이는 하나 이상의 마그넷 라인(magnet lines)을 포함하고, 상기 제어 회로부 다이는 전기 펄스들을 상기 기판을 통해 상기 하나 이상의 마그넷 라인에 제공하기 위한 것인, 양자 컴퓨팅 어셈블리.
  12. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 제어 회로부 다이는 판독 또는 기입할 상기 큐비트들 중 하나 이상을 선택하기 위한 스위칭 매트릭스(switching matrix)를 포함하는, 양자 컴퓨팅 어셈블리.
  13. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 큐비트들은 양자 점 기반 큐비트들인, 양자 컴퓨팅 어셈블리.
  14. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 기판은 상기 양자 디바이스 다이와 상기 제어 회로부 다이 사이의 전기 경로들을 포함하고, 상기 전기 경로들은 초전도 재료를 포함하는, 양자 컴퓨팅 어셈블리.
  15. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 양자 디바이스 다이의 동작 동안 상기 제어 회로부 다이에 의해 생성되는 데이터를 저장하기 위한 메모리 디바이스
    를 추가로 포함하는, 양자 컴퓨팅 어셈블리.
  16. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 제어 회로부 다이로부터의 데이터를 수신하고 전송하기 위한 유선 또는 무선 네트워크 제어기
    를 추가로 포함하는, 양자 컴퓨팅 어셈블리.
  17. 양자 컴퓨팅 어셈블리를 제조하는 방법으로서,
    기판을 제공하는 단계 - 상기 기판은 제1 콘택트 세트와 제2 콘택트 세트 사이의 하나 이상의 전기 경로를 포함함 -;
    양자 디바이스 다이가 상기 기판 상에 배치되도록 상기 양자 디바이스 다이를 상기 제1 콘택트 세트에 커플링시키는 단계; 및
    하나 이상의 제어 다이가 상기 기판 상에 배치되도록 상기 하나 이상의 제어 다이를 상기 제2 콘택트 세트에 커플링시키는 단계
    를 포함하고, 상기 제어 다이들은 전압들을 상기 하나 이상의 전기 경로를 통해 상기 양자 디바이스 다이의 하나 이상의 컴포넌트에 제공하기 위한 것인, 방법.
  18. 제17항에 있어서, 상기 하나 이상의 전기 경로는 코플래너 도광체(coplanar waveguide), 스트립 라인(strip line) 또는 마이크로스트립 라인(microstrip line)을 포함하는, 방법.
  19. 제17항에 있어서, 상기 양자 디바이스 다이는 중간 구조체 상에 배치되고, 상기 양자 디바이스 다이를 상기 제1 콘택트 세트에 커플링시키는 단계는 상기 중간 구조체를 상기 제1 콘택트 세트 상에 물리적으로 고정시키는 단계를 포함하는, 방법.
  20. 제17항 내지 제19항 중 어느 한 항에 있어서, 하나 이상의 제어 다이는 중간 구조체 상에 배치되고, 상기 하나 이상의 제어 다이를 상기 제2 콘택트 세트에 커플링시키는 단계는 상기 중간 구조체를 상기 제2 콘택트 세트 상에 물리적으로 고정시키는 단계를 포함하는, 방법.
  21. 양자 컴퓨팅 어셈블리를 동작시키는 방법으로서,
    제어 회로부 다이에 의해, 하나 이상의 전압을 양자 디바이스 다이 및 상기 제어 회로부 다이가 배치되는 기판을 통해 상기 양자 디바이스 다이에 제공하는 단계; 및
    상기 하나 이상의 전압에 적어도 부분적으로 응답하여, 상기 양자 디바이스 다이에서, 큐비트들의 상태를 변경하는 단계
    를 포함하는, 방법.
  22. 제21항에 있어서, 상기 하나 이상의 전압을 상기 양자 디바이스 다이에 제공하는 단계는 ESR(electron spin resonance) 펄스들을 상기 양자 디바이스 다이의 마그넷 라인 또는 하나 이상의 게이트에 제공하는 단계를 포함하는, 방법.
  23. 제21항에 있어서, 상기 큐비트들의 상기 상태를 변경하는 단계는 양자 점 기반 큐비트들의 스핀 상태를 변경하는 단계를 포함하는, 방법.
  24. 제21항 내지 제23항 중 어느 한 항에 있어서,
    상기 제어 회로부 다이에 의해, 상기 양자 디바이스 다이에서의 상기 큐비트들의 상기 상태를 검출하는 단계
    를 추가로 포함하는, 방법.
  25. 제24항에 있어서,
    상기 제어 회로부 다이에 의해, 상기 기판을 통해 상기 큐비트들의 상기 상태를 통신하는 단계
    를 추가로 포함하는, 방법.
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