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KR20190045331A - 부품상에 전기 접점들을 생성하기 위한 방법 - Google Patents

부품상에 전기 접점들을 생성하기 위한 방법 Download PDF

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KR20190045331A
KR20190045331A KR1020197010077A KR20197010077A KR20190045331A KR 20190045331 A KR20190045331 A KR 20190045331A KR 1020197010077 A KR1020197010077 A KR 1020197010077A KR 20197010077 A KR20197010077 A KR 20197010077A KR 20190045331 A KR20190045331 A KR 20190045331A
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KR
South Korea
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layer
metal
self
assembly
passivating
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Application number
KR1020197010077A
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English (en)
Inventor
마르쿠스 글라트하르
요나스 바르치
마티아스 캄프
루크만가다 로히트
Original Assignee
프라운호퍼-게젤샤프트 추르 푀르데룽 데어 안제반텐 포르슝 에 파우
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Filing date
Publication date
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Abstract

본 발명은 부품상에 하나 이상의 전기 접점들을 생성하기 위한 방법에 관한 것이며, 상기 방법은, - 전면 및 후면을 갖는 부품을 제공하는 단계로서, 투명한 전기 전도성 산화물 (TCO) 또는 자가-부동태화 (self-passivating) 금속 또는 반도체의 외부층이 전면 및/또는 후면상에 존재하는, 상기 부품을 제공하는 단계, - 구조화된 전기 전도성 시드층을 도포하는 단계로서, 시드층의 도포는 비갈바니 전기적으로 발생하는, 상기 구조화된 전기 전도성 시드층을 도포하는 단계, - 상기 시드층상에 적어도 하나의 금속을 갈바니 전기적으로 디포짓하는 단계를 포함한다.

Description

부품상에 전기 접점들을 생성하기 위한 방법
본 발명은 조립체, 특히 전기 부품, 예를 들어 태양 전지 또는 발광 다이오드, 또는 인쇄회로보드의 전구체상에 (예를 들어 전기 도체 트랙들의 형태의) 전기 접점들을 생성하기 위한 프로세스에 관한 것이다. 본 발명은 또한 이러한 프로세스를 통해 획득가능한 디바이스들에 관한 것이다.
다수의 조립체들의 사용을 위한 요건은, 특히 전기 도체 트랙들의 형태의 전기 접점들이 그 위에 설치된다는 점이다. 전기 접점들은 예를 들어 조립체로부터 전류를 인출해 내거나 조립체로부터 전압을 탭핑하거나 조립체 위에 존재하는 전기 부품들 사이의 전기적 접속을 확립하도록 작용한다. 조립체가 태양 전지인 경우, 예를 들어, 광전 효과를 통해 이러한 반도체 부품에서 생성된 광전류는 전기 접점들을 통해 인출될 수 있다. 대안적으로, 조립체는 예를 들어 도체 트랙들의 적용에 의해 인쇄회로보드로 궁극적으로 변환되는 인쇄회로보드 (PCB) 의 전구체일 수도 있다.
기지의 및 관습적인 프로세스에서, 은 입자들을 포함하는 페이스트가 조립체에 도포되고, 그 후 은 입자들의 소결을 발생시키기 위해 충분히 높은 온도에서 처리된다. 이러한 목적으로, 적어도 800 ℃ 의 온도들이 요구될 수도 있다. 그러나, 그러한 높은 온도들은 다수의 조립체들에 대해 수용불가능하다.
이질 접합 태양 전지, 예를 들어 실리콘 이질 접합 태양 전지 (SHJ 태양 전지) 는 상대적으로 높은 온도들에서의 전기 접점들의 설치에 적합하지 않은 전기 부품의 예이다. SHJ 태양 전지는 아모르퍼스 실리콘의 후방- 또는 전방-표면 필드 및 이미터를 갖는 웨이퍼-기반 결정질 실리콘 태양 전지이다. 이러한 목적을 위해 사용되는 시작 물질은 n- 또는 p-도핑된 (베이스 도핑) 결정질, 특히 단결정, 실리콘이다. 매우 얇은 (약 1 내지 10 nm) 진성 (미도핑) 아모르퍼스 실리콘 층이 먼저 양 측면들상에서 그것에 도포된다. 하나의 측면상에, 베이스 도핑 (아모르퍼스 이미터 층) 과 반대의 도핑 타입 (n- 또는 p-타입) 을 갖는 마찬가지로 매우 얇은 (약 10 내지 50 nm) 도핑된 아모르퍼스 실리콘 층의 도포가 후속된다. 다른 측면상에는, 베이스 도핑 (후방- 또는 전방-표면 필드) 에 대해 대응하는 도핑 타입을 갖는 얇은 (10 내지 50 nm) 아모르퍼스 실리콘 층이 도포된다. 최종적으로, 두께 50-100 nm 의 투명 전도성 산화물 (TCO), 예를 들어 인듐 주석 산화물 (ITO) 가 도포된다. 그러한 TCO 층은 25 ℃ 에서 통상 300 Ω 이하의 시트 저항을 갖는다. 이질 접합 태양 전지들의 구성 및 작동은 예를 들어 S. De Wolf et al., Green, Vol. 2 (2012), p. 7-24 에 의해 기술된다.
SHJ 태양 전지의 아모르퍼스 실리콘 층들에서의 원치않는 결정화를 회피하기 위해, 250 ℃ 보다 높은 온도들은 회피되어야 한다.
마찬가지로 다른 태양 전지 타입들 또는 발광 다이오드들과 같은 다른 전기 부품들의 경우, 최소 열 응력을 갖는 전기 접점들의 설치가 바람직하다.
충분히 작은 은 나노입자들의 사용은 은 페이스트들의 소결 온도를 200 ℃ 아래까지 저하시킬 수 있다. 그러나, 여기에서의 단점은 소결 프로세스가 실온에서 조차도 점진적으로 진행되기 때문에 페이스트들이 저장될 수 없다는 점 및 은 나노입자들은 건강에 대한 상당한 위험을 구성한다는 점이다. 게다가, 나노입자들의 비용들은 큰 입자들 또는 갈바니 전기적으로 디포짓된 금속들에 대해서보다 훨씬 더 높다.
유기 바인더들, 예를 들어 열 가교 수지들, 및 플레이크 형태의 은 입자들을 포함하는 페이스트들의 사용이 또한 알려져 있다. 그 수지는 플레이크들을 함께 유지하고 전기 부품의 외부 층 (예를 들어, ITO 와 같은 투명, 전기 전도성 산화물 (TCO) 의 층) 에 대한 접착 강도를 확립하는 매트릭스를 형성한다. 그러나, 이것은 열적으로 소결된 페이스트들을 사용하는 것보다 많은 열 전도성을 달성한다. 결과적으로, 더 많은 은이 요구되고 도체 트랙들에 의한 태양 전지의 전방 측면의 섀도우잉 (shadowing) 이 증가된다.
대안적으로, 도체 트랙들은 갈바니 전기적으로 (즉, 전기도금에 의해) 도포될 수 있다. 이것은 도체 트랙들의 매우 양호한 전기 전도성을 달성한다. 그러나, 그 표면은 도체 트랙 패턴의 네거티브로서 전기도금 래커 (lacquer) 의 마스크로 인쇄되어야 한다. 갈바닉 디포지션 후, 래커는 케미컬 배스 (chemical bath) 내에서 제거되어야 한다. 이러한 래커 마스크의 필요성은 재료 소비 및 필요한 폐수 클리닝으로 인해 이러한 프로세스를 매우 비용이 많이 들게 한다. 또한, TCO 층 (즉, ITO 와 같은 투명, 전기 전도성 산화물의 층) 상의 갈바니 전기적으로 도포된 금속층의 접착 강도는 일부 경우들에서 불만족스럽다.
특히 고가의 조립체들의 경우에, 얇은 금속층 또는 금속층 스택은 먼저 워크피스의 전체 영역에 걸쳐 도포된다. 그것 위에 예를 들어 생성될 도체 트랙들의 네거티브 마스크의 형태로 포토리소그래피에 의해 구성되는 포토레지스트가 도포된다. 대안적으로, 네거티브 마스크는 (예를 들어 잉크젯에 의해) 이미 구조화된 형태로 도포된다. 래커로 코팅되지 않은 표면은 전기도금에 의해 구리로 두꺼워지고 그 구리는 추가적인 은 층에 의한 산화로부터 선택적을 보호된다. 후속적으로, 래커는 케미컬 배스에서 제거되고 금속은 이전에 래커-코팅된 영역들에서 에칭된다. 대응하는 금속화 프로세스는, 예를 들어, US 8,399,287 에 기술되어 있다.
US 2014/0295614 는 백사이드 콘택 (backside contact) 태양 전지들의 금속화를 위한 프로세스를 기술한다. 기상-증착된 알루미늄 시드층은 징케이트 (zincate) 단계에 의해 전체 영역을 통해 활성화될 수 있다. 후속적으로, 로컬 배리어층이 도포될 수 있다. 갈바닉 디포지션 후에, 그 배리어층은 제거되어야 하고 활성화된 알루미늄 시드층은 에칭되어야 한다.
마찬가지로 플라스틱으로 제조된 인쇄회로보드들 (PCBs) 의 경우에, 보드 재료의 열적 안정성의 부족으로 인해, 소결가능한 금속 입자들의 도체 트랙들을 인쇄하는 것이 가능하지 않다. 수지 매트릭스 내의 은 플레이크들로 제조된 도체 트랙들은 높은 비용들, 전도성 부족 및 전기 조립체들의 커플링을 위한 납땜 프로세스들에 대한 적합성 부족으로 인해 예외적인 경우들에서만 옵션이다.
본 발명의 목적은 조립체 상의 열 응력을 낮은 레벨로 유지하고, 마스크들 (예를 들어, 래커 마스크들) 의 사용을 회피하며 최대 효율로 수행가능한 프로세스를 통해 조립체에, 전기 접점들, 예를 들어, 전기 도체 트랙들을 도포하는 것이다.
그 목적은 다음의 단계들을 포함하는, 조립체상에 하나 이상의 전기 접점들을 생성하는 프로세스에 의해 달성된다:
- 전방 측면 및 후방 측면을 갖는 조립체를 제공하는 단계, 투명, 전기 전도성 산화물 (TCO) 또는 자가-부동태화 (self-passivating) 금속 또는 반도체의 외부 층이 전방 측면 및/또는 후방 측면상에 존재함,
- 외부층의 정의된 영역들에 구조화된, 전기 전도성 시드층을 도포하는 단계, 상기 시드층은 비갈바니 전기적으로 도포됨,
- 시드층상에 적어도 하나의 금속을 갈바니 전기적으로 디포짓하는 단계.
아하에 더 상세히 기술되는 바와 같이, 본 발명의 프로세스는 금속들, 예를 들어, 구리의 갈바닉 디포지션이 불가능하거나 적어도 상당히 억제되는 특정의 외부층 (TCO 층 또는 자가-부동태화 금속 또는 반도체의 층) 을 갖는 조립체를 사용한다. 그러나, 양호한 전기 전도성을 갖는 구조화된 시드층이 비갈바닉 디포지션을 통해 (예를 들어, 인쇄 프로세스를 통해) 정의된 영역들에서 외부층에 도포되는 경우, 이러한 구조화된 시드층 (그러나 노출된 외부층은 아님) 은 매우 효율적으로 갈바니 전기적으로 코팅될 수 있고, TCO 층 또는 자가-부동태화 금속 또는 반도체의 층과 그것에 도포된 시드층 사이의 전기 접촉 저항은 갈바니 전기적으로 디포짓된 금속층을 통해 조립체 (예를 들어, 태양 전지) 로부터 전류를 효과적으로 인출해 내기에 여전히 충분히 작다.
자가-부동태화 금속 또는 반도체의 외부층은 또한 이하에 자가-부동태화 외부층으로 지칭된다.
심지어 실온에서의 자가-부동태화 금속 또는 반도체의 코팅들은 그들의 표면상에 얇은 산화물막을 형성한다. 얇은 산화물막의 존재는 자가-부동태화 금속 또는 반도체상의 금속의 갈바닉 디포지션을 방지하거나 적어도 억제한다. 심지어 투명 전도성 산화물들 (TCO 들), 예를 들어, 인듐 주석 산화물 (ITO) 상의 구리와 같은 표준 금속들의 갈바닉 디포지션은 특히 낮은 인가 전압에서 억제될 수도 있다.
TCO 들 또는 자가-부동태화 금속들 또는 반도체들의 코팅들은 따라서 갈바닉 금속 디포지션이 억제될 수 있는 표면들을 구성한다. 그러나, 갈바니 전기적으로 코팅하기 어려운 이들 표면들은 사실상 차례로 전기도금에 의해 효율적으로 코팅될 수 있는 그것에 도포된 전기 전도성 층들에 대해 상대적으로 낮은 전기 접촉 저항을 갖는다는 것이 발견되었다. 전기도금에 의해 코팅하기 어려운 재료를 나타내는 자가-부동태화 금속 또는 반도체의 또는 TCO 의 표면의 정의된 영역들 상에, 전기도금에 의해 효율적으로 코팅될 수 있는 재료가 (예를 들어, 인쇄 공정에의해) 도포된다. 이 도포된 재료는 후속적인 갈바니제이션 (galvanization) 단계 동안 시드층으로서 기능한다. 구조화된, 전기 전도성 시드층을 도포하기 위해 어떤 마스크도 필요하지 않다. 시드층의 도포는 조립체 (예를 들어, 인쇄회로보드의 보드 재료 또는 실리콘 헤테로-셀 내의 아모르퍼스 실리콘 층) 상의 열 응력이 최소화되도록 상대적으로 낮은 온도들에서 시행될 수 있다.
후속적인 갈바니제이션 단계에서, 금속은 구조화된 시드층상에 배타적으로 또는 적어도 지배적으로 디포짓된다. 자가-부동태화 금속 또는 반도체에 대한 또는 TCO 에 대한 마스크의 도포는 이들 재료들상의 갈바닉 디포지션이 발생하지 않거나 적어도 억제되기 때문에 요구되지 않는다. 따라서, 갈바니제이션 단계 후에, 전기 부품의 효율적인 전기 접점 접속 또는 인쇄회로보드의 효과적인 회로 구조의 형성을 가능하게 하는 구조가, 예를 들어 하나 이상의 도체 트랙들의 형태로 획득된다.
전기 접점들은 예를 들어 하나 이상의 도체 트랙들의 형태이다. 전기 접점들은 예를 들어 조립체로부터 전류를 인출해 내거나 조립체로부터 전압을 탭핑하거나 조립체 위에 존재하는 전기 부품들 사이의 전기적 접속을 확립하도록 작용한다.
이미 상술된 바와 같이, 본 발명의 프로세스는 먼저 전방 측면 및 후방 측면을 갖는 조립체의 제공을 포함하고, 후방 측면 및/또는 전방 측면상에 투명한, 전기 전도성 산화물 (TCO) 또는 자가-부동태화 금속 또는 반도체의 외부층이 존재한다.
조립체는 예를 들어 전기 부품 (예를 들어, 광전자 부품 또는 반도체 부품) 또는 그것의 전구체이다.
전기 접점들이 설치되어야 하는 조립체는 또한 인쇄회로보드의 전구체일 수도 있다. 인쇄회로보드의 전구체는 바람직하게는 선택적으로 또한 섬유들에 의해 보강될 수도 있는 플라스틱 (특히 전기적으로 비전도성 플라스틱) 을 포함하고, 투명한, 전기 전도성 산화물 (TCO) 또는 자가-부동태화 금속 또는 반도체의 외부층이 그 후 바람직하게 상기 플라스틱 위에 존재한다. 인쇄회로보드의 전구체는, 예를 들어, 유연성 필름 또는 대안적으로 강성의 또는 경성의 시트일 수도 있다.
바람직한 전기 부품은, 예를 들어, 태양 전지, 다이오드 (예를 들어, 발광 다이오드) 또는 디스플레이 스크린, 특히 평탄형 디스플레이 스크린 (평판 디스플레이), 예를 들어, 액정 디스플레이 (LCD) 이다.
태양 전지의 경우에, 전방 측면은 조립체의 조명받는 측면, 즉 방사원과 마주하는 측면이다. 본 발명의 프로세스에 의하여, 예를 들어, (예를 들어, 배타적 후방측-접촉 태양 전지의 경우에) 전방 측면상에 또는 후방 측면상에 또는 조립체의 각 측면상에 전기 접점들을 도포하는 것이 가능하다.
전기 접점이 도포되는 전기 부품은 아직 그것의 최종 형태일 필요가 없지만, 통상적으로 이미 그것의 기능 (예를 들어, 광전 효과의 달성) 에 본질적인 그러한 부품들을 포함한다. 대안적으로, 전기 접점이 도포되는 조립체는 전기 조립체의 전구체일 수도 있고, 그것의 기능 모드의 달성에 필요한 추가의 부품들은 전기 접점의 도포 후에만 추가된다.
본 발명의 맥락에서, 태양 전지는 방사 에너지, 일반적으로 햇빛의 작용 하에서 광전 효과를 나타내는 반도체 부품을 의미하는 것으로 이해된다.
바람직하게는, 태양 전지는 실리콘 태양 전지이다.
바람직한 실시형태에서, 조립체는 이질 접합 태양 전지, 특히 실리콘 이질 접합 태양 전지 (SHJ 태양 전지) 또는 그것의 전구체이다.
태양 전지는 또한 그것의 후방 측면을 통해 배타적으로 접촉된 태양 전지일 수도 있다. 이들 태양 전지들에서, 전기 접점들은 인터디지털 (interdigital) 구조의 형태일 수도 있다.
본 발명의 프로세스는 태양 전지에 대한 베이스 재료로서 작용하는 결정질 실리콘 기판의 2 개의 표면들 중 적어도 하나 상에 금속 형태로 도포된 도체 트랙들에 의해 추가로 향상되어야 하는 전도성을 갖는 도전성층을 갖는 결정질 실리콘 태양 전지 타입들에 대해 특히 관심이 있다. 이들은 예를 들어 결정질 실리콘 웨이퍼의 대응적으로 코팅된 표면상의 전자-홀 쌍들의 재결합을 억제하는 광학적으로 투명한, 전기 전도성 코팅을, 베이스 재료로서 기능하는 결정질 실리콘의 적어도 하나의 측면상에, 갖는 태양 전지 타입들을 포함한다.
이들은 특히 부동태화 층들이 아모르퍼스 실리콘으로 이루어지는 실리콘 이질 접합 태양 전지들 (SHJ) 을 포함한다. 대안적으로, 그 표면은 전도성 폴리실리콘 층, 실리콘 카바이드 층 또는 전도성 금속 산화물, 예를 들어 몰리브덴 산화물, 텅스텐 산화물, 니켈 산화물 또는 티타늄 산화물이 후속적으로 도포되는 관통-터널 가능 (through-tunnelable) 실리콘 디옥사이드 층 (따라서 그 층에 대해 직각으로도 마찬가지로 전도성임) 으로 이루어질 수도 있다. 모든 이들 층들의 표면에 평행한 전도성은 매우 낮기 때문에, 재결합-억제 층 시스템에 고전도성 TCO 층 (예를 들어, ITO 층) 을 추가로 도포하는 것이 바람직하다. 그러나, 심지어 TCO 층의 도포의 경우에도, 표면에 평행한 전도성은 너무 낮아서 전류를 효율적으로 제거할 수 없기 때문에, 금속 도체 트랙들이 추가적으로 표면에 도포되어야 한다.
본 발명의 프로세스는, 도포된 금속층들의 소결을 위한 고온 단계를 필요로하지 않고 유기 마스크들을 없애는 것이 가능하기 때문에, 조립체로서의 태양 전지들에 대해, 특히 상술된 태양 전지 타입들, 예를 들어, SHJ 태양 전지에 대해 우수한 적합성을 갖는다.
SHJ 태양 전지들은 상업적으로 이용가능하거나 당업자에게 알려진 프로세스들을 통해 제조될 수 있다.
이미 상술된 바와 같이, 특정의 전기 부품들, 예를 들어 SHJ 태양 전지들, 발광 다이오드들 또는 LCD 들 (액정 디스플레이들) 은 빈번하게 전극으로서 투명한, 전기 전도성 산화물 (TCO) 의 하나 이상의 층들을 포함한다. 이러한 경우들에서, TCO 층은 따라서 이미 전기 부품의 일체형 구성성분이다. TCO 들의 물질 클래스 및 반도체 부품들에 대한 TCO 층의 사용은 당업자들에게 알려져 있다; 예를 들어, Clark I. Bright, chapter 7 ("Review of Transparent Conductive Oxides (TCO)") in 50 Years of Vacuum Coating Technology and the Growth of the Society of Vacuum Coaters, eds.: Donald M. Mattox and Vivienne Harwood Mattox, Society of Vacuum Coaters, 2007 (ISBN 978-1-878068-27-9) and A. Stadler, Materials, 2012, 5, p. 661-683 를 참조). 빈번하게, 이들 전기 부품들에서, TCO 층은 이미 부품의 가장 바깥쪽 층 ("외부층") 으로서 존재한다. 이러한 경우들에서, 본 발명의 프로세스의 맥락에서 전기 부품의 상기 TCO 외부층에 직접 (예를 들어, 하나 이상의 도체 트랙들의 형태로) 전기 전도성 시드층을 도포하는 것이 가능하다.
TCO 외부층을 위한 예시적인 TCO 들은 인듐 주석 산화물 ("ITO"), 알루미늄-도핑 아연 산화물 ("AZO"), 불소-도핑 주석 산화물 ("FTO"), 붕소-도핑 아연 산화물 또는 수소-도핑 인듐 산화물이다. TCO 코팅들은 예를 들어 물리적 또는 화학적 기상 증착에 의해 획득될 수도 있다.
25 ℃ 에서의 TCO 층은 통상적으로 10 Ω 내지 1000 Ω, 보다 바람직하게는 50 Ω 내지 300 Ω 의 범위에서, 4-포인트 방밥을 통해 결정된 시트 저항을 갖는다. 바람직하게는, TCO 층은 그것의 전체 면적에 걸쳐 이러한 시트 저항을 갖는다. 비록 TCO 층들이 상대적으로 낮은 시트 저항을 가질지라도, 그러한 TCO 층들, 예를 들어 ITO 층상의 구리와 같은 금속들의 갈바닉 디포지션은 특히 낮은 인가 전압에서 금속들의 표면들상의 디포지션에 비해 억제된다.
투명한, 전기 전도성 산화물 (즉, TCO 층) 의 외부층에 대한 대안으로서, 조립체는 자가-부동태화 금속 또는 자가-부동태화 반도체의 외부층을 가질 수도 있다.
당업자에게 알려진 바와 같이, 자가-부동태화 금속들 또는 반도체들은 실온 (25 ℃) 에서의 공기하에서 부동태화, 매우 얇은 산화물층을 자발적으로 형성할 수 있는 그러한 금속들 또는 반도체들이다. 적합한 자가-부동태화 금속들은 특히 알루미늄, 티타늄, 니켈, 크롬 또는 아연, 또는 이들 금속들 중 하나의 합금이다. 바람직한 자가-부동태화 반도체는 실리콘이다.
조립체의 전방 측면 및/또는 후방 측면상에, 그 후 이미 외부층을 형성하는 자가-부동태화 금속 또는 반도체의 단 하나의 층을 도포할 수도 있다. 대안적으로, 조립체에 자가-부동태화 금속들 또는 반도체들의 2 이상의 층들을 도포하는 것도 가능하다. 이들 층들 중 가장 바깥쪽 층이 외부층이다.
조립체 (예를 들어, 태양 전지, 특히 SHJ 태양 전지) 가 TCO 층을 포함하는 경우, 자가-부동태화 금속 또는 반도체의 층은 상기 TCO 층 위에 직접 존재할 수도 있다. 이것이 이미 외부층을 형성하거나, 대안적으로, 자가-부동태화 금속들 또는 반도체들의 하나 이상의 추가적인 층들이 도포된다. 또, TCO 층 위에 비자가-부동태화 금속 (예를 들어, 구리 또는 은 또는 이들 금속들 중 하나의 합금) 의 적어도 하나의 층이 존재하는 것, 및 상기 비자가-부동태화 금속층 위에 자가-부동태화 금속들 또는 반도체들의 하나 이상의 층들이 존재하는 것도 가능하다.
높은 전도성과 TCO 층에 대한 양호한 접착성 사이의 최상의 가능한 타협을 달성하기 위해, 자가-부동태화 금속 또는 반도체의 적어도 2 개의 층들이 도포되는 것이 바람직할 수도 있고, 여기서 제 1 자가-부동태화 층의 금속 또는 반도체는 티타늄, 니켈, 크롬 또는 아연 또는 이들 금속들 중 하나의 합금 또는 실리콘이고, 자가-부동태화 제 2 층의 금속은 알루미늄이다. 제 1 자가-부동태화 층은 TCO 층에 직접 도포될 수도 있다. 대안적으로, 제 1 자가-부동태화 층과 TCO 층 사이에 비자가-부동태화 금속 (예를 들어, 구리 또는 은 또는 이들 금속들 중 하나의 합금) 의 적어도 하나의 층이 존재할 수도 있다. 선택적으로, 자가-부동태화 금속 또는 반도체 (예를 들어, 티타늄, 니켈, 크롬 또는 아연, 또는 이들 금속들 중 하나의 합금 또는 실리콘) 의 추가의 층이 도포되어 외부층을 형성할 수도 있다. 자가-부동태화 금속들 또는 반도체들의 2 이상의 층들이 존재하는 경우, 이들 자가-부동태화 층들은 직접 연속적일 수도 있거나, 그들은 인터레이어들 (interlayers) 에 의해, 예를 들어 확산 배리어층들 (예를 들어, 팔라듐 층들) 또는 비자가-부동태화 금속들의 층들 (예를 들어, Cu 또는 Ag 층들) 로 불리는 것에 의해 서로로부터 분리될 수도 있다.
예를 들어, 티나늄 층 및 그 후 알루미늄 층이 조립체의 TCO 층에 또는 예를 들어 조립체의 TCO 층 위에 존재하는 비자가-부동태화 금속 (예를 들어, 구리 또는 은 또는 이들 금속들 중 하나의 합금) 의 층에 도포되며, 이러한 경우에 알루미늄층은 외부층을 구성한다. 대안적으로, 조립체의 TCO 층에 또는 예를 들어 조립체의 TCO 층 위에 존재하는 비자가-부동태화 금속 (예를 들어, 구리 또는 은 또는 이들 금속들 중 하나의 합금) 의 층에 티타늄층, 그 후 알루미늄층 및 그 후 다른 티타늄층을 도포하는 것도 가능하며, 이러한 경우에 티타늄층이 외부층을 구성한다. 이미 상술된 바와 같이, 인터레이어, 예를 들어, 티타늄층과 알루미늄층 사이에 확산 배리어층 (예를 들어, 팔라듐층) 이 선택적으로 존재할 수도 있다.
자가-부동태화 금속 또는 반도체의 코팅이 기지의 방법들을 통해 조립체에 도포될 수도 있다. 자가-부동태화 금속 또는 반도체의 외부층은 예를 들어 물리적 기상 증착 (예를 들어, 캐소드 아토마이제이션으로도 지칭되는 스퍼터링), 화학적 기상 증착 (예를 들어, 플라즈마-강화 기상 증착 PECVD) 을 통해 또는 자가-부동태화 금속 또는 반도체의 호일 (foil) 을 도포함으로써 획득될 수도 있다. 이들 코팅 방법들은 조립체에 작은 열 응력만을 야기한다.
조립체가 인쇄회로보드의 전구체인 경우, 시작 재료는 예를 들어 자가-부동태화 금속의 호일, 바람직하게는 알루미늄 호일이 도포되는 (예를 들어, 접착되는) 프리프레그일 수도 있다.
조립체의 전방 측면 및/또는 후방 측면은 바람직하게는 그의 면적의 적어도 50 % 정도까지, 더욱 바람직하게는 그의 면적의 적어도 80% 정도까지 또는 심지어 완전히 TCO 또는 자가-부동태화 금속 또는 반도체로부터 형성된 외부층으로 커버된다.
바람직하게는, 조립체의 외부층은 ≤ 25 ㎛, 더욱 바람직하게는 ≤ 15 ㎛, 훨씬 더 바람직하게는 ≤ 1.0 ㎛ 또는 500 nm 보다 훨씬 작은 두께를 갖는다. 조립체가 전기 부품, 특히 반도체 부품, 예를 들어 태양 전지 또는 다이오드인 경우, 심지어 외부층의 두께는 200 nm 이하, 더욱 바람직하게는 100 nm 이하, 예를 들어, 5-100 nm 또는 5-50 nm 인 것이 바람직할 수도 있다. 바람직하게는, 외부층은 그것의 면적의 적어도 90 % 이상, 더욱 바람직하게는 그것의 면적의 95 % 이상에 위에서 특정된 층 두께를 갖는다. 층 두께는 표준 방법들을 통해, 예를 들어 현미경 단면 측정에 의해 결정될 수 있다.
자가-부동태화 금속 또는 반도체의 층은 자동적으로 그의 표면상에 공기하에서 얇은 산화물 층을 형성한다. 이러한 부동태화 산화물층은 갈바닉 금속 디포지션을 방지하거나 적어도 억제한다. 이러한 자발적인 산화물 형성은 얇은 산화물층의 더욱 균질적인 형성을 발생시키기 위해, 적절한 조치 (예를 들어, 산화 매체, 예를 들어, 오존과의 접촉시키는 것) 에 의해 선택적으로 원조될 수 있다. 적절한 처리 (예를 들어, 부동태화 질화물 또는 옥시니트라이드 표면층의 형성) 에 의해 부동태화 표면층을 화학적으로 변경하는 것도 가능하다. 그러나, 매우 간단하고 효율적인 프로세스 구성에 관하여, 200 ℃ 아래의 온도에서 UV 노출 또는 오존으로의 처리에 의해 선택적으로 원조되는, 자가-부동태화에 의해 발생되는 공기하에서 산화물의 형성 이외에, 자가-부동태화 금속 또는 반도체의 층이 시드층의 도포 이전에 임의의 다른 화학적 변경을 받지 않는 것이 바람직하다.
바람직하게는, TCO 층 또는 자가-부동태화 금속 또는 반도체의 층과 그것에 도포된 시드층 사이의 (25 ℃ 에서의) 접촉 저항은 50 mΩ㎠ 미만, 보다 바람직하게는 10 mΩ㎠ 미만, 훨씬 더 바람직하게는 5 mΩ㎠ 미만, 또는 1 mΩ㎠ 미만이어야 한다. 접촉 저항은 (전송 길이 방법 또는 전송 길이 측정으로도 칭해지는) 전송 라인 방법에 의해 결정될 수 있다. 이러한 방법에서, 접촉 저항은 적절한 시험편을 사용하여 측정된다.
이미 상술된 바와 같이, 본 발명의 프로세스의 추가의 단계에서, 구조화된, 전기 전도성 시드층이 외부층 (즉, 투명한, 전기 전도성 산화물 (TCO) 또는 자가-부동태화 금속 또는 반도체의 층) 의 정의된 영역들에 도포되며, 상기 시드층은 비갈바닉 수단에 의해 도포된다.
이러한 전기 전도성 시드층은 전기도금을 통해 도포되지 않지만, 그 후 후속적인 갈바닉 디포지션 단계에서 금속 코팅을 위한 기판으로서 작용한다. 당업자가 알고 있는 바와 같이, 용어 "시드층" 은 금속의 갈바닉 디포지션을 위한 결정하 시드 및 접착 기판으로서 기능하는 얇은 층을 지칭한다.
바람직하게는, 구조화된, 전기 전도성 시드층이 하나 이상의 도체 트랙들의 형태로 도포되며, 이것은 전기 전도성 시드층이, 외부층상에서의 그의 배열의 면에서, 그것이 형성될 전기 접점들의 배열에 대응하도록 이미 구조화되는 것을 의미한다.
당업자에게는 통상의 지식인 것처럼, 갈바닉 디포지션은 코팅될 기판이 디포짓될 금속의 염을 통상 포함하는 전해질 배스와 접촉되고, 금속이 외부 전류원을 인가함으로써 기판상에 디포짓되는 방법이다. TCO 층 또는 자가-부동태화 금속 또는 반도체의 층상의 갈바닉 디포지션이 적어도 억제되기 때문에, 시드층은 비갈바닉 디포지션을 통해 도포된다.
구조화된 시드층은 단층상 또는 다층상일 수도 있다. 시드층이 다층상인 경우, 그것은 2 이상의 중첩된 얇은 층들로부터 형성되고, 여기서 각각의 얇은 층은 이하에 언급된 재료들 중 하나 이상으로부터 제조되었을 수도 있고 이하에 언급된 프로세스 단계들 중 하나 이상에 의해 획득될 수도 있다. 인접한 얇은 층들은 바람직하게는 상이한 조성을 갖는다.
외부층의 정의된 영역들에 대한 시드층의 도포는, 예를 들어, 인쇄법, 특히 스크린인쇄, 잉크젯 인쇄, 플렉소그래픽 인쇄 또는 에어로졸 인쇄, 레이저 전사법 ("레이저 유도 순방향 전사" (LIFT) 로서도 지칭됨) 또는 무전해 도금 (예를 들어, 징케이트 방법에 의한 아연 디포지션 및/또는 무전해 니켈의 디포지션) 을 통해 시행된다. 이들 코팅 방법들은 당업자들에게 알려져 있다.
충분히 높은 전기 전도성을 갖고 시드층상의 갈바닉 금속 디포지션을 가능하게 하는 시드층을 위한 성분들은 당업자에게 알려져 있다. 시드층에 존재하는 전기 전도성 성분은, 예를 들어, 하나 이상의 금속들 (예를 들어, 구리 또는 구리 합금, 은 또는 은 합금과 같은 귀금속 또는 귀금속 합금, 니켈 또는 니켈 합금 (예를 들어, 니켈-바나듐 합금), 인듐 또는 인듐 합금, 주석 또는 주석 합금, 코발트 또는 코발트 합금), 하나 이상의 전기 전도성 폴리머들 (예를 들어, 폴리-3,4-에틸렌디옥시티오펜 (PEDOT) 또는 PEDOT 와 폴리스티렌술포네이트의 혼합물 (PEDOT:PSS)), 하나 이상의 전기 전도성 탄소 재료들 (예를 들어, 그래핀, 그래핀 산화물, 탄소 나노튜브들, 그라파이트, 카본 블랙), 또는 이들 성분들 중 적어도 2 개의 혼합물이다.
시드층의 전기 전도성 성분은 예를 들어 입자들 (예를 들어, 금속 입자들 또는 탄소 입자들) 의 형태를 취할 수도 있다. 이들 전기 전도성 입자들은 유기 또는 무기 지지체 재료, 예를 들어 유기 폴리머 내로 임베딩될 수도 있다. 유기 폴리머는 열가소성 또는 대안적으로 가교가능한 또는, 경화 후에, 가교된 폴리머일 수도 있다. 예를 들어, 시드층의 전기 전도성 입자들은 인쇄법을 통해 시드층의 도포 후에 (예를 들어, 열처리 및/또는 UV 처리에 의해) 경화되는 합성 수지 내에 존재한다. 인쇄법에서 사용될 수 있는 전기 전도성 입자들에 대한 적절한 유기 또는 무기 캐리어 재료들은 당업자들에게 잘 알려져 있다.
시드층은 또한 레이저 전사법 ("레이저 유도 순방향 전사" LIFT) 에 의해 도포될 수 있다. LIFT 방법은 당업자들에게 잘 알려져 있다. 이 방법에서, 바람직하게는 니켈, 은 또는 구리 (더욱 바람직하게는 니켈) 의 시드층이 먼저, 예를 들어, 물리적 기상 증착 PVD 에 의해 투명 기판에 도포된다. 기판은 그 후 시드층이 외부층을 향해 가리키는 상태로, 조립체의 외부층과 접촉하게 되거나, 적어도 조립체의 외부층으로부터 1 mm 미만의 거리를 두고 위치된다. 그 후, 레이저 조사에 의해, 시드층은 기판으로부터 분리되고 조립체의 외부층으로 전사된다.
시드층은 또한 무전해 도금에 의해 도포될 수 있다. 당업자에게 알려진 바와 같이, 무전해 도금은 (갈바닉 디포지션과 대조적으로) 디포짓될 금속의 환원이 외부 전류원의 채용없이 진행되는 코팅 방법을 의미하는 것으로 이해된다. 바람직하게는, 무전해 도금은 니켈 ("무전해 니켈" 로서도 지칭됨) 및/또는 (예를 들어, 징케이트 방법을 통해) 아연을 디포짓하기 위해 사용된다. 바람직한 실시형태에서, 외부층 (바람직하게는 자가-부동태화 알루미늄층) 은 먼저 아연층을 형성하기 위해 징케이트 용액으로 정의된 영역들에서 처리되고, 그 후 화학적 니켈층의 무전해 디포지션이 아연층이 제공된 이들 영역들상에 시행된다. 니켈의 무전해 디포지션을 위한 적절한 전해질 용액들은 당업자들에게 알려져 있다. 니켈 이온들의 환원을 위해 요구된 전자들은, 예를 들어, 환원제 소듐 히포포스파이트 (sodium hypophosphite) 에 의해, 화학 반응에 의해 전해질 용액 내에서 직접 생성될 수 있다. 전해질 용액은 또한 니켈 염, 예를 들어, 니켈 술페이트를 포함한다. 니켈 디포지션은 자가 촉매적이다. 인이 또한 포함되기 때문에, 니켈-인 합금이 획득된다. 알루미늄층의 정의된 영역들의 아연-코팅은, 예를 들어, 정의된 지오메트리의 다이로 징케이트 용액을 도포함으로써 시행될 수 있다.
시드층이 외부층에 도포되는 영역들에서, (예를 들어, LIFT 방법에 의한 또는 아연 및/또는 니켈의 무전해 도포에 의한) 이러한 도포는 자가-부동태화로부터 초래된 얇은 산화물층을 제거할 수도 있다.
바람직하게는, 구조화된 시드층은 마스크를 사용하지 않고 제조된다.
구조화된 시드층이 다층상인 경우, 구조화된 시드층의 도포는 다음의 단계들을 포함할 수도 있다:
- 기상 증착을 통해 외부층 (즉, TCO 층 또는 자가-부동태화 층) 에 전기 전도성 금속층 S1 을 도포하는 단계,
- 인쇄법, 특히 스크린인쇄, 잉크젯 인쇄, 플렉소그래픽 인쇄 또는 에어로졸 인쇄, 레이저 전사법 또는 무전해 도금 (예를 들어, "무전해 니켈", 또는 징케이트 방법을 통한 아연) 에 의해 금속층 S1 의 정의된 영역들에 전기 전도성 층 S2 을 도포하는 단계,
- 층 S2 에 의해 커버되지 않은 금속층 S1 의 노출된 영역들을 제거하는 단계.
층 S2 에 의해 커버되지 않은 금속층 S1 의 노출된 영역들의 제거는 아래에 놓인 TCO 층 또는 자가-부동태화 층을 노출시킨다. 이미 상술된 바와 같은 후속적인 갈바니제이션 단계에서, 그 후 시드층상의 선택적 금속 디포지션이 존재하지만, 노출된 TCO 층 또는 자가-부동태화 층상의 금속 디포지션은 발생하지 않거나 적어도 억제된다.
전기 전도성 금속층 S1 은 물리적 기상 증착 (예를 들어, 스퍼터링) 또는 화학적 기상 증착 (예를 들어, 플라즈마-강화 기상 증착 PECVD) 을 통해 TCO 층 또는 자가-부동태화 층에 도포될 수도 있을 것이다. 전기 전도성 금속층 S1 은 바람직하게는 상대적으로 작은 두께, 예를 들어, 5-100 nm, 보다 바람직하게는 5-75 nm, 훨씬 더 바람직하게는 5-50 nm 의 범위의 두께를 갖는다. 전기 전도성 금속층 S1 은 바람직하게는 다음 금속들 중 하나 이상을 포함한다: 구리 또는 구리 합금, 은 또는 은 합금, 주석 또는 주석 합금, 코발트 또는 코발트 합금, 니켈 또는 니켈 합금 (예를 들어, 니켈-바나듐 합금). 기상 증착에 획득된 금속층 S1 은 단층상 또는 다층상일 수도 있다. 다층상 금속층 S1 은 예를 들어 연속으로 2 이상의 기상 증착들을 수행함으로써 획득될 수 있다.
층 S2 에 대한 적절한 전기 전도성 성분들에 관하여, 상기의 언급들을 참조할 수도 있다. 전기 전도성 층 S2 은 따라서 예를 들어 하나 이상의 금속들 (예를 들어, 구리 또는 구리 합금, 은 또는 은 합금과 같은 귀금속 또는 귀금속 합금, 니켈 또는 니켈 합금, 인듐 또는 인듐 합금, 주석 또는 주석 합금, 코발트 또는 코발트 합금), 하나 이상의 전기 전도성 폴리머들 (예를 들어, 폴리-3,4-에틸렌디옥시티오펜 (PEDOT) 또는 PEDOT 와 폴리스티렌술포네이트의 혼합물 (PEDOT:PSS)), 하나 이상의 전기 전도성 탄소 재료들 (예를 들어, 그래핀, 그래핀 산화물, 탄소 나노튜브들, 그라파이트, 카본 블랙), 또는 이들 성분들 중 적어도 2 개의 혼합물을 포함한다.
시드층상에의 금속의 갈바닉 디포지션 이전에, 층 S2 에 의해 커버되지 않은 금속층 S1 의 노출된 영역들이 제거된다. 이것은 당업자들에게 알려진 방법들에 의해, 예를 들어, 에칭 또는 전기화학적 산화에 의해 시행된다. 전기화학적 산화의 경우에, 적절한 전위를 인가함으로써, 금속이 산화되고 (즉, 금속 양이온들로 변환되고), 금속 양이온들이 인접한 액체 전해질 내의 용액으로 들어간다. 층 S2 에 의해 커버되지 않은 금속층 S1 의 노출된 영역들의 제거는 아래에 놓인 TCO 층 또는 자가-부동태화 층을 노출시킨다.
바람직하게는, 시드층은 ≤ 20 ㎛, 더욱 바람직하게는 ≤ 8 ㎛, 훨씬 더 바람직하게는 ≤ 2 ㎛ 의 두께를 갖는다. 시드층의 최소 두께는 예를 들어 100 nm 이다. 바람직하게는, 시드층은 그것의 면적의 적어도 80 % 위에, 바람직하게는 그것의 전체 면적 위에 상기 특정된 층 두께를 갖는다. 층 두께는 표준 방법들을 통해, 예를 들어 현미경 단면 측정에 의해 결정될 수 있다.
상술된 바와 같이, 본 발명의 프로세스의 추가의 단계에서, 적어도 하나의 금속이 시드층상에 갈바니 전기적으로 디포짓된다.
갈바니 전기적으로 디포짓된 금속은 바람직하게는 구리 또는 구리 합금, 니켈 또는 니켈 합금, 또는 은 또는 은 합금과 같은 귀금속이다. 갈바니 전기적으로 디포짓된 층들은 바람직하게는 1-100 ㎛, 바람직하게는 1-20 ㎛, 더 바람직하게는 2-15 ㎛ 의 두께를 갖는다. 층 두께는 표준 방법들을 통해, 예를 들어 현미경 단면 측정에 의해 결정될 수 있다.
갈바닉 디포지션의 경우, 시드층은 디포짓될 금속의 염을 포함하는 전해질 배스와 접촉된다. 통상적으로 또한 보조 전극, 예를 들어, 구리 애노드 ("희생 애노드") 또는 티타늄 전극이 전해질 배스 내로 침지된다. 사용되는 카운터전극은 전기 전도성 시드층이다. 시드층이 적절한 네거티브 (즉, 캐소딕) 전위가 공급되는 경우, 금속 이온들은 환원되고 금속은 시드층상에 디포짓된다.
갈바닉 디포지션은 직류 전류에 의해 또는 펄싱된 전류에 의해 시행될 수 있다. 이하에 더 상세히 기술되는 바와 같이, 부호를 변경하는 펄싱된 전류의 사용은 시드층상의 금속의 선택적 디포지션을 더욱 향상시킬 수 있다. 부호를 변경하는 펄싱된 전류는 교번하는 네거티브 (캐소딕) 및 포지티브 (애노딕) 전류 펄스들을 갖는다.
이미 상술된 바와 같이, TCO 층 또는 자가-부동태화 금속 또는 반도체의 층상의 금속의 갈바닉 디포지션은 적어도 상당히 억제된다. 갈바닉 디포지션 단계의 경우, 따라서 마스크에 의해 구조화된 시드층에 의해 커버되지 않는 외부층의 그러한 영역들을 보호하는 것이 불필요하다. 시드층의 도포 후에 여전히 노출되는 TCO 층 또는 자가-부동태화 금속 또는 반도체의 층의 영역들은 따라서 갈바닉 디포지션 동안에도 마스킹되지 않은 채로 유지되고 전해질 배스와 접촉할 수 있다.
조립체의 외부층상의 갈바닉 디포지션이 적어도 억제될지라도, 본 발명의 맥락에서, 네거티브 전위의 인가 시에, 이러한 외부층의 표면에서의 전류 밀도가 (예를 들어, 부동태화 산화물층의 매우 작은 두께로 인해 또는 이러한 부동태화 산화물층에서의 구조적 결함들로 인해) 상대적으로 작은 금속 결정립들 (crystallites) 의 디포지션을 위해 여전히 충분히 높을 수 있다는 것이 발견되었다.
바람직한 실시형태에서, 금속의 갈바닉 디포지션은 펄싱된 전류에 의해 시행된다. 펄싱된 전류 방법에서는, 시간에 따라 변화하는 전류가 사용되며, 이는 시드층이 시간에 따라 변화하는 전위가 공급된다는 것을 의미한다.
특히 바람직한 실시형태에서, 부호를 변경하는 펄싱된 전류, 즉 교번적으로 네거티브 (캐소딕) 및 포지티브 (애노딕) 전류 펄스들을 갖는 전류가 사용된다. 시드층이 네거티브 전위가 공급되는 (즉, 캐소딕 전류 펄스에 종속되는) 경우, 상기 시드층상에 금속의 갈바닉 디포지션이 존재한다. 작은 정도로, 이러한 시간 구간에서, TCO 층의 또는 자가-부동태화 금속 또는 반도체의 층의 노출된 영역들 (따라서 전해 전해질과 접촉함) 상에 금속 디포지션이 또한 존재할 수 있다. 시드층이 이제 포지티브 전위가 공급되도록 전위가 부호를 변경하면, 이미 디포짓된 금속이 용해된다. 그러나, 이러한 용해는 주로 조립체의 노출된 외부층상에 디포짓된 금속의 작은 양을 대가로 진행되는 반면, 시드층상에 디포짓된 금속의 용해는 중요한 고려사항이 아니다.
도 1 은 갈바닉 디포지션을 위해 펄싱된 전류의 사용 없이, 스트라이프의 형태의 시드층 및 상기 시드층 위의 갈바니 전기적으로 디포짓된 금속 코팅이 존재하는 자가-부동태화 금속의 외부층의 표면을, 평면도로, 현미경 이미지로 도시한다. 자가-부동태화 금속의 표면상의 갈바닉 금속 디포지션이 억제되지만, 작은 두께로 인해 또는 얇은 산화물 막에서의 결함들로 인해, 그럼에도 불구하고 외부층상에 금속 결정립들의 소정의 갈바닉 디포지션이 존재한다. 도 2 는 스트라이프의 형태의 시드층 및 상기 시드층 위의 갈바니 전기적으로 디포짓된 금속 코팅이 존재하는 자가-부동태화 금속의 외부층의 표면을, 평면도로, 현미경 이미지로 도시한다. 갈바닉 디포지션은 교번하는 캐소딕 및 애노딕 전류 펄스들을 갖는 펄싱된 전류를 사용하여 시행되었다. 도 2 에 도시된 바와 같이, 금속은 스트라이프의 형태로 시드층상에 사실상 배타적으로 디포짓된다. 거의 임의의 금속 디포짓들 (diposits) 은 노출된 외부층상에서 분명하지 않다.
시간 구간들의 및 포지티브 및 네거티브 전압들/전류들의 적절한 선택이 주어지면, 외부층이 없는 영역들에서의 시드들은 다시 완전히 용해할 것이지만, 워크피스상에 네거티브 전압을 갖는 구간으로부터 다음 구간까지 일정하게 증가하는 갈바니 전기적으로 디포짓된 금속은 시드층을 갖는 영역들에서 유지될 것이다. 놀랍게도, 이러한 목적에 적합한 파라미터 공간은 매우 크다. 시드층이 네거티브 전위 (즉, 캐소딕 전류 펄스들) 가 공급되는 구간들은 최대 10 s 까지 지속될 수 있지만, 그 지속 기간은 바람지하게는 500 ms 미만, 더욱 바람직하게는 100 ms 미만, 특히 바람직하게는 10 ms 미만이다. 전해질 배스에 대한 시드층상의 포지티브 전위 (즉, 애노딕 전류 펄스들) 의 구간들은 바람직하게는 네거티브 전위의 구간들보다 짧고, 더욱 바람직하게는 그 구간의 길이의 반절 미만이고, 특히 바람직하게는 그 구간의 길이의 1/4 미만이다. 바람직하게는, 시드층이 네거티브 전위가 공급되는 구간들 동안, 시드층의 면적에 기초하여, 1-60 A/㎠ 의 최대 전류 진폭 밀도가 정의된다. 바람직하게는, 전해질 배스에 대한 시드층의 네거티브 전위의 경우의 최대 전류 진폭은 많아야 포지티브 전위의 경우에서의 높이가 되도록 선택되어야 한다. 더욱 바람직하게는, 시드층의 네거티브 전위의 경우의 전류 진폭은 포지티브 전위의 경우에서의 높이의 반절이 되도록 선택되어야 한다. 더욱 바람직하게는, 포지티브 전위의 경우에서의 전류 진폭은 최대 전압 진폭이 전류를 제한할 정도로 충분히 높도록 선택된다.
최대 전압 진폭들의 경우, 다음이 바람직하게 인가된다: 전해질 배스에 대한 시드층에서의 애노딕 전압 진폭 (바람직하게는 > 2 V, 더욱 바람직하게는 > 5 V, 특히 바람직하게는 > 9 V) 은 바람직하게는 캐소딕 전압 진폭 (바람직하게는 < 3 V, 더욱 바람직하게는 < 2 V, 훨씬 더 바람직하게는 < 1.7 V) 보다 높다.
금속의 갈바닉 디포지션이 변화하는 부호를 갖는 펄싱된 전류에 의해 수행되는 경우, 시드층이 포지티브 전위가 공급되는 시간 구간에서, 특히 외부층이 알루미늄 또는 실리콘과 같은 자가-부동태화 금속 또는 반도체의 층인 경우에, 이미 디포짓된 금속의 용해 뿐아니라 외부층의 재료의 산화가 존재할 수 있다. 노출된 외부층이 전해질 배스와 접촉하는 영역들에서, 자가-부동태화 외부층은 점점 더 산화될 수 있다. 자가-부동태화 층에서, 산화는 표면으로부터 내부로 진행하고, 궁극적으로, 외부층의 전체 두께 또는 높이에 걸쳐 연장되는 산화물 영역들은 이러한 층 내에서 획득될 수 있다. 외부층에 대해 선택된 두께가 충분히 작은, 예를 들어, 5-100 nm 또는 5-50 nm 인 경우, 결과는 시각적으로 투명한 산화물 영역들이다. 시각적 투명성은 태양 전지들, 예를 들어 SHJ 태양 전지들에 특히 이롭다.
바람직한 실시형태에서는, 따라서, 조립체는 태양 전지 (특히 SHJ 태양 전지) 이고, 그것의 전방 측면 및/또는 후방 측면에는 자가-부동태화 금속 또는 반도체, 특히 알루미늄, 티타늄, 니켈, 크롬, 아연 또는 실리콘의 외부층이 존재하며, 그것의 두께는 5-100 nm, 더욱 바람직하게는 5-50 nm 이고, 갈바닉 디포지션은 변화하는 부호를 갖는 (즉, 교번하는 캐소딕 및 애노딕 전류 펄스들을 갖는) 펄싱된 전류에 의해 시행된다. 바람직하게는, 캐소딕 및 애노딕 전류 펄스들의 지속 기간 및 진폭은 자가-부동태화 외부층이 외부층의 전체 두께 또는 높이에 걸쳐 연장되는 산화물 영역들을 형성하도록 선택된다. 자가-부동태화 금속 또는 반도체의 층은, 예를 들어, 화학적 또는 물리적 기상 증착 (예를 들어, PECVD 와 같은 CVD 또는 스퍼터링) 을 통해 도포된다. 태양 전지가 SHJ 태양 전지인 경우, 자가-부동태화 금속 또는 반도체의 외부층은 SHJ 태양 전지의 2 개의 측면들 중 적어도 하나상의 TCO 층 위에 존재할 수도 있다. 이미 상술된 바와 같이, 자가-부동태화 금속들 또는 반도체들의 2 이상의 층들이 존재하는 것도 가능하며, 이러한 경우에 이들 층들 중 가장 바깥쪽 층이 외부층을 구성한다. 자가-부동태화 금속 또는 반도체의 내부 층들 중 하나는 예를 들어 TCO 층 바로 위에 위치될 수도 있다.
바람직한 실시형태에서, 시드층 및 시드층에 의해 커버되지 않은 외부층의 노출된 영역들은 펄싱된 전류로 처리되며, 여기서
- 제 1 단계에서, 애노딕 펄스들 동안 흐르는 축적 전하는 캐소딕 펄스들 동안 흐르는 축적 전하보다 작고,
- 후속적인 제 2 단계에서는, 애노딕 펄스들 동안 흐르는 축적 전하는 캐소딕 펄스들 동안 흐르는 축적 전하보다 크며,
이러한 펄싱된 전류 처리의 적어도 상기 제 1 단계가 금속의 갈바닉 디포지션 동안 발생한다.
2 개의 상이한 단계들 (즉, 상술된 조건들을 충족시키는 제 1 단계 및 제 2 단계) 을 갖는 펄싱된 전류 처리의 사용은 시드층상의 금속의 선택적 디포지션 및 외부층의 노출된 영역들의 산화의 훨씬 더 이상의 향상을 허용한다.
선택적으로, 이러한 펄싱된 전류 처리의 양 단계들은 또한 전해질 배스 내의 금속의 갈바닉 디포지션 동안 발생할 수 있다. 대안적으로, 펄싱된 전류 처리의 제 1 단계는 전해질 배스 내의 금속의 갈바닉 디포지션 동안 발생하고, 그 후 시드층 및 외부층의 노출된 영역들이 전해질 배스로부터 양극 산화 배스로 전사되고, 펄싱된 전류 처리의 제 2 단계가 그 양극 산화 배스에서 수행된다.
외부층의 노츨된 영역들 (즉, 시드층에 의해 커버되지 않은 영역들) 에서의 자가-부동태화 금속 또는 반도체의 산화를 훨씬 더 최적화하기 위해, (바람직하게는 캐소딕 및 애노딕 펄스들을 갖는 펄싱된 전류를 사용하여 시행되었던) 금속의 갈바닉 디포지션 후에, 양극 산화 배스에서 자가-부동태화 금속 (예를 들어, 알루미늄) 또는 반도체의 추가의 양극 산화를 수행하는 것이 바람직할 수도 있다. 당업자에게 알려져 있는 바와 같이, 양극 산화는 금속들 또는 반도체들 상의 산화물 층들을 생생하거나 두껍게하는 전해 방법이다. 적절한 양극 산화 배스들은 당업자들에게 알려져 있고, 예를 들어, 황산, 옥살산, 구연산 또는 크롬산을 포함한다.
바람직하게는, 양극 산화는 또한 교번하는 캐소딕 및 애노딕 펄스들을 갖는 펄싱된 전류를 사용하여 수해된다. 양극 산화 동안, 애노딕 전압의 공급 동안, 이미 갈바니 전기적으로 디포짓된 금속의 소정의 용해가 또한 발생하기 때문에, 양극 산화 배스는 필연적으로 금속 이온들을 또한 포함한다; 바람직하게는, 금속 이온들이 적절한 금속염을 추가하고 및/또는 배스 내의 적절한 금속으로 제조된 카운터전극을 사용함으로써 배스에 추가적으로 추가된다. 양극 산화의 펄싱된 수행의 경우에, 따라서 금속의 디포지션을 위해 캐소딕 펄스들을 이용하는 것이 가능하다. 바람직하게는, 양극 산화 배스 내에서의 양극 산화의 경우, 애노딕 펄스들 동안 흐르는 축적 전하는 캐소딕 펄스들 동안 흐르는 축적 전하보다 크다.
전해질 배스에서, 시드층상의 갈바니 전기적으로 디포짓된 금속층의 성장이 존재하고, 이러한 단계에서, 애노딕 펄스들은 외부층의 나머지상의 기생 디포지션을 방지한다. 양극 산화 배스 내에서, 외부층이 디포짓된 갈바닉 층을 갖는 임의의 시드층을 갖지 않는 영역들에, 대응하는 산화물 층으로의 외부층의 증가된 변형이 존재한다. 애노딕 펄스들 동안 흐르는 전하는 조립체가 애노딕 전위가 공급되는 시간에 대한 전류의 적분으로부터 계산될 수 있다. 대응적으로, 캐소딕 펄스들 동안 흐르는 전하는 조립체가 캐소딕 전위가 공급되는 시간에 대한 전류의 적분으로부터 계산될 수 있다. 애노딕으로부터 캐소딕 흐름 방향으로 흐른 전하의 변화하는 부호에 관하여, 전하의 절대값은 흐른 전하들과 비교하여 각각의 경우에 사용되어야 한다.
SHJ 태양 전지를 사용하는 바람직한 실시형태는 도 3a 및 도 3b 를 참조하여 더 상세히 설명된다.
도 3a 는 SHJ 태양 전지 (1), 자가-부동태화 금속 또는 반도체 (예를 들어, Al, Ti 또는 Si) 의 얇은 외부층 (2) 및 자가-부동태화 외부층 (2) 의 정의된 영역들에 존재하는 구조화된 시드층 (3) 을, 개략 단면도로 도시한다. 외부층 (2) 은, 예를 들어, PECVD 에 의해 도포될 수도 있고, 바람직하게는 5-100 nm, 더욱 바람직하게는 5-50 nm 의 범위의 두께를 갖는다. 자가-부동태화 외부층 (2) 은 SHJ 태양 전지의 TCO 층 (도 1a 에 미도시) 위에 존재한다. 대안적으로, TCO 층과 자가-부동태화 외부층 사이에 하나 이상의 추가적인 층들 (예를 들어, 자가-부동태화 금속 또는 반도체의 추가의 층 또는 비자가-부동태화 금속, 예를 들어, Cu, Ag 또는 Pd 의 층) 이 존재할 수도 있다. SHJ 태양 전지 (1) 의 구성은 이미 위에서 상세히 기술되었고, 따라서 도 3a 에서는 상세히 도시되지 않는다. 자가-부동태화 외부층 (2) 의 표면에서, 매우 얇은 부동태화 산화물막 (미도시) 이 필연적으로 형성될 것이다. 적합한 방법 (예를 들어, 스크린인쇄, 잉크젯 인쇄, 또는 에어로졸 인쇄와 같은 인쇄법, 레이저 전사법 또는 무전해 도금) 에 의해, 전기 전도성 시드층 (3) 은 자가-부동태화 외부층 (2) 의 정의된 영역들에 도포된다. 전기 전도성 성분으로서, 시드층 (3) 은, 예를 들어, 하나 이상의 금속들 (예를 들어, 구리 또는 구리 합금, 니켈 또는 니켈 합금, 인듐 또는 인듐 합금, 주석 또는 주석 합금, 은 또는 은 합금과 같은 귀금속, 아연 또는 아연 합금, 크롬 또는 크롬 합금, 코발트 또는 코발트 합금), 하나 이상의 전기 전도성 폴리머들 (예를 들어, 폴리-3,4-에틸렌디옥시티오펜 (PEDOT) 또는 PEDOT 와 폴리스티렌술포네이트의 혼합물 (PEDOT:PSS)), 하나 이상의 전기 전도성 탄소 재료들 (예를 들어, 그래핀, 그래핀 산화물, 탄소 나노튜브들, 그라파이트, 카본 블랙), 또는 이들 성분들 중 적어도 2 개의 혼합물을 포함한다.
시드층 (3) 위에, 금속 (4) 이 그 후 캐소딕 (네거티브) 및 애노딕 (포지티브) 전류 펄스들을 갖는 펄싱된 전류를 사용하여 갈바니 전기적으로 디포짓된다. 결과의 구조가 도 3b 에 개략적인 형태로 도시된다. 갈바닉 디포지션의 경우, 시드층 (3) 및 외부층 (2) 의 노출된 영역들은 전해질 배스와 접촉되었다. 외부층 (2) 의 존재는 화학적으로 공격적인 전해질 배스로부터 SHJ 태양 전지의 민감한 TCO 층을 보호한다. 시드층 (3) 은 주기적으로 변화하는 부호의 전기 전위가 공급되었다. 외부층 (2) 의 부동태화된 표면상의 갈바닉 금속 디포지션이 억제되기 때문에, 금속 (4) 은 본질적으로 시드층 (3) 상에만 디포짓된다. 그러나, 본 발명의 맥락에서, 외부층 (2) 의 부동태화된 표면상에 금속의 작은 디포지션이 마찬가지로 존재할 수도 있다는 것이 인식되었다. 변화하는 부호를 갖는 펄싱된 전류의 사용은 외부층 (2) 의 노출된 영역들상의 이러한 기생 금속 디포지션들이 다시 용해되는 것을 가능하게 한다. 또, 따라서 전해질 배스와 접촉하는 외부층 (2) 의 노출된 영역들에는, 외측으로부터 내부로 진행하는 금속 또는 반도체의 산화가 존재한다. 궁극적으로, 외부층 (2) 의 전체 두께에 걸쳐 연장되는 산화물 영역들 (5) 이 외부층 내에 형성된다. 시드층 (3) 바로 아래에 있는 외부층 (2) 의 영역들은 금속성 또는 반도전성으로 유지된다. 결과적으로, 획득되는 것은 산화된 영역들 (5) 이 금속성 또는 반도전성 영역들 (6) 과 교대하는 측방향 구조화 (lateral structuring) 를 갖는 코팅 (7) 이다. 시드층 (3) 은 측방향 구조화 코팅 (7) 의 금속성 또는 반도전성 영역들 (6) 위에 존재하고 갈바니 전기적으로 디포짓된 금속층 (4) 에 의해 완전히 커버된다. 작은 두께로 인해, 산화물 영역들 (5) 은 투명하다. 태양 전지의 효율성을 감소시킬 수 있는 섀도우 효과들이 결과적으로 회피된다. 자가-부동태화로 인해, 시드층의 도포 동안 프로세스-관련 이유들로 이들 영역들에서 다시 제거되지 않았다면, 금속성 또는 반도전성 영역들 (6) 과 그 위에 존재하는 구조화된 시드층 (3) 사이에 얇은 산화물 층이 존재할 수도 있다. 이미 상술된 바와 같이, 금속성 또는 반도전성 영역 (6) 과 그것에 도포된 시드층 사이의 접촉 저항은 상대적으로 낮고, 따라서 태양 전지 내에서 광전 효과를 통해 생성된 전류는 금속성 또는 반도전성 영역들 (6), 시드층 및 갈바니 전기적으로 디포짓된 금속층을 통해 효과적인 방식으로 제거될 수 있다. 그 프로세스는 마스크를 사용하지 않고 수행될 수 있다. 조립체상의 상당한 열 응력이 또한 회피된다.
갈바닉 디포지션 동안 및/또는 이후의 외부층의 노출된 영역들의 양극 산화에 대한 대안으로서, 본 발명의 맥락에서, 에칭 처리에 의해 금속의 갈바닉 디포지션 후에 외부층의 이러한 노출된 영역들을 제거하는 것도 가능하다. 이러한 경우에, 시드층에 의해 커버된 금속성 또는 반도전성 영역들 사이에 개구들 (즉, 무고체 영역들) 이 생성된다. 예를 들어, 태양 전지들의 후방측 접촉 접속을 위해 요구되는 인터디지털 구조를 갖는 전기 접점들을 생성하는 것이 따라서 가능하다.
마찬가지로 자가-부동태화 금속 또는 반도체의 제거를 위한 외부층의 노출된 영역들의 에칭 처리의 경우에, 외부층의 노출된 영역들에서의 기생 금속 디포짓들을 최소화하기 위해 변화하는 부호를 갖는 펄싱된 전류를 사용하여 선행하는 갈바닉 디포지션을 수행하는 것이 바람직할 수도 있다. 그러나, 애노딕 및 캐소딕 전류 펄스들의 지속 기간 및 진폭은 바람직하게는 외부층의 산화를 최소화하도록 여기서 선택된다 (즉, 임의의 더 깊은 산화는 아니고 외부층의 표면에서만). 결과적으로, 개개의 도체 트랙들은 서로에 전기적으로 접속된 채로 유지된다. 이것은 모든 개개의 트랙에 외부 접점을 제공할 필요 없이 모든 도체 트랙들이 갈바닉 디포지션 프로세스에서 균일하게 성장하기 때문에 이롭다.
에칭 처리에서, 시드층상의 금속의 갈바닉 디포지션 후에, 외부층의 노출된 영역들은 에칭 배스로 처리된다. 결과적으로, 외부층은 이들 영역들에서 제거된다. 에칭 단계 후에, 자가-부동태화 금속 또는 반도체의 영역들은 조립체 (예를 들어, 태양 전지 또는 인쇄회로보드의 전구체) 상에 유지되고, 이것들 위에 갈바니 전기적으로 디포짓된 금속 코팅을 갖는 시드층이 존재하고, 자가-부동태화 금속 또는 반도체의 이들 영역들 사이에 개구들 (즉, 무고체 영역들) 이 존재한다. 또한 이러한 경우에, 측방향 구조화가 외부층에 생성된다. 적절한 에칭 배스들이 당업자들에게 알려져 있다 (예를 들어, 염기성 또는 산성 에칭 배스들). 바람직한 실시형태에서, 조립체는 에칭 배스에 대해 네거티브 전압이 공급된다. 이것은 특히 조립체, 특히 태양 전지, 예를 들어 SHJ 태양 전지가 TCO 층 (예를 들어, ITO 층) 을 포함하고 이러한 TCO 층이 에칭 배스에서의 처리에 의해 노출되어야 하는 경우 이로울 수도 있다. 에칭 배스에 대한 조립체로의 네거티브 전하의 공급은 TCO 층에 대한 부식성 손상을 회피한다. 네거티브 전하의 크기는 에칭 배스에서 제거될 금속들에 따라 변할 수도 있다. 예를 들어, 조립체는 특히 에칭 배스에서 제거될 금속들이 알루미늄 및/또는 티타늄인 경우에, 0.2-1.5 V, 더욱 바람직하게는 0.5-1.0 V 의 에칭 배스에 대한 네거티브 전하가 공급된다.
상술된 바와 같이, TCO 층을 갖는 SHJ 태양 전지의 경우에, 자가-부동태화 외부층은 TCO 층 바로 위에 존재할 수도 있거나, 대안적으로 자가-부동태화 외부층과 TCO 층 사이에 하나 이상의 추가적인 층들이 존재하는 것이 가능하다. 에칭 처리가 시행되고 자가-부동태화 외부층과 TCO 층 사이에 하나 이상의 추가적인 층들이 존재하는 경우, 이들 추가적인 층들은 바람직하게는 마찬가지로 에칭 처리에 의해 제거되어, SHJ 태양 전지의 TCO 층이 적어도 부분적으로 노출된다.
에칭 처리 후에 여전히 남아 있는 자가-부동태화 금속 또는 반도체의 영역들 (6) 사이에 개구들을 형성함으로써 측방향 구조화가 시행되는 예시적인 구조가 도 4 에 도시된다. 전기 전도성 시드층 (3) 이 여전히 남아 있는 영역들 (6) 에 존재한다. 이러한 전기 전도성 시드층 (3) 은 갈바니 전기적으로 디포짓된 금속층 (4) 에 의해 커버된다. 영역들 (6) 은 바람직하게는 SHJ 태양 전지 (1) 의 TCO 층 바로 위에 놓여 있다. TCO 층은 따라서 바람직하게는 에칭 처리에 의해 적어도 부분적으로 노출된다. 자가-부동태화 외부층이 제조 프로세스 동안 태양 전지의 TCO 층 바로 위에 도포된 경우, 영역들 (6) 은 이러한 자가-부동태화 금속 또는 반도체로 이루어진다. 다수의 층들이 태양 전지의 TCO 층상에 제공된 경우, 영역들 (6) 각각은 또한 대응하는 층 구조를 갖는다. 이러한 경우에, 임의의 영역 (6) 의 최상부 층은 자가-부동태화 외부층의 금속 또는 반도체에 의해 형성되고 시드층과 직접 접촉한다.
전해질 배스에서 갈바니 전기적으로 코팅될 워크피스에 대한 주기적으로 변화하는 부호를 갖는 전위의 공급은 당업자들에게 알려진 수단들에 의해 구현될 수 있다. 이것은, 예를 들어, 도 5 에 도시된 회로에 의해 구현된다: 연산 증폭기 (OP1) 는, 그것의 출력으로, npn (달링톤) 트랜지스터 (T1) 및 pnp (달링톤) 트랜지스터 (T2) 로 이루어지는 푸시-풀 스테이지를 작동시킨다. RC 회로 (C1, R1, R2) 에 의해 감쇠된 션트 저항 (Rsh) 에서의 전압 강하를 측정하는 차동 증폭기 (OP2) 는 OP1 의 반전 출력으로 피드백된다. V+ 에 의해 정의된 포지티브 전위의 선택된 진폭들, 및 V- 에 의해 정의된 네거티브 전위의 선택된 진폭들이 충분히 큰 경우, 전류는 OP1 의 비반전 입력에서의 전압 신호에 의해 정의되며, 이는 OP1 이 이러한 신호를 션트 저항 (Rsh) 에서의 전압 강하와 비교하고 Rsh 에서의 전류에 의해 야기된 전압 강하가 신호 전압과 동일한 그러한 방식으로 푸시-풀 스테이지를 작동시키기 때문이다. 따라서, 션트 저항에 의해 분할된 신호 전압의 진폭들은, 전압들 V+ 및 V- 이 제한하지 않는 한, 워크피스를 통한 전류의 진폭들을 제공한다. 바람직하게는, 네거티브 전위를 갖는 워크피스의 공급 동안, 선택된 전압 V+ 는 정의된 전류가 달성될 정도로 충분히 높다.
이미 상술된 바와 같이, 자가-부동태화 외부층의 사용의 효과는 갈바닉 디포지션이 자가-부동태화 외부층의 노출된 영역들 (즉, 시드층에 의해 커버되지 않은 영역들) 상이 아니고 시드층상에 지배적으로 시행된다는 점이다. 비록 자가-부동태화 외부층이 결함을 갖거나 갈바닉 디포지션 이전에 손상될지라도, 얇은 산화물층이 자동적으로 다시 형성되고, 이것은 이러한 결함을 막는다. 이것은 절차가 예를 들어 다음과 같은 프로세스에 비해 이롭다:
비자가-부동태화 금속층 (예를 들어, Cu 또는 Ag) 이 조립체에 도포된다.
후속적으로, 얇은 유전체층이, 예를 들어 금속 표면의 산화에 의해 또는 (예를 들어, 스퍼터링에 의해) Al2O3 또는 SiO2 와 같은 별개의 유전체 재료의 도포에 의해, 상기 비자가-부동태화 금속층에 도포된다. 이것은 그 후 비갈바닉 프로세스 단계를 통한 구조화된 시드층의 도포, 및 시드층상의 금속의 갈바닉 디포지션이 후속된다. 그러나, 유전체 층이 결함이 있어야 한다면, 이러한 결함은 바로 아래의 비자가-부동태화 금속에 의해 자동적으로 치유되지 않는다. 따라서, 갈바닉 처리 동안, 구조화된 시드층상의 금속 디포지션 뿐아니라 결함의 영역 내의 금속의 상당한 양들의 디포지션이 존재한다.
본 발명은 또한 상술된 프로세스에 의해 획득가능한 장치에 관한 것이다.
본 발명은 또한,
- 전방 측면 및 후방 측면을 갖는 조립체로서, 조립체의 전방 측면 및/또는 후방 측면 상에, 정의된 간격들로 자가-부동태화 금속 또는 반도체의 금속성 또는 반도전성 영역들을 갖는 측방향으로 구조화된 코팅이 존재하는, 상기 조립체,
- 측방향으로 구조화된 코팅의 금속성 또는 반도전성 영역들 위에 존재하는 전기 전도성 시드층,
- 시드층을 커버하는 갈바니 전기적으로 디포짓된 금속층
을 포함하는 디바이스에 관한 것이다.
조립체의 코팅의 측방향 구조화는 정의된 거리들에서 측방향으로, 즉 전방 측면 또는 후방 측면의 표면에 평행하게 자가-부동태화 금속 또는 반도체의 영역들의 존재로부터 야기된다.
바람직한 조립체들에 관하여는, 위의 상세들을 참조할 수도 있다. 따라서, 조립체는 예를 들어 전기 부품 (예를 들어, 광전자 부품 또는 반도체 부품, 특히 태양 전지) 또는 인쇄회로보드의 전구체이다. 바람직한 전기 부품은, 예를 들어, 태양 전지, 다이오드 (예를 들어, 발광 다이오드) 또는 디스플레이 스크린, 특히 평판 디스플레이, 예를 들어, 액정 디스플레이 "LCD" 이다. 태양 전지의 경우에, 전방 측면은 조립체의 조명받는 측, 즉 방사원과 마주하는 측면이다. 특히 바람직한 태양 전지는 SHJ 태양 전지이다.
측방향으로 구조화된 코팅에서는, 금속성 또는 반도전성 영역들 각각 사이에 산화물 영역들이 존재할 수도 있다. 산화물 영역들은 바람직하게는 각각 측방햐으로 구조화된 코팅의 전체 두께 또는 높이에 걸쳐 연장된다. 산화물 영역은 자가-부동태화 금속 또는 반도체의 산화물 (즉, 예를 들어, 알루미늄 산화물 또는 실리콘 산화물) 에 의해 형성된다. 이러한 경우, 금속성 또는 반도전성 영역들 및 산화물 영역들은 따라서 측방향으로 교번한다. 이미 상술된 바와 같이, 산화물 영역들은 변화하는 부호를 갖는 펄싱된 전류를 사용하여 갈바닉 금속 디포지션 동안 생성될 수 있다. 구조화된 시드층이 도포된 및 따라서 전해질 배스와 접촉하지 않는 외부층의 영역들에는, 본질적으로 산화가 존재하지 않고, 금속성 또는 반도전성 구조가 이들 영역들에서 온전하게 남아 있다.
산화물 영역들에 대한 대안으로서, 개구 (즉, 무고체 영역) 가 측방향으로 구조화된 코팅에서 금속성 또는 반도전성 영역들 각각 사이에 존재할 수도 있다. 이미 상술된 바와 같이, 이들 개구들은 갈바닉 금속 디포지션 후에 행해지는 에칭 단계로부터 야기된다. 바라직하게는, 개구는 측방향으로 구조화된 코티의 전체 두께 또는 높이에 걸쳐 연장된다. 개구는 따라서 코팅의 두께에 대응하는 깊이를 갖는다.
조립체가 전기 부품, 예를 들어, 태양 전지 (바람직하게는 SHJ 태양 전지), 다이오드 (예를 들어, LED) 또는 디스플레이 스크린 (예를 들어, LCD) 인 경우, 측방향으로 구조화된 코팅은 바람직하게는 200 nm 이하, 바람직하게는 100 nm 이하, 예를 들어, 5-100 nm 또는 5-50 nm 의 두께를 갖는다. 바람직하게는, 측방향으로 구조화된 코팅은 그것의 면적의 적어도 90 % 이상, 더욱 바람직하게는 그것의 총 면적의 95 % 이상에 위에서 특정된 층 두께를 갖는다. 층 두께는 표준 방법들을 통해, 예를 들어 현미경 단면 측정에 의해 결정될 수 있다.
측방향으로 구조화된 코팅의 금속성 또는 반도전성 영역들은, 태양 전지의 경우, 예를 들어, 10 ㎛ 내지 80 ㎛, 더욱 바람직하게는 10 ㎛ 내지 50 ㎛ 의 범위의 폭을 가질 수도 있고, 예를 들어, 0.5 mm 내지 2.5 mm 의 서로로부터의 거리들에 존재할 수도 있다.
이미 상술된 바와 같이, 자가-부동태화 금속들 또는 반도체들은 실온 (25 ℃) 에서 공기 하에서 부동태화하는, 매우 얇은 산화물층을 자발적으로 형성할 수 있다. 적절한 자가-부동태화 금속들은 특히 알루미늄, 티타늄, 니켈, 크롬 또는 아연 또는 이들 금속들 중 하나의 합금이다. 자가-부동태화 금속은 원소 형태로 또는 합금 형태로 존재할 수도 있다. 바람직한 자가-부동태화 반도체는 실리콘이다. 산화물 영역들에는, 자가-부동태화 금속 또는 반도체의 산화물이 존재한다.
제조 프로세스의 맥락에서 상술된 바와 같이, 자가-부동태화 금속들 또는 반도체들의 2 이상의 층들 및/또는 비자가-부동태화 금속 (예를 들어, Ag, Cu 또는 Pd 또는 이들 금속들 중 하나의 합금) 의 적어도 하나의 층이 가장 바깥쪽 층이 자가-부동태화 층이라는 조건하에서 도포되는 것도 가능하다. 이러한 경우에, 측방향으로 구조화된 코팅의 금속성 또는 반도전성 영역들은 2 이상의 자가-부동태화 금속들 또는 반도체들 및/또는 하나 이상의 비자가-부동태화 금속들을 포함할 수도 있다. 그 경우에, 금속성 또는 반도전성 영역들은 층 구조를 갖고, 시드층과 직접 접촉하는 최상부 층은 자가-부동태화 외부층의 금속 또는 반도체를 포함한다. 예를 들어, 금속성 또는 반도전성 영역들은 Ti, Ni, Cr 또는 Zn 또는 이들 금속들 중 하나의 합금 또는 Si 의 적어도 하나의 제 1 층 및 Al 의 제 2 층을 포함하며, 여기서 이들 층들 중 하나는 시드층과 직접 접촉한다. 선택적으로 이들 영역들에 비자가-부동태화 금속 (예를 들어, Cu, Ag 또는 Pd) 의 하나 이상의 층들이 존재하는 것도 가능하다.
태양 전지, 특히 SHJ 태양 전지의 경우, 측방향으로 구조화된 코팅의 금속성 또는 반도전성 영역들은 예를 들어 TCO 층 위에 존재하고 (에칭 처리의 경우의) 개구들에 의해 또는 (펄싱된 전류 처리 및/또는 양극 산화 배스에서의 후처리의 결과로서의) 산화물 영역들에 의해 서로로부터 분리될 수도 있다.
예시적인 실시형태에서, 조립체는 TCO 층 (예를 들어, ITO 층) 을 포함하는 SHJ 태양 전지이며, 여기서 측방향으로 구조화된 코팅은 TCO 층 위에 존재하고, 측방향으로 구조화된 코팅에서의 금속성 또는 반도전성 영역들 사이에 개구들이 존재하고, 그 개구들은 측방향으로 구조화된 코팅의 전체 두께에 걸쳐 연장되어, TCO 층이 그 개구들의 영역들에서 노출된다.
바람직하게는, 시드층은 본질적으로 산화물 영역들 위가 아니고 금속성 또는 반도전성 영역들 위에만 존재한다. 바람직하게는, 산화물 영역들의 표면은 본질적으로 전기 전도성 시드층으로도 갈바니 전기적으로 디포짓된 금속층으로도 커버되지 않는다.
부품이 인쇄회로보드의 전구체인 경우, 측방향으로 구조화된 코팅은 바람직하게는 ≤ 25 ㎛, 더욱 바람직하게는 ≤ 10 ㎛, 훨씬 더 바람직하게는 ≤ 1.0 ㎛ 의 두께를 갖는다. 층 두께는 표준 방법들에 의해, 예를 들어 현미경 단면 분석에 의해 결정될 수 있다.
상술된 바와 같이, 디바이스는 측방향으로 구조화된 코팅의 금속성 또는 반도전성 영역들 위에 존재하는 전기 전도성 시드층을 포함한다.
전기 전도성 시드층에 대한 적절한 재료들에 관해서는, 상기의 상세들을 참조할 수도 있다. 전기 전도성 성분으로서, 시드층은 예를 들어 하나 이상의 금속들 (예를 들어, 구리 또는 구리 합금, 은 또는 은 합금과 같은 귀금속 또는 귀금속 합금, 니켈 또는 니켈 합금 (예를 들어, 니켈-바나듐 합금), 인듐 또는 인듐 합금, 주석 또는 주석 합금, 코발트 또는 코발트 합금), 하나 이상의 전기 전도성 폴리머들 (예를 들어, 폴리-3,4-에틸렌디옥시티오펜 (PEDOT) 또는 PEDOT 와 폴리스티렌술포네이트의 혼합물 (PEDOT:PSS)), 하나 이상의 전기 전도성 탄소 재료들 (예를 들어, 그래핀, 그래핀 산화물, 탄소 나노튜브들, 그라파이트, 카본 블랙), 또는 이들 성분들 중 적어도 2 개의 혼합물을 포함한다.
시드층의 전기 전도성 성분은 예를 들어 입자들 (예를 들어, 금속 입자들 또는 탄소 입자들) 의 형태를 취할 수도 있다. 이들 전기 전도성 입자들은 유기 또는 무기 캐리어 재료, 예를 들어 유기 폴리머 내로 임베딩될 수도 있다. 유기 폴리머는 열가소성 또는 대안적으로 가교가능한 또는, 경화 후에, 가교된 폴리머일 수도 있다. 예를 들어, 시드층의 전기 전도성 입자들은 인쇄법을 통해 시드층의 도포 후에 (예를 들어, 열처리 및/또는 UV 처리에 의해) 경화되는 합성 수지 내에 존재한다. 인쇄법에서 사용될 수 있는 적절한 유기 또는 무기 캐리어 재료들은 당업자들에게 알려져 있다. 유기 또는 무기 캐리어 재료 내로 임베딩된 전기 전도성 입자들의 시드층은 특히 이롭게는 인쇄법을 통해 도포될 수 있다.
대안적으로, 바람직한 실시형태에서, 시드층은 (예를 들어, 국부적으로 수행된 징케이트 처리를 통해) 아연 층 및 상기 아연 층에 도포된 무전해 니켈의 층에 의해 형성되는 것도 가능하다.
자가-부동태화의 결과로서, 얇은 산화물층이 측방향으로 구조화된 코팅의 금속성 또는 반도전성 영역들과 그것에 도포된 시드층 사이에 존재할 수도 있다. 그러나, 이러한 얇은 산화물층은 (예를 들어, LIFT 방법에 의한) 시드층의 도포 동안 프로세스-관련 이유들로 이들 영역들에서 다시 제거되었을 수도 있기 때문에, 금속성 또는 반도전성 영역들과 그것에 도포된 시드층은 서로 직접 인접하는 것도 가능하다.
전기 전도성 시드층은 바람직하게는 하나 이상의 도체 트랙들의 형태이다.
시드층은 바람직하게는 ≤ 20 ㎛, 더욱 바람직하게는 ≤ 8 ㎛, 훨씬 더 바람직하게는 ≤ 2 ㎛ 의 두께를 갖는다. 시드층의 최소 두께는 예를 들어 100 nm 이다. 바람직하게는, 시드층은 그것의 면적의 적어도 80 % 에 걸쳐, 바람직하게는 그것의 전체 면적에 걸쳐 상기 특정된 층 두께를 갖는다. 층 두께는 표준 방법들을 통해, 예를 들어 현미경 단면 또는 횡단면 분석에 의해 결정될 수 있다.
구조화된 시드층은 단층상 또는 다층상일 수도 있다. 시드층이 다층상인 경우, 그것은 2 이상의 중첩된 얇은 층들로부터 형성되고, 여기서 각각의 얇은 층은 상술된 재료들 중 하나 이상으로부터 제조되었을 수도 있다.
이미 상술된 바와 같이, 다층상 시드층은 예를 들어 기상 증착으로부터 야기되는 전기 전도성 금속층을 포함하고, 인쇄법, 레이저 전사법 또는 무전해 전기화학적 디포지션을 통해 획득된 전기 전도성층이 그것에 도포된다.
상술된 바와 같이, 디바이스는 또한 시드층을 커버하는 갈바니 전기적으로 디포짓된 금속층을 포함한다. 바람직하게는, 시드층은 즉 시드층과 측방향으로 경계를 이루는 측면들을 포함하여, 갈바니 전기적으로 디포짓된 금속층에 의해 완전히 커버된다. 갈바니 전기적으로 디포짓된 금속에 의한 시드층의 완전한 커버는 이것이 산화, 습기 또는 전해질층에 의한 다른 화학적 공격으로부터 마무리된 제품에서의 시드층의 효과적인 보호를 야기하기 때문에 이롭다.
전기분해로 디포짓된 금속은 바람직하게는 구리 또는 구리 합금, 니켈 또는 니켈 합금 또는 은 또는 은 합금과 같은 귀금속이다.
디바이스는 바람직하게는 상술된 프로세스를 통해 획득가능하다.
본 발명은 또한,
- 전방 측면 및 후방 측면을 갖는 조립체로서, 조립체의 전방 측면 및/또는 후방 측면은 투명한 도전성 산화물의 코팅 (TCO 코팅) 에 의해 형성되는, 상기 조립체,
- TCO 코팅 위의 정의된 영역들에 도포된 전기 전도성 시드층,
- 시드층을 커버하는 (바람직하게는 완전히 커버하는) 갈바니 전기적으로 디포짓된 금속층
을 포함하는 디바이스에 관한 것이다.
TCO 코팅, 전기 전도성 시드층 및 전기분해로 디포짓된 금속층의 바람직한 특성들에 관하여는, 상기의 언급들을 참조할 수도 있다.
조립체는 바람직하게는 전기 부품 (예를 들어, 광전자 부품 또는 반도체 부품, 특히 태양 전지) 이다. 바람직한 전기 부품은, 예를 들어, 태양 전지, 다이오드 (예를 들어, 발광 다이오드) 또는 디스플레이 스크린, 특히 평판 디스플레이, 예를 들어, 액정 디스플레이 "LCD" 이다. 태양 전지의 경우에, 전방 측면은 조립체의 조명받는 측면, 즉 방사원과 마주하는 측면이다. 특히 바람직한 태양 전지는 SHJ 태양 전지이다.
바람직하게는, TCO 코팅의 표면은 본질적으로 갈바니 전기적으로 디포짓된 금속층에 의해 커버되지 않는다.
본 발명은 다음의 실시예들에 의해 더욱 상세히 기술된다.
실시예 1: 인쇄회로보드의 제조를 위해 플라스틱의 캐리어 재료에 전기 접점들의 도포
사용된 조립체는 얇은 (1 ㎛) 알루미늄 코팅이 외부층으로서 도포된 플라스틱 시트이다. 알루미늄 코팅은 호일로서 접착제에 의해 접착되었다. 필요한 경우, 비아 홀들이 내부 도체 트랙들 또는 다른 측면상의 도체 트랙들까지 천공될 수 있다. 알루미늄은 자가-부동태화 금속이기 때문에, 얇은, 부동태화 산화물막이 필연적으로 외부층상에 형성될 것이다.
휘발성 용제를 갖는 은 입자 함유 페이스트가 원하는 도체 트랙들의 패턴을 갖는 스크린인쇄에 의해 알루미늄층에 도포된다. 워크피스는 그 후 페이스트로부터 용제를 몰아내기 위해 5 min 동안 100 ℃ 까지 가열된다. 따라서, 구조화된, 전기 전도성 시드층이 외부층의 정의된 영역들상에 획득된다.
희생 Cu 애노드를 갖는 황산 내의 구리 전해질 배스에서, 구조화된 시드층 및 알루미늄 층은 주기적으로 변화하는 전위가 공급된다 (즉, 캐소딕 (네거티브) 및 애노딕 (포지티브) 전류 펄스들을 갖는 펄싱된 전류의 사용). 캐소딕 전위 하에서, 구리의 갈바닉 디포지션이 시드층상에서 발생한다. 작은 정도로, 구리 결정립들이 또한 외부 알루미늄 층의 부동태화된 표면상에 디포짓된다. 애노딕 전위 하에서, 이미 디포짓된 구리의 소정 정도의 용해가 존재한다. 그러나, 이것은 주로 부동태화된 알루미늄 표면상에 디포짓된 구리에 영향을 주지만, 시드층의 영역 내의 구리의 용해는 중요한 고려사항이 아니다. 캐소딕 전류 밀도의 진폭은 10 A/dm2 이다. 이러한 경우에, 전류 밀도에 대한 면적은 시드층의 면적과 관련된다. 애노딕 전류 밀도의 진폭은 마찬가지로 10 A/dm2 이지만, 총 면적에 기초한다.
갈바닉 구리 디포지션 후에 도체 트랙들을 서로로부터 전기적으로 분리하기 위해, 플라스틱 시트가 에칭 매체로서 농축된 하이드로클로릭 애시드로 전체 면적에 대해 습윤되어, 알루미늄 층의 노출된 영역들 (즉, 금속-코팅된 시드층에 의해 커버되지 않은 알루미늄 층의 영역들) 이 에칭 매체에 의해 제거된다. 이것은 마찬가지로 갈바니 전기적으로 디포짓된 금속의 부분을 제거한다. 그러나, 이것은 전해질 배스에서 대응적으로 높은 층 두께를 도포함으로써 보상될 수 있고 및/또는 갈바니 전기적으로 디포짓된 구리층이 알루미늄 표면보다 훨씬 더 작은 정도까지 에칭되도록 에칭 매체 HCl 가 선택된다.
실시예 2: 실리콘 이질 접합 태양 전지 ( SHJ 태양 전지) 에 대한 전기 도체 트랙들의 도포
사용된 조립체는 156 mm x 156 mm 의 에지 길이를 갖는 통상적인 SHJ 태양 전지이다. 통합된 구성 성분으로서, 이러한 SHJ 태양 전지는 이미 그것의 전방 측면상에 ITO 층을 갖는다. ITO 층은 전기 도체 트랙들이 도포되어야 하는, 조립체의 외부층으로서 기능한다. ITO 층은 그것의 전체 면적에 걸쳐 100 Ω 의 시트 저항을 갖는다.
ITO 상의 구리의 전해 전착 (electrolytic deposition) 은 1 V 미만의 낮은 인가 전압들로 억제된다. 이것은 다음과 같이 설명될 수 있다:
ITO 는 높게 도핑된 전자 전도체이며, 이것은 전도대가 전자들에 의해 부분적으로 팝퓰레이팅된다는 것을 의미하는 반면, 가전자대에는 사실상 정공들이 존재하지 않는다. ITO 의 화학적 전위는 약 -4.3 eV 이다. 구리 전해질의 화학적 전위는 훨씬 더 낮다 (약 -5 eV 내지 -6 eV). 결과적으로, 구리 전해질과의 ITO 의 접촉 시, ITO 표면으로부터 그 전해질 내로의 전자들의 수송이 존재한다. 이것은 ITO 와 전해질 사이에 전기 전위 차이를 발생시킨다. 전해질 내의 전하 캐리어 밀도가 ITO 에서보다 훨씬 더 높기 때문에, 수 옹스트롬의 거리상에서 전해질에서의 전위에서의 작은 강하만이 존재하는 반면, ITO 에서의 전위에서의 강하의 대부분은, 도핑에 따라, 5-100 nm 의 거리 상에서이다. ITO 에서의 전위 강하의 영역에는, 더 이상 전도대에 전자들이 사실상 존재하지 않는다. ITO 표면을 통한 전자 수송은 따라서 크게 억제된다.
스크린인쇄에 의해, 은 입자-함유 페이스트가 원하는 도체 트랙들의 패턴으로 ITO 층에 도포된다. 따라서, 구조화된, 전기 전도성 시드층은 외부 ITO 층의 정의된 영역들에서 획득된다.
태양 전지는 그 후 전방 측면상의 습윤과 함께 구리 전해질을 포함하는 전해질 배스를 통해 이동되는 한편, 금속 슬라이딩 접점이 후방 측면상에 부착된다. 선택된 예시에서, SHJ 태양 전지의 인-도핑 아모르퍼스 실리콘 층이 전방 측면상에 존재하기 때문에, 태양 전지는 전해질 배스를 통해 조명되어, 전류가, 후방 측면상의 캐소딕 전압의 인가의 경우에, 태양 전지의 전방 측면에 도달할 수 있다.
태양 전지는 그 후 약 5 분 동안 주기적으로 교번하는 방식으로 4 ms 동안 캐소딕 전압이 및 1 ms 동안 애노딕 전압이 공급된다. 캐소딕 전압 하에서, 전류는 500 mA 로 제한되고 전압은 2 V 로 제한되며, 애노딕 전압하에서는 800 mA 및 2 V 로 제한된다. 이것은 대응하는 전자들에 의해 제어된다; 도 4 참조.
구리의 갈바닉 디포지션은 은 페이스트에 의해 형성된 구조화된 시드층상에 시행된다.
실시예 3: 양면 실리콘 이질 접합 태양 전지에 대한 전기 도체 트랙들의 도포
전방 측면 및 후방 측면 양자 모두상에 ITO 층을 갖는 SHJ 태양 전지가 사용된다. 스퍼터링에 의해, 약 20 nm 의 두께를 갖는 외부의 알루미늄층 (즉, 자가-부동태화 금속의 층) 이 2 개의 ITO 층들 각각에 도포된다.
레이저 전사에 의해, 그리드 형태의 니켈의 시드층이 알루미늄의 자가-부동태화 층에 도포된다. 따라서, 구조화된 전기 전도성 시드층이 외부 알루미늄층의 정의된 영역들에서 획득된다. 구조화된 니켈 시드층은 조립체의 후방 측면 및 전방 측면 양자 모두에 도포된다.
SHJ 태양 전지는 그 후 스테인레스 스틸 클립들에 의해 시드층의 영역들에서 전기 접점들이 제공되고 구리 염을 포함하는 전해 황산 배스 내로 완전히 침지된다. 태양 전지는 그 후 약 5 분 동안 주기적으로 교번하는 방식으로 9 ms 동안 캐소딕 전압이 및 1 ms 동안 애노딕 전압이 공급된다. 캐소딕 전압 하에서, 800 mA 의 전류가 흐르고; 애노딕 전압하에서, 1600 mA 의 최대 전류 및 10 V 의 최대 전압 V+ 가 정의된다. 이것은 도 4 에 도시된 상술된 회로에 의해 제어된다.
구리가 구조화된 니켈 시드층 위에 갈바니 전기적으로 디포짓된다. 그 후 펄스 파라미터들이 최종적으로 알루미늄층의 완전한 산화를 위해 조정된다: 애노딕 전류의 진폭은 5 A 로 설정되고, 전압의 진폭은 10 V 로 설정된다. 펄스의 지속기간은 5 ms 이다. 캐소딕 전압의 진폭은 0.9 V 로 설정되고, 전류의 진폭은 2 A 로 설정된다. 애노딕 펄스의 지속기간은 마찬가지로 5 ms 이다. 이들 파라미터들에 의해, 샘플은 10 초 동안 전해질 배스에서 처리된다.
전기도금 단계에 의해, 구리가 니켈 시드층 위에서 선택적으로 전해 전착된다. 노출된 영역들, 즉 니켈 시드층에 의해 커버되지 않은 영역들에서, 외부 알루미늄 층이 산화되어, 알루미늄 산화물을 형성하고, 이것은 그의 낮은 두께로 인해 투명하다.
실시예 4: 실리콘 기판들상의 전해 도체 트랙들의 제조
층 두께 180 ㎛ 의 텍스쳐화된 실리콘 기판이 사용된다. 절연성 실리콘 산화물층이 실리콘 표면에 도포된다. 후속적으로, 두께 1 ㎛ 의 외부 알루미늄 층이 실리콘 산화물 층의 전체 면적상에 증착에 의해 도포된다. 자가-부동태화 금속의 외부층을 갖는 조립체가 이로 인해 획득된다.
정의된 영역들에서, 외부 자가-부동태화 알루미늄 층은 실링 다이를 통해 징케이트 용액과 접촉된다. 이들 영역들에서, 아연층이 형성된다. 도 6a 는 아연층의 형성 후의 이러한 표면의 SEM 이미지를 도시한다. 후속적으로, 무전해 도금에 의해, 니켈 ("무전해 니켈") 이 아연층에 도포된다. 니켈은 외부 알루미늄층 위에는 아니고 아연층 위에 선택적으로 디포짓된다. 도 6b 는 니켈의 무전해 디포지션 후의 표면의 SEM 이미지를 도시한다. 따라서 구조화 시드층이 외부 알루미늄층 위에서 획득되며, 이것은 아연층과 상기 아연층 위에 디포짓된 니켈층에 의해 형성된다.
조립체가 구리 전해질을 포함하는 전해질 배스와 접촉된다. 후속적으로, 그것은 캐소딕 및 애노직 전압에 주기적으로 종속된다. 구리는 Zn/Ni 시드층 위에 갈바니 전기적으로 디포짓된다. 도 6c 는 구리의 갈바닉 디포지션 후의 표면의 SEM 이미지를 도시한다. 자가-부동태화 외부 알루미늄층상에서 구리의 디포지션이 분명하지 않다. 후속적으로, 조립체는 은 전해질을 포함하는 전해질 배스와 접촉되고, 변화하는 부호를 갖는 펄싱된 전류를 사용하여, 은이 구리층 위에 갈바니 전기적으로 디포짓된다.
최종적으로, 에칭 처리에 의해, 노출된 외부 알루미늄층이 제거되고 이리하여 바로 아래의 실리콘 산화물층이 노출된다. 생성된 도체 트랙들은 이제 서로로부터 전기적으로 분리된다. 도 6d 는 최종 에칭 단계 후의 표면의 현미경 이미지를 도시한다.
따라서, 개구들에 의해 서로로부터 분리되는 정의된 거리들에서 (알루미늄의) 금속 영역들을 갖는, 조립체의 유전체 실리콘 산화물층상의 측방향으로 구조화된 코팅이 존재한다. Zn/Ni 시드층은 알루미늄 영역들에 선택적으로 존재하고, 이것은 차례로 갈바니 전기적으로 디포짓된 구리 및 은에 의해 완전히 - 즉 그 층의 측방향 경계를 이루는 측면들에서를 포함하여 - 커버된다.
실시예 5: 단결정 실리콘 웨이퍼상의 Al- Ni -Cu- Ag 도체 트랙들
알루미늄층은 평면형 단결정 실리콘 웨이퍼의 전체 면적을 통해 기상 증착에 의해 도포된다.
스크린인쇄에 의해, 징케이트 기반 페이스트가 국부적으로 위에 인쇄되고, 이것은 80 초 동안 물과 접촉하고 그 후 물로 린싱된다. 기판은 그 후 180 초 동안 4.8 의 pH 를 갖는 무전해 니켈-인 전해질 내로 침지된다. 이것은 징케이스 기반 페이스트가 이전에 니켈-인과 접촉했던 영역들만을 코팅한다. 외부 알루미늄 층의 정의된 영역들에서, 아연 및 무전해 니켈로부터 형성된 시드층이 따라서 획득된다.
이것은 아연 및 무전해 니켈로 이루어진 상기 시드층 위에 구리의 갈바닉 디포지션이 후속된다. 이것은 2.8 의 pH 를 갖는 황산구리에 기초하여 산성 구리 전해질을 사용하여 행해진다. 그 디포지션의 경우, 1.2 V 의 전위가 인가된다. 대조적으로, 네거티브 전위가 니켈-인 영역들에서 구리의 디포지션을 야기한다. 마찬가지로, 알카리성 은 전해질 (pH 10.5) 로부터의 후속적인 전해 은 디포지션에서, 구리 영역만이 코팅되고 알루미늄 영역들은 1.1 V 의 인가 전위의 결과로서 보호된 채로 유지된다.
후속적으로, 에칭 단계는 희석된 하이드로클로릭 애시드 용액 내에서 행해진다. 이것은 우선적으로 갈바니 전기적으로 도포된 도체 트랙들을 따라 알루미늄 영역들을 에칭한다. 알루미늄 에칭 레이트는 비교적 두꺼운 알루미늄 층들을 갖는 기판들의 경우에서보다 훨씬 더 높다. 이것에 대한 이유는 알루미늄과 갈바니 전기적으로 디포짓된 Ni/Cu/Ag 층 스택 사이의 국부적 엘리먼트의 형성이며, 이것은 알루미늄의 더 빠른 용해 (부식) 을 야기한다.
실시예 6: 인쇄회로보드 기판의 양 측면들상의 도체 트랙들
이러한 예를 위한 베이스 기판은 알루미늄 호일 (30 ㎛) 로 양 측면상에 코팅된 프리프레그 재료 (층 두께 500 ㎛) 로 이루어진 인쇄회로보드 전구체이다. 얇은 니켈 층들이 외부 알루미늄층의 정의된 영역들에서 양 측면들상에 레이저 전사 프로세스에 의해 도포된다. 이들은 피로포스페이트 (pH 8.0) 에 기초하여 알카리성 구리 배스에서 전기분해로 두꺼워진다. 일단 구리의 5 ㎛ 의 층 두께가 디포짓되었으면, 알루미늄이 니켈/구리 영역들이 공격받지 않는 희석된 소듐 하이드록사이드 용액에서 제거된다. 알루미늄 호일이 전체 층 두께에 걸쳐 에칭되자 마자, Al/Ni/Cu 도체 트랙들은 서로로부터 전기적으로 분리된다.
실시예 7:
15 nm-두께 Ti 층 (즉, 자가-부동태화 금속의 제 1 층) 이 스퍼터링에 의해 SHJ 태양 전지의 ITO 층에 접착층 및 확산 배리어로서 도포된다. 85 nm-두께 Al 층이 마찬가지로 스퍼터링에 의해 그것에 도포된다. 자가-부동태화 금속의 이러한 제 2 층은 외부층을 구성하고, 그것 위에 구조화된, 전기 전도성 시드층이 후속적으로 비갈바닉 디포지션을 통해 도포된다.
비록 갈바닉 금속 디포지션 단계가 시드층의 도포 후에만 시행될지라도, 갈바닉 프로세스에서의 전류 분포는 자가-부동태화 금속의 층들 중 적어도 하나가 알루미늄층인 경우 향상된다.
레이저 전사에 의해, 니켈층이 원하는 도체 트랙들의 형태로 도포된다. 이러한 니켈층은 갈바닉 금속 디포지션이 후속적으로 시행되는 구조화된, 전기 전도성 시드층을 구성한다.
니켈층은 실시예 3 에서 기술된 펄싱된 도금법의 도움으로 도전성 Cu 층 및 보호성 Ag 층으로 두꺼워진다.
최종적으로, Ti/Al 층 스택이 1 몰 NaOH 에서 도체 트랙들 사이의 영역에서 에칭된다. 이러한 목적으로, 에칭 배스 내의 보조 전극에 대한 0.6 V 의 네거티브 전압이 워크피스에 인가된다. 그 인가된 전압은 ITO 층 및 도체 트랙들 상의 NaOH 에 의한 에칭 공격을 방지한다.

Claims (24)

  1. 조립체상에 하나 이상의 전기 접점들을 생성하는 프로세스로서,
    - 전방 측면 및 후방 측면을 갖는 조립체를 제공하는 단계로서, 투명한 전기 전도성 산화물 (TCO) 또는 자가-부동태화 (self-passivating) 금속 또는 반도체의 외부층이 상기 전방 측면 및/또는 상기 후방 측면상에 존재하는, 상기 조립체를 제공하는 단계,
    - 상기 외부층의 정의된 영역들에 구조화된 전기 전도성 시드층을 도포하는 단계로서, 상기 시드층은 비갈바니 전기적으로 도포되는, 상기 구조화된 전기 전도성 시드층을 도포하는 단계,
    - 상기 시드층상에 적어도 하나의 금속을 갈바니 전기적으로 디포짓하는 단계를 포함하는, 조립체상에 하나 이상의 전기 접점들을 생성하는 프로세스.
  2. 제 1 항에 있어서,
    상기 조립체는 전기 부품, 특히 태양 전지 또는 발광 다이오드, 또는 인쇄회로보드의 전구체인, 조립체상에 하나 이상의 전기 접점들을 생성하는 프로세스.
  3. 제 2 항에 있어서,
    상기 태양 전지는 이질 접합 태양 전지인, 조립체상에 하나 이상의 전기 접점들을 생성하는 프로세스.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 TCO 는 인듐 주석 산화물 (ITO), 알루미늄-도핑 아연 산화물 (AZO), 불소-도핑 주석 산화물 (FTO), 붕소-도핑 아연 산화물 또는 수소-도핑 인듐 산화물이고; 및/또는
    상기 자가-부동태화 금속은 알루미늄, 티타늄, 니켈, 크롬 또는 아연 또는 이들 금속들 중 하나의 합금이며, 또는 상기 자가-부동태화 반도체는 실리콘인, 조립체상에 하나 이상의 전기 접점들을 생성하는 프로세스.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 조립체는 TCO 층을 갖고, 상기 TCO 층과 상기 자가-부동태화 외부층 사이에 금속 또는 반도체의 하나 이상의 추가적인 층들이 존재하는, 조립체상에 하나 이상의 전기 접점들을 생성하는 프로세스.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 조립체는 TCO 층을 갖고, 상기 자가-부동태화 외부층은 상기 TCO 층 바로 위에 존재하는, 조립체상에 하나 이상의 전기 접점들을 생성하는 프로세스.
  7. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 조립체는 TCO 층 및 상기 조립체의 상기 전방 측면 및/또는 상기 후방 측면상의 자가-부동태화 금속 또는 반도체의 적어도 2 개의 층들 을 갖고,
    상기 자가-부동태화 층들의 중 바깥쪽 층이 상기 외부층을 형성하는, 조립체상에 하나 이상의 전기 접점들을 생성하는 프로세스.
  8. 제 7 항에 있어서,
    제 1 자가-부동태화 층의 금속 또는 반도체는 티타늄, 니켈, 크롬 또는 아연 또는 이들 금속들 중 하나의 합금 또는 실리콘이고,
    제 2 자가-부동태화 층은 상기 외부층을 형성하는 알루미늄층인, 조립체상에 하나 이상의 전기 접점들을 생성하는 프로세스.
  9. 제 7 항에 있어서,
    상기 조립체는 자가-부동태화 금속 또는 반도체의 적어도 3 개의 층들을 갖고,
    제 1 자가-부동태화 층의 금속 또는 반도체는 티타늄, 니켈, 크롬 또는 아연 또는 이들 금속들 중 하나의 합금 또는 실리콘이고,
    제 2 자가-부동태화 층은 알루미늄층이며,
    제 3 자가-부동태화 층은 상기 외부층으로서 존재하고, 상기 제 3 자가-부동태화 층의 금속 또는 반도체는 티타늄, 니켈, 크롬 또는 아연 또는 이들 금속들 중 하나의 합금 또는 실리콘인, 조립체상에 하나 이상의 전기 접점들을 생성하는 프로세스.
  10. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 제 1 자가-부동태화 층은 상기 TCO 층 바로 위에 존재하거나 상기 제 1 자가-부동태화 층과 상기 TCO 층 사이에 비자가-부동태화 금속의 적어도 하나의 층이 존재하는, 조립체상에 하나 이상의 전기 접점들을 생성하는 프로세스.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 자가-부동태화 금속 또는 반도체의 외부층은 물리적 기상 증착, 화학적 기상 증착을 통해 또는 상기 자가-부동태화 금속 또는 반도체의 호일 (foil) 의 도포에 의해 획득되고; 및/또는
    상기 조립체의 상기 외부층은 ≤ 25 ㎛ 의 두께를 갖는, 조립체상에 하나 이상의 전기 접점들을 생성하는 프로세스.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 시드층은 인쇄 프로세스, 특히 스크린인쇄, 잉크젯 인쇄, 플렉소그래픽 인쇄 또는 에어로졸 인쇄, 레이저 전사 프로세스 또는 무전해 전기화학적 디포지션을 통해 상기 외부층의 정의된 영역들에 도포되는, 조립체상에 하나 이상의 전기 접점들을 생성하는 프로세스.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 구조화된 시드층은 다층상이고,
    상기 구조화된 시드층을 도포하는 단계는,
    - 기상 증착을 통해 전기 전도성 금속층 S1 을 도포하는 단계,
    - 인쇄 프로세스, 레이저 전사 프로세스 또는 무전해 도금에 의해 상기 금속층 S1 의 정의된 영역들에 전기 전도성 층 S2 을 도포하는 단계,
    - 상기 층 S2 에 의해 커버되지 않은 상기 금속층 S1 의 노출된 영역들을, 바람직하게는 에칭 또는 전기화학적 산화에 의해 제거하는 단계를 포함하는, 조립체상에 하나 이상의 전기 접점들을 생성하는 프로세스.
  14. 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 전기 전도성 시드층은 하나 이상의 금속들, 하나 이상의 전기 전도성 폴리머들, 하나 이상의 전기 전도성 탄소 재료들, 또는 이들 성분들 중 적어도 2 개의 혼합물을 포함하고; 및/또는
    상기 시드층은 ≤ 20 ㎛ 의 두께를 갖는, 조립체상에 하나 이상의 전기 접점들을 생성하는 프로세스.
  15. 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 갈바니 전기적으로 디포짓된 금속은 구리 또는 구리 합금, 니켈 또는 니켈 합금 또는 은 또는 은 합금과 같은 귀금속인, 조립체상에 하나 이상의 전기 접점들을 생성하는 프로세스.
  16. 제 1 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 금속의 갈바닉 디포지션은 캐소딕 및 애노딕 펄스들을 갖는 펄싱된 전류에 의해 시행되는, 조립체상에 하나 이상의 전기 접점들을 생성하는 프로세스.
  17. 제 1 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 금속의 갈바닉 디포지션은 양극 산화 배스 내에서의 상기 자가-부동태화 금속 또는 반도체의 양극 산화가 후속되는, 조립체상에 하나 이상의 전기 접점들을 생성하는 프로세스.
  18. 제 1 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 갈바닉 디포지션은 에칭 처리에 의한 상기 구조화된 시드층에 의해 커버되지 않은 상기 외부층의 노출된 영역들의 제거가 후속되는, 조립체상에 하나 이상의 전기 접점들을 생성하는 프로세스.
  19. 제 18 항에 있어서,
    상기 에칭 처리는 에칭 배스에서 시행되고,
    상기 조립체는 상기 에칭 배스에 대해 네거티브 전압으로 대전되는, 조립체상에 하나 이상의 전기 접점들을 생성하는 프로세스.
  20. 디바이스로서,
    - 전방 측면 및 후방 측면을 갖는 조립체로서, 상기 조립체의 상기 전방 측면 및/또는 후방 측면 상에, 정의된 간격들로 자가-부동태화 금속 또는 반도체의 금속성 또는 반도전성 영역들을 갖는 측방향으로 구조화된 코팅이 존재하는, 상기 조립체,
    - 상기 측방향으로 구조화된 코팅의 상기 금속성 또는 반도전성 영역들 위에 존재하는 전기 전도성 시드층,
    - 상기 시드층을 커버하는 갈바니 전기적으로 디포짓된 금속층
    을 포함하는, 디바이스.
  21. 제 20 항에 있어서,
    상기 측방향으로 구조화된 코팅 내의 상기 금속성 또는 반도전성 영역들 각각 사이에, 바람직하게는 상기 코팅의 전체 두께에 걸쳐 연장되는 개구들 또는 산화물 영역들이 존재하는, 디바이스.
  22. 제 21 항에 있어서,
    상기 산화물 영역들의 표면은 본질적으로 상기 전기 전도성 시드층으로도, 상기 갈바니 전기적으로 디포짓된 금속층으로도 커버되지 않는, 디바이스.
  23. 제 20 항 또는 제 21 항에 있어서,
    상기 조립체는 TCO 층을 포함하는 SHJ 태양 전지이고 상기 측방향으로 구조화된 코팅은 상기 TCO 층 위에 존재하고,
    상기 금속성 또는 반도전성 영역들 사이의 상기 측방향으로 구조화된 코팅에 개구들이 존재하며,
    상기 개구들은 상기 측방향으로 구조화된 코팅의 전체 두께에 걸쳐 연장되어, 상기 TCO 층이 상기 개구들의 영역들에서 노출되는, 디바이스.
  24. 디바이스로서,
    - 전방 측면 및 후방 측면을 갖는 조립체로서, 상기 조립체의 상기 전방 측면 및/또는 상기 후방 측면은 투명한 도전성 산화물의 코팅 (TCO 코팅) 에 의해 형성되는, 상기 조립체,
    - 상기 TCO 코팅 위의 정의된 영역들에 도포된 전기 전도성 시드층,
    - 상기 시드층을 커버하는 갈바니 전기적으로 디포짓된 금속층
    을 포함하는, 디바이스.
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