KR20190042988A - Thin film transistor channel and thin film transistor using the same - Google Patents
Thin film transistor channel and thin film transistor using the same Download PDFInfo
- Publication number
- KR20190042988A KR20190042988A KR1020170134730A KR20170134730A KR20190042988A KR 20190042988 A KR20190042988 A KR 20190042988A KR 1020170134730 A KR1020170134730 A KR 1020170134730A KR 20170134730 A KR20170134730 A KR 20170134730A KR 20190042988 A KR20190042988 A KR 20190042988A
- Authority
- KR
- South Korea
- Prior art keywords
- thin film
- polycrystalline thin
- metal
- metal point
- film transistor
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 155
- 229910052751 metal Inorganic materials 0.000 claims abstract description 108
- 239000002184 metal Substances 0.000 claims abstract description 107
- 238000000034 method Methods 0.000 claims description 43
- 239000004065 semiconductor Substances 0.000 claims description 24
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 19
- 238000000231 atomic layer deposition Methods 0.000 claims description 17
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 9
- 239000002243 precursor Substances 0.000 claims description 7
- 239000010931 gold Substances 0.000 claims description 6
- 229910007717 ZnSnO Inorganic materials 0.000 claims description 4
- 229910052741 iridium Inorganic materials 0.000 claims description 4
- 229910052697 platinum Inorganic materials 0.000 claims description 4
- 239000010948 rhodium Substances 0.000 claims description 4
- 229910052707 ruthenium Inorganic materials 0.000 claims description 4
- VEJOYRPGKZZTJW-FDGPNNRMSA-N (z)-4-hydroxypent-3-en-2-one;platinum Chemical compound [Pt].C\C(O)=C\C(C)=O.C\C(O)=C\C(C)=O VEJOYRPGKZZTJW-FDGPNNRMSA-N 0.000 claims description 3
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 3
- 229910052737 gold Inorganic materials 0.000 claims description 3
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 claims description 3
- HLYTZTFNIRBLNA-LNTINUHCSA-K iridium(3+);(z)-4-oxopent-2-en-2-olate Chemical compound [Ir+3].C\C([O-])=C\C(C)=O.C\C([O-])=C\C(C)=O.C\C([O-])=C\C(C)=O HLYTZTFNIRBLNA-LNTINUHCSA-K 0.000 claims description 3
- 229910052763 palladium Inorganic materials 0.000 claims description 3
- 229910052703 rhodium Inorganic materials 0.000 claims description 3
- MHOVAHRLVXNVSD-UHFFFAOYSA-N rhodium atom Chemical compound [Rh] MHOVAHRLVXNVSD-UHFFFAOYSA-N 0.000 claims description 3
- 239000013078 crystal Substances 0.000 description 37
- 230000008569 process Effects 0.000 description 18
- 230000004888 barrier function Effects 0.000 description 10
- 239000000463 material Substances 0.000 description 9
- 230000000052 comparative effect Effects 0.000 description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- 230000008859 change Effects 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical group [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 229910006404 SnO 2 Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 238000011534 incubation Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 239000012694 precious metal precursor Substances 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000000452 restraining effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02587—Structure
- H01L21/0259—Microstructure
- H01L21/02595—Microstructure polycrystalline
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Ceramic Engineering (AREA)
- General Chemical & Material Sciences (AREA)
- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
Description
본 발명은 박막형 트랜지스터 채널, 이의 제조방법 및 이를 이용한 박막형 트랜지스터에 관한 것으로, 다결정 박막 채널층의 결정립 계면에 금속점을 형성하여 운송자의 산란을 억제한 박막 트랜지스터 채널 및 이를 이용한 박막형 트랜지스터에 관한 것이다.The present invention relates to a thin film transistor channel, a method of manufacturing the same, and a thin film transistor using the same, and more particularly, to a thin film transistor channel in which metal scattering is suppressed by forming a metal dot at a crystal grain boundary of a polycrystalline thin film channel layer.
박막형 트랜지스터는 디스플레이 패널을 구성하고 있는 가장 기본적인 요소로써 화소의 동작을 제어하는 역할을 한다. 최근 주로 이용되고 있는 디스플레이로는 크게 LCD와 OLED가 있는데, 구동 원리에 차이는 있지만 박막 트랜지스터 기술을 기반으로 하기 때문에 두 디스플레이의 발전을 위해서는 박막 트랜지스터의 성능 개선이 필수 조건이다. Thin-film transistors are the most basic elements of a display panel and control the operation of pixels. Recently, the most widely used displays are LCD and OLED. Though the driving principle is different, it is based on the thin film transistor technology, so it is essential to improve the performance of the thin film transistor for the development of the two displays.
종래에 박막형 트랜지스터의 채널물질로는 주로 비결정질 실리콘이 쓰였지만 비결정질 실리콘의 특성상 전하의 이동도가 낮기 때문에 디스플레이의 대면적화, 고화질화의 요구조건에 부합하기에는 어려움이 있다. 따라서 이동도가 높은 새로운 채널물질로써 저온폴리실리콘(Low Temperature Polysilicon, LTPS)이 널리 쓰이고 있다. Conventionally, although amorphous silicon is mainly used as a channel material of a thin film transistor, since the mobility of charge is low due to the nature of amorphous silicon, it is difficult to meet requirements for large-sized display and high image quality of a display. Therefore, low temperature polysilicon (LTPS) is widely used as a new channel material having high mobility.
그러나, 저온폴리실리콘을 구현하기 위한 공정은 복잡하며 경제적으로 불리하기 때문에, 이를 대체하기 위한 재료인 산화물 반도체(Oxide semiconductor)에 관한 연구가 널리 진행되고 있다. 현재까지는 주로 비결정질의 n형 반도체가 이용되어 왔으나, 최근 요구되는 대면적, 초고화질, 빠른 동작 속도를 가지는 디스플레이를 위해서는 운송자(carrier)의 이동도가 더욱 향상될 필요가 있어 다결정질 n형 산화물 반도체에 대한 연구가 진행되고 있다.However, since the process for realizing low-temperature polysilicon is complicated and economically disadvantageous, studies on an oxide semiconductor, which is a material for replacing the polysilicon, have been widely carried out. Although amorphous n-type semiconductors have been mainly used up to now, it is necessary to further improve the mobility of carriers in order to display a large-area, super-high picture quality, Are being studied.
n형 산화물 반도체 연구 이외에도 p형 산화물 반도체 역시 연구가 이루어지고 있으나, 낮은 정공 이동도가 가장 큰 단점으로 작용하고 있다. n형 산화물 반도체와 달리 p형 산화물 반도체는 결정질로 형성되어야 정공이동도가 확보되기 때문에 결정질 p형 산화물 반도체에 관한 연구가 주를 이루고 있다.In addition to research on n-type oxide semiconductors, p-type oxide semiconductors have also been studied, but low hole mobility is the biggest disadvantage. Unlike n-type oxide semiconductors, p-type oxide semiconductors are required to be formed in crystalline form to ensure hole mobility.
한편, 다결정질 산화물 반도체 박막에서는 전자 및 정공 등 운송자가 결정립계에서 산란되어 운송자의 이동도가 급격히 감소하는 큰 문제가 발생한다. 결정립계가 없는 단결정 박막에서는 높은 이동도를 확보할 수 있으나, 대면적에서 단결정 박막을 형성하는 것은 사실상 불가능하다. 따라서 다결정질 산화물 박막에서 결정립 계면에서의 운송자 산란을 억제하는 것이 높은 이동도를 확보하는데 가장 중요한 기술이라 할 수 있다.On the other hand, in the polycrystalline oxide semiconductor thin film, carriers such as electrons and holes are scattered in the crystal grain boundaries, and the mobility of the carrier sharply decreases. Although a single crystal thin film without grain boundaries can secure high mobility, it is practically impossible to form a single crystal thin film in a large area. Therefore, suppression of carrier scattering at grain boundaries in polycrystalline oxide thin films is the most important technique to secure high mobility.
다결정질 박막 트랜지스터의 결정립 계면에서 발생하는 운송자 산란은 소자의 성능을 저하시키는 요인이다. 따라서, 결정립 계면에서 발생하는 운송자 산란을 억제하기 위해 결정립의 크기를 증대시키거나 결정립의 배향을 조절하는 등의 다양한 시도가 있어왔다. 하지만 공정 온도, 공정 압력, 기판 등의 변화 없이 결정립의 크기, 배향을 변화시키는 것은 거의 불가능하다. 또한 공정 조건을 변화시킨다면 박막의 고유한 특성이 변하므로 원하는 박막의 물성을 확보한 상태에서 결정립의 조절을 위해 공정 조건을 변화시키기는 것은 한계가 있다.The carrier scattering occurring at the crystal grain boundary of the polycrystalline thin film transistor is a factor that deteriorates the performance of the device. Therefore, various attempts have been made to increase the size of crystal grains or to control the orientation of crystal grains in order to suppress carrier scattering occurring at the crystal grain boundary. However, it is almost impossible to change the size and orientation of the crystal grains without changing the process temperature, the process pressure, and the substrate. In addition, if the process conditions are changed, the inherent characteristics of the thin film are changed. Therefore, there is a limit in changing the process conditions to control the crystal grains in the state of securing the properties of the desired thin film.
따라서 본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 다결정 박막 채널층의 결정립 계면에 금속점을 형성한 박막형 트랜지스터 채널을 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION Accordingly, the present invention has been made keeping in mind the above problems occurring in the prior art, and it is an object of the present invention to provide a thin film transistor channel in which metal dots are formed on a crystal grain boundary of a polycrystalline thin film channel layer.
또한, 본 발명은 상기 박막형 트랜지스터 채널을 포함한 박막형 트랜지스터로써, 전하 운송자 산란을 억제하고 운송자의 이동도를 향상시키는 것을 목적으로 한다. In addition, the present invention is a thin film transistor including the thin film transistor channel, which aims at suppressing charge carrier scattering and improving mobility of a carrier.
그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.However, these problems are exemplary and do not limit the scope of the present invention.
상기 과제를 해결하기 위한 본 발명의 일 관점에 따르면, 다결정 박막을 포함하고, 상기 다결정 박막의 적어도 일부에 금속점이 형성되는, 박막형 트랜지스터 채널이 제공된다. According to one aspect of the present invention for solving the above problems, there is provided a thin film transistor channel including a polycrystalline thin film, wherein a metal point is formed on at least a part of the polycrystalline thin film.
또한, 본 발명의 일 실시예에 따르면, 상기 금속점은 다결정 박막의 결정립 계면 상에 형성될 수 있다.According to an embodiment of the present invention, the metal point may be formed on a crystal grain boundary of the polycrystalline thin film.
또한, 본 발명의 일 실시예에 따르면, 상기 금속점은 결정립 계면에서 운송자(carrier) 산란을 낮출 수 있다.Also, according to one embodiment of the present invention, the metal point may lower carrier scattering at the grain boundary interface.
또한, 본 발명의 일 실시예에 따르면, 상기 금속점은, 상기 다결정 박막의 상부에 서로 이격되어 형성될 수 있다.According to an embodiment of the present invention, the metal points may be formed on the upper portion of the polycrystalline thin film.
또한, 본 발명의 일 실시예에 따르면, 상기 금속점은, 백금(Pt), 금(Au), 루테늄(Ru), 이리듐(Ir), 팔라듐(Pd) 및 로듐(Rh) 으로 이루어진 군에서 선택된 적어도 어느 하나를 포함할 수 있다.According to an embodiment of the present invention, the metal point is selected from the group consisting of platinum (Pt), gold (Au), ruthenium (Ru), iridium (Ir), palladium (Pd), and rhodium And may include at least any one of them.
또한, 본 발명의 일 실시예에 따르면, 상기 금속점은, 입자의 크기가 0.1nm 내지 10nm일 수 있다.Also, according to an embodiment of the present invention, the metal point may have a particle size of 0.1 nm to 10 nm.
또한, 본 발명의 일 실시예에 따르면, 상기 금속점은, 금속 전구체를 이용하여 원자층증착법(Atomic layer deposition, ALD)으로 형성할 수 있다.According to an embodiment of the present invention, the metal point may be formed by atomic layer deposition (ALD) using a metal precursor.
또한, 본 발명의 일 실시예에 따르면, 상기 금속 전구체는, Ru(Cp)2, Ru(MeCp)2, Ru(EtCp)2, Ru(tmhd)3, Ru(thd)3, 2,4-(dimethylpentadienyl)(ethylcyclopentadienyl)Ru, (MeCp)Ir(CHD), Ir(acac)3, Ir(COD)(Cp), Ir(EtCp)(COD), CpPtMe3, MeCpPtMe3, Pt(acac)2, Pt(hfac)2, Pt(tmhd)2 및 (COD)Pt(CH3)3으로 이루어진 군에서 선택된 적어도 어느 하나일 수 있다.Further, according to one embodiment of the invention, the metal precursor, Ru (Cp) 2, Ru (MeCp) 2, Ru (EtCp) 2, Ru (tmhd) 3, Ru (thd) 3, 2,4- (dimethylpentadienyl) (ethylcyclopentadienyl) Ru, (MeCp) Ir (CHD), Ir (acac) 3, Ir (COD) (Cp), Ir (EtCp) (COD), CpPtMe 3, MeCpPtMe 3, Pt (acac) 2, Pt (hfac) 2 , Pt (tmhd) 2 and (COD) Pt (CH 3 ) 3 .
또한, 본 발명의 일 실시예에 따르면, 상기 다결정 박막은 산화물 반도체로서, SnO, Cu2O, CuAlO2, ZnSnOx, ZnO, In-Sn-ZnO(ITZO) 및 In-Ga-ZnO(IGZO)으로 이루어진 군에서 선택된 어느 하나일 수 있다.In one embodiment, the polycrystalline thin film is formed of an oxide semiconductor such as SnO, Cu 2 O, CuAlO 2 , ZnSnO x , ZnO, In-Sn-ZnO (ITZO) And the like.
또한, 본 발명의 일 실시예에 따르면, 상기 다결정 박막이 p-형(p-type)인 경우, 상기 금속점의 일함수 값이 상기 산화물 반도체의 일함수 값 보다 큰 값을 가질 수 있다.According to an embodiment of the present invention, when the polycrystalline thin film is a p-type, the work function value of the metal point may have a value larger than a work function value of the oxide semiconductor.
또한, 본 발명의 일 실시예에 따르면, 상기 다결정 박막이 n-형(n-type)인 경우, 상기 금속점의 일함수 값이 상기 산화물 반도체의 일함수 값보다 작은 값을 가질 수 있다.According to an embodiment of the present invention, when the polycrystalline thin film is n-type, the work function value of the metal point may be smaller than the work function value of the oxide semiconductor.
또한, 본 발명의 일 실시예에 따르면, 상기 금속점은, 상기 다결정 박막과 저항성 접촉(Ohmic contact)을 형성할 수 있다.According to an embodiment of the present invention, the metal point may form ohmic contact with the polycrystalline thin film.
그리고, 상기 과제를 해결하기 위한 본 발명의 일 관점에 따르면, 상기 박막형 트랜지스터 채널을 포함하는 박막형 트랜지스터가 제공된다.According to an aspect of the present invention, there is provided a thin film transistor including the thin film transistor channel.
그리고, 상기 과제를 해결하기 위한 본 발명의 일 관점에 따르면, 다결정 박막의 적어도 일부에 금속점을 형성하여, 결정립 계면에서의 운송자 산란을 낮추는, 박막형 트랜지스터의 운송자 이동도 향상 방법이 제공된다.According to an aspect of the present invention for solving the above problems, there is provided a method for improving carrier mobility of a thin film transistor, which forms a metal point on at least a part of a polycrystalline thin film to lower carrier scattering at a crystal grain boundary.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 다결정 박막 채널층의 결정립 계면에 금속점을 형성한 박막형 트랜지스터 채널을 제공할 수 있다.According to one embodiment of the present invention as described above, a thin film transistor channel in which a metal point is formed at a crystal grain boundary of a polycrystalline thin film channel layer can be provided.
또한, 본 발명에 따르면, 상기 박막형 트랜지스터 채널을 포함한 박막형 트랜지스터로써, 운송자 산란을 억제하고 운송자의 이동도를 향상시키는 효과가 있다.Further, according to the present invention, the thin film transistor including the thin film transistor channel has the effect of suppressing scattering of the carrier and improving mobility of the carrier.
물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.Of course, the scope of the present invention is not limited by these effects.
도 1은 본 발명의 일 비교예 및 실시예에 따른 다결정 박막의 표면을 나타내는 개략도이다.
도 2는 본 발명의 일 비교예 및 실시예에 따른 다결정 박막의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 박막형 트랜지스터 채널을 포함하는 박막형 트랜지스터를 제조하는 공정을 나타내는 모식도이다.
도 4는 본 발명의 일 비교예에 따른 금속점이 형성되지 않은 다결정 박막의 표면과 에너지 밴드 및 전하 분포를 나타내는 개략도이다.
도 5는 본 발명의 일 실시예에 따른 금속점이 형성될 때 다결정 박막의 에너지 밴드 변화를 나타내는 모식도이다.
도 6은 본 발명의 일 실시예에 따른 금속점이 형성된 다결정 박막의 표면과 에너지 밴드를 나타내는 개략도이다.1 is a schematic view showing the surface of a polycrystalline thin film according to one comparative example and an example of the present invention.
2 is a cross-sectional view of a polycrystalline thin film according to one comparative example and an embodiment of the present invention.
3 is a schematic diagram illustrating a process for fabricating a thin film transistor including a thin film transistor channel according to an embodiment of the present invention.
4 is a schematic view showing the surface, energy band and charge distribution of a polycrystalline thin film without a metal point according to a comparative example of the present invention.
5 is a schematic diagram illustrating energy band change of a polycrystalline thin film when a metal point is formed according to an embodiment of the present invention.
6 is a schematic view showing the surface and energy band of a polycrystalline thin film formed with a metal dot according to an embodiment of the present invention.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭하며, 길이 및 면적, 두께 등과 그 형태는 편의를 위하여 과장되어 표현될 수도 있다.The following detailed description of the invention refers to the accompanying drawings, which illustrate, by way of illustration, specific embodiments in which the invention may be practiced. These embodiments are described in sufficient detail to enable those skilled in the art to practice the invention. It should be understood that the various embodiments of the present invention are different, but need not be mutually exclusive. For example, certain features, structures, and characteristics described herein may be implemented in other embodiments without departing from the spirit and scope of the invention in connection with an embodiment. It is also to be understood that the position or arrangement of the individual components within each disclosed embodiment may be varied without departing from the spirit and scope of the invention. The following detailed description is, therefore, not to be taken in a limiting sense, and the scope of the present invention is to be limited only by the appended claims, along with the full scope of equivalents to which such claims are entitled, if properly explained. In the drawings, like reference numerals refer to the same or similar functions throughout the several views, and length and area, thickness, and the like may be exaggerated for convenience.
이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 바람직한 실시예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, so that those skilled in the art can easily carry out the present invention.
도 1 및 도 2를 참조하여 본 발명의 일 실시예에 따른 박막형 트랜지스터 채널(10)에 대하여 설명한다.A thin
도 1의 (a)는 본 발명의 일 비교예에 따른 금속점이 형성되어 있지 않은 다결정 박막(100)의 표면을, 도 1의 (b)는 본 발명의 일 실시예에 따른 금속점(200)이 형성되어 있는 다결정 박막(100)의 표면을 나타내는 개략도이다.1 (a) shows a surface of a polycrystalline
본 발명의 일 실시예에 따르면, 박막형 트랜지스터 채널(10)은, 다결정 박막(100)을 포함하고, 다결정 박막(100)의 적어도 일부에 금속점(200)이 형성될 수 있다.According to an embodiment of the present invention, the thin
박막형 트랜지스터(Thin Film Transistor, TFT)의 채널로 사용되는 물질은 비정질 실리콘(Amorphous Silicon, a-Si), 저온폴리실리콘(Low Temperature Poly Silicon, LTPS) 등이 있다. 채널에서 운송자의 이동도, 공정상의 수율 또는 대형화의 필요에 따라 선택적으로 사용될 수 있으나, 트랜지스터 소자의 효율 및 대형화에 한계가 있었기에 다결정 박막을 채널로 이용하는 기술이 개발되었다.Materials used as channels of thin film transistors (TFTs) include amorphous silicon (a-Si) and low temperature polysilicon (LTPS). The mobility of the carrier in the channel can be selectively used depending on the process yield or the need for enlargement. However, since the efficiency and size of the transistor device have been limited, a technique of using a polycrystalline thin film as a channel has been developed.
본 발명의 일 실시예에 따르면, 다결정 박막(100)은 산화물 반도체로서, SnO, Cu2O, CuAlO2, ZnSnOx, ZnO, In-Sn-ZnO(ITZO) 및 In-Ga-ZnO(IGZO)으로 이루어진 군에서 선택된 어느 하나 일 수 있다. 다만 본 발명이 이에 한정되는 것은 아니다.In one embodiment, the polycrystalline
산화물 반도체(Oxide semiconductor)는, 반도체에 실리콘(Silicon) 대신 인듐(In), 갈륨(Ga), 아연(Zn) 등의 물질에 산소가 결합된 산화물을 포함한다. 박막형 트랜지스터의 채널(10)로 사용될 수 있는 저온폴리실리콘(LTPS)에 비해 제조 단가가 낮고 기존의 공정을 활용할 수 있는 장점이 있으며, 비정질 실리콘(a-Si)보다 운송자의 이동도가 10배 이상 빠른 장점이 있다. 산화물 반도체를 다결정 박막의 형태로 형성하여 박막형 트랜지스터의 채널로 사용될 수 있다. 산화물 반도체는, SnO, Cu2O, CuAlO2 등의 p형 반도체 또는 ZnSnOx, ZnO, In-Sn-ZnO(ITZO) 및 In-Ga-ZnO (IGZO) 등의 n형 반도체일 수 있다.An oxide semiconductor includes an oxide in which oxygen is bonded to a material such as indium (In), gallium (Ga), and zinc (Zn) instead of silicon in a semiconductor. (LTPS), which can be used as a
금속점(Metal dot)(200)은 다결정 박막(100)의 적어도 일부에 형성될 수 있다. 금속점(200)은 수 Å 내지 수 nm 크기를 가질 수 있으며 금속원소를 포함하는 점(dot) 형태의 물질이다. 그 크기와 형태, 두께 등은 형성되는 금속점(200)의 금속 원소에 따라 달라질 수 있다. 금속점(200)은 운송자의 새로운 경로를 형성하여 다결정 박막의 결정립(110)에서 이동할 때 발생하는 산란을 억제하고, 이동도를 향상시키는 효과가 있다. 저온폴리실리콘(LTPS)에 비해 산화물 반도체를 포함하는 다결정 박막(100)은 운송자의 이동도가 낮은 단점이 있으나, 금속점(200)을 형성하여 이를 보완할 수 있다.The
도 2의 (a)는 본 발명의 일 비교예에 따른 금속점이 형성되어 있지 않은 다결정 박막(100)의 단면도, 도 1의 (b)는 본 발명의 일 실시예에 따른 금속점(200)이 형성되어 있는 다결정 박막(100)의 단면도이다.FIG. 2 (a) is a cross-sectional view of a polycrystalline
본 발명의 일 실시예에 따르면, 금속점(200)은 다결정 박막(100)의 결정립 계면(120) 상에 형성될 수 있다.According to one embodiment of the present invention, the
다결정 박막(100)에 금속점(200)을 형성할 때, 금속점(200)을 형성하는 금속 원소와, 금속점(200)이 형성되는 대상표면 간에 상호작용에 있어, 선택적으로 금속점(200)의 위치가 결정될 수 있다. 다결정 박막(100)은, 결정립(110) 부분과 결정립 계면(120) 부분이 서로 다른 특성을 가지고 있다. 따라서, 다결정 박막(100)의 상부에 별도의 패터닝을 하지 않더라도, 열역학적으로 불안정한 상태를 가지는 결정립 계면(120) 상에서 금속점(200)이 선택적으로 형성될 수 있다. When metal points 200 are formed on the polycrystalline
본 발명의 일 실시예에 따르면, 금속점(200)은 결정립 계면(120)에서의 운송자(carrier) 산란을 낮출 수 있다.According to one embodiment of the present invention, the
박막형 트랜지스터의 성능에 있어서, 전자 또는 정공이 이동하는 채널층이 다결정립인 경우, 결정립 계면(120)에서 발생하는 운송자 산란은 박막형 트랜지스터의 성능을 저하시키는 주요 요인이다. 이를 해결하기 위해 본 발명은 다결정 박막(100)의 상부에 금속점(200)을 형성하여 새로운 운송자 이동 경로를 형성하여 산란을 억제하고 이동도를 향상시킬 수 있다.In the performance of the thin film transistor, when the channel layer in which electrons or holes move is a polycrystalline grain, the carrier scattering occurring at the
본 발명의 일 실시예에 따르면, 금속점(200)은 금속 전구체를 이용하여 원자층증착법(Atomic layer deposition, ALD)으로 형성할 수 있다. 다만 본 발명이 이에 한정되지는 않는다. According to one embodiment of the present invention, the
원자층증착법은 기판 표면과의 화학반응에 의해 박막을 형성하는 방법이다. Pt, Ru, Ir 등 다양한 귀금속 전구체를 소스(Source)로 하여 기판의 표면에 박막을 형성할 수 있다. 또한, 스퍼터링(sputtering) 등의 다른 화학적 증착 방법과 달리 금속점(200)의 크기를 수 Å에서 수 nm 의 크기로 형성할 수 있는 장점이 있다. Atomic layer deposition is a method of forming a thin film by chemical reaction with the substrate surface. A thin film can be formed on the surface of the substrate using various precious metal precursors such as Pt, Ru, and Ir as a source. In addition, unlike other chemical vapor deposition methods such as sputtering, the
금속점(200)은, 백금(Pt), 금(Au), 루테늄(Ru), 이리듐(Ir), 팔라듐(Pd) 및 로듐(Rh) 으로 이루어진 군에서 선택된 적어도 어느 하나를 포함할 수 있고, 입자의 크기가 0.1nm 내지 10nm일 수 있다.The
금속점(200)을 형성하기 위해 사용될 수 있는 금속 전구체는, Ru(Cp)2, Ru(MeCp)2, Ru(EtCp)2, Ru(tmhd)3, Ru(thd)3, 2,4-(dimethylpentadienyl)(ethylcyclopentadienyl)Ru, (MeCp)Ir(CHD), Ir(acac)3, Ir(COD)(Cp), Ir(EtCp)(COD), CpPtMe3, MeCpPtMe3, Pt(acac)2, Pt(hfac)2, Pt(tmhd)2 및 (COD)Pt(CH3)3으로 이루어진 군에서 선택된 적어도 어느 하나 일 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. Metals that may be used to form the metal dots 200 precursor, Ru (Cp) 2, Ru (MeCp) 2, Ru (EtCp) 2, Ru (tmhd) 3, Ru (thd) 3, 2,4- (dimethylpentadienyl) (ethylcyclopentadienyl) Ru, (MeCp) Ir (CHD), Ir (acac) 3, Ir (COD) (Cp), Ir (EtCp) (COD), CpPtMe 3, MeCpPtMe 3, Pt (acac) 2, Pt (hfac) 2 , Pt (tmhd) 2 and (COD) Pt (CH 3 ) 3 . However, the present invention is not limited thereto.
원자층증착법에 사용되는 반응 가스로는 산소, 공기, 오존, 산소 플라즈마, 수소, 수소 플라즈마, NH3, NH3 플라즈마 등이 이용될 수 있으며, 반드시 이에 한정되는 것은 아니다.As the reaction gas used in the atomic layer deposition method, oxygen, air, ozone, oxygen plasma, hydrogen, hydrogen plasma, NH 3 , NH 3 plasma and the like can be used.
한편, 금속점(200)들은 다결정 박막(100)의 상부에 서로 이격되어 형성될 수 있다.On the other hand, the metal points 200 may be formed on the upper part of the polycrystalline
다결정 박막(100)의 결정립 계면(120)에서 운송자 산란을 억제하고 이동도를 향상시키기 위해 금속점(200)이 연속적으로 형성되지 않고 '섬(Island)' 형태로 형성하는 것이 중요하다. 열역학적으로 불안정한 결정립 계면(120)부분에 선택적으로 금속점(200)이 형성될 때, 연속적으로 금속점(200)이 형성되는 것을 방지하기 위해, 원자층증착법의 사이클 수를 제어하는 것이 필수적이다.It is important that the
원자층증착법의 사이클 수가 많아지면, 다결정 박막(100)의 결정립 계면(120)에서 금속점(200)이 서로 연결되도록 형성될 수 있다. 금속점(200)들이 서로 연결되어 금속선과 같은 형태를 가지면, 다결정 박막(100)의 운송자가 결정립-금속점-결정립의 운송자 경로가 아닌, 결정립-금속-금속의 경로로 이동되어 off 특성 열화에 영향을 미칠 수 있다. 이를 방지하기 위해, 원자층증착법의 사이클 수를 제어하여, 금속점(200)이 서로 이격되는 '섬(Island)' 형태로 형성될 필요가 있다. When the number of cycles of the atomic layer deposition method is increased, the
원자층증착법을 통해 형성되는 금속은 초기에 인큐베이션(incubation) 시간이 필요하기 때문에 사이클 초반에는 기판의 상부에 금속의 형성이 잘 이루어지지 않는다. 이 때, 금속을 형성하기 위해 사용되는 금속 전구체가 열역학적으로 불안정한 결정립 계면(120)에 먼저 흡착이 될 수 있다. 따라서, 별도의 패터닝이 없어도 원자층증착법의 사이클 초기에 결정립 계면(120)에 금속점(200)이 선택적으로 형성될 수 있다.Since metal formed through atomic layer deposition requires an initial incubation time, formation of metal at the top of the substrate is not done well at the beginning of the cycle. At this time, the metal precursor used to form the metal may first be adsorbed to the thermodynamically unstable
원자층증착법 공정은, 반드시 다결정 박막을 형성하는 공정의 직후에 진행하는 것은 아니다. 다결정 박막을 형성하는 공정 후에 성능 최적화를 위한 다른 공정이 추가될 수 있다. 또한, 기존의 박막형 트랜지스터 채널을 형성하는 공정에 원자층증착법 공정을 추가하면 되기 때문에, 기존 공정에 그대로 적용이 가능한 장점이 있다.The atomic layer deposition process does not necessarily proceed immediately after the step of forming the polycrystalline thin film. After the process of forming the polycrystalline thin film, another process for optimizing the performance may be added. In addition, since it is necessary to add an atomic layer deposition process to a process of forming a conventional thin film transistor channel, it can be applied to an existing process as it is.
도 3은 본 발명의 일 실시예에 따른 박막형 트랜지스터 채널을 포함하는 박막형 트랜지스터를 제조하는 공정을 나타내는 모식도이다.3 is a schematic diagram illustrating a process for fabricating a thin film transistor including a thin film transistor channel according to an embodiment of the present invention.
본 발명의 일 실시예에 따르면, 박막형 트랜지스터는 박막형 트랜지스터 채널을 포함할 수 있다. According to one embodiment of the present invention, the thin film transistor may comprise a thin film transistor channel.
화학적 기상 증착법, 물리적 기상 증착법 또는 용액, 전사 공정 등을 통해 박막형 트랜지스터에 사용되는 기판의 상부에 채널용 다결정 박막(100)을 형성(S10)한다. 이후, 원자층증착법을 이용하여 다결정 박막(100)의 결정립 계면(120)에 금속점(200)을 형성(S20)한다. 이때, 원자층증착법의 사이클 수를 제어하여 다결정 박막(100)의 상부에 금속점(200)이 연속적으로 형성되는 것이 아닌, '섬(Island)' 형태로 서로 이격되어 형성하는 것이 바람직하다. 다음으로, 제조된 박막형 트랜지스터 채널(10)을 포함하여 박막형 트랜지스터를 제조(S30)한다. A polycrystalline
다음으로, 도 4 내지 도 6을 참조하여, 본 발명의 금속점(200)이 형성된 박막형 트랜지스터 채널(10)의 운송자의 이동도 향상 효과에 대하여 설명한다.Next, with reference to FIGS. 4 to 6, the effect of improving the mobility of the carrier of the thin
도 4의 (a)는, 본 발명의 일 비교예에 따른 금속점(200)이 형성되지 않은 다결정 박막(100)의 표면을 나타내는 개략도, 도 4의 (b) 및 도 4의 (c)는 본 발명의 일 비교예에 따른 금속점(200)이 형성되지 않은 다결정 박막(100)의 에너지 밴드 및 전하 분포를 나타낸다. 4 (a) is a schematic view showing the surface of the polycrystalline
도 4의 (a)에 따르면, 다결정 박막(100)의 상부에 존재하는 결정립 계면(120)에 금속점(200)이 형성되지 않는다. 다결정 박막(100)의 결정립(110)에서 전자 또는 정공이 이동할 때, 결정립 계면(120)에 에너지 배리어(barrier)가 형성되기 때문에, 운송자의 산란이 발생하고, 이동도가 낮은 문제가 발생한다. 4 (a), the
도 4의 (b)에 따르면, 다결정 박막(100)이 p-형(p-type) 일 때 도 4의 (a)의 와 사이 구간에서 나타나는 결정립 계면(120)의 에너지 밴드에서 에너지 배리어(ΦBV)가 형성되어 있는 것을 알 수 있다. 가전자대 에너지 준위(Valence energy level, Ev)를 보면, 결정립 계면(120)에서 운송자 트랩 에너지 배리어가 있기 때문에, 운송자가 쉽게 이동하지 못한다. 그 결과, p-형(p-type)의 다결정 박막(100)의 결정립(110)에서 정공이 이동하지 못해, 결정립 계면(120) 주변 부분에 전하 분포가 -q를 띠고, 결정립 계면(120) 부분에서 +q 전하를 띠게 된다. 도 4의 (c)에 따르면, 다결정 박막(100)이 n-형(n-type) 일 때, 도 4의 (a)의 와 사이 구간에서 나타나는 결정립 계면(120)의 에너지 밴드에서 에너지 배리어(ΦBC)가 형성되어 있는 것을 알 수 있다. 전도대 에너지 준위(Conduction energy level, Ec)를 보면 결정립 구조의 경계에서 운송자 트랩 에너지 배리어가 있기 때문에, 운송자가 쉽게 이동하지 못한다. 그 결과, n-형(n-type)의 다결정 박막(100)의 결정립(110)에서 전자가 이동하지 못해, 결정립 계면(120)주변 부분에 전하 분포가 +q를 띠고, 결정립 계면(120) 부분에서 -q 전하를 띠게 된다.4 (b), when the polycrystalline
도 5는, 본 발명의 일 실시예에 따른 금속점(200)의 형성에 따라 다결정 박막(100)의 에너지 밴드 변화를 나타내는 모식도이다.5 is a schematic diagram showing energy band change of the polycrystalline
도 5의 (a) 및 (b)는 다결정 박막(100)이 각각 p-형, n-형일 때, 금속점(200)이 접합하지 않은 상태에서 에너지 밴드를 나타낸다. 5 (a) and 5 (b) show energy bands when the polycrystalline
본 발명의 일 실시예에 따르면, 다결정 박막(100)이 p-형(p-type)인 경우, 금속점(200)의 일함수(Workfunction) 값이 다결정 박막(100)의 일함수 값보다 작은 값을 가질 수 있고, 다결정 박막(100)이 n-형(n-type)인 경우, 금속점(200)의 일함수 값이 다결정 박막(100)의 일함수 값보다 큰 값을 가질 수 있다.According to an embodiment of the present invention, when the polycrystalline
다결정 박막(100)이 p-형일 경우, 금속점 A의 페르미 에너지 전위(Efm)가 결정립 1 및 결정립 2의 페르미 에너지 준위(Fermi energy level, Ef) 보다 낮게 형성될 수 있다. 즉, 금속점 A의 일함수 값이 다결정 박막(100)의 일함수 값보다 큰 값을 가질 수 있다. 일함수(Workfunction)이란, 물질 내에 있는 전자 한 개를 진공 에너지 준위(Vacuum energy level)까지 떼어내는데 필요한 에너지를 말하며, 그 값은 ‘진공 에너지 준위 - 페르미 에너지 준위’로 정의된다. 한편, 다결정 박막(100)이 n-형일 경우, 금속점 B의 페르미 에너지 전위(Efm’)가 결정립 1 및 결정립 2의 페르미 에너지 준위(Efm’)보다 높게 형성될 수 있다. 즉, 금속점 B의 일함수 값이 다결정 박막(100)의 일함수 값보다 작을 수 있다.When the polycrystalline
도 5의 (a) 및 (b)의 경우, 금속점 A 또는 B가 각각 p-형 또는 n-형의 다결정 박막(100)과 접촉하지 않은 상태이다. 따라서, 다결정 박막(100)의 에너지 밴드가 변하지 않은 상태이다.5A and 5B, the metal point A or B does not contact the p-type or n-type polycrystalline
반면에, 도 5의 (c) 및 (d)의 경우, 금속점 A 또는 B가 각각 p-형 또는 n-형의 다결정 박막(100)과 접촉하여 다결정 박막(100)의 에너지 밴드가 변한 것을 나타낸다. 금속점(200)과 다결정 박막(100)이 접촉하게 될 경우, 금속점(200) 또는 다결정 박막(100)에 존재하는 전자들이 이동하여 금속점(200)과 다결정 박막(100)의 페르미 에너지 준위(Ef, Efm)가 일치하게 된다. 이때, 다결정 박막(100)의 에너지 밴드가 변화하며 에너지 배리어(Φ'BV, Φ'BC)가 작아질 수 있다.5 (c) and 5 (d), the metal point A or B contacts the p-type or n-type polycrystalline
본 발명의 일 실시예에 따르면, 금속점(200)은 다결정 박막(100)과 저항성 접촉(Ohmic contact)을 형성할 수 있다.According to an embodiment of the present invention, the
금속과 반도체가 접촉을 경우, 두 물질간의 일함수 크기에 따라 접촉시 쇼트키(Schottky) 접합 또는 저항성(Ohmic) 접합이 가능하다. 예를 들어, p-형 산화물 반도체와 금속이 접합할 때, 산화물 반도체의 일함수 값이 금속의 일함수 값보다 클 경우, 두 물질간의 접합은 쇼트키 접합의 특성을 가지게 되고, 작을 경우 저항성 접합 특성을 가지게 되며, 산화물 반도체가 n-형일 경우 그 반대가 된다. 접합의 종류에 따라 에너지 밴드의 변화도 달라지고, 따라서 에너지 배리어 값도 달라진다. When metal and semiconductor are in contact, Schottky junction or ohmic junction is possible when they are in contact with each other depending on the work function between the two materials. For example, when the p-type oxide semiconductor and the metal are bonded, if the work function value of the oxide semiconductor is larger than the work function value of the metal, the junction between the two materials has a Schottky junction property, And when the oxide semiconductor is n-type, the opposite is obtained. Depending on the type of junction, the change in the energy band also changes, and thus the energy barrier value also changes.
본 발명의 일 실시예에 따른 박막형 트랜지스터 채널은, 다결정 박막(100)의 형태에 따라, 일함수가 다른 값을 가지는 금속점(200)을 접촉시켜 저항성 접촉 특성을 가질 수 있다. 금속점(200)을 형성하지 않은 다결정 박막(100)의 경우, 다결정 박막(100)의 결정립 계면(120)에서 에너지 배리어가 생기므로, 운송자의 트랩이 문제가 되었으나, 금속점(200)이 형성된 다결정 박막(100)은, 금속점(200)과 다결정 박막(100)의 저항성 접촉에 의해 에너지 밴드가 변하게 되고, 에너지 배리어가 작아지기 때문에 운송자가 제약없이 자유롭게 이동할 수 있는 상태가 된다. 즉, 다결정 박막(100)의 결정립 계면(120)에 형성된 금속점(200)에 의해 새로운 운송자 경로가 형성될 수 있다.The thin film transistor channel according to an exemplary embodiment of the present invention may have a resistive contact characteristic by contacting a
본 발명의 일 실시예에 따르면 다결정 박막(100)의 적어도 일부에 금속점(200)을 형성하여, 결정립 계면(120)에서의 운송자 산란을 낮추는, 박막형 트랜지스터의 운송자 이동도 향상 방법이 제공된다.According to one embodiment of the present invention, there is provided a method of improving carrier mobility of a thin film transistor, wherein
도 6은 본 발명의 일 실시예에 따른, 금속점(200)이 형성된 다결정 박막(100)의 표면과 에너지 밴드를 나타내는 그래프이다.6 is a graph showing the surface and energy band of the polycrystalline
도 6의 (a)를 참조하면, 다결정 박막(100)의 결정립 계면(120)에서 금속점(200)이 형성된 것을 알 수 있다. 도 6의 (b)는 다결정 박막(100)이 p-형일 때, 도 6의 (a)의 와 사이 구간에서 나타나는 결정립 계면(120)의 에너지 밴드를, 도 6의 (c)는 다결정 박막(100)이 n-형일 때, 도 6의 (a)의 와 사이 구간에서 나타나는 결정립 계면(120)의 에너지 밴드를 나타낸다. 도 3과 비교해 보면, 에너지 밴드에서 존재하던 에너지 배리어가 작아지고(Φ'BV, Φ'BC에서 Φ'BV, Φ'BC 으로) 이는 전자 또는 정공의 이동이 더 쉽게 일어날 수 있음을 의미한다. 즉, 박막형 트랜지스터 채널로 이용되는 다결정 박막(100)의 적어도 일부에 금속점(200)을 형성하여, 결정립 계면(120)에서 운송자 산란을 억제함으로써, 박막형 트랜지스터의 운송자 이동도를 향상시킬 수 있다.Referring to FIG. 6A, it can be seen that the
따라서, 본 발명의 박막형 트랜지스터 채널은, 다결정 박막(100)의 결정립 계면(120)에 금속점(200)을 형성하여, 에너지 밴드를 변화시킬 수 있고, 결정립 계면(120)에서 새로운 운송자 경로를 형성하여 운송자의 산란을 억제하고 이동도를 향상시킬수 있다. 또한, 이를 포함한 박막형 트랜지스터의 성능을 향상시키는 효과가 있다.Therefore, the thin film transistor channel of the present invention can form a
본 발명은 상술한 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형과 변경이 가능하다. 그러한 변형예 및 변경예는 본 발명과 첨부된 청구범위의 범위 내에 속하는 것으로 보아야 한다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is clearly understood that the same is by way of illustration and example only and is not to be taken in conjunction with the present invention. Variations and changes are possible. Such variations and modifications are to be considered as falling within the scope of the invention and the appended claims.
10: 박막형 트랜지스터 채널
100: 다결정 박막
110: 결정립
120: 결정립 계면
200: 금속점10: Thin film transistor channel
100: polycrystalline thin film
110: crystal grain
120: crystal grain boundary
200: metal point
Claims (14)
상기 다결정 박막의 적어도 일부에 금속점이 형성되는, 박막형 트랜지스터 채널.Comprising a polycrystalline thin film,
Wherein a metal point is formed on at least a part of the polycrystalline thin film.
상기 금속점은 다결정 박막의 결정립 계면 상에 형성되는, 박막형 트랜지스터 채널.The method according to claim 1,
Wherein the metal point is formed on a grain boundary interface of the polycrystalline thin film.
상기 금속점은 결정립 계면에서의 운송자(carrier) 산란을 낮추는, 박막형 트랜지스터 채널.The method according to claim 1,
Wherein the metal point lowers carrier scattering at the grain boundary interface.
상기 금속점은, 상기 다결정 박막의 상부에 서로 이격되어 형성되는, 박막형 트랜지스터 채널.The method according to claim 1,
Wherein the metal point is formed on the upper portion of the polycrystalline thin film so as to be spaced apart from each other.
상기 금속점은, 백금(Pt), 금(Au), 루테늄(Ru), 이리듐(Ir), 팔라듐(Pd) 및 로듐(Rh) 으로 이루어진 군에서 선택된 적어도 어느 하나를 포함하는, 박막형 트랜지스터 채널.The method according to claim 1,
Wherein the metal point comprises at least one selected from the group consisting of platinum (Pt), gold (Au), ruthenium (Ru), iridium (Ir), palladium (Pd), and rhodium (Rh).
상기 금속점의 크기가 0.1nm 내지 10nm인, 박막형 트랜지스터 채널.The method according to claim 1,
Wherein the metal point has a size of 0.1 nm to 10 nm.
상기 금속점은, 금속 전구체를 이용하여 원자층증착법(Atomic layer deposition, ALD)으로 형성하는, 박막형 트랜지스터 채널.The method according to claim 1,
The metal point is formed by atomic layer deposition (ALD) using a metal precursor.
상기 금속 전구체는, Ru(Cp)2, Ru(MeCp)2, Ru(EtCp)2, Ru(tmhd)3, Ru(thd)3, 2,4-(dimethylpentadienyl)(ethylcyclopentadienyl)Ru, (MeCp)Ir(CHD), Ir(acac)3, Ir(COD)(Cp), Ir(EtCp)(COD), CpPtMe3, MeCpPtMe3, Pt(acac)2, Pt(hfac)2, Pt(tmhd)2 및 (COD)Pt(CH3)3으로 이루어진 군에서 선택된 적어도 어느 하나인, 박막형 트랜지스터 채널.8. The method of claim 7,
The metal precursor, Ru (Cp) 2, Ru (MeCp) 2, Ru (EtCp) 2, Ru (tmhd) 3, Ru (thd) 3, 2,4- (dimethylpentadienyl) (ethylcyclopentadienyl) Ru, (MeCp) Ir (CHD), Ir (acac ) 3, Ir (COD) (Cp), Ir (EtCp) (COD), CpPtMe 3, MeCpPtMe 3, Pt (acac) 2, Pt (hfac) 2, Pt (tmhd) 2 And (COD) Pt (CH 3 ) 3 .
상기 다결정 박막은 산화물 반도체로서, SnO, Cu2O, CuAlO2, ZnSnOx, ZnO, In-Sn-ZnO(ITZO) 및 In-Ga-ZnO(IGZO)으로 이루어진 군에서 선택된 어느 하나인, 박막형 트랜지스터 채널.The method according to claim 1,
Wherein the polycrystalline thin film is any one selected from the group consisting of SnO, Cu 2 O, CuAlO 2 , ZnSnO x , ZnO, In-Sn-ZnO (ITZO) and In- channel.
상기 다결정 박막이 p-형(p-type)인 경우,
상기 금속점의 일함수(Workfunction) 값이 상기 산화물 반도체의 일함수 값 보다 큰 값을 가지는, 박막형 트랜지스터 채널.The method according to claim 1,
When the polycrystalline thin film is a p-type,
Wherein a workfunction value of the metal point has a value larger than a work function value of the oxide semiconductor.
상기 다결정 박막이 n-형(n-type)인 경우,
상기 금속점의 일함수 값이 상기 산화물 반도체의 일함수 값보다 작은 값을 가지는, 박막형 트랜지스터 채널.The method according to claim 1,
When the polycrystalline thin film is of n-type,
Wherein a work function value of the metal point has a value smaller than a work function value of the oxide semiconductor.
상기 금속점은, 상기 다결정 박막과 저항성 접촉(Ohmic contact)을 형성하는, 박막형 트랜지스터 채널.The method according to claim 1,
Wherein the metal point forms ohmic contact with the polycrystalline thin film.
A method for improving carrier mobility of a thin film transistor, the method comprising: forming a metal point on at least a portion of a polycrystalline thin film to lower carrier scattering in grain boundaries.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170134730A KR102470955B1 (en) | 2017-10-17 | 2017-10-17 | Thin film transistor channel and thin film transistor using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170134730A KR102470955B1 (en) | 2017-10-17 | 2017-10-17 | Thin film transistor channel and thin film transistor using the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20190042988A true KR20190042988A (en) | 2019-04-25 |
| KR102470955B1 KR102470955B1 (en) | 2022-11-28 |
Family
ID=66283662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020170134730A KR102470955B1 (en) | 2017-10-17 | 2017-10-17 | Thin film transistor channel and thin film transistor using the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102470955B1 (en) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001345451A (en) * | 2000-05-30 | 2001-12-14 | Hitachi Ltd | Thin-film semiconductor integrated-circuit device, and picture display using the same, and their manufacturing methods |
| KR20080054777A (en) * | 2006-12-13 | 2008-06-19 | 삼성에스디아이 주식회사 | Thin film transistor and fabricating method using the same |
| KR20130115625A (en) * | 2012-04-12 | 2013-10-22 | 주승기 | Method for crystallizing amorphous silicon thin film and method for fabricating poly crystalline thin film transistor using the same |
| US20170186843A1 (en) * | 2015-12-29 | 2017-06-29 | Semiconductor Energy Laboratory Co., Ltd. | Metal Oxide Film and Semiconductor Device |
| JP2017145510A (en) * | 2013-02-28 | 2017-08-24 | 株式会社半導体エネルギー研究所 | Method of manufacturing oxide film and method of manufacturing semiconductor device |
-
2017
- 2017-10-17 KR KR1020170134730A patent/KR102470955B1/en active IP Right Grant
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001345451A (en) * | 2000-05-30 | 2001-12-14 | Hitachi Ltd | Thin-film semiconductor integrated-circuit device, and picture display using the same, and their manufacturing methods |
| KR20080054777A (en) * | 2006-12-13 | 2008-06-19 | 삼성에스디아이 주식회사 | Thin film transistor and fabricating method using the same |
| KR20130115625A (en) * | 2012-04-12 | 2013-10-22 | 주승기 | Method for crystallizing amorphous silicon thin film and method for fabricating poly crystalline thin film transistor using the same |
| JP2017145510A (en) * | 2013-02-28 | 2017-08-24 | 株式会社半導体エネルギー研究所 | Method of manufacturing oxide film and method of manufacturing semiconductor device |
| US20170186843A1 (en) * | 2015-12-29 | 2017-06-29 | Semiconductor Energy Laboratory Co., Ltd. | Metal Oxide Film and Semiconductor Device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR102470955B1 (en) | 2022-11-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Shim et al. | TFT channel materials for display applications: From amorphous silicon to transition metal dichalcogenides | |
| US9105556B2 (en) | Tunneling field-effect transistor including graphene channel | |
| JP5536328B2 (en) | Transistor and manufacturing method thereof | |
| CN101989601B (en) | Semiconductor device and method for manufacturing same | |
| EP2348531B1 (en) | Thin film transistor and method of manufacturing the same | |
| TWI509800B (en) | Semiconductor device and method for manufacturing the same | |
| KR20110010323A (en) | Thin film transistor and manufacturing method of the same | |
| US10522664B2 (en) | Electronic device including a tunnel layer | |
| US20080169485A1 (en) | Field effect transistor device and method of producing the same | |
| US8383467B2 (en) | Thin film transistor and method of manufacturing the same | |
| KR20130032105A (en) | Electrode structure including graphene and feield effect transistor having the same | |
| US10079296B2 (en) | High electron mobility transistor with indium nitride layer | |
| US20130248852A1 (en) | Thin film transistor, manufacturing method of the same and electronic equipment | |
| US9111789B2 (en) | Thin film transistor array panel | |
| JP2016525790A (en) | Semiconducting graphene structure, method of forming such a structure, and semiconductor device including such a structure | |
| KR102049081B1 (en) | Thin film transistor and manufacturing method thereof | |
| TW201824375A (en) | Method for manufacturing semiconductor device | |
| TWI520219B (en) | Method of forming a polycrystalline silicon layer and method of manufacturing thin film transistor | |
| CN112771651A (en) | Laminate, semiconductor device, and method for manufacturing laminate | |
| US9252284B2 (en) | Display substrate and method of manufacturing a display substrate | |
| CN102544087A (en) | Nitride-based semiconductor device and method for manufacturing the same | |
| KR102470955B1 (en) | Thin film transistor channel and thin film transistor using the same | |
| US9000440B2 (en) | Thin film transistor, method of manufacturing thin film transistor, and organic light emitting diode display | |
| TW202131517A (en) | Integrated chip | |
| TWI831512B (en) | Semiconductor device and forming method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| X701 | Decision to grant (after re-examination) | ||
| GRNT | Written decision to grant |