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KR20190032851A - Multilayered electronic component and board having the same mounted thereon - Google Patents

Multilayered electronic component and board having the same mounted thereon Download PDF

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Publication number
KR20190032851A
KR20190032851A KR1020170121211A KR20170121211A KR20190032851A KR 20190032851 A KR20190032851 A KR 20190032851A KR 1020170121211 A KR1020170121211 A KR 1020170121211A KR 20170121211 A KR20170121211 A KR 20170121211A KR 20190032851 A KR20190032851 A KR 20190032851A
Authority
KR
South Korea
Prior art keywords
capacitor body
electronic component
metal frame
present
substrate
Prior art date
Application number
KR1020170121211A
Other languages
Korean (ko)
Inventor
박흥길
안영규
지구원
박세훈
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020170121211A priority Critical patent/KR20190032851A/en
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    • HELECTRICITY
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Abstract

본 발명은, 실장 면인 제1 면 및 상기 제1 면과 대향하는 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면을 포함하는 커패시터 바디; 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 외부 전극; 및 상기 외부 전극 상에 배치되는 수직부, 상기 커패시터 바디의 제1 면으로부터 이격되게 배치되는 수평부 및 상기 수직부의 하단과 상기 수평부의 내측 단부를 연결하고 경사를 가지는 연결부를 포함하는 금속 프레임; 을 포함하는 적층형 전자 부품을 제공한다.The present invention relates to a capacitor body comprising a first surface which is a mounting surface and a second surface opposite to the first surface, a capacitor body including third and fourth surfaces connected to the first and second surfaces and facing each other; External electrodes disposed on the third and fourth surfaces of the capacitor body, respectively; And a connection portion having a vertical portion disposed on the external electrode, a horizontal portion spaced apart from the first surface of the capacitor body, and a connection portion connecting the lower end of the vertical portion and the inner end portion of the horizontal portion and having a slope; And a plurality of electronic components.

Description

적층형 전자 부품 및 그 실장 기판{MULTILAYERED ELECTRONIC COMPONENT AND BOARD HAVING THE SAME MOUNTED THEREON}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a multi-

본 발명은 적층형 전자 부품 및 그 실장 기판에 관한 것이다.
The present invention relates to a multilayer electronic component and a mounting substrate thereof.

적층형 전자 부품의 하나로서 적층형 커패시터는 유전체 재료로 이루어지고, 이 유전체 재료는 압전성을 가지기 때문에 인가 전압에 동기화되어 변형될 수 있다.As one of the multilayer electronic components, the stacked capacitor is made of a dielectric material, and since the dielectric material has piezoelectricity, it can be deformed in synchronization with the applied voltage.

인가 전압의 주기가 가청 주파수 대역에 있을 때, 그 변위는 진동이 되어 솔더를 통해 기판에 전해지고, 기판의 진동이 소리로 들리게 된다. 이러한 소리를 어쿠스틱 노이즈라고 한다.
When the period of the applied voltage is in the audible frequency band, the displacement is oscillated and transmitted to the substrate through the solder, and the vibration of the substrate is audible. These sounds are called acoustic noise.

상기 어쿠스틱 노이즈는 기기의 동작 환경이 조용한 경우 사용자가 이상한 소리로 인지하여 기기의 고장이라고 느낄 수 있다.If the operating environment of the device is quiet, the acoustic noise may be perceived by the user as a strange sound and may be felt as a failure of the device.

또한, 음성 회로를 가지는 기기에서는 음성 출력에 어쿠스틱 노이즈가 중첩되면서 기기의 품질을 저하시킬 수 있다.Further, in an apparatus having an audio circuit, the acoustic noise may be superimposed on the audio output, thereby deteriorating the quality of the apparatus.

또한, 사람의 귀가 인지하는 어쿠스틱 노이즈와 별개로, 적층형 커패시터의 압전 진동이 20kHz 이상의 고주파 영역에서 발생하는 경우, IT 및 산업/전장에서 사용되는 각종 센서류의 오작동을 발생시키는 원인이 될 수 있다.
In addition, apart from the acoustic noise recognized by the human ear, when the piezoelectric vibrations of the stacked capacitors occur in a high frequency range of 20 kHz or more, it may cause malfunction of various sensors used in IT and industrial / electric fields.

한편, 적층형 커패시터의 외부 전극과 기판은 솔더로 연결되는데, 이때 솔더가 커패시터 바디의 양 측면 또는 양 단면에서 상기 외부 전극의 표면을 따라 일정한 높이로 경사지게 형성될 수 있다.On the other hand, the external electrodes of the stacked capacitor and the substrate are connected to the solder by solder. At this time, the solder may be inclined at a predetermined height along the surface of the external electrode at both sides or both ends of the capacitor body.

이때, 상기 솔더의 부피 및 높이가 커질수록 상기 적층형 커패시터의 진동이 상기 기판으로 보다 용이하게 전달되고, 이에 발생되는 어쿠스틱 노이즈의 크기가 심화되는 문제점이 있다.
At this time, as the volume and the height of the solder become larger, the vibration of the stacked capacitor is more easily transmitted to the substrate, and the magnitude of the generated acoustic noise is increased.

국내공개특허 제2005-0093878호Korean Patent Publication No. 2005-0093878 국내공개특허 제2016-0091651호Korean Patent Publication No. 2016-0091651 일본등록특허 제4962533호Japanese Patent No. 4962533

최근 전자 기기는 부품의 저소음화로 인해 이러한 적층형 전자 부품에서 발생되는 어쿠스틱 노이즈가 보다 두드러지게 나타날 수 있다.[0003] In recent electronic devices, acoustic noise generated in such a stacked electronic component may appear more conspicuously due to low noise of the component.

본 발명의 목적은, 어쿠스틱 노이즈 및 20KHz 이상의 고주파 진동을 효과적으로 저감시킬 수 있는 적층형 전자 부품 및 그 실장 기판을 제공하는데 있다.
It is an object of the present invention to provide a multilayer electronic component capable of effectively reducing acoustic noise and high frequency vibrations of 20 KHz or more and a mounting substrate thereof.

본 발명의 일 측면은, 실장 면인 제1 면 및 상기 제1 면과 대향하는 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면을 포함하는 커패시터 바디; 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 외부 전극; 및 상기 외부 전극 상에 배치되는 수직부, 상기 커패시터 바디의 제1 면으로부터 이격되게 배치되는 수평부 및 상기 수직부의 하단과 상기 수평부의 내측 단부를 연결하고 경사를 가지는 연결부를 포함하는 금속 프레임; 을 포함하는 적층형 전자 부품을 제공한다.
One aspect of the invention is a capacitor body comprising a first surface, a mounting surface, and a second surface opposite the first surface, the capacitor body including third and fourth surfaces connected to the first and second surfaces and facing each other; External electrodes disposed on the third and fourth surfaces of the capacitor body, respectively; And a connection portion having a vertical portion disposed on the external electrode, a horizontal portion spaced apart from the first surface of the capacitor body, and a connection portion connecting the lower end of the vertical portion and the inner end portion of the horizontal portion and having a slope; And a plurality of electronic components.

본 발명의 일 실시 예에서, 상기 금속 프레임이 제1 및 제2 금속 프레임으로 이루어지고, 상기 제1 및 제2 금속 프레임은 상기 연결부에 의해 상기 커패시터 바디의 제3 및 제4 면을 연결하는 방향으로 서로 대향되게 형성되는 홈부를 각각 포함할 수 있다.In one embodiment of the present invention, the metal frame is composed of first and second metal frames, and the first and second metal frames are connected to each other in a direction connecting the third and fourth surfaces of the capacitor body And a groove portion formed so as to be opposed to each other.

본 발명의 일 실시 예에서, 상기 커패시터 바디는, 일단이 상기 제3 및 제4 면을 통해 번갈아 노출되는 제1 및 제2 내부 전극을 포함할 수 있다.In an embodiment of the present invention, the capacitor body may include first and second internal electrodes, one end of which is alternately exposed through the third and fourth surfaces.

본 발명의 일 실시 예에서, 상기 커패시터 바디는 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 상기 제1 및 제2 외부 전극은 상기 커패시터 바디의 제1, 제2, 제5 및 제6 면의 일부까지 각각 연장될 수 있다.In an embodiment of the present invention, the capacitor body includes fifth and sixth surfaces connected to the first and second surfaces and connected to the third and fourth surfaces and facing each other, 2 external electrodes may extend to portions of the first, second, fifth, and sixth surfaces of the capacitor body, respectively.

본 발명의 일 실시 예에서, 상기 금속 프레임은, 상기 연결부와 상기 수평부를 연결하는 부분에 절개부가 형성될 수 있다.In one embodiment of the present invention, the metal frame may have a cutout at a portion connecting the connection portion and the horizontal portion.

본 발명의 일 실시 예에서, 상기 금속 프레임은, 상기 수직부가 홈부를 가질 수 있다.In one embodiment of the present invention, the metal frame may have a groove portion in the vertical portion.

본 발명의 일 실시 예에서, 상기 홈부는 상기 커패시터 바디의 제2 면의 방향으로 개방되게 형성될 수 있다.
In an embodiment of the present invention, the groove portion may be formed to open in the direction of the second surface of the capacitor body.

본 발명의 다른 측면은, 상부에 복수의 전극 패드를 갖는 기판; 및 상기 복수의 전극 패드 상에 상기 금속 프레임의 수평부가 하나씩 실장되도록 설치되는 상기 적층형 전자 부품; 을 포함하는 적층형 전자 부품의 실장 기판을 제공한다.
According to another aspect of the present invention, there is provided a plasma display panel comprising: a substrate having a plurality of electrode pads on an upper surface thereof; And the plurality of electrode pads are mounted such that the horizontal portions of the metal frames are mounted one by one on the plurality of electrode pads; And a mounting substrate for mounting the electronic component.

본 발명의 일 실시 형태에 따르면, 커패시터 바디의 실장 면 측에 빈 공간이 형성되도록 범프 단자를 이격되게 형성하여, 적층형 전자 부품을 기판에 실장할 때 상기 범프 단자가 상기 외부 전극에서 상기 기판으로 전달되는 진동을 흡수하고 솔더의 높이를 제한하도록 하여, 적층형 전자 부품의 어쿠스틱 노이즈 및 20KHz 이상의 고주파 진동을 저감시킬 수 있는 효과가 있다.
According to an embodiment of the present invention, a bump terminal is formed so as to be spaced apart from a mounting surface of a capacitor body so as to form an empty space. When the multilayer electronic component is mounted on a board, the bump terminal is transferred from the external electrode to the board And the height of the solder is limited so that the acoustic noise of the laminated electronic component and the high frequency vibration of 20 KHz or more can be reduced.

도 1은 본 발명의 일 실시 형태에 따른 적층형 전자 부품을 개략적으로 나타낸 사시도이다.
도 2는 도 1에서 금속 프레임을 제거하여 나타낸 사시도이다.
도 3은 도 1의 I-I’선 단면도이다.
도 4 및 도 5는 도 1의 금속 프레임에 절개부가 형성되는 것을 나타낸 사시도이다.
도 6은 도 1의 금속 프레임에 홈부가 형성되는 것을 나타낸 사시도이다.
도 7은 본 발명의 일 실시 형태에 따른 적층형 전자 부품이 기판에 실장된 것을 개략적으로 나타낸 정면도이다.
1 is a perspective view schematically showing a multilayer electronic component according to an embodiment of the present invention.
FIG. 2 is a perspective view showing the metal frame removed from FIG. 1; FIG.
3 is a sectional view taken along the line I-I 'in Fig.
FIGS. 4 and 5 are perspective views illustrating that a cutout is formed in the metal frame of FIG. 1. FIG.
FIG. 6 is a perspective view showing that a groove is formed in the metal frame of FIG. 1. FIG.
7 is a front view schematically showing a multilayer electronic component according to an embodiment of the present invention mounted on a substrate.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.However, the embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below.

또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.Further, the embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art.

도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.The shape and size of elements in the drawings may be exaggerated for clarity.

또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
In the drawings, like reference numerals are used to designate like elements that are functionally equivalent to the same reference numerals in the drawings.

도 1은 본 발명의 일 실시 형태에 따른 적층형 전자 부품을 개략적으로 나타낸 사시도이고, 도 2는 도 1에서 금속 프레임을 제거하여 나타낸 사시도이고, 도 3은 도 1의 I-I’선 단면도이다.
FIG. 1 is a perspective view schematically showing a multilayer electronic component according to an embodiment of the present invention, FIG. 2 is a perspective view showing a metal frame removed from FIG. 1, and FIG. 3 is a sectional view taken along line I-I 'of FIG.

본 발명의 실시 예를 명확하게 설명하기 위한 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 커패시터 바디(110)의 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
X, Y, and Z shown in the figure represent the longitudinal direction, the width direction, and the thickness direction of the capacitor body 110, respectively, when defining directions for clearly explaining the embodiment of the present invention.

도 1 내지 도 3을 참조하면, 본 실시 형태에 따른 적층형 전자 부품(100)은 커패시터 바디(110), 복수의 외부 전극(131, 132) 및 복수의 금속 프레임(140, 150)을 포함한다.
1 to 3, a multilayer electronic component 100 according to the present embodiment includes a capacitor body 110, a plurality of external electrodes 131 and 132, and a plurality of metal frames 140 and 150.

본 실시 형태의 커패시터 바디(110)는 복수의 유전체층(111)을 Z방향으로 적층한 다음 소성한 것으로서, 인접하는 각각의 유전체층(111) 끼리는 서로 경계를 확인할 수 없을 정도로 일체화될 수 있다.The capacitor body 110 of the present embodiment is formed by laminating a plurality of dielectric layers 111 in the Z direction and then firing, and adjacent dielectric layers 111 can be integrated so that the boundaries thereof can not be confirmed.

이러한 커패시터 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브영역과 상하 마진부로서 상기 액티브영역의 Z방향의 양측에 각각 형성되는 상부 및 하부 커버영역(112, 113)을 포함한다.The capacitor body 110 includes an active region serving as a portion contributing to capacitance formation of the capacitor and upper and lower cover regions 112 and 113 formed on both sides of the active region in the Z direction, respectively, as upper and lower margin portions.

상하 커버영역(112, 113)은 내부 전극을 포함하지 않는 것을 제외하고 액티브영역의 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.The upper and lower cover regions 112 and 113 may have the same material and configuration as the dielectric layer 111 of the active region except that they do not include internal electrodes.

이러한 상하 커버영역(112, 113)은 단일 유전체층 또는 2개 이상의 유전체층을 액티브영역의 Z방향의 상하면에 각각 적층하여 형성할 수 있고, 물리적 또는 화학적 스트레스에 의한 액티브영역의 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
The upper and lower cover regions 112 and 113 can be formed by laminating a single dielectric layer or two or more dielectric layers on the upper and lower surfaces in the Z direction of the active region and preventing damage to the internal electrodes in the active region due to physical or chemical stress Can play a role.

또한, 커패시터 바디(110)는 육면체 형상을 가질 수 있다. 본 실시 형태에서는 설명의 편의를 위해, 커패시터 바디(110)에서 유전체층(111)이 적층되는 Z방향으로 서로 대향하는 제1 및 제2 면(1, 2), 제1 및 제2 면(1, 2)과 연결되고 서로 대향하는 X방향의 제3 및 제4 면(3, 4), 및 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되고 서로 대향하는 W방향의 제5 및 제6 면(5, 6)을 포함한다. 이때, 제1 면(1)이 실장 면이 될 수 있다.
Also, the capacitor body 110 may have a hexahedral shape. The first and second surfaces 1 and 2 and the first and second surfaces 1 and 2 facing each other in the Z direction in which the dielectric layer 111 is stacked in the capacitor body 110, 2 and the third and fourth surfaces 3 and 4 in the X direction facing each other and the third and fourth surfaces 3 and 4 connected to the first and second surfaces 1 and 2, And fifth and sixth surfaces 5 and 6 connected and facing each other in the W direction. At this time, the first surface 1 may be a mounting surface.

유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.The dielectric layer 111 may include a ceramic material having a high dielectric constant, for example, a ceramic powder such as barium titanate (BaTiO 3 ). However, the present invention is not limited thereto as long as a sufficient capacitance can be obtained no.

또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.Further, a ceramic additive, an organic solvent, a plasticizer, a binder, a dispersant and the like may be further added to the dielectric layer 111 together with the ceramic powder.

상기 세라믹 첨가제는, 예를 들어 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등을 사용할 수 있다.The ceramic additive may be, for example, a transition metal oxide or a carbide, a rare earth element, magnesium (Mg), or aluminum (Al).

제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 형성하는 세라믹 시트 상의 적어도 일면에 형성되어 적층되며, 커패시터 바디(110) 내에서 각각의 유전체층(111)을 사이에 두고 번갈아 적층될 수 있다.The first and second internal electrodes 121 and 122 are formed on at least one surface of the ceramic sheet forming the dielectric layer 111 and are stacked and laminated alternately in the capacitor body 110 with the respective dielectric layers 111 therebetween. .

제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 일단이 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 각각 노출된다.The first and second internal electrodes 121 and 122 are electrodes having different polarities and one end is exposed through the third and fourth faces 3 and 4 of the capacitor body 110, respectively.

이렇게 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 제1 및 제2 내부 전극(121, 122)의 단부는 커패시터 바디(110)의 제3 및 제4 면(3, 4)에서 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결될 수 있다.The end portions of the first and second internal electrodes 121 and 122 alternately exposed through the third and fourth surfaces 3 and 4 of the capacitor body 110 are connected to the third and fourth surfaces of the capacitor body 110, May be connected to the first and second external electrodes 131 and 132 and electrically connected to the first and second external electrodes 3 and 4, respectively.

이때, 제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 예를 들어 니켈(Ni) 또는 니켈(Ni) 합금 등의 재료를 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.The first and second internal electrodes 121 and 122 may be formed of a conductive metal such as Ni or Ni alloy. However, the present invention is not limited thereto .

위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.When a predetermined voltage is applied to the first and second external electrodes 131 and 132, charges are accumulated between the first and second internal electrodes 121 and 122, which are opposed to each other.

이때, 적층형 전자 부품(100)의 정전 용량은 액티브영역에서 유전체층(111)의 적층 방향을 따라 서로 오버랩되는 제1 및 제2 내부 전극(121, 122)의 오버랩된 면적과 비례하게 된다.At this time, the electrostatic capacity of the multilayer electronic component 100 is proportional to the overlapping area of the first and second internal electrodes 121 and 122 overlapping each other along the stacking direction of the dielectric layers 111 in the active area.

본 실시 형태에서는 커패시터 바디가 유전체층과 제1 및 제2 내부 전극이 Z방향으로 적층되는 구조로 도시하여 설명하고 있지만, 본 발명은 이에 한정되지 않으며, 본 발명의 커패시터 바디는 유전체층과 제1 및 제2 내부 전극이 Y방향으로 적층되는 구조일 수 있다.
In the present embodiment, the capacitor body is illustrated as a structure in which the dielectric layer and the first and second internal electrodes are stacked in the Z direction. However, the present invention is not limited to this structure, and the capacitor body of the present invention may include a dielectric layer, 2 internal electrodes are stacked in the Y direction.

제1 및 제2 외부 전극(131, 132)은 도전성 금속으로 형성되며, 예를 들어 은(Ag), 팔라듐(Pd), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.The first and second external electrodes 131 and 132 are formed of a conductive metal and may be formed of one of silver (Ag), palladium (Pd), platinum (Pt), nickel (Ni), and copper And the like, and the present invention is not limited thereto.

제1 및 제2 외부 전극(131, 132)은 제1 및 제2 내부 전극(121, 122)과 각각 접속되어 전기적으로 연결되며, 제1 및 제2 접속부(131a, 132a)와 제1 및 제2 밴드부(131b, 132b)를 각각 포함할 수 있다.The first and second external electrodes 131 and 132 are electrically connected to the first and second internal electrodes 121 and 122 and are electrically connected to each other through the first and second connection portions 131a and 132a, And two band portions 131b and 132b, respectively.

제1 및 제2 접속부(131a, 132a)는 커패시터 바디(110)의 제3 및 제4 면(3, 4)에 각각 형성되며, 제1 및 제2 내부 전극(121, 122)의 노출된 단부와 각각 접속되어 전기적으로 연결되는 부분이다.The first and second connection portions 131a and 132a are respectively formed on the third and fourth surfaces 3 and 4 of the capacitor body 110 and the exposed ends of the first and second internal electrodes 121 and 122 And are electrically connected to each other.

제1 및 제2 밴드부(131b, 132b)는 고착강도의 향상을 위해, 제1 및 제2 접속부(131a, 132a)에서 커패시터 바디(110)의 제1, 제2, 제5 및 제6 면(1, 2, 5, 6)의 일부까지 각각 연장되게 형성된 부분이다.
The first and second band portions 131b and 132b are formed on the first, second, fifth, and sixth surfaces (first and second surfaces) of the capacitor body 110 in the first and second connection portions 131a and 132a 1, 2, 5, 6).

또한, 제1 및 제2 외부 전극(131, 132) 상에는 필요시 도금층(미도시)이 형성될 수 있다.A plating layer (not shown) may be formed on the first and second external electrodes 131 and 132 if necessary.

상기 도금층은 제1 및 제2 외부 전극(131, 132) 상에 형성된 니켈(Ni) 도금층과, 상기 니켈 도금층 상에 형성된 주석(Sn) 도금층을 포함할 수 있다.The plating layer may include a nickel (Ni) plating layer formed on the first and second external electrodes 131 and 132, and a tin (Sn) plating layer formed on the nickel plating layer.

이러한 제1 및 제 2 도금층은 적층형 전자 부품(100)을 기판 등에 솔더로 실장할 때 상호 간의 접착 강도를 높이기 위한 것으로서, 도금 처리는 공지된 방법에 의해 행해질 수 있으며, 친환경적인 요소를 고려하여 납-프리 도금을 실시하는 것이 바람직하나, 본 발명이 이에 한정되는 것은 아니다.
The first and second plating layers are used to increase the bonding strength between the stacked electronic components 100 when soldered to a substrate or the like. The plating treatment can be performed by a known method. In consideration of environmentally friendly factors, - Pre-plating is preferably performed, but the present invention is not limited thereto.

제1 및 제2 금속 프레임(140, 150)은 커패시터 바디(110)를 실장되는 기판으로부터 소정 거리 이격시키며, 제1 및 제2 수직부(141, 151), 제1 및 제2 수평부(144, 154) 및 제1 및 제2 연결부(142, 152)를 각각 포함한다.The first and second metal frames 140 and 150 are spaced a predetermined distance from the substrate on which the capacitor body 110 is mounted and include first and second vertical portions 141 and 151, 154, and first and second connection portions 142, 152, respectively.

이때, 제1 및 제2 금속 프레임(140, 150)은 납땜이 잘되는 금속으로 표면이 도금 처리될 수 있다.At this time, the first and second metal frames 140 and 150 may be plated with a metal having good soldering.

제1 및 제2 수직부(141, 151)는 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 접속부(131a, 132a)와 각각 접속되어 전기적으로 연결되는 부분이다.The first and second vertical portions 141 and 151 are electrically connected to the first and second connection portions 131a and 132a of the first and second external electrodes 131 and 132, respectively.

본 실시 형태에서, 제1 및 제2 수직부(141, 151)는 고융점 솔더 또는 도전성 페이스트 등의 도전성 접착제로 이루어진 제1 및 제2 도전성 접착층(161, 162)에 의해 제1 및 제2 접속부(131a, 132a)에 접합될 수 있다.In the present embodiment, the first and second vertical portions 141 and 151 are formed by first and second conductive adhesive layers 161 and 162 made of a conductive adhesive such as a high melting point solder or an electroconductive paste, (131a, 132a).

제1 및 제2 수평부(143, 153)는 커패시터 바디(110)의 제1 면(1)으로부터 소정 거리 이격되게 배치된다.The first and second horizontal portions 143 and 153 are spaced apart from the first surface 1 of the capacitor body 110 by a predetermined distance.

이때, 제1 및 제2 수평부(143, 153)는 제1 및 제2 밴드부(131b, 132b)와 Z방향으로 서로 마주보게 배치될 수 있고, 이에 제1 및 제2 밴드부(131b, 132b)와 각각 평행하게 배치될 수 있다.The first and second horizontal portions 143 and 153 may be disposed to face each other in the Z direction with respect to the first and second band portions 131b and 132b and the first and second band portions 131b and 132b, Respectively.

제1 연결부(142)는 제1 수직부(141)의 하단과 제1 수평부(143)의 내측 단부를 연결하고 경사를 가진다. 제1 연결부(142)는 제1 수직부(141)의 하단에서 커패시터 바디(110)의 X방향으로 안쪽을 향해 연장된다.The first connection part 142 connects the lower end of the first vertical part 141 and the inner end of the first horizontal part 143 and has an inclination. The first connection part 142 extends inward in the X direction of the capacitor body 110 from the lower end of the first vertical part 141.

제2 연결부(152)는 제2 수직부(151)의 하단과 제2 수평부(153)의 내측 단부를 연결하고 경사를 가진다. 제2 연결부(152)는 제2 수직부(151)의 하단에서 커패시터 바디(110)의 X방향으로 안쪽을 향해 연장된다.The second connection part 152 connects the lower end of the second vertical part 151 and the inner end of the second horizontal part 153 and has an inclination. The second connection part 152 extends inward in the X direction of the capacitor body 110 from the lower end of the second vertical part 151.

즉, 제1 및 제2 연결부(142, 152)는 제1 및 제2 수평부(143, 153)에 대해 소정 각도를 가지도록 형성되는 것이다.That is, the first and second connection portions 142 and 152 are formed to have a predetermined angle with respect to the first and second horizontal portions 143 and 153.

또한, 제1 및 제2 금속 프레임(140, 150)은 이와 같이 경사지게 형성되는 제1 및 제2 연결부(142, 152)에 의해 X방향을 따라 외측으로 서로 대향되게 제1 및 제2 홈부(144, 154)가 각각 마련될 수 있다.The first and second metal frames 140 and 150 are connected to the first and second groove portions 144 and 144 in such a manner that the first and second metal frames 140 and 150 are opposed to each other along the X direction by the first and second connecting portions 142 and 152, And 154, respectively.

제1 및 제2 홈부(144, 145)는 솔더 포켓의 역할을 하여 솔더 필렛의 높이를 감소시키는 작용을 할 수 있다.
The first and second trenches 144 and 145 serve as solder pockets to reduce the height of the solder fillets.

도 4 및 도 5를 참조하면, 제1 금속 프레임(140')은 제1 수직부(141)와 제1 수평부(143)를 연결하는 부분에 제1 절개부(145)가 형성될 수 있다.4 and 5, a first cutout 145 may be formed in a portion of the first metal frame 140 'that connects the first vertical portion 141 and the first horizontal portion 143 .

제2 금속 프레임(150')은 제2 수직부(151)와 제2 수평부(153)를 연결하는 부분에 제2 절개부(155)가 형성될 수 있다.The second metal frame 150 'may have a second cutout 155 at a portion connecting the second vertical portion 151 and the second horizontal portion 153.

제1 및 제2 절개부(145, 155)는 기판에 실장시 솔더 필렛이 금속 프레임(140', 150')의 내측에 형성되는 것을 방지하여 어쿠스틱 노이즈를 저감시킬 수 있다.
The first and second cutouts 145 and 155 prevent the solder fillet from being formed on the inside of the metal frames 140 'and 150' when mounted on the board, thereby reducing the acoustic noise.

도 6을 참조하면, 제1 금속 프레임(140")은 제1 수직부(141')에 제1 홈부(141a)가 형성될 수 있다.Referring to FIG. 6, a first groove 141a may be formed in the first vertical part 141 'of the first metal frame 140' '.

이때, 제1 홈부(141a)는 커패시터 바디(110)의 제2 면(2)을 향하는 방향으로 개방되게 형성될 수 있다.At this time, the first trench 141a may be formed to be opened in a direction toward the second surface 2 of the capacitor body 110.

제2 금속 프레임(150")은 제2 수직부(151')에 제2 홈부(151a)가 형성될 수 있다.The second metal frame 150 '' may have a second groove 151a formed in the second vertical portion 151 '.

이때, 제2 홈부(151a)는 커패시터 바디(110)의 제2 면(20)을 향하는 방향으로 개방되게 형성될 수 있다.At this time, the second trench 151a may be formed to open in a direction toward the second surface 20 of the capacitor body 110.

이러한 제1 및 제2 홈부(151a, 152a)는 W방향으로 중앙에 형성되어 제1 수직부(141')는 Y방향으로 이격된 2개의 부분(141a, 142b)을 포함하고, 제2 수직부(142')는 Y방향으로 이격된 2개의 부분(151a, 152b)을 포함할 수 있다.The first and second trenches 151a and 152a are formed at the center in the W direction so that the first vertical portion 141 'includes two portions 141a and 142b spaced in the Y direction, (142 ') may include two portions (151a, 152b) spaced in the Y direction.

이러한 구조에 따라, 커패시터 바디(110)의 최대 변위 지점과 제1 및 제2 금속 프레임(140", 150")의 접촉되는 면적을 감소시킬 수 있고, 이에 압전 진동의 전달을 최소화하여 어쿠스틱 노이즈의 발생을 감소시킬 수 있다.According to this structure, it is possible to reduce the contact area between the maximum displacement point of the capacitor body 110 and the first and second metal frames 140 " and 150 ", thereby minimizing the transmission of piezoelectric vibrations, The occurrence can be reduced.

한편, 도 6에서는 제1 및 제2 홈부가 제1 및 제2 금속 프레임에 각 1개씩 형성된 것으로 도시하여 설명하고 있지만, 제1 및 제2 홈부는 필요시 2개 이상이 형성될 수 있다.
6, the first and second grooves are formed in the first and second metal frames, respectively. However, two or more of the first and second grooves may be formed if necessary.

도 7은 본 발명의 일 실시 형태에 따른 적층형 전자 부품이 기판에 실장된 것을 개략적으로 나타낸 정면도이다.
7 is a front view schematically showing a multilayer electronic component according to an embodiment of the present invention mounted on a substrate.

도 7을 참조하면, 본 실시 형태에 따른 적층형 전자 부품(100)의 실장 기판은 적층형 전자 부품(100)이 실장되는 기판(210)과, 기판(210)의 상면에 서로 이격되게 배치되는 제1 및 제2 전극 패드(221, 222)를 포함한다.
7, the mounting substrate of the multilayer electronic component 100 according to the present embodiment includes a substrate 210 on which the multilayer electronic component 100 is mounted, a first substrate 210 on the upper surface of the substrate 210, And second electrode pads 221 and 222, respectively.

적층형 전자 부품(100)이 기판(210)에 실장된 상태에서 제1 및 제2 외부 전극(131, 132)에 극성이 다른 전압이 인가되면, 유전체층(111)의 역압전성 효과(Inverse piezoelectric effect)에 의해 커패시터 바디(110)는 Z방향으로 팽창과 수축을 하게 되고, 제1 및 제2 외부 전극(131, 132)의 양 단부는 포아송 효과(Poisson effect)에 의해 커패시터 바디(110)의 Z방향의 팽창 및 수축과는 반대로 수축 및 팽창을 하게 된다.When a voltage having a different polarity is applied to the first and second external electrodes 131 and 132 in a state where the multilayer electronic component 100 is mounted on the substrate 210, an inverse piezoelectric effect of the dielectric layer 111, The capacitor body 110 expands and contracts in the Z direction and both ends of the first and second external electrodes 131 and 132 are electrically connected to each other in the Z direction of the capacitor body 110 by the Poisson effect Contraction and swelling as opposed to expansion and contraction of the liquid.

이러한 수축과 팽창은 진동을 발생시키게 된다. 또한, 상기 진동은 제1 및 제2 외부 전극(131, 132)으로부터 기판(210)에 전달되고, 이에 기판(210)으로부터 음향이 방사되어 어쿠스틱 노이즈가 되는 것이다.
Such contraction and expansion cause vibration. In addition, the vibration is transmitted from the first and second external electrodes 131 and 132 to the substrate 210, so that sound is radiated from the substrate 210 to become acoustic noise.

본 실시 형태에 따르면, 적층형 전자 부품(100)의 제1 및 제2 외부 전극(131, 132)을 통해 기판(210)으로 전달되는 압전 진동을 제1 및 제2 금속 프레임(140, 150)의 제1 및 제2 수직부(141, 151)와 제1 및 제2 연결부(142, 152)의 탄성을 이용하여 흡수함으로써 어쿠스틱 노이즈를 저감시킬 수 있다.The piezoelectric vibrations transmitted to the substrate 210 through the first and second external electrodes 131 and 132 of the stacked electronic component 100 are transmitted to the first and second metal frames 140 and 150 The acoustic noise can be reduced by absorbing the elasticity of the first and second vertical portions 141 and 151 and the first and second connection portions 142 and 152. [

또한, 경사지게 형성된 제1 및 제2 연결부(142, 152)에 의해 형성된 제1 및 제2 홈부(144, 154)에 솔더가(231, 232) 수용되어 솔더(231, 232)가 Z방향으로 형성되는 높이를 최소화 시킬 수 있다.The solder 231 and 232 are received in the first and second trenches 144 and 154 formed by the inclined first and second connection portions 142 and 152 so that the solders 231 and 232 are formed in the Z direction Can be minimized.

이에 진동 전달량이 줄어 들어 어쿠스틱 노이즈가 줄어 들게 된다.As a result, the amount of vibration is reduced and acoustic noise is reduced.

또한, 기판 상에 좁은 피치(pitch)로 복수의 적층형 전자 부품을 실장 하더라도 각각의 적층형 전자 부품을 연결하는 솔더 브릿지(solder bridge)가 생기지 않아 부품의 신뢰성을 향상시킬 수 있는 효과가 있다.
Further, even when a plurality of stacked electronic components are mounted on the substrate at a narrow pitch, there is no solder bridge connecting the stacked electronic components, thereby improving the reliability of the components.

또한, 제1 및 제2 금속 프레임(140, 150)이 기판(210)의 휨 등에 의해 발생되는 기계 응력 및 외부충격을 흡수함으로써 적층형 전자 부품(100)으로 응력이 전달되지 않도록 하여 적층형 전자 부품(100)에 크랙이 발생되는 것을 방지할 수 있다.
The first and second metal frames 140 and 150 absorb mechanical stress and external impact generated by the bending of the substrate 210 and prevent stress from being transmitted to the multilayer electronic component 100, 100 can be prevented from being cracked.

본 발명에 따르면, 커패시터 바디(110)의 압전 진동이 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 접속부(131a, 132a)를 통해 기판(210)에 대해 수직 방향으로 배치되는 제1 및 제2 금속 프레임(140, 150)의 제1 및 제2 수직부(141, 151)로 전달된다.The piezoelectric vibrations of the capacitor body 110 are arranged in a direction perpendicular to the substrate 210 through the first and second connection portions 131a and 132a of the first and second external electrodes 131 and 132 To the first and second vertical portions 141 and 151 of the first and second metal frames 140 and 150, respectively.

이후, 제1 및 제2 수직부(141, 151)로 전달되는 압전 진동은 기판에(210) 대해 대각선 방향으로 일정 각도를 가지고 배치되는 제1 및 제2 연결부(142, 152)를 통해 전달되면서, 진동 및 응력이 전달되는 방향이 커패시터 바디(110)의 X방향의 내측으로 변환되도록 하여 기판(210)에 대한 힘의 작용점의 가격이 좁아지도록 하고 압전 진동의 흡수 경로의 길이는 증가되도록 하여, 이에 진동의 크기를 감소시켜 어쿠스틱 노이즈를 저감시킬 수 있다.
The piezoelectric vibrations transmitted to the first and second vertical portions 141 and 151 are transmitted to the substrate through the first and second connection portions 142 and 152 arranged at a predetermined angle in the diagonal direction with respect to the substrate 210 The direction of the transmission of vibration and stress is converted to the inside of the capacitor body 110 in the X direction so that the price of the point of action of the force on the substrate 210 is reduced and the length of the absorption path of the piezoelectric vibration is increased, Thus, the magnitude of vibration can be reduced to reduce the acoustic noise.

이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, and that various changes and modifications may be made therein without departing from the scope of the invention. It will be obvious to those of ordinary skill in the art.

100: 적층형 전자 부품
110: 커패시터 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
131a, 132a: 제1 및 제2 접속부
1131b, 132b: 제1 및 제2 밴드부
140, 150: 제1 및 제2 금속 프레임
141, 151: 제1 및 제2 수직부
141a, 151a: 제1 및 제2 홈부
142, 152: 제1 및 제2 연결부
143, 153: 제1 및 제2 수평부
144, 154: 제1 및 제2 홈부
145, 155: 제1 및 제2 절개부
161, 162: 제1 및 제2 도전성 접착층
210: 기판
221, 222: 제1 및 제2 전극 패드
231, 232: 솔더
100: Multilayer electronic component
110: Capacitor body
111: dielectric layer
121 and 122: first and second inner electrodes
131, 132: first and second outer electrodes
131a, 132a: first and second connection portions
1131b and 132b: first and second band portions
140, 150: first and second metal frames
141, 151: first and second vertical portions
141a, 151a: first and second grooves
142, 152: first and second connection portions
143 and 153: first and second horizontal portions
144, 154: first and second grooves
145, 155: first and second incisions
161, 162: first and second conductive adhesive layers
210: substrate
221, 222: first and second electrode pads
231, 232: Solder

Claims (8)

실장 면인 제1 면 및 상기 제1 면과 대향하는 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면을 포함하는 커패시터 바디;
상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 외부 전극; 및
상기 외부 전극 상에 배치되는 수직부, 상기 커패시터 바디의 제1 면으로부터 이격되게 배치되는 수평부 및 상기 수직부의 하단과 상기 수평부의 내측 단부를 연결하고 경사를 가지는 연결부를 포함하는 금속 프레임; 을 포함하는 적층형 전자 부품.
A capacitor body including a first surface that is a mounting surface and a second surface that faces the first surface, and third and fourth surfaces that are connected to the first and second surfaces and face each other;
External electrodes disposed on the third and fourth surfaces of the capacitor body, respectively; And
A metal frame including a vertical portion disposed on the external electrode, a horizontal portion spaced apart from the first surface of the capacitor body, and a connection portion connecting the lower end of the vertical portion and the inner end portion of the horizontal portion and having a slope; Wherein the electronic device is a multilayer electronic device.
제1항에 있어서,
상기 금속 프레임이 제1 및 제2 금속 프레임으로 이루어지고, 상기 제1 및 제2 금속 프레임은 상기 연결부에 의해 상기 커패시터 바디의 제3 및 제4 면을 연결하는 방향으로 서로 대향되게 형성되는 홈부를 각각 포함하는 적층형 전자 부품.
The method according to claim 1,
The metal frame comprises first and second metal frames, and the first and second metal frames are connected to each other by a connection portion in a direction connecting the third and fourth surfaces of the capacitor body, Respectively.
제1항에 있어서,
상기 커패시터 바디는, 일단이 상기 제3 및 제4 면을 통해 번갈아 노출되는 제1 및 제2 내부 전극을 포함하는 적층형 전자 부품.
The method according to claim 1,
Wherein the capacitor body includes first and second internal electrodes alternately exposed through the third and fourth surfaces.
제1항에 있어서,
상기 커패시터 바디는 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고,
상기 제1 및 제2 외부 전극은 상기 커패시터 바디의 제1, 제2, 제5 및 제6 면의 일부까지 각각 연장되는 적층형 전자 부품.
The method according to claim 1,
Wherein the capacitor body includes fifth and sixth surfaces connected to the first and second surfaces and connected to the third and fourth surfaces and facing each other,
And the first and second external electrodes extend to a portion of the first, second, fifth, and sixth surfaces of the capacitor body, respectively.
제1항에 있어서,
상기 금속 프레임은, 상기 연결부와 상기 수평부를 연결하는 부분에 절개부가 형성되는 적층형 전자 부품.
The method according to claim 1,
Wherein the metal frame has a cut portion formed at a portion connecting the connection portion and the horizontal portion.
제1항에 있어서,
상기 금속 프레임은, 상기 수직부가 홈부를 가지는 적층형 전자 부품.
The method according to claim 1,
Wherein the metal frame has the groove portion in the vertical portion.
제6항에 있어서,
상기 홈부는 상기 커패시터 바디의 제2 면의 방향으로 개방되게 형성되는 적층형 전자 부품.
The method according to claim 6,
And the groove portion is formed to be opened in the direction of the second surface of the capacitor body.
상부에 복수의 전극 패드를 갖는 기판; 및
상기 복수의 전극 패드 상에 상기 금속 프레임의 수평부가 하나씩 실장되도록 설치되는 상기 제1항 내지 제7항 중 어느 한 항의 적층형 전자 부품; 을 포함하는 적층형 전자 부품의 실장 기판.
A substrate having a plurality of electrode pads on an upper surface thereof; And
The multilayer electronic component according to any one of claims 1 to 7, wherein the multilayer electronic component is provided so that the horizontal portions of the metal frame are mounted one by one on the plurality of electrode pads. And a mounting board for mounting the electronic component.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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KR20050093878A (en) 2004-03-19 2005-09-23 삼성전기주식회사 A stack type layer ceramic condenser
KR20160091651A (en) 2015-01-26 2016-08-03 삼성전기주식회사 Multi-layered ceramic electronic components and board having the same mounted thereon

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4962533A (en) 1972-10-28 1974-06-18
KR20050093878A (en) 2004-03-19 2005-09-23 삼성전기주식회사 A stack type layer ceramic condenser
KR20160091651A (en) 2015-01-26 2016-08-03 삼성전기주식회사 Multi-layered ceramic electronic components and board having the same mounted thereon

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