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KR20190027733A - 반도체 장치 - Google Patents

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KR20190027733A
KR20190027733A KR1020180105342A KR20180105342A KR20190027733A KR 20190027733 A KR20190027733 A KR 20190027733A KR 1020180105342 A KR1020180105342 A KR 1020180105342A KR 20180105342 A KR20180105342 A KR 20180105342A KR 20190027733 A KR20190027733 A KR 20190027733A
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interlayer insulating
insulating film
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하지매 나카바야시
고지 아키야마
Original Assignee
도쿄엘렉트론가부시키가이샤
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Abstract

본 발명은, 반도체 장치의 배선을 전파하는 신호의 지연을 감소하는 기술을 제공한다. 일 실시 형태에 따른 반도체 장치는, 제1 배선과, 제2 배선과, 제1 배선과 제2 배선의 사이에 마련되어 제1 배선과 제2 배선을 절연하는 절연층과, 제1 배선과 제2 배선의 사이에 마련되어 제1 배선과 제2 배선의 사이의 임피던스를 조정하는 임피던스 조정층을 포함한다. 이 반도체 장치에서는, 제1 배선과 제2 배선의 사이의 임피던스를 조정하는 임피던스 조정층이 제1 배선과 제2 배선의 사이에 마련되므로, 배선을 전파하는 신호의 지연(RC 지연)이 임피던스 조정층의 존재에 의해 감소된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명의 실시 형태는, 반도체 장치에 관한 것이다.
반도체 디바이스의 고속화, 배선 패턴의 미세화, 고집적화의 요구에 따라, 반도체 디바이스에서는 다양한 기술 개발이 행하여지고 있다. 특허문헌 1에 개시되어 있는 기술은, 웨이퍼에 형성된 트렌치를 갖는 층간 절연막에 있어서, 트렌치의 표면에 배리어막을 형성하는 공정과, 배리어막 상에 Ru막을 형성하는 공정과, Ru막 상에 가열하면서 PVD에 의해 Cu가 마이그레이션하도록 Cu막을 형성하고, 그리고 트렌치를 메우는 공정을 갖는다. 특허문헌 2에는, 텅스텐을 사용한 배선에 접촉하는 Cu 배선을 형성하는 프로세스에 있어서, 비아 저항의 상승을 억제하기 위한 Cu 배선의 형성 방법에 관한 기술이 개시되어 있다. 특허문헌 2에 개시되어 있는 기술은, 텅스텐 배선에 접촉 및 배치되는 기판에 형성된 오목부(트렌치) 내에 Cu를 묻어 Cu 배선을 형성하는 Cu 배선의 형성 방법이며, 텅스텐 배선의 표면에 형성된 텅스텐 산화물을 제거하는 공정과, 오목부 내의 적어도 텅스텐 배선의 표면에 질화 방지막을 성막하는 공정과, 질화 방지막 상으로부터 오목부 내의 표면에 Cu의 확산을 방지하는 배리어막을 성막하는 공정과, 배리어막 상에 라이너 막을 성막하는 공정과, 라이너 막 상에 Cu막을 매립하는 공정을 갖는다.
일본 특허 공개 제2012-169590호 공보 일본 특허 공개 제2016-111347호 공보
반도체 장치의 미세화에 수반하여 반도체 장치의 배선간의 피치도 축소화된다. 반도체 장치에 있어서 배선간의 피치가 축소되면 배선간의 기생 용량이 증가하고, 따라서, 반도체 장치의 배선을 전파하는 신호의 지연(RC 지연)도 증가한다. 따라서, 반도체 장치의 배선을 전파하는 신호의 지연을 감소하는 기술이 요망되고 있다.
일 형태에서는, 반도체 장치가 제공된다. 당해 일 형태에 관한 반도체 장치는, 제1 배선과, 제2 배선과, 제1 배선과 제2 배선의 사이에 마련되어 제1 배선과 제2 배선을 절연하는 절연층과, 제1 배선과 제2 배선의 사이에 마련되어 제1 배선과 제2 배선의 사이의 임피던스를 조정하는 임피던스 조정층을 포함한다.
일 실시 형태에서는, 임피던스 조정층의 재료는, 모트 절연체를 포함한다. 일 실시 형태에서는, 임피던스 조정층의 재료는, 이산화바나듐을 포함한다.
일 실시 형태에서는, 임피던스 조정층과 제1 배선 또는 제2 배선의 사이에는 배리어층이 형성되어 있고, 임피던스 조정층은, 배리어층에 접하고 있다.
일 실시 형태에서는, 제1 배선 상에 절연층이 형성되어 있고, 절연층 상에 에칭 스톱층이 형성되어 있고, 에칭 스톱층 상에 제2 배선이 마련되어 있고, 임피던스 조정층은, 절연층과 에칭 스톱층의 사이에 마련되어 있고, 에칭 스톱층에 접하고 있다.
일 실시 형태에서는, 제1 배선 상에 캡층이 형성되어 있고, 캡층 상에 절연층이 형성되어 있고, 절연층 상에 제2 배선이 마련되어 있고, 임피던스 조정층은, 캡층과 절연층의 사이에 마련되어 있고, 캡층에 접하고 있다.
이상 설명한 바와 같이, 반도체 장치의 배선을 전파하는 신호의 지연을 감소하는 기술이 제공된다.
도 1은 제1 실시 형태에 따른 반도체 장치의 주요한 구성의 일례를 단면적으로 도시하는 도면이다.
도 2는 제2 실시 형태에 따른 반도체 장치의 주요한 구성의 일례를 단면적으로 도시하는 도면이다.
도 3은 제3 실시 형태에 따른 반도체 장치의 주요한 구성의 일례를 단면적으로 도시하는 도면이다.
이하, 도면을 참조함으로써 다양한 실시 형태에 대해서 상세하게 설명한다. 또한, 각 도면에서 동일 또는 상당하는 부분에는 동일한 부호를 붙이기로 한다.
(제1 실시 형태)
도 1은, 제1 실시 형태에 따른 반도체 장치의 주요한 구성의 일례를 단면적으로 도시하는 도면이다. 도 1에 도시하는 제1 실시 형태에 따른 반도체 장치(1a)는, 트렌치(TRA), 트렌치(TRB), 층간 절연막(2)(절연층), 에칭 스톱층(3)(etching stop layer), 층간 절연막(4)(절연층), 임피던스 조정층(5A), 임피던스 조정층(5B), 배리어층(61A)(barrier layer), 배리어층(61B), 시드층(62A)(seed layer), 시드층(62B), 배선(7A)(제1 배선), 배선(7B)(제2 배선), 캡층(8)(cap layer)을 구비한다. 도 1에는, 2개의 배선, 즉 배선(7A), 배선(7B)이 도시되어 있지만, 반도체 장치(1a)는, 3개 이상의 배선을 구비하는 경우가 있다. 배선(7A), 배선(7B)은, 일 실시 형태에 있어서, 반도체 장치(1a)의 표면(후술하는 기준면(FC)을 따라 연장되는 표면)을 따라 배치된다. 반도체 장치(1a)는, 다층 배선 구조를 갖는다. 보다 구체적으로, 반도체 장치(1a)는 도 1에 도시하는 구성을 복수 구비하고, 반도체 장치(1a)에 있어서 복수의 당해 구성은 서로 적층된다.
반도체 장치(1a)의 주요한 구성을 설명한다. 반도체 장치(1a)는, 층간 절연막(2)을 구비하고, 층간 절연막(2) 상에 에칭 스톱층(3)이 마련되고, 에칭 스톱층(3) 상에 트렌치(TRA), 트렌치(TRB), 층간 절연막(4)이 마련되어 있다. 트렌치(TRA), 트렌치(TRB), 층간 절연막(4) 상에는, 캡층(8)이 마련되어 있다. 트렌치(TRA)와 트렌치(TRB)는, 에칭 스톱층(3)과 캡층(8)의 사이에 배치되고, 서로 병렬로 마련된다. 트렌치(TRA)와 트렌치(TRB)의 사이에는, 층간 절연막(4)이 마련되어 있다.
트렌치(TRA)의 내측에는, 임피던스 조정층(5A), 배리어층(61A), 시드층(62A), 배선(7A)이 마련되어 있다. 트렌치(TRB)의 내측에는, 임피던스 조정층(5B), 배리어층(61B), 시드층(62B), 배선(7B)이 마련되어 있다. 트렌치(TRA)에 있어서, 트렌치(TRA)의 내면에 임피던스 조정층(5A)이 마련되고, 트렌치(TRA)의 내면 중 저면에서 임피던스 조정층(5A)은 에칭 스톱층(3) 상에 마련되어 있다. 배리어층(61A)은 임피던스 조정층(5A) 상에 마련되고, 시드층(62A)은 배리어층(61A) 상에 마련되어 있다. 배선(7A)은 시드층(62A) 상에 마련되고, 배선(7A) 상에 캡층(8)이 마련되어 있다. 트렌치(TRB)에 있어서, 트렌치(TRB)의 내면에 임피던스 조정층(5B)이 마련되고, 트렌치(TRB)의 내면 중 저면에서 임피던스 조정층(5B)은 에칭 스톱층(3) 상에 마련되어 있다. 배리어층(61B)은 임피던스 조정층(5B) 상에 마련되고, 시드층(62B)은 배리어층(61B) 상에 마련되어 있다. 배선(7B)은 시드층(62B) 상에 마련되고, 배선(7B) 상에 캡층(8)이 마련되어 있다. 배선(7A)과 배선(7B)의 사이에, 임피던스 조정층(5A), 임피던스 조정층(5B)이 마련되어 있다. 배선(7A)과 층간 절연막(4)의 사이에는, 임피던스 조정층(5A), 배리어층(61A), 시드층(62A)이 마련되어 있다. 배선(7B)과 층간 절연막(4)의 사이에는, 임피던스 조정층(5B), 배리어층(61B), 시드층(62B)이 마련되어 있다.
에칭 스톱층(3)은, 층간 절연막(2)에 접하고 있음과 함께, 트렌치(TRA), 트렌치(TRB), 층간 절연막(4)에 접하고 있다. 층간 절연막(4)에는, 도 1에 도시하는 단면에 교차하는 방향으로 연장되는 트렌치(TRA), 트렌치(TRB)가 마련되어 있다. 트렌치(TRA), 트렌치(TRB)는, 기준면(FC)으로부터 에칭 스톱층(3)에 이르기까지 연장되어 있다. 기준면(FC)은, 설명의 편의상 사용하는 가상적인 면이며, 층간 절연막(4)의 표면(SA)과, 트렌치(TRA)의 개구(OPA)와, 트렌치(TRB)의 개구(OPB)를 포함한다. 트렌치(TRA)의 저면 및 트렌치(TRB)의 저면은, 에칭 스톱층(3)의 표면에 포함된다. 트렌치(TRA)의 측면 및 트렌치(TRB)의 측면은, 층간 절연막(4)의 표면에 포함된다.
임피던스 조정층(5A)은, 트렌치(TRA)의 내면(트렌치(TRA)의 저면 및 트렌치(TRA)의 측면)에 마련되어 있다. 임피던스 조정층(5A)은, 트렌치(TRA) 내에서, 기준면(FC)으로부터 트렌치(TRA)의 측면을 따라 연장되어 있다. 임피던스 조정층(5A)은, 트렌치(TRA)의 내면을 덮는다. 임피던스 조정층(5A)은, 에칭 스톱층(3), 층간 절연막(4), 배리어층(61A)에 접하고 있다. 임피던스 조정층(5A)은, 트렌치(TRA)의 저면에서 에칭 스톱층(3)에 접하고 있다. 임피던스 조정층(5A)은, 트렌치(TRA)의 측면에 있어서 층간 절연막(4)에 접하고 있다.
임피던스 조정층(5B)은, 트렌치(TRB)의 내면(트렌치(TRB)의 저면 및 트렌치(TRB)의 측면)에 마련되어 있다. 임피던스 조정층(5B)은, 트렌치(TRB) 내에서, 기준면(FC)으로부터 트렌치(TRB)의 측면을 따라 연장되어 있다. 임피던스 조정층(5B)은, 트렌치(TRB)의 내면을 덮는다. 임피던스 조정층(5B)은, 에칭 스톱층(3), 층간 절연막(4), 배리어층(61B)에 접하고 있다. 임피던스 조정층(5B)은, 트렌치(TRB)의 저면에서 에칭 스톱층(3)에 접하고 있다. 임피던스 조정층(5B)은, 트렌치(TRB)의 측면에서 층간 절연막(4)에 접하고 있다.
임피던스 조정층(5A)의 막 두께 및 임피던스 조정층(5B)의 막 두께는, 일례로서는 모두 대략 일정하다. 임피던스 조정층(5A)의 막 두께와, 임피던스 조정층(5B)의 막 두께는, 일례로서는 대략 동일하다. 또한, 본 명세서에서 「대략」이라는 말은, 실시 시에 있어서 발생할 가능성이 있는 변동의 폭이 고려되어 있는 것을 의미하는 것이다.
배리어층(61A)은, 임피던스 조정층(5A)과 배선(7A)의 사이에 마련되어 있다. 배리어층(61A)은, 트렌치(TRA) 내에서, 기준면(FC)으로부터 트렌치(TRA)의 측면을 따라 연장되어 있다. 배리어층(61A)은, 트렌치(TRA) 내에서, 임피던스 조정층(5A)의 표면을 덮는다. 배리어층(61A)은, 임피던스 조정층(5A)에 접하고 있다. 배리어층(61A)의 막 두께는 대략 일정한데, 일 실시 형태에 있어서 배리어층(61A)은 임피던스 조정층(5A)의 표면에 컨포멀하게 마련되어 있다.
배리어층(61B)은, 임피던스 조정층(5B)과 배선(7B)의 사이에 마련되어 있다. 배리어층(61B)은, 트렌치(TRB) 내에서, 기준면(FC)으로부터 트렌치(TRB)의 측면을 따라 연장되어 있다. 배리어층(61B)은, 트렌치(TRB) 내에서, 임피던스 조정층(5B)의 표면을 덮는다. 배리어층(61B)은, 임피던스 조정층(5B)에 접하고 있다. 배리어층(61B)의 막 두께는 대략 일정한데, 일 실시 형태에 있어서 배리어층(61B)은 임피던스 조정층(5B)의 표면에 컨포멀하게 마련되어 있다.
시드층(62A)은, 배리어층(61A) 상에 마련되어 있다. 시드층(62A)은, 트렌치(TRA) 내에서, 기준면(FC)으로부터 트렌치(TRA)의 측면을 따라 연장되어 있다. 시드층(62A)은, 트렌치(TRA) 내에서, 배리어층(61A)의 표면을 덮는다. 시드층(62A)은, 배리어층(61A)에 접하고 있다. 시드층(62A)의 막 두께는, 대략 일정하다.
시드층(62B)은, 배리어층(61B) 상에 마련되어 있다. 시드층(62B)은, 트렌치(TRB) 내에서, 기준면(FC)으로부터 트렌치(TRB)의 측면을 따라 연장되어 있다. 시드층(62B)은, 트렌치(TRB) 내에서, 배리어층(61B)의 표면을 덮는다. 시드층(62B)은, 배리어층(61B)에 접하고 있다. 시드층(62B)의 막 두께는, 대략 일정하다.
배선(7A)은, 트렌치(TRA) 내에서 기준면(FC)과 시드층(62A)에 의해 획정되는 공간 영역에 충전되어 있다. 배선(7A)은, 시드층(62A), 캡층(8)에 접하고 있다. 배선(7B)은, 트렌치(TRB) 내에서 기준면(FC)과 시드층(62B)에 의해 획정되는 공간 영역에 충전되어 있다. 배선(7B)은, 시드층(62B), 캡층(8)에 접하고 있다.
캡층(8)은, 기준면(FC)에 있어서, 배선(7A), 배선(7B), 시드층(62A), 시드층(62B), 배리어층(61A), 배리어층(61B), 임피던스 조정층(5A), 임피던스 조정층(5B), 층간 절연막(4)에 접하고 있다. 캡층(8)은, 트렌치(TRA)의 개구(OPA)와 트렌치(TRB)의 개구(OPB)를 덮고 있다. 캡층(8)의 막 두께는 대략 일정하다.
층간 절연막(2), 층간 절연막(4)은, 배선(7A)과 배선(7B)을 절연하는 기능을 갖는다. 임피던스 조정층(5A), 임피던스 조정층(5B)은, 배선(7A)과 배선(7B)의 사이의 임피던스를 조정하는 기능을 갖는다. 임피던스 조정층(5A), 임피던스 조정층(5B)은, 반도체 장치(1a)의 기생 용량의 영향을 억제하고, 배선(7A)을 전파하는 신호, 및 배선(7B)을 전파하는 신호의 지연(RC 지연)을 저감한다. 배리어층(61A)은, 배선(7A)의 재료의 확산을 방지하는 기능을 갖는다. 배리어층(61B)은, 배선(7B)의 재료의 확산을 방지하는 기능을 갖는다. 시드층(62A)은, 배선(7A)의 형성 시(도금에 의한 형성 시)에 있어서 전극으로서 기능한다. 시드층(62B)은, 배선(7B)의 형성 시(도금에 의한 형성 시)에 있어서 전극으로서 기능한다.
층간 절연막(2)의 재료는, 일례로서는 SiO2, SiOCH이다. 에칭 스톱층(3)의 재료는, 일례로서는 SiN이다. 층간 절연막(4)의 재료는, 일례로서는 SiO2, SiOCH를 포함한다. 임피던스 조정층(5A)의 재료 및 임피던스 조정층(5B)의 재료는, 모두 모트 절연체(Mott-insulator)를 포함한다. 임피던스 조정층(5A)의 재료 및 임피던스 조정층(5B)의 재료는, 모트 절연체로서, 일례로서는 모두 VO2(이산화바나듐)를 포함한다. 배리어층(61A)의 재료 및 배리어층(61B)의 재료는, 일례로서는 모두 TiN, Ti, TaN, Ta, WN, W를 포함한다. 시드층(62A)의 재료 및 시드층(62B)의 재료는, 일례로서는 모두 Cu, W를 포함한다. 배선(7A)의 재료 및 배선(7B)의 재료는, 일례로서는 모두 Cu, W를 포함한다. 캡층(8)의 재료는, 일례로서는 SiN을 포함한다.
이러한 반도체 장치(1a)에서는, 배선(7A)과 배선(7B)의 사이의 임피던스를 조정하는 임피던스 조정층(5A) 및 임피던스 조정층(5B)이 배선(7A)과 배선(7B)의 사이에 마련되므로, 배선(7A), 배선(7B)을 전파하는 신호의 지연(RC 지연)이 임피던스 조정층(5A), 임피던스 조정층(5B)의 존재에 의해 감소된다.
임피던스 조정층(5A), 임피던스 조정층(5B)은, 모두 모트 절연체를 포함한다. 모트 절연체 중의 전자는 교류 전기장 하에서 플라스마 진동을 행하므로, 임피던스 조정층(5A), 임피던스 조정층(5B)은 모두 교류 전기장 하에서 등가적으로 병렬 LC 회로로서 기능한다. 또한, 병렬 LC 회로는 공진 주파수 이하의 주파수 영역에서 인덕터(inductor)로서 기능하고, 층간 절연막(4)은 기생 용량을 갖는다. 이 때문에, 공진 주파수 이하의 주파수 영역에서, 임피던스 조정층(5A), 임피던스 조정층(5B) 각각의 인덕터와 층간 절연막(4)의 기생 용량에 의해, 등가적으로 직렬 LC 회로의 기능이 발휘된다. 한편, 배선(7A)을 전파하는 신호의 지연 및 배선(7B)을 전파하는 신호의 지연은, 주로 층간 절연막(4)의 기생 용량에 기인해서 발생하는 RC 지연이며, 신호의 위상 지연이라고 할 수 있다. 임피던스 조정층(5A), 임피던스 조정층(5B) 각각의 인덕터는, 이러한 신호의 위상 지연을 보상한다. 따라서, 임피던스 조정층(5A), 임피던스 조정층(5B) 각각에 의해, 배선(7A)을 전파하는 신호의 지연 및 배선(7B)을 전파하는 신호의 지연이 감소된다.
또한, 임피던스 조정층(5A)의 재료 및 임피던스 조정층(5B)의 재료 각각은 VO2를 포함하는 경우가 있다. 이 경우, VO2에서의 전자 유효 질량(electron effective mass)이 비교적 무거우므로, 임피던스 조정층(5A), 임피던스 조정층(5B) 각각의 병렬 LC 회로의 공진 주파수는 마이크로파부터 극초단파까지의 주파수대로 설정된다. 따라서, 배선(7A)을 전파하는 신호, 배선(7B)을 전파하는 신호 각각의 상승의 신호 파형을 결정하는 당해 주파수대에 있어서, 상기한 신호의 위상 지연의 보상(RC 지연의 저감)이 유효하게 실현될 수 있다.
또한, 임피던스 조정층(5A), 임피던스 조정층(5B) 각각이 등가적으로 병렬 LC 회로로서 유효하게 기능하기 위해서는, 임피던스 조정층(5A), 임피던스 조정층(5B) 각각의 막 두께는, VO2 중의 플라스마에 의한 데바이 길이 이상인 것이 바람직하다. VO2 중에 W(텅스텐)나 Al(알루미늄) 등의 금속 불순물이 도핑되어 있는 경우, VO2 중의 전자 밀도가 고밀도화하므로, 당해 디바이 길이(Debye length)가 수십[nm] 정도에 이르기까지 충분히 저감된다. 따라서, 반도체 장치(1a)의 배선 구조의 미세화가 실현된다.
이어서, 제1 실시 형태에 관한 반도체 장치(1a)의 제조 방법의 일례를 개략적으로 설명한다. 제1 실시 형태에 따른 반도체 장치(1a)의 제조에는, 복수의 성막 장치를 구비하는 멀티 챔버 타입의 성막 시스템이 사용된다. 먼저, 플라스마 CVD법(CVD: Chemical Vapor Deposition)에 의해, 층간 절연막(2)의 표면에 에칭 스톱층(3)을 형성한다. 에칭 스톱층(3)의 형성에 이어서, 플라스마 CVD법에 의해 에칭 스톱층(3)의 표면에 층간 절연막(4)을 형성한다. 그리고, 층간 절연막(4)의 형성 후에, 에칭 스톱층(3)에 이르기까지 층간 절연막(4)을 에칭함으로써, 트렌치(TRA), 트렌치(TRB)를 형성한다.
트렌치(TRA), 트렌치(TRB)의 형성에 이어서, 스퍼터링에 의해, 트렌치(TRA)의 내면(구체적으로는, 트렌치(TRA) 내에서의 층간 절연막(4)의 표면 및 트렌치(TRA) 내에서의 에칭 스톱층(3)의 표면)에 임피던스 조정층(5A)을 형성하고, 트렌치(TRB)의 내면(구체적으로는, 트렌치(TRB) 내에서의 층간 절연막(4)의 표면 및 트렌치(TRB) 내에서의 에칭 스톱층(3)의 표면)에 임피던스 조정층(5B)을 형성한다. 임피던스 조정층(5A)의 재료 및 임피던스 조정층(5B)의 재료 각각이 VO2를 포함하는 경우, 스퍼터링에 의해 금속 바나듐 또는 바나듐 산화물을 타깃의 표면으로부터 비산시킨다. 타깃의 표면으로부터 비산된 금속 바나듐 또는 바나듐 산화물은, 트렌치(TRA)의 내면 및 트렌치(TRB)의 내면에 도달하면, 산소 가스와 반응한다. 이에 의해, 바나듐 원자와 산소 원자가 1:2의 개수로 규칙적으로 배열되어, VO2가 성장한다. 그리고, 트렌치(TRA)의 내면에 VO2의 임피던스 조정층(5A)이 형성되고, 트렌치(TRB)의 내면에 VO2의 임피던스 조정층(5B)이 형성된다.
임피던스 조정층(5A), 임피던스 조정층(5B)의 형성에 이어서, 트렌치(TRA) 내에서의 임피던스 조정층(5A)의 표면에 배리어층(61A)을 형성하고, 트렌치(TRB) 내에서의 임피던스 조정층(5B)의 표면에 배리어층(61B)을 형성한다. 배리어층(61A), 배리어층(61B)의 형성에는, 열 CVD법, 열 ALD법(ALD: Atomic Layer Deposition), 플라스마 CVD법 중 어느 것의 방법이 사용된다. 배리어층(61A), 배리어층(61B)의 형성에 이어서, 스퍼터링에 의해, 트렌치(TRA) 내에서의 배리어층(61A)의 표면에 시드층(62A)을 형성하고, 트렌치(TRB) 내에서의 배리어층(61B)의 표면에 시드층(62B)을 형성한다.
시드층(62A), 시드층(62B)의 형성에 이어서, 전계 도금 또는 무전해 도금에 의해, 시드층(62A)과 기준면(FC)에 의해 획정되는 트렌치(TRA) 내의 공간 영역에 배선(7A)을 형성하고, 시드층(62B)과 기준면(FC)에 의해 획정되는 트렌치(TRB) 내의 공간 영역에 배선(7B)을 형성한다. 배선(7A) 및 배선(7B)을 형성하는 공정에서는, 트렌치(TRA) 내에 배선(7A)의 재료가 충전되고 트렌치(TRB) 내에 배선(7B)의 재료가 충전된 후에 CMP(Chemical Mechanical Polishing)법에 의해 여분의 재료가 제거됨으로써, 배선(7A)의 표면 및 배선(7B)의 표면 각각이 기준면(FC)을 따라 평탄화된다. 배선(7A), 배선(7B)의 형성에 이어서, 플라스마 CVD법에 의해, 배선(7A) 및 배선(7B) 상에(기준면(FC)에 대하여) 캡층(8)을 형성한다. 이상에 의해, 도 1에 도시하는 반도체 장치(1a)의 주요한 구성이 제조된다.
(제2 실시 형태)
도 2는, 제2 실시 형태에 따른 반도체 장치의 주요한 구성의 일례를 단면적으로 도시하는 도면이다. 도 2에 도시하는 제2 실시 형태에 따른 반도체 장치(1b)는, 다층 배선 구조를 갖는다. 보다 구체적으로, 반도체 장치(1b)는 도 2에 도시하는 구성을 복수 구비하고, 반도체 장치(1b)에 있어서 복수의 당해 구성은 서로 적층된다.
도 2에 도시한 바와 같이, 반도체 장치(1b)는, 트렌치(TRA), 트렌치(TRB), 층간 절연막(2), 에칭 스톱층(3), 층간 절연막(4A), 층간 절연막(4B), 임피던스 조정층(5), 배리어층(61A), 배리어층(61B), 시드층(62A), 시드층(62B), 배선(7A), 배선(7B), 캡층(8A), 캡층(8B)을 구비한다.
트렌치(TRA)는, 층간 절연막(4A)에 마련되어 있다. 트렌치(TRA), 층간 절연막(4A) 상에는, 캡층(8A)이 마련되어 있다. 캡층(8A)은, 기준면(FCA) 상에 마련되어 있다. 기준면(FCA)은, 설명의 편의상 사용하는 가상적인 면이며, 층간 절연막(4A)의 표면(SAA)과, 트렌치(TRA)의 개구(OPA)를 포함한다.
캡층(8A) 상에 층간 절연막(2)이 마련되고, 층간 절연막(2) 상에 임피던스 조정층(5)이 마련되고, 임피던스 조정층(5) 상에 에칭 스톱층(3)이 마련되고, 에칭 스톱층(3) 상에 트렌치(TRB), 층간 절연막(4B)이 마련되어 있다. 트렌치(TRB), 층간 절연막(4B) 상에는, 캡층(8B)이 마련되어 있다. 트렌치(TRB)는, 에칭 스톱층(3)과 캡층(8B)의 사이에 배치되어 있다. 트렌치(TRA)와 트렌치(TRB)의 사이에는, 층간 절연막(2)이 마련되어 있다.
트렌치(TRA)의 내측에는, 배리어층(61A), 시드층(62A), 배선(7A)이 마련되어 있다. 트렌치(TRB)의 내측에는, 배리어층(61B), 시드층(62B), 배선(7B)이 마련되어 있다. 트렌치(TRA)에 있어서, 트렌치(TRA)의 내면에 배리어층(61A)이 마련되고, 시드층(62A)은 배리어층(61A) 상에 마련되고, 배선(7A)은 시드층(62A) 상에 마련되고, 배선(7A) 상에 캡층(8A)이 마련되어 있다. 트렌치(TRB)에 있어서, 트렌치(TRB)의 내면에 배리어층(61B)이 마련되고, 배리어층(61B)은 에칭 스톱층(3) 상에 마련되고, 시드층(62B)은 배리어층(61B) 상에 마련되고, 배선(7B)은 시드층(62B) 상에 마련되어 있다. 배선(7B) 상에 캡층(8B)이 마련되어 있다. 배선(7A)과 배선(7B)의 사이에, 임피던스 조정층(5)이 마련되어 있다. 배선(7A)과 층간 절연막(4A)의 사이에는, 배리어층(61A), 시드층(62A)이 마련되어 있다. 배선(7B)과 층간 절연막(4B)의 사이에는, 배리어층(61B), 시드층(62B)이 마련되어 있다.
층간 절연막(4A)에는, 도 2에 도시하는 단면에 교차하는 방향으로 연장되는 트렌치(TRA)가 마련되어 있다. 트렌치(TRA)의 측면은, 층간 절연막(4A)의 표면에 포함된다. 캡층(8A)은, 트렌치(TRA), 층간 절연막(4A)과, 층간 절연막(2)에 접하고 있다. 층간 절연막(2)은, 캡층(8A)과 임피던스 조정층(5)에 접하고 있다. 임피던스 조정층(5)은, 에칭 스톱층(3)에 접하고 있다. 에칭 스톱층(3)은, 트렌치(TRB), 층간 절연막(4B)에 접하고 있다. 층간 절연막(4B)에는, 도 2에 도시하는 단면에 교차하는 방향으로 연장되는 트렌치(TRB)가 마련되어 있다. 트렌치(TRB)는, 기준면(FCB)으로부터 에칭 스톱층(3)에 이르기까지 연장되어 있다. 기준면(FCB)은, 설명의 편의상 사용하는 가상적인 면이며, 층간 절연막(4B)의 표면(SAB)과, 트렌치(TRB)의 개구(OPB)를 포함한다. 트렌치(TRB)의 저면은, 에칭 스톱층(3)의 표면에 포함된다. 트렌치(TRB)의 측면은, 층간 절연막(4B)의 표면에 포함된다.
임피던스 조정층(5)은, 층간 절연막(2)과 에칭 스톱층(3)의 사이에 마련되어 있다. 임피던스 조정층(5)은, 트렌치(TRA)와 트렌치(TRB)의 사이에 마련되어 있다. 임피던스 조정층(5)은, 트렌치(TRA) 내에 마련된 배선(7A)과, 트렌치(TRB) 내에 마련된 배선(7B)의 사이에 배치되어 있다. 임피던스 조정층(5)의 막 두께는, 대략 일정하다.
배리어층(61A)은, 층간 절연막(4A)과 배선(7A)의 사이에 마련되어 있다. 배리어층(61A)은, 트렌치(TRA) 내에서, 기준면(FCA)으로부터 트렌치(TRA)의 측면을 따라 연장되어 있다. 배리어층(61A)은, 트렌치(TRA) 내에서, 트렌치(TRA)의 표면을 덮는다. 배리어층(61A)은, 트렌치(TRA) 내에서, 층간 절연막(4A)에 접하고 있다. 배리어층(61A)의 막 두께는 대략 일정한데, 일 실시 형태에 있어서 배리어층(61A)은 트렌치(TRA)의 표면에 컨포멀하게 마련된다.
배리어층(61B)은, 에칭 스톱층(3), 층간 절연막(4B)과, 배선(7B)의 사이에 마련되어 있다. 배리어층(61B)은, 트렌치(TRB) 내에서, 기준면(FCB)으로부터 트렌치(TRB)의 측면을 따라 연장되어 있다. 배리어층(61B)은, 트렌치(TRB) 내에서, 트렌치(TRB)의 표면을 덮는다. 배리어층(61B)은, 트렌치(TRB) 내에서, 에칭 스톱층(3), 층간 절연막(4B)에 접하고 있다. 배리어층(61B)의 막 두께는 대략 일정한데, 일 실시 형태에 있어서 배리어층(61B)은 트렌치(TRB)의 표면에 컨포멀하게 마련된다.
시드층(62A)은, 배리어층(61A) 상에 마련되어 있다. 시드층(62A)은, 트렌치(TRA) 내에서, 기준면(FCA)으로부터 트렌치(TRA)의 측면을 따라 연장되어 있다. 시드층(62A)은, 트렌치(TRA) 내에서, 배리어층(61A)의 표면을 덮는다. 시드층(62A)은, 배리어층(61A)에 접하고 있다. 시드층(62A)의 막 두께는, 대략 일정하다.
시드층(62B)은, 배리어층(61B) 상에 마련되어 있다. 시드층(62B)은, 트렌치(TRB) 내에서, 기준면(FCB)으로부터 트렌치(TRB)의 측면을 따라 연장되어 있다. 시드층(62B)은, 트렌치(TRB) 내에서, 배리어층(61B)의 표면을 덮는다. 시드층(62B)은, 배리어층(61B)에 접하고 있다. 시드층(62B)의 막 두께는, 대략 일정하다.
배선(7A)은, 트렌치(TRA) 내에서 기준면(FCA)과 시드층(62A)에 의해 획정되는 공간 영역에 충전되어 있다. 배선(7A)은, 시드층(62A), 캡층(8A)에 접하고 있다. 배선(7B)은, 트렌치(TRB) 내에서 기준면(FCB)과 시드층(62B)에 의해 획정되는 공간 영역에 충전되어 있다. 배선(7B)은, 시드층(62B), 캡층(8B)에 접하고 있다.
캡층(8A)은, 기준면(FCA)에 있어서, 배선(7A), 시드층(62A), 배리어층(61A), 층간 절연막(4A)에 접하고 있다. 캡층(8A)은, 트렌치(TRA)의 개구(OPA)를 덮고 있다. 캡층(8A)의 막 두께는, 대략 일정하다.
캡층(8B)은, 기준면(FCB)에 있어서, 배선(7B), 시드층(62B), 배리어층(61B), 층간 절연막(4B)에 접하고 있다. 캡층(8B)은, 트렌치(TRB)의 개구(OPB)를 덮고 있다. 캡층(8B)의 막 두께는, 대략 일정하다.
층간 절연막(2), 층간 절연막(4A), 층간 절연막(4B)은, 배선(7A)과 배선(7B)을 절연하는 기능을 갖는다. 임피던스 조정층(5)은, 배선(7A)과 배선(7B)의 사이의 임피던스를 조정하는 기능을 갖는다. 임피던스 조정층(5)은, 반도체 장치(1b)의 기생 용량의 영향을 억제하고, 배선(7A)을 전파하는 신호 및 배선(7B)을 전파하는 신호의 지연(RC 지연)을 저감한다.
층간 절연막(4A)의 재료 및 층간 절연막(4B)의 재료는, 일례로서는 모두 SiO2, SiOCH를 포함한다. 임피던스 조정층(5)의 재료는, 모트 절연체(Mott-insulator)를 포함한다. 임피던스 조정층(5)의 재료는, 모트 절연체로서, 일례로서는 VO2(이산화바나듐)를 포함한다. 캡층(8A), 캡층(8B)의 재료는, 일례로서는 SiN을 포함한다.
이와 같이, 임피던스 조정층(5)은, 에칭 스톱층(3)에 접하도록 마련되어 있다. 또한, 도 2에는, 2개의 배선, 즉 배선(7A), 배선(7B)이 도시되어 있지만, 반도체 장치(1b)는, 3개 이상의 배선을 구비하는 경우가 있다.
제2 실시 형태에 따른 반도체 장치(1b)의 제조 방법의 일례를 개략적으로 설명한다. 제2 실시 형태에 따른 반도체 장치(1b)의 제조에는, 제1 실시 형태의 경우와 마찬가지로, 복수의 성막 장치를 구비하는 멀티 챔버 타입의 성막 시스템이 사용된다. 먼저, 플라스마 CVD법에 의해 층간 절연막(4A)을 형성한 후에, 층간 절연막(4A)을 에칭함으로써, 트렌치(TRA)를 형성한다. 트렌치(TRA)의 형성에 이어서, 트렌치(TRA)의 내면(구체적으로는, 트렌치(TRA) 내에서의 층간 절연막(4A)의 표면 등)에 배리어층(61A)을 형성한다. 배리어층(61A)의 형성에는, 열 CVD법, 열 ALD법, 플라스마 CVD법 중 어느 것의 방법이 사용된다. 배리어층(61A)의 형성에 이어서, 스퍼터링에 의해, 트렌치(TRA) 내에서의 배리어층(61A)의 표면에 시드층(62A)을 형성한다. 시드층(62A)의 형성에 이어서, 전계 도금 또는 무전해 도금에 의해, 시드층(62A)과 기준면(FCA)에 의해 획정되는 트렌치(TRA) 내의 공간 영역에 배선(7A)을 형성한다. 배선(7A)을 형성하는 공정에서는, 트렌치(TRA) 내에 배선(7A)의 재료가 충전된 후에 CMP법에 의해 여분의 재료가 제거됨으로써, 배선(7A)의 표면이 기준면(FCA)을 따라 평탄화된다.
배선(7A)의 형성에 이어서, 플라스마 CVD법에 의해, 배선(7A) 상에(기준면(FCA)에 대하여) 캡층(8A)을 형성한다. 캡층(8A)의 형성에 이어서, 플라스마 CVD법에 의해, 캡층(8A) 상에 층간 절연막(2)을 형성한 후에, 스퍼터링에 의해, 층간 절연막(2)의 표면에 임피던스 조정층(5)을 형성한다. 임피던스 조정층(5)의 재료가 VO2를 포함하는 경우, 스퍼터링에 의해, 금속 바나듐 또는 바나듐 산화물을 타깃의 표면으로부터 비산시킨다. 타깃의 표면으로부터 비산된 금속 바나듐 또는 바나듐 산화물은, 층간 절연막(2)의 표면에 도달하면 산소 가스와 반응한다. 이에 의해, 바나듐 원자와 산소 원자가 1:2의 비율로 규칙적으로 배열되어 VO2가 성장한다. 그리고, 층간 절연막(2)의 표면에 VO2의 임피던스 조정층(5)이 형성된다.
임피던스 조정층(5)의 형성에 이어서, 플라스마 CVD법에 의해, 임피던스 조정층(5)의 표면에 에칭 스톱층(3)을 형성한다. 에칭 스톱층(3)의 형성에 이어서, 플라스마 CVD법에 의해 에칭 스톱층(3)의 표면에 층간 절연막(4B)을 형성한 후에, 에칭 스톱층(3)에 이르기까지 층간 절연막(4B)을 에칭함으로써, 트렌치(TRB)를 형성한다. 트렌치(TRB)의 형성에 이어서, 트렌치(TRB)의 내면(구체적으로는, 트렌치(TRB) 내에서의 층간 절연막(4B)의 표면 및 트렌치(TRB) 내에서의 에칭 스톱층(3)의 표면)에 배리어층(61B)을 형성한다. 배리어층(61B)의 형성에는, 열 CVD법, 열 ALD법, 플라스마 CVD법 중 어느 것의 방법이 사용된다. 배리어층(61B)의 형성에 이어서, 스퍼터링에 의해, 트렌치(TRB) 내에서의 배리어층(61B)의 표면에 시드층(62B)을 형성한다.
시드층(62B)의 형성에 이어서, 전계 도금 또는 무전해 도금에 의해, 시드층(62B)과 기준면(FCB)에 의해 획정되는 트렌치(TRB) 내의 공간 영역에 배선(7B)을 형성한다. 배선(7B)을 형성하는 공정에서는, 트렌치(TRB) 내에 배선(7B)의 재료가 충전된 후에 CMP법에 의해 여분의 재료가 제거됨으로써, 배선(7B)의 표면이 기준면(FCB)을 따라 평탄화된다. 배선(7B)의 형성에 이어서, 플라스마 CVD법에 의해, 배선(7B) 상에(기준면(FCB)에 대하여) 캡층(8B)을 형성한다. 이상에 의해, 도 2에 도시하는 반도체 장치(1b)의 주요한 구성이 제조된다.
(제3 실시 형태)
도 3은, 제3 실시 형태에 따른 반도체 장치의 주요한 구성의 일례를 단면적으로 도시하는 도면이다. 도 3에 도시하는 제3 실시 형태에 따른 반도체 장치(1c)의 구성은, 임피던스 조정층(5)의 배치 장소를 제외하고, 도 2에 도시하는 제2 실시 형태에 따른 반도체 장치(1b)의 구성과 마찬가지이다. 도 3에 도시하는 제3 실시 형태에 따른 반도체 장치(1c)는, 다층 배선 구조를 갖는다. 보다 구체적으로, 반도체 장치(1c)는 도 3에 도시하는 구성을 복수 구비하고, 반도체 장치(1c)에 있어서 복수의 당해 구성은 서로 적층된다.
도 3에 도시한 바와 같이, 반도체 장치(1c)의 임피던스 조정층(5)은, 캡층(8A)과 층간 절연막(2)의 사이에 마련되어 있다. 임피던스 조정층(5)은, 트렌치(TRA)와 트렌치(TRB)의 사이에 마련되어 있다. 임피던스 조정층(5)은, 트렌치(TRA) 내에 마련된 배선(7A)과, 트렌치(TRB) 내에 마련된 배선(7B)의 사이에 배치되어 있다. 층간 절연막(2)은, 임피던스 조정층(5)에 접하고 있다. 층간 절연막(2)은, 에칭 스톱층(3)에 접하고 있다. 임피던스 조정층(5)의 막 두께는, 대략 일정하다.
이와 같이, 임피던스 조정층(5)은, 캡층(8A)에 접하도록 마련된다. 또한, 도 3에는, 2개의 배선, 즉 배선(7A), 배선(7B)이 도시되어 있지만, 반도체 장치(1c)는, 3개 이상의 배선을 구비하는 경우가 있다.
제3 실시 형태에 따른 반도체 장치(1c)의 제조 방법의 일례를 개략적으로 설명한다. 제3 실시 형태에 따른 반도체 장치(1c)의 제조에는, 제1 실시 형태의 경우와 마찬가지로, 복수의 성막 장치를 구비하는 멀티 챔버 타입의 성막 시스템이 사용된다. 먼저, 플라스마 CVD법에 의해 층간 절연막(4A)을 형성한 후에, 층간 절연막(4A)을 에칭함으로써, 트렌치(TRA)를 형성한다. 트렌치(TRA)의 형성에 이어서, 트렌치(TRA)의 내면(구체적으로는, 트렌치(TRA) 내에서의 층간 절연막(4A)의 표면 등)에 배리어층(61A)을 형성한다. 배리어층(61A)의 형성에는, 열 CVD법, 열 ALD법, 플라스마 CVD법 중 어느 것의 방법이 사용된다. 배리어층(61A)의 형성에 이어서, 스퍼터링에 의해, 트렌치(TRA) 내에서의 배리어층(61A)의 표면에 시드층(62A)을 형성한다. 시드층(62A)의 형성에 이어서, 전계 도금 또는 무전해 도금에 의해, 시드층(62A)과 기준면(FCA)에 의해 획정되는 트렌치(TRA) 내의 공간 영역에 배선(7A)을 형성한다. 배선(7A)을 형성하는 공정에서는, 트렌치(TRA) 내에 배선(7A)의 재료가 충전된 후에 CMP법에 의해 여분의 재료가 제거됨으로써, 배선(7A)의 표면이 기준면(FCA)을 따라 평탄화된다.
배선(7A)의 형성에 이어서, 플라스마 CVD법에 의해, 배선(7A) 상에(기준면(FCA)에 대하여) 캡층(8A)을 형성한다. 캡층(8A)의 형성에 이어서, 스퍼터링에 의해, 캡층(8A)의 표면에 임피던스 조정층(5)을 형성한다. 임피던스 조정층(5)의 재료가 VO2를 포함하는 경우, 스퍼터링에 의해, 금속 바나듐 또는 바나듐 산화물을 타깃의 표면으로부터 비산시킨다. 타깃의 표면으로부터 비산된 금속 바나듐 또는 바나듐 산화물은, 캡층(8A)의 표면에 도달하면 산소 가스와 반응한다. 이에 의해, 바나듐 원자와 산소 원자가 1:2의 비율로 규칙적으로 배열되어, VO2가 성장한다. 그리고, 캡층(8A)의 표면에 VO2의 임피던스 조정층(5)이 형성된다. 임피던스 조정층(5)의 형성에 이어서, 플라스마 CVD법에 의해, 임피던스 조정층(5) 상에 층간 절연막(2)을 형성한다.
층간 절연막(2)의 형성에 이어서, 플라스마 CVD법에 의해, 층간 절연막(2)의 표면에 에칭 스톱층(3)을 형성한다. 에칭 스톱층(3)의 형성에 이어서, 플라스마 CVD법에 의해 에칭 스톱층(3)의 표면에 층간 절연막(4B)을 형성한 후에, 에칭 스톱층(3)에 이르기까지 층간 절연막(4B)을 에칭함으로써, 트렌치(TRB)를 형성한다. 트렌치(TRB)의 형성에 이어서, 트렌치(TRB)의 내면(구체적으로는, 트렌치(TRB) 내에서의 층간 절연막(4B)의 표면 및 트렌치(TRB) 내에서의 에칭 스톱층(3)의 표면)에 배리어층(61B)을 형성한다. 배리어층(61B)의 형성에는, 열 CVD법, 열 ALD법, 플라스마 CVD법 중 어느 것의 방법이 사용된다. 배리어층(61B)의 형성에 이어서, 스퍼터링에 의해, 트렌치(TRB) 내에서의 배리어층(61B)의 표면에 시드층(62B)을 형성한다.
시드층(62B)의 형성에 이어서, 전계 도금 또는 무전해 도금에 의해, 시드층(62B)과 기준면(FCB)에 의해 획정되는 트렌치(TRB) 내의 공간 영역에 배선(7B)을 형성한다. 배선(7B)을 형성하는 공정에서는, 트렌치(TRB) 내에 배선(7B)의 재료가 충전된 후에 CMP법에 의해 여분의 재료가 제거됨으로써, 배선(7B)의 표면이 기준면(FCB)을 따라 평탄화된다. 배선(7B)의 형성에 이어서, 플라스마 CVD법에 의해, 배선(7B) 상에(기준면(FCB)에 대하여) 캡층(8B)을 형성한다. 이상에 의해, 도 3에 도시하는 반도체 장치(1c)의 주요한 구성이 제조된다.
또한, 제1 실시 형태에 따른 반도체 장치(1a), 제2 실시 형태에 따른 반도체 장치(1b), 및 제3 실시 형태에 따른 반도체 장치(1c)는, 모두 Cu 또는 W의 재료의 배선(배선(7A), 배선(7B))이 마련된 복수의 층과 복수의 비아층을 구비하는 다층 배선 구조(일례로서는, 배선이 마련된 복수의 층과 복수의 비아층이 교대로 적층된 구조)를 갖는 경우가 있다. 이러한 다층 배선 구조에 있어서, Cu 또는 W의 재료의 배선의 배치 및 방향(세로 방향, 가로 방향)은 임의이다.
이상, 적합한 실시 형태에 있어서 본 발명의 원리를 도시해서 설명해 왔지만, 본 발명은 그러한 원리로부터 일탈하지 않고 배치 및 상세에 있어서 변경될 수 있음은, 당업자에 의해 인식된다. 본 발명은 본 실시 형태에 개시된 특정 구성에 한정되는 것은 아니다. 따라서, 특허 청구 범위 및 그 정신의 범위로부터 오는 모든 수정 및 변경에 권리를 청구한다. 일례로서는, 제1 실시 형태에 따른 반도체 장치(1a)에 대하여, 또한, 제2 실시 형태 및 제3 실시 형태 각각의 양태의 임피던스 조정층(5)을 마련해도 된다. 또한, 도 1에 도시하는 반도체 장치(1a)의 구성, 도 2에 도시하는 반도체 장치(1b)의 구성, 도 3에 도시하는 반도체 장치(1c)의 구성 중 어느 2개의 구성 또는 모든 구성을 조합하고, 그리고 서로 적층시켜서, 반도체 장치를 제조하는 것도 가능하다. 또한, 임피던스 조정층(임피던스 조정층(5, 5A, 5B))의 배치 장소는, 제1 실시 형태, 제2 실시 형태 및 제3 실시 형태 각각에 나타내는 장소에 한하지 않고, 배선(7A)과 배선(7B)의 사이라면, 반도체 장치의 다른 장소(에칭 스톱층(3), 배리어층(61A), 배리어층(61B), 캡층(8), 캡층(8A), 캡층(8B)과는 독립된(접촉하지 않는) 장소)에 마련해도, 제1 실시 형태 등과 마찬가지의 효과를 발휘한다.
1a : 반도체 장치 1b : 반도체 장치
1c : 반도체 장치 2 : 층간 절연막
3 : 에칭 스톱층 4 : 층간 절연막
4A : 층간 절연막 4B : 층간 절연막
5 : 임피던스 조정층 5A : 임피던스 조정층
5B : 임피던스 조정층 61A : 배리어층
61B : 배리어층 62A : 시드층
62B : 시드층 7A : 배선
7B : 배선 8 : 캡층
8A : 캡층 8B : 캡층
FC : 기준면 FCA : 기준면
FCB : 기준면 OPA : 개구
OPB : 개구 SAA : 표면
SAB : 표면 TRA : 트렌치
TRB : 트렌치

Claims (6)

  1. 제1 배선과,
    제2 배선과,
    상기 제1 배선과 상기 제2 배선을 절연하는 절연층과,
    상기 제1 배선과 상기 제2 배선의 사이에 형성되고, 해당 제1 배선과 해당 제2 배선의 사이의 임피던스를 조정하는 임피던스 조정층,
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 임피던스 조정층의 재료는, 모트 절연체를 포함하는 반도체 장치.
  3. 제1항에 있어서,
    상기 임피던스 조정층의 재료는, 이산화바나듐을 포함하는 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 임피던스 조정층과 상기 제1 배선 또는 상기 제2 배선의 사이에 형성되는 배리어층을 더 포함하고,
    상기 임피던스 조정층은, 상기 배리어층에 접하고 있는 반도체 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 절연층 상에 형성되는 에칭 스톱층을 더 포함하고,
    상기 제1 배선 상에 상기 절연층이 형성되어 있고,
    상기 에칭 스톱층 상에 상기 제2 배선이 형성되어 있고,
    상기 임피던스 조정층은, 상기 절연층과 상기 에칭 스톱층의 사이에 형성되어 있고, 해당 에칭 스톱층에 접하고 있는 반도체 장치.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 배선 상에 형성되는 캡층을 더 포함하고,
    상기 캡층 상에 상기 절연층이 형성되어 있고,
    상기 절연층 상에 상기 제2 배선이 형성되어 있고,
    상기 임피던스 조정층은, 상기 캡층과 상기 절연층의 사이에 형성되어 있고, 해당 캡층에 접하고 있는 반도체 장치.
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