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KR20180131095A - I2c speed-up communication system and controlling method for transmitting data using heterogeneous protocols - Google Patents

I2c speed-up communication system and controlling method for transmitting data using heterogeneous protocols Download PDF

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KR20180131095A
KR20180131095A KR1020170067679A KR20170067679A KR20180131095A KR 20180131095 A KR20180131095 A KR 20180131095A KR 1020170067679 A KR1020170067679 A KR 1020170067679A KR 20170067679 A KR20170067679 A KR 20170067679A KR 20180131095 A KR20180131095 A KR 20180131095A
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KR
South Korea
Prior art keywords
data
slave device
master device
transmission
bus
Prior art date
Application number
KR1020170067679A
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Korean (ko)
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Inventor
박태환
배민정
정규현
Original Assignee
현대자동차주식회사
기아자동차주식회사
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Publication date
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Abstract

The present invention relates to an I2C communication speed-up system for transmitting heterogeneous network data and a method for controlling the same capable of performing a write operation without time delays by transmitting an ACK signal in advance to reduce reduction of data transmission speed which is inevitably generated in a heterogeneous separated I2C bus structure. According to an embodiment of the present invention, the I2C communication speed-up system for transmitting heterogeneous network data comprises: a first master device; a first slave device which is connected to the first master device through a first bus; and a second master device which is connected to the first slave device through a second bus and is connected to at least one second slave device through a third bus. When the first master device transmits a plurality of pieces of data to be transmitted to one target slave device among at least one second slave device, the first slave device transmits first ACK for first data to the first master device instead of the target slave device when the first data among the plurality of pieces of data is received in a first transmitting section from the first master device; and transmits the first data to the second master device through the second bus. When the first ACK is received, the first master device transmits second data which is next data of the first data to the first slave device in a second transmitting section which is a next transmitting section of the first transmitting section.

Description

이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템{I2C SPEED-UP COMMUNICATION SYSTEM AND CONTROLLING METHOD FOR TRANSMITTING DATA USING HETEROGENEOUS PROTOCOLS}TECHNICAL FIELD [0001] The present invention relates to an I2C communication system and an I2C communication system,

본 발명은 이종망으로 분리된 I2C 버스 구조에서 필연적으로 발생하는 데이터 전송 속도 감소를 줄이기 위해 미리 ACK 신호를 전송하여 시간 지연 없이 Write 동작을 수행하는 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템 및 그 제어방법에 관한 것이다.The present invention relates to an I2C communication speedup system capable of transmitting heterogeneous network data that performs a write operation without a time delay by transmitting an ACK signal in advance in order to reduce a data transmission speed inevitably generated in an I2C bus structure separated by a heterogeneous network, ≪ / RTI >

I2C(Inter Integrated Circuit) 버스(BUS)는 전장 부품간의 디지털 통신을 위한 버스 프로토콜로 부품간의 정보를 주고 받기 위해서 널리 쓰이는 프로토콜이다. 이러한 I2C의 제어방식은 1대1 통신이 아니라 버스구조의 다중 통신으로 표준 100kbps, 고속(fast)모드에서 400kbps속도까지 가능하다.The I2C (Inter Integrated Circuit) bus (BUS) is a bus protocol for digital communication between electrical components, and is widely used for exchanging information between components. This I2C control method is not a one-to-one communication but a multi-communication of a bus structure, and it is possible to perform a standard 100kbps and a 400kbps speed in a fast mode.

I2C 버스는 직렬버스로 2 개의 신호선에 의하여 디바이스간 통신을 하게 된다. 이를 도 1을 참조하여 설명한다.The I2C bus is a serial bus that communicates between devices by means of two signal lines. This will be described with reference to FIG.

도 1은 일반적인 I2C 버스 시스템의 회로 구성을 설명하기 위한 도면이다.1 is a diagram for explaining a circuit configuration of a general I2C bus system.

일반적으로 I2C 버스 프로토콜은 마스터(Master) 디바이스(130)와 고유의 주소를 갖고 있는 다수의 슬레이브(Slave) 디바이스(140, 150)들 사이에 클럭선(SCL: Serial Clock Line, 110) 과 데이터선(SDA: Serial Data Line, 120)의 2 개의 신호선으로 연결되어 있는 구조이다. 여기서, 마스터 디바이스(130)는 데이터를 컨트롤 하고, 다수의 슬레이브 디바이스(140, 150)들은 상기 마스터 디바이스(130)의 제어를 받는다.In general, the I2C bus protocol includes a master device 130 and a plurality of slave devices 140 and 150 having a unique address, a clock line (SCL) 110 and a data line (SDA: Serial Data Line, 120). Here, the master device 130 controls data, and the plurality of slave devices 140 and 150 are under the control of the master device 130.

또한, 상기 클럭선(SCL, 110) 과 데이터선(SDA, 120)은 각각 트랜지스터(transistor) 또는 풀업 저항(pull-up resistor)으로 구동하는 저항(160, 170)을 거쳐 VDD(Voltage Drain Drain)와 연결된다.The clock line SCL 110 and the data lines SDA and 120 are connected to a voltage drain drain (VDD) through resistors 160 and 170 driven by a transistor or a pull-up resistor, respectively. Lt; / RTI >

I2C 버스의 신호 구동 자체는 OPEN-COLLECTOR 형식으로, 로직 ‘0’에 대해서 트랜지스터(transistor)로 구동을 하고, 로직 ‘1’에 대해서는 풀업 저항(pull-up resistor)으로 구동한다. 이러한 I2C 버스의 신호 구동에 관한 자세한 내용은 도 2를 참조하여 설명한다.The I2C bus signaling itself is driven by a transistor for the logic '0', and a pull-up resistor for the logic '1', in the OPEN-COLLECTOR format. Details of signal driving of the I2C bus will be described with reference to FIG.

도 2는 일반적인 I2C 버스 시스템의 신호 구성 및 데이터 전송 절차를 설명하기 위한 도면이다.2 is a diagram for explaining a signal configuration and a data transfer procedure of a general I2C bus system.

I2C 신호는 하나의 어드레스와 한 개 이상의 데이터로 구성이 되어 있다. 일반적으로 어드레스는 7 비트의 ADDRESS(220), 1 비트의 R/W(230) 및 1 비트의 ACK(240)로 구성되고, 데이터는 8 비트의 DATA(250), 1 비트의 ACK(260)으로 구성된다.The I2C signal consists of one address and one or more data. In general, an address is composed of an ADDRESS 220 of 7 bits, a R / W 230 of 1 bit, and an ACK 240 of 1 bit, and the data is composed of 8 bits of DATA 250, 1 bit of ACK 260, .

R/W(읽기/쓰기)는 마스터 디바이스가 슬레이브 디바이스에게 데이터를 전송하기 위한 것인지(쓰기: Write), 데이터를 전송받기 위한 것인지(읽기: Read) 슬레이브 디바이스가 판별할 수 있게 해주는 신호이다.R / W (read / write) is a signal that allows the slave device to determine whether the master device is to transfer data to the slave device (write: write) or receive data (read: read).

ACK(ACKnowledge, 260, 280)은 슬레이브 디바이스가 정상 수신할 때 반송하는 신호이다.ACK (ACKnowledge, 260, 280) is a signal transmitted when the slave device normally receives.

I2C 통신의 데이터 전송절차는 도 2에 도시한 바와 같이, 시작(S: START condition, 210)-슬레이브 어드레스(ADDRESS, 220)-R/W(Read/Write, 230)-ACK(ACKnowledge, 240)-데이터(DATA, 250)-ACK(ACKnowledge, 260)-끝(P: STOP condition, 270)으로 진행된다.As shown in FIG. 2, the data transmission procedure of the I2C communication includes a start (S: START condition, 210) -slave address (ADDRESS, 220) -R / W (Read / Write, 230) (DATA, 250) -ACK (ACKnowledge, 260) - end (P: STOP condition, 270).

먼저, 마스터 디바이스가 데이터 전송 개시를 알리는 START 신호(210)를 I2C 버스상에 송신하며, 송신 대상이 되는 타겟 슬레이브 디바이스의 고유 어드레스(220)를 I2C 버스상에 송신한다.First, the master device transmits a START signal 210 notifying the start of data transmission to the I2C bus and transmits the unique address 220 of the target slave device to be transmitted to the I2C bus.

이어서, 상기 고유 어드레스(220)에 해당하는 타겟 슬레이브 디바이스는 정상적인 수신을 알리는 ACK(240) 신호를 I2C 버스 상에 송신한다.Then, the target slave device corresponding to the unique address 220 transmits an ACK 240 signal indicating normal reception on the I2C bus.

그 다음, ACK(240) 신호를 수신한 마스터 디바이스는 타겟 슬레이브 디바이스로 향하는 데이터(250)를 I2C 버스 상에 송신한다.The master device, which has received the ACK 240 signal, then transmits data 250 to the target slave device on the I2C bus.

이후, 타겟 슬레이브 디바이스는 데이터(250)를 수신하면, 이의 정상적인 수신을 알리는 ACK(260) 신호를 I2C 버스 상에 송신한다.Thereafter, when the target slave device receives the data 250, it transmits an ACK (260) signal to notify its normal reception on the I2C bus.

마스터는 ACK(260) 신호를 수신한 후, 데이터 전송 종료를 알리는 STOP 신호(270)를 I2C 버스 상에 송신한다.After receiving the ACK (260) signal, the master transmits a STOP signal (270) to the I2C bus to notify the end of data transfer.

즉, I2C에 연결되어 있는 버스 슬레이브 디바이스들은 고유의 I2C 어드레스로 구분이 되어, 자기 어드레스에 해당하는 어드레스 신호를 감지하면 그 다음 데이터에 대해서는 해당 슬레이브 디바이스가 대응을 하게 된다.That is, the bus slave devices connected to the I2C are divided into unique I2C addresses, and if the address signal corresponding to the self address is sensed, the corresponding slave device responds to the next data.

어드레스는 마스터 디바이스가 생성하며, 데이터는 ⅰ.쓰기(Write)일 경우 마스터 디바이스가 DATA를 생성하고 슬레이브 디바이스가 ACK을 보내며 ⅱ.읽기(Read)일 경우 슬레이브 디바이스가 DATA를 생성하고 마스터 디바이스가 ACK을 보낸다.The address is generated by the master device, and when the data is write, the master device generates DATA and the slave device sends ACK. Ⅱ. When the slave device generates DATA and the master device sends ACK Lt; / RTI >

I2C는 2개의 신호선(클럭선, 데이터선)만으로 여러 개의 마스터 디바이스와 슬레이브 디바이스를 지원하는 구조로 되어 있어, 제어기 내부의 반도체 부품 간의 데이터 통신을 위해 많이 쓰이고 있다.I2C has a structure that supports several master devices and slave devices with only two signal lines (clock line and data line), and is used for data communication between semiconductor parts inside the controller.

뿐만 아니라, 다른 고속 전송 프로토콜에 실려서 전송된 후 해당 수신부 내부의 로컬 I2C 버스에도 전송이 될 수 있다. 이러한 이종망으로 연결된 I2C 버스 간의 데이터 전송은 도 3을 참조하여 설명한다.In addition, it can be carried on another high-speed transmission protocol and then transmitted to the local I2C bus in the corresponding receiving unit. The data transfer between these heterogeneous I2C buses is described with reference to FIG.

도 3은 일반적인 경우 이종망으로 연결된 I2C 버스 간의 데이터 전송을 나타내는 도면이다.3 is a diagram illustrating data transmission between I2C buses connected in a heterogeneous network in general.

M0 마스터 디바이스(311)는 도메인 1(310)의 로컬 슬레이브 디바이스인 S1 내지 S3(312) 뿐만 아니라, 다른 프로토콜(340)과 M1 마스터 디바이스(321)을 통해서 도메인 2(320)의 로컬 슬레이브 디바이스인 S4 내지 S6(322)까지 Read/Write 동작을 수행할 수 있다.The M0 master device 311 is a local slave device of the domain 2 320 via the other protocol 340 and the M1 master device 321 as well as the local slave devices S1 to S3 312 of the domain 1 310 S4 to S6 (322).

예를 들어, AVM 모듈(360)은 1.5Gbps의 직렬 전송 프로토콜인 LVDS 전송 매체(390)를 통해서 카메라 모듈(370)과 연결이 되어 있는데, LVDS 전송 매체(390)에 I2C 정보를 실어서 카메라 내부의 센서나 MCU 등의 부품들을 I2C로 제어(380) 할 수 있다. 즉, LVDS 전송매체(390)는 LVDS 송신부가 I2C 신호를 받아서 LVDS로 전송한 후, LVDS 수신부의 I2C에 연결되어 있는 카메라 모듈(370)을 제어함으로써 수행한다.For example, the AVM module 360 is connected to the camera module 370 through a LVDS transmission medium 390, which is a serial transmission protocol of 1.5 Gbps. The AVM module 360 may store I2C information in the LVDS transmission medium 390, (380) can be controlled by I2C. That is, the LVDS transmission medium 390 performs the LVDS transmission by controlling the camera module 370 connected to the I2C of the LVDS receiver after the LVDS transmitter receives the I2C signal and transmits the LVDS signal to the LVDS.

하지만, 이와 같이 다른 프로토콜을 거쳐 Write 동작을 수행하는 경우 I2C 통신 특성상 수신부로부터 ACK 신호를 받은 이후, 다음 DATA나 새로운 ADDRESS 단계로 넘어가게 되는데, 이로 인해 전체적인 I2C 속도는 반으로 줄어들게 된다. 이에 관한 자세한 설명은 도 4를 참조한다.However, when the write operation is performed through the other protocol, the ACK signal is received from the receiver due to the characteristics of the I2C communication, and then the next data or the ADDRESS step is performed. As a result, the overall I2C speed is reduced by half. See FIG. 4 for a detailed description thereof.

도 4는 일반적인 경우 이종망으로 연결된 I2C 버스 간의 데이터 전송 속도 및 마스터 디바이스가 타켓 슬레이브 디바이스에 데이터를 전송하는 동작을 나타내는 도면이다.4 is a diagram illustrating a data transfer rate between an I2C bus connected to a heterogeneous network in general and an operation of a master device transmitting data to a target slave device.

도 4를 참조하면, 먼저 제1 마스터 디바이스(411)는 송신 대상이 되는 타겟 슬레이브 디바이스(422)의 고유 어드레스(441)를 I2C 버스상에 송신한다(442).4, the first master device 411 transmits a unique address 441 of the target slave device 422 to be transmitted on the I2C bus (442).

이어서, 타겟 슬레이브 디바이스(422)가 LVDS 전송매체(430)를 통해 자기 고유의 어드레스 신호를 감지하면(443), ACK 신호를 I2C 버스상에 송신하고(444), 제1 마스터 디바이스(411)는 LVDS 전송매체(430)를 통해 상기 ACK(446) 신호를 수신한다(445).Subsequently, when the target slave device 422 senses (443) its own address signal via the LVDS transmission medium 430, it transmits (444) an ACK signal on the I2C bus, and the first master device 411 And receives the ACK signal 446 through the LVDS transmission medium 430 (445).

그 다음, ACK(446) 신호를 수신한 제1 마스터 디바이스(411)는 타겟 슬레이브 디바이스(422)로 향하는 데이터(451)를 I2C 버스 상에 송신한다.The first master device 411, which has received the ACK 446 signal, then transmits data 451 to the target slave device 422 on the I2C bus.

이와 같이, ACK 신호를 받은 이후 다음 단계(데이터 전송 또는 새로운 어드레스 할당)로 넘어가는 I2C 통신 특성상, 제1 마스터 디바이스(411)가 다른 프로토콜을 거쳐 타겟 슬레이브 디바이스(422)를 제어하는 Write 동작을 수행하는 경우, 고유 어드레스(440)를 I2C 버스상에 송신하고 ACK(446) 신호를 수신하는 사이에 시간 지연이 필연적으로 발생한다(440).In this manner, the first master device 411 performs a write operation for controlling the target slave device 422 via another protocol, because the I2C communication characteristic is transferred to the next step (data transfer or new address assignment) after receiving the ACK signal A time delay inevitably occurs between transmitting the unique address 440 on the I2C bus and receiving the ACK 446 signal (440).

특히나, 마스터 디바이스가 슬레이브 디바이스에 초기화 단계에서 많은 데이터를 전송하는 동작(Write 동작)을 수행한 이후, 동작 현황을 모니터링(Read 동작) 하는 경우가 많고, 카메라 영상 시스템의 경우 부팅 시간이 문제가 되기 때문에 이를 줄일 수 있는 방안이 필요하다.Particularly, after the master device performs an operation (write operation) for transmitting a large amount of data to the slave device in the initialization step, the operation status is often monitored (read operation). In the case of the camera image system, Therefore, there is a need to reduce this.

본 발명은 이종망으로 분리된 I2C 버스 구조에서 보다 효율적인 데이터 전송이 가능한 통신 고속화 시스템 및 그 제어방법을 제공하는데 그 목적이 있다.An object of the present invention is to provide a communication speeding system and a control method thereof that enable more efficient data transmission in an I2C bus structure separated by a heterogeneous network.

특히, 본 발명은 이종망으로 분리된 I2C 버스 구조에서 필연적으로 발생하는 데이터 전송 속도 감소를 줄이기 위해 미리 ACK 신호를 전송하여 시간 지연 없이 Write 동작을 수행하는 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템 및 그 제어방법을 제공하는데 그 목적이 있다.In particular, the present invention relates to an I2C communication speedup system capable of transmitting heterogeneous network data to perform a write operation without a time delay by transmitting an ACK signal in advance in order to reduce a data transmission speed inevitably generated in an I2C bus structure separated by a heterogeneous network And a control method thereof.

본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.It is to be understood that both the foregoing general description and the following detailed description are exemplary and explanatory and are not restrictive of the invention, unless further departing from the spirit and scope of the invention as defined by the appended claims. It will be possible.

상기와 같은 과제를 해결하기 위해 본 발명의 일 실시예에 따른 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템은, 제1 마스터 디바이스; 상기 제1 마스터 디바이스와 제1 버스를 통해 연결되는 제1 슬레이브 디바이스; 및 상기 제1 슬레이브 디바이스와 제2 버스를 통해 연결되고, 제3 버스를 통해 적어도 하나의 제2 슬레이브 디바이스와 연결되는 제2 마스터 디바이스;를 포함할 수 있다. 여기서 상기 제1 마스터 디바이스가 상기 적어도 하나의 제2 슬레이브 디바이스 중 어느 하나의 타겟 슬레이브 디바이스로 전송될 복수의 데이터를 전송하는 경우, 상기 제1 슬레이브 디바이스는, 상기 제1 마스터 디바이스로부터 상기 복수의 데이터 중 제1 데이터를 제1 전송구간에서 수신하면 상기 제1 데이터에 대한 제1 ACK을 상기 타겟 슬레이브 디바이스 대신 상기 제1 마스터 디바이스로 전송하고 상기 제2 버스를 통해 상기 제2 마스터 디바이스로 상기 제1 데이터를 전송하며, 상기 제1 마스터 디바이스는, 상기 제1 ACK을 수신하는 경우 상기 제1 전송구간의 다음 전송구간인 제2 전송구간에서 상기 제1 데이터의 다음 데이터인 제2 데이터를 상기 제1 슬레이브 디바이스로 전송할 수 있다.According to an aspect of the present invention, there is provided an I2C communication speed increasing system capable of transmitting heterogeneous network data, including: a first master device; A first slave device connected to the first master device through a first bus; And a second master device connected to the first slave device via a second bus and connected to at least one second slave device via a third bus. Wherein when the first master device transmits a plurality of data to be transmitted to any one of the at least one second slave devices, the first slave device transmits the plurality of data The first master device transmits the first ACK for the first data to the first master device instead of the target slave device and the first master device transmits the first ACK for the first data to the first master device via the second bus, Wherein the first master device transmits, when receiving the first ACK, second data, which is the next data of the first data, in a second transmission interval that is a next transmission interval of the first transmission interval, To the slave device.

또한, 상기와 같은 과제를 해결하기 위해 본 발명의 일 실시예에 따른 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템의 제어방법은, 제1 슬레이브 디바이스는 제1 버스를 통해 연결된 제1 마스터 디바이스로부터 복수의 데이터 중 제1 데이터를 제1 전송구간에서 수신하는 단계; 상기 제1 슬레이브 디바이스는 상기 제1 데이터에 대한 제1 ACK을 적어도 하나의 제2 슬레이브 디바이스 중 어느 하나의 타겟 슬레이브 디바이스 대신 상기 제1 마스터 디바이스로 전송하는 단계; 상기 제1 슬레이브 디바이스는 제2 버스를 통해 제2 마스터 디바이스로 상기 제1 데이터를 전송하는 단계; 및 상기 제1 마스터 디바이스는 제1 ACK을 수신하는 경우, 상기 제1 전송구간의 다음 전송구간인 제2 전송구간에서 상기 제1 데이터의 다음 데이터인 제2 데이터를 상기 제1 슬레이브 디바이스로 전송하는 단계;를 포함할 수 있다. 여기서 상기 적어도 하나의 제2 슬레이브 디바이스는, 제3 버스를 통해 상기 제2 마스터 디바이스와 연결될 수 있다.According to another aspect of the present invention, there is provided a method of controlling an I2C communication speed-up system capable of transmitting heterogeneous network data, the method comprising: a first slave device receiving a first The method comprising: receiving first data in a first transmission interval; The first slave device transmitting a first ACK for the first data to the first master device instead of a target slave device of at least one second slave device; The first slave device transmitting the first data to a second master device via a second bus; And when the first master device receives the first ACK, transmits the second data, which is the next data of the first data, to the first slave device in a second transmission interval that is a next transmission interval of the first transmission interval Step. Wherein the at least one second slave device may be coupled to the second master device via a third bus.

본 발명의 적어도 일 실시예에 의하면, 다음과 같은 효과가 있다.According to at least one embodiment of the present invention, there are the following effects.

이종망으로 분리된 I2C 버스 구조에서 시간 지연 없이 Write 동작을 수행할 수 있으므로 제어기 간 I2C 통신이 고속화 되어, 데이터 전송 속도가 증가하고 제어 성능이 향상될 수 있다.Since I2C bus structure separated by heterogeneous network can perform write operation without time delay, I2C communication between controllers can be speeded up, data transmission speed can be increased, and control performance can be improved.

또한, LVDS 프로토콜 내 I2C의 빠른 제어로 카메라 모듈 내의 MCU 등 부품들을 삭제할 수 있으므로 원가가 절감될 수 있다.In addition, since the MCU and other components in the camera module can be deleted by the I2C quick control in the LVDS protocol, the cost can be reduced.

본 발명에서 얻은 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.The effects obtained by the present invention are not limited to the above-mentioned effects, and other effects not mentioned can be clearly understood by those skilled in the art from the following description will be.

도 1은 일반적인 I2C 버스 시스템의 회로 구성을 설명하기 위한 도면이다.
도 2는 일반적인 I2C 버스 시스템의 신호 구성 및 데이터 전송 절차를 설명하기 위한 도면이다.
도 3은 일반적인 경우 이종망으로 연결된 복수의 I2C 버스 간의 데이터 전송을 나타내는 도면이다.
도 4는 일반적인 경우 이종망으로 연결된 I2C 버스 간의 데이터 전송 속도 및 마스터 디바이스가 타켓 슬레이브 디바이스에 데이터를 전송하는 동작을 나타내는 도면이다.
도 5는 본 발명의 일 실시예에 따른 제1 슬레이브 디바이스의 내부 구조를 나타내는 도면이다.
도 6은 본 발명의 일 실시예에 따른 이종망으로 연결된 복수의 I2C 버스 간의 데이터 전송에 있어서 시간 지연 없이 데이터 전송이 이루어지는 도면이다.
도 7은 본 발명의 일 실시예에 따른 제1 슬레이브 디바이스가 특정 지연 시간을 초과하여 제2 ACK 신호를 수신하는 경우 전송 지연 플래그를 설정하는 과정을 설명하는 도면이다.
도 8은 본 발명의 일 실시예에 따른 제1 슬레이브 디바이스가 전송 완료 플래그를 설정하는 과정을 설명하는 도면이다.
도 9는 본 발명의 일 실시예에 따른 제1 슬레이브 디바이스가 전송 지연 플래그 및 전송 완료 플래그를 설정하는 순서도를 나타내는 도면이다.
도 10은 본 발명의 일 실시예에 따른 제1 마스터 디바이스가 데이터를 전송하는 동작을 나타내는 순서도이다.1 is a diagram for explaining a circuit configuration of a general I2C bus system.
2 is a diagram for explaining a signal configuration and a data transfer procedure of a general I2C bus system.
3 is a diagram illustrating data transmission between a plurality of I2C buses connected in a general case with a heterogeneous network.
4 is a diagram illustrating a data transfer rate between an I2C bus connected to a heterogeneous network in general and an operation of a master device transmitting data to a target slave device.
5 is a diagram illustrating an internal structure of a first slave device according to an embodiment of the present invention.
6 is a diagram illustrating data transmission without time delay in data transmission between a plurality of I2C buses connected to a heterogeneous network according to an embodiment of the present invention.
7 is a diagram illustrating a process of setting a transmission delay flag when a first slave device receives a second ACK signal exceeding a specific delay time according to an embodiment of the present invention.
8 is a diagram illustrating a process of setting a transmission completion flag by the first slave device according to an embodiment of the present invention.
9 is a flowchart illustrating a procedure for setting a transmission delay flag and a transmission completion flag in a first slave device according to an embodiment of the present invention.
10 is a flowchart showing an operation of transmitting data by a first master device according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings, wherein like reference numerals are used to designate identical or similar elements, and redundant description thereof will be omitted. The suffix "module" and " part "for the components used in the following description are given or mixed in consideration of ease of specification, and do not have their own meaning or role.

또한, 본 명세서에 개시된 실시 예를 설명함에 있어서 관련된 공지기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.In the following description of the embodiments of the present invention, a detailed description of related arts will be omitted when it is determined that the gist of the embodiments disclosed herein may be blurred. It is to be understood that both the foregoing general description and the following detailed description are exemplary and explanatory and are intended to provide further explanation of the invention as claimed. , ≪ / RTI > equivalents, and alternatives.

본 발명의 일 실시예에서는 이종망으로 분리된 I2C 버스 구조에서 필연적으로 발생하는 데이터 전송 속도 감소를 줄이기 위해, 시간 지연 없이 Write 동작을 수행하도록 미리 ACK 신호를 전송하는 슬레이브 디바이스를 제안한다.In an embodiment of the present invention, a slave device transmits an ACK signal in advance to perform a write operation without a time delay in order to reduce a data transmission speed inevitably generated in an I2C bus structure separated by a heterogeneous network.

이하, 첨부된 도면을 참조하여 본 실시예에 따른 슬레이브 디바이스의 내부 구조를 보다 상세히 설명하기로 한다.Hereinafter, the internal structure of the slave device according to the present embodiment will be described in more detail with reference to the accompanying drawings.

도 5는 본 발명의 일 실시예에 따른 제1 슬레이브 디바이스의 내부 구조를 나타내는 도면이다.5 is a diagram illustrating an internal structure of a first slave device according to an embodiment of the present invention.

도 5를 참조하면, 본 발명의 일 실시예에 따른 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템(500)은 제1 마스터 디바이스(510), 제1 마스터 디바이스와 제1 버스(550)를 통해 연결되는 제1 슬레이브 디바이스(520), 제1 슬레이브 디바이스와 제2 버스(560)를 통해 연결되고, 제3 버스를 통해(570) 타겟 슬레이브 디바이스(540)와 연결되는 제2 마스터 디바이스(530)를 포함할 수 있다.5, an I2C communication speedup system 500 capable of transmitting heterogeneous network data according to an embodiment of the present invention includes a first master device 510, a first master device 500, A second master device 530 connected via a third bus 570 to a target slave device 540 is connected to the first slave device 520 via a second bus 560, .

여기서, 제1 버스(550) 및 제3 버스(570)는 제1 프로토콜 기반의 버스를 포함하고, 제2 버스(560)는 제1 프로토콜과 상이한 제2 프로토콜 기반의 버스를 포함할 수 있다.Here, the first bus 550 and the third bus 570 include a first protocol-based bus, and the second bus 560 may include a second protocol-based bus that is different from the first protocol.

예컨대, 제1 프로토콜은 I2C(Inter Integrated Circuit) 프로토콜을 포함하고, 제2 프로토콜은 LVDS(Low Voltage Differential Signaling) 프로토콜을 포함할 수 있다.For example, the first protocol may include an I2C (Inter Integrated Circuit) protocol and the second protocol may include a Low Voltage Differential Signaling (LVDS) protocol.

또한, 제1 슬레이브 디바이스(520)는 제1 마스터 디바이스(510)로부터 수신한 복수의 데이터를 저장하는 버퍼부(521)를 포함할 수 있다.In addition, the first slave device 520 may include a buffer unit 521 for storing a plurality of data received from the first master device 510.

버퍼부(521)는 복수의 버퍼(521-1, 521-2, 521-3)로 구성될 수 있고, 복수의 버퍼(521-1, 521-2, 521-3)는 타겟 슬레이브 디바이스(540)로 전송될 복수의 데이터를 수신, 저장 및 송신할 수 있다.The buffer unit 521 may be composed of a plurality of buffers 521-1, 521-2 and 521-3, and the plurality of buffers 521-1, 521-2 and 521-3 may be constituted by the target slave device 540 Store, and transmit a plurality of data to be transmitted to the base station.

여기서, 복수의 버퍼 각각(521-1, 521-2, 521-3)은 단일 전송구간에 전송되는 데이터 크기에 대응될 수 있으나, 반드시 이에 한정되는 것은 아니다.Here, each of the plurality of buffers 521-1, 521-2, and 521-3 may correspond to a data size transmitted in a single transmission interval, but is not limited thereto.

그리고, 제1 슬레이브 디바이스(520)는 제1 마스터 디바이스(510)와 제1 버스(550)를 통해 I2C Read/Write 동작을 수행하므로 상호 간에 데이터를 송수신하기 위하여 제1 통신부(522)가 포함될 수 있고, 제2 마스터 디바이스(530)와 제3 버스(560)를 통해 데이터를 송수신하기 위하여 제2 통신부(523)가 포함될 수 있다.The first slave device 520 performs the I 2 C read / write operation through the first master device 510 and the first bus 550. Therefore, the first slave device 520 may include the first communication unit 522 to transmit / receive data to / And a second communication unit 523 may be included to transmit and receive data through the second master device 530 and the third bus 560.

또한, 제1 슬레이브 디바이스(520)의 제어부(527)는 내부 버퍼부(521) 및 플래그 설정(524, 525)을 제어할 수 있고, 제1 마스터 디바이스(510)로부터 수신한 데이터에 대응되는 제1 ACK 신호를 미리 송신할 수 있다.The control unit 527 of the first slave device 520 can control the internal buffer unit 521 and the flag settings 524 and 525. The control unit 527 of the first slave device 520 can control the internal buffer unit 521 and the flag settings 524 and 525, 1 ACK signal can be transmitted in advance.

이하에서는 상술한 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템(500)의 구성을 바탕으로, 제1 마스터 디바이스(510)가 Write 동작을 수행하는 방법을 보다 상세히 설명한다.Hereinafter, a method for the first master device 510 to perform a write operation will be described in detail based on the configuration of the I2C communication speed increasing system 500 capable of transmitting the heterogeneous network data.

먼저, 제1 마스터 디바이스(510)가 송신 대상이 되는 타겟 슬레이브 디바이스(540)로 전송될 데이터를 I2C 버스(550)상에 송신하는 경우, 제1 슬레이브 디바이스(520)는 내부의 버퍼부(521)를 이용하여 제1 마스터 디바이스로(510)부터 상기 데이터를 수신할 수 있다.First, when the first master device 510 transmits data to be transmitted to the target slave device 540 to be transmitted on the I2C bus 550, the first slave device 520 transmits the data to be transmitted to the internal buffer unit 521 ) To the first master device (510).

이어서, 제1 슬레이브 디바이스(520)가 정상적인 수신을 알리는 제1 ACK 신호를 I2C 버스(550)상에 송신하면, 제1 마스터 디바이스(510)가 제1 ACK 신호를 수신할 수 있다.Then, when the first slave device 520 transmits a first ACK signal indicating normal reception on the I2C bus 550, the first master device 510 can receive the first ACK signal.

제1 슬레이브 디바이스(520)는 제1 마스터 디바이스(510)로부터 데이터를 수신하면, 제2 버스(560)를 통해 제2 마스터 디바이스(530)로 데이터를 전송할 수 있다.The first slave device 520 may transmit data to the second master device 530 via the second bus 560 upon receiving the data from the first master device 510.

다음에, 제2 마스터 디바이스(530)는 제2 버스(560)를 통해 전송 받은 데이터를 I2C 버스(570)상에 송신하고, 타겟 슬레이브 디바이스(540)는 제2 마스터 디바이스(530)가 I2C 버스(570)상에 송신한 데이터를 성공적으로 수신하면 정상적인 수신을 알리는 제2 ACK 신호를 I2C 버스(570)상에 송신할 수 있다.The second master device 530 then transmits the data received via the second bus 560 to the I2C bus 570 and the target slave device 540 transmits the data received via the second bus 560 to the second master device 530 via the I2C bus 570. [ The second ACK signal indicating the normal reception can be transmitted on the I2C bus 570 when the data transmitted on the I2C bus 570 is successfully received.

그러면, 제2 마스터 디바이스(530)가 제2 ACK 신호를 수신하고, 제1 슬레이브 디바이스(520)는 제2 마스터 디바이스(530)가 제2 버스(560)를 통해 전송한 제2 ACK 신호를 수신할 수 있다.Then the second master device 530 receives the second ACK signal and the first slave device 520 receives the second ACK signal transmitted by the second master device 530 via the second bus 560 can do.

그리고, 제1 슬레이브 디바이스(520)는 제2 ACK 신호를 기 설정된 특정 지연 시간을 초과하여 수신한 경우 해당 제2 ACK 신호에 대응되는 데이터에 대한 전송 지연 플래그(524)를 설정할 수 있다.If the first slave device 520 receives the second ACK signal exceeding the predetermined delay time, the first slave device 520 may set the transmission delay flag 524 for the data corresponding to the second ACK signal.

제1 슬레이브 디바이스(520)는, 버퍼부(521)에 저장된 복수의 데이터 중 전송 지연 플래그(524)가 설정되지 않은 제1 데이터를 삭제하고, 버퍼부(521)에 잔여 데이터가 없으면 전송 완료 플래그(525)를 설정할 수 있다. 제1 슬레이브 디바이스는 상기 전송 지연 플래그 또는 전송 완료 플래그가 설정되면 인터럽트 형태로 제1 마스터 디바이스에 정보를 줄 수 있다.The first slave device 520 deletes the first data for which the transmission delay flag 524 is not set among the plurality of pieces of data stored in the buffer section 521. If there is no remaining data in the buffer section 521, (525). The first slave device can give information to the first master device in the form of an interrupt when the transmission delay flag or the transmission completion flag is set.

다음으로, 상술한 제1 슬레이브 디바이스의 내부 구조를 바탕으로 이종망으로 연결된 I2C 버스 간의 데이터 전송에 있어서, 시간 지연 없이 Write 동작을 수행하는 과정을 도 6을 참조하여 설명한다.Next, a process of performing a write operation without time delay in data transmission between I2C buses connected to heterogeneous networks based on the internal structure of the first slave device will be described with reference to FIG.

도 6은 본 발명의 일 실시예에 따른 이종망으로 연결된 복수의 I2C 버스 간의 데이터 전송에 있어서 시간 지연 없이 데이터 전송이 이루어지는 도면이다.6 is a diagram illustrating data transmission without time delay in data transmission between a plurality of I2C buses connected to a heterogeneous network according to an embodiment of the present invention.

우선, 제1 마스터 디바이스(611)가 시간 지연 없이 타겟 슬레이브 디바이스(622)로 전송될 복수의 데이터를 송신하는 Write 동작 과정을 설명한다.First, a write operation process in which the first master device 611 transmits a plurality of data to be transmitted to the target slave device 622 without time delay will be described.

제1 마스터 디바이스(611)는 송신 대상이 되는 타겟 슬레이브 디바이스(622)의 고유 어드레스(641)를 제1 전송구간(640)에서 I2C 버스상에 송신하는 경우(642), 제1 슬레이브 디바이스(612)는 내부의 버퍼부를 이용하여 제1 마스터 디바이스로(611)부터 상기 고유 어드레스(641)를 수신할 수 있다.When the first master device 611 transmits 642 the unique address 641 of the target slave device 622 to be transmitted on the I2C bus in the first transmission period 640 (642), the first slave device 612 May receive the unique address 641 from the first master device 611 using an internal buffer unit.

이어서, 제1 슬레이브 디바이스(612)가 정상적인 수신을 알리는 제1 ACK 신호를 I2C 버스상에 송신하면(643), 제1 마스터 디바이스(611)는 제1 전송구간(640)에서 제1 ACK 신호를 수신할 수 있다.Subsequently, when the first slave device 612 transmits a first ACK signal indicating normal reception on the I2C bus (643), the first master device 611 transmits a first ACK signal in the first transmission period 640 .

제1 마스터 디바이스(611)가 상기 제1 ACK 신호를 수신하면, 송신 대상이 되는 타겟 슬레이브 디바이스(622)로 전송될 복수의 데이터 중 제1 데이터(651)를 제1 전송구간(640)의 다음 전송구간인 제2 전송구간(650)에서 I2C 버스상에 송신할 수 있다(652).When the first master device 611 receives the first ACK signal, the first data 651 of a plurality of data to be transmitted to the target slave device 622 to be transmitted is transmitted to the next slave device 622 (652) on the I2C bus in the second transmission period 650, which is the transmission period.

즉, 제1 슬레이브 디바이스(612)는 내부의 버퍼부를 이용하여 타겟 슬레이브 디바이스(622)의 고유 어드레스(641)를 수신하고, 미리 제1 ACK 신호(643)를 제1 마스터 디바이스(611)로 송신함으로써, 제1 마스터 디바이스(611)는 타겟 슬레이브(622)로 전송될 복수의 데이터를 송신하는 Write 동작을 시간 지연 없이 수행할 수 있다.That is, the first slave device 612 receives the unique address 641 of the target slave device 622 using the internal buffer unit and transmits the first ACK signal 643 to the first master device 611 in advance The first master device 611 can perform a write operation for transmitting a plurality of data to be transmitted to the target slave 622 without delay.

다음으로, 이하에서는 제1 슬레이브 디바이스(612)가 제2 ACK 신호를 수신하는 동작을 상세히 설명한다.Hereinafter, the operation of the first slave device 612 receiving the second ACK signal will be described in detail.

먼저, 제1 슬레이브 디바이스(612)는 제1 마스터 디바이스(611)로부터 제1 전송구간(640)에서 타겟 슬레이브 디바이스(622)의 고유 어드레스(641)를 수신하면, 제2 버스(630)를 통해 제2 마스터 디바이스(621)로 상기 고유 어드레스를 전송할 수 있다(644).The first slave device 612 receives the unique address 641 of the target slave device 622 in the first transmission period 640 from the first master device 611 and transmits the unique address 641 of the target slave device 622 via the second bus 630 The unique address may be transmitted to the second master device 621 (644).

이어서, 제2 마스터 디바이스(621)가 I2C 버스상에 송신한 고유 어드레스를 타겟 슬레이브 디바이스(622)가 성공적으로 수신하면(645), 정상적인 수신을 알리는 제2 ACK 신호를 I2C 버스상에 송신할 수 있다(646).Subsequently, when the target slave device 622 successfully receives 645 the unique address transmitted by the second master device 621 on the I2C bus, the second slave device 622 can transmit a second ACK signal on the I2C bus informing the normal reception (646).

그러면, 제2 마스터 디바이스(621)가 제2 ACK 신호를 수신하고, 제1 슬레이브 디바이스(612)는 제2 마스터 디바이스(621)가 제2 버스(630)를 통해 전송한 제2 ACK 신호를 수신할 수 있다(647).Then, the second master device 621 receives the second ACK signal, and the first slave device 612 receives the second ACK signal transmitted by the second master device 621 via the second bus 630 (647).

이후, 제2 전송구간(650)에서 제1 마스터 디바이스(611)가 제1 데이터(651)를 I2C 버스상에 송신한 경우, 제1 슬레이브 디바이스(612)는 상술한 과정을 동일하게 수행함으로써, 제2 ACK 신호를 수신할 수 있다.When the first master device 611 transmits the first data 651 on the I2C bus in the second transmission period 650, the first slave device 612 performs the same process as described above, And receive a second ACK signal.

다만, 제1 슬레이브 디바이스(612)는 특정 지연 시간을 초과하여 제2 ACK 신호를 수신하는 경우, 에러로 판단할 수 있는 후속 조치가 필요할 수 있다.However, if the first slave device 612 receives the second ACK signal after exceeding the specific delay time, it may be necessary to take a follow-up action to determine the error.

이에 관한 자세한 설명은 도 7을 참조하여 설명한다.A detailed description thereof will be described with reference to FIG.

도 7은 본 발명의 일 실시예에 따른 제1 슬레이브 디바이스가 특정 지연 시간을 초과하여 제2 ACK 신호를 수신하는 경우 전송 지연 플래그를 설정하는 과정을 설명하는 도면이다.7 is a diagram illustrating a process of setting a transmission delay flag when a first slave device receives a second ACK signal exceeding a specific delay time according to an embodiment of the present invention.

제1 슬레이브 디바이스(712)의 내부에는 타겟 슬레이브(722)가 I2C 버스상에 송신한 제2 ACK 신호를 특정 지연 시간을 초과하여 수신하는 경우, 에러로 판단할 수 있는 지연 시간 기준 값(740, 750)이 미리 설정될 수 있다.In the first slave device 712, when the target slave 722 receives the second ACK signal transmitted on the I2C bus in excess of the specific delay time, the delay time reference value 740, 750 can be preset.

먼저 제1 전송구간에서 제1 마스터 디바이스(711)가 송신한 타겟 슬레이브 디바이스(722)의 고유 어드레스(741)에 대한 제1 슬레이브 디바이스(712)의 제2 ACK 신호 수신을 살펴본다.First, the reception of the second ACK signal of the first slave device 712 with respect to the unique address 741 of the target slave device 722 transmitted by the first master device 711 in the first transmission period is examined.

타겟 슬레이브 디바이스(722)는 제2 마스터 디바이스(721)가 I2C 버스상에 송신한 고유 어드레스(741)를 성공적으로 수신하면, 정상적인 수신을 알리는 제2 ACK 신호를 I2C 버스상에 송신하고, 제1 슬레이브 디바이스(712)는 제2 마스터 디바이스(721)가 제2 버스(730)를 통해 전송한 제2 ACK 신호를 수신할 수 있다(742).When the second master device 721 successfully receives the unique address 741 transmitted on the I2C bus, the target slave device 722 transmits a second ACK signal indicating normal reception on the I2C bus, The slave device 712 may receive 742 a second ACK signal transmitted by the second master device 721 via the second bus 730.

이때, 제1 슬레이브 디바이스(712)는 내부에 기 설정된 특정 지연 시간 기준 값(T1, 740) 이내에 제2 ACK 신호를 수신하므로(741), 전송 지연 플래그를 설정하지 않는다(771).At this time, since the first slave device 712 receives the second ACK signal within a predetermined delay time reference value (T1, 740) set in advance (741), the transmission delay flag is not set (771).

그리고, 제1 전송구간의 다음 전송구간인 제2 전송구간에서 제1 마스터 디바이스(711)가 송신한 복수의 데이터 중 제1 데이터스(751)에 대한 제1 슬레이브 디바이스(712)의 제2 ACK 신호 수신을 살펴본다.Of the plurality of data transmitted by the first master device 711 in the second transmission interval that is the next transmission interval of the first transmission interval, a second ACK of the first slave device 712 with respect to the first data slot 751 Look at the signal reception.

타겟 슬레이브 디바이스(722)는 제2 마스터 디바이스(721)가 I2C 버스상에 송신한 제1 데이터(751)를 성공적으로 수신하면, 정상적인 수신을 알리는 제2 ACK 신호를 I2C 버스상에 송신하고, 제1 슬레이브 디바이스(712)는 제2 마스터 디바이스(721)가 제2 버스(730)를 통해 전송한 제2 ACK 신호를 수신할 수 있다(752).When the second master device 721 successfully receives the first data 751 transmitted on the I2C bus, the target slave device 722 transmits a second ACK signal indicating normal reception on the I2C bus, 1 slave device 712 may receive 752 a second ACK signal transmitted by the second master device 721 via the second bus 730. [

이때, 제1 슬레이브 디바이스(712)는 내부에 기 설정된 특정 지연 시간 기준 값(T2, 750)을 초과하여 제2 ACK 신호를 수신하므로(751), 전송 지연 플래그를 설정한다(772).At this time, the first slave device 712 receives the second ACK signal exceeding the preset specific delay time reference value (T2, 750) (751) and sets the transmission delay flag (772).

상기 전송 지연 플래그가 설정되면(772), 제1 슬레이브 디바이스(712)는 제2 버스(730)를 통해 제2 마스터 디바이스(721)로 향하는 제2 데이터의 전송을 중단한다(760).If the transmission delay flag is set 772, the first slave device 712 stops transmitting the second data to the second master device 721 via the second bus 730 (760).

상술한 바와 같이, 제1 슬레이브 디바이스가 전송 지연 플래그를 설정하면, 제1 마스터 디바이스는 상기 전송 지연 플래그를 검출하여 후속 조치를 취할 수 있고, 이에 관한 설명은 도 10을 참조하여 후술하기로 한다.As described above, when the first slave device sets the transmission delay flag, the first master device can detect the transmission delay flag and take subsequent actions, and a description thereof will be given later with reference to FIG.

그리고, 전송 지연 플래그가 설정되지 않으면 제1 슬레이브 디바이스는 버퍼부에 저장된 잔여 데이터 존부를 판단하여 전송 완료 플래그를 설정할 수 있다. 이에 관한 설명은 이하에서 상세히 설명한다.If the transmission delay flag is not set, the first slave device can determine the remaining data area stored in the buffer and set the transmission completion flag. The description thereof will be described in detail below.

도 8은 본 발명의 일 실시예에 따른 제1 슬레이브 디바이스가 전송 완료 플래그를 설정하는 과정을 설명하는 도면이다.8 is a diagram illustrating a process of setting a transmission completion flag by the first slave device according to an embodiment of the present invention.

우선, 제1 마스터 디바이스가 타겟 슬레이브 디바이스로 제1 데이터 및 제2 데이터만 전송한다고 가정한다. 이는 도 8에 따른 예시적인 것으로 타겟 슬레이브 디바이스로 전송될 데이터는 N개의 데이터 일 수 있다.First, it is assumed that the first master device transmits only the first data and the second data to the target slave device. This is an example according to FIG. 8, and the data to be transmitted to the target slave device may be N data.

여기서, 제1 슬레이브 디바이스(812)의 제2 ACK 신호 수신 과정은 도 6을 참조하여 상술하였는바, 이하에서는 이에 관한 설명은 생략하고 제1 슬레이브 디바이스(812)가 제2 ACK 신호를 수신한 이후의 동작 과정을 보다 상세히 설명한다.Hereinafter, the process of receiving the second ACK signal of the first slave device 812 has been described with reference to FIG. 6. Hereinafter, description thereof will be omitted. After the first slave device 812 receives the second ACK signal Will be described in more detail.

먼저, 제1 슬레이브 디바이스(812)는 제1 전송구간에서 타겟 슬레이브 디바이스(822)의 고유 어드레스(841)에 대한 정상적인 수신을 알리는 제2 ACK 신호를 기 설정된 특정 지연 시간 기준 값(T1, 840) 이내에 수신하므로(842), 상기 제2 ACK 신호에 대응되는 고유 어드레스에 대한 전송 지연 플래그를 설정하지 않는다(871).The first slave device 812 transmits a second ACK signal indicating a normal reception of the unique address 841 of the target slave device 822 in the first transmission period to a predetermined specific delay time reference value T1 840, (842), the transmission delay flag for the unique address corresponding to the second ACK signal is not set (871).

그러면, 제1 슬레이브 디바이스(812)는 버퍼부에 저장된 복수의 데이터 중 전송 지연 플래그가 설정되지 않은 고유 어드레스를 삭제할 수 있다.Then, the first slave device 812 can delete a unique address in which a transmission delay flag is not set among a plurality of data stored in the buffer unit.

그리고, 제1 슬레이브 디바이스(812)는 제1 전송구간의 다음 전송구간인 제2 전송구간에서 타겟 슬레이브 디바이스(822)에 전송될 제1 데이터(851)에 대한 정상적인 수신을 알리는 제2 ACK 신호를 기 설정된 특정 지연 시간 기준 값(T1, 850) 이내에 수신하므로(852), 상기 제2 ACK 신호에 대응되는 제1 데이터에 대한 전송 지연 플래그를 설정하지 않는다(872).The first slave device 812 transmits a second ACK signal informing normal reception of the first data 851 to be transmitted to the target slave device 822 in the second transmission period that is the next transmission interval of the first transmission interval (852), the transmission delay flag for the first data corresponding to the second ACK signal is not set (872) because it is received within the preset specific delay time reference value (T1, 850).

그러면, 제1 슬레이브 디바이스(812)는 버퍼부에 저장된 복수의 데이터 중 전송 지연 플래그가 설정되지 않은 제1 데이터를 삭제할 수 있다.Then, the first slave device 812 can delete the first data for which the transmission delay flag is not set among the plurality of data stored in the buffer unit.

다음으로, 제1 슬레이브 디바이스(812)는 제2 전송구간의 다음 전송구간인 제3 전송구간에서 타겟 슬레이브 디바이스(822)에 전송될 제2 데이터(861)에 대한 정상적인 수신을 알리는 제2 ACK 신호를 기 설정된 특정 지연 시간 기준 값(T1, 860) 이내에 수신하므로(862), 상기 제2 ACK 신호에 대응되는 제2 데이터에 대한 전송 지연 플래그를 설정하지 않는다(873).Next, the first slave device 812 transmits a second ACK signal 822 indicating normal reception of the second data 861 to be transmitted to the target slave device 822 in the third transmission period, which is the next transmission period of the second transmission period, (862) within a predetermined delay time reference value (T1, 860), the transmission delay flag for the second data corresponding to the second ACK signal is not set (873).

그러면, 제1 슬레이브 디바이스(812)는 버퍼부에 저장된 복수의 데이터 중 전송 지연 플래그가 설정되지 않은 제2 데이터를 삭제할 수 있다.Then, the first slave device 812 can delete the second data in which the transmission delay flag is not set among the plurality of data stored in the buffer unit.

이후, 제1 슬레이브 디바이스(812)는 버퍼부에 잔여 데이터가 존재하는지 판단하여, 상기 버퍼부에 잔여 데이터가 없으면 전송 완료 플래그(881)를 설정할 수 있다.Thereafter, the first slave device 812 determines whether there is remaining data in the buffer unit, and if there is no remaining data in the buffer unit, the first slave device 812 can set the transmission completion flag 881.

즉, 제1 슬레이브 디바이스(812)는 타겟 슬레이브 디바이스(822)로 전송될 복수의 데이터 전부에 대한 전송 지연 플래그(870)가 설정되지 않으면, 상기 복수의 데이터 전부에 대한 전송이 완료되었음을 알리는 전송 완료 플래그(880)를 설정할 수 있다.That is, if the transmission delay flag 870 for all of a plurality of data to be transmitted to the target slave device 822 is not set, the first slave device 812 transmits a transmission completion notification indicating completion of transmission of all of the plurality of data Flag 880 can be set.

이하에서는, 제1 슬레이브 디바이스 관점에서 수행되는 Write 동작을 상세히 설명한다.Hereinafter, a write operation performed from the viewpoint of the first slave device will be described in detail.

도 9는 본 발명의 일 실시예에 따른 제1 슬레이브 디바이스가 전송 지연 플래그 및 전송 완료 플래그를 설정하는 순서도를 나타내는 도면이다.9 is a flowchart illustrating a procedure for setting a transmission delay flag and a transmission completion flag in a first slave device according to an embodiment of the present invention.

우선, 제1 슬레이브 디바이스는 제1 마스터 디바이스가 타겟 슬레이브 디바이스로 전송할 복수의 데이터 및 타겟 슬레이브 고유 어드레스를 내부 버퍼부에 저장할 수 있다(S910).First, the first slave device may store a plurality of data and a target slave unique address to be transmitted to the target slave device by the first master device in the internal buffer unit (S910).

그리고, 제1 슬레이브 디바이스는 제2 버스를 통해 제2 마스터 디바이스로 상기 고유 어드레스 및 복수의 데이터를 전송하고, 타겟 슬레이브 디바이스는 제2 마스터 디바이스가 I2C 버스상에 송신한 상기 고유 어드레스 및 복수의 데이터를 수신할 수 있다(S920).The first slave device transmits the unique address and the plurality of data to the second master device via the second bus and the target slave device transmits the unique address and the plurality of data transmitted from the second master device on the I2C bus (S920).

이후, 제1 슬레이브 디바이스는 타겟 슬레이브 디바이스가 I2C 버스상에 송신한 고유 어드레스 및 복수의 데이터에 대한 정상적인 수신을 알리는 제2 ACK 신호 수신 여부를 판단할 수 있다(S930).Then, the first slave device can determine whether the target slave device has received the unique address transmitted on the I2C bus and a second ACK signal indicating normal reception of the plurality of data (S930).

만약, 제1 슬레이브 디바이스가 제2 ACK 신호를 수신하면(S930의 "예"경로), 제1 슬레이브 디바이스는 내부 버퍼부에 저장된 잔여 데이터가 존재하는지 여부를 판단할 수 있다(S940).If the first slave device receives the second ACK signal (YES in S930), the first slave device can determine whether the remaining data stored in the internal buffer exists (S940).

판단 결과 잔여 데이터가 존재하면(S940의 "예"경로), 타겟 슬레이브 디바이스에 데이터를 전송하는 I2C Write 동작이 다시 수행될 수 있다(S920).If there is remaining data (YES in S940), the I2C write operation for transferring data to the target slave device can be performed again (S920).

그리고, 판단 결과 잔여 데이터가 존재하지 않으면(S940의 "아니오"경로), 데이터 전송이 완료되었음을 알리는 전송 완료 플래그를 설정할 수 있다(S950).As a result of the determination, if there is no remaining data (NO in S940), a transmission completion flag indicating that data transmission is completed can be set (S950).

또한, 제1 슬레이브 디바이스가 제2 ACK 신호를 수신하지 않으면(S930의 "아니오"경로), 기 설정된 특정 지연 시간 기준 값을 초과하였는지 여부를 판단할 수 있다(S960).If the first slave device does not receive the second ACK signal (NO in S930), the first slave device can determine whether the predetermined delay time reference value has been exceeded (S960).

판단 결과 아직 기 설정된 특정 지연 시간 기준 값을 초과하지 않은 경우(S960의 "아니오"경로), 다시 제2 ACK 신호 수신 여부를 판단할 수 있다(S930).If the determination result does not exceed the preset specific delay time reference value (NO in S960), it is determined whether or not the second ACK signal is received again (S930).

그러나, 판단 결과 이미 기 설정된 특정 지연 시간 기준 값을 초과한 경우(S960의 "예"경로), 전송 지연 플래그를 설정할 수 있다(S970).However, if it is determined in step S960 that the predetermined delay time reference value has already been exceeded (YES in S960), the transmission delay flag can be set (S970).

제1 슬레이브 디바이스는 상기 전송 지연 플래그 또는 전송 완료 플래그가 설정되면 인터럽트 형태로 제1 마스터 디바이스에 정보를 줄 수 있다(S980).When the transmission delay flag or the transmission completion flag is set, the first slave device can give information to the first master device in the form of an interrupt (S980).

이하에서는, 이하에서는, 제1 마스터 디바이스 관점에서 수행되는 Write 동작을 상세히 설명한다.Hereinafter, the write operation performed from the viewpoint of the first master device will be described in detail.

도 10은 본 발명의 일 실시예에 따른 제1 마스터 디바이스가 데이터를 전송하는 동작을 나타내는 순서도이다.10 is a flowchart showing an operation of transmitting data by a first master device according to an embodiment of the present invention.

우선, 제1 마스터 디바이스는 타겟 슬레이브 디바이스로 전송될 데이터를 전송할 수 있다(S1010).First, the first master device can transmit data to be transmitted to the target slave device (S1010).

이후 타겟 슬레이브로 전송될 데이터가 N개인 경우, 상기 N개의 데이터가 모두 전송되었는지 여부를 판단할 수 있다(S1020).If there is N data to be transmitted to the target slave, it may be determined whether all the N data have been transmitted (S1020).

만약, N개의 데이터가 아직 전송되지 않은 경우(S1020의 "아니오"경로), 다시 타겟 슬레이브 디바이스로 전송될 데이터를 전송할 수 있다(S1010).If N pieces of data have not yet been transmitted (No in S1020), data to be transmitted to the target slave device may be transmitted again (S1010).

N개의 데이터를 모두 전송한 경우(S1020의 "예"경로), 제1 슬레이브 디바이스의 내부를 모니터링하여 플래그를 검출할 수 있다(S1030).If all of the N data have been transmitted (Yes in S1020), the flag can be detected by monitoring the inside of the first slave device (S1030).

만약, 제1 마스터 디바이스가 제1 슬레이브 디바이스가 설정한 전송 지연 플래그를 검출하면(S1040의 "예"경로), 제1 슬레이브 디바이스의 내부 버퍼부에 저장된 N개의 데이터를 삭제하고 다시 상기 N개의 데이터를 재전송할 수 있다(S1010).If the first master device detects the transmission delay flag set by the first slave device (YES in S1040), N data stored in the internal buffer of the first slave device is deleted and the N data (S1010).

또한, 제1 마스터 디바이스는 상기 전송 지연 플래그를 검출하면, 에러 처리 할 수 있다.Further, when the first master device detects the transmission delay flag, it can perform error processing.

만약, 제1 마스터 디바이스가 전송 지연 플래그 및 전송 완료 플래그를 검출하지 못한 경우(S1040의 "아니오" 및 S1050의 "아니오"경로), 다시 제1 슬레이브 디바이스의 내부를 모니터링하여 플래그를 검출할 수 있다(S1030).If the first master device fails to detect the transmission delay flag and the transmission completion flag ("NO" in S1040 and "NO" in S1050), the first master device can monitor the inside of the first slave device again to detect the flag (S1030).

제1 마스터 디바이스가 제1 슬레이브 디바이스가 설정한 전송 완료 플래그를 검출하면(S1040의 "아니오" 및 S1050의 "예"경로), 후속 데이터 전송 처리를 수행할 수 있다.When the first master device detects the transmission completion flag set by the first slave device ("NO" in S1040 and "Yes" route in S1050), the first master device can perform the subsequent data transfer process.

상기 후속 데이터는 적어도 하나의 타겟 슬레이브 디바이스가 가지는 고유 어드레스 및 상기 적어도 하나의 타겟 슬레이브에 전송될 복수의 데이터를 포함할 수 있다.The subsequent data may include a unique address of the at least one target slave device and a plurality of data to be transmitted to the at least one target slave.

전술한 본 발명은, 프로그램이 기록된 매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 매체는, 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 컴퓨터가 읽을 수 있는 매체의 예로는, HDD(Hard Disk Drive), SSD(Solid State Disk), SDD(Silicon Disk Drive), ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장 장치 등이 있다.The present invention described above can be embodied as computer-readable codes on a medium on which a program is recorded. The computer readable medium includes all kinds of recording devices in which data that can be read by a computer system is stored. Examples of the computer readable medium include a hard disk drive (HDD), a solid state disk (SSD), a silicon disk drive (SDD), a ROM, a RAM, a CD-ROM, a magnetic tape, a floppy disk, .

따라서, 상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 본 발명의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 본 발명의 등가적 범위 내에서의 모든 변경은 본 발명의 범위에 포함된다.Accordingly, the above description should not be construed in a limiting sense in all respects and should be considered illustrative. The scope of the present invention should be determined by rational interpretation of the appended claims, and all changes within the scope of equivalents of the present invention are included in the scope of the present invention.

Claims (23)

제1 마스터 디바이스;
상기 제1 마스터 디바이스와 제1 버스를 통해 연결되는 제1 슬레이브 디바이스; 및
상기 제1 슬레이브 디바이스와 제2 버스를 통해 연결되고, 제3 버스를 통해 적어도 하나의 제2 슬레이브 디바이스와 연결되는 제2 마스터 디바이스;
를 포함하고,
상기 제1 마스터 디바이스가 상기 적어도 하나의 제2 슬레이브 디바이스 중 어느 하나의 타겟 슬레이브 디바이스로 전송될 복수의 데이터를 전송하는 경우,
상기 제1 슬레이브 디바이스는,
상기 제1 마스터 디바이스로부터 상기 복수의 데이터 중 제1 데이터를 제1 전송구간에서 수신하면, 상기 제1 데이터에 대한 제1 ACK을 상기 타겟 슬레이브 디바이스 대신 상기 제1 마스터 디바이스로 전송하고, 상기 제2 버스를 통해 상기 제2 마스터 디바이스로 상기 제1 데이터를 전송하며,
상기 제1 마스터 디바이스는,
상기 제1 ACK을 수신하는 경우, 상기 제1 전송구간의 다음 전송구간인 제2 전송구간에서 상기 제1 데이터의 다음 데이터인 제2 데이터를 상기 제1 슬레이브 디바이스로 전송하는, 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템.A first master device;
A first slave device connected to the first master device through a first bus; And
A second master device connected to the first slave device via a second bus and connected to at least one second slave device via a third bus;
Lt; / RTI >
When the first master device transmits a plurality of pieces of data to be transmitted to any one of the at least one second slave devices,
Wherein the first slave device comprises:
When receiving the first data of the plurality of data from the first master device in a first transmission period, transmits a first ACK for the first data to the first master device instead of the target slave device, Transferring the first data to the second master device via a bus,
Wherein the first master device comprises:
When receiving the first ACK, transmitting a second data, which is the next data of the first data, to the first slave device in a second transmission interval that is a next transmission interval of the first transmission interval, Possible I2C communication speedup system. 제1 항에 있어서,
상기 제1 버스 및 상기 제3 버스는, 제1 프로토콜 기반의 버스를 포함하고,
상기 제2 버스는, 상기 제1 프로토콜과 상이한 제2 프로토콜 기반의 버스를 포함하는, 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템.The method according to claim 1,
Wherein the first bus and the third bus comprise a first protocol based bus,
Wherein the second bus comprises a second protocol based bus different from the first protocol. 제2 항에 있어서,
상기 제1 프로토콜은, I2C 프로토콜을 포함하고,
상기 제2 프로토콜은, LVDS 프로토콜을 포함하는, 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템.3. The method of claim 2,
Wherein the first protocol comprises an I2C protocol,
And the second protocol includes an LVDS protocol, wherein the heterogeneous network data transmission is possible. 제1 항에 있어서,
상기 제1 슬레이브 디바이스는,
상기 제1 마스터 디바이스로부터 수신한 상기 복수의 데이터를 저장하는 버퍼부;
를 포함하는, 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템.The method according to claim 1,
Wherein the first slave device comprises:
A buffer unit for storing the plurality of data received from the first master device;
The I2C communication speed-up system capable of heterogeneous network data transmission. 제4 항에 있어서,
상기 버퍼부는,
복수의 버퍼를 포함하고,
상기 복수의 버퍼 각각은 단일 전송구간에 전송되는 데이터 크기에 대응되는, 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템.5. The method of claim 4,
The buffer unit includes:
A plurality of buffers,
Wherein each of the plurality of buffers corresponds to a data size transmitted in a single transmission period. 제5 항에 있어서,
상기 제2 마스터 디바이스는,
상기 제1 데이터를 성공적으로 수신한 상기 적어도 하나의 제2 슬레이브로부터 제2 ACK을 수신하며,
상기 제1 슬레이브 디바이스는,
상기 제2 버스를 통해 상기 제2 마스터 디바이스로부터 상기 제2 ACK을 수신하고, 기 설정된 특정 지연 시간을 초과하여 상기 제2 ACK을 수신하는 경우 전송 지연 플래그를 설정하는, 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템.6. The method of claim 5,
Wherein the second master device comprises:
Receiving a second ACK from the at least one second slave that successfully received the first data,
Wherein the first slave device comprises:
Receiving a second ACK from the second master device via the second bus and setting a transmission delay flag when receiving the second ACK in excess of a predetermined specific delay time, Communication speedup system. 제6 항에 있어서,
상기 전송 지연 플래그가 설정된 경우,
상기 제1 슬레이브 디바이스는, 상기 제2 마스터 디바이스로 상기 제2 데이터의 전송을 중단하는, 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템.The method according to claim 6,
When the transmission delay flag is set,
Wherein the first slave device stops transmission of the second data to the second master device, wherein the heterogeneous network data transmission is possible. 제6 항에 있어서,
상기 전송 지연 플래그가 설정되지 않은 경우,
상기 제1 슬레이브 디바이스는,
상기 제1 전송구간에서 상기 버퍼부에 저장된 상기 제1 데이터를 삭제하고, 상기 버퍼부에 잔여 데이터가 존재하는지 판단하여 상기 잔여 데이터가 없으면 전송 완료 플래그를 설정하는, 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템.The method according to claim 6,
If the transmission delay flag is not set,
Wherein the first slave device comprises:
Wherein the first data stored in the buffer unit is deleted in the first transmission period, and whether a remaining data is present in the buffer unit is set and a transmission completion flag is set if there is no remaining data, Speeding system. 제8 항에 있어서,
상기 제1 마스터 디바이스는,
상기 제1 슬레이브 디바이스로 상기 복수의 데이터를 전송하면, 상기 전송 지연 플래그 및 상기 전송 완료 플래그 중 적어도 하나를 검출하는, 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템.9. The method of claim 8,
Wherein the first master device comprises:
Wherein at least one of the transmission delay flag and the transmission completion flag is detected when the plurality of data is transmitted to the first slave device. 제9 항에 있어서,
상기 제1 마스터 디바이스는,
상기 전송 지연 플래그를 검출하면 상기 버퍼부에 저장된 상기 복수의 데이터를 삭제하고 상기 제1 슬레이브 디바이스로 상기 복수의 데이터를 재전송 처리 및 에러 처리 중 적어도 하나를 포함하는, 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템.10. The method of claim 9,
Wherein the first master device comprises:
And a second slave device which transmits the data to the first slave device, wherein the first slave device deletes the plurality of data stored in the buffer unit when the transmission delay flag is detected and transmits at least one of retransmission processing and error processing to the first slave device Speeding system. 제9 항에 있어서,
상기 제1 마스터 디바이스는,
상기 전송 완료 플래그가 설정되면, 후속 데이터 전송 처리를 수행하는, 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템.10. The method of claim 9,
Wherein the first master device comprises:
And when the transmission completion flag is set, performs subsequent data transmission processing. 제1 슬레이브 디바이스는 제1 버스를 통해 연결된 제1 마스터 디바이스로부터 복수의 데이터 중 제1 데이터를 제1 전송구간에서 수신하는 단계;
상기 제1 슬레이브 디바이스는 상기 제1 데이터에 대한 제1 ACK을 적어도 하나의 제2 슬레이브 디바이스 중 어느 하나의 타겟 슬레이브 디바이스 대신 상기 제1 마스터 디바이스로 전송하는 단계;
상기 제1 슬레이브 디바이스는 제2 버스를 통해 제2 마스터 디바이스로 상기 제1 데이터를 전송하는 단계; 및
상기 제1 마스터 디바이스는 제1 ACK을 수신하는 경우, 상기 제1 전송구간의 다음 전송구간인 제2 전송구간에서 상기 제1 데이터의 다음 데이터인 제2 데이터를 상기 제1 슬레이브 디바이스로 전송하는 단계;
를 포함하고,
상기 적어도 하나의 제2 슬레이브 디바이스는,
제3 버스를 통해 상기 제2 마스터 디바이스와 연결되는, 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템의 제어방법.Wherein the first slave device comprises: receiving first data of a plurality of data from a first master device connected through a first bus in a first transmission period;
The first slave device transmitting a first ACK for the first data to the first master device instead of a target slave device of at least one second slave device;
The first slave device transmitting the first data to a second master device via a second bus; And
When the first master device receives the first ACK, transmitting the second data, which is the next data of the first data, to the first slave device during a second transmission interval that is a next transmission interval of the first transmission interval ;
Lt; / RTI >
Wherein the at least one second slave device comprises:
And the second master device is connected to the second master device via a third bus. 제12 항에 있어서,
상기 제1 버스 및 상기 제3 버스는, 제1 프로토콜 기반의 버스를 포함하고,
상기 제2 버스는, 상기 제1 프로토콜과 상이한 제2 프로토콜 기반의 버스를 포함하는, 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템의 제어방법.13. The method of claim 12,
Wherein the first bus and the third bus comprise a first protocol based bus,
Wherein the second bus comprises a second protocol-based bus that is different from the first protocol. 제13 항에 있어서,
상기 제1 프로토콜은, I2C 프로토콜을 포함하고,
상기 제2 프로토콜은, LVDS 프로토콜을 포함하는, 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템의 제어방법.14. The method of claim 13,
Wherein the first protocol comprises an I2C protocol,
Wherein the second protocol includes an LVDS protocol, wherein heterogeneous network data transmission is possible. 제12 항에 있어서,
상기 제1 슬레이브 디바이스가 상기 제1 마스터 디바이스로부터 수신한 상기 복수의 데이터를 버퍼부에 저장하는 단계;
를 더 포함하는, 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템의 제어방법.13. The method of claim 12,
Storing the plurality of data received from the first master device in the buffer unit by the first slave device;
Further comprising the steps of: receiving the data from the I2C communication network; 제15 항에 있어서,
상기 버퍼부는,
복수의 버퍼를 포함하고,
상기 복수의 버퍼 각각은 단일 전송구간에 전송되는 데이터 크기에 대응되는, 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템의 제어방법.16. The method of claim 15,
The buffer unit includes:
A plurality of buffers,
Wherein each of the plurality of buffers is capable of transmitting heterogeneous network data corresponding to a size of data transmitted in a single transmission period. 제16 항에 있어서,
상기 제2 마스터 디바이스는 상기 제1 데이터를 성공적으로 수신한 상기 적어도 하나의 제2 슬레이브로부터 제2 ACK을 수신하는 단계;
상기 제1 슬레이브 디바이스는 상기 제2 버스를 통해 상기 제2 마스터 디바이스로부터 제2 ACK을 수신하는 단계; 및
상기 제1 슬레이브 디바이스는 기 설정된 특정 지연 시간을 초과하여 상기 제2 ACK을 수신하는 경우 전송 지연 플래그를 설정하는 단계;
를 더 포함하는, 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템의 제어방법.17. The method of claim 16,
The second master device receiving a second ACK from the at least one second slave that has successfully received the first data;
The first slave device receiving a second ACK from the second master device via the second bus; And
Setting a transmission delay flag when the first slave device receives the second ACK exceeding a predetermined specific delay time;
Further comprising the steps of: receiving the data from the I2C communication network; 제17 항에 있어서,
상기 전송 지연 플래그가 설정되면, 상기 제1 슬레이브 디바이스는 상기 제2 마스터 디바이스로 상기 제2 데이터의 전송을 중단하는 단계;
를 더 포함하는, 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템의 제어방법.18. The method of claim 17,
When the transmission delay flag is set, the first slave device stops transmitting the second data to the second master device;
Further comprising the steps of: receiving the data from the I2C communication network; 제17 항에 있어서,
상기 전송 지연 플래그가 설정되지 않으면, 상기 제1 슬레이브 디바이스는 상기 제1 전송구간에서 상기 버퍼부에 저장된 상기 제1 데이터를 삭제하는 단계; 및
상기 제1 슬레이브 디바이스는 상기 버퍼부에 잔여 데이터가 없으면 전송 완료 플래그를 설정하는 단계;
를 더 포함하는, 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템의 제어방법.18. The method of claim 17,
If the transmission delay flag is not set, the first slave device deletes the first data stored in the buffer unit during the first transmission period; And
The first slave device setting a transmission completion flag if there is no remaining data in the buffer unit;
Further comprising the steps of: receiving the data from the I2C communication network; 제19 항에 있어서,
상기 제1 마스터 디바이스는 상기 제1 슬레이브 디바이스로 상기 복수의 데이터를 전송하면, 상기 전송 지연 플래그 및 상기 전송 완료 플래그 중 적어도 하나를 검출하는 단계;
를 더 포함하는, 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템의 제어방법.20. The method of claim 19,
Detecting at least one of the transmission delay flag and the transmission completion flag when the first master device transmits the plurality of data to the first slave device;
Further comprising the steps of: receiving the data from the I2C communication network; 제20 항에 있어서,
제1 마스터 디바이스는 상기 전송 지연 플래그를 검출하면 상기 버퍼부에 저장된 상기 복수의 데이터를 삭제하는 단계; 및
상기 제1 마스터 디바이스는 상기 제1 슬레이브 디바이스로 상기 복수의 데이터를 재전송 처리 및 에러 처리 중 적어도 하나를 수행하는 단계;
를 더 포함하는, 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템의 제어방법.21. The method of claim 20,
When the first master device detects the transmission delay flag, deleting the plurality of data stored in the buffer unit; And
The first master device performing at least one of retransmission processing and error processing of the plurality of data to the first slave device;
Further comprising the steps of: receiving the data from the I2C communication network; 제20 항에 있어서,
상기 제1 마스터 디바이스는 상기 전송 완료 플래그를 검출하면 후속 데이터 전송 처리를 수행하는 단계;
를 더 포함하는, 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템의 제어방법.21. The method of claim 20,
When the first master device detects the transmission completion flag, performing a subsequent data transmission process;
Further comprising the steps of: receiving the data from the I2C communication network; 제12항 내지 제22항 중 어느 한 항에 따른 이종망 데이터 전송이 가능한 I2C 통신 고속화 시스템의 제어방법을 실행시키기 위한 프로그램을 기록한 컴퓨터 해독 가능 기록 매체.A computer-readable recording medium on which a program for executing a control method of an I2C communication speed-up system capable of heterogeneous network data transmission according to any one of claims 12 to 22 is recorded.
KR1020170067679A 2017-05-31 2017-05-31 I2c speed-up communication system and controlling method for transmitting data using heterogeneous protocols KR102368600B1 (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113711192A (en) * 2019-05-16 2021-11-26 欧姆龙株式会社 Information processing apparatus

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002049576A (en) * 2000-06-12 2002-02-15 Altera Corp Bus architecture for system mounted on chip
KR20070009250A (en) * 2005-07-15 2007-01-18 삼성전자주식회사 Communication system
KR20080064601A (en) * 2007-01-05 2008-07-09 삼성전자주식회사 Method for compensating propagation delay of tri-state bidirectional bus and semiconductor device using the same
JP4447892B2 (en) * 2002-11-25 2010-04-07 エルエスアイ コーポレーション Data communication system and method incorporating multi-core communication module
KR101442485B1 (en) * 2014-06-12 2014-09-25 (주)포위즈시스템 System and method for transmitting data
JP2014534686A (en) * 2011-10-05 2014-12-18 アナログ・デバイシズ・インコーポレーテッド Two-wire communication system for high-speed data and power distribution

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002049576A (en) * 2000-06-12 2002-02-15 Altera Corp Bus architecture for system mounted on chip
JP4447892B2 (en) * 2002-11-25 2010-04-07 エルエスアイ コーポレーション Data communication system and method incorporating multi-core communication module
KR20070009250A (en) * 2005-07-15 2007-01-18 삼성전자주식회사 Communication system
KR20080064601A (en) * 2007-01-05 2008-07-09 삼성전자주식회사 Method for compensating propagation delay of tri-state bidirectional bus and semiconductor device using the same
JP2014534686A (en) * 2011-10-05 2014-12-18 アナログ・デバイシズ・インコーポレーテッド Two-wire communication system for high-speed data and power distribution
KR101442485B1 (en) * 2014-06-12 2014-09-25 (주)포위즈시스템 System and method for transmitting data

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113711192A (en) * 2019-05-16 2021-11-26 欧姆龙株式会社 Information processing apparatus
EP3971721A4 (en) * 2019-05-16 2023-07-05 OMRON Corporation Information processing device
US11734206B2 (en) 2019-05-16 2023-08-22 Omron Corporation Information processing device
CN113711192B (en) * 2019-05-16 2024-06-21 欧姆龙株式会社 Information processing apparatus

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