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KR20180130092A - Organic light emitting diode display - Google Patents

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KR20180130092A
KR20180130092A KR1020180149530A KR20180149530A KR20180130092A KR 20180130092 A KR20180130092 A KR 20180130092A KR 1020180149530 A KR1020180149530 A KR 1020180149530A KR 20180149530 A KR20180149530 A KR 20180149530A KR 20180130092 A KR20180130092 A KR 20180130092A
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pixel
electrode
semiconductor layer
layer
contact hole
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KR1020180149530A
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현주희
방현철
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삼성디스플레이 주식회사
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Publication date
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Abstract

The present invention relates to an organic light emitting display device which comprises: a substrate; a pixel unit which includes a first pixel and a second pixel that are placed in a first row on the substrate, and a third pixel and a fourth pixel that are placed in a second row adjacent to the first row and are placed in the same column as the first pixel and the second pixel, respectively; a scan line and a previous scan line which apply a scan signal and a previous scan signal to the pixel unit; a data line and an operation voltage line which cross the scan line and the previous scan line and apply a data signal and an operation voltage to the pixel unit, respectively; and a common initialization voltage line which is placed between the first and second pixels and the third and fourth pixels, is commonly connected to the pixel unit, and applies initialization voltage. Therefore, the organic light emitting display device can increase an aperture ratio because of not forming an initialization contact hole at every pixel by forming one common initialization contact hole connected to the entire pixel unit at a position surrounded by the pixel unit and by placing one initialization voltage line connected to the one common initialization contact hole.

Description

유기 발광 표시 장치{ORGANIC LIGHT EMITTING DIODE DISPLAY}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to an organic light-

본 발명은 유기 발광 표시 장치에 관한 것이다.The present invention relates to an organic light emitting display.

유기 발광 표시 장치는 두 개의 전극과 그 사이에 위치하는 유기 발광층을 포함하며, 하나의 전극으로부터 주입된 전자(electron)와 다른 전극으로부터 주입된 정공(hole)이 유기 발광층에서 결합하여 여기자(exciton)를 형성하고, 여기자가 에너지를 방출하면서 발광한다.An organic light emitting display includes two electrodes and an organic light emitting layer disposed therebetween. Electrons injected from one electrode and holes injected from the other electrode are combined in an organic light emitting layer to form excitons. And the excitons emit energy and emit light.

이러한 유기 발광 표시 장치의 하나의 화소에는 복수개의 스위칭 박막 트랜지스터를 형성하여 구동 박막 트랜지스터의 문턱 전압의 불균일 및 유기 발광 소자의 열화를 보상한다. 이 때, 구동 박막 트랜지스터를 초기화시키는 초기화 전압은 초기화 전압선을 통해 구동 박막 트랜지스터에 인가된다.A plurality of switching thin film transistors are formed in one pixel of the organic light emitting display so as to compensate for unevenness of the threshold voltage of the driving thin film transistor and deterioration of the organic light emitting element. At this time, the initialization voltage for initializing the driving thin film transistor is applied to the driving thin film transistor through the initialization voltage line.

또한, 최근 유기 발광 표시 장치의 시인성을 향상시키기 위해 시인성이 우수한 녹색 화소를 하나 더 배치한 4색 화소의 유기 발광 표시 장치가 적용되고 있으며, 4색 화소는 스트라이프 타입(stripe type), 바둑판 타입 또는 펜타일 타입(pentile type)으로 다양하게 배치된다.In order to improve the visibility of the organic light emitting display device, a four-color pixel organic light emitting display device in which one green pixel having excellent visibility is arranged is applied. The four color pixels are stripe type, And are arranged in various shapes such as a pentile type.

특히, 바둑판 타입의 4색 화소의 유기 발광 표시 장치에서는 어느 한 행에 배치된 2개의 화소와 인접한 행에 배치된 2개의 화소에 각각 초기화 전압선이 형성되며, 이 경우 초기화 전압선과 각 화소의 구동 박막 트랜지스터를 연결하기 위한 초기화 접촉구가 각 화소마다 형성되어야 한다.In particular, in an organic light emitting display device of a checkerboard type four-color pixel, initializing voltage lines are formed in two pixels arranged in a row and in two pixels arranged in a row adjacent to each other. In this case, An initialization contact for connecting the transistors must be formed for each pixel.

그러나, 고해상도의 유기 발광 표시 장치에서는 화소의 크기가 작아짐에 따라 각 화소마다 형성되는 초기화 접촉구에 의해 스토리지 캐패시터(Storage Capacitor)를 형성하기 위한 공간이 작아지게 되며, 각 화소마다 형성되는 초기화 접촉구에 의해 개구율도 저하된다.However, in a high-resolution organic light emitting diode display device, as the size of a pixel becomes smaller, a space for forming a storage capacitor becomes smaller due to an initialization contact hole formed for each pixel, The aperture ratio is also lowered.

본 발명은 전술한 배경 기술의 문제점을 해결하기 위한 것으로서, 스토리지 캐패시턴스를 증가시키면서 개구율을 향상시킬 수 있는 유기 발광 표시 장치에 관한 것이다.SUMMARY OF THE INVENTION The present invention is directed to an organic light emitting diode display capable of increasing an aperture ratio while increasing storage capacitance.

본 발명의 일 실시예에 따른 유기 발광 표시 장치는 기판, 상기 기판 위의 제1 행에 배치되어 있는 제1 화소 및 제2 화소, 상기 제1 행에 인접한 제2 행에 배치되어 있으며 상기 제1 화소 및 제2 화소와 동일한 열에 각각 배치되어 있는 제3 화소 및 제4 화소를 포함하는 화소 유닛, 상기 화소 유닛에 스캔 신호 및 이전 스캔 신호를 각각 인가하는 스캔선 및 이전 스캔선, 상기 스캔선 및 이전 스캔선과 교차하며 상기 화소 유닛에 데이터 신호 및 구동 전압을 각각 인가하는 데이터선 및 구동 전압선, 상기 제1 화소 및 제2 화소와 상기 제3 화소 및 제4 화소사이에 배치되어 있으며 상기 화소 유닛에 공통으로 연결되어 있으며 초기화 전압을 인가하는 공통 초기화 전압선을 포함할 수 있다.An organic light emitting diode display according to an embodiment of the present invention includes a substrate, first and second pixels arranged in a first row on the substrate, a second row arranged in a second row adjacent to the first row, A pixel unit including a third pixel and a fourth pixel arranged in the same column as the pixel and the second pixel, a scan line and a previous scan line respectively applying a scan signal and a previous scan signal to the pixel unit, A data line and a driving voltage line intersecting the previous scan line and applying a data signal and a driving voltage to the pixel unit, respectively, and a data line and a driving voltage line arranged between the first pixel and the second pixel and between the third pixel and the fourth pixel, And may include a common initialization voltage line connected in common and applying an initialization voltage.

상기 데이터선 및 구동 전압선과 동일한 층에 형성되어 있으며 상기 화소 유닛에 둘러싸여 있는 접촉구 연결 전극, 상기 데이터선, 구동 전압선 및 접촉구 연결 전극을 덮고 있는 보호막을 더 포함하고, 상기 공통 초기화 전압선은 상기 보호막 위에 형성되어 있으며, 상기 공통 초기화 전압선은 상기 보호막 중 상기 화소 유닛에 둘러싸여 있는 공통 초기화 접촉구를 통해 상기 접촉구 연결 전극과 연결되어 있을 수 있다.And a protective layer covering the contact hole connecting electrode, the data line, the driving voltage line, and the contact hole connecting electrode formed on the same layer as the data line and the driving voltage line and surrounded by the pixel unit, And the common initialization voltage line may be connected to the contact hole connecting electrode through a common initialization contact hole surrounded by the pixel unit of the protective film.

상기 기판 위에 형성되어 있으며 상기 접촉구 연결 전극과 중첩하고 있는 접촉구 연결 반도체층, 상기 접촉구 연결 반도체층 위에 형성되어 있는 접촉구 게이트 절연막, 상기 접촉구 게이트 절연막 위에 형성되어 있는 상기 이전 스캔선과 상기 접촉구 연결 전극 사이에 형성되어 있는 층간 절연막을 더 포함할 수 있다.A contact hole connecting semiconductor layer formed on the substrate and overlapped with the contact hole connecting electrode, a contact hole gate insulating film formed on the contact hole connecting semiconductor layer, the previous scan line formed on the contact hole gate insulating film, And an interlayer insulating film formed between the contact hole connecting electrodes.

상기 접촉구 연결 반도체층은 상기 층간 절연막에 형성되어 있는 보조 접촉구를 통해 상기 접촉구 연결 전극과 연결되어 있을 수 있다.The contact hole connecting semiconductor layer may be connected to the contact hole connecting electrode through an auxiliary contact hole formed in the interlayer insulating film.

상기 접촉구 연결 반도체층은 상기 제1 화소, 제2 화소, 제3 화소 및 제4 화소에 각각 형성되어 있는 초기화 박막 트랜지스터와 연결되어 있을 수 있다.The contact hole connecting semiconductor layer may be connected to the initial thin film transistor formed in each of the first pixel, the second pixel, the third pixel and the fourth pixel.

상기 스캔선은 상기 제1 화소 및 제2 화소에 제1 스캔 신호를 인가하는 제1 스캔선, 상기 제3 화소 및 제4 화소에 제2 스캔 신호를 인가하는 제2 스캔선을 포함하고, 상기 제1 스캔선과 제2 스캔선은 상기 공통 초기화 전압선을 기준으로 이격되어 있을 수 있다.Wherein the scan line includes a first scan line for applying a first scan signal to the first pixel and a second pixel, and a second scan line for applying a second scan signal to the third pixel and the fourth pixel, The first scan line and the second scan line may be spaced apart from each other with respect to the common initialization voltage line.

상기 이전 스캔선은 상기 제1 화소 및 제2 화소에 제1 이전 스캔 신호를 인가하는 제1 이전 스캔선, 상기 제3 화소 및 제4 화소에 제2 이전 스캔 신호를 인가하는 제2 이전 스캔선을 포함하고, 상기 제1 이전 스캔선과 상기 제2 이전 스캔선은 서로 인접하여 있을 수 있다.The previous scan line includes a first previous scan line for applying a first previous scan signal to the first and second pixels, a second previous scan line for applying a second previous scan signal to the third and fourth pixels, And the first previous scan line and the second previous scan line may be adjacent to each other.

상기 데이터 전압선은 상기 제1 화소 및 제3 화소에 제1 데이터 신호를 인가하는 제1 데이터선, 상기 제2 화소 및 제4 화소에 제2 데이터 신호를 인가하는 제2 데이터선을 포함하고, 상기 제1 데이터선과 상기 제2 데이터선은 상기 공통 초기화 접촉구를 기준으로 대칭되어 위치하고 있을 수 있다.Wherein the data voltage line includes a first data line for applying a first data signal to the first pixel and a third pixel and a second data line for applying a second data signal to the second pixel and the fourth pixel, The first data line and the second data line may be located symmetrically with respect to the common initialization contact.

상기 구동 전압선은 상기 제1 화소 및 제3 화소에 제1 구동 전압을 인가하는 제1 구동 전압선, 상기 제2 화소 및 제4 화소에 제2 구동 전압을 인가하는 제2 구동 전압선을 포함하고, 상기 제1 구동 전압선과 상기 제2 구동 전압선은 상기 공통 초기화 접촉구를 기준으로 대칭되어 위치하고 있을 수 있다.Wherein the driving voltage line includes a first driving voltage line for applying a first driving voltage to the first pixel and a third pixel, a second driving voltage line for applying a second driving voltage to the second pixel and the fourth pixel, The first drive voltage line and the second drive voltage line may be located symmetrically with respect to the common initialization contact.

상기 제1 화소 및 제2 화소는 상기 공통 초기화 전압선을 기준으로 상기 제3 화소 및 제4 화소와 대칭되어 있을 수 있다.The first pixel and the second pixel may be symmetric with respect to the third pixel and the fourth pixel with reference to the common initialization voltage line.

상기 제1 화소 및 제3 화소는 상기 공통 초기화 접촉구를 기준으로 각각 제2 화소 및 제4 화소와 대칭되어 있을 수 있다.The first pixel and the third pixel may be symmetric with the second pixel and the fourth pixel with respect to the common initialization contact, respectively.

본 발명에 따르면, 화소 유닛에 의해 둘러싸이는 위치에 화소 유닛과 모두 연결되는 하나의 공통 초기화 접촉구를 형성하고, 하나의 공통 초기화 접촉구에 연결되는 하나의 초기화 전압선을 배치함으로써, 각 화소마다 초기화 접촉구를 형성하지 않게 되어 개구율을 향상시킬 수 있다. According to the present invention, by forming one common initialization contact that is all connected to the pixel unit at a position surrounded by the pixel unit and arranging one initialization voltage line connected to one common initialization contact, The contact hole is not formed and the aperture ratio can be improved.

또한, 각 화소마다 초기화 접촉구를 형성하지 않아도 되므로 스토리지 캐패시터를 형성할 수 있는 공간을 확보할 수 있다. In addition, since an initialization contact hole is not required for each pixel, a space for forming a storage capacitor can be secured.

따라서, 화소의 크기를 작게 할 수 있으므로 고해상도의 유기 발광 표시 장치에 적용하기 용이하다. Therefore, since the size of the pixel can be reduced, it is easy to apply to a high-resolution organic light emitting display device.

도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 하나의 화소의 등가 회로도이다.
도 2는 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 화소 유닛의 배치도이다.
도 3은 도 2의 유기 발광 표시 장치를 III-III선을 따라 자른 단면도이다.
도 4는 도 2의 유기 발광 표시 장치의 공통 초기화 접촉구 부분을 확대 도시한 배치도이다.
도 5는 도 2 및 도 4의 V-V선을 따라 자른 단면도이다.1 is an equivalent circuit diagram of one pixel of an organic light emitting display according to an embodiment of the present invention.
2 is a layout diagram of a pixel unit of an OLED display according to an embodiment of the present invention.
FIG. 3 is a cross-sectional view of the organic light emitting diode display of FIG. 2 taken along line III-III.
4 is an enlarged view showing a common initialization contact portion of the organic light emitting diode display of FIG.
5 is a cross-sectional view taken along the line VV in Figs. 2 and 4. Fig.

이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. The present invention may be embodied in many different forms and is not limited to the embodiments described herein.

본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.In order to clearly illustrate the present invention, parts not related to the description are omitted, and the same or similar components are denoted by the same reference numerals throughout the specification.

또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.In addition, since the sizes and thicknesses of the respective components shown in the drawings are arbitrarily shown for convenience of explanation, the present invention is not necessarily limited to those shown in the drawings.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.In the drawings, the thickness is enlarged to clearly represent the layers and regions. In the drawings, for the convenience of explanation, the thicknesses of some layers and regions are exaggerated. Whenever a portion such as a layer, film, region, plate, or the like is referred to as being "on" or "on" another portion, it includes not only the case where it is "directly on" another portion but also the case where there is another portion in between.

그러면 본 발명의 일 실시예에 따른 유기 발광 표시 장치에 대하여 도 1 내지 도 5를 참고로 상세하게 설명한다.An organic light emitting display according to an embodiment of the present invention will now be described in detail with reference to FIGS. 1 to 5. FIG.

도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 하나의 화소의 등가 회로도이다.1 is an equivalent circuit diagram of one pixel of an organic light emitting display according to an embodiment of the present invention.

도 1에 도시한 바와 같이, 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 하나의 화소는 복수의 신호선(121, 122, 123, 171, 172, 193), 복수의 신호선에 연결되어 있는 복수개의 박막 트랜지스터(T1, T2, T3, T4, T5, T6), 캐패시터(Cst, Cb) 및 유기 발광 다이오드(organic light emitting diode, OLED)를 포함한다.1, one pixel of an organic light emitting display according to an exemplary embodiment of the present invention includes a plurality of signal lines 121, 122, 123, 171, 172, and 193, a plurality (TFTs) T1, T2, T3, T4, T5, and T6, capacitors Cst and Cb, and an organic light emitting diode (OLED).

박막 트랜지스터는 구동 박막 트랜지스터(driving thin film transistor)(T1), 스위칭 박막 트랜지스터(switching thin film transistor)(T2), 보상 박막 트랜지스터(T3), 초기화 박막 트랜지스터(T4), 제1 발광 제어 박막 트랜지스터(T5) 및 제2 발광 제어 박막 트랜지스터(T6)를 포함하며, 캐패시터(Cst, Cb)는 스토리지 캐패시터(storage capacitor)(Cst) 및 부스팅 캐패시터(boosting capacitor)(Cb)를 포함한다.The thin film transistor includes a driving thin film transistor T1, a switching thin film transistor T2, a compensation thin film transistor T3, an initial thin film transistor T4, T5 and a second emission control TFT T6. The capacitors Cst and Cb include a storage capacitor Cst and a boosting capacitor Cb.

신호선은 스캔 신호(Sn)를 전달하는 스캔선(121), 초기화 박막 트랜지스터(T4)에 이전 스캔 신호(Sn-1)를 전달하는 이전 스캔선(122), 제1 발광 제어 박막 트랜지스터(T5) 및 제2 발광 제어 박막 트랜지스터(T6)에 발광 제어 신호(En)를 전달하는 발광 제어선(123), 스캔선(121)과 교차하며 데이터 신호(Dm)를 전달하는 데이터선(171), 구동 전압(ELVDD)을 전달하며 데이터선(171)과 거의 평행하게 형성되어 있는 구동 전압선(172), 구동 박막 트랜지스터(T1)를 초기화하는 초기화 전압(Vint)을 전달하는 공통 초기화 전압선(193)을 포함한다. The signal line includes a scan line 121 for transmitting a scan signal Sn, a previous scan line 122 for transferring a previous scan signal Sn-1 to the initialization thin film transistor T4, a first emission control TFT T5, A light emitting control line 123 for transmitting a light emission control signal En to the second light emitting control thin film transistor T6, a data line 171 for crossing the scan line 121 and transmitting the data signal Dm, A common initializing voltage line 193 for transmitting a voltage ELVDD and transmitting an initializing voltage Vint for initializing the driving thin film transistor T1 and a driving voltage line 172 formed substantially in parallel with the data line 171 do.

스위칭 박막 트랜지스터(T2)의 게이트 전극은 스캔선(121)과 연결되어 있고, 스위칭 박막 트랜지스터(T2)의 소스 전극은 데이터선(171)과 연결되어 있으며, 스위칭 박막 트랜지스터(T2)의 드레인 전극은 구동 박막 트랜지스터(T1)의 소스 전극 및 구동 전압선(172)과 전기적으로 연결되어 있다. 스위칭 박막 트랜지스터(T2)는 스캔선(121)을 통해 전달받은 스캔 신호에 따라 스위칭 동작을 수행한다. The gate electrode of the switching TFT T2 is connected to the scan line 121. The source electrode of the switching TFT T2 is connected to the data line 171. The drain electrode of the switching TFT T2 is connected to the scan line 121, And is electrically connected to the source electrode and the driving voltage line 172 of the driving thin film transistor T1. The switching TFT T2 performs a switching operation according to a scan signal transmitted through the scan line 121. [

구동 박막 트랜지스터(T1)는 스위칭 박막 트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호를 전달받아 유기 발광 소자(OLED)에 구동 전류를 공급한다.The driving thin film transistor T1 receives a data signal according to the switching operation of the switching thin film transistor T2 and supplies driving current to the organic light emitting element OLED.

구동 박막 트랜지스터(T1)의 게이트 전극은 스토리지 캐패시터(Cst)의 일단과 연결되어 있고, 스토리지 캐패시터(Cst)의 타단은 구동 전압선(172)과 연결되어 있다. 그리고, 스위칭 박막 트랜지스터(T2)의 게이트 전극은 부스팅 캐패시터(Cb)의 일단과 연결되어 있고, 부스팅 캐패시터(Cb)의 타단은 구동 박막 트랜지스터(T1)의 게이트 전극과 연결되어 있다. The gate electrode of the driving thin film transistor T1 is connected to one end of the storage capacitor Cst and the other end of the storage capacitor Cst is connected to the driving voltage line 172. [ The gate electrode of the switching TFT T2 is connected to one end of the boosting capacitor Cb and the other end of the boosting capacitor Cb is connected to the gate electrode of the driving TFT T1.

구동 박막 트랜지스터(T1)의 드레인 전극은 유기 발광 다이오드(OLED)의 애노드(anode)와 전기적으로 연결된다. 그리고 유기 발광 다이오드(OLED)의 캐소드(cathode)는 공통 전압(ELVSS)과 연결되어 있다. 이에, 유기 발광 다이오드(OLED)는 구동 박막 트랜지스터(T1)로부터 구동 전류를 전달받아 발광함으로써 영상을 표시한다.The drain electrode of the driving thin film transistor T1 is electrically connected to the anode of the organic light emitting diode OLED. And the cathode of the organic light emitting diode OLED is connected to the common voltage ELVSS. Thus, the organic light emitting diode OLED receives a driving current from the driving thin film transistor T1 and emits light to display an image.

이하에서 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 한 화소의 구체적인 동작 과정을 상세히 설명한다.Hereinafter, a detailed operation of one pixel of the OLED display according to an embodiment of the present invention will be described in detail.

우선, 이전 스캔선(122)을 통해 전달되는 이전 스캔 신호(Sn-1)에 따라 초기화 박막 트랜지스터(T4)가 온 상태인 동안, 스토리지 캐패시터(Cst)의 일단 및 구동 박막 트랜지스터(T1)의 게이트 전극에 초기화 전압(Vint)이 공급된다.The reset transistor T4 is turned on in response to the previous scan signal Sn-1 transmitted through the previous scan line 122 while one end of the storage capacitor Cst and the gate of the drive thin film transistor T1 The initializing voltage Vint is supplied to the electrode.

다음으로, 스캔선(121)을 통해 전달되는 스캔 신호(Sn)에 따라 스위칭 박막 트랜지스터(T2) 및 보상 박막 트랜지스터(T3)가 턴 온(turn on) 된다. 스위칭 박막 트랜지스터(T2) 및 보상 박막 트랜지스터(T3)가 온 상태인 동안, 데이터선(171)을 통해 전달되는 데이터 신호(Dm)는 구동 박막 트랜지스터(T1)의 소스 전극에 전달되고, 구동 박막 트랜지스터(T1)는 다이오드 연결된다. 그러면, 구동 박막 트랜지스터(T1)의 게이트 전극 및 소스 전극에는 데이터 전압에서 구동 박막 트랜지스터(T1)의 문턱 전압만큼 차감된 전압이 인가된다.The switching TFT T2 and the compensation TFT T3 are turned on in response to the scan signal Sn transmitted through the scan line 121. [ The data signal Dm transferred through the data line 171 is transferred to the source electrode of the driving thin film transistor T1 while the switching thin film transistor T2 and the compensating thin film transistor T3 are on, (T1) is diode-connected. Then, the gate electrode and the source electrode of the driving thin film transistor T1 are applied with a voltage which is subtracted from the data voltage by the threshold voltage of the driving thin film transistor T1.

그 다음으로, 발광 제어선(123)을 통해 전달되는 발광 제어 신호(En)에 의해 제1 발광 제어 박막 트랜지스터(T5) 및 제2 발광 제어 박막 트랜지스터(T6)가 턴 온 되고, 스캔선(121)을 통해 전달되는 스캔 신호(Sn)의 상승에 의해 구동 박막 트랜지스터(T1)의 게이트 전극에 걸리는 전압은 부스팅된다.The first emission control thin film transistor T5 and the second emission control thin film transistor T6 are turned on by the emission control signal En transmitted through the emission control line 123, The voltage applied to the gate electrode of the driving TFT T1 is boosted by the rise of the scan signal Sn.

제1 발광 제어 박막 트랜지스터(T5) 및 제2 발광 제어 박막 트랜지스터(T6)가 온 상태인 동안, 구동 박막 트랜지스터(T1)의 소스 전극에 구동 전압선(172)의 구동 전압(ELVDD)이 공급되고, 구동 박막 트랜지스터(T1)에는 게이트 전극과 소스 전극 사이에 걸리는 전압간의 전압차에 따른 구동 전류가 흐른다. 구동 전류는 온 상태인 제2 발광 제어 박막 트랜지스터(T6)를 통해 유기 발광 다이오드(OLED)의 애노드에 전달되어 유기 발광 다이오드(OLED)는 발광한다.The driving voltage ELVDD of the driving voltage line 172 is supplied to the source electrode of the driving thin film transistor T1 while the first emission control thin film transistor T5 and the second emission control thin film transistor T6 are on, A driving current flows according to a voltage difference between the voltages applied between the gate electrode and the source electrode in the driving thin film transistor T1. The driving current is transmitted to the anode of the organic light emitting diode OLED through the second emission control TFT T6 in the ON state, and the organic light emitting diode OLED emits light.

그러면 도 1에 도시한 유기 발광 표시 장치의 하나의 화소가 4개 배치된 화소 유닛의 상세 구조에 대하여 도 2 내지 도 5를 도 1과 함께 참고하여 상세하게 설명한다.The detailed structure of the pixel unit in which one pixel of the organic light emitting diode display device shown in FIG. 1 is disposed will be described in detail with reference to FIG. 2 to FIG. 5 together with FIG.

도 2는 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 화소 유닛의 배치도이고, 도 3은 도 2의 유기 발광 표시 장치를 III-III선을 따라 자른 단면도이다. FIG. 2 is a layout diagram of a pixel unit of an organic light emitting diode display according to an embodiment of the present invention, and FIG. 3 is a cross-sectional view taken along a line III-III of FIG.

도 2 및 도 3에 도시한 바와 같이, 본 발명의 일 실시예에 따른 유기 발광 표시 장치는 기판(110), 기판(110) 위에 형성되어 있으며 4색 화소로 이루어진 화소 유닛(R, Ga, B, Gb), 화소 유닛(R, Ga, B, Gb)에 스캔 신호(Sn) 및 이전 스캔 신호(Sn-1)를 각각 인가하며 행 방향을 따라 형성되어 있는 스캔선(121) 및 이전 스캔선(122), 스캔선(121) 및 이전 스캔선(122)과 교차하고 있으며 화소 유닛(R, Ga, B, Gb)에 데이터 신호(Dm) 및 구동 전압(ELVDD)을 각각 인가하는 데이터선(171) 및 구동 전압선(172), 화소 유닛(R, Ga, B, Gb) 사이에 배치되어 행 방향을 따라 형성되어 있으며 화소 유닛(R, Ga, B, Gb)에 공통으로 초기화 전압(Vint)을 인가하는 공통 초기화 전압선(193)을 포함한다. 2 and 3, an organic light emitting display according to an exemplary embodiment of the present invention includes a substrate 110, pixel units (R, Ga, B) formed of four color pixels, And the scan signal line Sn and the previous scan signal Sn-1 are applied to the pixel units R, Ga, B and Gb, respectively, A data line Dm intersecting the scan line 122, the scan line 121 and the previous scan line 122 and applying a data signal Dm and a drive voltage ELVDD to the pixel units R, Ga, B, Ga, B, and Gb and is formed along the row direction and is commonly connected to the pixel units R, Ga, B, and Gb, and the initialization voltage Vint is applied to the pixel units R, And a common initializing voltage line 193 for applying a common initializing voltage.

화소 유닛(R, Ga, B, Gb)는 제1 행에 배치되어 있는 제1 화소 및 제2 화소, 제1 행에 인접한 제2 행에 배치되어 있는 제3 화소 및 제4 화소를 포함한다. 본 실시예에서는 제1 화소, 제2 화소, 제3 화소 및 제4 화소는 각각 적색 화소(R), 제1 녹색 화소(Ga), 청색 화소(B) 및 제2 녹색 화소(Gb)에 대응된다. 따라서, 이하에서는 화소 유닛(R, Ga, B, Gb)는 적색 화소(R), 제1 녹색 화소(Ga), 청색 화소(B) 및 제2 녹색 화소(Gb)를 포함하는 것으로 설명한다.The pixel units R, Ga, B, and Gb include a first pixel and a second pixel arranged in a first row, and a third pixel and a fourth pixel arranged in a second row adjacent to the first row. In the present embodiment, the first pixel, the second pixel, the third pixel and the fourth pixel correspond to the red pixel R, the first green pixel Ga, the blue pixel B and the second green pixel Gb, respectively do. Therefore, the pixel units R, Ga, B and Gb will be described as including a red pixel R, a first green pixel Ga, a blue pixel B and a second green pixel Gb.

청색 화소(B)는 적색 화소(R)와 동일한 열에 배치되어 있으며, 제2 녹색 화소(Gb)는 제1 녹색 화소(Ga)와 동일한 열에 배치되어 있으므로, 적색 화소(R), 제1 녹색 화소(Ga), 청색 화소(B) 및 제2 녹색 화소(Gb)는 바둑판 타입의 화소 유닛(R, Ga, B, Gb)를 이룬다.The blue pixel B is arranged in the same column as the red pixel R and the second green pixel Gb is arranged in the same column as the first green pixel Ga, Ga, B, and Gb constitute a checkerboard type pixel unit (R, Ga, B, Gb).

스캔선(121)은 적색 화소(R) 및 제1 녹색 화소(Ga)에 제1 스캔 신호를 인가하는 제1 스캔선(121a), 청색 화소(B) 및 제2 녹색 화소(Gb)에 제2 스캔 신호를 인가하는 제2 스캔선(121b)을 포함한다. 그리고, 이전 스캔선(122)은 적색 화소(R) 및 제1 녹색 화소(Ga)에 제1 이전 스캔 신호를 인가하는 제1 이전 스캔선(122a), 청색 화소(B) 및 제2 녹색 화소(Gb)에 제2 이전 스캔 신호를 인가하는 제2 이전 스캔선(122b)을 포함한다.The scan line 121 is connected to the first scan line 121a, the blue pixel B and the second green pixel Gb for applying the first scan signal to the red pixel R and the first green pixel Ga. And a second scan line 121b for applying two scan signals. The previous scan line 122 includes a first previous scan line 122a for applying a first previous scan signal to the red pixel R and a first green pixel Ga, And a second previous scan line 122b for applying a second previous scan signal to the scan electrode Gb.

제1 스캔선(121a)과 제2 스캔선(121b)은 공통 초기화 전압선(193)을 기준으로 서로 일정한 간격만큼 이격되어 있으며, 제1 이전 스캔선(122a)과 제2 이전 스캔선(122b)은 서로 인접하여 있다. The first scan line 121a and the second scan line 121b are spaced apart from each other by a predetermined distance based on the common initialization voltage line 193 and the first previous scan line 122a and the second previous scan line 122b, Are adjacent to each other.

데이터선(171)은 적색 화소(R) 및 청색 화소(B)에 제1 데이터 신호를 인가하는 제1 데이터선(171a), 제1 녹색 화소(Ga) 및 제2 녹색 화소(Gb)에 제2 데이터 신호를 인가하는 제2 데이터선(171b)을 포함한다. 그리고, 구동 전압선(172)은 적색 화소(R) 및 청색 화소(B)에 제1 구동 전압을 인가하는 제1 구동 전압선(172a), 제1 녹색 화소(Ga) 및 제2 녹색 화소(Gb)에 제2 구동 전압을 인가하는 제2 구동 전압선(172b)을 포함한다.The data line 171 is connected to the first data line 171a, the first green pixel Ga and the second green pixel Gb for applying the first data signal to the red pixel R and the blue pixel B, And a second data line 171b for applying a second data signal. The driving voltage line 172 includes a first driving voltage line 172a, a first green pixel Ga and a second green pixel Gb for applying a first driving voltage to the red pixel R and the blue pixel B, And a second driving voltage line 172b for applying a second driving voltage to the second driving voltage line 172b.

제1 데이터선(171a)과 제2 데이터선(171b)은 공통 초기화 접촉구(185)를 기준으로 서로 대칭되어 위치하고 있으며, 제1 구동 전압선(172a)과 제2 구동 전압선(172b)은 공통 초기화 접촉구(185)를 기준으로 대칭되어 위치하고 있다.The first data line 171a and the second data line 171b are positioned symmetrically with respect to each other with reference to the common initialization contact 185. The first and second driving voltage lines 172a and 172b are common initialization And is symmetrically positioned with respect to the contact hole 185.

공통 초기화 전압선(193)는 적색 화소(R) 및 제1 녹색 화소(Ga)와 제 청색 화소(B) 및 제2 녹색 화소(Gb) 사이에 배치되어 있으며 화소 유닛(R, Ga, B, Gb)의 초기화 박막 트랜지스터(T4)에 공통으로 연결되어 있다. The common initialization voltage line 193 is arranged between the red pixel R and the first green pixel Ga and between the blue pixel B and the second green pixel Gb and is connected to the pixel units R, ) Initializing thin film transistor T4.

적색 화소(R), 제1 녹색 화소(Ga), 청색 화소(B) 및 제2 녹색 화소(Gb)마다 각각 구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 초기화 박막 트랜지스터(T4), 제1 발광 제어 박막 트랜지스터(T5), 제2 발광 제어 박막 트랜지스터(T6), 스토리지 캐패시터(Cst), 부스팅 캐패시터(Cb), 그리고 유기 발광 다이오드(OLED)(70)가 형성되어 있다.The switching thin film transistor T2, the compensation thin film transistor T3, and the second thin film transistor T3 are provided for each of the red pixel R, the first green pixel Ga, the blue pixel B and the second green pixel Gb, The initialization thin film transistor T4, the first emission control thin film transistor T5, the second emission control thin film transistor T6, the storage capacitor Cst, the boosting capacitor Cb and the organic light emitting diode OLED 70 Respectively.

여기서 적색 화소(R) 및 청색 화소(B)에 형성되어 있는 박막 트랜지스터들을 중심으로 그 구조에 대해 상세히 설명하며, 제1 녹색 화소(Ga) 및 제2 녹색 화소(Gb)에 형성되어 있는 박막 트랜지스터들의 구조도 이와 대부분 동일하다. The structures of the thin film transistors formed in the red pixel R and the blue pixel B will be described in detail and the structure of the thin film transistor formed in the first green pixel Ga and the second green pixel Gb will be described in detail. The structure of these is mostly the same.

구동 박막 트랜지스터(T1)는 구동 반도체층(131a), 구동 게이트 전극(125a), 구동 소스 전극(176a) 및 구동 드레인 전극(177a)을 포함한다. 구동 소스 전극(176a)은 구동 반도체층(131a)의 구동 소스 영역에 해당하고, 구동 드레인 전극(177a)은 구동 반도체층(131a)의 구동 드레인 영역에 해당한다. The driving thin film transistor T1 includes a driving semiconductor layer 131a, a driving gate electrode 125a, a driving source electrode 176a, and a driving drain electrode 177a. The driving source electrode 176a corresponds to the driving source region of the driving semiconductor layer 131a and the driving drain electrode 177a corresponds to the driving drain region of the driving semiconductor layer 131a.

스위칭 박막 트랜지스터(T2)는 스위칭 반도체층(131b), 스위칭 게이트 전극(125b), 스위칭 소스 전극(176b) 및 스위칭 드레인 전극(177b)을 포함한다. The switching thin film transistor T2 includes a switching semiconductor layer 131b, a switching gate electrode 125b, a switching source electrode 176b, and a switching drain electrode 177b.

보상 박막 트랜지스터(T3)는 보상 반도체층(131c), 보상 게이트 전극(125c), 보상 소스 전극(176c) 및 보상 드레인 전극(177c)을 포함하고, 초기화 박막 트랜지스터(T4)는 초기화 반도체층(131d), 초기화 게이트 전극(125d), 초기화 소스 전극(176d) 및 초기화 드레인 전극(177e)을 포함한다.The compensating thin film transistor T3 includes a compensating semiconductor layer 131c, a compensating gate electrode 125c, a compensating source electrode 176c and a compensating drain electrode 177c. The initializing thin film transistor T4 includes an initializing semiconductor layer 131d An initialization gate electrode 125d, an initialization source electrode 176d, and an initialization drain electrode 177e.

제1 발광 제어 박막 트랜지스터(T5)는 제1 발광 제어 반도체층(131e), 제1 발광 제어 게이트 전극(125e), 제1 발광 제어 소스 전극(176e) 및 제1 발광 제어 드레인 전극(177e)을 포함하고, 제2 발광 제어 박막 트랜지스터(T6)는 제2 발광 제어 반도체층(131f), 제2 발광 제어 게이트 전극(125f), 제2 발광 제어 소스 전극(176f) 및 제2 발광 제어 드레인 전극(177f)을 포함한다.The first emission control thin film transistor T5 includes a first emission control semiconductor layer 131e, a first emission control gate electrode 125e, a first emission control source electrode 176e, and a first emission control drain electrode 177e And the second emission control TFT T6 includes a second emission control semiconductor layer 131f, a second emission control gate electrode 125f, a second emission control source electrode 176f, and a second emission control drain electrode 177f.

스토리지 캐패시터(Cst)는 게이트 절연막(140)을 사이에 두고 배치되는 제1 축전판(132)과 제2 축전판(127)을 포함한다. 여기서, 층간 절연막(140)은 유전체가 되며, 스토리지 캐패시터(Cst)에서 축전된 전하와 양 축전판(132, 127) 사이의 전압에 의해 유지 용량이 결정된다.The storage capacitor Cst includes a first capacitor plate 132 and a second capacitor plate 127 disposed with a gate insulating film 140 interposed therebetween. Here, the interlayer insulating film 140 becomes a dielectric, and the storage capacity is determined by the voltage between the charges accumulated in the storage capacitor Cst and the positive capacitor plates 132 and 127. [

구동 박막 트랜지스터(T1)의 구동 반도체층(131a)은 스위칭 반도체층(131b) 및 보상 반도체층(131c)과 제1 발광 제어 반도체층(131e) 및 제2 발광 제어 반도체층(131f)를 서로 연결한다. The driving semiconductor layer 131a of the driving thin film transistor T1 is formed by connecting the switching semiconductor layer 131b and the compensating semiconductor layer 131c with the first emission control semiconductor layer 131e and the second emission control semiconductor layer 131f do.

따라서, 구동 소스 전극(176a)은 스위칭 드레인 전극(177b) 및 제1 발광 제어 드레인 전극(177e)과 연결되고, 구동 드레인 전극(177a)은 보상 드레인 전극(177c) 및 제2 발광 제어 소스 전극(176f)과 연결된다.Accordingly, the driving source electrode 176a is connected to the switching drain electrode 177b and the first emission control drain electrode 177e, and the driving drain electrode 177a is connected to the compensation drain electrode 177c and the second emission control source electrode 176f.

스토리지 캐패시터(Cst)의 제1 축전판(132)은 보상 소스 전극(176c) 및 초기화 드레인 전극(177d)과 연결되며, 제2 축전판(128)은 공통 전압선(172)과 연결되며 스캔선(121)과 거의 평행하게 형성된다.The first capacitor plate 132 of the storage capacitor Cst is connected to the compensation source electrode 176c and the initializing drain electrode 177d and the second capacitor plate 128 is connected to the common voltage line 172, 121).

부스팅 캐패시터(Cb)의 제1 축전판(133)은 연결 부재(174)을 통해 구동 게이트 전극(125a)과 연결되며, 제2 축전판(129)은 스캔선(121)에서 돌출된 부분이다. The first capacitor plate 133 of the boosting capacitor Cb is connected to the driving gate electrode 125a through the connecting member 174 and the second capacitor plate 129 protrudes from the scan line 121. [

스위칭 박막 트랜지스터(T2)는 발광시키고자 하는 화소를 선택하는 스위칭 소자로 사용된다. 스위칭 게이트 전극(125b)은 스캔선(121)에 연결된다. 스위칭 소스 전극(176b)은 데이터선(171)에 연결된다. 스위칭 드레인 전극(177b)은 구동 박막 트랜지스터(T1) 및 제1 발광 제어 박막 트랜지스터(T5)와 연결된다.The switching thin film transistor T2 is used as a switching element for selecting a pixel to emit light. The switching gate electrode 125b is connected to the scan line 121. [ And the switching source electrode 176b is connected to the data line 171. [ The switching drain electrode 177b is connected to the driving thin film transistor T1 and the first emission control thin film transistor T5.

제2 발광 제어 박막 트랜지스터(T6)의 제2 발광 제어 드레인 전극(177f)은 보호막(180)의 접촉구(181)를 통해 유기 발광 다이이드(70)의 화소 전극(191)과 직접 연결된다.The second emission control drain electrode 177f of the second emission control TFT T6 is directly connected to the pixel electrode 191 of the organic light emitting diode 70 through the contact hole 181 of the passivation layer 180. [

이러한 박막 트랜지스터((T1, T2, T3, T4, T5, T6)를 가지는 적색 화소(R) 및 제1 녹색 화소(Ga)는 공통 초기화 전압선(193)을 기준으로 청색 화소(B) 및 제2 녹색 화소(Gb)와 대칭되어 있다. The red pixel R and the first green pixel Ga having the thin film transistors T1, T2, T3, T4, T5 and T6 are connected to the blue pixel B and the second And is symmetrical with the green pixel Gb.

또한, 적색 화소(R) 및 청색 화소(B)는 공통 초기화 접촉구(185)를 기준으로 각각 제1 녹색 화소(Ga) 및 제2 녹색 화소(Gb)와 대칭되어 있다. The red pixel R and the blue pixel B are symmetrical to the first green pixel Ga and the second green pixel Gb with respect to the common initialization contact 185, respectively.

이하, 도 3을 참조하여 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 구조에 대해 적층 순서에 따라 구체적으로 설명한다.Hereinafter, the structure of the organic light emitting diode display according to the embodiment of the present invention will be described in detail with reference to FIG.

이 때, 제2 발광 제어 박막 트랜지스터(T6)를 중심으로 박막 트랜지스터의 구조에 대해 설명한다. 그리고 나머지 박막 트랜지스터(T1, T2, T3, T4, T5)는 제2 발광 제어 박막 트랜지스터(T6)의 적층 구조와 대부분 동일하므로 상세한 설명은 생략한다.At this time, the structure of the thin film transistor with the second emission control TFT T6 as a center will be described. The remaining thin film transistors T1, T2, T3, T4, and T5 are substantially the same as the second light emitting control thin film transistor T6, and detailed description thereof will be omitted.

기판(110) 위에는 버퍼층(111)이 형성되어 있고, 버퍼층(111) 위에 제2 발광제어 반도체층(131f)이 형성되어 있다. 기판(110)은 유리, 석영, 세라믹, 플라스틱 등으로 이루어진 절연성 기판으로 형성된다. 제2 발광 제어 반도체층(131f)은 다결정 규소막으로 형성된다. 또한, 제2 발광 제어 반도체층(131f)은 불순물이 도핑되지 않은 채널 영역과, 채널 영역의 양 옆으로 p+ 도핑되어 형성된 소스 영역 및 드레인 영역을 포함한다. 여기서, 이러한 불순물은 박막 트랜지스터의 종류에 따라 달라진다.A buffer layer 111 is formed on the substrate 110 and a second emission control semiconductor layer 131f is formed on the buffer layer 111. The substrate 110 is formed of an insulating substrate made of glass, quartz, ceramics, plastic, or the like. The second emission control semiconductor layer 131f is formed of a polycrystalline silicon film. Further, the second emission control semiconductor layer 131f includes a channel region that is not doped with impurities, and a source region and a drain region that are formed by p + doping both sides of the channel region. Here, such impurities vary depending on the type of the thin film transistor.

제2 발광 제어 반도체층(131f) 위에는 질화 규소(SiNx) 또는 산화 규소(SiO2) 따위로 형성된 게이트 절연막(140)이 형성되어 있다.A gate insulating layer 140 formed of silicon nitride (SiNx) or silicon oxide (SiO2) is formed on the second emission control semiconductor layer 131f.

게이트 절연막(140) 위에 스위칭 게이트 전극(125b) 및 보상 게이트 전극(125c)을 포함하는 스캔선(121), 초기화 게이트 전극(125d)을 포함하는 이전 스캔선(122), 구동 게이트 전극(125a), 제2 발광 제어 게이트 전극(125f)을 포함하는 발광 제어선(123)을 포함하는 게이트 배선이 형성되어 있다. 그리고 제2 발광 제어 게이트 전극(125f)은 제2 발광 제어 반도체층(131f)의 적어도 일부, 특히 채널 영역과 중첩되도록 형성된다. 게이트 배선은 스토리지 캐패시터를 이루는 제2 축전판(127)을 더 포함한다. 제2 축전판(127)은 구동 전압선(172)과 접촉구(168)을 통해 연결된다.A scan line 121 including a switching gate electrode 125b and a compensation gate electrode 125c and a previous scan line 122 including a reset gate electrode 125d and a drive gate electrode 125a are formed on the gate insulating layer 140, And a light emission control line 123 including a second light emission control gate electrode 125f are formed. The second emission control gate electrode 125f is formed to overlap at least a part of the second emission control semiconductor layer 131f, particularly, the channel region. The gate wiring further includes a second capacitor plate 127 constituting a storage capacitor. The second capacitor plate 127 is connected to the driving voltage line 172 through the contact hole 168.

게이트 절연막(140) 상에는 제2 발광 제어 게이트 전극(125e)을 덮는 층간 절연막(160)이 형성되어 있다. 게이트 절연막(140)과 층간 절연막(160)은 제2 발광 제어 반도체층(131f)의 드레인 영역을 드러내는 접촉 구멍(163)을 함께 갖는다. 층간 절연막(160)은 게이트 절연막(140)과 마찬가지로, 질화 규소(SiNx) 또는 산화 규소(SiO2) 등의 세라믹(ceramic) 계열의 소재를 사용하여 만들어진다.On the gate insulating film 140, an interlayer insulating film 160 covering the second light emitting control gate electrode 125e is formed. The gate insulating film 140 and the interlayer insulating film 160 have a contact hole 163 for exposing the drain region of the second emission control semiconductor layer 131f. The interlayer insulating film 160 is made of a ceramic material such as silicon nitride (SiNx) or silicon oxide (SiO2) in the same manner as the gate insulating film 140.

층간 절연막(160) 위에는 스위칭 소스 전극(176b)를 포함하는 데이터선(171), 연결 부재(174), 제2 발광 제어 드레인 전극(177f), 구동 전압선(172)을 포함하는 데이터 배선이 형성되어 있다. A data line including a data line 171 including a switching source electrode 176b, a connecting member 174, a second emission control drain electrode 177f and a driving voltage line 172 is formed on the interlayer insulating film 160 have.

그리고 스위칭 소스 전극(176b)과 제2 발광 제어 드레인 전극(177f)은 각각 층간 절연막(160) 및 게이트 절연막(140)에 형성된 접촉 구멍(162, 163)을 통해 각각 스위칭 반도체층(131b)의 소스 영역, 제2 발광 제어 반도체층(131f)의 드레인 영역과 연결된다.The switching source electrode 176b and the second emission control drain electrode 177f are connected to the source of the switching semiconductor layer 131b through contact holes 162 and 163 formed in the interlayer insulating layer 160 and the gate insulating layer 140, And the drain region of the second emission control semiconductor layer 131f.

층간 절연막(160) 상에는 데이터 배선(171, 174, 177f, 172)을 덮는 보호막(180)이 형성되어 있고, 보호막(180) 위에는 화소 전극(191)이 형성되어 있다. 보호막(180)에 형성된 접촉구(181)을 통해 화소 전극(191)은 제2 발광 제어 드레인 전극(177f)과 연결된다. A protective film 180 covering the data lines 171, 174, 177f and 172 is formed on the interlayer insulating film 160. A pixel electrode 191 is formed on the protective film 180. [ The pixel electrode 191 is connected to the second emission control drain electrode 177f through the contact hole 181 formed in the passivation layer 180. [

화소 전극(191)의 가장자리 및 보호막(180) 위에는 격벽(350)이 형성되어 있고, 격벽(350)은 화소 전극(191)을 드러내는 격벽 개구부(351)를 가진다. 격벽(350)은 폴리아크릴계 수지(polyacrylates resin) 및 폴리이미드계(polyimides) 등의 수지 또는 실리카 계열의 무기물 등으로 만들 수 있다.A barrier rib 350 is formed on the edge of the pixel electrode 191 and the passivation layer 180. The barrier rib 350 has a barrier opening 351 for exposing the pixel electrode 191. The barrier rib 350 may be made of a resin such as polyacrylates resin and polyimide, or a silica-based inorganic material.

격벽 개구부(351)로 노출된 화소 전극(191) 위에는 유기 발광층(370)이 형성되고, 유기 발광층(370) 상에는 공통 전극(270)이 형성된다. 이와 같이, 화소 전극(191), 유기 발광층(370) 및 공통 전극(270)을 포함하는 유기 발광 다이오드(70)가 형성된다.An organic light emitting layer 370 is formed on the pixel electrode 191 exposed through the barrier rib opening 351 and a common electrode 270 is formed on the organic light emitting layer 370. Thus, the organic light emitting diode 70 including the pixel electrode 191, the organic light emitting layer 370, and the common electrode 270 is formed.

여기서, 화소 전극(191)은 정공 주입 전극인 애노드이며, 공통 전극(270)은 전자 주입 전극인 캐소드가 된다. 그러나 본 발명에 따른 일 실시예는 반드시 이에 한정되는 것은 아니며, 유기 발광 표시 장치의 구동 방법에 따라 화소 전극(191)이 캐소드가 되고, 공통 전극(270)이 애노드가 될 수도 있다. 화소 전극(191) 및 공통 전극(270)으로부터 각각 정공과 전자가 유기 발광층(370) 내부로 주입되고, 주입된 정공과 전자가 결합한 엑시톤(exiton)이 여기상태로부터 기저상태로 떨어질 때 발광이 이루어진다.Here, the pixel electrode 191 is an anode which is a hole injection electrode, and the common electrode 270 is a cathode which is an electron injection electrode. However, the embodiment of the present invention is not necessarily limited thereto, and the pixel electrode 191 may be a cathode and the common electrode 270 may be an anode according to a driving method of an OLED display. Holes and electrons are injected from the pixel electrode 191 and the common electrode 270 into the organic light emitting layer 370 and light is emitted when an exciton formed by the injected holes and electrons falls from the excited state to the ground state .

유기 발광층(370)은 저분자 유기물 또는 PEDOT(Poly 3,4-ethylenedioxythiophene) 등의 고분자 유기물로 이루어진다. 또한, 유기 발광층(370)은 발광층과, 정공 주입층(hole injection layer, HIL), 정공 수송층(hole transporting layer, HTL), 전자 수송층(electron transporting layer, ETL), 및 전자 주입층(electron injection layer, EIL) 중 하나 이상을 포함하는 다중막으로 형성될 수 있다. 이들 모두를 포함할 경우, 정공 주입층이 양극인 화소 전극(710) 상에 배치되고, 그 위로 정공 수송층, 발광층, 전자 수송층, 전자 주입층이 차례로 적층된다. 공통 전극(270)은 반사형 도전성 물질로 형성되므로 배면 발광형의 유기 발광 표시 장치가 된다. 반사형 물질로는 리튬(Li), 칼슘(Ca), 플루오르화리튬/칼슘(LiF/Ca), 플루오르화리튬/알루미늄(LiF/Al), 알루미늄(Al), 은(Ag), 마그네슘(Mg), 또는 금(Au) 등의 물질을 사용할 수 있다.The organic light emitting layer 370 is made of a low molecular organic material or a polymer organic material such as PEDOT (Poly 3,4-ethylenedioxythiophene). The organic light emitting layer 370 includes a light emitting layer, a hole injection layer (HIL), a hole transporting layer (HTL), an electron transporting layer (ETL), and an electron injection layer , EIL). ≪ / RTI > When all of these are included, the hole injection layer is disposed on the pixel electrode 710 as an anode, and a hole transport layer, a light emitting layer, an electron transport layer, and an electron injection layer are sequentially stacked thereon. Since the common electrode 270 is formed of a reflective conductive material, the organic light emitting display device of the bottom emission type is formed. Examples of the reflective material include lithium (Li), calcium (Ca), lithium fluoride / calcium (LiF / Ca), lithium fluoride / aluminum (LiF / Al), aluminum (Al), silver (Ag) ), Gold (Au), or the like can be used.

한편, 이하에서 화소 유닛에 의해 둘러싸인 위치에 형성되어 있는 공통 초기화 접촉구에 대해 상세히 설명한다. On the other hand, a common initialization contact formed at a position surrounded by the pixel unit will be described in detail below.

도 4는 도 2의 유기 발광 표시 장치의 공통 초기화 접촉구 부분을 확대 도시한 배치도이고, 도 5는 도 2 및 도 4의 V-V선을 따라 자른 단면도이다.FIG. 4 is an enlarged view of a common initialization contact portion of the organic light emitting diode display of FIG. 2, and FIG. 5 is a cross-sectional view taken along line V-V of FIG. 2 and FIG.

도 4 및 도 5에 도시한 바와 같이, 기판(110) 위에 버퍼층(111)이 형성되어 있고, 버퍼층(111) 위에 접촉구 연결 반도체층(135)이 형성되어 있다. 접촉구 연결 반도체층(135)은 4개의 외부 연결 가지(135R, 135Ga, 135B, 135Gb)와, 2개의 내부 연결 가지(1351, 1352)를 가진다. 4개의 외부 연결 가지(135R, 135Ga, 135B, 135Gb)는 화소 유닛(R, Ga, B, Gb)의 각각의 초기화 반도체층(131d)와 연결되어 있다.4 and 5, a buffer layer 111 is formed on a substrate 110, and a contact hole connecting semiconductor layer 135 is formed on a buffer layer 111. [ The contact hole connecting semiconductor layer 135 has four external connecting branches 135R, 135Ga, 135B and 135Gb and two internal connecting branches 1351 and 1352. [ The four external connection branches 135R, 135Ga, 135B and 135Gb are connected to the respective initialization semiconductor layers 131d of the pixel units R, Ga, B and Gb.

접촉구 연결 반도체층(135) 위에는 게이트 절연막(140)이 형성되어 있고, 게이트 절연막(140) 위에는 이전 스캔선(122)이 형성되어 있고, 이전 스캔선(122) 위에는 층간 절연막(160)이 형성되어 있다. 층간 절연막(160) 위에는 접촉구 연결 전극(175)이 형성되어 있다. 접촉구 연결 전극(175)은 화소 유닛(R, Ga, B, Gb)에 둘러싸여 있으며, 데이터선(171) 및 구동 전압선(172)과 동일한 층에 형성되어 있다. 접촉구 연결 반도체층(135)의 2개의 내부 연결 가지(1351, 1352)는 층간 절연막(160)에 형성되어 있는 보조 접촉구(169)를 통해 접촉구 연결 전극(175)과 연결되어 있다.A gate insulating layer 140 is formed on the contact hole connecting semiconductor layer 135. An old scan line 122 is formed on the gate insulating layer 140. An interlayer insulating layer 160 is formed on the previous scan line 122 . A contact hole connecting electrode 175 is formed on the interlayer insulating film 160. The contact hole connecting electrode 175 is surrounded by the pixel units R, Ga, B and Gb and is formed in the same layer as the data line 171 and the driving voltage line 172. The two internal connection branches 1351 and 1352 of the contact hole connecting semiconductor layer 135 are connected to the contact hole connecting electrode 175 through the auxiliary contact hole 169 formed in the interlayer insulating layer 160.

접촉구 연결 전극(175) 및 층간 절연막(160) 위에는 보호막(180)이 형성되어 있고, 보호막(180) 위에는 공통 초기화 전압선(193)이 형성되어 있다. 보호막(180)에는 접촉구 연결 전극(175)을 노출하는 하나의 공통 초기화 접촉구(185)가 형성되어 있다. 이러한 공통 초기화 접촉구(185)는 화소 유닛(R, Ga, B, Gb)에 둘러싸이는 위치에 형성되어 있으며, 공통 초기화 전압선(193)은 공통 초기화 접촉구(185)를 통해 접촉구 연결 전극(175)과 연결되어 있다. A protective film 180 is formed on the contact hole connecting electrode 175 and the interlayer insulating film 160 and a common initialization voltage line 193 is formed on the protective film 180. The protective film 180 is formed with a common initialization contact 185 which exposes the contact hole connecting electrode 175. The common initialization voltage line 193 is connected to the contact hole connecting electrode 185 through the common initializing contact hole 185. The common initializing contact hole 185 is formed at a position surrounded by the pixel units R, Ga, B, and Gb, 175).

따라서, 이전 스캔선(122)을 통해 이전 스캔 신호가 전달되면, 이전 스캔선(122)에 연결된 화소 유닛(R, Ga, B, Gb)의 초기화 박막 트랜지스터(T4)가 턴온된다. 이 때, 공통 초기화 전압선(193)을 통해 전달되는 초기화 전압은 공통 초기화 접촉구(185)를 통해 접촉구 연결 전극(175)으로 전달되고, 이어서 초기화 전압은 보조 접촉구(169)를 통해 접촉구 연결 반도체층(135)으로 전달된다. 따라서, 초기화 전압은 접촉구 연결 반도체층(135)의 4개의 외부 연결 가지(135R, 135Ga, 135B, 135Gb)를 통해 화소 유닛의 각각의 구동 박막 트랜지스터(T1)의 게이트 전극에 공급되어 구동 박막 트랜지스터(T1)을 초기화시킨다.Therefore, when the previous scan signal is transmitted through the previous scan line 122, the initialization thin film transistor T4 of the pixel units R, Ga, B, and Gb connected to the previous scan line 122 is turned on. At this time, the initializing voltage transmitted through the common initialization voltage line 193 is transmitted to the contact hole connecting electrode 175 through the common initializing contact hole 185, and then the initializing voltage is applied to the contact hole 174 through the auxiliary contact hole 169, And is transmitted to the connecting semiconductor layer 135. The initialization voltage is supplied to the gate electrodes of the respective driving thin film transistors T1 of the pixel units through the four external connection branches 135R, 135Ga, 135B and 135Gb of the contact hole connecting semiconductor layer 135, (T1).

이와 같이, 화소 유닛(R, Ga, B, Gb)에 둘러싸이는 위치에 화소 유닛(R, Ga, B, Gb)와 모두 연결되는 하나의 공통 초기화 접촉구(185)를 형성하고, 하나의 공통 초기화 접촉구(185)에 연결되는 하나의 공통 초기화 전압선(193)을 배치함으로써, 각 화소마다 초기화 접촉구를 형성하지 않게 되어 개구율을 향상시킬 수 있다. As described above, one common initialization contact 185 connected to all of the pixel units R, Ga, B, and Gb is formed at a position surrounded by the pixel units R, Ga, B, and Gb, By disposing one common initialization voltage line 193 connected to the initialization contact 185, an initialization contact hole is not formed for each pixel, and the aperture ratio can be improved.

또한, 각 화소마다 초기화 접촉구를 형성하지 않아도 되므로 스토리지 캐패시터를 형성할 수 있는 공간을 확보할 수 있다. In addition, since an initialization contact hole is not required for each pixel, a space for forming a storage capacitor can be secured.

따라서, 화소의 크기를 작게 할 수 있으므로 고해상도의 유기 발광 표시 장치에 적용하기 용이하다. Therefore, since the size of the pixel can be reduced, it is easy to apply to a high-resolution organic light emitting display device.

*본 발명을 앞서 기재한 바에 따라 바람직한 실시예를 통해 설명하였지만, 본 발명은 이에 한정되지 않으며 다음에 기재하는 특허청구범위의 개념과 범위를 벗어나지 않는 한, 다양한 수정 및 변형이 가능하다는 것을 본 발명이 속하는 기술 분야에 종사하는 자들은 쉽게 이해할 것이다.While the invention has been shown and described with reference to certain preferred embodiments thereof, it will be understood by those of ordinary skill in the art that various changes and modifications may be made therein without departing from the spirit and scope of the appended claims. Those skilled in the art will readily understand.

110: 기판 122: 이전 스캔선
135: 접촉구 연결 반도체층 140: 게이트 절연막
160: 층간 절연막 175: 접촉구 연결 전극
180: 보호막 185: 공통 초기화 접촉구
193: 공통 초기화 전압선110: substrate 122: previous scan line
135: contact hole connecting semiconductor layer 140: gate insulating film
160: interlayer insulating film 175: contact hole connecting electrode
180: Shield 185: Common initialization contact
193: Common initialization voltage line

Claims (20)

복수의 채널 영역을 포함하는 제1 반도체층을 포함하는 제1 화소,
상기 제1 화소에 제1방향으로 이웃하고, 복수의 채널 영역을 포함하는 제2 반도체층을 포함하는 제2 화소,
상기 제1 반도체층 및 상기 제2 반도체층과 교차하는 제1 스캔선,
상기 제1 반도체층 및 상기 제2 반도체층과 교차하며, 제1방향에 수직인 제2방향으로 상기 제1 스캔선과 이격되어 있는 제2 스캔선,
상기 제1 스캔선 및 상기 제2 스캔선과 교차하는 데이터선 및 구동 전압선,
상기 제1 반도체층 및 상기 제2 반도체층과 같은 층에 위치하고 상기 제1 반도체층 및 상기 제2 반도체층과 연결되어 있으며, 상기 제1 반도체층과 상기 제2 반도체층 사이에 위치하는 연결 반도체층, 그리고
상기 연결 반도체층과 전기적으로 연결되어 있고 상기 제1 화소 및 상기 제2 화소에 초기화 전압을 공통적으로 전달할 수 있는 공통 초기화 전압선
을 포함하는 표시 장치.A first pixel including a first semiconductor layer including a plurality of channel regions,
A second pixel adjacent to the first pixel in a first direction and including a second semiconductor layer including a plurality of channel regions,
A first scan line intersecting the first semiconductor layer and the second semiconductor layer,
A second scan line intersecting the first semiconductor layer and the second semiconductor layer and being spaced apart from the first scan line in a second direction perpendicular to the first direction,
A data line and a driving voltage line crossing the first scan line and the second scan line,
Wherein the first semiconductor layer and the second semiconductor layer are disposed on the same layer as the first semiconductor layer and the second semiconductor layer and are connected to the first semiconductor layer and the second semiconductor layer, , And
A common initialization voltage line electrically connected to the connection semiconductor layer and capable of commonly transmitting an initialization voltage to the first pixel and the second pixel,
. 제1항에서,
상기 연결 반도체층 및 상기 공통 초기화 전압선과 다른 층에 위치하는 연결 전극을 더 포함하고,
상기 연결 전극은, 상기 연결 반도체층 위에 위치하는 적어도 하나의 제1 접촉구를 통해 상기 연결 반도체층에 전기적으로 연결되어 있고,
상기 공통 초기화 전압선은 상기 연결 전극 위에 위치하는 제2 접촉구를 통해 상기 연결 전극에 전기적으로 연결되어 있는
표시 장치.The method of claim 1,
Further comprising a connection electrode located on a layer different from the connection semiconductor layer and the common initialization voltage line,
Wherein the connection electrode is electrically connected to the connection semiconductor layer through at least one first contact hole located on the connection semiconductor layer,
And the common initialization voltage line is electrically connected to the connection electrode through a second contact hole located on the connection electrode
Display device. 제2항에서,
상기 연결 반도체층과 상기 연결 전극 사이에 위치하고, 상기 적어도 하나의 제1 접촉구를 가지는 제1 절연층, 그리고
상기 연결 전극과 상기 공통 초기화 전압선 사이에 위치하고, 상기 제2 접촉구를 가지는 제2 절연층
을 더 포함하는 표시 장치.3. The method of claim 2,
A first insulating layer located between the connecting semiconductor layer and the connecting electrode, the first insulating layer having the at least one first contact hole, and
A second insulation layer having a second contact hole, the second insulation layer being located between the connection electrode and the common initialization voltage line,
Further comprising: 제3항에서,
상기 연결 전극은 상기 데이터선과 동일한 층에 위치하는 표시 장치.4. The method of claim 3,
And the connection electrode is located in the same layer as the data line. 제3항에서,
상기 제1 화소는 화소 전극을 포함하고,
상기 공통 초기화 전압선은 상기 화소 전극과 동일한 층에 위치하는
표시 장치.4. The method of claim 3,
Wherein the first pixel includes a pixel electrode,
Wherein the common initialization voltage line is located on the same layer as the pixel electrode
Display device. 복수의 채널 영역을 포함하는 제1 반도체층을 포함하는 제1 화소,
상기 제1 화소에 제1방향으로 이웃하고, 복수의 채널 영역을 포함하는 제2 반도체층을 포함하는 제2 화소,
상기 제1 반도체층 및 상기 제2 반도체층과 교차하는 제1 스캔선,
상기 제1 반도체층 및 상기 제2 반도체층과 교차하며, 제1방향에 수직인 제2방향으로 상기 제1 스캔선과 이격되어 있는 제2 스캔선,
상기 제1 스캔선 및 상기 제2 스캔선과 교차하는 데이터선 및 구동 전압선,
상기 제1 반도체층 및 상기 제2 반도체층과 같은 층에 위치하는 연결 반도체층, 그리고
상기 연결 반도체층과 전기적으로 연결되어 있고 상기 제1 화소 및 상기 제2 화소에 초기화 전압을 공통적으로 전달할 수 있는 공통 초기화 전압선
을 포함하고,
상기 제1 화소 및 상기 제2 화소 각각은,
상기 복수의 채널 영역이 포함하는 제1 채널 영역, 그리고 상기 제1 채널 영역과 중첩하는 제1 게이트 전극으로서의 구동 게이트 전극을 포함하는 제1 트랜지스터, 그리고
상기 복수의 채널 영역이 포함하는 제2 채널 영역, 상기 제2 스캔선에 연결되어 있는 제2 게이트 전극, 상기 제2 채널 영역에 연결되어 있는 제2 소스 영역 및 제2 드레인 영역을 포함하는 제2 트랜지스터를 포함하고,
상기 제1 화소 및 상기 제2 화소 각각에서, 상기 제2 드레인 영역은 상기 구동 게이트 전극에 전기적으로 연결되어 있고,
상기 제1 화소의 상기 제2 소스 영역 및 상기 제2 화소의 상기 제2 소스 영역은 모두 상기 연결 반도체층에 연결되어 있는
표시 장치.A first pixel including a first semiconductor layer including a plurality of channel regions,
A second pixel adjacent to the first pixel in a first direction and including a second semiconductor layer including a plurality of channel regions,
A first scan line intersecting the first semiconductor layer and the second semiconductor layer,
A second scan line intersecting the first semiconductor layer and the second semiconductor layer and being spaced apart from the first scan line in a second direction perpendicular to the first direction,
A data line and a driving voltage line crossing the first scan line and the second scan line,
A connection semiconductor layer located in the same layer as the first semiconductor layer and the second semiconductor layer, and
A common initialization voltage line electrically connected to the connection semiconductor layer and capable of commonly transmitting an initialization voltage to the first pixel and the second pixel,
/ RTI >
Wherein each of the first pixel and the second pixel includes:
A first transistor including a first channel region included in the plurality of channel regions and a driving gate electrode as a first gate electrode overlapping the first channel region,
A second channel region including a plurality of channel regions, a second gate electrode connected to the second scan line, a second source region connected to the second channel region, and a second drain region, Transistors,
In each of the first pixel and the second pixel, the second drain region is electrically connected to the driving gate electrode,
Wherein the second source region of the first pixel and the second source region of the second pixel are all connected to the connecting semiconductor layer
Display device. 제6항에서,
상기 구동 전압선이 전달하는 구동 전압을 인가받는 제1 전극,
상기 구동 게이트 전극에 전기적으로 연결되어 있는 제2 전극, 그리고
상기 제1 전극과 상기 제2 전극 사이에 위치하는 게이트 절연층
을 더 포함하고,
상기 제2 드레인 영역은 상기 제2 전극에 전기적으로 연결되어 있고,
상기 제1 전극과 상기 제2 전극은 상기 게이트 절연층을 사이에 두고 서로 중첩하여 유지 축전기를 형성하는
표시 장치.The method of claim 6,
A first electrode for receiving a driving voltage transmitted by the driving voltage line,
A second electrode electrically connected to the driving gate electrode, and
A gate insulating layer disposed between the first electrode and the second electrode,
Further comprising:
The second drain region being electrically connected to the second electrode,
The first electrode and the second electrode overlap each other with the gate insulating layer interposed therebetween to form a storage capacitor
Display device. 제7항에서,
상기 제1 전극과 상기 구동 전압선 사이에 위치하는 제1 절연층을 더 포함하고,
상기 제1 절연층은 상기 제1 전극 위에 위치하는 제1 접촉구를 포함하고,
상기 구동 전압선은 상기 제1 접촉구를 통해 상기 제1 전극에 전기적으로 연결되어 있는
표시 장치.8. The method of claim 7,
And a first insulating layer disposed between the first electrode and the driving voltage line,
Wherein the first insulating layer includes a first contact hole located on the first electrode,
And the driving voltage line is electrically connected to the first electrode through the first contact hole
Display device. 제6항에서,
상기 연결 반도체층 및 상기 공통 초기화 전압선과 다른 층에 위치하는 연결 전극을 더 포함하고,
상기 연결 전극은, 상기 연결 반도체층 위에 위치하는 적어도 하나의 제1 접촉구를 통해 상기 연결 반도체층에 전기적으로 연결되어 있고,
상기 공통 초기화 전압선은 상기 연결 전극 위에 위치하는 제2 접촉구를 통해 상기 연결 전극에 전기적으로 연결되어 있는
표시 장치.The method of claim 6,
Further comprising a connection electrode located on a layer different from the connection semiconductor layer and the common initialization voltage line,
Wherein the connection electrode is electrically connected to the connection semiconductor layer through at least one first contact hole located on the connection semiconductor layer,
And the common initialization voltage line is electrically connected to the connection electrode through a second contact hole located on the connection electrode
Display device. 제9항에서,
상기 연결 반도체층과 상기 연결 전극 사이에 위치하고, 상기 적어도 하나의 제1 접촉구를 가지는 제1 절연층, 그리고
상기 연결 전극과 상기 공통 초기화 전압선 사이에 위치하고, 상기 제2 접촉구를 가지는 제2 절연층
을 더 포함하는 표시 장치.The method of claim 9,
A first insulating layer located between the connecting semiconductor layer and the connecting electrode, the first insulating layer having the at least one first contact hole, and
A second insulation layer having a second contact hole, the second insulation layer being located between the connection electrode and the common initialization voltage line,
Further comprising: 제10항에서,
상기 연결 전극은 상기 데이터선과 동일한 층에 위치하는 표시 장치.11. The method of claim 10,
And the connection electrode is located in the same layer as the data line. 제10항에서,
상기 제1 화소 및 상기 제2 화소 각각은,
상기 제1 트랜지스터에 전기적으로 연결되어 있는 제3 트랜지스터, 그리고
상기 제3 트랜지스터에 전기적으로 연결되어 있는 화소 전극을 더 포함하고,
상기 공통 초기화 전압선은 상기 화소 전극과 동일한 층에 위치하는
표시 장치.11. The method of claim 10,
Wherein each of the first pixel and the second pixel includes:
A third transistor electrically connected to the first transistor, and
And a pixel electrode electrically connected to the third transistor,
Wherein the common initialization voltage line is located on the same layer as the pixel electrode
Display device. 복수의 채널 영역을 포함하는 제1 반도체층을 포함하는 제1 화소,
상기 제1 화소에 제1방향으로 이웃하고, 복수의 채널 영역을 포함하는 제2 반도체층을 포함하는 제2 화소,
상기 제1 반도체층 및 상기 제2 반도체층과 교차하는 제1 스캔선,
상기 제1 반도체층 및 상기 제2 반도체층과 교차하며, 제1방향에 수직인 제2방향으로 상기 제1 스캔선과 이격되어 있는 제2 스캔선, 그리고
상기 제1 스캔선 및 상기 제2 스캔선과 교차하는 데이터선 및 구동 전압선
을 포함하고,
상기 제1 화소 및 상기 제2 화소 각각은,
상기 복수의 채널 영역이 포함하는 제1 채널 영역, 그리고 상기 제1 채널 영역과 중첩하는 제1 게이트 전극으로서의 구동 게이트 전극을 포함하는 제1 트랜지스터, 그리고
상기 복수의 채널 영역이 포함하는 제2 채널 영역, 상기 제2 스캔선에 연결되어 있는 제2 게이트 전극, 상기 제2 채널 영역에 연결되어 있으며 서로 마주하는 제2 소스 영역 및 제2 드레인 영역을 포함하는 제2 트랜지스터를 포함하고,
상기 제1 화소 및 상기 제2 화소 각각에서, 상기 제2 드레인 영역은 상기 구동 게이트 전극에 전기적으로 연결되어 있고,
상기 제1 화소의 상기 제2 소스 영역 및 상기 제2 화소의 상기 제2 소스 영역은 서로 전기적 및 물리적으로 연결되어 있는
표시 장치.A first pixel including a first semiconductor layer including a plurality of channel regions,
A second pixel adjacent to the first pixel in a first direction and including a second semiconductor layer including a plurality of channel regions,
A first scan line intersecting the first semiconductor layer and the second semiconductor layer,
A second scan line intersecting the first semiconductor layer and the second semiconductor layer and being spaced apart from the first scan line in a second direction perpendicular to the first direction,
A data line crossing the first scan line and the second scan line,
/ RTI >
Wherein each of the first pixel and the second pixel includes:
A first transistor including a first channel region included in the plurality of channel regions and a driving gate electrode as a first gate electrode overlapping the first channel region,
A second channel region included in the plurality of channel regions, a second gate electrode connected to the second scan line, a second source region and a second drain region connected to the second channel region and facing each other, And a second transistor,
In each of the first pixel and the second pixel, the second drain region is electrically connected to the driving gate electrode,
Wherein the second source region of the first pixel and the second source region of the second pixel are electrically and physically connected to each other
Display device. 제13항에서,
상기 제1 반도체층 및 상기 제2 반도체층과 같은 층에 위치하고, 상기 제1 화소의 상기 제2 소스 영역과 상기 제2 화소의 상기 제2 소스 영역을 서로 연결하는 연결 반도체층, 그리고
상기 연결 반도체층과 전기적으로 연결되어 있고 상기 제1 화소 및 상기 제2 화소의 상기 제2 트랜지스터에 초기화 전압을 전달할 수 있는 공통 초기화 전압선
을 더 포함하는 표시 장치.The method of claim 13,
A connecting semiconductor layer located in the same layer as the first semiconductor layer and the second semiconductor layer and connecting the second source region of the first pixel and the second source region of the second pixel to each other,
And a common initializing voltage line electrically connected to the connection semiconductor layer and capable of transmitting an initialization voltage to the first transistor and the second transistor of the second pixel,
Further comprising: 제14항에서,
상기 구동 전압선이 전달하는 구동 전압을 인가받는 제1 전극,
상기 구동 게이트 전극에 전기적으로 연결되어 있는 제2 전극, 그리고
상기 제1 전극과 상기 제2 전극 사이에 위치하는 게이트 절연층
을 더 포함하고,
상기 제2 드레인 영역은 상기 제2 전극에 전기적으로 연결되어 있고,
상기 제1 전극과 상기 제2 전극은 상기 게이트 절연층을 사이에 두고 서로 중첩하여 유지 축전기를 형성하는
표시 장치.The method of claim 14,
A first electrode for receiving a driving voltage transmitted by the driving voltage line,
A second electrode electrically connected to the driving gate electrode, and
A gate insulating layer disposed between the first electrode and the second electrode,
Further comprising:
The second drain region being electrically connected to the second electrode,
The first electrode and the second electrode overlap each other with the gate insulating layer interposed therebetween to form a storage capacitor
Display device. 제15항에서,
상기 제1 전극과 상기 구동 전압선 사이에 위치하는 제1 절연층을 더 포함하고,
상기 제1 절연층은 상기 제1 전극 위에 위치하는 제1 접촉구를 포함하고,
상기 구동 전압선은 상기 제1 접촉구를 통해 상기 제1 전극에 전기적으로 연결되어 있는
표시 장치.16. The method of claim 15,
And a first insulating layer disposed between the first electrode and the driving voltage line,
Wherein the first insulating layer includes a first contact hole located on the first electrode,
And the driving voltage line is electrically connected to the first electrode through the first contact hole
Display device. 제14항에서,
상기 연결 반도체층 및 상기 공통 초기화 전압선과 다른 층에 위치하는 연결 전극을 더 포함하고,
상기 연결 전극은, 상기 연결 반도체층 위에 위치하는 적어도 하나의 제1 접촉구를 통해 상기 연결 반도체층에 전기적으로 연결되어 있고,
상기 공통 초기화 전압선은 상기 연결 전극 위에 위치하는 제2 접촉구를 통해 상기 연결 전극에 전기적으로 연결되어 있는
표시 장치.The method of claim 14,
Further comprising a connection electrode located on a layer different from the connection semiconductor layer and the common initialization voltage line,
Wherein the connection electrode is electrically connected to the connection semiconductor layer through at least one first contact hole located on the connection semiconductor layer,
And the common initialization voltage line is electrically connected to the connection electrode through a second contact hole located on the connection electrode
Display device. 제17항에서,
상기 연결 반도체층과 상기 연결 전극 사이에 위치하고, 상기 적어도 하나의 제1 접촉구를 가지는 제1 절연층, 그리고
상기 연결 전극과 상기 공통 초기화 전압선 사이에 위치하고, 상기 제2 접촉구를 가지는 제2 절연층
을 더 포함하는 표시 장치.The method of claim 17,
A first insulating layer located between the connecting semiconductor layer and the connecting electrode, the first insulating layer having the at least one first contact hole, and
A second insulation layer having a second contact hole, the second insulation layer being located between the connection electrode and the common initialization voltage line,
Further comprising: 제18항에서,
상기 연결 전극은 상기 데이터선과 동일한 층에 위치하는 표시 장치.The method of claim 18,
And the connection electrode is located in the same layer as the data line. 제18항에서,
상기 제1 화소 및 상기 제2 화소 각각은,
상기 제1 트랜지스터에 전기적으로 연결되어 있는 제3 트랜지스터, 그리고
상기 제3 트랜지스터에 전기적으로 연결되어 있는 화소 전극을 더 포함하고,
상기 공통 초기화 전압선은 상기 화소 전극과 동일한 층에 위치하는
표시 장치.The method of claim 18,
Wherein each of the first pixel and the second pixel includes:
A third transistor electrically connected to the first transistor, and
And a pixel electrode electrically connected to the third transistor,
Wherein the common initialization voltage line is located on the same layer as the pixel electrode
Display device.
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