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KR20180093000A - 표시 장치 및 분리 방법 - Google Patents

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KR20180093000A
KR20180093000A KR1020187017983A KR20187017983A KR20180093000A KR 20180093000 A KR20180093000 A KR 20180093000A KR 1020187017983 A KR1020187017983 A KR 1020187017983A KR 20187017983 A KR20187017983 A KR 20187017983A KR 20180093000 A KR20180093000 A KR 20180093000A
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KR
South Korea
Prior art keywords
layer
insulating layer
oxide
liquid crystal
transistor
Prior art date
Application number
KR1020187017983A
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English (en)
Inventor
다이스케 구보타
고지 구스노키
겐스케 요시즈미
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

해상도가 높은 액정 표시 장치를 제공한다. 개구율이 높은 액정 표시 장치를 제공한다. 표시 장치는 액정 소자, 트랜지스터, 및 절연층을 포함한다. 트랜지스터는 가시광을 투과시키는 반도체층을 포함한다. 가시광을 투과시키는 반도체층은 채널 영역 및 저저항 영역을 포함한다. 채널 영역은 게이트 절연층을 개재하여 게이트와 중첩된다. 저저항 영역은 액정 소자의 화소 전극과 접촉하는 제 1 부분 및 절연층의 개구의 측면과 접촉하는 제 2 부분을 포함한다.

Description

표시 장치 및 분리 방법
본 발명의 일 형태는 액정 표시 장치에 관한 것이다. 또한, 본 발명의 일 형태는 분리 방법에 관한 것이다.
또한, 본 발명의 일 형태는 상술한 기술분야에 한정되지 않는다. 본 발명의 일 형태의 기술분야의 예에는 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 전자 기기, 조명 장치, 입력 장치(예를 들어, 터치 센서), 입출력 장치(예를 들어, 터치 패널), 이들의 구동 방법, 및 이들의 제작 방법이 포함된다.
액정 표시 장치 및 발광 표시 장치로 대표되는 평판 디스플레이의 대부분에 사용되는 트랜지스터는, 유리 기판 위에 제공된 비정질 실리콘, 단결정 실리콘, 및 다결정 실리콘 등의 실리콘 반도체를 사용하여 형성되어 있다. 또한, 이러한 실리콘 반도체를 채용한 트랜지스터는 집적 회로(IC) 등에 사용되고 있다.
근년, 실리콘 반도체 대신에, 반도체 특성을 나타내는 금속 산화물을 트랜지스터에 사용하는 기술이 주목을 받고 있다. 또한, 본 명세서에서는, 반도체 특성을 나타내는 금속 산화물을 산화물 반도체라고 한다. 예를 들어, 특허문헌 1 및 2에는, 산화물 반도체로서 산화 아연 또는 In-Ga-Zn계 산화물을 사용하여 트랜지스터를 제작하고, 상기 트랜지스터를 표시 장치의 화소의 스위칭 소자 등으로서 사용하는 기술이 개시(開示)되어 있다.
일본 공개특허공보 특개2007-123861호 일본 공개특허공보 특개2007-96055호
해상도가 높은 액정 표시 장치를 제공하는 것을 본 발명의 일 형태의 과제로 한다. 개구율이 높은 액정 표시 장치를 제공하는 것을 본 발명의 일 형태의 또 다른 과제로 한다. 또한, 소비전력이 낮은 액정 표시 장치를 제공하는 것을 본 발명의 일 형태의 또 다른 과제로 한다. 또한, 신뢰성이 높은 액정 표시 장치를 제공하는 것을 본 발명의 일 형태의 또 다른 과제로 한다.
또한, 이들 과제의 기재는 다른 과제의 존재를 방해하지 않는다. 또한, 본 발명의 일 형태는 상기 모든 과제를 반드시 달성할 필요는 없다. 명세서, 도면, 및 청구항의 기재로부터 다른 과제가 추출될 수 있다.
본 발명의 일 형태에 따른 표시 장치는 액정 소자, 트랜지스터, 및 제 1 절연층을 포함한다. 액정 소자는 화소 전극, 공통 전극, 및 액정층을 포함한다. 트랜지스터는 산화물 반도체층, 게이트, 및 게이트 절연층을 포함한다. 제 1 절연층은 화소 전극과 트랜지스터 사이에 위치한다. 제 1 절연층은 개구를 포함한다. 화소 전극은 액정층과 제 1 절연층 사이에 위치한다. 산화물 반도체층은 제 1 영역 및 제 2 영역을 포함한다. 제 1 영역은 게이트 절연층을 개재(介在)하여 게이트와 중첩된다. 제 2 층은 화소 전극과 접촉하는 제 1 부분, 및 제 1 절연층에서의 개구의 측면과 접촉하는 제 2 부분을 포함한다. 제 2 영역의 저항률은 제 1 영역의 저항률보다 낮다.
화소 전극의 액정층 측의 면은, 제 1 절연층의 액정층 측의 면과 같은 면을 형성할 수 있는 것이 바람직하다.
공통 전극은 트랜지스터와 액정층 사이에 위치하는 것이 바람직하다.
본 발명의 일 형태에 따른 표시 장치는 화소 전극과 공통 전극 사이에 위치하는 제 2 절연층을 포함하는 것이 바람직하다. 또한, 공통 전극의 액정층 측의 면은, 제 2 절연층의 액정층 측의 면과 같은 면을 형성할 수 있는 것이 바람직하다.
제 1 부분은 표시 장치에 포함되는 화소(부화소)의 개구와 중첩되는 것이 바람직하다.
화소 전극, 공통 전극, 및 산화물 반도체층은 각각 인듐, 아연, 및 알루미늄, 갈륨, 이트륨, 및 주석 중 적어도 하나를 포함하는 것이 바람직하다.
화소 전극, 공통 전극, 및 산화물 반도체층은 각각 결정부를 포함하는 것이 바람직하다. 또한, 결정부는 c축 배향을 갖는 것이 바람직하다.
트랜지스터는 백 게이트를 포함하는 것이 바람직하다. 백 게이트는 산화물 반도체층을 개재하여 게이트와 중첩되는 부분을 포함한다. 게이트 및 백 게이트는 전기적으로 접속되어 있다. 게이트는 인듐, 아연, 및 알루미늄, 갈륨, 이트륨, 및 주석 중 적어도 하나를 포함한다.
상술한 구성을 포함하는 표시 장치는 주사선 및 신호선을 포함한다. 주사선이 연장되는 방향은 신호선이 연장되는 방향과 교차되는 것이 바람직하고, 같은 색을 나타내는 복수의 화소(부화소)가 배치되는 방향은 신호선이 연장되는 방향과 교차되는 것이 바람직하다.
본 발명의 일 형태에 따른 분리 방법은, 제 1 기판 위에 분리층을 형성하는 단계; 분리층 위에 섬 형상의 산화물 도전층을 형성하는 단계; 분리층 및 산화물 도전층 위에 산화물 절연층을 형성하는 단계; 산화물 절연층 위에 트랜지스터를 형성하는 단계; 접착층에 의하여 제 1 기판에 제 2 기판을 접합하는 단계; 및 제 2 기판으로부터 제 1 기판을 분리하여 산화물 도전층 및 산화물 절연층을 노출시키는 단계를 포함한다. 산화물 도전층은 표시 소자의 전극으로서 기능할 수 있다. 산화물 도전층은 트랜지스터와 전기적으로 접속되어 있는 것이 바람직하다. 트랜지스터의 채널 영역은 알루미늄, 갈륨, 이트륨, 또는 주석, 인듐, 및 아연을 포함하는 막으로 형성되는 것이 바람직하다. 산화물 도전층은 인듐, 아연, 및 알루미늄, 갈륨, 이트륨, 및 주석 중 적어도 하나를 포함하는 막으로 형성되는 것이 바람직하다.
본 발명의 일 형태에 따른 분리 방법은, 제 1 기판 위에 분리층을 형성하는 단계; 분리층 위에 산화물 절연층을 형성하는 단계; 산화물 절연층 위에 제 1 전극을 형성하는 단계; 산화물 절연층 및 제 1 전극 위에 제 1 절연층을 형성하는 단계; 제 1 절연층 위에 트랜지스터를 형성하는 단계; 접착층에 의하여 제 1 기판에 제 2 기판을 접합하는 단계; 제 1 기판과 제 2 기판을 분리하여 산화물 절연층을 노출시키는 단계; 및 산화물 절연층의 적어도 일부를 제거함으로써 제 1 전극을 노출시키는 단계를 포함한다. 제 1 전극은 표시 소자의 전극으로서 기능할 수 있는 것이 바람직하다.
본 발명의 일 형태에 따른 분리 방법은, 제 1 기판 위에 분리층을 형성하는 단계; 분리층 위에 제 1 전극을 형성하는 단계; 분리층 및 제 1 전극 위에 제 1 절연층을 형성하는 단계; 제 1 절연층 위에 트랜지스터를 형성하는 단계; 접착층에 의하여 제 1 기판에 제 2 기판을 접합하는 단계; 및 제 1 기판과 제 2 기판을 분리함으로써 분리층을 노출시키는 단계를 포함한다. 분리층은 액정 소자의 배향막으로서 기능할 수 있는 것이 바람직하다.
본 발명의 일 형태는 상술한 구성 중 하나를 갖는 표시 장치를 포함하는 모듈이다. 모듈은 이에 접속된 FPC(flexible printed circuit) 기판 또는 TCP(tape carrier package) 등의 커넥터를 가지며, 또는 IC가 COG(chip on glass) 방법 또는 COF(chip on film) 방법 등의 방법에 의하여 모듈에 실장되어 있다.
본 발명의 일 형태에서는, 상술한 구성을 표시 장치 대신에 터치 패널 등의 입출력 장치에 적용하여도 좋다.
본 발명의 일 형태는 상술한 모듈 중 하나, 및 안테나, 배터리, 하우징, 카메라, 스피커, 마이크로폰, 및 제어 버튼 중 적어도 하나를 포함하는 전자 기기이다.
본 발명의 일 형태는 해상도가 높은 액정 표시 장치를 제공할 수 있다. 본 발명의 또 다른 일 형태는 개구율이 높은 액정 표시 장치를 제공할 수 있다. 또한, 본 발명의 또 다른 일 형태는 소비전력이 낮은 액정 표시 장치를 제공할 수 있다. 또한, 본 발명의 또 다른 일 형태는 신뢰성이 높은 액정 표시 장치를 제공할 수 있다.
이들 효과의 기재는 다른 효과의 존재를 방해하지 않고, 본 발명의 일 형태는 상기 모든 과제를 반드시 달성할 필요는 없다. 명세서, 도면, 및 청구항의 기재로부터 다른 효과가 추출될 수 있다.
도 1의 (A), (B), 및 (C)는 표시 장치의 예를 도시한 단면도.
도 2는 표시 장치의 예를 도시한 사시도.
도 3의 (A) 및 (B)는 화소의 배치 및 구성예를 도시한 것.
도 4의 (A) 및 (B)는 표시 장치의 예를 각각 도시한 단면도.
도 5의 (A), (B), 및 (C)는 표시 장치의 예를 각각 도시한 단면도.
도 6의 (A) 및 (B)는 부화소의 예를 각각 도시한 상면도.
도 7은 표시 장치의 예를 도시한 단면도.
도 8은 표시 장치의 예를 도시한 단면도.
도 9의 (A) 내지 (C)는 표시 장치의 제작 방법의 예를 도시한 단면도.
도 10의 (A) 및 (B)는 표시 장치의 제작 방법의 예를 도시한 단면도.
도 11의 (A) 및 (B)는 표시 장치의 제작 방법의 예를 도시한 단면도.
도 12의 (A) 및 (B)는 표시 장치의 제작 방법의 예를 도시한 단면도.
도 13의 (A) 및 (B)는 표시 장치의 제작 방법의 예를 도시한 단면도.
도 14의 (A) 내지 (C)는 표시 장치의 제작 방법의 예를 도시한 단면도.
도 15의 (A) 및 (B)는 표시 장치의 제작 방법의 예를 도시한 단면도.
도 16의 (A) 내지 (C)는 표시 장치의 제작 방법의 예를 도시한 단면도.
도 17의 (A) 및 (B)는 표시 장치의 제작 방법의 예를 도시한 단면도.
도 18의 (A)는 표시 장치의 예를 도시한 단면도이고, 도 18의 (B) 내지 (E)는 전극의 배치예를 도시한 단면도.
도 19의 (A)는 표시 장치의 예를 도시한 단면도이고, 도 19의 (B)는 표시 장치의 제작 방법의 예를 도시한 단면도.
도 20은 표시 장치의 예를 도시한 단면도.
도 21의 (A) 및 (B)는 터치 패널의 예를 도시한 사시도.
도 22는 터치 패널의 예를 도시한 단면도.
도 23의 (A)는 터치 센서의 구조예를 도시한 것이고, 도 23의 (B)는 입력 장치의 구동 방법의 예를 도시한 것.
도 24의 (A) 및 (B)는 터치 패널의 예를 각각 도시한 사시도.
도 25는 터치 패널의 예를 도시한 단면도.
도 26은 터치 패널의 예를 도시한 단면도.
도 27의 (A) 및 (B)는 각각 센싱 소자 및 화소의 예를 도시한 것.
도 28의 (A) 내지 (E)는 센싱 소자 및 화소의 동작예를 도시한 것.
도 29의 (A) 내지 (C)는 센싱 소자 및 화소의 예를 도시한 상면도.
도 30의 (A) 및 (B)는 액정 소자의 전극의 상면 형성의 예를 각각 도시한 상면도.
도 31의 (A) 내지 (C)는 반도체 장치의 예를 도시한 상면도 및 단면도.
도 32의 (A) 내지 (C)는 반도체 장치의 예를 도시한 상면도 및 단면도.
도 33의 (A) 및 (B)는 반도체 장치의 예를 도시한 단면도.
도 34의 (A) 및 (B)는 반도체 장치의 예를 도시한 단면도.
도 35의 (A) 내지 (D)는 반도체 장치의 제작 방법의 예를 도시한 단면도.
도 36의 (A) 내지 (C)는 반도체 장치의 제작 방법의 예를 각각 도시한 단면도.
도 37의 (A) 및 (B)는 반도체 장치의 제작 방법의 예를 도시한 단면도.
도 38의 (A) 내지 (D)는 반도체 장치의 제작 방법의 예를 도시한 단면도.
도 39의 (A) 내지 (C)는 반도체 장치의 제작 방법의 예를 도시한 단면도.
도 40의 (A) 내지 (C)는 반도체 장치의 제작 방법의 예를 도시한 단면도.
도 41은 터치 패널 모듈의 예를 도시한 것.
도 42의 (A) 내지 (H)는 전자 기기의 예를 각각 도시한 것.
도 43의 (A) 및 (B)는 전자 기기의 예를 각각 도시한 것.
도면을 참조하여 실시형태에 대하여 자세히 설명한다. 또한, 본 발명은 아래의 설명에 한정되지 않는다. 본 발명의 취지 및 범위에서 벗어나지 않고 본 발명의 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자에 의하여 쉽게 이해된다. 따라서, 본 발명은 아래의 실시형태 및 실시예의 기재에 한정하여 해석되지 말아야 한다.
또한, 아래에서 설명하는 발명의 구성에서, 같은 부분 또는 비슷한 기능을 갖는 부분은 상이한 도면 간에서 같은 부호에 의하여 나타내어지고, 그 반복 설명은 생략한다. 또한, 비슷한 기능을 갖는 부분에는 같은 해치 패턴을 적용하고, 그 부분을 특별히 부호로 나타내지 않는 경우가 있다.
도면에 도시된 각 구조의 위치, 크기, 또는 범위 등은 이해하기 쉽게 하기 위하여 정확하게 나타내어지지 않는 경우가 있다. 따라서, 개시되는 발명은 도면에 개시된 위치, 크기, 또는 범위 등에 반드시 한정되지는 않는다.
또한, "막" 및 "층"이라는 용어는 경우 또는 상황에 따라 서로 바꿔 사용할 수 있다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 바꿀 수 있다. 또한, "절연막"이라는 용어를 "절연층"이라는 용어로 바꿀 수 있다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태에 따른 표시 장치 및 그 제작 방법에 대하여 도 1의 (A) 내지 (C), 도 2, 도 3의 (A) 및 (B), 도 4의 (A) 및 (B), 도 5의 (A) 및 (B), 도 6의 (A) 및 (B), 도 7, 도 8, 도 9의 (A) 내지 (C), 도 10의 (A) 및 (B), 도 11의 (A) 및 (B), 도 12의 (A) 및 (B), 도 13의 (A) 및 (B), 도 14의 (A) 내지 (C), 도 15의 (A) 및 (B), 도 16의 (A) 내지 (C), 도 17의 (A) 및 (B), 도 18의 (A) 내지 (E), 도 19의 (A) 및 (B), 도 20, 도 21의 (A) 및 (B), 도 22, 도 23의 (A) 및 (B), 도 24의 (A) 및 (B), 도 25, 도 26, 도 27의 (A) 및 (B), 도 28의 (A) 내지 (E), 도 29의 (A) 내지 (C), 및 도 30의 (A) 및 (B)를 참조하여 설명한다.
본 발명의 일 형태에 따른 표시 장치는 액정 소자, 트랜지스터, 및 절연층을 포함한다. 트랜지스터는 가시광을 투과시키는 반도체층을 포함한다. 가시광을 투과시키는 반도체층은 채널 영역 및 저저항 영역을 포함한다. 채널 영역은 게이트 절연층을 개재하여 게이트와 중첩된다. 저저항 영역은 액정 소자의 화소 전극과 접촉하는 제 1 부분 및 절연층의 개구의 측면과 접촉하는 제 2 부분을 포함한다. 가시광을 투과시키는 반도체층과 액정 소자의 화소 전극은 직접 접속되고, 이에 의하여 화소의 개구(표시에 기여하는 부분)에 화소 전극과 트랜지스터의 접촉 부분을 배치할 수 있다. 이에 의하여 투과 액정 표시 장치의 개구율을 높일 수 있으며, 이 개구율을 화소의 개구율이라고 할 수도 있다. 또한, 이에 의하여 해상도가 높은 표시 장치로 할 수 있다. 또한, 개구율을 높임으로써 광 추출 효율을 높일 수 있다. 이에 의하여 표시 장치의 소비전력을 저감시킬 수 있다.
본 발명의 일 형태에서의 표시 장치의 제작 방법에서는, 제 1 기판 위에 액정 소자의 전극을 형성한 후에 트랜지스터를 형성한다. 다음으로, 제 1 기판과 제 2 기판을 서로 접착시킨다. 그리고, 제 1 기판과 제 2 기판을 분리함으로써 액정 소자의 전극 및 트랜지스터를 제 1 기판으로부터 제 2 기판으로 전치한다. 트랜지스터보다 전에 액정 소자의 전극을 형성함으로써, 트랜지스터, 또는 화소 전극과 트랜지스터의 접촉 부분에 기인하는 요철 표면에 의한 영향을 받지 않고, 액정 소자의 전극을 평탄하게 형성할 수 있다. 액정 소자의 전극을 평탄하게 형성함으로써 액정 소자의 셀 갭의 편차를 저감시킬 수 있다. 또한, 액정의 초기 배향의 편차를 저감시킬 수 있기 때문에, 표시 장치의 표시 결함이 저감된다. 또한, 액정의 배향 결함으로 인한 개구율의 저하를 저감시킬 수 있다.
본 발명의 일 형태에서의 표시 장치의 제작 방법에서는, 트랜지스터를 형성하는 데 사용되는 제 1 기판을 제작 공정 중에서 분리한다. 즉, 표시 장치의 구성 요소에 포함되는 기판의 재료에 의하여 트랜지스터의 제작 조건이 한정되지 않는다. 예를 들어, 높은 온도를 사용하여 제 1 기판 위에 트랜지스터를 제작함으로써, 트랜지스터의 신뢰성을 더 높일 수 있다. 트랜지스터 등을 전치하는 제 2 기판, 및 제 2 기판과 아울러 액정층을 밀봉하는 대향 기판 각각으로서 제 1 기판보다 더 얇고, 가볍고, 플렉시블한 기판을 사용함으로써, 표시 장치를 가볍게, 얇게, 플렉시블하게 할 수 있다.
<1-1. 표시 장치의 구조예 1>
도 1의 (A) 및 도 2는 표시 장치의 예를 도시한 것이다. 도 1의 (A)는 표시 장치(100)의 단면도이고, 도 2는 표시 장치(100)의 사시도이다. 명료화를 위하여, 도 2에는 편광판(130) 등의 구성 요소를 도시하지 않았다. 도 2에는 기판(61)을 점선으로 도시하였다.
표시 장치(100)는 표시 부분(62) 및 구동 회로부(64)를 포함한다. FPC(72) 및 IC(73)는 표시 장치(100)에 실장되어 있다.
표시 부분(62)은 복수의 화소를 포함하고, 화상을 표시하는 기능을 갖는다.
화소는 복수의 부화소를 포함한다. 예를 들어, 표시 부분(62)은 적색을 나타내는 부화소, 녹색을 나타내는 부화소, 및 청색을 나타내는 부화소의 3개의 부화소로 구성되는 하나의 화소를 가짐으로써 풀 컬러 화상을 표시할 수 있다. 또한, 부화소에 의하여 나타내어지는 색은 적색, 녹색, 또는 청색에 한정되지 않는다. 예를 들어, 화소는 백색, 황색, 마젠타, 또는 시안의 색을 나타내는 부화소로 구성되어 있어도 좋다. 본 명세서 등에서는, 부화소를 화소라고 단순히 기재하여도 좋다.
표시 장치(100)는 주사선 구동 회로 및 신호선 구동 회로 중 한쪽 또는 양쪽 모두를 가져도 좋다. 표시 장치(100)는 주사선 구동 회로 및 신호선 구동 회로의 어느 쪽도 포함하지 않아도 된다. 표시 장치(100)가 터치 센서 등의 센서를 포함하는 경우, 이 표시 장치는 센서 구동 회로를 포함하여도 좋다. 본 실시형태에서는, 구동 회로부(64)를 주사선 구동 회로를 포함하는 것으로 예시한다. 주사선 구동 회로는 표시 부분(62)에 포함되는 주사선에 주사 신호를 출력하는 기능을 갖는다.
표시 장치(100)에서는, IC(73)가 COG 방법 등에 의하여 기판(51)에 실장되어 있다. IC(73)는 예를 들어, 신호선 구동 회로, 주사선 구동 회로, 및 센서 구동 회로 중 어느 하나 이상을 포함한다.
FPC(72)는 표시 장치(100)와 전기적으로 접속되어 있다. IC(73) 및 구동 회로부(64)에는 FPC(72)를 통하여 외부로부터 신호 또는 전력이 공급된다. 또한, FPC(72)를 통하여 IC(73)로부터 외부에 신호를 출력할 수 있다.
FPC(72)에 IC가 실장되어도 좋다. 예를 들어, 신호선 구동 회로, 주사선 구동 회로, 및 센서 구동 회로 중 어느 하나 이상을 포함하는 IC가 FPC(72)에 실장되어도 좋다.
배선(65)은 표시 부분(62) 및 구동 회로부(64)에 신호 및 전력을 공급한다. 상기 신호 및 전력은 FPC(72)를 통하여 외부로부터, 또는 IC(73)로부터 배선(65)에 입력된다.
도 1의 (A)는 표시 부분(62), 구동 회로부(64), 및 배선(65)을 포함하는 단면도이다.
표시 장치(100)는 수평 전계 모드의 액정 소자를 포함하는 투과 액정 표시 장치의 예이다.
도 1의 (A)에 도시된 바와 같이, 표시 장치(100)는 기판(51), 접착층(142), 트랜지스터(201), 트랜지스터(206), 액정 소자(40), 배향막(133a), 배향막(133b), 접속부(204), 접착층(141), 스페이서(117), 착색층(131), 차광층(132), 오버코트(121), 기판(61), 및 편광판(130) 등을 포함한다.
표시 부분(62)은 트랜지스터(206) 및 액정 소자(40)를 포함한다.
트랜지스터(206)는 게이트(221), 게이트 절연층(213), 및 반도체층(채널 영역(231a) 및 저저항 영역(231b))을 포함한다. 저저항 영역(231b)의 저항률은 채널 영역(231a)의 저항률보다 낮다. 반도체층은 가시광을 투과시킬 수 있다. 본 실시형태에서는, 반도체층으로서 산화물 반도체층을 사용하는 경우를 예로서 설명한다. 예를 들어, 산화물 반도체층은 인듐을 포함하는 것이 바람직하고, In-M-Zn 산화물(M은 Al, Ti, Ga, Ge, Y, Zr, La, Ce, Nd, Sn, 또는 Hf)막인 것이 더 바람직하다. 산화물 반도체층의 자세한 사항은 나중에 설명한다.
도전층(222)은 절연층(214 및 215)에 형성된 개구를 통하여 저저항 영역(231b)과 접속되어 있다.
트랜지스터(206)는 절연층(214 및 215)으로 덮여 있다. 또한, 절연층(214 및 215)을 트랜지스터(206)의 구성 요소로 간주할 수 있다. 트랜지스터는 트랜지스터를 구성하는 반도체로의 불순물의 확산을 저감시키는 절연층으로 덮여 있는 것이 바람직하다.
게이트 절연층(213)은 과잉 산소 영역을 포함하는 것이 바람직하다. 게이트 절연층(213)이 과잉 산소 영역을 포함하면, 채널 영역(231a)에 과잉 산소를 공급할 수 있다. 채널 영역(231a)에 형성될 가능성이 있는 산소 결손을 과잉 산소로 채울 수 있기 때문에, 신뢰성이 높은 트랜지스터를 제공할 수 있다.
절연층(214)은 질소 또는 수소를 포함하는 것이 바람직하다. 절연층(214)과 저저항 영역(231b)이 서로 접촉되어 있으면, 절연층(214) 내의 질소 또는 수소가 저저항 영역(231b)에 첨가된다. 질소 또는 수소가 첨가되면 저저항 영역(231b)의 캐리어 밀도가 높아진다.
액정 소자(40)는 FFS(fringe field switching) 모드가 사용된 액정 소자이다. 액정 소자(40)는 화소 전극(111), 공통 전극(112), 및 액정층(113)을 포함한다. 화소 전극(111)과 공통 전극(112) 사이에 생기는 전계에 의하여 액정층(113)의 배향을 제어할 수 있다. 액정층(113)은 배향막들(113a 및 113b) 사이에 위치한다.
화소 전극(111)은 트랜지스터(206)의 반도체층의 저저항 영역(231b)과 전기적으로 접속되어 있다.
접속부(207)에서는, 반도체층의 저저항 영역(231b)이 화소 전극(111)과 접속되어 있다. 반도체층의 저저항 영역(231b)은 절연층(211)의 개구의 측면과 접촉하는 부분을 포함한다. 반도체층의 저저항 영역(231b)은 절연층(211)의 개구의 측면과 접촉하고, 동시에 화소 전극(111)과 접속되어 있다. 이에 의하여 화소 전극(111)을 평탄하게 배치할 수 있다.
가시광을 투과시키는 재료를 반도체층에 사용함으로써, 접속부(207)를 화소의 개구(68)에 제공할 수 있다. 이 개구를 부화소의 개구라고 할 수도 있다.
기판(61) 측에서 접속부(207)는 평탄하다. 따라서, 기판(61) 측의 화소 전극(111), 절연층(220), 공통 전극(112), 및 배향막(133a) 각각의 표면은 모두 평탄하다. 또한, 상술한 화소 전극(111), 절연층(220), 공통 전극(112), 및 배향막(133a)의 표면은 각각 접속부(207)와 중첩되고, 접속부(207)보다 기판(61)에 가깝게 위치한다. 따라서, 접속부(207)와 중첩되는 액정층(113)의 부분을 다른 부분과 마찬가지로 표시 화상에 사용할 수 있다. 즉, 접속부(207)가 제공되어 있는 영역을 화소의 개구로서 사용할 수 있다. 이에 의하여 개구율을 높일 수 있고, 해상도가 높은 표시 장치의 제작을 용이하게 할 수 있다.
반도체층의 저저항 영역(231b)이 화소 전극(111)과 직접 접속되어 있으면, 화소의 레이아웃의 가능성을 높일 수 있다. 예를 들어, 절연층(214)보다 기판(51)에 가깝게 제공된 도전층을 통하여, 저저항 영역(231b)과 화소 전극(111)을 전기적으로 접속시켜도 좋다. 그러나, 이 경우에는, 도전층과 저저항 영역(231b)을 접속시키는 접속부, 및 도전층과 화소 전극(111)을 접속시키는 접속부의 2개의 접속부가 제공될 필요가 있다. 한편, 도 1의 (A) 등에 도시된 구조는 이러한 접속부를 줄일 수 있다. 따라서, 이 구조는 디자인룰을 변경하지 않고 더 작은 화소 크기를 달성할 수 있어, 해상도가 높은 표시 장치로 할 수 있다.
도 1의 (A)에 도시된 공통 전극(112)은 빗살 형상을 갖는 상면 형상(평면 형상이라고도 함), 또는 슬릿이 제공된 상면 형상을 갖는다. 화소 전극(111)과 공통 전극(112) 사이에는 절연층(220)이 제공되어 있다. 화소 전극(111)은 절연층(220)을 개재하여 공통 전극(112)과 중첩되는 부분을 포함한다. 또한, 화소 전극(111)과 착색층(131)이 중첩되는 영역 중 일부분에서는, 화소 전극(111) 상방에 공통 전극(112)이 배치되지 않는다.
배향막을 액정층(113)과 접촉하여 제공하는 것이 바람직하다. 배향막은 액정층(113)의 배향을 제어할 수 있다. 표시 장치(100)에서는, 공통 전극(112)(또는 절연층(220))과 액정층(113) 사이에 배향막(133a)이 위치하고, 오버코트(121)와 액정층(113) 사이에 배향막(133b)이 위치한다.
화소 전극(111)은 절연층(211)에 매립되어 있다. 화소 전극(111)의 액정층(113) 측의 면은, 절연층(211)의 액정층(113) 측의 면과 같은 면(또는 같은 평면)을 형성할 수 있다. 즉, 화소 전극(111)의 액정층(113) 측의 면과 절연층(211)의 액정층(113) 측의 면은, 예를 들어, 같은 평면에 위치하거나, 같은 평면과 접촉하거나, 경계에 단차가 없거나, 높이가 같다.
표시 장치(100)에서, 절연층(211, 214, 및 215)의 두께는 트랜지스터(201 및 206)의 특성에 직접 영향을 미치지 않는다. 따라서, 절연층(211, 214, 및 215)을 두껍게 할 수 있다. 이에 의하여, 화소 전극(111)과 게이트(221) 사이, 화소 전극(111)과 도전층(222) 사이, 및 화소 전극(111)과 반도체층 사이의 기생 용량 등을 저감시킬 수 있다.
도 1의 (B)에는, 표시 장치(100)의 화소의 개구(68)에서의, 액정층(113)과 그 주변의 단면도를 나타내었다. 도 1의 (B)에 도시된 바와 같이, 공통 전극(112)은 절연층(220)에 매립되어 있다. 공통 전극(112)의 액정층(113) 측의 면은, 절연층(220)의 액정층(113) 측의 면과 같은 면(또는 같은 평면)을 형성할 수 있다. 즉, 공통 전극(112)의 액정층(113) 측의 면과, 절연층(220)의 액정층(113) 측의 면은, 예를 들어, 같은 평면에 위치하거나, 같은 평면과 접촉하거나, 경계에 실질적인 단차가 없거나, 높이가 같다. 또한, 배향막(133a)은 평탄하게 제공된다.
도 1의 (C)에서는, 절연층(220)의 액정층(113) 측의 면 상방에 공통 전극(112)이 제공되어 있다. 배향막(133a)은 공통 전극(112)의 두께를 반영한 요철 표면을 갖는다(일점쇄선의 프레임 참조). 이에 의하여, 화소의 개구(68) 내에서 액정층(113)의 두께(셀 갭이라고도 함)에 편차가 생겨, 화상의 양호한 표시가 저해된다.
또한, 공통 전극(112)의 단부 가까이에서는, 배향막(133a)의 요철 표면에 기인하여 액정층(113)의 초기 배향에 편차가 생기기 더 쉬워지는 경우가 있다. 초기 배향의 편차가 생기기 더 쉬운 액정층(113)의 영역을 화상의 표시에 사용하면, 표시 장치(100)의 콘트라스트가 저하되는 경우가 있다. 또한, 인접한 2개의 부화소들 사이에 초기 배향의 편차가 생기기 더 쉬운 영역이 존재하는 경우에는, 상기 영역을 차광층(132) 등으로 덮음으로써 콘트라스트의 저하를 저감시킬 수 있다. 그러나, 이에 의하여 개구율이 저하될 수 있다.
도 1의 (A) 및 (B)에 도시된 바와 같이, 공통 전극(112)의 액정층(113) 측의 면과 절연층(220)의 액정층(113) 측의 면이 같은 면을 형성하는 경우에는, 화소의 개구(68) 내에서 배향막들(133a 및 133b) 사이의 간격을 균일하게 할 수 있다. 즉, 공통 전극(112)의 두께는 액정층(113)의 두께에 영향을 미치지 않는다. 액정층(113)의 두께는 화소의 개구(68) 내에서 일정하게 된다. 상기에서, 표시 장치(100)는 높은 색 재현성으로 고품질의 화상을 표시할 수 있다.
또한, 배향막(133a)을 평탄하게 제공함으로써, 공통 전극(112)의 단부 가까이에서도 초기 배향을 더 쉽게 균일하게 할 수 있다. 배향막(133a)을 평탄하게 제공함으로써, 인접한 2개의 부화소들 사이에서 액정층(113)의 초기 배향의 편차가 생기기 더 쉬운 영역의 발생을 저감시킬 수 있다. 따라서, 개구율을 높일 수 있고, 표시 장치는 높은 해상도를 쉽게 달성할 수 있다.
상술한 바와 같이, 본 발명의 일 형태에 따른 표시 장치는, 공통 전극(112)의 단부 가까이에 생기는 단차를 저감시킬 수 있어, 단차에 기인한 배향의 결함이 적어진다.
표시 장치(100)는 투과 액정 표시 장치이기 때문에, 화소 전극(111) 및 공통 전극(112)의 양쪽 모두에 가시광을 투과시키는 도전성 재료를 사용한다.
예를 들어, 가시광을 투과시키는 도전성 재료에는, 인듐(In), 아연(Zn), 및 주석(Sn) 중 하나 이상을 포함하는 재료를 사용하는 것이 바람직하다. 구체적으로는, 예를 들어, 산화 인듐, 인듐 주석 산화물(ITO: indium tin oxide), 인듐 아연 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 산화 실리콘을 포함하는 인듐 주석 산화물(ITSO), 산화 아연, 및 갈륨을 포함하는 산화 아연이 있다. 또한, 그래핀을 포함하는 막을 사용할 수도 있다. 그래핀을 포함하는 막은, 예를 들어, 산화 그래핀을 포함하는 막을 환원하여 형성될 수 있다.
화소 전극(111) 또는 공통 전극(112) 중 적어도 하나가 산화물 도전층을 포함하는 것이 바람직하다. 산화물 도전층은 트랜지스터(206)의 반도체층에 포함되는 금속 원소를 하나 이상 포함하는 것이 바람직하다. 예를 들어, 화소 전극(111)은 인듐을 포함하는 것이 바람직하고, In-M-Zn 산화물(M은 Al, Ti, Ga, Ge, Y, Zr, La, Ce, Sn, Mg, Nd, 또는 Hf)막인 것이 더 바람직하다. 마찬가지로, 공통 전극(112)은 인듐을 포함하는 것이 바람직하고, In-M-Zn 산화물막인 것이 더 바람직하다.
화소 전극(111) 및 공통 전극(112) 중 적어도 한쪽을 산화물 반도체를 사용하여 형성하여도 좋다. 표시 장치를 구성하는 2개 이상의 층을 같은 금속 원소를 포함하는 산화물 반도체를 사용하여 형성함으로써, 2개 이상의 단계에서 같은 제작 장비(예를 들어, 막 형성 장비 또는 가공 장비)를 사용할 수 있어 제작 비용을 삭감할 수 있다.
화소 전극(111) 및 반도체층 양쪽 모두에 산화물을 사용하는 것이 바람직하다. 예를 들어, 상술한 구성 요소 중 한쪽에 비(非)산화물 재료(예를 들어, 금속)를 사용하고 구성 요소 중 다른 쪽에 산화물을 사용하면, 상기 비산화물 재료의 산화에 기인하여 화소 전극(111)과 반도체층 사이의 접촉 저항이 증가될 수 있다. 화소 전극(111) 및 반도체층 양쪽 모두에 산화물을 사용함으로써, 접촉 저항이 저감되고, 표시 장치(100)의 신뢰성을 더 높일 수 있다.
화소 전극(111)과 반도체층이 공통된 금속 원소를 갖는 산화물 반도체를 포함하는 경우, 화소 전극(111)과 반도체층의 저저항 영역(231b)의 접착력을 강화할 수 있는 경우가 있다.
산화물 반도체는, 반도체 재료의 막 내의 산소 결손 및/또는 반도체 재료의 막 내의 수소 또는 물 등의 불순물의 농도에 의하여 저항을 제어할 수 있는 반도체 재료이다. 따라서, 산화물 반도체층에 대하여 산소 결손 및/또는 불순물 농도를 증가시키는 처리, 또는 산화물 반도체층에 대하여 산소 결손 및/또는 불순물 농도를 저감시키는 처리를 선택함으로써, 산화물 도전층의 저항률을 제어할 수 있다.
또한, 산화물 반도체층을 사용하여 형성된 이러한 산화물 도전층을, 캐리어 밀도가 높고 저항이 낮은 산화물 반도체층, 도전성을 갖는 산화물 반도체층, 또는 도전성이 높은 산화물 반도체층이라고 할 수 있다.
또한, 산화물 반도체층 및 산화물 도전층을 같은 금속 원소를 사용하여 형성함으로써, 제작 비용을 삭감할 수 있다. 예를 들어, 금속 조성이 같은 금속 산화물 타깃을 사용함으로써 제작 비용을 삭감할 수 있다. 금속 조성이 같은 금속 산화물 타깃을 사용함으로써, 산화물 반도체층의 가공 시에 사용되는 에칭 가스 또는 에칭액을 산화물 도전층의 가공에도 사용할 수 있다. 또한, 산화물 반도체층 및 산화물 도전층이 같은 금속 원소를 갖더라도, 이들의 금속 원소의 조성은 상이한 경우가 있다. 예를 들어, 표시 장치의 제작 공정 중에 막 내의 금속 원소가 탈리되어, 금속 조성이 상이해질 수 있다.
예를 들어, 수소를 포함하는 질화 실리콘막을 절연층(211)에 사용하고, 산화물 반도체를 화소 전극(111)에 사용하면, 절연층(211)으로부터 공급되는 수소에 의하여 산화물 반도체의 도전율을 높일 수 있다.
예를 들어, 수소를 포함하는 질화 실리콘막을 절연층(220)에 사용하고, 산화물 반도체를 화소 전극(112)에 사용하면, 절연층(220)으로부터 공급되는 수소에 의하여 산화물 반도체의 도전율을 높일 수 있다.
표시 장치(100)에서는, 액정층(113)보다 기판(61)에 가깝게 착색층(131) 및 차광층(132)이 제공되어 있다. 착색층(131)은 적어도 화소의 개구(68)와 중첩되는 영역에 위치한다. 이 개구를 부화소의 개구라고 할 수도 있다. 화소(부화소)의 차광 영역(66)에는, 차광층(132)이 제공되어 있다. 차광층(132)은 트랜지스터(206)의 적어도 일부와 중첩되어 있다.
착색층(131) 또는 차광층(132)과, 액정층(113) 사이에는 오버코트(121)를 제공하는 것이 바람직하다. 오버코트(121)는, 착색층(131) 및 차광층(132) 등에 포함되는 불순물이 액정층(113)으로 확산되는 것을 저감시킬 수 있다.
스페이서(117)는 기판(51)과 기판(61) 사이의 거리를 일정한 거리 이상으로 유지시키는 기능을 갖는다.
도 1의 (A)에 나타낸 예에서는, 스페이서(117)의 저면이 오버코트(121)와 접촉되어 있지만, 본 발명의 일 형태는 이에 한정되지 않는다. 스페이서(117)는 기판(51) 측 또는 기판(61) 측에 제공되어도 좋다.
도 1의 (A)에 나타낸 예에서는, 배향막들(133a 및 133b)이 스페이서(117)와 중첩되는 영역에서 배향막들(133a 및 133b)이 서로 접촉하지만, 배향막들(133a 및 133b)이 반드시 서로 접촉할 필요는 없다. 또한, 한쪽 기판 위에 제공된 스페이서(117)는 다른 쪽 기판 위에 제공된 구조물과 접촉하여도 좋지만, 반드시 그러할 필요는 없다. 예를 들어, 액정층(113)이 스페이서(117)와 상기 구조물 사이에 위치하여도 좋다.
스페이서(117)로서 입자 형상의 스페이서를 사용하여도 좋다. 입자 형상의 스페이서로서는, 실리카 등의 재료를 사용할 수 있다. 스페이서는 수지 또는 고무 등, 탄성을 갖는 재료로 만들어지는 것이 바람직하다. 이 경우, 입자 형상의 스페이서는 수직으로 찌부러진 형상을 가질 수 있다.
기판(51 및 61)은 접착층(141)에 의하여 서로 접착되어 있다. 기판(51 및 61) 및 접착층(141)으로 둘러싸인 영역에 액정층(113)이 밀봉되어 있다.
표시 장치(100)가 투과 액정 표시 장치로서 기능하는 경우, 2개의 편광판으로 표시 부분(62)이 끼워지도록 2개의 편광판을 배치한다. 도 1의 (A)는 기판(61) 측의 편광판(130)을 도시한 것이다. 기판(51) 측의 편광판의 외부에 제공된 백라이트로부터의 광(45)은 편광판을 통하여 표시 장치(100)로 들어간다. 이 경우, 화소 전극(111)과 공통 전극(112) 사이에 공급되는 전압에 의하여 액정층(113)의 배향을 제어함으로써 광의 광학 변조를 제어할 수 있다. 즉, 편광판(130)을 통하여 사출되는 광의 강도를 제어할 수 있다. 또한, 착색층(131)은 입사광으로부터 특정한 파장 영역 외의 파장의 광을 흡수한다. 결과적으로, 예를 들어, 사출되는 광은 적색, 청색, 또는 녹색을 나타내는 광이다.
또한, 편광판에 더하여, 예를 들어, 원 편광판(circular polarizer)을 사용할 수 있다. 원 편광판의 예에는, 직선 편광판과 1/4 파장 위상차판을 적층시킴으로써 형성되는 편광판이 포함된다. 원 편광판에 의하여 표시 장치의 표시 품질의 시야각 의존성을 저감시킬 수 있다.
또한, 여기서 액정 소자(40)는 FFS 모드를 사용한 소자이지만, 본 발명의 일 형태는 이에 한정되지 않고, 다양한 모드 중 임의의 것을 사용한 액정 소자를 사용할 수 있다. 예를 들어, VA(vertical alignment) 모드, TN(twisted nematic) 모드, IPS(in-plane switching) 모드, ASM(axially symmetric aligned micro-cell) 모드, OCB(optically compensated birefringence) 모드, FLC(ferroelectric liquid crystal) 모드, 또는 AFLC(antiferroelectric liquid crystal) 모드 등을 사용한 액정 소자를 사용할 수 있다.
또한, 표시 장치(100)는 노멀리 블랙형 액정 표시 장치, 예를 들어, 수직 배향(VA) 모드를 사용한 투과 액정 표시 장치이어도 좋다. 수직 배향 모드의 예에는 MVA(multi-domain vertical alignment) 모드, PVA(patterned vertical alignment) 모드, 및 ASV(advanced super view) 모드가 포함된다.
액정 소자는 액정의 광학 변조 작용에 의하여 광의 투과 및 비투과를 제어하는 소자이다. 액정의 광학 변조 작용은 액정에 가해지는 전계(수평 전계, 수직 전계, 및 경사 전계를 포함함)에 의하여 제어된다. 액정 소자에 사용되는 액정으로서는, 서모트로픽 액정, 저분자 액정, 고분자 액정, PDLC(polymer dispersed liquid crystal), 강유전 액정, 또는 반강유전 액정 등을 사용할 수 있다. 이러한 액정 재료는, 조건에 따라, 콜레스테릭상, 스멕틱상, 큐빅상, 키랄 네마틱상, 또는 등방상 등을 나타낸다.
액정 재료로서는, 포지티브형 액정 또는 네거티브형 액정을 사용하여도 좋고, 사용되는 모드 또는 설계에 따라 적절한 액정 재료를 사용할 수 있다.
또는, 수평 전계 모드를 채용하는 경우, 배향막이 불필요한 블루상(blue phase)을 나타내는 액정을 사용하여도 좋다. 블루상은 액정상 중 하나이며, 콜레스테릭 액정의 온도가 상승되면서 콜레스테릭상이 등방상으로 전이하기 직전에 발현한다. 블루상은 좁은 온도 범위에서만 나타나기 때문에, 온도 범위를 개선하기 위하여, 5wt.% 이상의 키랄제를 혼합한 액정 조성물을 액정층(113)에 사용하는 것이 바람직하다. 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은 응답 시간이 짧고 광학적 등방성을 나타내기 때문에, 배향 처리가 불필요하게 된다. 또한, 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은 시야각 의존성이 작다. 또한, 배향막을 제공할 필요가 없고 러빙 처리가 불필요하기 때문에, 러빙 처리에 기인하는 정전기 방전 대미지를 방지할 수 있고, 제작 공정에서의 액정 표시 장치의 결함 또는 대미지를 줄일 수 있다.
구동 회로부(64)는 트랜지스터(201)를 포함한다.
트랜지스터(201)는 게이트(221), 게이트 절연층(213), 반도체층(채널 영역(231a) 및 저저항 영역(231b)), 도전층(222a), 및 도전층(222b)을 포함한다. 도전층(222a 및 222b) 중 한쪽은 소스로서 기능하고, 다른 쪽은 드레인으로서 기능한다. 도전층(222a 및 222b)은 각각 저저항 영역(231b)과 전기적으로 접속되어 있다.
접속부(204)에서는, 배선(65)과 도전층(255)이 서로 접속되고, 도전층(255)과 도전층(253)이 서로 접속되고, 도전층(253)과 도전층(251)이 서로 접속되어 있다. 도전층(251)과 커넥터(242)는 서로 접속되어 있다. 즉, 접속부(204)는 커넥터(242)를 통하여 FPC(72)와 전기적으로 접속되어 있다. 이 구성을 채용함으로써, FPC(72)로부터 배선(65)에 신호 및 전력을 공급할 수 있다.
배선(65)은 트랜지스터(206)에 포함되는 도전층(222)에 사용한 것과 같은 재료 및 같은 제작 단계에 의하여 형성할 수 있다. 도전층(255)은 반도체층에 포함되는 저저항 영역(231b)에 사용한 것과 같은 재료 및 같은 제작 단계에 의하여 형성할 수 있다. 도전층(253)은 액정 소자(40)에 포함되는 화소 전극(111)에 사용한 것과 같은 재료 및 같은 제작 단계에 의하여 형성할 수 있다. 도전층(251)은 액정 소자(40)에 포함되는 공통 전극(112)에 사용한 것과 같은 재료 및 같은 제작 단계에 의하여 형성할 수 있다. 이러한 식, 즉, 표시 부분(62) 및 구동 회로부(64)를 구성하는 도전층에 사용한 것과 같은 재료 및 같은 제작 공정을 사용하여 접속부(204)를 구성하는 도전층을 제작함으로써, 공정 단계의 수를 줄일 수 있어 바람직하다.
트랜지스터(201 및 206)는 같은 구조를 가져도 좋고 갖지 않아도 된다. 즉, 구동 회로부(64)에 포함되는 트랜지스터 및 표시 부분(62)에 포함되는 트랜지스터는 같은 구조를 가져도 좋고 갖지 않아도 된다. 또한, 구동 회로부(64)가 다른 구조를 갖는 복수의 트랜지스터를 가져도 좋고, 표시 부분(62)이 다른 구조를 갖는 복수의 트랜지스터를 가져도 좋다. 예를 들어, 주사선 구동 회로에 포함되는 시프트 레지스터 회로, 버퍼 회로, 및 보호 회로 중 하나 이상에, 서로 전기적으로 접속되어 있는 2개의 게이트를 포함하는 트랜지스터를 사용하는 것이 바람직하다.
도 3의 (A) 및 (B)에 화소의 배치예를 나타내었다. 도 3의 (A) 및 (B)는 하나의 화소가 적색 부화소 R, 녹색 부화소 G, 및 청색 부화소 B로 구성되는 예를 나타낸 것이다. 도 3의 (A) 및 (B)에서는, 복수의 주사선(81)이 x방향으로 연장되고, 복수의 신호선(82)이 y방향으로 연장되어 있다. 주사선(81) 및 신호선(82)은 서로 교차된다.
도 3의 (A)에서 이점쇄선으로 나타낸 바와 같이, 부화소는 트랜지스터(206), 용량 소자(34), 및 액정 소자(40)를 포함한다. 트랜지스터(206)의 게이트는 주사선(81)과 전기적으로 접속되어 있다. 트랜지스터(206)의 소스 및 드레인 중 한쪽은 신호선(82)과 전기적으로 접속되고, 다른 쪽은 용량 소자(34)의 한쪽 전극 및 액정 소자(40)의 한쪽 전극과 전기적으로 접속되어 있다. 용량 소자(34)의 다른 쪽 전극 및 액정 소자(40)의 다른 쪽 전극에는 각각 일정한 전위가 공급된다.
액정 표시 장치의 구동 방법의 예에는 프레임마다 신호의 극성이 반전되는 프레임 반전 구동; 행마다 신호의 극성이 반전되는 게이트 라인 반전 구동; 열마다 신호의 극성이 반전되는 소스 라인 반전 구동; 및 행 및 열마다 신호의 극성이 반전되는 도트 라인 반전 구동이 포함된다. 이들 구동 방법을 사용하여 신호의 극성을 반전함으로써 화상의 잔상(burn-in)을 방지할 수 있다.
도 3의 (A) 및 (B)는 소스 라인 반전 구동을 채택한 예를 나타낸 것이다. 신호 A1 및 A2는 극성이 같은 신호이다. 신호 B1 및 B2는 극성이 같은 신호이다. 신호 A1 및 B1은 극성이 다른 신호이다. 신호 A2 및 B2는 극성이 다른 신호이다.
표시 장치의 해상도가 높아질수록 부화소들 사이의 거리는 짧아진다. 따라서, 도 3의 (A)에서 일점쇄선으로 윤곽을 그린 프레임 내에 나타낸 바와 같이, 신호 A1이 입력되는 부화소에서의, 신호선 B1이 입력되는 신호선(82) 근방에서는, 액정이 신호 A1 및 신호 B1 양쪽 모두의 전위에 의한 영향을 받기 쉬워진다. 이에 의하여 액정에 배향의 결함이 생기기 더 쉬워질 수 있다.
도 3의 (A)에서, 같은 색을 나타내는 복수의 부화소가 배치되는 방향은 y방향이고, 신호선(82)이 연장되는 방향에 실질적으로 평행하다. 도 3의 (A)에서 일점쇄선으로 윤곽을 그린 프레임 내에 나타낸 바와 같이, 다른 색을 나타내는 부화소는, 서로 대향하는 부화소의 긴 변과 서로 인접한다.
도 3의 (B)에서, 같은 색을 나타내는 복수의 부화소가 배치되는 방향은 x방향이고, 신호선(82)이 연장되는 방향과 교차된다. 도 3의 (B)에서 일점쇄선으로 윤곽을 그린 프레임 내에 나타낸 바와 같이, 같은 색을 나타내는 부화소는, 서로 대향하는 부화소의 짧은 변과 서로 인접한다.
도 3의 (B)에 도시된 바와 같이, 신호선(82)이 연장되는 방향에 실질적으로 평행한 부화소의 변이 부화소의 짧은 변인 경우에는, 신호선(82)이 연장되는 방향에 실질적으로 평행한 부화소의 변이 부화소의 긴 변인 경우(도 3의 (A)에 도시됨)와 비교하여 액정에 배향의 결함이 생기기 더 쉬운 영역을 좁게 할 수 있다. 도 3의 (B)에 도시된 바와 같이, 액정에 배향의 결함이 생기기 더 쉬운 영역이 같은 색을 나타내는 부화소들 사이에 위치하면, 다른 색을 나타내는 부화소들 사이에 상기 영역이 위치하는 경우(도 3의 (A))와 비교하여 표시 장치의 사용자에 의하여 표시의 결함이 인식되기 어려워진다.
따라서, 본 발명의 일 형태에서, 같은 색을 나타내는 복수의 부화소가 배치되는 방향은, 신호선(82)이 연장되는 방향과 교차되는 것이 바람직하다.
또한, 도 1의 (A)는 트랜지스터(206)가 가시광을 차단하는 영역과 차광 영역(66)의 폭이 같은 예를 도시한 것이지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 도 4의 (A)에 나타낸 바와 같이, 차광 영역(66)의 폭은, 트랜지스터(206)가 가시광을 차단하는 영역(67)의 폭보다 넓어도 좋다. 즉, 차광 영역(66)은 트랜지스터(206)가 가시광을 차단하는 영역(67)과 중첩하지 않는 영역을 가져도 좋다. 도 4의 (B)에 나타낸 바와 같이, 트랜지스터(206)가 가시광을 차단하는 영역(67)은 가시광 영역(66)과 중첩되지 않는 영역을 가져도 좋다.
차광 영역(66)이 채널 영역(231a)과 중첩되면, 외광이 채널 영역(231a)에 조사되는 것을 저감시킬 수 있고, 이에 의하여 트랜지스터(206)의 신뢰성이 높아진다. 게이트(221)가 가시광을 차단하는 경우, 백라이트로부터의 광이 채널 영역(231a)에 들어가는 것을 방지할 수 있고, 이에 의하여 트랜지스터(206)의 신뢰성이 높아진다.
다음으로, 본 실시형태에 따른 표시 장치의 구성 요소에 사용할 수 있는 재료 등의 자세한 사항에 대하여 설명한다. 또한, 이미 설명한 구성 요소에 대한 설명은 생략하는 경우가 있다. 아래에서 설명하는 재료를 나중에 설명하는 표시 장치, 터치 패널, 및 이들의 구성 요소에 적절히 사용할 수 있다.
<<기판(51 및 61)>>
본 발명의 일 형태에 따른 표시 장치에 사용되는 기판의 재료에 큰 제한은 없다. 예를 들어, 유리 기판, 석영 기판, 사파이어 기판, 반도체 기판, 세라믹 기판, 금속 기판, 또는 플라스틱 기판 등을 사용할 수 있다.
얇은 기판을 사용함으로써, 표시 장치의 무게 및 두께를 줄일 수 있다. 또한, 가요성을 가질 정도로 얇은 기판을 사용함으로써, 가요성 표시 장치를 얻을 수 있다.
본 발명의 일 형태에 따른 표시 장치는, 제작 기판 위에 트랜지스터 등을 형성한 다음, 다른 기판으로 트랜지스터 등을 전치함으로써 제작된다. 제작 기판을 사용하면, 특성이 양호한 트랜지스터의 형성, 소비전력이 낮은 트랜지스터의 형성, 내구성이 있는 표시 장치의 제작, 표시 장치에 대한 내열성의 부여, 더 가벼운 표시 장치의 제작, 또는 더 얇은 표시 장치의 제작이 가능하다. 트랜지스터가 전치되는 기판의 예에는, 트랜지스터를 형성할 수 있는 기판에 더하여, 종이 기판, 셀로판 기판, 목재 기판, 직물 기판(천연 섬유(예를 들어, 견(silk), 솜(cotton), 또는 삼(hemp)), 합성 섬유(예를 들어, 나일론, 폴리우레탄, 또는 폴리에스터), 및 재생 섬유(예를 들어, 아세테이트, 큐프라, 레이온, 또는 재생 폴리에스터) 등을 포함함), 피혁 기판, 및 고무 기판 등이 포함된다.
<<트랜지스터(201 및 206)>>
본 발명의 일 형태에 따른 표시 장치에 포함되는 트랜지스터는 톱 게이트 구조 또는 보텀 게이트 구조를 가져도 좋다. 채널의 상방 및 하방에 게이트 전극이 제공되어도 좋다. 트랜지스터에 사용되는 반도체 재료는 특별히 한정되지 않고, 예를 들어, 반도체 장치, 실리콘, 저마늄을 사용할 수 있다. 트랜지스터의 반도체층으로서는 가시광을 투과시키는 재료를 사용하는 것이 바람직하다. 이에 의하여 표시 장치의 개구율을 높일 수 있다.
트랜지스터에 사용되는 반도체 재료의 결정성에 특별한 제한은 없고, 비정질 반도체 또는 결정성을 갖는 반도체(미결정 반도체, 다결정 반도체, 단결정 반도체, 또는 부분적으로 결정 영역을 포함하는 반도체)를 사용하여도 좋다. 결정성을 갖는 반도체를 사용하면, 트랜지스터 특성의 열화를 저감시킬 수 있어 바람직하다.
예를 들어, 14족 원소, 화합물 반도체, 또는 산화물 반도체를 반도체층에 사용할 수 있다. 대표적으로는, 실리콘을 포함하는 반도체, 갈륨 비소를 포함하는 반도체, 또는 인듐을 포함하는 산화물 반도체를 반도체층에 사용할 수 있다.
트랜지스터의 채널이 형성되는 반도체에 산화물 반도체를 사용하는 것이 바람직하다. 특히, 실리콘보다 밴드 갭이 넓은 산화물 반도체를 사용하는 것이 바람직하다. 실리콘보다 밴드 갭이 넓고 캐리어 밀도가 작은 반도체 재료를 사용하면, 트랜지스터의 오프 상태 중의 전류(오프 상태 전류)를 저감시킬 수 있어 바람직하다.
산화물 반도체는 예를 들어, 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 산화물 반도체는 In-M-Zn 산화물(M은 Al, Ti, Ga, Ge, Y, Zr, La, Ce, Nd, Sn, 또는 Hf 등의 금속)을 더 포함하는 것이 바람직하다.
반도체층으로서는, 반도체층이 형성되는 면 또는 반도체층의 상면에 실질적으로 수직으로 결정부의 c축이 배향되고, 인접한 결정부가 결정립계를 갖지 않는 복수의 결정부를 포함하는 산화물 반도체막을 사용하는 것이 바람직하다.
반도체층에 이러한 산화물 반도체를 사용함으로써, 전기 특성의 변동이 저감된, 신뢰성이 높은 트랜지스터를 제공할 수 있다.
트랜지스터의 오프 전류는 낮기 때문에, 트랜지스터를 통하여 용량 소자에 축적된 전하를 오랫동안 유지할 수 있다. 이러한 트랜지스터를 화소에 사용함으로써, 화소의 표시 영역에 표시된 화상의 계조를 유지하면서, 구동 회로를 정지시킬 수 있다. 결과적으로, 소비전력이 매우 낮은 표시 장치가 얻어진다.
트랜지스터(201 및 206)는, 고순도화되어 산소 결손의 형성이 저감된 산화물 반도체막을 포함하는 것이 바람직하다. 이로써, (트랜지스터의) 오프 상태 전류를 작게 할 수 있다. 따라서, 화상 신호 등의 전기 신호를 오랫동안 유지할 수 있고, 온 상태에서는 기록의 간격을 길게 할 수 있다. 그러므로, 리프레시 동작의 빈도를 줄일 수 있어, 소비전력을 저감시키는 효과로 이어진다.
트랜지스터(201 및 206)에서는, 비교적 높은 전계 효과 이동도를 얻을 수 있기 때문에, 고속 동작이 가능하다. 고속 동작이 가능한 이러한 트랜지스터를 표시 장치에 사용함으로써, 표시 영역의 트랜지스터 및 구동 회로부의 트랜지스터를 같은 기판 위에 제작할 수 있다. 이는, 별도로 실리콘 웨이퍼 등에 의하여 형성된 반도체 장치를 구동 회로로서 사용할 필요가 없어, 표시 장치의 부품 수를 줄일 수 있다는 것을 의미한다. 또한, 표시 영역에서도 고속으로 동작할 수 있는 트랜지스터를 사용함으로써, 고품질의 화상을 제공할 수 있다.
<<산화물 반도체층>>
산화물 반도체층은 적어도 인듐(In), 아연(Zn), 및 M(Al, Ti, Ga, Ge, Y, Zr, La, Ce, Nd, Sn, 또는 Hf 등의 금속)을 포함하는 In-M-Zn 산화물에 의하여 나타내어지는 막을 포함하는 것이 바람직하다. 상기 산화물 반도체를 포함하는 트랜지스터의 전기 특성의 편차를 저감시키기 위하여, 산화물 반도체는 In-M-Zn 산화물에 더하여 스태빌라이저를 포함하는 것이 바람직하다.
스태빌라이저의 예에는, M으로서 사용할 수 있는 금속을 포함하는, 갈륨(Ga), 주석(Sn), 하프늄(Hf), 알루미늄(Al), 및 지르코늄(Zr) 등이 있다. 또 다른 스태빌라이저로서는, 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb), 또는 루테튬(Lu) 등의 란타노이드를 사용할 수 있다.
산화물 반도체층에 포함되는 산화물 반도체로서, 예를 들어 다음 중 어느 것을 사용할 수 있다: In-Ga계 산화물, In-Zn계 산화물, In-Ga-Zn계 산화물, In-Al-Zn계 산화물, In-Sn-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, 및 In-Hf-Al-Zn계 산화물.
또한, 여기서, 예를 들어, "In-Ga-Zn계 산화물"이란 In, Ga, 및 Zn을 주성분으로 포함하는 산화물을 의미하고, In:Ga:Zn의 비율에 제한은 없다. 또한, In, Ga, 및 Zn에 더하여 금속 원소가 포함되어도 좋다.
또한, 산화물 반도체층이 In-M-Zn 산화물을 포함하는 경우, In과 M의 합을 100atomic%로 상정하면, In 및 M의 원자수비는 각각 25atomic%보다 높고 75atomic% 미만인 것이 바람직하고, 각각 34atomic%보다 높고 66atomic% 미만인 것이 더 바람직하다.
산화물 반도체층(205)의 에너지 갭은 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상이다. 에너지 갭이 넓은 이러한 산화물 반도체를 사용함으로써 트랜지스터의 오프 상태 전류가 저감된다.
산화물 반도체층의 두께는 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 50nm 이하이다.
산화물 반도체층이 In-M-Zn 산화물(M은 Al, Ti, Ga, Ge, Y, Zr, La, Ce, Nd, Sn, 또는 Hf임)을 포함하는 경우, In-M-Zn 산화물의 막을 형성하기 위하여 사용하는 스퍼터링 타깃의 금속 원소의 원자수비는 In≥M 및 Zn≥M을 만족시키는 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소의 원자수비로서는, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=3:1:2, In:M:Zn=1:3:4, 및 In:M:Zn=1:3:6 등이 들어진다. 또한, 형성된 산화물 반도체층의 금속 원소의 원자수비는 상술한 스퍼터링 타깃의 금속 원소의 원자비로부터 오차(error)로서 ±40%의 범위 내에서 변동된다.
산화물 반도체층으로서는 캐리어 밀도가 낮은 산화물 반도체막을 사용한다. 예를 들어, 캐리어 밀도가 1×1017/cm3 이하, 바람직하게는 1×1015/cm3 이하, 더 바람직하게는 1×1013/cm3 이하, 더욱 바람직하게는 1×1011/cm3 이하의 산화물 반도체막을 반도체층으로서 사용한다.
또한, 상술한 설명에 한정되지 않고, 트랜지스터의 요구되는 반도체 특성 및 전기 특성(예를 들어, 전계 효과 이동도 및 문턱 전압)에 따라 적절한 조성을 갖는 재료를 사용할 수 있다.
14족에 속하는 원소 중 하나인 실리콘 또는 탄소가 산화물 반도체층에 포함되면, 산화물 반도체층에서 산소 결손이 증가되고, 산화물 반도체층이 n형화된다. 따라서, 산화물 반도체층의 실리콘 또는 탄소의 농도(농도는 SIMS에 의하여 측정함)는 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하이다.
또한, SIMS에 의하여 측정되는 산화물 반도체층의 알칼리 금속 또는 알칼리 토금속의 농도는 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하이다. 알칼리 금속 및 알칼리 토금속은 산화물 반도체와 결합되면 캐리어를 생성할 수 있을 가능성이 있고, 그 경우, 트랜지스터의 오프 상태 전류가 높아질 수 있을 가능성이 있다. 그러므로, 반도체층의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다.
산화물 반도체층에 질소가 포함되면, 캐리어로서 기능하는 전자가 발생되고 캐리어 밀도가 높아지기 때문에, 반도체층이 n형화되기 쉽다. 따라서, 질소를 포함하는 산화물 반도체를 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 이러한 이유로, 산화물 반도체층 내의 질소는 가능한 한 저감되어 있는 것이 바람직하고, SIMS에 의하여 측정되는 질소의 농도를 예를 들어, 5×1018atoms/cm3 이하로 하는 것이 바람직하다.
산화물 반도체막은 예를 들어, 비단결정 구조를 가져도 좋다. 비단결정 구조는 예를 들어 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 구조, 미결정(microcrystalline) 구조, 또는 비정질 구조를 포함한다. 비단결정 구조 중, 비정질 구조는 결함 상태의 밀도가 가장 높은 한편, CAAC-OS는 결함 상태의 밀도가 가장 낮다.
반도체층은 예를 들어, 비정질 구조를 가져도 좋다. 비정질 구조를 갖는 산화물 반도체층은 예를 들어, 원자 배열이 불규칙하고 결정 성분을 갖지 않는다. 또는, 비정질 구조를 갖는 산화물막은 예를 들어, 완전한 비정질 구조를 갖고, 결정부를 갖지 않는다.
또한, 산화물 반도체층은 다음 중 2개 이상을 포함하는 혼합막이어도 좋다: 비정질 구조를 갖는 영역, 미결정 구조를 갖는 영역, 다결정 구조를 갖는 영역, CAAC-OS의 영역, 및 단결정 구조를 갖는 영역. 혼합막은, 예를 들어 비정질 구조를 갖는 영역, 미결정 구조를 갖는 영역, 다결정 구조를 갖는 영역, CAAC-OS 영역, 및 단결정 구조를 갖는 영역 중 2개 이상을 포함하는 단층 구조를 갖는 경우가 있다. 또는, 혼합막은 비정질 구조를 갖는 영역, 미결정 구조를 갖는 영역, 다결정 구조를 갖는 영역, CAAC-OS 영역, 및 단결정 구조를 갖는 영역 중 2개 이상의 적층 구조를 가져도 좋다.
<<절연층>>
표시 장치에 포함되는 절연막, 오버코트, 또는 스페이서 등에 사용할 수 있는 절연 재료로서는 유기 절연 재료 또는 무기 절연 재료를 사용할 수 있다. 유기 절연 재료의 예에는 아크릴 수지, 에폭시 수지, 폴리이미드 수지, 폴리아마이드 수지, 폴리아마이드이미드 수지, 실록산 수지, 벤조사이클로뷰텐계 수지, 및 페놀 수지가 포함된다. 무기 절연막의 예에는 산화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈럼막, 산화 마그네슘막, 산화 란타넘막, 산화 세륨막, 및 산화 네오디뮴막이 포함된다.
<<도전층>>
트랜지스터의 게이트, 소스, 및 드레인, 및 표시 장치의 배선 및 전극 등의 도전층에는, 알루미늄, 타이타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 탄탈럼, 및 텅스텐 등의 금속, 또는 이들 금속 중 어느 것을 주성분으로서 포함하는 합금 중 어느 것을 사용한 단층 구조 또는 적층 구조를 사용할 수 있다. 예를 들어, 타이타늄막을 알루미늄막 위에 적층한 2층 구조; 타이타늄막을 텅스텐막 위에 적층한 2층 구조; 구리막을 몰리브데넘막 위에 적층한 2층 구조; 구리막을 몰리브데넘 및 텅스텐을 포함하는 합금막 위에 적층한 2층 구조; 구리막을 구리, 마그네슘, 및 알루미늄을 포함하는 합금막 위에 적층한 2층 구조; 타이타늄막 또는 질화 타이타늄막, 알루미늄막 또는 구리막, 및 타이타늄막 또는 질화 타이타늄막이 이 순서대로 적층된 3층 구조; 또는 몰리브데넘막 또는 질화 몰리브데넘막, 알루미늄막 또는 구리막, 및 몰리브데넘막 또는 질화 몰리브데넘막이 이 순서대로 적층된 3층 구조 등을 채용할 수 있다. 예를 들어, 소스 전극(225a) 및 드레인 전극(225b)이 3층 구조를 갖는 경우, 제 1 층 및 제 3 층 각각이 타이타늄, 질화 타이타늄, 몰리브데넘, 텅스텐, 몰리브데넘 및 텅스텐을 포함하는 합금, 몰리브데넘 및 지르코늄을 포함하는 합금, 또는 질화 몰리브데넘으로 형성되는 막이고, 제 2 층이 구리, 알루미늄, 금, 은, 또는 구리 및 망가니즈를 포함하는 합금 등의 저저항 재료로 형성되는 막인 것이 바람직하다. 또한, ITO, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 ITSO 등 투광성 도전 재료를 사용하여도 좋다.
산화물 도전층은 산화물 반도체의 저항률을 제어함으로써 형성할 수 있다.
<<접착층(141)>>
접착층(141)에는 열 경화 수지, 광 경화 수지, 또는 2액형 경화 수지 등의 경화 수지를 사용할 수 있다. 예를 들어, 아크릴 수지, 우레탄 수지, 에폭시 수지, 또는 실록산 수지 등을 사용할 수 있다.
<<커넥터(242)>>
커넥터(242)로서는, 예를 들어, ACF(anisotropic conductive film) 및 ACP(anisotropic conductive paste) 등을 사용할 수 있다.
<<착색층(131)>>
착색층(131)은 특정의 파장 범위의 광을 투과시키는 유색층(colored layer)이다. 착색층(131)에 사용할 수 있는 재료의 예에는 금속 재료, 수지 재료, 및 안료 또는 염료를 포함하는 수지 재료가 포함된다.
<<차광층(132)>>
차광층(132)은 예를 들어, 다른 색의 인접한 착색층들(131) 사이에 제공된다. 예를 들어, 금속 재료, 또는 안료 또는 염료를 포함하는 수지 재료에 의하여 형성된 블랙 매트릭스를 차광층(132)으로서 사용할 수 있다. 또한, 구동 회로부(64) 등, 표시 부분(62) 외의 영역에도 차광막을 제공하면, 도파광(guided light) 등의 원하지 않은 누설을 억제할 수 있어 바람직하다.
<1-2. 표시 장치의 구조예 2>
도 5의 (A) 내지 (C), 도 6의 (A) 및 (B), 도 7, 및 도 8은 각각 표시 장치의 예를 도시한 것이다. 도 5의 (A) 내지 (C)는 표시 장치(100A)의 단면도이고, 도 6의 (A) 및 (B)는 본 발명의 일 형태에 따른 표시 장치에 포함되는 부화소의 상면도이고, 도 7은 표시 장치(100B)의 단면도이고, 도 8은 표시 장치(100C)의 단면도이다. 또한, 표시 장치(100A, 100B, 및 100C)의 사시도는, 도 2에 나타낸 표시 장치(100)의 사시도와 비슷하기 때문에 여기서는 도시하지 않았다.
도 5의 (A) 내지 (C)에 도시된 표시 장치(100A)는, 화소 전극(111)과 공통 전극(112) 사이의 위치 관계가 상술한 표시 장치(100)와 다르다.
도 1의 (A) 등에 도시된 표시 장치(100)는, 배향막(133a) 및 공통 전극(112)이 서로 접촉한 구조를 갖는 한편, 도 5의 (A) 내지 (C)에 도시된 표시 장치(100A)는 배향막(133a) 및 화소 전극(111)이 서로 접촉한 구조를 갖는다.
도 5의 (A)에 도시된 바와 같이, 표시 장치(100A)에서는, 반도체층의 저저항 영역(231b)이 절연층(211 및 220)의 개구의 측면과 접촉하고, 화소 전극(111)과 접속된다. 이에 의하여 화소 전극(111)을 평탄하게 배치할 수 있다.
표시 장치(100A)에서는, 공통 전극(112)이 절연층(211)에 매립되어 있다. 공통 전극(112)의 액정층(113) 측의 면은, 절연층(211)의 액정층(113) 측의 면과 같은 면을 형성할 수 있다.
도 5의 (B)에는, 표시 장치(100A)에 포함되는 인접한 2개의 부화소에서의, 액정층(113)과 그 주변의 단면도를 나타내었다. 도 5의 (B)에 도시된 바와 같이, 화소 전극(111)은 절연층(220)에 매립되어 있다. 화소 전극(111)의 액정층(113) 측의 면은, 절연층(220)의 액정층(113) 측의 면과 같은 면을 형성할 수 있다. 또한, 배향막(133a)은 평탄하게 제공된다.
도 5의 (C)에서는, 절연층(220)의 액정층(113) 측의 면 상방에 화소 전극(111)이 제공되어 있다. 또한, 도 5의 (C)에서, 화소 전극(111)은 절연층(220) 등의 개구의 측면과 접촉한다. 따라서, 배향막(133a)은 화소 전극(111)의 두께, 및 화소 전극(111)과 절연층(220) 사이의 단차를 반영한 요철 표면을 갖는다(일점쇄선의 프레임 참조). 이에 의하여, 화소의 개구(68) 내에서 액정층(113)의 두께(셀 갭)에 편차가 생겨, 양호한 화상의 표시가 억제된다.
또한, 화소 전극(111)의 단부 가까이에서는, 배향막(133a)의 요철 표면에 기인하여 액정층(113)의 초기 배향에 편차가 생기기 더 쉬워지는 경우가 있다. 초기 배향의 편차가 생기기 더 쉬운 액정층(113)의 영역을 화상의 표시에 사용하면, 표시 장치(100)의 콘트라스트가 저하되는 경우가 있다. 또한, 인접한 2개의 부화소들 사이에 초기 배향의 편차가 생기기 더 쉬운 액정층(113)의 영역이 존재하는 경우에는, 상기 영역을 차광층(132) 등으로 덮음으로써 콘트라스트의 저하를 저감시킬 수 있다. 그러나, 이에 의하여 개구율이 저하될 수 있다.
도 5의 (A) 및 (B)에 나타낸 바와 같이, 화소 전극(111)의 액정층(113) 측의 면과 절연층(220)의 액정층(113) 측의 면이 같은 면을 형성하는 경우에는, 화소의 개구(68) 내에서 배향막들(133a 및 133b) 사이의 간격을 균일하게 할 수 있다. 즉, 화소 전극(111)의 두께는 액정층(113)의 두께에 영향을 미치지 않는다. 액정층(113)의 두께는 화소의 개구(68) 내에서 일정하게 된다. 상기에서, 표시 장치(100A)는 높은 색 재현성으로 고품질의 화상을 표시할 수 있다.
또한, 배향막(133a)을 평탄하게 제공함으로써, 화소 전극(111)의 단부 가까이에서도 초기 배향을 더 쉽게 균일하게 할 수 있다. 배향막(133a)을 평탄하게 제공함으로써, 인접한 2개의 부화소들 사이에서 액정층(113)의 초기 배향의 편차가 생기기 더 쉬운 영역의 발생을 저감시킬 수 있다. 따라서, 개구율을 높일 수 있고, 표시 장치는 높은 해상도를 쉽게 달성할 수 있다.
본 발명의 일 형태에 따른 표시 장치에 포함되는 부화소의 상면도를 도 6의 (A) 및 (B)에 나타내었다. 도 6의 (A)는 부화소의 공통 전극(112)에서 도전층(222)까지의 적층 구조(예를 들어, 도 7 참조)를 공통 전극(112) 측에서 나타낸 상면도이다. 도 6의 (A)는 일점쇄선으로 윤곽을 그린 프레임 내의 화소의 개구(68)를 도시한 것이다. 도 6의 (B)는 도 6의 (A)에 도시된 적층 구조에서 공통 전극(112)을 생략한 상면도이다.
도 7에 표시 장치(100B)의 단면도를 나타내었다. 도 7에 나타낸 표시 장치(100B)는 상술한 표시 장치(100)의 구조에 더하여, 절연층(212) 및 게이트(223)를 포함한다.
본 발명의 일 형태에 따른 표시 장치에서는, 채널의 상방 및 하방에 게이트 전극이 제공되어 있는 트랜지스터를 사용하여도 좋다.
도 6의 (A) 및 (B)에 도시된 접촉 부분 Q1에서, 게이트(221 및 223)는 전기적으로 접속되어 있다. 서로 전기적으로 접속되어 있는 2개의 게이트를 갖는 트랜지스터는, 다른 트랜지스터보다 전계 효과 이동도를 높일 수 있기 때문에, 온 상태 전류를 높일 수 있다. 이 결과, 고속 동작이 가능한 회로를 얻을 수 있다. 또한, 회로부에 의하여 점유되는 면적을 축소할 수 있다. 온 상태 전류가 높은 트랜지스터를 사용하면, 크기를 크게 하거나 해상도를 높임으로써 배선의 수가 증가된 표시 패널 또는 표시 장치에서도 배선의 신호 지연을 저감시킬 수 있고, 표시의 불균일을 억제할 수 있다. 또한, 이러한 구성을 사용함으로써 신뢰성이 높은 트랜지스터를 제작할 수 있다.
도 6의 (A) 및 (B)에 도시된 접촉 부분 Q2에서는, 반도체층의 저저항 영역(231b)이 화소 전극(111)과 접속되어 있다. 가시광을 투과시키는 재료를 반도체층에 사용함으로써, 접촉 부분 Q2를 화소의 개구(68)에 제공할 수 있다. 이에 의하여 개구율을 높일 수 있고, 해상도가 높은 표시 장치의 제작을 용이하게 할 수 있다.
바꿔 말하면, 도 6의 (A) 및 (B)에서는, 하나의 도전층의 일부가 주사선(228)으로서 기능하고, 상기 도전층의 다른 일부가 게이트(223)로서 기능한다. 게이트(221 및 223)의 2개 중 저항이 더 낮은 한쪽이 주사선으로서도 기능하는 도전층인 것이 바람직하다.
바꿔 말하면, 도 6의 (A) 및 (B)에서는, 하나의 도전층의 일부가 신호선(229)으로서 기능하고, 상기 도전층의 다른 일부가 도전층(222)으로서 기능한다.
게이트(221 및 223)는 각각 금속 재료 및 산화물 도전체(OC) 중 한쪽의 단층, 또는 금속 재료 및 산화물 도전체 양쪽의 적층을 포함할 수 있다. 예를 들어, 게이트(221 및 223) 중 한쪽이 산화물 도전체를 포함하여도 좋고, 게이트(221 및 223) 중 다른 쪽이 금속 재료를 포함하여도 좋다.
트랜지스터(206)는 반도체층으로서 산화물 반도체층을 포함하고, 게이트(221 및 223) 중 적어도 한쪽으로서 산화물 도전층을 포함하도록 형성할 수 있다. 이 경우, 산화물 반도체층 및 산화물 도전층은 산화물 반도체를 사용하여 형성되는 것이 바람직하다.
도 6의 (A) 및 도 7은 하나의 화소의 개구(68)로서 공통 전극(112)에 하나의 개구가 제공되어 있는 예를 도시한 것이다. 표시 장치의 해상도가 높아질수록, 하나의 화소의 개구(68)의 면적은 작아진다. 따라서, 공통 전극(112)에 제공되는 개구의 개수는 하나 이상에 한정되지 않고, 하나의 개구를 제공할 수 있다. 즉, 해상도가 높은 표시 장치에서는, 화소(부화소)의 면적이 작기 때문에, 공통 전극(112)에 하나의 개구만이 있더라도 부화소의 표시 영역 전체에 걸쳐 액정의 배향을 위하여 충분한 전계를 생성할 수 있다.
도 8에 도시된 표시 장치(100C)는, 상술한 표시 장치(100)의 구조에 더하여 절연층(212), 절연층(216), 및 게이트(223)를 포함한다.
가시광을 투과시키는 재료(예를 들어, 산화물 도전체)를 게이트(221)에 사용하면, 채널 영역(231a)에 백라이트로부터의 광이 들어갈 수 있다. 이에 의하여 트랜지스터(206)의 신뢰성이 저하될 수 있다.
따라서, 도 8에 나타낸 바와 같이, 도전층(222)을 채널 영역(231a)과 중첩하여 배치하는 것이 바람직하다. 이에 의하여 채널 영역(231a)이 백라이트로부터의 광으로 조사되는 것을 억제할 수 있어, 트랜지스터(206)의 신뢰성 저화가 억제된다.
또한, 게이트(221)와 도전층(222) 사이의 기생 용량을 저감시키기 위하여 게이트(221)와 도전층(222) 사이에 절연층을 두껍게 형성한다. 예를 들어, 절연층(216)으로서 유기 절연층을 제공하여도 좋다.
<1-3. 표시 장치의 제작 방법의 예 1>
도 8에 도시된 표시 장치(100C)의 제작 방법의 일례에 대하여 도 9의 (A) 내지 (C), 도 10의 (A) 및 (B), 도 11의 (A) 및 (B), 도 12의 (A) 및 (B), 및 도 13의 (A) 및 (B)를 참조하여 설명한다. 또한, 트랜지스터의 제작 방법의 자세한 사항에 대해서는 실시형태 2를 참조할 수 있다.
또한, 표시 장치를 구성하는 박막(즉, 절연막, 반도체막, 및 도전막 등)은 스퍼터링법, CVD(chemical vapor deposition)법, 진공 증착법, PLD(pulsed laser deposition)법, 또는 ALD(atomic layer deposition)법 등 중 어느 것에 의하여 형성할 수 있다. CVD법의 예로서는, PECVD(plasma-enhanced CVD)법 또는 열 CVD법 등을 들 수 있다. 열 CVD법의 예로서는, MOCVD(metal organic CVD)법을 들 수 있다.
또는, 표시 장치를 구성하는 박막(즉, 절연막, 반도체막, 및 도전막 등)은 스핀 코팅, 디핑(dipping), 스프레이 코팅, 잉크젯 인쇄, 디스펜싱, 스크린 인쇄, 또는 오프셋 인쇄 등의 방법, 또는 닥터 나이프, 슬릿 코터, 롤 코터, 커튼 코터, 또는 나이프 코터에 의하여 형성할 수 있다.
표시 장치를 구성하는 박막은 포토리소그래피법 등을 사용하여 가공할 수 있다. 또는, 차폐 마스크를 사용하는 막 형성법에 의하여 섬 형상의 박막을 형성하여도 좋다. 또는, 나노 임프린팅법, 샌드 블라스팅법(sandblasting method), 또는 리프트 오프법 등에 의하여 박막을 가공하여도 좋다. 포토리소그래피법의 예에는, 가공하고자 하는 박막 위에 레지스트 마스크를 형성하고, 에칭 등에 의하여 이 박막을 가공하고, 레지스트 마스크를 제거하는 방법과, 감광성 박막을 형성하고, 이 감광성 박막을 광에 노출시키고 현상하여 원하는 형상으로 가공하는 방법이 포함된다.
포토리소그래피법에서 노광에 사용하는 광으로서는, i선의 광(파장 365nm), g선의 광(파장 436nm), h선의 광(파장 405nm), 및 i선, g선, 및 h선을 혼합시킨 광을 들 수 있다. 또는, 자외광, KrF 레이저 광, 또는 ArF 레이저 광 등을 사용할 수 있다. 노광은 액침 노광 기술에 의하여 수행되어도 좋다. 노광에 사용되는 광으로서는 EUV(extreme ultra-violet light) 또는 X선 등을 들 수 있다. 노광에 사용하는 광 대신에 전자 빔을 사용할 수 있다. EUV, X선, 또는 전자 빔을 사용하면 매우 미세한 가공을 수행할 수 있어 바람직하다. 또한, 전자 빔 등의 빔을 주사함으로써 노광을 수행하는 경우, 포토마스크는 불필요하다.
박막의 에칭에는, 드라이 에칭, 웨트 에칭, 또는 샌드 블라스트법 등을 사용할 수 있다.
기능 소자는 제작 기판 위에 형성되고, 제작 기판으로부터 분리된 다음, 다른 기판으로 전치될 수 있다. 이 방법에 의하여, 예를 들어, 내열성이 높은 제작 기판 위에서 형성한 기능 소자를 내열성이 낮은 기판으로 전치할 수 있다. 따라서, 기능 소자의 제작 온도가 내열성이 낮은 기판에 의하여 한정되지 않는다. 또한, 제작 기판보다 가볍고, 플렉시블하고, 얇은 기판 등으로 기능 소자를 전치할 수 있어, 반도체 장치 및 표시 장치 등의 다양한 장치를 가볍게, 플렉시블하게, 그리고 얇게 할 수 있다.
구체적으로는, 제 1 기판 위에 분리층을 형성하고, 분리층 상방에 산화물층을 형성하고, 산화물층 위에 기능 소자를 형성하고, 접착층에 의하여 제 1 기판에 제 2 기판을 접합하고, 제 1 기판과 제 2 기판을 분리함으로써, 제 1 기판 위에서 형성한 기능 소자를 제 2 기판으로 전치할 수 있다. 도 9의 (A) 내지 (C), 도 10의 (A) 및 (B), 도 11의 (A) 및 (B), 도 12의 (A) 및 (B), 그리고 도 13의 (A) 및 (B)는 상기 산화물층에 산화물 절연층을 사용하는 예를 도시한 것이다.
먼저, 도 9의 (A)에 나타낸 바와 같이, 제작 기판(301) 위에 분리층(303)을 형성하고, 분리층(303) 위에 산화물 절연층(305)을 형성한다.
제작 기판(301)으로서는, 적어도 제작 중의 처리 온도에 견딜 수 있는 내열성 기판을 사용한다. 제작 기판(301)으로서는, 예를 들어, 유리 기판, 석영 기판, 사파이어 기판, 반도체 기판, 세라믹 기판, 금속 기판, 또는 플라스틱 기판을 사용할 수 있다.
또한, 양산성의 면에서는 제작 기판(301)으로서 대형 유리 기판을 사용하는 것이 바람직하다. 예를 들어, 3세대(550mm×650mm) 이상, 10세대(2950mm×3400mm) 이하의 크기의 유리 기판, 또는 10세대보다 큰 크기의 유리 기판을 사용하는 것이 바람직하다.
제작 기판(301)으로서 유리 기판을 사용하는 경우, 제작 기판(301)과 분리층(303) 사이에 하지막으로서 산화 실리콘막, 산화 질화 실리콘막, 질화 실리콘막, 또는 질화 산화 실리콘막 등의 절연층을 형성하면, 유리 기판으로부터의 오염을 방지할 수 있으므로 바람직하다.
분리층(303)은 텅스텐, 몰리브데넘, 타이타늄, 탄탈럼, 나이오븀, 니켈, 코발트, 지르코늄, 아연, 루테늄, 로듐, 팔라듐, 오스뮴, 이리듐, 및 실리콘 중에서 선택되는 원소; 상기 원소 중 어느 것을 포함하는 합금 재료; 또는 상기 원소 중 어느 것을 포함하는 화합물 재료 등을 사용하여 형성할 수 있다. 실리콘을 포함하는 층의 결정 구조는 비정질이어도 좋고 미결정이어도 좋고 다결정이어도 좋다. 또한, 산화 알루미늄, 산화 갈륨, 산화 아연, 이산화 타이타늄, 산화 인듐, 인듐 주석 산화물, 인듐 아연 산화물, 또는 In-Ga-Zn 산화물 등의 금속 산화물을 사용할 수 있다. 분리층(303)을 텅스텐, 타이타늄, 또는 몰리브데넘 등의 고융점 금속 재료를 사용하여 형성하면, 기능 소자 등의 형성 공정의 자유도를 높일 수 있으므로 바람직하다.
분리층(303)은 예를 들어, 스퍼터링법, 플라스마 CVD법, 코팅법(스핀 코팅법, 액적 토출법, 및 디스펜싱법 등을 포함함), 또는 인쇄법 등에 의하여 형성할 수 있다. 분리층(303)의 두께는 예를 들어, 1nm 이상 200nm 이하, 바람직하게는 10nm 이상 100nm 이하로 한다. 제작 기판(301) 위에 분리층(303)을 섬 형상으로 형성하여도 좋다.
분리층(303)이 단층 구조를 갖는 경우, 텅스텐층, 몰리브데넘층, 또는 텅스텐과 몰리브데넘의 혼합물을 포함하는 층을 형성하는 것이 바람직하다. 또는, 텅스텐의 산화물 또는 산화 질화물을 포함하는 층, 몰리브데넘의 산화물 또는 산화 질화물을 포함하는 층, 또는 텅스텐과 몰리브데넘의 혼합물의 산화물 또는 산화 질화물을 포함하는 층을 형성하여도 좋다. 또한, 텅스텐과 몰리브데넘의 혼합물은 예를 들어, 텅스텐과 몰리브데넘의 합금에 상당한다.
분리층(303)을, 텅스텐을 포함하는 층과 텅스텐의 산화물을 포함하는 층의 적층 구조를 갖도록 형성하는 경우, 텅스텐의 산화물을 포함하는 층은 다음과 같이 형성하여도 좋다. 텅스텐을 포함하는 층을 먼저 형성하고, 그 위에 산화물로 형성되는 절연층을 형성함으로써, 텅스텐층과 절연층의 계면에 텅스텐의 산화물을 포함하는 층이 형성되도록 한다. 또는, 텅스텐의 산화물을 포함하는 층은, 텅스텐을 포함하는 층의 표면에 열산화 처리, 산소 플라스마 처리, 아산화 질소(N2O) 플라스마 처리, 또는 오존수 등의 산화력이 높은 용액을 사용한 처리 등을 수행함으로써 형성하여도 좋다. 플라스마 처리 및 가열 처리는, 산소, 질소, 또는 아산화 질소 단독, 또는 이들 가스 중 어느 것과 다른 가스의 혼합 가스 분위기에서 수행하여도 좋다. 플라스마 처리 또는 가열 처리에 의하여 분리층(303)의 표면 상태를 변화시킴으로써, 분리층(303)과 나중에 형성되는 절연막의 밀착성을 제어할 수 있다.
산화물 절연층(305)은 산화 실리콘막, 산화 질화 실리콘막, 및 질화 산화 실리콘막 등 중 어느 것을 포함하는 단층 구조 또는 적층 구조를 갖는 것이 바람직하다.
절연층(305)은 스퍼터링법, 플라스마 CVD법, 코팅법, 또는 인쇄법 등에 의하여 형성할 수 있다. 예를 들어, 절연층(305)을 플라스마 CVD법에 의하여 250℃ 이상 400℃ 이하의 온도에서 형성함으로써, 절연층(305)을 방습성이 우수하고 치밀한 막으로 할 수 있다. 절연층의 두께는 바람직하게는 10nm 내지 3000nm, 더 바람직하게는 200nm 내지 1500nm에 포함되는 것이 바람직하다.
다음으로, 산화물 절연층(305) 위에 공통 전극(112) 및 도전층(251)을 형성한다. 또한, 공통 전극(112)을 형성하기 전에 산화물 절연층(305) 위에 절연층(질화물 절연층 또는 산화물 절연층 등)을 형성하여도 좋다.
본 발명의 일 형태에서는, 트랜지스터를 형성하기 전에 공통 전극(112)을 형성하기 때문에, 공통 전극(112)을 평탄한 면에 형성할 수 있다.
다음으로, 공통 전극(112) 및 도전층(251)을 덮는 절연층(220)을 형성한다. 그리고, 절연층(220) 위에 화소 전극(111) 및 도전층(253)을 형성한다. 다음으로, 화소 전극(111) 및 도전층(253)을 덮는 절연층(211)을 형성한다(도 9의 (B)).
다음으로, 절연층(211) 위에 게이트(223)를 형성하고, 게이트(223)를 덮는 절연층(212)을 형성한다(도 9의 (C)).
다음으로, 절연층(211 및 212)을 부분적으로 에칭함으로써, 화소 전극(111)에 도달하는 개구 및 도전층(253)에 도달하는 개구를 형성한다(도 10의 (A)). 절연층(211 및 212)을 같이 에칭하는 예를 나타내지만, 본 발명의 일 형태는 이 예에 한정되지 않는다.
다음으로, 절연층에 제공된 개구를 덮도록 섬 형상의 반도체층(231)을 형성한다(도 10의 (B)).
다음으로, 반도체층(231)을 덮는 절연층(213_0)을 형성하고, 절연층(213_0) 위에 도전층(221_0)을 형성한다(도 11의 (A)).
다음으로, 절연층(213_0) 및 도전층(221_0)을 가공함으로써, 섬 형상의 게이트 절연층(213) 및 섬 형상의 게이트(221)를 형성한다. 그리고, 게이트 절연층(213) 및 게이트(221)를 덮는 절연층(214)을 형성한다(도 11의 (B)).
질소 또는 수소를 포함하는 절연층(214)을 형성한 다음, 절연층(214)에 대하여 가열 처리를 수행함으로써, 반도체층 중 게이트(221) 및 게이트 절연층(213)과 중첩되지 않는 부분에 질소 또는 수소를 공급하여, 저저항 영역(231b)을 형성한다.
섬 형상의 게이트 절연층(213) 및 섬 형상의 게이트(221)를 형성한 후이며, 절연층(214)을 형성하기 전에 반도체층(231)에 불순물을 첨가하여 저저항 영역(231b)을 형성하여도 좋다. 절연층(214)을 형성한 후에 반도체층(231)에 불순물을 첨가하여 저저항 영역(231b)을 형성하여도 좋다. 후술하는 절연층(215 및 216) 중 적어도 한쪽을 형성한 후에 반도체층(231)에 불순물을 첨가하여도 좋다.
반도체층 중 게이트(221) 및 게이트 절연층(213)과 중첩되는 부분에 대한 불순물의 공급은, 중첩되지 않는 부분에 대한 불순물의 공급에 비하여 저감되기 때문에, 저항률의 저하가 억제되고, 게이트(221) 및 게이트 절연층(213)과 중첩되는 부분은 채널 영역(231a)으로서 기능할 수 있다.
다음으로, 절연층(215 및 216)을 형성한다. 절연층(214, 215, 및 216)을 부분적으로 에칭함으로써, 저저항 영역(231b)에 도달하는 개구 및 도전층(255)에 도달하는 개구를 형성한다. 또한, 복수의 절연층을 다른 공정 단계에서 가공하여도 좋고, 2개 이상의 층을 같은 공정 단계에서 동시에 처리할 수 있다. 다음으로, 도전층이 절연층에 제공된 개구를 덮도록 저저항 영역(231b) 위에 도전층을 형성한 다음, 상기 도전층을 원하는 형상으로 가공함으로써 도전층(222) 및 배선(65)을 형성한다(도 12의 (A)).
다음으로, 도 12의 (B)에 도시된 바와 같이, 제작 기판(301) 및 기판(51)을 접착층(142)에 의하여 서로 접착시킨다.
다음으로, 도 13의 (A)에 도시된 바와 같이, 제작 기판(301)과 산화물 절연층(305)을 서로 분리한다. 여기서는, 분리층(303)과 산화물 절연층(305) 사이에서 분리가 수행되는 예를 나타내었다.
제작 기판(301)과 산화물 절연층(305)을 분리하기 전에, 레이저 광 또는 예리한 칼날 등을 사용하여 분리의 기점을 형성하는 것이 바람직하다. 산화물 절연층(305)의 일부를 갈라지게 함으로써(또는 파괴시킴으로써) 분리의 기점을 형성할 수 있다. 예를 들어, 레이저 광의 조사에 의하여 산화물 절연층(305)의 일부를 용해, 증발, 또는 열적으로 파괴시킬 수 있다.
다음으로, 물리적인 힘(예를 들어, 사람의 손 또는 지그를 사용한 분리 처리, 또는 기판에 댄 롤러의 회전에 의한 분리 처리)으로, 형성된 분리의 기점으로부터 산화물 절연층(305) 및 제작 기판(301)을 분리한다. 산화물 절연층(305)으로부터 분리된 분리층(303) 및 형성 기판(301)을 도 13의 (A)의 하부에 도시하였다.
다음으로, 산화물 절연층(305)을 제거한다. 산화물 절연층(305)의 제거에는, 예를 들어, 웨트 에칭법 및 드라이 에칭법 중 한쪽 또는 양쪽 모두를 사용할 수 있다. 산화물 절연층(305)을 제거함으로써, 공통 전극(112) 및 도전층(251)을 노출시킬 수 있다(도 13의 (B)).
다음으로, 공통 전극(112) 위에 배향막(133a)을 형성한다. 또한, 산화물 절연층(305)이 배향막(133a)으로서 기능하는 경우에는, 산화물 절연층(305)의 일부를 제거하지 않고 남길 수 있다. 예를 들어, 산화물 절연층(305) 중 공통 전극(112)과 중첩되는 부분을 남겨도 좋다. 또한, 도전층(251)이 노출되도록 산화물 절연층(305)을 부분적으로 제거하여도 좋다.
이어서, 접착층(141)을 사용하여, 기판(51)과, 착색층(131), 차광층(132), 및 배향막(133b) 등이 형성된 기판(61) 사이에 액정층(133)을 밀봉한다. 상술한 공정을 거쳐, 표시 장치(100C)를 제작할 수 있다.
상술한 바와 같이, 본 발명의 일 형태에서는, 트랜지스터 및 액정 소자 등, 표시 장치를 구성하는 기능 소자를 제작 기판 위에 형성한다. 따라서, 기능 소자의 형성 공정 중에 가해지는 열에 대한 제한이 거의 없다. 고온 공정에서 제작한 신뢰성이 높은 기능 소자를, 표시 장치를 구성하는 기판으로 높은 수율로 전치할 수 있다. 이에 의하여 신뢰성이 높은 표시 장치를 제작할 수 있다.
본 발명의 일 형태에서는, 트랜지스터를 형성하기 전에 액정 소자의 전극을 형성하기 때문에, 액정 소자의 전극을 평탄한 면에 형성할 수 있다. 따라서, 셀 갭의 편차 및 액정의 초기 배향의 편차를 저감시킬 수 있다. 이에 의하여 개구율을 높이고, 해상도가 높은 표시 장치를 제작할 수 있다.
<1-4. 표시 장치의 제작 방법의 예 2>
도 8에 도시된 표시 장치(100C)의 제작 방법의 예를 도 14의 (A) 내지 (C), 그리고 도 15의 (A) 및 (B)를 참조하여 설명한다.
도 14의 (A) 내지 (C), 그리고 도 15의 (A) 및 (B)는, 분리층과 접촉하는 산화물층으로서 산화물 절연층 및 산화물 도전층을 사용하는 예를 도시한 것이다.
먼저, 도 14의 (A)에 도시된 바와 같이, 제작 기판(301) 위에 분리층(303)을 형성한다.
다음으로, 분리층(303) 위에 공통 전극(112) 및 도전층(251)을 형성한다(도 14의 (A)). 여기서, 공통 전극(112) 및 도전층(251)은 산화물 도전층을 사용하여 형성된다.
산화물 도전층에 사용할 수 있는 재료의 예에는, 산화 인듐, ITO, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 및 ITSO가 포함된다.
또는, 산화물 도전층에는 적어도 인듐(In), 아연(Zn), 및 M(M은 Al, Ti, Ga, Ge, Y, Zr, La, Ce, Nd, Sn, 또는 Hf 등의 금속임)을 포함하는 In-M-Zn 산화물을 사용할 수 있다. 산화물 도전층은 트랜지스터의 산화물 반도체층에 포함되는 금속 원소 중 1종류 이상을 포함하는 것이 바람직하다.
본 발명의 일 형태에서는, 트랜지스터를 형성하기 전에 공통 전극(112)을 형성하기 때문에, 공통 전극(112)을 평탄한 면에 형성할 수 있다.
다음으로, 공통 전극(112) 및 도전층(251)을 덮는 절연층(220)을 형성한다. 절연층(220)이 단일막인 경우, 절연층(220)은 산화물 절연층이다. 절연층(220)이 적층 구조를 갖는 경우, 분리층(303)과 접촉하는 절연층(220)에 포함되는 층은 산화물 절연층이다.
다음으로, 절연층(220) 위에 화소 전극(111) 및 도전층(253)을 형성한다. 그리고, 화소 전극(111) 및 도전층(253)을 덮는 절연층(211)을 형성한다. 다음으로, 절연층(211) 위에 트랜지스터(201 및 206) 등을 형성한다(도 14의 (B)).
다음으로, 도 14의 (C)에 도시된 바와 같이, 제작 기판(301) 및 기판(51)을 접착층(142)에 의하여 서로 접착시킨다.
다음으로, 도 15의 (A)에 도시된 바와 같이, 제작 기판(301)과, 공통 전극(112), 도전층(251), 및 절연층(220)을 분리한다. 여기서는, 분리층(303)과, 공통 전극(112), 도전층(251), 및 절연층(220) 사이에서 분리가 수행되는 예를 나타내었다. 공통 전극(112), 도전층(251), 및 절연층(220)으로부터 분리된 분리층(303) 및 형성 기판(301)을 도 15의 (A)의 하부에 도시하였다.
본 제작 방법의 예에서는, 공통 전극(112) 및 도전층(251)에 산화물 도전층을 사용하고, 절연층(220)에 산화물 절연층을 사용한다. 따라서, 분리층(303)과, 공통 전극(112), 도전층(251), 및 절연층(220)의 계면에 산화물층을 형성하지 않아도 제작 기판(301)과 기판(51)을 분리할 수 있다(도 15의 (A) 및 (B)). 이에 의하여 제작 기판(301)을 분리하고, 공통 전극(112) 및 도전층(251)을 노출시킬 수 있다. 산화물층을 제거하는 처리 단계가 불필요해지므로, 표시 장치의 제작 공정을 단축할 수 있다.
다음으로, 공통 전극(112) 위에 배향막(133a)을 형성한다. 이어서, 접착층(141)을 사용하여 기판(51)과, 착색층(131), 차광층(132), 및 배향막(133b) 등이 형성된 기판(61) 사이에 액정층(133)을 밀봉한다. 상술한 공정을 거쳐, 표시 장치(100C)를 제작할 수 있다.
상술한 바와 같이, 본 발명의 일 형태에서는, 트랜지스터 또는 액정 소자 등, 표시 장치를 구성하는 대부분의 기능 소자를 제작 기판 위에 제작하기 때문에, 기판(51) 및 기판(61)의 재료에 상관없이 고온을 사용하여 기능 소자를 제작할 수 있다. 이에 의하여 신뢰성이 높은 표시 패널을 제작할 수 있다.
본 발명의 일 형태에서는, 트랜지스터를 형성하기 전에 액정 소자의 전극을 형성하기 때문에, 액정 소자의 전극을 평탄한 면에 형성할 수 있다. 따라서, 셀 갭의 편차 및 액정의 초기 배향의 편차를 저감시킬 수 있다.
본 발명의 일 형태에서는, 제작 기판을 분리한 후, 불필요한 막을 제거하는 처리 단계를 수행하지 않고 표시 장치의 제작을 바로 진행할 수 있다. 이에 의하여, 제작 공정을 단축하고 제작 비용을 삭감할 수 있다.
<1-5. 표시 장치의 제작 방법의 예 3>
도 8에 도시된 표시 장치(100C)의 제작 방법의 예를 도 16의 (A) 내지 (C), 그리고 도 17의 (A) 및 (B)를 참조하여 설명한다.
도 16의 (A) 내지 (C), 그리고 도 17의 (A) 및 (B)는 제작 기판과 분리층의 계면에서 분리를 수행하는 예를 도시한 것이다. 이 예에서는, 분리층을 배향막으로서 사용한다.
먼저, 도 16의 (A)에 도시된 바와 같이, 제작 기판(301) 위에 분리층(309)을 형성한다.
분리층(309)은 나중에 배향막(133a)으로서 사용된다. 분리층(309)으로서는, 폴리이미드, 폴리에스터, 폴리올레핀, 폴리아마이드, 폴리카보네이트, 또는 아크릴 등의 유기 수지를 형성할 수 있다. 다음으로, 레이저 조사 또는 가열 처리를 수행하여 제작 기판과 유기 수지의 밀착성을 향상시키는 것이 바람직하다.
다음으로, 분리층(309) 위에 공통 전극(112) 및 도전층(251)을 형성한다.
본 발명의 일 형태에서는, 트랜지스터를 형성하기 전에 공통 전극(112)을 형성하기 때문에, 공통 전극(112)을 평탄한 면에 형성할 수 있다.
다음으로, 공통 전극(112) 및 도전층(251)을 덮는 절연층(220)을 형성한다. 그리고, 절연층(220) 위에 화소 전극(111) 및 도전층(253)을 형성한다. 다음으로, 화소 전극(111) 및 도전층(253)을 덮는 절연층(211)을 형성한다. 다음으로, 절연층(211) 위에 트랜지스터(201 및 206) 등을 형성한다(도 16의 (B)).
다음으로, 도 16의 (C)에 도시된 바와 같이, 접착층(142)에 의하여 제작 기판(301)과 기판(51)을 서로 접착한다.
다음으로, 도 17의 (A)에 도시된 바와 같이, 제작 기판(301)과 분리층(309)을 서로 분리한다. 예를 들어, 상술한 레이저 조사의 에너지 밀도보다 높은 에너지 밀도로 레이저 조사를 수행하거나, 상술한 가열 처리의 온도보다 높은 온도에서 가열 처리를 수행함으로써 제작 기판(301)과 분리층(309)의 계면에서 분리를 수행할 수 있다. 또한, 제작 기판과 유기 수지의 밀착성을 향상시키는 처리, 및 여기서 설명하는 처리들(예를 들어, 레이저 조사 또는 가열 처리) 중 한쪽을 수행하여도 좋다. 또한, 분리 전 또는 분리 중에 제작 기판(301)과 분리층(309)의 계면에 액체를 주입하여도 좋다.
또는, 제작 기판(301)과 분리층(309) 사이에 금속층을 제공하고, 상기 금속층에 전류를 공급하여 금속층을 가열함으로써, 금속층과 분리층(309)의 계면에서 분리를 수행하여도 좋다.
다음으로, 분리층(309)의 일부를 제거하여 도전층(251)을 노출시킨다(도 17의 (B)). 분리층(309) 중 남긴 부분을 배향막(133a)으로서 사용할 수 있다. 분리층(309) 중 남긴 부분의 상면에 러빙 처리를 실행하는 것이 바람직하다.
이어서, 접착층(141)을 사용하여, 기판(51)과, 착색층(131), 차광층(132), 및 배향막(133b)이 형성된 기판(61) 사이에 액정층(133)을 밀봉한다. 상술한 방법을 거쳐, 표시 장치(100C)를 제작할 수 있다.
상술한 바와 같이, 본 발명의 일 형태에서는, 트랜지스터 또는 액정 소자 등, 표시 장치를 구성하는 대부분의 기능 소자를 제작 기판 위에 제작하기 때문에, 기판(51) 및 기판(61)에 사용하는 재료에 상관없이 고온을 사용하여 기능 소자를 제작할 수 있다. 이에 의하여 신뢰성이 높은 표시 패널을 제작할 수 있다.
본 발명의 일 형태에서는, 트랜지스터를 형성하기 전에 액정 소자의 전극을 형성하기 때문에, 액정 소자의 전극을 평탄한 면에 형성할 수 있다. 따라서, 셀 갭의 편차 및 액정의 초기 배향의 편차를 저감시킬 수 있다.
<1-6. 표시 장치의 구조예 3>
도 18의 (A), 도 19의 (A), 및 도 20에 표시 장치의 예를 나타내었다. 도 18의 (A)는 표시 장치(100D)의 단면도이고, 도 19의 (A)는 표시 장치(100E)의 단면도이고, 도 20은 표시 장치(100F)의 단면도이다. 또한, 표시 장치(100D, 100E, 및 100F)의 사시도는, 도 2에 도시된 표시 장치(100)의 사시도와 비슷하기 때문에 여기서는 도시하지 않았다.
도 18의 (A)에 도시된 표시 장치(100D)는 화소 전극(111) 및 공통 전극(112)의 형상의 면에서 표시 장치(100C)와 다르다.
화소 전극(111) 및 공통 전극(112)은 양쪽 모두 빗살 형상을 갖는 상면 형상(평면 형상이라고도 함) 또는 슬릿이 제공된 상면 형상을 가져도 좋다.
도 18의 (A)에 도시된 표시 장치(100D)의 표시 부분(62)은, 위에서 보았을 때에 화소 전극(111) 및 공통 전극(112) 중 어느 것도 제공되지 않는 부분을 갖는다.
또는, 전극은 한쪽 전극의 슬릿의 단부가 다른 쪽 전극의 슬릿의 단부와 중첩되는 형상을 가져도 좋다. 이 경우의 단면도를 도 18의 (B)에 나타내었다.
또는, 위에서 보았을 때에 화소 전극(111) 및 공통 전극(112)은 서로 중첩되는 부분을 가져도 좋다. 이 경우의 단면도를 도 18의 (C)에 나타내었다.
또는, 위에서 보았을 때에, 한쪽 전극의 한쪽 단부는 다른 쪽 전극과 중첩되고, 한쪽 전극의 다른 쪽 단부는 다른 쪽 전극과 중첩되지 않아도 된다. 이 경우의 단면도를 도 18의 (D)에 나타내었다.
또는, 도 18의 (E)에 도시된 바와 같이, 화소 전극(111) 및 공통 전극(112)은 같은 평면에 제공되어도 좋다.
도 19의 (A)에 도시된 표시 장치(100E)는, 수직 전계 모드를 사용한 액정 소자를 포함하는 투과 액정 표시 장치의 예이다.
도 19의 (A)에 도시된 바와 같이, 표시 장치(100E)는 기판(51), 접착층(142), 트랜지스터(201), 트랜지스터(206), 액정 소자(40), 배향막(133a), 배향막(133b), 접속부(204), 접속부(252), 접착층(141), 스페이서(117), 착색층(131), 차광층(132), 오버코트(121), 기판(61), 및 편광판(130) 등을 포함한다.
표시 부분(62)은 트랜지스터(206) 및 액정 소자(40)를 포함한다.
트랜지스터(206)는 게이트(221), 게이트 절연층(213), 및 반도체층(채널 영역(231a) 및 저저항 영역(231b))을 포함한다.
도전층(222)은 절연층(214 및 215)에 형성된 개구를 통하여 저저항 영역(231b)과 접속되어 있다.
액정 소자(40)는 VA(vertical alignment) 모드를 사용한 액정 소자이다. 액정 소자(40)는 화소 전극(111), 공통 전극(112), 및 액정층(113)을 포함한다. 액정층(113)은 화소 전극(111)과 공통 전극(112) 사이에 위치한다.
화소 전극(111)과 절연층(212) 사이에는 가시광을 투과시키는 도전층(227)이 제공되어 있다. 화소 전극(111)과 도전층(227) 사이에는 절연층(220)이 위치한다. 화소 전극(111)은 용량 소자의 한쪽 전극으로서 기능한다. 도전층(227)은 용량 소자의 다른 쪽 전극으로서 기능한다. 도전층(227)에는, 예를 들어 배선(도시되지 않았음)을 통하여 소정의 전위가 공급되어 있다.
화소 전극(111)은 트랜지스터(206)의 반도체층의 저저항 영역(231b)과 전기적으로 접속되어 있다.
접속부(207)에서는, 반도체층의 저저항 영역(231b)이 화소 전극(111)과 접속되어 있다. 반도체층의 저저항 영역(231b)은 절연층(212 및 220)의 개구의 측면과 접촉하는 부분을 포함한다. 반도체층의 저저항 영역(231b)은 절연층(212 및 220)의 개구의 측면과 접촉하고, 화소 전극(111)과 접속되어 있다. 이에 의하여 화소 전극(111)을 평탄하게 배치할 수 있다.
가시광을 투과시키는 재료를 반도체층에 사용함으로써, 접속부(207)를 화소의 개구(68)에 제공할 수 있다.
기판(61) 측의 접속부(207)는 요철 표면을 포함하지 않는다. 따라서, 기판(61) 측의 화소 전극(111), 절연층(220), 및 배향막(133a) 각각의 표면은 평탄하다. 또한, 화소 전극(111), 절연층(220), 및 배향막(133a)은 각각 접속부(207)와 중첩되고, 접속부(207)보다 기판(61)에 가깝게 위치한다. 따라서, 접속부(207)와 중첩되는 액정층(113)의 부분을 다른 영역과 마찬가지로 표시 화상에 사용할 수 있다. 따라서, 접속부(207)가 제공되어 있는 영역을 화소의 개구(표시에 기여하는 영역)로서 사용할 수 있다. 이에 의하여 개구율을 높일 수 있고, 해상도가 높은 표시 장치의 제작을 용이하게 할 수 있다.
공통 전극(112)은 커넥터(243)를 통하여 도전층(118)과 전기적으로 접속된다. 도전층(118)은 화소 전극(111)에 사용한 것과 같은 재료 및 같은 제작 단계에 의하여 형성할 수 있다. 접속부(252)에서는, 액정층(113)보다 기판(51)에 더 가깝게 제공된 도전층이 공통 전극(112)과 전기적으로 접속된다. 이에 의하여, FPC(72)를 통하여 공통 전극(112)에 일정한 전위를 공급할 수 있다.
커넥터(243)로서는, 예를 들어 도전성 입자를 사용할 수 있다. 도전성 입자로서는, 금속 재료로 피복된 유기 수지 또는 실리카 등의 입자를 사용할 수 있다. 금속 재료로서 니켈 또는 금을 사용하면 접촉 저항을 저감시킬 수 있어 바람직하다. 니켈로 피복하고 금으로 더 피복한 입자 등, 2종류 이상의 금속 재료의 층으로 피복한 입자를 사용하는 것도 바람직하다. 커넥터(243)로서 탄성 변형 또는 소성(塑性) 변형이 가능한 재료를 사용하는 것이 바람직하다. 도 19의 (A)에 도시된 바와 같이, 도전성 입자는 수직으로 찌부러진 형상을 갖는 경우가 있다. 찌부러진 형상에 의하여, 커넥터(243)와, 커넥터(243)에 전기적으로 접속되는 도전층의 접촉 면적을 증대시킬 수 있고, 이에 의하여 접촉 저항이 저감되고 접속 불량 등의 문제가 저감된다.
커넥터(243)는 접착층(141)으로 덮이도록 제공되는 것이 바람직하다. 예를 들어, 경화 전의 접착층(141)에 커넥터(243)를 분산시킬 수 있다.
오버코트(121)가 평탄화 기능을 가지면, 공통 전극(112)을 평탄하게 제공할 수 있다. 이에 의하여 액정층(113)의 두께의 편차를 저감시킬 수 있다.
트랜지스터(201 및 206)는 가시광을 투과시키는 도전층(227)에 사용한 것과 같은 재료 및 같은 제작 단계에 의하여 형성되는 게이트(223)를 포함하여도 좋다. 도 19의 (A)는 구동 회로부(64)에만 게이트(223)를 제공하는 예를 도시한 것이다.
도 19의 (B)는 표시 장치(100E)의 제작 방법의 일부를 설명하는 단면도이다. 예를 들어, 화소 전극(111), 도전층(251), 및 도전층(118)에 산화물 도전층을 사용하고, 절연층(220)에 산화물 절연층을 사용하면, 상술한 표시 장치의 제작 방법의 예 2를 적용할 수 있다. 이에 의하여 제작 기판(301)을 분리하고, 화소 전극(111), 도전층(251), 및 도전층(118)을 노출시킬 수 있다. 산화물층을 제거하는 처리 단계가 불필요해지므로, 표시 장치의 제작 공정을 단축할 수 있다.
도 20에 도시된 표시 장치(100F)는 수평 전계 모드의 액정 소자를 포함하는 반사 액정 표시 장치의 예이다.
가시광을 반사하는 도전성 재료를 화소 전극(114)에 사용하고, 가시광을 투과시키는 도전성 재료를 공통 전극(112)에 사용함으로써, 본 발명의 일 형태에 따른 표시 장치를 반사 액정 표시 장치로서 기능시킬 수 있다.
가시광을 반사하는 도전성 재료의 예에는, 알루미늄, 은, 및 이들 금속 원소 중 어느 것을 포함하는 합금이 포함된다.
기판(61) 측으로부터 들어오는 외광(46)은, 화소 전극(114)에 의하여 반사되고, 기판(61) 측에서 추출된다.
반사 역정 표시 장치에서도, 공통 전극(112)의 액정층(113) 측의 면과 절연층(220)의 액정층(113) 측의 면이 같은 면을 형성하는 경우에는, 화소의 개구(68) 내에서 배향막들(133a 및 133b) 사이의 간격을 균일하게 할 수 있다. 즉, 공통 전극(112)의 두께는 액정층(113)의 두께에 영향을 미치지 않는다. 액정층(113)의 두께는 화소의 개구(68) 내에서 일정하게 된다. 이 결과, 표시 장치(100F)는 높은 색 재현성으로 고품질의 화상을 표시할 수 있다.
또한, 배향막(133a)을 평탄하게 제공함으로써, 공통 전극(112)의 단부 가까이에서도 초기 배향을 더 쉽게 균일하게 할 수 있다. 배향막(133a)을 평탄하게 제공함으로써, 인접한 2개의 부화소들 사이에서 액정층(113)의 초기 배향의 편차가 생기기 더 쉬운 영역의 발생을 저감시킬 수 있다. 따라서, 개구율을 높일 수 있고, 표시 장치는 높은 해상도를 쉽게 달성할 수 있다.
<1-7. 표시 장치의 구조예 4>
본 발명의 일 형태는, 터치 센서가 구비된 표시 장치에 적용할 수 있으며, 이러한 표시 장치를 입출력 장치 또는 터치 패널이라고도 한다. 상술한 표시 장치의 구조 중 임의의 것을 터치 패널에 적용할 수 있다. 본 실시형태에서는, 표시 장치(100C)에 터치 센서가 구비된 예에 초점을 맞춰 설명한다.
본 발명의 일 형태에 따른 터치 패널에 포함되는 센싱 소자(검지 소자라고도 함)에 제한은 없다. 손가락 또는 스타일러스 등, 물체의 근접 또는 접촉을 검지할 수 있는 다양한 센서를 검지 소자로서 사용할 수 있다.
예를 들어, 센서에는 정전 용량 방식, 저항막 방식, 표면 탄성파 방식, 적외선 방식, 광학 방식, 및 감압 방식 등 다양한 방식을 사용할 수 있다.
본 실시형태에서는 정전 용량 방식 검지 소자를 포함하는 터치 패널을 예시한다.
정전 용량 방식 터치 검지 소자의 예에는 표면형 정전 용량 방식 터치 검지 소자 및 투영형 정전 용량 방식 터치 검지 소자가 포함된다. 투영형 정전 용량 방식 검지 소자의 예에는 자기 용량 방식 검지 소자 및 상호 용량 방식 검지 소자가 포함된다. 상호 용량 방식 검지 소자를 사용하면 여러 지점을 동시에 검지할 수 있게 되므로 바람직하다.
본 발명의 일 형태에 따른 터치 패널은, 따로따로 형성한 표시 장치와 검지 소자를 서로 접합하는 구조, 및 표시 소자를 지지하는 기판 및 대향 기판 중 한쪽 또는 양쪽 모두에, 검지 소자에 포함되는 전극 등을 제공하는 구조를 포함한 다양한 구조 중 임의의 구조를 가질 수 있다.
도 21의 (A) 내지 (C) 및 도 22는 각각 표시 장치의 예를 도시한 것이다. 도 21의 (A)는 터치 패널(350A)의 사시도이다. 도 21의 (B)는 도 21의 (A)의 사시 개략도를 전개한 도면이다. 또한, 단순화를 위하여, 도 21의 (A) 및 (B)에는 주요한 구성 요소만을 도시하였다. 도 21의 (B)에서는, 기판(61) 및 기판(162)의 윤곽을 파선으로만 도시하였다. 도 22는 터치 패널(350A)의 단면도이다.
터치 패널(350A)은 따로따로 제작한 표시 장치와 검지 소자를 함께 접착시킨 구조를 갖는다.
터치 패널(350A)은 서로 중첩하여 제공된 입력 장치(375)와 표시 장치(370)를 포함한다.
입력 장치(375)는 기판(162), 전극(127), 전극(128), 복수의 배선(138), 및 복수의 배선(139)을 포함한다. FPC(72b)는 복수의 배선(138) 및 복수의 배선(139) 각각과 전기적으로 접속된다. IC(73b)는 FPC(72b)를 포함한다.
표시 장치(370)는 서로 대향하여 제공된 기판(51) 및 기판(61)을 포함한다. 표시 장치(370)는 표시 부분(62) 및 구동 회로부(64)를 포함한다. 기판(51) 위에 배선(65) 등이 제공되어 있다. FPC(72a)는 배선(65)과 전기적으로 접속되어 있다. FPC(72a)에 IC(73a)가 제공되어 있다.
배선(65)은 표시 부분(62) 및 구동 회로부(64)에 신호 및 전력을 공급한다. 상기 신호 및 전력은 FPC(72a)를 통하여 외부 또는 IC(73a)로부터 배선(65)에 입력된다.
도 22는 표시 부분(62), 구동 회로부(64), FPC(72a)를 포함하는 영역, 및 FPC(72b)를 포함하는 영역 등의 단면도이다.
기판(51 및 61)은 접착층(141)에 의하여 서로 접착되어 있다. 기판(61 및 162)은 접착층(169)에 의하여 서로 접착되어 있다. 여기서는, 기판(51)으로부터 기판(61)까지의 층들이 표시 장치(370)에 상당한다. 기판(162)으로부터 전극(124)까지의 층들이 입력 장치(375)에 상당한다. 즉, 접착층(169)은 표시 장치(370)와 입력 장치(375)를 함께 접착시킨다.
도 22에 도시된 표시 장치(370)의 구조는, 도 8에 도시된 표시 장치(100C)와 비슷한 구조이기 때문에, 여기서는 자세한 설명을 생략한다.
기판(51)에는 접착층(167)에 의하여 편광판(165)이 접착되어 있다. 편광판(165)에는 접착층(163)에 의하여 백라이트(161)가 접착되어 있다.
백라이트(161)로서 사용할 수 있는 백라이트의 종류의 예에는, 직하형(direct-below) 백라이트 및 에지 라이트형(edge-light) 백라이트 등이 포함된다. LED(light-emitting diode)를 갖는 직하형 백라이트를 사용하면, 복잡한 로컬 디밍이 가능하고 콘트라스트를 높일 수 있어 바람직하다. 에지 라이트형 백라이트를 사용하면 백라이트를 포함하는 모듈의 두께를 줄일 수 있어 바람직하다.
기판(162)에는 접착층(168)에 의하여 편광판(166)이 접착되어 있다. 편광판(166)에는 접착층(164)에 의하여 보호 기판(160)이 접착되어 있다. 전자 기기에 터치 패널(350A)을 내장하는 경우, 보호 기판(160)을 손가락 또는 스타일러스 등의 물체가 직접 접촉되는 기판으로서 사용하여도 좋다. 기판(51 및 61) 등으로서 사용할 수 있는 기판을 보호 기판(160)으로서 사용할 수 있다. 기판(51 및 61) 등으로서 사용할 수 있는 기판의 표면에 보호층을 형성한 구조를 보호 기판(160)에 사용하는 것이 바람직하다. 또는, 보호 기판(160)으로서 강화 유리 등을 사용하는 것이 바람직하다. 상기 보호층은 세라믹 코팅에 의하여 형성할 수 있다. 상기 보호층은 산화 실리콘, 산화 알루미늄, 산화 이트륨, 또는 YSZ(yttria-stabilized zirconia) 등의 무기 절연 재료를 사용하여 형성할 수 있다.
입력 장치(375)와 표시 장치(370) 사이에 편광판(166)을 제공하여도 좋다. 이 경우, 도 22에 도시된 보호 기판(160), 접착층(164), 및 접착층(168)을 반드시 제공할 필요는 없다. 바꿔 말하면, 터치 패널(350A)의 가장 바깥쪽 면에 기판(162)을 배치할 수 있다. 기판(162)에는, 보호 기판(160)에 사용할 수 있는 상술한 재료를 사용하는 것이 바람직하다.
기판(162)의 기판(61) 측에는 전극(127 및 128)이 제공되어 있다. 전극(127 및 128)은 같은 평면에 형성되어 있다. 전극(127 및 128)을 덮도록 절연층(125)이 제공되어 있다. 전극(124)은 절연층(125)에 제공된 개구를 통하여, 전극(127)의 양측에 제공되는 2개의 전극(128)과 전기적으로 접속되어 있다.
입력 장치(375)에 포함되는 도전층에서, 화소의 개구와 중첩되는 도전층(예를 들어, 전극(127 및 128))은 가시광을 투과시키는 재료를 사용하여 형성된다.
전극(127 및 128)과 같은 도전층을 가공하여 얻어진 배선(139)은, 전극(124)과 같은 도전층을 가공하여 얻어진 도전층(126)과 접속되어 있다. 도전층(126)은 커넥터(242b)를 통하여 FPC(72b)와 전기적으로 접속되어 있다.
다음으로, 도 23의 (A) 및 (B)를 참조하여, 본 발명의 일 형태에 따른 표시 장치에 적용할 수 있는 입력 장치(터치 센서)의 구동 방법의 예에 대하여 설명한다.
도 23의 (A)는 상호 용량 방식 터치 센서의 구조를 도시한 블록도이다. 도 23의 (A)에는 펄스 전압 출력 회로(601) 및 전류 검지 회로(602)를 도시하였다. 또한, 도 23의 (A)에서, 6개의 배선(X1 내지 X6)은 펄스가 인가되는 전극(621)을 나타내고, 6개의 배선(Y1 내지 Y6)은 전류의 변화를 검지하는 전극(622)을 나타낸다. 이러한 전극의 개수는 이 예에 도시된 것에 한정되지 않는다. 도 23의 (A)에는 전극(621 및 622)이 중첩되거나, 전극(621 및 622)이 가깝게 배치됨으로써 형성되는 용량 소자(603)도 도시하였다. 또한, 전극(621 및 622)의 기능은 서로 치환되어도 좋다.
예를 들어, 전극(127)은 전극(621) 또는 전극(622) 중 한쪽에 상당하고, 전극(128)은 전극(621) 또는 전극(622) 중 다른 쪽에 상당한다.
펄스 전압 출력 회로(601)는 예를 들어, 배선(X1 내지 X6)에 펄스 전압을 순차적으로 입력하기 위한 회로이다. 전류 검지 회로(602)는 예를 들어, 각 배선(Y1 내지 Y6)에 흐르는 전류를 검지하기 위한 회로이다.
배선(X1 내지 X6) 중 하나에 펄스 전압이 인가되면, 용량 소자(603)의 전극들(621 및 622) 사이에 전계가 발생되고, 전극(622)에 전류가 흐른다. 상기 전극들 사이에 발생된 전계의 일부는, 손가락 또는 스타일러스 등의 물체가 근접 또는 접촉하면 차폐되어, 전극들 사이의 전계의 강도가 변화된다. 이 결과, 전극(622)에 흐르는 전류량이 변화된다.
예를 들어, 물체의 근접 또는 접촉이 없는 경우, 각 배선(Y1 내지 Y6)에 흐르는 전류량은 용량 소자(603)의 용량에 따른다. 물체의 근접 또는 접촉에 의하여 전계의 일부가 차폐되는 경우에는, 배선(Y1 내지 Y6)에 흐르는 전류량의 감소를 검지한다. 이 변화를 이용함으로써 물체의 근접 또는 접촉을 검출할 수 있다.
전류 검지 회로(602)는 배선에 흐르는 전류의 적분값(시간적인 적분값)을 사용하여 검지하여도 좋다. 이 경우에는, 예를 들어, 적분 회로를 사용할 수 있다. 또는, 전류의 피크값을 검지하여도 좋다. 이 경우에는, 예를 들어, 전류를 전압으로 변환하고, 전압의 피크값을 검지하여도 좋다.
도 23의 (B)는 도 23의 (A)의 상호 용량 방식 터치 센서의 입출력 파형을 도시한 타이밍 차트의 예이다. 도 23의 (B)에서는, 1검지 기간에 각 행 및 각 열의 검지가 수행된다. 도 23의 (B)는 물체의 근접 또는 접촉이 검출되지 않는 기간(터치 센서가 터치되지 않을 때) 및 물체의 근접 또는 접촉이 검출되는 기간(터치 센서가 터치될 때)을 나타낸 것이다. 여기서, 배선(Y1 내지 Y6)은 검지되는 전류량에 상당하는 전압의 파형을 각각 나타낸다.
도 23의 (B)에 나타낸 바와 같이, 배선(X1 내지 X6)에는 펄스 전압이 순차적으로 공급된다. 따라서, 배선(Y1 내지 Y6)에 전류가 흐른다. 터치 센서가 터치되지 않을 때는, 배선(X1 내지 X6)의 전압의 변화에 따라 배선(Y1 내지 Y6)에 실질적으로 같은 전류가 흐르기 때문에, 배선(Y1 내지 Y6)은 비슷한 출력 파형을 갖는다. 한편, 터치 센서가 터치될 때는, 배선(Y1 내지 Y6) 중 물체가 근접 또는 접촉되는 위치에 있는 배선에 흐르는 전류가 감소되기 때문에, 도 23의 (B)에 도시된 바와 같이 출력 파형이 변화된다.
도 23의 (B)는 배선(X3)과 배선(Y3)이 교차되는 부분 또는 그 근방에 물체가 접촉 또는 근접하는 예를 나타낸 것이다.
상호 용량 방식 터치 센서는, 한 쌍의 전극 사이에서 발생되는 전계가 차폐되는 것으로 인한 전류의 변화를 검지하고 있으며, 이러한 식으로 상호 용량 방식 터치 센서는 물체의 위치 정보를 얻을 수 있다. 검지 감도가 높은 경우에는, 물체가 검출면(예를 들어, 터치 패널의 표면)에서 떨어져 있더라도 이 물체의 좌표를 판정할 수 있다.
표시 부분의 표시 기간과 터치 센서의 검지 기간이 서로 겹치지 않는 방법으로 터치 패널을 구동함으로써, 터치 센서의 검출 감도를 높일 수 있다. 예를 들어, 표시의 1프레임 기간에 표시 기간과 검지 기간을 따로따로 제공할 수 있다. 이 경우, 1프레임 기간에 2개 이상의 검지 기간을 제공하는 것이 바람직하다. 검지의 빈도를 늘림으로써, 검출 감도를 더 높일 수 있다.
일례로서, 펄스 전압 출력 회로(601) 및 전류 검지 회로(602)는 IC칩에 형성되어 있는 것이 바람직하다. 상기 IC는 예를 들어, 터치 패널 또는 전자 기기의 하우징 내의 기판에 실장되는 것이 바람직하다. 가요성을 갖는 터치 패널로 하는 경우, 터치 패널의 구부러진 부분에서는 기생 용량이 증대될 수 있을 가능성이 있고, 노이즈의 영향이 커질 수 있을 가능성이 있다. 이 관점에서, 노이즈에 의한 영향을 받기 어려운 구동 방법을 사용한 IC를 사용하는 것이 바람직하다. 예를 들어, 시그널-노이즈비(S/N비)를 높일 수 있는 구동 방법이 적용된 IC를 사용하는 것이 바람직하다.
<1-8. 표시 장치의 구조예 5>
도 24의 (A) 내지 (C) 및 도 25 각각에 터치 패널의 예를 도시하였다. 도 24의 (A)는 터치 패널(350B)의 사시도이다. 도 24의 (B)는 도 24의 (A)의 사시 개략도를 전개한 도면이다. 또한, 단순화를 위하여, 도 24의 (A) 및 (B)에는 주요한 구성 요소만을 도시하였다. 도 24의 (B)에서는, 기판(61)의 윤곽을 파선으로만 도시하였다. 도 25는 터치 패널(350B)의 단면도이다.
터치 패널(350B)은 화상을 표시하는 기능을 갖고 터치 센서로서 기능하는 인셀 터치 패널이다.
터치 패널(350B)은 검지 소자를 구성하는 전극 등을 대향 기판에만 제공한 구조를 갖는다. 이러한 구조는, 표시 장치 및 검지 소자를 따로따로 제작한 다음 함께 접착시키는 구조에 비하여, 터치 패널을 더 얇게 더 가볍게 할 수 있거나, 터치 패널 내의 부품의 개수를 줄일 수 있다.
도 24의 (A) 및 (B)에서, 입력 장치(376)는 표시 장치(379)에 포함되는 기판(61)에 제공되어 있다. 입력 장치(376)의 배선(138 및 139) 등은 표시 장치(379)에 포함되는 FPC(72)와 전기적으로 접속되어 있다.
상술한 구조로 함으로써, 터치 패널(350B)과 접속되는 FPC를 하나의 기판 측(본 실시형태에서는 기판(51) 측)에만 제공할 수 있다. 터치 패널(350B)에 2개 이상의 FPC를 접합하여도 좋지만, 도 24의 (A) 및 (B)에 도시된 바와 같이 구조의 단순화를 위하여, 터치 패널(350B)에는 표시 장치(379) 및 입력 장치(376) 양쪽 모두에 신호를 공급하는 기능을 갖는 하나의 FPC(72)가 제공되어 있는 것이 바람직하다.
IC(73)는 입력 장치(376)를 구동하는 기능을 포함하여도 좋다. 입력 장치(376)를 구동하는 또 다른 IC를 FPC(72) 위에 제공하여도 좋다. 또는, 입력 장치(376)를 구동하는 IC를 기판(51)에 실장하여도 좋다.
도 25는, 도 24의 (A)에 각각 도시된 FPC(72)를 포함하는 영역, 접속부(69), 구동 회로부(64), 및 표시 부분(62)을 포함하는 단면도이다.
접속부(69)에서는, 배선(139)(또는 배선(138)) 중 하나 및 도전층(115) 중 하나가 커넥터(243)를 통하여 전기적으로 접속되어 있다.
기판(61)과 절연층(123) 사이에는 전극(124, 127, 및 128) 및 절연층(125)이 제공되어 있다. 전극(127 및 128)은 같은 평면에 형성되어 있다. 절연층(125)은 전극(127 및 128)을 덮도록 제공되어 있다. 전극(124)은 절연층(125)에 제공된 개구를 통하여, 전극(127)의 양측에 제공되는 2개의 전극(128)과 전기적으로 접속되어 있다. 전극(124, 127, 및 128)은 각각 가시광을 투과시킨다. 이들 전극이 가시광을 투과시키는 경우, 각 전극을 화소의 개구(68)와 중첩하여 배치할 수 있기 때문에, 개구율의 저하를 억제할 수 있어 바람직하다. 또한, 전극(124, 127, 및 128)은 각각 가시광을 차단하는 재료를 사용하여 형성되어도 좋다. 이 경우, 가시광을 차단하는 전극은 차광 영역(66)과 중첩하여 배치되는 것이 바람직하다. 또한, 표시 장치의 사용자에 의하여 상기 전극이 보이지 않도록 하기 위하여, 가시광을 차단하는 전극과, 기판(61) 사이에 차광층을 제공하는 것이 바람직하다.
터치 패널(350B)은 오버코트(121)와 배향막(133b) 사이에 도전층(244)을 포함한다. 도전층(244)은 제 2 공통 전극으로서 기능할 수 있다. 도전층(244)에는 일정한 전위가 공급된다.
표시 장치의 해상도가 높아질수록, 부화소들 사이의 거리가 짧아져, 액정의 배향 결함이 더 생기기 쉬워진다. 본 발명의 일 형태에 따른 표시 장치는, 공통 전극(112)과 화소 전극(111) 사이에 전압을 인가하는 것에 더하여 도전층(244)과 화소 전극(111) 사이에도 전압을 인가할 수 있다. 따라서, 액정층(113)의 배향 상태를 더 확실히 제어할 수 있다.
전극(127 및 128)과 같은 도전층을 가공하여 얻어진 배선(139)이, 전극(124)과 같은 도전층을 가공하여 얻어진 도전층(126)과 접속되어 있다. 도전층(126)은 도전층(244)과 같은 도전층을 가공하여 얻어진 도전층(245)과 접속되어 있다. 도전층(245)은 커넥터(243)를 통하여 도전층(115)과 전기적으로 접속되어 있다.
터치 패널(350B)에는 화소를 구동하는 신호 및 검지 소자를 구동하는 신호가 하나의 FPC로부터 공급된다. 따라서, 터치 패널(350B)은 전자 기기에 내장되기 쉽고, 부품의 개수를 줄일 수 있다.
<1-9. 표시 장치의 구조예 6>
도 26은 터치 패널의 예를 도시한 것이다. 도 26은 터치 패널(350C)의 단면도이다.
터치 패널(350C)은 화상을 표시하는 기능을 갖고 터치 센서로서 기능하는 인셀 터치 패널이다.
터치 패널(350C)은 검지 소자를 구성하는 전극 등을 표시 소자를 지지하는 기판에만 제공한 구조를 갖는다. 이러한 구조는, 표시 장치 및 검지 소자를 따로따로 제작한 다음 함께 접착시키는 구조, 또는 대향 기판 측에 검지 소자를 제작하는 구조에 비하여, 터치 패널을 더 얇게 더 가볍게 할 수 있고, 터치 패널 내의 부품의 개수를 줄일 수 있다.
도 26에 도시된 터치 패널(350C)은 상술한 표시 장치(100)의 구조에 더하여 보조 배선(119)을 포함한다.
보조 배선(119)은 공통 전극(112)과 전기적으로 접속되어 있다. 공통 전극과 전기적으로 접속되는 보조 배선을 제공함으로써, 공통 전극의 저항에 기인한 전압의 하강을 억제할 수 있다. 또한, 금속 산화물을 포함하는 도전층과 금속을 포함하는 도전층의 적층 구조를 사용하는 경우에는, 하프톤 마스크를 사용한 패터닝 기술에 의하여 이들 도전층을 형성하면, 제작 공정을 단순화할 수 있어 바람직하다.
보조 배선(119)은 공통 전극(112)보다 저항이 낮은 막이다. 예를 들어, 보조 배선(119)은 몰리브데넘, 타이타늄, 크로뮴, 탄탈럼, 텅스텐, 알루미늄, 구리, 은, 네오디뮴, 및 스칸듐 등의 금속 재료, 및 이들 원소 중 어느 것을 포함하는 합금 재료 중 어느 것을 사용하여 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다.
표시 장치의 사용자에 의하여 상기 보조 배선(119)이 보이지 않도록 하기 위하여, 보조 배선(119)은 차광층(132) 등과 중첩하는 위치에 제공된다.
도 26은 인접한 2개의 부화소를 포함하는 단면도이다. 도 26에 도시된 2개의 부화소는 다른 화소에 포함되는 부화소이다.
도 26에 도시된 터치 패널(350C)은, 왼쪽의 부화소에 포함되는 공통 전극(112)과 오른쪽의 부화소에 포함되는 공통 전극(112) 사이에 형성되는 용량을 이용하여 물체의 근접 또는 접촉 등을 검지할 수 있다. 즉, 터치 패널(350C)에서, 공통 전극(112)은 액정 소자의 공통 전극 및 검지 소자의 전극의 양쪽 모두로서 기능한다.
상술한 바와 같이, 본 발명의 일 형태에 따른 터치 패널에서는 액정 소자의 일부를 구성하는 전극이 검지 소자의 일부를 구성하는 전극으로서 기능하기 때문에, 제작 공정을 단순화할 수 있고 제작 비용을 삭감할 수 있다. 또한, 터치 패널을 얇게, 그리고 가볍게 할 수 있다.
공통 전극(112)은 보조 배선(119)과 전기적으로 접속되어 있다. 보조 배선(119)을 제공함으로써, 검지 소자의 전극의 저항을 저감시킬 수 있다. 검지 소자의 전극의 저항이 저감되면, 검지 소자의 전극의 시간 상수를 작게 할 수 있다. 검지 소자의 전극의 시간 상수가 작아질수록, 검출 감도를 높일 수 있고, 이에 의하여 검출의 정확도를 높일 수 있다.
예를 들어, 검지 소자의 전극의 시간 상수는 0초보다 크고 1×10-4초 이하, 바람직하게는 0초보다 크고 5×10-5초 이하, 더 바람직하게는 0초보다 크고 5×10-6초 이하, 더욱 바람직하게는 0초보다 크고 5×10-7초 이하, 더더욱 바람직하게는 0초보다 크고 2×10-7초 이하이다. 특히, 시간 상수가 1×10-6초 이하이면, 노이즈의 영향을 저감시키면서 높은 검출 감도를 달성할 수 있다.
화소를 구동하는 신호 및 검지 소자를 구동하는 신호가 하나의 FPC에 의하여 터치 패널(350C)에 공급되어도 좋다. 따라서, 터치 패널(350C)은 전자 기기에 쉽게 내장할 수 있고, 부품의 개수를 줄일 수 있다.
터치 패널(350C)의 동작 방법의 예 등을 아래에서 설명한다.
도 27의 (A)는 터치 패널(350C)의 표시 부분(62)에 제공된 화소 회로의 일부의 등가 회로도이다.
각 화소(부화소)는 적어도 트랜지스터(206) 및 액정 소자(40)를 포함한다. 트랜지스터(206)의 게이트는 배선(3501)과 전기적으로 접속되어 있다. 트랜지스터(206)의 소스 및 드레인 중 한쪽은 배선(3502)과 전기적으로 접속되어 있다.
화소 회로는 X방향으로 연장되는 복수의 배선(예를 들어, 배선(3510_1) 및 배선(3510_2))과, Y방향으로 연장되는 복수의 배선(예를 들어, 배선(3511_1))을 포함한다. 이들은 서로 교차하여 제공되고, 이들 사이에 용량이 형성된다.
화소 회로에 제공되는 화소들 중, 일부의 서로 인접한 화소들의 액정 소자의 전극은 서로 전기적으로 접속되어 하나의 블록을 형성한다. 블록은, 섬 형상의 블록(예를 들어, 블록(3515_1) 또는 블록(3515_2))과, X방향 또는 Y방향으로 연장되는 선형 블록(예를 들어, Y방향으로 연장되는 블록(3516))의 2종류로 분류된다. 또한, 도 27의 (A)에는 화소 회로의 일부만을 도시하였지만, 실제로는 이들 2종류의 블록이 X방향 및 Y방향으로 반복적으로 배치된다. 액정 소자의 한쪽 전극은 예를 들어, 공통 전극이다. 액정 소자의 다른 쪽 전극은 예를 들어, 화소 전극이다.
X방향으로 연장되는 배선(3510_1)(또는 배선(3510_2))은 섬 형상의 블록(3515_1)(또는 블록(3515_2))과 전기적으로 접속되어 있다. 도시하지 않았지만, X방향으로 연장되는 배선(3510_1)은, 선형 블록을 개재하여 X방향을 따라 불연속적으로 제공되는 복수의 섬 형상의 블록(3515_1)과 전기적으로 접속된다. 또한, Y방향으로 연장되는 배선(3511_1)은 선형 블록(3516)과 전기적으로 접속된다.
도 27의 (B)는 X방향으로 연장되는 복수의 배선들(배선(3510_1 내지 3510_6)을 통틀어 배선(3510)이라고 부르는 경우가 있음))과, Y방향으로 연장되는 복수의 배선들(배선(3511_1 내지 3511_6)을 통틀어 배선(3511)이라고 부르는 경우가 있음)의 접속 관계를 도시한 등가 회로도이다. X방향으로 연장되는 각 배선(3510), 및 Y방향으로 연장되는 각 배선(3511)에 공통 전위를 입력할 수 있다. X방향으로 연장되는 각 배선(3510)에는 펄스 전압 출력 회로로부터 펄스 전압을 입력할 수 있다. 또한, Y방향으로 연장되는 각 배선(3511)은 검지 회로와 전기적으로 접속될 수 있다. 또한, 배선(3510) 및 배선(3511)은 서로 교체될 수 있다.
터치 패널(350C)의 동작 방법의 예를 도 28의 (A) 및 (B)를 참조하여 설명한다.
여기서는, 1프레임 기간을 기록 기간과 검지 기간으로 나눈다. 기록 기간은 화소에 화상 데이터를 기록하는 기간이고, 배선(3501)(게이트선 또는 주사선이라고도 함)이 순차적으로 선택된다. 검지 기간은 검지 소자에 의하여 검지가 수행되는 기간이다.
도 28의 (A)는 기록 기간의 등가 회로도이다. 기록 기간에는, X방향으로 연장되는 배선(3510)과 Y방향으로 연장되는 배선(3511)의 양쪽 모두에 공통 전위가 입력된다.
도 28의 (B)는 검지 기간의 등가 회로도이다. 검지 기간에는, Y방향으로 연장되는 각 배선(3511)은 검출 회로와 전기적으로 접속된다. 또한, X방향으로 연장되는 배선(3510)에는 펄스 전압 출력 회로로부터 펄스 전압이 입력된다.
도 28의 (C)는 상호 용량 방식 검지 소자의 입출력 파형의 타이밍 차트의 예를 도시한 것이다.
도 28의 (C)에서는, 1프레임 기간에 모든 행과 열에서 물체의 검지를 수행한다. 도 28의 (C)는 검지 기간에서의, 물체가 검지되지 않는 경우(비(非)터치)와 물체가 검지되는 경우(터치)의 2가지 경우를 나타낸 것이다.
배선(3510_1 내지 3510_6)에는 펄스 전압 출력 회로로부터 펄스 전압이 공급된다. 펄스 전압이 배선(3510_1 내지 3510_6)에 인가되는 경우, 용량 소자를 형성하는 한 쌍의 전극들 사이에 전계가 발생되고, 용량 소자에 전류가 흐른다. 예를 들어, 이 전극들 사이에 발생되는 전계는, 손가락 또는 스타일러스의 터치에 의하여 차폐됨으로써 변화된다. 즉, 터치 등에 의하여 용량 소자의 용량값이 변화된다. 이를 이용함으로써, 물체의 근접 또는 접촉을 검지할 수 있다.
배선(3511_1 내지 3511_6)은, 용량 소자의 용량값의 변화에 의하여 일어나는 배선(3511_1 내지 3511_6)에서의 전류의 변화를 검출하기 위한 검출 회로와 접속되어 있다. 배선(3511_1 내지 3511_6)에서 검출되는 전류값은, 물체의 근접 또는 접촉이 없는 경우 변화되지 않고, 물체의 근접 또는 접촉에 의하여 용량값이 감소되는 경우에는 감소된다. 전류의 변화를 검출하기 위해서는, 전류의 전체량을 검출하여도 좋다. 이 경우에는, 적분 회로 등을 사용하여 전류의 전체량을 검출할 수 있다. 또는, 전류의 피크값을 검출하여도 좋다. 이 경우에는, 전류를 전압으로 변환하여도 좋고, 전압의 피크값을 검출하여도 좋다.
또한, 도 28의 (C)에서, 배선(3511_1 내지 3511_6)의 파형은 검출되는 전류값에 대응하는 전압값을 나타낸다. 도 28의 (C)에 도시된 바와 같이, 표시 동작의 타이밍은 검지 동작의 타이밍과 동기되는 것이 바람직하다.
배선(3511_1 내지 3511_6)의 파형은, 배선(3510_1 내지 3510_6)에 인가되는 펄스 전압에 따라 변화된다. 물체의 근접 또는 접촉이 없는 경우에는, 배선(3511_1 내지 3511_6)의 파형이 배선(3510_1 내지 3510_6)의 전압의 변화에 따라 균일하게 변화된다. 한편, 물체가 근접 또는 접촉되는 부분에서는 전류값이 감소되고, 이에 따라 전압값의 파형이 변화된다.
이러한 식으로 용량의 변화를 검출함으로써, 물체의 근접 또는 접촉을 검출할 수 있다. 손가락 또는 스타일러스 등의 물체가 터치 패널에 터치되지 않고 근접된 경우에도 신호가 검출되는 경우가 있다.
또한, 도 28의 (C)는 배선(3510)에서 기록 기간에 공급되는 공통 전위가 검지 기간에 공급되는 저전위와 동등한 예를 도시한 것이지만, 본 발명의 일 형태는 이에 한정되지 않는다. 공통 전극은 저전위와 달라도 좋다.
일례로서, 펄스 전압 출력 회로 및 검출 회로는 하나의 IC에 형성되어 있는 것이 바람직하다. 상기 IC는 예를 들어, 터치 패널 또는 전자 기기의 하우징 내의 기판에 실장되는 것이 바람직하다. 가요성을 갖는 터치 패널로 하는 경우, 터치 패널의 구부러진 부분에서는 기생 용량이 증대될 수 있을 가능성이 있고, 노이즈의 영향이 커질 수 있을 가능성이 있다. 이 관점에서, 노이즈에 의한 영향을 받기 어려운 구동 방법을 사용한 IC를 사용하는 것이 바람직하다. 예를 들어, 시그널-노이즈비(S/N비)를 높일 수 있는 구동 방법이 적용된 IC를 사용하는 것이 바람직하다.
상술한 바와 같이, 화상을 기록하는 기간과 검지 소자에 의하여 검지를 수행하는 기간을 따로따로 제공하는 것이 바람직하다. 따라서, 데이터가 화소에 기록될 때 발생되는 노이즈에 기인한 검지 소자의 감도의 저하를 억제할 수 있다.
본 발명의 일 형태에서는, 도 28의 (D)에 도시된 바와 같이 1프레임 기간에 하나의 기록 기간과 하나의 검지 기간이 포함된다. 또는, 도 28의 (E)에 나타낸 바와 같이, 하나의 프레임 기간에 2번의 검지 기간이 포함되어도 좋다. 하나의 프레임 기간에 복수의 검출 기간이 포함되면, 검출 감도를 더 높일 수 있다. 예를 들어, 1프레임 기간에 2번 내지 4번의 검지 기간이 포함되어도 좋다.
다음으로, 터치 패널(350C)에 포함되는 검지 소자의 상면의 구조예를 도 29의 (A) 내지 (C)를 참조하여 설명한다.
도 29의 (A)는 검지 소자의 상면도를 나타낸 것이다. 검지 소자는 도전층(56a) 및 도전층(56b)을 포함한다. 도전층(56a)은 검지 소자의 한쪽 전극으로서 기능하고, 도전층(56b)은 검지 소자의 다른 쪽 전극으로서 기능한다. 검지 소자는, 도전층들(56a 및 56b) 사이에 형성되는 용량을 이용하여 물체의 근접 또는 접촉 등을 검지할 수 있다. 도시하지 않았지만, 도전층(56a 및 56b)은 빗살 형상을 갖는 상면 형상, 또는 슬릿이 제공된 상면 형상을 가져도 좋다.
본 발명의 일 형태에서, 도전층(56a 및 56b)은 액정 소자의 공통 전극으로서도 기능한다.
복수의 도전층(56a)은 Y방향으로 제공되어 있고, X방향으로 연장되어 있다. Y방향으로 제공된 복수의 도전층(56b)은 Y방향으로 연장되어 있는 도전층(58)을 통하여 서로 전기적으로 접속되어 있다. 도 29의 (A)는 m개의 도전층(56a) 및 n개의 도전층(58)이 제공된 예를 도시한 것이다.
또한, 복수의 도전층(56a)은 X방향으로 제공되어도 좋고, 이 경우 Y방향으로 연장되어도 좋다. X방향으로 제공된 복수의 도전층(56b)은 X방향으로 연장된 도전층(58)을 통하여 서로 전기적으로 접속되어도 좋다.
도 29의 (B)에 도시된 바와 같이, 검지 소자의 전극으로서 기능하는 도전층(56)은 복수의 화소(60)에 걸쳐 제공되어 있다. 도전층(56)은 도 29의 (A)의 도전층(56a 및 56b) 각각에 상당한다. 화소(60)는 다른 색을 나타내는 복수의 부화소로 형성되어 있다. 도 29의 (B)는 부화소(60a, 60b, 및 60c)의 3개의 부화소로 화소(60)가 형성되어 있는 예를 나타낸 것이다.
검지 소자의 한 쌍의 전극은 각 보조 배선과 전기적으로 접속되어 있는 것이 바람직하다. 도 29의 (C)에 도시된 바와 같이, 도전층(56)은 보조 배선(57)과 전기적으로 접속되어도 좋다. 또한, 도 29의 (C)는 도전층 위에 보조 배선이 적층되어 있는 예를 도시한 것이지만, 도전층은 보조 배선 위에 적층되어도 좋다. X방향으로 제공된 복수의 도전층(56)은 보조 배선(57)을 통하여 도전층(58)과 전기적으로 접속되어도 좋다.
가시광을 투과시키는 도전층의 저항률은 비교적 높은 경우가 있다. 따라서, 검지 소자의 한 쌍의 전극을 보조 배선과 전기적으로 접속시킴으로써 검지 소자의 한 쌍의 전극의 저항을 낮추는 것이 바람직하다.
검지 소자의 한 쌍의 전극의 저항을 낮추면, 한 쌍의 전극의 시간 상수를 작게 할 수 있다. 따라서, 검지 소자의 검출 감도를 높일 수 있고, 나아가서는 검지 소자의 검출 정확도를 높일 수 있다.
<1-10. 액정 소자의 전극의 상면의 구조예>
도 30의 (A) 및 (B)는 액정 소자의 전극의 상면의 예를 도시한 것이다.
액정 소자(40)에 포함되는 화소 전극 및 공통 전극이 반드시 평판 형상을 가질 필요는 없고, 다양한 개구 패턴(슬릿이라고도 함)이나, 구부러진 부분 또는 분기된 부분을 포함하는 빗살 형상을 가져도 좋다.
도 30의 (A) 및 (B)에 도시된 액정 소자(40)는 화소 전극(111) 및 공통 전극(112)을 포함한다.
도 30의 (A) 및 (B)에 도시된 트랜지스터(206)는 게이트(221), 산화물 반도체층(채널 영역(231a) 및 저저항 영역(231b)), 및 도전층(222)을 포함한다. 화소 전극(111)은 산화물 반도체층의 저저항 영역(231b)과 전기적으로 접속되어 있다.
도 30의 (A)는 화소 전극(111)이 슬릿을 포함하는 예를 도시한 것이고, 도 30의 (B)는 화소 전극(111)이 빗살 형상을 갖는 예를 도시한 것이다.
본 발명의 일 형태에 따른 액정 표시 장치에서는, 가시광을 투과시키는 반도체층의 저저항 영역이 액정 소자의 화소 전극과 직접 접속되어 있다. 화소 전극과 트랜지스터의 접촉 영역을 화소의 개구에 배치할 수 있기 때문에, 투과 액정 표시 장치의 개구율을 높일 수 있다. 또한, 이에 의하여 해상도가 높은 표시 장치로 할 수 있다.
본 발명의 일 형태에 따른 액정 표시 장치의 제작 방법에 의하여, 액정 소자의 전극을 평탄하게 형성할 수 있어, 액정 소자의 셀 갭의 편차를 저감시킬 수 있다. 또한, 액정의 초기 배향의 편차를 저감시킬 수 있어, 액정 표시 장치의 표시 결함이 저감된다. 또한, 액정의 배향 결함으로 인한 개구율의 저하를 저감시킬 수 있다.
본 실시형태는 다른 실시형태 중 임의의 것과 적절히 조합될 수 있다.
(실시형태 2)
본 실시형태에서는, 반도체 장치에 대하여 설명한다. 구체적으로는, 본 발명의 일 형태에 따른 표시 장치에 사용할 수 있는 트랜지스터, 및 상기 트랜지스터의 제작 방법에 대하여 도 31의 (A) 내지 (C), 도 32의 (A) 내지 (C), 도 33의 (A) 내지 (B), 도 34의 (A) 내지 (B), 도 35의 (A) 내지 (D), 도 36의 (A) 내지 (C), 도 37의 (A) 내지 (B), 도 38의 (A) 내지 (D), 도 39의 (A) 내지 (C), 및 도 40의 (A) 내지 (C)를 참조하여 설명한다.
<2-1. 트랜지스터의 구조예 1>
도 31의 (A) 내지 (C)는 트랜지스터의 예를 각각 나타낸 것이다. 도 31의 (A) 내지 (C)에 도시된 트랜지스터는 스태거(톱 게이트) 구조를 갖는다.
도 31의 (A)는 트랜지스터(300)의 상면도이다. 도 31의 (B)는 도 31의 (A)의 일점쇄선 X1-X2를 따라 취한 단면도이다. 도 31의 (C)는 도 31의 (A)의 일점쇄선 Y1-Y2를 따라 취한 단면도이다. 명료화를 위하여, 도 31의 (A)에는 절연층(310) 등 일부 구성 요소를 도시하지 않았다. 도 31의 (A)에서와 같이, 아래에서 설명하는 트랜지스터의 상면도에서는 일부 구성 요소를 도시하지 않는 경우가 있다. 또한, 일점쇄선 X1-X2의 방향을 채널 길이(L) 방향이라고 하고, 일점쇄선 Y1-Y2의 방향을 채널 폭(W) 방향이라고 하여도 좋다.
도 31의 (A) 내지 (C)에 도시된 트랜지스터(300)는 기판(302) 위의 절연층(304), 절연층(304) 위의 산화물 반도체층(308), 산화물 반도체층(308) 위의 절연층(310), 절연층(310) 위의 도전층(312), 및 절연층(304), 산화물 반도체층(308), 및 도전층(312) 위의 절연층(316)을 포함한다. 산화물 반도체층(308)은 도전층(312)과 중첩되는 채널 영역(308i), 절연층(316)과 접촉하는 소스 영역(308s), 및 절연층(316)과 접촉하는 드레인 영역(308d)을 포함한다. 소스 영역(308s)의 저항률은 채널 영역(308i)의 저항률보다 낮다. 드레인 영역(308d)의 저항률은 채널 영역(308i)의 저항률보다 낮다.
절연층(316)은 질소 또는 수소를 포함한다. 절연층(316)이 소스 영역(308s) 및 드레인 영역(308d)과 접촉하면, 절연층(316)에 포함되는 질소 또는 수소가 소스 영역(308s) 및 드레인 영역(308d)에 첨가된다. 소스 영역(308s) 및 드레인 영역(308d)의 캐리어 밀도는 질소 또는 수소가 첨가되면 높아진다.
트랜지스터(300)는, 절연층(316) 위의 절연층(318), 절연층(316 및 318)에 제공된 개구(341a)를 통하여 소스 영역(308s)과 전기적으로 접속된 도전층(320a), 및 절연층(316 및 318)에 제공된 개구(341b)를 통하여 드레인 영역(308d)과 전기적으로 접속된 도전층(320b)을 더 포함하여도 좋다.
도전층(312)은 게이트 전극으로서 기능하고, 도전층(320a)은 소스 전극으로서 기능하고, 도전층(320b)은 드레인 전극으로서 기능한다.
절연층(310)은 게이트 절연층으로서 기능한다. 절연층(310)은 과잉 산소 영역을 포함한다. 절연층(310)이 과잉 산소 영역을 포함하는 경우, 산화물 반도체층(308)에 포함되는 채널 영역(308i)에 과잉 산소를 공급할 수 있다. 채널 영역(308i)에 형성될 수 있을 가능성이 있는 산소 결손을 과잉 산소에 의하여 채울 수 있기 때문에, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
산화물 반도체층(308)에 과잉 산소를 공급하기 위하여, 산화물 반도체층(308) 아래에 형성되는 절연층(304)에 과잉 산소를 공급하여도 좋다. 그러나, 이 경우, 절연층(304)에 포함되는 과잉 산소는 산화물 반도체층(308)에 포함되는 소스 영역(308s) 및 드레인 영역(308d)에 공급될 수 있을 가능성도 있다. 소스 영역(308s) 및 드레인 영역(308d)에 과잉 산소가 공급되면, 소스 영역(308s) 및 드레인 영역(308d)의 저항이 높아질 수 있을 가능성이 있다.
한편, 산화물 반도체층(308) 위에 형성되는 절연층(310)이 과잉 산소를 포함하는 구조에서는, 과잉 산소를 채널 영역(308i)에만 선택적으로 공급할 수 있다. 또는, 채널 영역(308i) 및 소스 및 드레인 영역(308s 및 308d)에 과잉 산소를 공급한 후, 소스 및 드레인 영역(308s 및 308d)의 캐리어 밀도를 선택적으로 높임으로써, 소스 및 드레인 영역(308s 및 308d)의 저항이 높아지는 것을 방지할 수 있다.
산화물 반도체층(308)에 포함되는 소스 영역(308s) 및 드레인 영역(308d)은 각각 산소 결손을 형성하는 원소 또는 산소 결손과 결합되는 원소를 포함하는 것이 바람직하다. 산소 결손을 형성하는 원소 또는 산소 결손과 결합되는 원소의 대표적인 예에는, 수소, 붕소, 탄소, 질소, 플루오렌, 인, 황, 염소, 타이타늄, 및 희가스가 포함된다. 희가스 원소의 대표적인 예에는 헬륨, 네온, 아르곤, 크립톤, 및 제논이 포함된다. 산소 결손을 형성하는 상기 원소 중 하나 이상을 절연층(316)이 포함하는 경우, 절연층(316)으로부터 소스 영역(308s) 및 드레인 영역(308d)으로 이러한 원소가 확산된다. 또한/또는, 산소 결손을 형성하는 상기 원소는 불순물 첨가 처리에 의하여 소스 영역(308s) 및 드레인 영역(308d)에 첨가된다.
불순물 원소가 산화물 반도체층에 첨가되면, 산화물 반도체층 내의 금속 원소와 산소의 결합이 절단되어, 산소 결손이 형성된다. 또는, 불순물 원소가 산화물 반도체층에 첨가되면, 산화물 반도체층에서 금속 원소와 결합된 산소가 불순물 원소와 결합되고, 금속 원소로부터 산소가 이탈되어 산소 결손이 형성된다. 이 결과, 산화물 반도체층은 캐리어 밀도가 높아지므로, 그의 도전성이 높아진다.
다음으로, 도 31의 (A) 내지 (C)의 반도체 장치의 구성 요소의 자세한 사항에 대하여 설명한다.
기판(302)으로서는, 특별한 제한 없이 다양한 기판 중 임의의 것을 사용할 수 있다. 기판(51 및 61)에 사용되는 재료와 비슷하고 실시형태 1에서 설명한 재료 등을 기판(302)의 재료로서 사용할 수 있다.
절연층(304)은 스퍼터링법, CVD법, 증착법, PLD법, 인쇄법, 또는 코팅법 등에 의하여 적절히 형성할 수 있다. 예를 들어, 절연층(304)은 산화물 절연층 및/또는 질화물 절연층의 단층 구조 또는 적층 구조를 갖도록 형성할 수 있다. 또한, 산화물 반도체층(308)과의 계면 특성을 향상시키기 위하여, 적어도 절연층(304)의 산화물 반도체층(308)과 접촉하는 영역에 산화물 절연층을 사용하는 것이 바람직하다. 가열에 의하여 산소를 방출하는 산화물 절연체를 사용하여 절연층(304)을 형성하면, 절연층(304)에 포함되는 산소를 가열 처리에 의하여 산화물 반도체층(308)으로 이동시킬 수 있다.
절연층(304)의 두께는 50nm 이상, 100nm 이상 3000nm 이하, 또는 200nm 이상 1000nm 이하이다. 절연층(304)이 두꺼우면, 절연층(304)으로부터 방출되는 산소의 양이 증가될 수 있고, 절연층(304)과 산화물 반도체층(308)의 계면에서의 계면 준위, 및 산화물 반도체층(308)의 채널 영역(308i)에 포함되는 산소 결손이 저감될 수 있다.
절연층(304)은 예를 들어, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨, 또는 Ga-Zn 산화물을 사용하여 단층 구조 또는 적층 구조로 형성할 수 있다. 본 실시형태에서 절연층(304)은, 질화 실리콘막과 산화 질화 실리콘막의 적층 구조를 갖는다. 아래층으로서 질화 실리콘막을, 위층으로서 산화 질화 실리콘막을 포함하는 적층 구조를 갖는 절연층(304)에 의하여, 산화물 반도체층(308)에 산소를 효율적으로 도입할 수 있다.
산화물 반도체층(308)은 실시형태 1에서 설명한 산화물 반도체층과 비슷한 재료를 사용하여 형성할 수 있다.
절연층(310)은 트랜지스터(300)의 게이트 절연층으로서 기능한다. 또한, 절연층(310)은 산화물 반도체층(308), 특히 채널 영역(308i)에 산소를 공급하는 기능을 갖는다. 예를 들어, 절연층(310)은 산화물 절연층 또는 질화물 절연층의 단층 구조 또는 적층 구조로 형성할 수 있다. 또한, 산화물 반도체층(308)과 절연층(310)의 계면 특성을 향상시키기 위하여, 절연층(310)의 산화물 반도체층(308)과 접촉하는 영역을 적어도 산화물 절연층을 사용하여 형성한다. 절연층(310)에는 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 또는 질화 실리콘 등의 재료를 사용할 수 있다.
절연층(310)의 두께는 5nm 이상 400nm 이하, 5nm 이상 300nm 이하, 또는 10nm 이상 250nm 이하로 할 수 있다.
절연층(310)은 결함이 적고, 대표적으로는 전자 스핀 공명(ESR(electron spin resonance)) 분광법에 의하여 관찰되는 시그널이 가능한 한 적은 것이 바람직하다. 상기 시그널의 예에는 g인자가 2.001에 관찰되는 E'센터에 기인한 시그널이 포함된다. 또한, E'센터는 실리콘의 댕글링 본드에 기인한다. 절연층(310)으로서는, E'센터에 기인한 신호의 스핀 밀도가 3×1017spins/cm3 이하이고, 바람직하게는 5×1016spins/cm3 이하인 산화 실리콘막 또는 산화 질화 실리콘막이 적합하다.
상술한 시그널에 더하여, 이산화질소(NO2)에서 유래되는 시그널이 절연층(310)에서 관찰되는 경우가 있다. 상기 시그널은 N의 핵 스핀에 따라, 제 1 시그널, 제 2 시그널, 및 제 3 시그널의 3개의 시그널로 나누어진다. 제 1 시그널은 g인자가 2.037 이상 2.039 이하에서 관찰된다. 제 2 시그널은 g인자가 2.001 이상 2.003 이하에서 관찰된다. 제 3 시그널은 g인자가 1.964 이상 1.966 이하에서 관찰된다.
예를 들어, 절연층(310)으로서는, 이산화질소(NO2)에 기인한 시그널의 스핀 밀도가 1×1017spins/cm3 이상 1×1018spins/cm3 미만인 절연막을 사용하는 것이 적합하다.
또한, 이산화질소(NO2) 등의 질소 산화물(NOx)은 절연층(310)에 준위를 형성한다. 상기 준위는 산화물 반도체층(308)의 에너지 갭 내에 위치한다. 따라서, 질소 산화물(NOx)이 절연층(310)과 산화물 반도체층(308)의 계면으로 확산되면, 절연층(310) 측에서 전자가 상기 준위에 의하여 트랩될 수 있을 가능성이 있다. 결과적으로, 트랩된 전자가 절연층(310)과 산화물 반도체층(308)의 계면 근방에 잔류하기 때문에, 트랜지스터의 문턱 전압이 양의 방향으로 변동된다. 따라서, 절연층(310)으로서 질소 산화물의 함유량이 적은 막을 사용하면, 트랜지스터의 문턱 전압의 변동을 저감시킬 수 있다.
소량의 질소 산화물(NOx)을 방출하는 절연층으로서는, 예를 들어, 산화 질화 실리콘막을 사용할 수 있다. 상기 산화 질화 실리콘막은, 승온 이탈 가스 분석법(TDS)에서 암모니아의 방출량이 질소 산화물(NOx)의 방출량보다 큰 막이고, 대표적인 암모니아의 방출량은 1×1018/cm3 이상 5×1019/cm3 이하이다. 또한, 상기 암모니아의 방출량은, TDS에 있어서 50℃ 내지 650℃의 범위, 또는 50℃ 내지 550℃의 범위에서 가열 처리함으로써 방출되는 암모니아의 전체량이다.
질소 산화물(NOx)은 가열 처리에서 암모니아 및 산소와 반응하기 때문에, 암모니아의 방출량이 큰 절연막을 사용함으로써 질소 산화물(NOx)이 저감된다.
또한, SIMS(secondary ion mass spectrometry)에 의하여 측정되는 절연층(310) 내의 질소 농도는 6×1020atoms/cm3 이하인 것이 바람직하다.
또는, 절연층(310)은 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz), 또는 산화 하프늄 등의 high-k 재료를 사용하여 형성되어도 좋다. 이러한 high-k 재료를 사용함으로써, 트랜지스터의 게이트 누설 전류를 저감시킬 수 있다.
절연층(316)은 질소 또는 수소를 포함한다. 절연층(316)은 플루오린을 포함하여도 좋다. 절연층(316)으로서는, 예를 들어, 질화물 절연층을 사용할 수 있다. 상기 질화물 절연층은 질화 실리콘, 질화 산화 실리콘, 산화 질화 실리콘, 질화 플루오린화 실리콘, 또는 플루오린화 질화 실리콘 등을 사용하여 형성할 수 있다. 절연층(316)의 수소 농도는 1×1022atoms/cm3 이상인 것이 바람직하다. 절연층(316)은 산화물 반도체층(308)의 소스 영역(308s) 및 드레인 영역(308d)과 접촉한다. 따라서, 절연층(316)과 접촉하는 소스 영역(308s) 및 드레인 영역(308d) 내의 불순물(질소 또는 수소)의 농도가 높아져, 소스 영역(308s) 및 드레인 영역(308d)의 캐리어 밀도가 증가된다.
절연층(318)으로서는, 예를 들어, 산화물 절연층을 사용할 수 있다. 또는, 절연층(318)으로서는 산화물 절연층과 질화물 절연층을 포함하는 적층을 사용할 수 있다. 절연층(318)에는, 예를 들어, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨, 또는 Ga-Zn 산화물을 사용할 수 있다.
절연층(318)은 외부로부터의 수소 또는 물 등에 대한 배리어막으로서 기능하는 막인 것이 바람직하다.
절연층(318)의 두께는 30nm 이상 500nm 이하, 또는 100nm 이상 400nm 이하로 할 수 있다.
도전층(312, 320a, 및 320b)은 스퍼터링법, 진공 증착법, PLD법, 또는 열 CVD법 등에 의하여 형성할 수 있다. 도전층(312, 320a, 및 320b)은 실시형태 1에서 설명한 도전층과 비슷한 재료를 사용하여 형성할 수 있다.
도전층(312, 320a, 및 320b)에는, ITO, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 ITSO 등의 투광성 도전 재료를 사용할 수 있다. 또한, 도전층(312, 320a, 및 320b)은, 모두 위에서 설명한 상기 투광성 도전 재료와 금속 원소의 적층 구조를 가져도 좋다.
또한, 도전층(312)에 In-Ga-Zn 산화물로 대표되는 산화물 반도체를 사용하여도 좋다. 산화물 반도체의 캐리어 밀도는, 절연층(316)으로부터 질소 또는 수소가 공급되면 높아진다. 바꿔 말하면, 산화물 반도체는 산화물 도전체(OC)로서 기능한다. 따라서, 산화물 반도체를 게이트 전극에 사용할 수 있다.
예를 들어, 도전층(312)은 산화물 도전체(OC)의 단층 구조, 금속막의 단층 구조, 또는 산화물 도전체(OC)와 금속막의 적층 구조를 가질 수 있다.
또한, 차광성 금속막의 단층 구조, 또는 산화물 도전체(OC)와 차광성 금속막의 적층 구조를 사용하는 것은, 도전층(312) 아래에 형성되는 채널 영역(308i)을 광으로부터 보호할 수 있기 때문에 도전층(312)으로서 적합하다. 도전층(312)이 산화물 반도체 또는 산화물 도전체(OC)와 차광성 금속막의 적층 구조를 갖는 경우, 산화물 반도체 또는 산화물 도전체(OC) 위에 금속막(예를 들어, 타이타늄막 또는 텅스텐막)을 형성하면 다음 효과 중 어느 것이 나타난다: 금속막의 구성 원소가 산화물 반도체 또는 산화물 도전체(OC) 측으로 확산됨으로써 산화물 반도체 또는 산화물 도전체(OC)의 저항이 저감되고, 금속막의 퇴적 중의 대미지(예를 들어, 스퍼터링 대미지)에 의하여 저항이 저감되고, 그리고 금속막으로 산화물 반도체 또는 산화물 도전체(OC)의 산소가 확산됨으로써 산소 결손이 형성되어 저항이 저감된다.
도전층(312, 320a, 및 320b)의 두께는 30nm 이상 500nm 이하, 또는 100nm 이상 400nm 이하로 할 수 있다.
<2-2. 트랜지스터의 구조예 2>
다음으로, 도 31의 (A) 내지 (C)에서와 다른 트랜지스터의 구조에 대하여 도 32의 (A) 내지 (C)를 참조하여 설명한다.
도 32의 (A)는 트랜지스터(300A)의 상면도이다. 도 32의 (B)는 도 32의 (A)의 일점쇄선 X1-X2를 따라 취한 단면도이다. 도 32의 (C)는 도 32의 (A)의 일점쇄선 Y1-Y2를 따라 취한 단면도이다.
도 32의 (A) 내지 (C)에 도시된 트랜지스터(300A)는 기판(302) 위의 도전층(306), 도전층(306) 위의 절연층(304), 절연층(304) 위의 산화물 반도체층(308), 산화물 반도체층(308) 위의 절연층(310), 절연층(310) 위의 도전층(312), 및 절연층(304), 산화물 반도체층(308), 및 도전층(312) 위의 절연층(316)을 포함한다. 산화물 반도체층(308)은 도전층(312)과 중첩되는 채널 영역(308i), 절연층(316)과 접촉하는 소스 영역(308s), 및 절연층(316)과 접촉하는 드레인 영역(308d)을 포함한다. 소스 영역(308s)의 저항률은 채널 영역(308i)의 저항률보다 낮다. 드레인 영역(308d)의 저항률은 채널 영역(308i)의 저항률보다 낮다.
트랜지스터(300A)는 상술한 트랜지스터(300)의 구성 요소에 더하여 도전층(306) 및 개구(343)를 포함한다.
개구(343)는 절연층(304 및 310)에 제공된다. 도전층(306)은 개구(343)를 통하여 도전층(312)과 전기적으로 접속된다. 따라서, 도전층(306 및 312)에는 같은 전위가 공급된다. 또한, 개구(343)를 제공하지 않고 도전층(306 및 312)에 다른 전위를 인가하여도 좋다. 또는, 개구(343)를 제공하지 않고 도전층(306)을 차광층으로서 사용하여도 좋다. 예를 들어, 도전층(306)을 차광성 재료에 의하여 형성함으로써, 채널 영역(308i)을 아래로부터 조사하는 광을 저감시킬 수 있다.
또한, 트랜지스터(300A)의 구조를 사용하는 경우, 도전층(306)은 제 1 게이트 전극(보텀 게이트 전극이라고도 함)으로서 기능하고, 도전층(312)은 제 2 게이트 전극(톱 게이트 전극이라고도 함)으로서 기능한다. 또한, 절연층(304)은 제 1 게이트 절연층으로서 기능하고, 절연층(310)은 제 2 게이트 절연층으로서 기능한다.
도전층(306)에는, 상술한 도전층(312, 320a, 및 320b)과 비슷한 재료를 사용할 수 있다. 특히, 구리를 포함하는 재료에 의하여 도전층(306)을 형성하면, 이러한 재료의 사용에 의하여 저항률이 저감될 수 있어 바람직하다. 예를 들어, 도전층(306, 320a, 및 320b)은 각각 구리막을 질화 타이타늄막, 질화 탄탈럼막, 또는 텅스텐막 위에 제공하는 적층 구조를 갖는 것이 바람직하다. 이 경우, 트랜지스터(300A)를 표시 장치의 화소 트랜지스터 및/또는 구동 트랜지스터로서 사용함으로써, 도전층(306)과 도전층(320a) 사이에 발생되는 기생 용량, 및 도전층(306)과 도전층(320b) 사이에 발생되는 기생 용량을 저감시킬 수 있다. 따라서, 도전층(306, 320a, 및 320b)은 트랜지스터(300A)의 제 1 게이트 전극, 소스 전극, 및 드레인 전극뿐만 아니라, 표시 장치의 전원 공급 배선, 신호 공급 배선, 또는 접속 배선 등으로서 사용할 수도 있다.
이러한 식으로, 상술한 트랜지스터(300)와 달리, 도 32의 (A) 내지 (C)의 트랜지스터(300A)는 산화물 반도체층(308) 상하에 게이트 전극으로서 기능하는 도전층이 제공되어 있는 구조를 갖는다. 트랜지스터(300A)에서와 같이, 본 발명의 일 형태에 따른 반도체 장치는 복수의 게이트 전극을 가져도 좋다.
도 32의 (C)에 도시된 바와 같이, 산화물 반도체층(308)은 제 1 전극 및 제 2 전극으로서 각각 기능하는 도전층(306 및 312)과 대향한다. 산화물 반도체층(308)은 2개의 게이트 전극으로서 기능하는 도전막들에 끼워져 있다.
또한, 도전층(312)의 채널 폭 방향의 길이는, 산화물 반도체층(308)의 채널 폭 방향의 길이보다 길다. 채널 폭 방향에서, 산화물 반도체층(308)의 전체는 절연층(310)을 개재하여 도전층(312)으로 덮여 있다. 도전층(312)은 절연층(304 및 310)에 제공되는 개구(343)를 통하여 도전층(306)과 접속되기 때문에, 산화물 반도체층(308)의 채널 폭 방향의 측면은 절연층(310)을 개재하여 도전층(312)과 대향한다.
바꿔 말하면, 트랜지스터(300A)의 채널 폭 방향에서, 도전층(306 및 312)은 절연층(304 및 310)에 제공된 개구(343)를 통하여 서로 접속되고, 도전층(306 및 312)은 절연층(304 및 310)을 개재하여 산화물 반도체층(308)을 둘러싼다.
이러한 구조에 의하여, 트랜지스터(300A)에 포함되는 산화물 반도체층(308)을, 제 1 게이트 전극으로서 기능하는 도전층(306) 및 제 2 게이트 전극으로서 기능하는 도전층(312)의 전계에 의하여 전기적으로 둘러쌀 수 있다. 트랜지스터(300A)와 같이, 제 1 게이트 전극 및 제 2 게이트 전극의 전계가 채널 영역이 형성되는 산화물 반도체층(308)을 전기적으로 둘러싸는 트랜지스터의 디바이스 구조를 S-channel(surrounded channel) 구조라고 할 수 있다.
트랜지스터(300A)는 S-channel 구조를 갖기 때문에, 채널을 유발하기 위한 전계를 도전층(306) 또는 도전층(312)에 의하여 산화물 반도체층(308)에 효율적으로 인가할 수 있기 때문에, 트랜지스터(300A)의 전류 구동 능력이 향상되고 높은 온 상태 전류 특성을 얻을 수 있다. 오프 상태 전류를 높일 수 있기 때문에, 트랜지스터(300A)의 소형화가 가능하다. 또한, 트랜지스터(300A)는 산화물 반도체층(308)이 도전층(306) 및 도전층(312)으로 둘러싸인 구조를 갖기 때문에, 트랜지스터(300A)의 기계적 강도를 높일 수 있다.
트랜지스터(300A)의 채널 폭 방향에서 보았을 때, 개구(343)가 형성되지 않은 산화물 반도체층(308) 측에 개구(343)와 다른 개구를 형성하여도 좋다.
트랜지스터(300A)에서와 같이, 반도체막을 개재하는 한 쌍의 게이트 전극을 트랜지스터가 갖는 경우, 한쪽 게이트 전극에는 신호 A가 공급되고, 다른 쪽 게이트 전극에는 고정 전위 Vb가 공급되어도 좋다. 또는, 한쪽 게이트 전극에 신호 A가 공급되고, 다른 쪽 게이트 전극에 신호 B가 공급되어도 좋다. 또는, 한쪽 게이트 전극에 고정 전위 Va가 공급되고, 다른 쪽 게이트 전극에 고정 전위 Vb가 공급되어도 좋다.
신호 A는 예를 들어, 온/오프 상태를 제어하기 위한 신호이다. 신호 A는 전위 V1 및 전위 V2(V1>V2)의 2종류의 전위를 갖는 디지털 신호이어도 좋다. 예를 들어, 전위 V1을 고전원 전위로 하고, 전위 V2를 저전원 전위로 할 수 있다. 신호 A는 아날로그 신호이어도 좋다.
고정 전위 Vb는 예를 들어, 트랜지스터의 문턱 전압 VthA를 제어하기 위한 전위이다. 고정 전위 Vb는 전위 V1 또는 전위 V2이어도 좋다. 이 경우, 고정 전위 Vb를 생성하기 위한 전위 발생 회로가 필요 없으므로 바람직하다. 고정 전위 Vb는 전위 V1 또는 전위 V2와 달라도 좋다. 고정 전위 Vb가 낮으면, 문턱 전압 VthA를 높게 할 수 있는 경우가 있다. 이 결과, 게이트-소스 전압 Vgs가 0V일 때 발생되는 드레인 전류를 저감시키고, 트랜지스터를 포함하는 회로의 누설 전류를 저감시킬 수 있는 경우가 있다. 고정 전위 Vb는 예를 들어, 저전원 전위보다 낮게 하여도 좋다. 한편, 고정 전위 Vb를 높게 함으로써 문턱 전압 VthA를 낮게 할 수 있는 경우가 있다. 이 결과, 게이트-소스 전압 Vgs가 고전원 전위일 때 발생되는 드레인 전류를 증가시키고, 트랜지스터를 포함하는 회로의 동작 속도를 향상시킬 수 있는 경우가 있다. 예를 들어, 고정 전위 Vb를 저전원 전위보다 높게 하여도 좋다.
신호 B는 예를 들어, 온/오프 상태를 제어하기 위한 신호이다. 신호 B는 전위 V3 및 전위 V4(V3>V4)의 2종류의 전위를 갖는 디지털 신호이어도 좋다. 예를 들어, 전위 V3을 고전원 전위로 하고, 전위 V4를 저전원 전위로 할 수 있다. 신호 B는 아날로그 신호이어도 좋다.
신호 A와 신호 B가 둘 다 디지털 신호인 경우, 신호 B는 신호 A와 같은 디지털 값을 가져도 좋다. 그 경우, 트랜지스터의 온 상태 전류 및 트랜지스터를 포함하는 회로의 동작 속도를 높일 수 있는 경우가 있다. 여기서, 신호 A의 전위 V1 및 전위 V2는 신호 B의 전위 V3 및 전위 V4와 달라도 좋다. 예를 들어, 신호 B가 입력되는 게이트를 위한 게이트 절연층이 신호 A가 입력되는 게이트를 위한 게이트 절연층보다 두꺼운 경우, 신호 B의 전위 진폭(V3-V4)을 신호 A의 전위 진폭(V1-V2)보다 크게 할 수 있다. 이러한 식으로, 트랜지스터의 온/오프 상태에 대하여 신호 A가 미치는 영향과 신호 B가 미치는 영향을 실질적으로 같게 할 수 있는 경우가 있다.
신호 A와 신호 B가 둘 다 디지털 신호인 경우, 신호 B는 신호 A와 다른 디지털 값을 가져도 좋다. 이 경우, 신호 A 및 신호 B에 의하여 트랜지스터를 따로따로 제어할 수 있으므로, 더 높은 성능을 실현할 수 있다. 예를 들어, n채널 트랜지스터인 트랜지스터는, 신호 A가 전위 V1을 갖고 신호 B가 전위 V3을 가질 때만 트랜지스터가 온이 되거나, 또는 신호 A가 전위 V2를 갖고 신호 B가 전위 V4를 가질 때만 트랜지스터가 오프가 되는 경우에, 그 트랜지스터 하나로 NAND 회로 또는 NOR 회로 등으로서 기능할 수 있다. 신호 B는 문턱 전압 VthA를 제어하는 신호이어도 좋다. 예를 들어, 트랜지스터를 포함하는 회로가 동작하는 기간의 신호 B의 전위는 이 회로가 동작하지 않는 기간의 신호 B의 전위와 달라도 좋다. 이 경우, 신호 B의 전위는 신호 A의 전위만큼 자주 변화될 필요는 없다.
신호 A와 신호 B가 둘 다 아날로그 신호인 경우, 신호 B는 신호 A와 같은 전위의 아날로그 신호이어도 좋고, 신호 A의 전위를 상수배한 전위의 아날로그 신호이어도 좋고, 또는 신호 A의 전위보다 상수만큼 높거나 낮은 전위의 아날로그 신호 등이어도 좋다. 그 경우, 트랜지스터의 온 상태 전류 및 트랜지스터를 포함하는 회로의 동작 속도를 높일 수 있는 경우가 있다. 신호 B는 신호 A와는 다른 아날로그 신호이어도 좋다. 그 경우, 신호 A와 신호 B에 의하여 트랜지스터를 따로따로 제어할 수 있기 때문에, 더 높은 성능을 실현할 수 있다.
신호 A가 디지털 신호이고 신호 B가 아날로그 신호이어도 좋다. 또는, 신호 A가 아날로그 신호이고 신호 B가 디지털 신호이어도 좋다.
트랜지스터의 양쪽 게이트 전극에 고정 전위를 공급하는 경우, 트랜지스터는 저항 소자와 동등한 소자로서 기능할 수 있는 경우가 있다. 예를 들어, 트랜지스터가 n채널 트랜지스터인 경우, 고정 전위 Va 또는 고정 전위 Vb가 높아지면(낮아지면), 트랜지스터의 실효 저항을 낮게(높게) 할 수 있는 경우가 있다. 고정 전위 Va와 고정 전위 Vb가 둘 다 높으면(낮으면), 게이트를 하나만 갖는 트랜지스터보다 실효 저항을 낮게(높게) 할 수 있는 경우가 있다.
또한, 트랜지스터(300A)의 다른 구성 요소는 상술한 트랜지스터(300)의 구성 요소와 비슷하고, 트랜지스터(300)의 효과와 비슷한 효과를 얻을 수 있다.
<2-3. 트랜지스터의 구조예 3>
다음으로, 도 32의 (A) 내지 (C)의 트랜지스터와 다른 구조예에 대하여 도 33의 (A) 및 (B), 그리고 도 34의 (A) 및 (B)를 참조하여 설명한다.
도 33의 (A) 및 (B)는 트랜지스터(300B)의 단면도이고, 도 34의 (A) 및 (B)는 트랜지스터(300C)의 단면도이다. 또한, 트랜지스터(300B 및 300C)의 상면도는, 도 32의 (A)에 나타낸 트랜지스터(300A)의 상면도와 비슷하기 때문에 여기에는 도시하지 않았다.
도 33의 (A) 및 (B)에 도시된 트랜지스터(300B)는, 절연층(310) 및 도전층(312)의 형상의 면에서 상술한 트랜지스터(300A)와 다르다. 구체적으로는, 트랜지스터의 채널 길이(L) 방향의 단면에서, 절연층(310) 및 도전층(312)의 형상은 트랜지스터(300A)에서 직사각형이지만, 트랜지스터(300B)에서는 테이퍼 형상이다. 더 구체적으로는, 트랜지스터(300A)의 채널 길이(L) 방향의 단면에서, 도전층(312)의 상단부 및 절연층(310)의 하단부는 실질적으로 같은 위치에 형성된다. 한편, 트랜지스터(300B)의 채널 길이(L) 방향의 단면에서는, 도전층(312)의 상단부가 절연층(310)의 하단부보다 더 내측에 형성된다. 바꿔 말하면, 절연층(310)의 측단부는 도전층(312)의 측단부에 비하여 더 외측에 위치한다.
트랜지스터(300A)는, 같은 마스크 및 드라이 에칭법을 사용하여 도전층(312) 및 절연층(310)을 하나의 단계에서 가공함으로써 형성할 수 있다. 트랜지스터(300B)는 같은 마스크와, 웨트 에칭법과 드라이 에칭법의 조합을 사용하여 도전층(312) 및 절연층(310)을 가공함으로써 형성할 수 있다.
트랜지스터(300A)와 같은 구조는 소스 영역(308s) 및 드레인 영역(308d)의 단부가 도전층(312)의 단부와 실질적으로 정렬될 수 있어 바람직하다. 한편, 트랜지스터(300B)와 같은 구조는 절연층(316)의 피복성이 향상되므로 바람직하다.
도 34의 (A) 및 (B)에 도시된 트랜지스터(300C)는 도전층(312) 및 절연층(310)의 형상이 상술한 트랜지스터(300A)와 다르다. 구체적으로는, 트랜지스터(300C)의 채널 길이(L) 방향의 단면에서, 도전층(312)의 하단부는 절연층(310)의 상단부와 정렬되지 않는다. 도전층(312)의 하단부는 절연층(310)의 상단부에서 더 내측에 형성된다.
예를 들어, 트랜지스터(300C)의 구조는 도전층(312) 및 절연층(310)을 각각 같은 마스크를 사용하여 웨트 에칭법 및 드라이 에칭법으로 가공함으로써 얻을 수 있다.
트랜지스터(300C)의 구조를 가지면, 산화물 반도체층(308) 내에 영역(308f)이 형성되는 경우가 있다. 채널 영역(308i)과 소스 영역(308s) 사이, 그리고 채널 영역(308i)과 드레인 영역(308d) 사이에 영역(308f)이 형성된다.
영역(308f)은 고저항 영역 또는 저저항 영역으로서 기능한다. 고저항 영역은 채널 영역(308i)과 같은 정도의 저항을 갖고, 게이트 전극으로서 기능하는 도전층(312)과 중첩하지 않는다. 영역(308f)이 고저항 영역인 경우, 영역(308f)은 오프셋 영역으로서 기능한다. 트랜지스터(300C)의 온 상태 전류의 저하를 억제하기 위하여, 채널 길이(L) 방향의 단면에서 오프셋 영역으로서 기능하는 영역(308f) 각각의 길이를 1μm 이하로 할 수 있다.
영역(308f)이 저저항 영역일 때, 영역(308f)은 채널 영역(308i)보다 저항이 낮고, 소스 영역(308s) 및 드레인 영역(308d)보다 저항이 높다. 영역(308f)이 저저항 영역일 때, 영역(308f)은 LDD(lightly doped drain) 영역으로서 기능한다. LDD 영역으로서 기능하는 영역(308f)은 드레인 영역의 전계를 완화시킬 수 있기 때문에, 드레인 영역의 전계에 기인한 트랜지스터의 문턱 전압의 변동이 저감된다.
또한, 영역(308f)이 LDD 영역으로서 기능하는 경우에는, 예를 들어, 절연층(316)으로부터 영역(308f)에 질소 또는 수소를 공급하거나, 도전층(312) 및 절연층(310)을 마스크로서 사용하여 도전층(312) 및 절연층(310) 상방으로부터 불순물 원소를 첨가함으로써, 상기 불순물 원소가 절연층(310)을 통하여 산화물 반도체층(308)에 첨가되는 것에 의하여 영역(308f)이 형성된다.
<2-4. 트랜지스터의 제작 방법의 예 1>
다음으로, 도 31의 (A) 내지 (C)에 도시된 트랜지스터(300)의 제작 방법의 예를 도 35의 (A) 내지 (D), 도 36의 (A) 내지 (C), 그리고 도 37의 (A) 및 (B)를 참조하여 설명한다. 또한, 도 35의 (A) 내지 (D), 도 36의 (A) 내지 (C), 및 도 37의 (A) 및 (B)는, 트랜지스터(300)의 제작 방법을 도시한 채널 길이(L) 방향 및 채널 폭(W) 방향의 단면도이다.
먼저, 기판(302) 위에 절연층(304)을 형성한다. 그리고, 산화물 반도체층을 절연층(304) 위에 형성한다. 이어서, 상기 산화물 반도체층을 섬 형상으로 가공함으로써 산화물 반도체층(307)을 형성한다(도 35의 (A)).
절연층(304)은 스퍼터링법, CVD법, 증착법, PLD법, 인쇄법, 또는 코팅법 등에 의하여 적절히 형성할 수 있다. 본 실시형태에서는, 절연층(304)으로서, 플라스마 CVD 장치를 사용하여 두께 400nm의 질화 실리콘막 및 두께 50nm의 산화 질화 실리콘막을 형성한다. 또한, 절연층(304)을 형성하지 않고 기판(302) 위에 산화물 반도체층(308)을 형성하여도 좋다.
절연층(304)을 형성한 후에 절연층(304)에 산소를 첨가하여도 좋다. 절연막에 첨가할 수 있는 산소의 예에는 산소 라디칼, 산소 원자, 산소 원자 이온, 및 산소 분자 이온이 포함된다. 산소를 첨가하는 방법의 예에는 이온 도핑법, 이온 주입법, 및 플라스마 처리법이 포함된다. 또는, 절연층(304) 위에 산소 방출을 억제하는 막을 형성한 다음, 이 막을 통하여 절연층(304)에 산소를 첨가하여도 좋다.
산소 방출을 억제하는 막은, 인듐, 아연, 갈륨, 주석, 알루미늄, 크로뮴, 탄탈럼, 타이타늄, 몰리브데넘, 니켈, 철, 코발트, 및 텅스텐 중 하나 이상을 포함하는 도전막 또는 반도체막을 사용하여 형성할 수 있다.
마이크로파에 의하여 산소를 여기시켜 고밀도 산소 플라스마를 발생시키는 플라스마 처리에 의하여 산소를 첨가하는 경우, 절연층(304)에 첨가되는 산소량을 증가시킬 수 있다.
산화물 반도체층(307)은 스퍼터링법, 코팅법, 펄스 레이저 퇴적법, 레이저 어블레이션법, 또는 열 CVD법 등에 의하여 형성할 수 있다. 또한, 리소그래피 공정에 의하여 산화물 반도체막 위에 마스크를 형성한 다음, 이 마스크를 사용하여 산화물 반도체막을 부분적으로 에칭함으로써, 산화물 반도체막을 산화물 반도체층(307)으로 가공할 수 있다. 또는, 분리된 산화물 반도체층(307)을 인쇄법에 의하여 직접 형성하여도 좋다.
산화물 반도체층을 스퍼터링법에 의하여 형성하는 경우 플라스마를 발생시키기 위한 전원 장치로서는 RF 전원 장치, AC 전원 장치, 또는 DC 전원 장치 등을 적절히 사용할 수 있다. 산화물 반도체층을 형성하기 위한 스퍼터링 가스로서는 희가스(대표적으로는 아르곤), 산소, 또는 희가스와 산소의 혼합 가스를 적절히 사용한다. 희가스와 산소의 혼합 가스의 경우, 희가스에 대한 산소의 비율을 높이는 것이 바람직하다.
스퍼터링법에 의하여 형성되는 산화물 반도체층의 결정성을 높이기 위하여, 예를 들어 150℃ 이상 750℃ 이하, 150℃ 이상 450℃ 이하, 200℃ 이상 350℃ 이하의 기판 온도에서 산화물 반도체를 퇴적시키는 것이 바람직하다.
본 실시형태에서 산화물 반도체층(307)으로서는, In-Ga-Zn 금속 산화물(In:Ga:Zn=4:2:4.1[원자수비])을 스퍼터링 타깃으로서 사용하여 스퍼터링 장치에 의하여 두께 35nm의 산화물 반도체층을 퇴적시킨다.
산화물 반도체층(307)을 형성한 후에, 가열 처리에 의하여 산화물 반도체층(307)을 탈수화 또는 탈수소화하여도 좋다. 가열 처리의 온도는 대표적으로 150℃ 이상 기판의 변형점 미만, 250℃ 이상 450℃ 이하, 또는 300℃ 이상 450℃ 이하이다.
가열 처리는 헬륨, 네온, 아르곤, 제논, 또는 크립톤 등의 희가스, 또는 질소를 포함하는 불활성 가스 분위기에서 수행할 수 있다. 또한, 먼저 불활성 가스 분위기에서 가열 처리를 수행한 다음, 산소 분위기에서 가열 처리를 수행하여도 좋다. 상기 불활성 가스 분위기 및 상기 산소 분위기는 수소 및 물 등을 포함하지 않는 것이 바람직하다. 처리 시간은 3분 이상 24시간 이하로 할 수 있다.
가열 처리에는 전기로 또는 RTA 장치 등을 사용할 수 있다. RTA 장치를 사용함으로써, 가열 시간이 짧은 경우에 기판의 변형점 이상의 온도에서 가열 처리를 수행할 수 있다. 따라서, 가열 처리 시간을 짧게 할 수 있다.
가열하면서 산화물 반도체막을 퇴적시키거나, 산화물 반도체막의 형성 후에 가열 처리를 수행함으로써, SIMS에 의하여 측정되는 산화물 반도체막의 수소 농도를 5×1019atoms/cm3 이하, 1×1019atoms/cm3 이하, 5×1018atoms/cm3 이하, 1×1018atoms/cm3 이하, 5×1017atoms/cm3 이하, 또는 1×1016atoms/cm3 이하로 할 수 있다.
다음으로, 절연층(304) 및 산화물 반도체층(307) 위에 절연층(310_0)을 형성한다(도 35의 (B)).
절연층(310_0)에는, 플라스마 강화 CVD 장치(PECVD 장치 또는 단순히 플라스마 CVD 장치라고 함)를 사용하여 산화 실리콘막 또는 산화 질화 실리콘막을 형성할 수 있다. 이 경우, 실리콘을 포함하는 퇴적 가스 및 산화성 가스를 원료 가스로서 사용하는 것이 바람직하다. 실리콘을 포함하는 퇴적 가스의 대표적인 예에는 실레인, 다이실레인, 트라이실레인, 및 플루오린화 실레인이 포함된다. 산화성 가스의 예에는 산소, 오존, 일산화 이질소, 및 이산화 질소가 포함된다.
절연층(310_0)으로서, 산화성 가스의 유량을 퇴적 가스의 유량의 20배보다 크고 100배 미만, 또는 바람직하게는 40배 이상 80배 이하로 하고, 처리 체임버 내의 압력을 100Pa 미만 또는 50Pa 이하로 하는 조건에서, 결함이 적은 산화 질화 실리콘막을 플라스마 CVD 장치를 사용하여 형성할 수 있다.
절연층(310_0)으로서, 진공 배기된 플라스마 CVD 장치의 처리 체임버에 배치된 기판을 280℃ 이상 400℃ 이하의 온도에서 유지하고, 처리 체임버 내에 원료 가스를 도입한 상태에서 처리 체임버 내의 압력을 20Pa 이상 250Pa 이하, 바람직하게는 100Pa 이상 250Pa 이하로 하고, 처리 체임버 내에 제공된 전극에 고주파 전력을 공급하는 조건에서 치밀한 산화 실리콘막 또는 치밀한 산화 질화 실리콘막을 형성할 수 있다.
절연층(310_0)은 마이크로파를 사용한 플라스마 CVD법에 의하여 형성하여도 좋다. 마이크로파란 300MHz 내지 300GHz의 주파수 범위의 파를 말한다. 마이크로파에서는, 전자 온도 및 전자 에너지가 낮다. 또한, 공급된 전력에서, 전자의 가속에 사용되는 전력의 비율이 낮으므로, 전력을 더 많은 분자의 해리 및 전리에 사용할 수 있다. 따라서, 밀도가 높은 플라스마(고밀도 플라스마)를 여기할 수 있다. 그러므로, 퇴적 표면 및 퇴적물은 플라스마로 인한 대미지가 적고, 결함이 적은 절연층(310_0)을 형성할 수 있다.
또는, 절연층(310_0)은, 유기 실레인 가스를 사용한 CVD법에 의하여 형성할 수도 있다. 유기 실레인 가스로서는, 다음의 실리콘 함유 화합물: 테트라에틸오쏘실리케이트(TEOS)(화학식Si(OC2H5)4); 테트라메틸실레인(TMS)(화학식Si(CH3)4); 테트라메틸사이클로테트라실록산(TMCTS); 옥타메틸사이클로테트라실록산(OMCTS); 헥사메틸다이실라잔(HMDS); 트라이에톡시실레인(SiH(OC2H5)3); 또는 트리스다이메틸아미노실레인(SiH(N(CH3)2)3) 등 어느 것을 사용할 수 있다. 유기 실레인 가스를 사용한 CVD법에 의하여 피복성이 높은 절연층(310_0)을 형성할 수 있다.
본 실시형태에서는 절연층(310_0)으로서 두께 100nm의 산화 질화 실리콘막을 플라스마 CVD 장치를 사용하여 형성한다.
다음으로, 절연층(310_0) 위에 도전층(312_0)을 형성한다(도 35의 (C)).
예를 들어, 도전층(312_0)으로서 금속 산화막을 사용하는 경우, 도전층(312_0)의 형성 중에 도전층(312_0)으로부터 절연층(310_0)에 산소가 첨가될 수 있을 가능성이 있다. 도 35의 (C)에서는, 절연층(310_0)에 첨가되는 산소를 화살표로 모식적으로 나타내었다.
도전층(312_0)으로서 금속 산화막을 사용하는 경우, 도전층(312_0)은 산소 가스를 포함하는 분위기에서 스퍼터링법에 의하여 형성되는 것이 바람직하다. 산소 가스를 포함하는 분위기에서의 도전층(312_0)의 형성에 의하여, 절연층(310_0)에 산소를 적합하게 첨가할 수 있다. 또한, 도전층(312_0)의 형성 방법은 스퍼터링법에 한정되지 않고, ALD법 등 다른 방법을 사용하여도 좋다.
본 실시형태에서는, 도전층(312_0)으로서, 스퍼터링법에 의하여 In-Ga-Zn 산화물을 포함하는 두께 100nm의 IGZO막(In:Ga:Zn=4:2:4.1[원자수비])을 형성한다. 또한, 도전층(312_0)의 형성 전후에 절연층(310_0)에 산소 첨가 처리를 수행하여도 좋다. 상기 산소 첨가 처리는, 절연층(304)의 형성 후에 수행할 수 있는 산소 첨가와 비슷한 방법에 의하여 수행할 수 있다.
다음으로, 도전층(312_0) 위의 원하는 위치에, 리소그래피 공정에 의하여 마스크(340)를 형성한다(도 35의 (D)).
다음으로, 마스크(340) 상방에서 에칭을 수행하여 도전층(312_0) 및 절연층(310_0)을 가공한다. 그리고, 마스크(340)를 제거하여 섬 형상의 도전층(312) 및 섬 형상의 절연층(310)을 형성한다(도 36의 (A)).
본 실시형태에서는 도전막(312_0) 및 절연막(310_0)을 드라이 에칭법에 의하여 가공한다.
도전층(312_0) 및 절연층(310_0)의 가공에 있어서, 도전층(312)과 중첩되지 않는 영역의 산화물 반도체층(307)의 두께가 얇아지는 경우가 있다. 도전층(312_0) 및 절연층(310_0)의 가공에 있어서, 산화물 반도체층(307)과 중첩되지 않는 영역의 절연층(304)의 두께가 얇아지는 경우가 있다. 도전층(312_0) 및 절연층(310_0)의 가공에 있어서, 에천트(etchant) 또는 에칭 가스(예를 들어, 염소)가 산화물 반도체층(307)에 첨가되거나, 도전층(312_0) 또는 절연층(310_0)의 구성 원소가 산화물 반도체층(307)에 첨가될 수 있는 경우가 있다.
다음으로, 절연층(304), 산화물 반도체층(307), 및 도전층(312) 위에 절연층(316)을 형성한다. 또한, 절연층(316)의 형성에 의하여 산화물 반도체층(307)은 절연층(316)과 접촉하고, 소스 영역(308s) 및 드레인 영역(308d)으로서 기능한다. 절연층(310)과 접촉하는 영역의 산화물 반도체층(307)은 채널 영역(308i)이 된다. 따라서, 채널 영역(308i), 소스 영역(308s), 및 드레인 영역(308d)을 포함하는 산화물 반도체층(308)이 형성된다(도 36의 (B)).
절연층(316)에 질화 산화 실리콘막을 사용하면, 절연층(316)과 접촉하는 소스 영역(308s) 및 드레인 영역(308d)에 질화 산화 실리콘막 내의 질소 또는 수소를 공급할 수 있다.
또한, 절연층(316)을 형성하기 전에 산화물 반도체층(307)에 불순물 원소를 첨가하여도 좋다. 또는, 절연층(316)을 형성한 후에 절연층(316)을 통하여 산화물 반도체층(307)에 불순물 원소를 첨가하여도 좋다.
불순물 원소는 이온 도핑법, 이온 주입법, 또는 플라스마 처리법 등에 의하여 첨가할 수 있다. 플라스마 처리법에서는, 불순물 원소를 포함하는 가스 분위기에서 발생한 플라스마를 사용하여 불순물 원소를 첨가할 수 있다. 플라스마를 발생시키기 위해서는 드라이 에칭 장치, 애싱 장치, 플라스마 CVD 장치, 또는 고밀도 플라스마 CVD 장치 등을 사용할 수 있다.
불순물 원소의 원료 가스로서는, B2H6, PH3, CH4, N2, NH3, AlH3, AlCl3, SiH4, Si2H6, F2, HF, H2, 및 희가스 중 적어도 하나를 사용할 수 있다. 또는, 희가스로 희석된 B2H6, PH3, N2, NH3, AlH3, AlCl3, F2, HF, 및 H2 중 적어도 하나를 사용할 수 있다. 희가스 원소의 대표적인 예에는 헬륨, 네온, 아르곤, 크립톤, 및 제논이 포함된다.
또는, 희가스를 산화물 반도체층(307)에 첨가한 후, B2H6, PH3, CH4, N2, NH3, AlH3, AlCl3, SiH4, Si2H6, F2, HF, 및 H2 중 적어도 하나를 이에 첨가하여도 좋다. 또는, B2H6, PH3, CH4, N2, NH3, AlH3, AlCl3, SiH4, Si2H6, F2, HF, 및 H2 중 적어도 하나를 산화물 반도체층(307)에 첨가한 후, 희가스를 이에 첨가하여도 좋다.
다음으로, 절연층(318)을 절연층(316) 위에 형성한다(도 36의 (C)).
또한, 절연층(318)은 상술한 재료로부터 선택된 재료를 사용하여 형성할 수 있다. 본 실시형태에서는, 절연층(318)으로서 플라스마 CVD 장치를 사용하여 두께 300nm의 산화 질화 실리콘막을 형성한다.
다음으로, 절연층(318) 위의 원하는 위치에 리소그래피에 의하여 마스크를 형성한 다음, 절연층(318) 및 절연층(316)을 부분적으로 에칭하여, 소스 영역(308s)에 도달하는 개구(341a) 및 드레인 영역(308d)에 도달하는 개구(341b)를 형성한다(도 37의 (A)).
절연층(318 및 316)의 에칭에는, 웨트 에칭법 및 드라이 에칭법 중 적어도 한쪽을 사용할 수 있다. 본 실시형태에서는, 드라이 에칭법을 사용하여 절연층(318 및 316)을 가공한다.
다음으로, 개구(341a 및 341b)를 덮도록 소스 영역(308s), 드레인 영역(308d), 및 절연층(318) 위에 도전층을 형성하고, 이 도전층을 원하는 형상으로 가공함으로써, 도전층(320a 및 320b)을 형성한다(도 37의 (B)).
도전층(320a 및 320b)은 상술한 재료로부터 선택된 재료를 사용하여 형성할 수 있다. 본 실시형태에서는, 도전층(320a 및 320b)으로서, 스퍼터링 장치를 사용하여 두께 50nm의 텅스텐막 및 두께 400nm의 구리막을 포함하는 적층을 형성한다.
도전층(320a 및 320b)으로서 기능하는 도전층의 가공에는, 웨트 에칭법 및 드라이 에칭법 중 적어도 한쪽을 사용할 수 있다. 본 실시형태에서는, 도전층을 도전층(320a 및 320b)으로 기공할 때, 구리막을 웨트 에칭법에 의하여 에칭한 다음, 텅스텐막을 드라이 에칭법에 의하여 에칭한다.
상술한 공정을 거쳐, 도 31의 (A) 내지 (C)에 도시된 트랜지스터(300)를 제작할 수 있다.
<2-5. 트랜지스터의 제작 방법의 예 2>
다음으로, 도 32의 (A) 내지 (C)에 도시된 트랜지스터(300A)의 제작 방법의 예를 도 38의 (A) 내지 (D), 도 39의 (A) 내지 (C), 그리고 도 40의 (A) 내지 (C)를 참조하여 설명한다. 또한, 도 38의 (A) 내지 (D), 도 39의 (A) 내지 (C), 및 도 40의 (A) 내지 (C)는, 트랜지스터(300A)의 제작 방법을 도시한 채널 길이(L) 방향 및 채널 폭(W) 방향의 단면도이다.
먼저, 기판(302) 위에 도전층(306)을 형성한다. 다음으로, 기판(302) 및 도전층(306) 위에 절연층(304)을 형성하고, 절연층(304) 위에 산화물 반도체층을 형성한다. 이어서, 산화물 반도체층을 섬 형상으로 가공하여 산화물 반도체층(307)을 형성한다(도 38의 (A)).
도전층(306)은 도전층(320a 및 320b)과 비슷한 재료 및 방법에 의하여 형성할 수 있다. 본 실시형태에서는, 도전층(306)으로서 두께 50nm의 질화 탄탈럼막과 두께 100nm의 구리막을 포함하는 적층을 스퍼터링법에 의하여 형성한다.
다음으로, 절연층(304) 및 산화물 반도체층(307) 위에 절연층(310_0)을 형성한다(도 38의 (B)).
다음으로, 절연층(310_0) 위의 원하는 위치에 리소그래피에 의하여 마스크를 형성한 다음, 절연층(310_0 및 304)을 부분적으로 에칭하여, 도전층(306)에 도달하는 개구(343)를 형성한다(도 38의 (C)).
개구(343)의 형성 방법으로서는, 웨트 에칭법 및 드라이 에칭법 중 적어도 한쪽을 사용할 수 있다. 본 실시형태에서는, 드라이 에칭법에 의하여 개구(343)를 형성한다.
다음으로, 개구(343)를 덮도록 도전층(306) 및 절연층(310_0) 위에 도전층(312_0)을 형성한다(도 38의 (D)).
예를 들어, 도전층(312_0)으로서 금속 산화막을 사용하는 경우, 도전층(312_0)의 형성 중에 도전층(312_0)으로부터 절연층(310_0)에 산소가 첨가될 수 있을 가능성이 있다. 도 38의 (D)에서는, 절연층(310_0)에 첨가되는 산소를 화살표로 모식적으로 나타내었다.
개구(343)를 덮도록 도전층(312_0)을 형성하면, 도전층(306 및 312_0)이 전기적으로 접속된다.
다음으로, 도전층(312_0) 위의 원하는 위치에, 리소그래피 공정에 의하여 마스크(340)를 형성한다(도 39의 (A)).
다음으로, 마스크(340) 상방에서 에칭을 수행하여 도전막(312_0) 및 절연막(310_0)을 가공한다. 또한, 도전층(312_0) 및 절연막(310_0)을 가공한 다음, 마스크(340)를 제거한다. 도전층(312_0) 및 절연막(310_0)을 가공함으로써, 섬 형상의 도전층(312) 및 섬 형상의 절연층(310)이 형성된다(도 39의 (B)).
본 실시형태에서는, 드라이 에칭법을 사용하여 도전층(312_0) 및 절연층(310_0)을 가공한다.
다음으로, 절연층(304), 산화물 반도체층(307), 및 도전층(312) 위에 절연층(316)을 형성한다. 또한, 절연층(316)의 형성에 의하여 산화물 반도체층(307)은 절연층(316)과 접촉하고, 소스 영역(308s) 및 드레인 영역(308d)으로서 기능한다. 절연층(310)과 접촉하는 영역의 산화물 반도체층(307)은 채널 영역(308i)이 된다. 따라서, 채널 영역(308i), 소스 영역(308s), 및 드레인 영역(308d)을 포함하는 산화물 반도체층(308)이 형성된다(도 39의 (C)).
또한, 절연층(316)은 상술한 재료로부터 선택된 재료를 사용하여 형성할 수 있다. 본 실시형태에서는, 절연층(316)으로서, 플라스마 CVD 장치를 사용하여 두께 100nm의 질화 산화 실리콘막을 형성한다. 이 질화 산화 실리콘막의 형성에서는, 플라스마 처리 및 막 형성 처리를 220℃에서 수행한다. 또한, 상기 플라스마 처리 및 퇴적 처리는 상술한 식으로 수행할 수 있다.
다음으로, 절연층(318)을 절연층(316) 위에 형성한다(도 40의 (A)).
다음으로, 절연층(318) 위의 원하는 위치에 리소그래피에 의하여 마스크를 형성한 다음, 절연층(318 및 316)을 부분적으로 에칭하여, 소스 영역(308s)에 도달하는 개구(341a) 및 드레인 영역(308d)에 도달하는 개구(341b)를 형성한다(도 40의 (B)).
다음으로, 개구(341a 및 341b)를 덮도록 소스 영역(308s), 드레인 영역(308d), 및 절연층(318) 위에 도전층을 형성하고, 이 도전층을 원하는 형상으로 가공함으로써, 도전층(320a 및 320b)을 형성한다(도 40의 (C)).
상술한 단계를 거쳐, 도 32의 (A) 내지 (C)에 도시된 트랜지스터(300A)를 제작할 수 있다.
본 실시형태는 다른 실시형태 중 임의의 것과 적절히 조합될 수 있다.
(실시형태 3)
본 실시형태에서는, 본 발명의 일 형태에 따른 입출력 장치를 포함하는 터치 패널 모듈 및 전자 기기에 대하여 도 41, 도 42의 (A) 내지 (H), 그리고 도 43의 (A) 및 (B)를 참조하여 설명한다.
도 41에 도시된 터치 패널 모듈(8000)에서, 상부 커버(8001)와 하부 커버(8002) 사이에는 FPC(8003)에 접속된 터치 패널(8004), 프레임(8009), 인쇄 회로 기판(8010), 및 배터리(8011)가 제공되어 있다.
본 발명의 일 형태에 따른 표시 장치는 예를 들어, 터치 패널(8004)에 사용할 수 있다.
상부 커버(8001) 및 하부 커버(8002)의 형상 및 크기는 터치 패널(8004)의 크기에 따라 적절히 변경될 수 있다.
본 발명의 일 형태에 따른 표시 장치는 터치 패널로서 기능할 수 있다. 터치 패널(8004)은, 저항막 방식 터치 패널 또는 정전 용량 방식 터치 패널일 수 있고, 본 발명의 일 형태에 따른 표시 장치와 중첩하여 형성될 수 있다. 터치 패널(8004)의 대향 기판(밀봉 기판)은 터치 패널 기능을 가질 수 있다. 터치 패널(8004)의 각 화소에 포토센서를 제공하면 광학식 터치 패널을 얻을 수 있다.
투과 액정 소자를 사용한 경우에는, 도 41에 도시된 바와 같이 백라이트(8007)를 제공하여도 좋다. 백라이트(8007)는 광원(8008)을 포함한다. 도 41에서 광원(8008)은 백라이트(8007) 위에 제공되어 있지만, 본 발명의 일 형태는 이 구조에 한정되지 않는다. 예를 들어, 백라이트(8007)의 단부에 광원(8008)을 제공하고, 광 확산판을 더 제공하는 구조를 채용하여도 좋다. 유기 EL 소자 등의 자발광 발광 소자를 사용하는 경우 또는 반사 패널 등을 사용하는 경우에는, 백라이트(8007)를 반드시 제공할 필요는 없다.
프레임(8009)은 터치 패널(8004)을 보호하고, 인쇄 회로 기판(8010)의 동작에 의하여 발생되는 전자기파를 차단하기 위한 전자기 실드로서 기능한다. 프레임(8009)은 방열판으로서 기능할 수도 있다.
인쇄 회로 기판(8010)은 전원 회로와, 비디오 신호 및 클럭 신호를 출력하기 위한 신호 처리 회로를 갖는다. 전원 회로에 전력을 공급하기 위한 전원으로서, 외부 상용 전원 또는 별도로 제공된 배터리(8011)를 사용하여도 좋다. 배터리(8011)는 상용 전원을 사용하는 경우에는 생략할 수 있다.
터치 패널(8004)에는, 편광판, 위상차판, 또는 프리즘 시트 등의 부품을 추가적으로 제공할 수 있다.
도 42의 (A) 내지 (H) 및 도 43의 (A) 및 (B)는 전자 기기를 도시한 것이다. 이들 전자 기기는 하우징(5000), 표시 부분(5001), 스피커(5003), LED 램프(5004), 조작 키(5005)(전원 스위치 또는 조작 스위치를 포함함), 접속 단자(5006), 센서(5007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전 수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 갖는 센서), 및 마이크로폰(5008) 등을 포함할 수 있다.
도 42의 (A)는 모바일 컴퓨터를 도시한 것이며, 상술한 구성 요소에 더하여 스위치(5009) 및 적외선 포트(5010) 등을 포함한다. 도 42의 (B)는 기록 매체가 제공된 휴대 화상 재생 장치(예를 들어, DVD 재생 장치)를 도시한 것이며, 상술한 물건에 더하여 제 2 표시 부분(5002) 및 기록 매체 판독부(5011) 등을 포함할 수 있다. 도 42의 (C)는 텔레비전 장치를 도시한 것이며, 상술한 구성 요소에 더하여 스탠드(5012) 등을 포함할 수 있다. 텔레비전 장치는 하우징(5000)의 조작 스위치 또는 별체의 리모트 컨트롤러(5013)에 의하여 조작할 수 있다. 리모트 컨트롤러(5013)의 조작 키에 의하여, 채널 및 음량을 제어할 수 있고, 표시 부분(5001)에 표시되는 화상을 제어할 수 있다. 리모트 컨트롤러(5013)에는 리모트 컨트롤러(5013)로부터 출력되는 데이터를 표시하기 위한 표시 부분이 제공되어도 좋다. 도 42의 (D)는 상술한 구성 요소에 더하여 기록 매체 판독부(5011) 등을 포함할 수 있는 휴대용 게임기를 도시한 것이다. 도 42의 (E)는 텔레비전 수신 기능을 갖는 디지털 카메라를 나타낸 것이며, 상술한 구성 요소에 더하여 안테나(5014), 셔터 버튼(5015), 및 화상 수신부(5016) 등을 포함할 수 있다. 도 42의 (F)는 상술한 물건에 더하여 제 2 표시 부분(5002) 및 기록 매체 판독부(5011) 등을 포함할 수 있는 휴대용 게임기를 나타낸 것이다. 도 42의 (G)는 상술한 구성 요소에 더하여 신호의 송수신이 가능한 충전기(5017) 등을 포함할 수 있는 휴대용 텔레비전 수신기를 도시한 것이다. 도 42의 (H)는 손목시계형 정보 단말을 도시한 것이며, 상술한 구성 요소에 더하여 밴드(5018) 및 클래스프(clasp)(5019) 등을 포함할 수 있다. 베젤로서도 기능하는 하우징(5000)에 탑재되는 표시 부분(5001)은 비직사각형의 표시 영역을 포함한다. 표시 부분(5001)은 시각을 나타내는 아이콘(5020) 및 다른 아이콘(5021) 등을 표시할 수 있다. 도 43의 (A)는 디지털 사이니지(digital signage)를 도시한 것이다. 도 43의 (B)는 원주 형상의 기둥에 장착된 디지털 사이니지를 도시한 것이다.
도 42의 (A) 내지 (H) 및 도 43의 (A) 및 (B)에 나타낸 전자 기기는 다양한 기능을 가질 수 있다. 예를 들어, 도 42의 (A) 내지 (H), 그리고 도 43의 (A) 및 (B)에 도시된 전자 기기는 예를 들어, 표시 부분에 다양한 정보(정지 화상, 동영상, 및 텍스트 화상 등)를 표시하는 기능, 터치 패널 기능, 달력, 날짜, 및 시간 등을 표시하는 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능, 무선 통신 기능, 무선 통신 기능에 의하여 다양한 컴퓨터 네트워크에 접속하는 기능, 무선 통신 기능에 의하여 다양한 데이터를 송수신하는 기능, 및 기억 매체에 저장된 프로그램 또는 데이터를 판독하고 표시 부분에 상기 프로그램 또는 데이터를 표시하는 기능 등을 가질 수 있다. 또한, 복수의 표시 부분을 포함하는 전자 기기는, 하나의 표시 부분에 주로 화상 정보를 표시하면서 다른 표시 부분에 텍스트 정보를 표시하는 기능, 또는 복수의 표시 부분에 시차(視差)를 고려한 화상을 표시함으로써 입체적인 화상을 표시하는 기능 등을 가질 수 있다. 또한, 수상부를 포함하는 전자 기기는, 정지 화상을 촬영하는 기능, 동영상을 촬영하는 기능, 촬영한 화상을 자동 또는 수동으로 보정하는 기능, 촬영한 화상을 기억 매체(외부 기억 매체 또는 카메라에 내장된 기억 매체)에 저장하는 기능, 또는 촬영한 화상을 표시부에 표시하는 기능 등을 가질 수 있다. 또한, 도 42의 (A) 내지 (H) 및 도 43의 (A) 및 (B)에 도시된 전자 기기의 기능은 이에 한정되지 않고, 전자 기기는 다양한 기능을 가질 수 있다.
본 실시형태의 전자 기기는 각각 여러 종류의 정보를 표시하기 위한 표시 부분을 포함한다. 본 발명의 일 형태에 따른 표시 장치는 상기 표시 부분에 사용될 수 있다.
본 실시형태는 다른 실시형태 중 임의의 것과 적절히 조합될 수 있다.
34: 용량 소자, 40: 액정 소자, 45: 광, 46: 외광, 51: 기판, 56: 도전층, 56a: 도전층, 56b: 도전층, 57: 보조 배선, 58: 도전층, 60: 화소, 60a: 부화소, 60b: 부화소, 60c: 부화소, 61: 기판, 62: 표시 부분, 64: 구동 회로부, 65: 배선, 66: 차광 영역, 67: 영역, 68: 개구, 69: 접속부, 72: FPC, 72a: FPC, 72b: FPC, 73: IC, 73a: IC, 73b: IC, 81: 주사선, 82: 신호선, 100: 표시 장치, 100A: 표시 장치, 100B: 표시 장치, 100C: 표시 장치, 100D: 표시 장치, 100E: 표시 장치, 100F: 표시 장치, 111: 화소 전극, 112: 공통 전극, 113: 액정층, 113a: 배향막, 113b: 배향막, 114: 화소 전극, 115: 도전층, 117: 스페이서, 118: 도전층, 119: 보조 배선, 121: 오버코트, 123: 절연층, 124: 전극, 125: 절연층, 126: 도전층, 127: 전극, 128: 전극, 130: 편광판, 131: 착색층, 132: 차광층, 133: 액정층, 133a: 배향막, 133b: 배향막, 138: 배선, 139: 배선, 141: 접착층, 142: 접착층, 160: 보호 기판, 161: 백라이트, 162: 기판, 163: 접착층, 164: 접착층, 165: 편광판, 166: 편광판, 167: 접착층, 168: 접착층, 169: 접착층, 201: 트랜지스터, 204: 접속부, 206: 트랜지스터, 207: 접속부, 211: 절연층, 212: 절연층, 213: 게이트 절연층, 213_0: 절연층, 214: 절연층, 215: 절연층, 216: 절연층, 220: 절연층, 221: 게이트, 221_0: 도전층, 222: 도전층, 222a: 도전층, 222b: 도전층, 223: 게이트, 225a: 소스 전극, 225b: 드레인 전극, 227: 도전층, 228: 주사선, 229: 신호선, 231: 반도체층 231a: 채널 영역, 231b: 저저항 영역, 242: 커넥터, 242b: 커넥터, 243: 커넥터, 244: 도전층, 245: 도전층, 251: 도전층, 252: 접속부, 253: 도전층, 255: 도전층, 300: 트랜지스터, 300A: 트랜지스터, 300B: 트랜지스터, 300C: 트랜지스터, 301: 제작 기판, 302: 기판, 303: 분리층 304: 절연층, 305: 산화물 절연층, 306: 도전층, 307: 산화물 반도체층, 308: 산화물 반도체층, 308d: 드레인 영역, 308f: 영역, 308i: 채널 영역, 308s: 소스 영역, 309: 분리층 310: 절연층, 310_0: 절연층, 312: 도전층, 312_0: 도전층, 316: 절연층, 318 절연층, 320a: 도전층, 320b: 도전층, 340: 마스크, 341a: 개구, 341b: 개구, 343: 개구, 350A: 터치 패널, 350B: 터치 패널, 350C: 터치 패널, 370: 표시 장치, 375: 입력 장치, 376: 입력 장치, 379: 표시 장치, 621: 전극, 622: 전극, 3501: 배선, 3502: 배선, 3510: 배선, 3510_1: 배선, 3510_2: 배선, 3510_6: 배선, 3511: 배선, 3511_1: 배선, 3511_6: 배선, 3515_1: 블록, 3515_2: 블록, 3516: 블록, 5000: 하우징, 5001: 표시 부분, 5002: 표시 부분, 5003: 스피커, 5004: LED 램프, 5005: 조작 키, 5006: 접속 단자, 5007: 센서, 5008: 마이크로폰, 5009: 스위치, 5010: 적외선 포트, 5011: 기록 매체 판독부, 5012: 스탠드, 5013: 리모트 컨트롤러, 5014: 안테나, 5015: 셔터 버튼, 5016: 화상 수신부, 5017: 충전기, 5018: 밴드, 5019: 클래스프(clasp) 5020: 아이콘, 5021: 아이콘, 8000: 터치 패널 모듈, 8001: 상부 커버, 8002: 하부 커버, 8003: FPC, 8004: 터치 패널, 8007: 백라이트, 8008: 광원, 8009: 프레임, 8010: 인쇄 회로 기판, 및 8011: 배터리.
본 출원은 2015년 12월 11일에 일본 특허청에 출원된 일련 번호 2015-242518의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (16)

  1. 표시 장치로서,
    액정 소자;
    트랜지스터; 및
    제 1 절연층을 포함하고,
    상기 액정 소자는 화소 전극, 공통 전극, 및 액정층을 포함하고,
    상기 트랜지스터는 산화물 반도체층, 게이트, 및 게이트 절연층을 포함하고,
    상기 제 1 절연층은 상기 화소 전극과 상기 트랜지스터 사이에 제공되고,
    상기 제 1 절연층은 개구를 포함하고,
    상기 화소 전극은 상기 액정층과 상기 제 1 절연층 사이에 제공되고,
    상기 화소 전극 및 상기 공통 전극은 각각 가시광을 투과시키고,
    상기 산화물 반도체층은 제 1 영역 및 제 2 영역을 포함하고,
    상기 제 1 영역은 상기 게이트 절연층을 개재(介在)하여 상기 게이트와 중첩되고,
    상기 제 2 영역은 상기 화소 전극과 접촉하는 제 1 부분, 및 상기 제 1 절연층에서의 상기 개구의 측면과 접촉하는 제 2 부분을 포함하고,
    상기 제 2 영역의 저항률은 상기 제 1 영역의 상기 저항률보다 낮은, 표시 장치.
  2. 제 1 항에 있어서,
    상기 화소 전극의 액정층 측의 면은, 상기 제 1 절연층의 상기 액정층 측의 면과 같은 면을 형성하는, 표시 장치.
  3. 제 1 항에 있어서,
    상기 공통 전극은 상기 트랜지스터와 상기 액정층 사이에 제공되는, 표시 장치.
  4. 제 1 항에 있어서,
    제 2 절연층을 더 포함하고,
    상기 제 2 절연층은 상기 화소 전극과 상기 공통 전극 사이에 제공되고,
    상기 공통 전극의 액정층 측의 면은, 상기 제 2 절연층의 상기 액정층 측의 면과 같은 면을 형성하는, 표시 장치.
  5. 제 1 항에 있어서,
    화소를 더 포함하고,
    상기 제 1 부분은 상기 화소의 상기 개구와 중첩되는, 표시 장치.
  6. 제 1 항에 있어서,
    상기 화소 전극 및 상기 산화물 반도체층은 각각 인듐, 아연, 및 알루미늄, 갈륨, 이트륨, 및 주석 중 적어도 하나를 포함하는, 표시 장치.
  7. 제 1 항에 있어서,
    상기 공통 전극은 인듐, 아연, 및 알루미늄, 갈륨, 이트륨, 및 주석 중 적어도 하나를 포함하는, 표시 장치.
  8. 제 1 항에 있어서,
    상기 화소 전극 및 상기 산화물 반도체층은 결정부를 포함하는, 표시 장치.
  9. 제 8 항에 있어서,
    상기 화소 전극 및 상기 산화물 반도체층 각각에 포함되는 상기 결정부는 c축 배향을 갖는, 표시 장치.
  10. 제 1 항에 있어서,
    상기 공통 전극은 결정부를 포함하는, 표시 장치.
  11. 제 10 항에 있어서,
    상기 공통 전극에 포함되는 상기 결정부는 c축 배향을 갖는, 표시 장치.
  12. 제 1 항에 있어서,
    상기 트랜지스터는 백 게이트를 포함하고,
    상기 백 게이트는 상기 산화물 반도체층을 개재하여 상기 게이트와 중첩되는 부분을 포함하고,
    상기 게이트 및 상기 백 게이트는 전기적으로 접속되어 있고,
    상기 게이트는 인듐, 아연, 및 알루미늄, 갈륨, 이트륨, 및 주석 중 적어도 하나를 포함하는, 표시 장치.
  13. 제 1 항에 있어서,
    주사선; 및
    신호선을 더 포함하고,
    상기 주사선이 연장되는 방향은 상기 신호선이 연장되는 방향과 교차되고,
    같은 색을 나타내는 복수의 화소가 배치되는 방향은 상기 신호선이 연장되는 상기 방향과 교차되는, 표시 장치.
  14. 반도체 장치의 제작 방법으로서,
    제 1 기판 위에 분리층을 형성하는 단계;
    상기 분리층 위에 섬 형상의 산화물 도전층을 형성하는 단계;
    상기 분리층 및 상기 산화물 도전층 위에 산화물 절연층을 형성하는 단계;
    상기 산화물 절연층 위에 트랜지스터를 형성하는 단계;
    접착층에 의하여 상기 제 1 기판에 제 2 기판을 접합하는 단계; 및
    상기 제 2 기판으로부터 상기 제 1 기판을 분리하여 상기 산화물 도전층 및 상기 산화물 절연층을 노출시키는 단계를 포함하고,
    상기 산화물 도전층은 표시 소자의 전극인, 반도체 장치의 제작 방법.
  15. 제 14 항에 있어서,
    상기 산화물 도전층은 상기 트랜지스터와 전기적으로 접속되는, 반도체 장치의 제작 방법.
  16. 제 14 항에 있어서,
    상기 트랜지스터의 채널 영역은 인듐, 아연, 및 알루미늄, 갈륨, 이트륨, 및 주석 중 적어도 하나를 포함하는 막으로 형성되고,
    상기 산화물 도전층은 인듐, 아연, 및 알루미늄, 갈륨, 이트륨, 및 주석 중 적어도 하나를 포함하는 막으로 형성되는, 반도체 장치의 제작 방법.
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