KR20180090656A - Fabrication method of 3-dimensional flash memory device - Google Patents
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Abstract
누설전류의 증가를 방지하고 기록 보존성을 유지할 수 있도록 3차원 수직 플래시 메모리 소자에 대해 고압 수소 및 습식 열처리 공정을 실행하는 3차원 플래시 메모리 소자의 제조 방법에 관한 것으로, 기판상에 전도층과 절연층을 다층으로 적층하여 적층막을 형성하는 단계, 상기 적층막에 에칭 홀을 형성하는 단계, 상기 전도층을 제거하고 블로킹 절연막을 형성하는 단계, 상기 블로킹 절연막에 습식 고압 열처리를 실행하는 단계, 상기 블로킹 절연막 상에 전하 저장막을 형성하는 단계, 상기 전하 저장막 상에 터널링 절연막을 형성하는 단계, 상기 에칭 홀에 채널을 형성하는 단계, 상기 터널링 절연막 내에 게이트 전극을 형성하는 단계를 포함하고, 상기 블로킹 절연막, 전하 저장막, 터널링 절연막에 대해 고압 수소 열처리를 실행하는 구성을 마련하여, 누설전류의 증가로 인한 문제를 방지하고, 채널의 이동도(mobility)를 개선할 수 있다.Dimensional vertical flash memory device and a method of fabricating a three-dimensional flash memory device for performing high-pressure hydrogen and wet-type heat treatment processes on a three-dimensional vertical flash memory device so as to prevent an increase in leakage current and maintain recording preservation, A step of forming an etching hole in the laminated film, a step of removing the conductive layer to form a blocking insulating film, a step of performing a wet high pressure heat treatment on the blocking insulating film, Forming a tunnel insulating film on the charge storage film, forming a channel in the etch hole, and forming a gate electrode in the tunneling insulating film, wherein the blocking insulating film, The charge storage film, and the tunneling insulating film. And, it is possible to prevent a problem caused by an increase in leakage current and improve the movement of the channel is (mobility).
Description
본 발명은 3차원 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 누설전류의 증가를 방지하고 기록 보존성을 유지할 수 있도록 3차원 수직 플래시 메모리 소자에 대해 고압 수소 및 습식 고압 열처리 공정을 실행하는 3차원 플래시 메모리 소자의 제조 방법에 관한 것이다.The present invention relates to a method of fabricating a three-dimensional flash memory device, and more particularly, to a three-dimensional vertical flash memory device capable of preventing leakage current from increasing and preserving recording stability, And a method of manufacturing a memory device.
일반적으로, 플래시 메모리(flash memory) 소자는 셀의 구성 및 동작에 따라 NAND 타입과 NOR 타입으로 구분된다.Generally, a flash memory device is divided into a NAND type and a NOR type according to the configuration and operation of the cell.
또 단위 셀에 사용되는 전하 저장층(전하 저장막)의 물질의 종류에 따라 플로팅 게이트 계열의 메모리 소자, MONOS(Metal Oxide Nitride Oxide Semiconductor) 구조 또는 SONOS(Silicon Oxide Nitride Oxide Semiconductor) 구조의 메모리 소자로 나누어진다.Depending on the material of the charge storage layer (charge storage layer) used in the unit cell, a floating gate type memory device, a MONOS (Metal Oxide Nitride Oxide Semiconductor) structure, or a SONOS (Silicon Oxide Nitride Oxide Semiconductor) Divided.
플로팅 게이트 계열의 메모리 소자는 전위우물(potential well)을 이용하여 기억 특성을 구현하는 소자이며, MONOS 또는 SONOS 계열은 유전막인 실리콘 질화막의 벌크(bulk) 내에 존재하는 트랩사이트 또는 유전막과 유전막 사이의 계면 등에 존재하는 트랩사이트를 이용하여 기억특성을 구현한다. 상기 MONOS는 컨트롤 게이트가 금속으로 이루어진 경우를 지칭하고, SONOS는 컨트롤 게이트가 폴리실리콘으로 이루어진 경우를 지칭한다.The MONOS or SONOS series is a trap site in a bulk of a silicon nitride film, which is a dielectric film, or an interface between a dielectric film and a dielectric film And the storage site is used to implement the storage characteristic. The MONOS refers to the case where the control gate is made of metal, and the SONOS refers to the case where the control gate is made of polysilicon.
특히, SONOS 또는 MONOS 타입은 플로팅 게이트 타입의 플래시 메모리에 비해 상대적으로 용이한 스케일링(scaling)과 개선된 지속성 특성(endurance) 및 고른 문턱전압 분포를 가지는 장점이 있다. 그러나 고집적화를 위해 터널링 절연막 및 블로킹 절연막의 두께를 얇게 하는 경우, 기록 보존성(retention)과 지속성에서 특성저하를 야기한다.In particular, the SONOS or MONOS type has advantages of relatively easy scaling, improved sustainability endurance, and a uniform threshold voltage distribution compared to a floating gate type flash memory. However, if the thickness of the tunneling insulating film and the blocking insulating film is made thin for high integration, the characteristics of recording retention and durability are deteriorated.
최근에 플래시 메모리 소자는 지속적인 스케일링에 의해 대용량화되어 다양한 분야에서 저장용 메모리로 이용되고 있으며, 20nm 급의 128 Gbit 제품의 양산화도 실행되며, 플로팅 게이트 기술(floating gate technology)로 10nm 이하까지 스케일링될 것으로 예측되고 있다.In recent years, flash memory devices have been mass-produced by continuous scaling, and are being used as storage memories in various fields. Also, mass production of 128-Gbit products of 20 nm level is performed, and floating gate technology is used to scale them to 10 nm or less Is predicted.
또 플래시 메모리 소자의 고집적화를 위해, 2차원 구조에서 3차원 구조로 실행되며, 낸드(NAND) 플래시 메모리 소자는 메모리 셀(cell) 당 콘택(contact) 형성이 필요 없이 스트링(string) 형태로 메모리 셀을 연결할 수 있으므로, 수직 방향의 다양한 3차원 구조가 실현되고 있다.In addition, in order to highly integrate the flash memory device, a two-dimensional structure is implemented in a three-dimensional structure. In the NAND flash memory device, a contact is not formed per memory cell, Various vertical three-dimensional structures can be realized.
이러한 3차원 낸드 플래시 메모리는 Si 벌크(bulk) 내에 N+ 정션(junction) 확산층을 배치하고 이를 공통 소스 라인으로 활용하는 형태이다. 이러한 구조는 장점을 가지고 있지만, 확산층에서의 저항이 커서 메모리 셀 특성 열화가 발생한다.This three-dimensional NAND flash memory is a type in which an N + junction diffusion layer is disposed in a bulk of Si and utilized as a common source line. Such a structure has advantages, but the resistance in the diffusion layer is large and deterioration of the memory cell characteristics occurs.
이러한 기술의 일 예가 하기 문헌 등에 개시되어 있다.One example of such a technique is disclosed in the following documents and the like.
예를 들어, 하기 특허문헌 1에는 상면과 하면을 관통하는 관통홀이 형성되어 있는 소자 형성 기판, 상기 관통홀에 갭-필되어 있는 도전체, 상기 도전체 상에 형성되며, 상기 소자 형성 기판의 상측 방향으로 길게 뻗은 형상으로 형성된 수직 채널 및 상기 도전체와 전기적으로 연결되어 있으며 전도성 물질로 형성된 공통 소스 라인;을 포함하는 3차원 플래시 메모리 소자에 대해 개시되어 있다.For example, the following Patent Document 1 discloses an element formation substrate in which a through hole penetrating the upper surface and the lower surface is formed, a conductor gap-filled in the through hole, a conductor formed on the conductor, And a common source line formed of a conductive material, the vertical channel being formed in a shape extending in an upward direction and electrically connected to the conductor, and a common source line formed of a conductive material.
또 하기 특허문헌 2에는 반도체 기판, 상기 반도체 기판상에 배치된 수직 채널 구조체들, 상기 수직 채널 구조체들과 직접 접촉하고 상기 반도체 기판에 형성된 P형 반도체층 및 상기 수직 채널 구조체들 사이의 상기 반도체 기판에 형성된 공통 소스 라인을 포함하되, 상기 P형 반도체층은 상기 수직 채널 구조체들 및 상기 공통 소스 라인과 공통으로 접하는 3차원 반도체 소자에 대해 개시되어 있다.In addition, Patent Document 2 discloses a semiconductor substrate, vertical channel structures disposed on the semiconductor substrate, a P-type semiconductor layer formed on the semiconductor substrate and in direct contact with the vertical channel structures, Wherein the P-type semiconductor layer is disclosed for a three-dimensional semiconductor device in common with the vertical channel structures and the common source line.
또 하기 비특허문헌 1에는 다결정질 실리콘 채널(polycrystalline silicon channel)에 잔존하는 결함(defect)에 기인하여 마카로니(Macaroni) Si 채널 기반의 플래시 메모리 소자의 경우 트랜지스터의 구동전류가 부족해지는 3차원 플래시 메모리 소자의 문제점에 대해 개시되어 있다. In addition, non-patent reference 1 below discloses a three-dimensional flash memory (hereinafter, referred to as " memory device ") in which a drive current of a transistor is insufficient in a Macaroni Si channel-based flash memory device due to defects remaining in a polycrystalline silicon channel The problem of the device is disclosed.
그러나 상술한 바와 같은 종래의 기술에서는 마카로니(Macaroni) Si 채널 기반의 플래시 메모리 소자에서 다결정질 실리콘 채널에 잔존하는 결함(defect)을 해결하기 위하여, 고압수소 열처리를 적용하여, 구동전류를 최대 10배까지 개선할 수 있음을 확인하였다. However, in order to solve defects remaining in a polycrystalline silicon channel in a Macaroni Si channel-based flash memory device, a high-pressure hydrogen annealing is applied to a conventional technology as described above, It can be improved.
그러나 고압수소 열처리 과정에서 산화층/Si 계면이 개선되지만, 플래시 메모리에서 블록킹 산화층(Blocking oxide)의 조성비가 낮아져서 누설전류가 발생하여, 기록 보존성(retention) 특성이 악화되는 문제가 있었다.However, in the high-pressure hydrogen annealing process, the oxide layer / Si interface is improved, but the composition ratio of the blocking oxide layer in the flash memory is lowered to cause a leakage current, thereby deteriorating the retention characteristic of the recording.
본 발명의 목적은 상술한 바와 같은 문제점을 해결하기 위해 이루어진 것으로서, 누설전류의 증가로 인한 문제를 방지하고, 채널의 이동도(mobility)를 개선할 수 있는 3차원 플래시 메모리 소자의 제조 방법을 제공하는 것이다.Disclosure of the Invention An object of the present invention is to provide a method of manufacturing a three-dimensional flash memory device capable of preventing a problem caused by an increase in leakage current and improving mobility of a channel, .
본 발명의 다른 목적은 블록킹 산화층(blocking oxide)을 형성하는 단계에서 결함(defect) 형성 효과를 최소화하고 수소 침투를 방지할 수 있는 3차원 플래시 메모리 소자의 제조 방법을 제공하는 것이다.It is another object of the present invention to provide a method of fabricating a three-dimensional flash memory device capable of minimizing defect formation effect and preventing hydrogen penetration in the step of forming a blocking oxide.
상기 목적을 달성하기 위해 본 발명에 따른 3차원 플래시 메모리 소자의 제조 방법은 3차원 플래시 메모리 소자의 제조 방법으로서, 기판상에 전도층과 절연층을 다층으로 적층하여 적층막을 형성하는 단계, 상기 적층막에 에칭 홀을 형성하는 단계, 상기 전도층을 제거하고 블로킹 절연막을 형성하는 단계, 습식 고압 열처리를 수행하는 단계, 상기 블로킹 절연막 상에 전하 저장막을 형성하는 단계, 상기 전하 저장막 상에 터널링 절연막을 형성하는 단계, 상기 에칭 홀에 채널을 형성하는 단계, 상기 터널링 절연막 내에 게이트 전극을 형성하는 단계를 포함하고, 상기 블로킹 절연막, 전하 저장막, 터널링 절연막에 대해 고압 수소 열처리를 실행하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method for fabricating a three-dimensional flash memory device, the method comprising: forming a multilayer film by laminating a conductive layer and an insulating layer on a substrate; Forming a blocking insulating film, forming a blocking insulating film, performing a wet-type high-pressure heat treatment, forming a charge storage film on the blocking insulating film, forming a tunnel insulating film on the charge storage film, Forming a channel in the etching hole, and forming a gate electrode in the tunneling insulating film, wherein the high pressure hydrogen heat treatment is performed on the blocking insulating film, the charge storage film, and the tunneling insulating film. do.
또 본 발명에 따른 3차원 플래시 메모리 소자의 제조 방법에서, 상기 습식 고압 열처리는 1~20기압에서 실행되는 것을 특징으로 한다.In the method of manufacturing a three-dimensional flash memory device according to the present invention, the wet-type high-pressure heat treatment is performed at a pressure of 1 to 20 atm.
또 본 발명에 따른 3차원 플래시 메모리 소자의 제조 방법에서, 상기 고압 수소 열처리는 350~450℃에서 실행되는 것을 특징으로 한다.In the method of manufacturing a three-dimensional flash memory device according to the present invention, the high-pressure hydrogen annealing is performed at 350 to 450 ° C.
또 본 발명에 따른 3차원 플래시 메모리 소자의 제조 방법에서, 상기 블로킹 절연막으로 수소가 침투하는 것을 방지하도록 상기 전하저장막상은 나이트라이드 보호막을 형성하는 것을 특징으로 한다.In the method of manufacturing a three-dimensional flash memory device according to the present invention, a nitride protecting film is formed on the charge storage film to prevent hydrogen from penetrating into the blocking insulating film.
또 본 발명의 고압 수소 열처리는 1 내지 20기압에서 실행되는 것을 특징으로 한다.Also, the high-pressure hydrogen heat treatment of the present invention is performed at a pressure of 1 to 20 atm.
상술한 바와 같이, 본 발명에 따른 3차원 플래시 메모리 소자의 제조 방법에 의하면, 차원 플래시 메모리 소자용 최적 수소열처리를 실행하여 누설전류의 증가로 인한 문제를 방지하고, 채널의 이동도(mobility)를 개선할 수 있다는 효과가 얻어진다.As described above, according to the method for fabricating a three-dimensional flash memory device according to the present invention, an optimal hydrogen heat treatment for a dimensional flash memory device is performed to prevent a problem caused by an increase in leakage current, It is possible to obtain the effect of improving.
또, 본 발명에 따른 3차원 플래시 메모리 소자의 제조 방법에 의하면, 최적 계면 패시베이션(passivation)을 통한 구동전류 확보와 동시에 블록킹 산화 조성비의 유지를 통해 소자의 기록 보존(retention) 특성을 확보할 수 있다는 효과도 얻어진다.In addition, according to the method of manufacturing a three-dimensional flash memory device according to the present invention, retention characteristics of a device can be ensured by securing a driving current through optimal interface passivation and simultaneously maintaining a blocking oxidation composition ratio Effect is also obtained.
도 1은 본 발명에 적용되는 3차원 플래시 메모리 소자의 구성을 설명하기 위한 단면도,
도 2는 도 1에 도시된 수직 채널, 터널링 절연막, 전하 저장막, 블로킹 절연막 및 게이트를 설명하기 위한 부분 단면도,
도 3은 도 2에 도시된 3차원 플래시 메모리 소자의 제조 방법을 설명하기 위한 흐름도,
도 4 내지 도 10은 각각 터널링 절연막, 전하 저장막 및 블로킹 절연막을 형성하는 과정을 설명하기 위한 단면도.1 is a cross-sectional view illustrating a configuration of a three-dimensional flash memory device according to the present invention,
2 is a partial cross-sectional view illustrating the vertical channel, the tunneling insulating film, the charge storage film, the blocking insulating film, and the gate shown in FIG. 1;
FIG. 3 is a flow chart for explaining a method of manufacturing the three-dimensional flash memory device shown in FIG. 2,
FIGS. 4 to 10 are cross-sectional views illustrating a process of forming a tunneling insulating film, a charge storage film, and a blocking insulating film, respectively.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면에 의해 더욱 명확하게 될 것이다.These and other objects and novel features of the present invention will become more apparent from the description of the present specification and the accompanying drawings.
이하, 본 발명의 구성을 도면에 따라서 설명한다.Hereinafter, the configuration of the present invention will be described with reference to the drawings.
도 1은 본 발명에 적용되는 3차원 플래시 메모리 소자의 구성의 일 예이다.1 is an example of a configuration of a three-dimensional flash memory device to which the present invention is applied.
본 발명에 적용되는 3차원 플래시 메모리 소자(100)는 크게 소자부와 지지부로 구성되고, 소자부는 소자 형성 기판(160), 도전체(170, 172), 제1 상측 범프(150), 제2 상측 범프(155), 수직 채널(190), 하층 절연층(187), 절연층(180), 전도층(185), 상층 절연층(182) 및 비트 라인(195)을 구비한다. 지지부는 소자 지지 기판(110), 분리막(120), 도전성 박막(130), 제1 하측 범프(140) 및 제2 하측 범프(145)를 구비한다. 소자부와 지지부는 상측 범프(150, 155)와 하측 범프(140, 145)에 의해 연결된다.The three-dimensional
상기 소자 지지 기판(110)은 예를 들어 실리콘 기판으로 제작될 수 있고, 소자 지지 기판(110) 상에는 절연물질로 이루어진 분리막(120)과 전도성 물질로 이루어진 도전성 박막(130)이 형성되어 있다. 도전성 박막(130)은 소자 형성 기판(160)에 형성되어 있는 관통홀(165, 167)의 크기와 위치에 대응되도록 패터닝되어 있다. 패터닝된 도전성 박막(130)의 상측에는 전도성 물질로 이루어진 제1 하측 범프(140) 및 제2 하측 범프(145)가 형성되어 있다. 제1 하측 범프(140)는 제1 상측 범프(150)와 전기적으로 연결되고, 제2 하측 범프(145)는 제2 상측 범프(155)와 전기적으로 연결되어, 소자부와 지지부가 연결되도록 한다.The
상기 소자 형성 기판(160)은 예를 들어 실리콘 기판으로 제작될 수 있고, 소자 형성 기판(160)에는 상면과 하면을 관통하는 관통홀(165, 167)이 형성되어 있다. 도전체(170, 172)는 전도성 물질인 금속으로 이루어질 수 있으며, 소자 형성 기판(160)에 형성되어 있는 관통 홀(165, 167)에 갭-필되어 있다. 관통홀(165)에 갭-필되어 있는 도전체(170)는 수직 채널(190)의 하부에 형성되어 있는 것으로, 관통홀(165)의 크기는 수 ㎛에서 수십 ㎛의 크기 정도로 수직 채널(190)을 블록(block) 단위로 연결하게 된다. 도전체(170, 172)의 하부에는 전도성 물질로 이루어진 제1 상측 범프(150) 및 제2 상측 범프(155)가 형성되어 있다. The
도전체(172)는 소자 형성 기판(160)의 상측에서 외부 입력 신호를 입력받기 위한 것으로, 도전성 박막(130)과는 제2 하측 범프(145)와 제2 상측 범프(155)에 의해 전기적으로 연결된다. 즉 도전성 박막(130), 제2 하측 범프(145), 제2 상측 범프(155) 및 도전체(172)가 공통 소스 라인을 구성하여, 공통 소스 라인으로 입력되는 외부 신호는 수직 채널(190)로 공급된다.The
수직 채널(190)은 폴리 실리콘(poly-Si)으로 이루어질 수 있으며, 도전체(170) 상에 형성되며, 소자 형성 기판(160)의 상측 방향으로 길게 뻗은 형상으로 형성된다. 수직 채널(190)의 직경은 수십~수백 nm일 수 있다. 그리고 수직 채널(190)의 상부에는 전도성 물질로 이루어진 비트 라인(195)이 형성되어 있다.The
또 소자 형성 기판(160) 상에는 복수의 절연층(180)과 전도층(185)이 교대로 적층되어 있는 적층막(180, 185)이 형성되어 있다. 이 절연층(180)은 산화 실리콘(SiO2)로 이루어질 수 있으며, 전도층(185)은 폴리 실리콘(poly-Si)으로 이루어질 수 있다. 절연층(180)과 전도층(185)은 수십 nm의 두께로 형성될 수 있다. 각각의 절연층(180)과 전도층(185)은 수직 채널(190) 각각을 감싸도록 형성되어 있다. 도전체(170)와 전도층(185)이 전기적으로 분리되도록 적층막(180, 185)의 하부에는 절연물질로 이루어진 하부 절연층(187)이 형성되어 있다. 그리고 전도층(185)과 비트 라인(195)이 전기적으로 분리되고, 비트 라인(195)이 보호되도록 적층막(180, 185)의 상부에는 절연물질로 이루어진 상부 절연층(182)이 형성되어 있다.On the
또한, 도 2에 도시된 바와 같이, 수직채널(190)과 상기 적층막(180, 185)의 사이에는 터널링 절연막(184)이 형성되어 있다. 터널링 절연막(184)은 산화 실리콘으로 이루어질 수 있다. 그리고 터널링 절연막(184)과 전도층(185) 사이에는 전하 저장막(183)과 블로킹 절연막(181)가 순차적으로 형성되어 있다. 전하 저장막(183)은 실리콘질화막(Si3N4)으로 이루어질 수 있으며, 블로킹 절연막(181)은 산화실리콘으로 이루어질 수 있다. 그리고 터널링 절연막(184), 전하 저장막(183) 및 블로킹 절연막(181)은 수 nm의 두께로 형성될 수 있다.2, a tunneling insulating
3차원 플래시 메모리 소자가 구성되면, 전도층(185)은 컨트롤 게이트로서 기능하게 된다. 그리고 비트 라인(195)과 공통 소스 라인과 전도층(185)에 전위를 인가함으로써, 전하 저장막(183) 내에 전하를 충전, 방전시킬 수 있게 된다. 따라서 터널링 절연막(184), 전하 저장막(183) 및 블로킹 절연막(181)은 메모리 셀로서 기능하게 된다. 또 전하 저장막(183)은 절연층(185)에 의해 전기적으로 분리되어 있으므로, 전하 저장막(183)에 충전되어 있는 전하는 외부에 누설되기 어렵다. 이러한 형태로 플래시 메모리가 구성되면, 하나의 수직채널(190) 당 전도층(185)의 개수만큼의 메모리 셀이 존재하게 되므로, 집적도를 크게 증가시킬 수 있다.When the three-dimensional flash memory device is constructed, the
다음에 메모리 셀로서 기능하는 터널링 절연막(184), 전하 저장막(183) 및 블로킹 절연막(181)의 제조 방법을 도 3 내지 도 10에 따라 설명한다.Next, a method of manufacturing the
도 3은 도 2에 도시된 3차원 플래시 메모리 소자의 제조 방법을 설명하기 위한 흐름도이고, 도 4 내지 도 10은 각각 터널링 절연막(184), 전하 저장막(183) 및 블로킹 절연막(181)을 형성하는 과정을 설명하기 위한 단면도이다.FIG. 3 is a flow chart for explaining a method of manufacturing the three-dimensional flash memory device shown in FIG. 2. FIGS. 4 to 10 illustrate a method of forming a
도 3 및 도 4에 도시된 바와 같이, 소자 형성 기판에 마련된 도체층(170)과 하층 절연층(187) 상에 전도층(185)과 절연층(180)을 다층으로 적층하여 적층막을 형성한다(S10). 다음에, 도 5에 도시된 바와 같이, 적층막에 에칭 홀(200)을 형성하고(S20), 도 6에 도시된 바와 같이, 상기 전도층(185)을 제거한다.3 and 4, a multilayer film is formed by laminating a
다음에, 도 7에 도시된 바와 같이, 전도층(185)이 제거된 내부에 블로킹 절연막(181)을 형성한다(S30).Next, as shown in FIG. 7, a blocking insulating
상기 블로킹 절연막(181)은 프로그램 동작시, 터널링 절연막(184)을 통과한 전자가 컨트롤 게이트로 빠져나가는 것을 방지한다.The blocking insulating
또한, 소거 동작시에 컨트롤 게이트로부터 전자가 전하 저장막(183)으로 흘러들어가는 것을 방지한다. 이를 위해 상기 블로킹 절연막(181)은 높은 유전율은 가진 high-k 유전체를 사용함이 바람직하다. 예를 들어, Al2O3, HfO2, ZrO2, Ta2O5, TiO2, YO2 등의 고유전 물질이 포함된 물질로 형성됨이 바람직하다. 더욱 바람직하게는 고온 열처리 공정시, 열적 안정성을 확보할 수 있는 Hf Silicate, Zr Silicate, Y Silicate 또는 란탄 계열(Ln) 금속 Silicate 등이 사용될 수 있다.Further, electrons are prevented from flowing from the control gate into the
이후 상기 블로킹 절연막(181)에 대해 습식 고압 열처리를 수행한다.(A10)Then, the wet-type high-pressure heat treatment is performed on the blocking insulating
습식 고압 열처리는 상기 블로킹 절연막(181) 내의 결함들은 점결함(point defect), 선결함(line defect) 또는 면결함(plane defect) 등으로 구분될 수 있다. 근본적으로 고온 상태에서의 큐어링은 입자의 에너지를 상승시키고, 에너지가 집중된 결함으로 고온의 입자들이 이동하여 결함을 치유하는 과정이다.In the wet high-pressure heat treatment, defects in the blocking insulating
습식 고압 열처리를 수행하는 경우, 블로킹 절연층의 결함이나 산소 공공들이 제거되어, 소거 동작시에 누설 전류가 감소시킨다. 즉, 소거 동작시에는 블로킹 절연물을 통해 음의 전계가 인가되며, 음의 전계값이 상승하더라도 게이트의 누설 전류가 습식 고압 열처리를 수행하지 아니한 경우보다 현저히 낮음을 알 수있다.When the wet high-pressure heat treatment is performed, defects or oxygen vacancies in the blocking insulating layer are removed, thereby reducing the leakage current during the erase operation. That is, in the erase operation, a negative electric field is applied through the blocking insulator, and even if the negative electric field value is increased, the leakage current of the gate is significantly lower than that in the case where the wet high-pressure heat treatment is not performed.
습식 고압 열처리를 수행한 경우, 누설전류 요인들이 제거되고, 블로킹 절연층으로 유입되는 전자의 양이 줄어들게 되어 소거 동작이 원활하게 수행될 수 있다.When the wet high-pressure heat treatment is performed, the leakage current factors are removed, and the amount of electrons flowing into the blocking insulating layer is reduced, so that the erasing operation can be performed smoothly.
습식 고압 열처리는 저온 열처리시, 질소 또는 아르곤 등의 비활성 기체 분위기에 수증기를 공급하며, 고압의 분위기에서 열처리가 수행된다. 여기서, 습식 고압 열처리는 1 내지 20기압에서 실행된다. 그러나 바람직하게는 10기압의 질소에 2기압의 증기가 포함된 분위기에서 250℃의 온도로 10분간 수행된다. 상기 저온 열처리는 고압에서 수행되므로, 증기에 포함된 산소는 블로킹 절연막(181)으로 침투되고, 블로킹 절연막(181) 내에 잔류하는 결함은 치유된다. 또한, 저온 열처리시의 기체의 압력은 1내지 20기압에서 수행될 수 있다.이어서, 도 8에 도시된 바와 같이, 상기 블로킹 절연막(181) 내에 전하 저장막(183)을 형성한다(S40). 상기 전하 저장막(183)은 채널 영역으로부터 터널링 절연막(184)을 통과한 전자를 저장하기 위해 구비된다. 또 상기 전하 저장막(183)은 실리콘 질화막으로 구성됨이 바람직하다.In the wet high pressure heat treatment, steam is supplied to an inert gas atmosphere such as nitrogen or argon at a low temperature heat treatment, and heat treatment is performed in a high pressure atmosphere. Here, the wet high pressure heat treatment is performed at 1 to 20 atm. However, it is preferably carried out at a temperature of 250 DEG C for 10 minutes in an atmosphere containing 10 atm of nitrogen and 2 atmospheres of steam. Since the low-temperature heat treatment is performed at a high pressure, the oxygen contained in the vapor permeates into the blocking insulating
전화 저장막(183)은 실리콘 질화막(나이트 라이드)로 제조됨이 바람직하다. 따라서, 전하 저장막(183)은 나이트 라이드 보호막이 되어 후술할 고압 수소 또는 중수소 열처리 시 블로킹 절연막(181)에 수소 또는 중수소가 침투됨을 방지할 수 있다.The
계속해서, 도 9에 도시된 바와 같이, 상기 전하 저장막(183) 내에 터널링 절연막(184)을 형성한다(S50). Subsequently, as shown in FIG. 9, a tunneling insulating
상기 터널링 절연막(184)은 실리콘산화물로 구성됨이 바람직하다. 또한, 상기 터널링 절연막(184)의 경우, 소거 동작시에 F-N 터널링에 의해 전하가 채널 영역으로 용이하게 빠져나가고, 프로그램 동작시에 전하가 전하 저장층으로 용이하게 유입될 수 있도록 그 두께는 조절된다. 따라서, 상기 터널링 절연막(184)은 예를 들어 5nm 이하의 두께로 형성됨이 바람직하다.The tunneling insulating
이후에 에칭 홀(200)을 따라 채널을 형성한다. 채널은 amorphous silicon을 재료로 제조됨이 바람직하다.Then, a channel is formed along the
그 후 도 10에 도시된 바와 같이, 상기 터널링 절연막(184) 내에 게이트 전극을 형성한다(S60). 상기 게이트 전극140은 Ti, Ta, TaN, TiN 또는 폴리실리콘으로 구성됨이 바람직하다. 이와 같은 게이트 전극에는 워드 라인이 마련될 수 있다.Then, as shown in FIG. 10, a gate electrode is formed in the tunneling insulating layer 184 (S60). The
이어서, 터널링 절연막(184), 전하 저장막(183), 블로킹 절연막(181)이 형성된 기판에 대한 고압 수소 열처리를 실시한다(A20).Next, a high-pressure hydrogen heat treatment is performed on the substrate on which the
보다 정확하게는 터널링 절연막(184)과 채널의 계면에 고압 수소 열처리를 실시한다.More precisely, a high-pressure hydrogen heat treatment is performed on the interface between the tunneling insulating
고압 수소 열처리는 수소 또는 중수소 분위기, 1 내지 20기압에서 열처리를 수행하는 공정이다. 이를 통하여 터널링 절연막(184)과 채널의 계면의 트랩전하를 패시베이션 하여 전기적 특성을 개선한다.The high-pressure hydrogen heat treatment is a process of performing heat treatment at a hydrogen or deuterium atmosphere, 1 to 20 atm. Through this, the trap charge at the interface between the tunneling insulating
이상 본 발명자에 의해서 이루어진 발명을 상기 실시 예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시 예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.Although the present invention has been described in detail with reference to the above embodiments, it is needless to say that the present invention is not limited to the above-described embodiments, and various modifications may be made without departing from the spirit of the present invention.
본 발명에 따른 3차원 플래시 메모리 소자의 제조 방법을 사용하는 것에 의해 최적 계면 패시베이션(passivation)을 통한 구동전류 확보와 동시에 블록킹 산화 조성비의 유지를 통해 소자의 기록 보존(retention) 특성을 확보할 수 있다.By using the method for fabricating a three-dimensional flash memory device according to the present invention, retention characteristics of the device can be ensured by securing a driving current through optimal interface passivation and maintaining a blocking oxidation composition ratio .
181 : 블로킹 절연막
183 : 전하 저장막
184 : 터널링 절연막181: blocking insulating film
183: charge storage film
184: Tunneling insulating film
Claims (5)
기판상에 전도층과 절연층을 다층으로 적층하여 적층막을 형성하는 단계,
상기 적층막에 에칭 홀을 형성하는 단계,
상기 전도층을 제거하고 블로킹 절연막을 형성하는 단계,
상기 블로킹 절연막에 대해 습식 고압 열처리를 수행하는 단계,
상기 블로킹 절연막 상에 전하 저장막을 형성하는 단계,
상기 전하 저장막 상에 터널링 절연막을 형성하는 단계,
상기 에칭 홀을 따라 채널을 형성하는 단계,
상기 터널링 절연막 내에 게이트 전극을 형성하는 단계를 포함하고,
터널링 절연막과 채널의 계면에 대해 고압 수소 열처리를 실행하는 것
을 특징으로 하는 3차원 플래시 메모리 소자의 제조 방법.A method of manufacturing a three-dimensional flash memory device,
Forming a laminated film by laminating a conductive layer and an insulating layer in multiple layers on a substrate,
Forming an etching hole in the laminated film,
Removing the conductive layer and forming a blocking insulating film,
Subjecting the blocking insulating film to a wet high pressure heat treatment,
Forming a charge storage film on the blocking insulating film,
Forming a tunneling insulating film on the charge storage film,
Forming a channel along the etch hole,
And forming a gate electrode in the tunneling insulating film,
Performing high-pressure hydrogen annealing on the interface between the tunneling insulating film and the channel
Wherein the method comprises the steps of:
상기 습식 고압 열처리는 1~20기압에서 실행되는 것을 특징으로 하는 3차원 플래시 메모리 소자의 제조 방법.The method of claim 1,
Wherein the wet high pressure heat treatment is performed at a pressure of 1 to 20 atm.
상기 고압 수소 열처리는 350~450℃에서 실행되는 것을 특징으로 하는 3차원 플래시 메모리 소자의 제조 방법.The method of claim 1,
Wherein the high-pressure hydrogen annealing is performed at 350 to 450 ° C.
상기 블로킹 절연막으로 수소가 침투하는 것을 방지하도록 상기 전하저장막은 나이트라이드로 제조되는 것을 특징으로 하는 3차원 플래시 메모리 소자의 제조 방법. The method of claim 1,
Wherein the charge storage layer is made of nitride to prevent hydrogen from penetrating into the blocking insulating layer.
상기 고압 수소 열처리는 1 내지 20기압에서 실행되는 것을 특징으로 하는 3차원 플래시 메모리 소자의 제조 방법.
The method according to claim 1,
Wherein the high-pressure hydrogen annealing is performed at a pressure of 1 to 20 atm.
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Citations (2)
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| KR101040154B1 (en) | 2009-11-04 | 2011-06-09 | 한양대학교 산학협력단 | 3D Flash Memory Devices |
Non-Patent Citations (1)
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| Statistical spectroscopy of switching traps in deeply scaled vertical poly-Si channel for 3D memories, M. Toledano-Luque, IMEC, p.562, IEDM 2013 |
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Comment text: Notification of reason for refusal Patent event date: 20180331 Patent event code: PE09021S01D |
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| PE0601 | Decision on rejection of patent |
Patent event date: 20180720 Comment text: Decision to Refuse Application Patent event code: PE06012S01D Patent event date: 20180331 Comment text: Notification of reason for refusal Patent event code: PE06011S01I |
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| PG1501 | Laying open of application |