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KR20180072041A - Gate driving circuit and display device using the same - Google Patents

Gate driving circuit and display device using the same Download PDF

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KR20180072041A
KR20180072041A KR1020160174970A KR20160174970A KR20180072041A KR 20180072041 A KR20180072041 A KR 20180072041A KR 1020160174970 A KR1020160174970 A KR 1020160174970A KR 20160174970 A KR20160174970 A KR 20160174970A KR 20180072041 A KR20180072041 A KR 20180072041A
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power supply
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최재이
한인효
박해진
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엘지디스플레이 주식회사
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Abstract

A gate driving circuit according to the present invention has a plurality of stages which are dependently connected to output a scan signal. Each of the stages includes: an input unit for supplying a forward power voltage to a Q node and supplying a reverse power voltage to the Q node according to first and second carry signals; a node control unit for reversely controlling the voltage of the Q node and the voltage of a Qb node; and an output unit for outputting the scan signal and the carry signal according to the voltage of the Q node and the voltage of the Qb node. The effective channel lengths of TFTs included in the input unit ar longer than the effective channel lengths of TFTs included in the output unit and the node control unit. Accordingly, the present invention can secure the stability and reliability of driving.

Description

게이트 구동회로와 이를 이용한 표시장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE USING THE SAME}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a gate driving circuit,

본 발명은 게이트 구동회로와 이를 이용한 표시장치에 관한 것이다.The present invention relates to a gate driving circuit and a display using the same.

표시장치는 픽셀 어레이의 데이터 라인들에 데이터 신호를 공급하는 데이터 구동회로, 데이터 신호에 동기되는 스캔 신호(또는 스캔 펄스)를 픽셀 어레이의 게이트 라인들(또는 스캔 라인들)에 순차적으로 공급하는 게이트 구동회로(또는 스캔 구동회로), 데이터 구동회로와 게이트 구동회로를 제어하는 타이밍 콘트롤러 등을 포함한다.The display device includes a data driving circuit for supplying a data signal to the data lines of the pixel array, a gate for sequentially supplying a scan signal (or a scan pulse) synchronized with the data signal to the gate lines (or scan lines) A driving circuit (or a scan driving circuit), a timing controller for controlling the data driving circuit and the gate driving circuit, and the like.

픽셀들 각각은 스캔 신호에 응답하여 데이터 라인의 전압을 픽셀 전극에 공급하는 박막트랜지스터(Thin Film Transistor, 이하, “TFT”라 함)를 포함할 수 있다. 스캔 신호는 게이트 온 전압과 게이트 오프 전압 사이에서 스윙한다. 게이트 온 전압은 픽셀 TFT의 문턱 전압 보다 높은 전압으로 설정되며, 게이트 오프 전압은 픽셀 TFT의 문턱 전압 보다 낮은 전압으로 설정된다. Each of the pixels may include a thin film transistor (hereinafter referred to as " TFT ") that supplies a voltage of the data line to the pixel electrode in response to the scan signal. The scan signal swings between the gate on voltage and the gate off voltage. The gate-on voltage is set to a voltage higher than the threshold voltage of the pixel TFT, and the gate-off voltage is set to a voltage lower than the threshold voltage of the pixel TFT.

최근, 게이트 구동회로를 픽셀 어레이와 함께 표시패널에 내장하는 기술이 적용되고 있다. 이하에서 표시패널에 내장된 게이트 구동회로를 "GIP(Gate In Panel) 회로"로 칭하기로 한다. GIP 회로는 시프트 레지스터(shift register)를 포함한다. 시프트 레지스터는 종속적으로 접속된 다수의 스테이지들(stage)을 포함하여 게이트 시프트 클럭 타이밍에 맞추어 출력 전압을 시프트(shift)한다.Recently, a technique of embedding a gate drive circuit in a display panel together with a pixel array has been applied. Hereinafter, the gate drive circuit incorporated in the display panel will be referred to as a " GIP (Gate In Panel) circuit ". The GIP circuit includes a shift register. The shift register includes a plurality of stages connected in a dependent manner to shift the output voltage in accordance with the gate shift clock timing.

스캔 신호는 입력 영상의 데이터 전압 즉, 픽셀 전압에 동기되어 데이터 전압이 충전될 픽셀들을 1 라인씩 순차적으로 선택한다. 시프트 레지스터의 스테이지는 스타트 펄스(start pulse) 또는 이전 스테이지로부터 수신된 캐리 신호를 스타트 펄스로서 입력 받아 클럭이 입력될 때 출력을 발생한다. The scan signal sequentially selects the pixels to be charged with the data voltage of the input image, that is, the pixel voltage, one by one. The stage of the shift register receives a start pulse or a carry signal received from a previous stage as a start pulse, and generates an output when a clock is input.

시프트 레지스터의 각 스테이지는 도 1 및 도 2에 도시된 바와 같이 Q 노드 전압에 응답하여 출력 단자(No)를 충전하여 출력 전압(SC(n))을 게이트 온 전압(VGH)으로 라이징(rising)시키는 풀업 트랜지스터(pull-up transistor, Tu), Qb 노드 전압에 응답하여 출력 단자(No)를 방전하여 출력 전압(SC(n))을 게이트 오프 전압(VGL)으로 폴링(falling)시키는 풀다운 트랜지스터(Pull-down transistor, Td), 및 Q 노드와 Qb 노드를 충방전하는 스위치 회로(1), 및 Q 노드에 연결된 입력부(2)를 포함한다. 스테이지들 각각의 출력 단자(No)는 표시패널의 게이트 라인에 연결된다. Each stage of the shift register charges the output terminal No in response to the Q-node voltage to raise the output voltage SC (n) to the gate-on voltage VGH as shown in FIGS. 1 and 2, A pull-up transistor Tu for discharging the output terminal No in response to the Qb node voltage to drop the output voltage SC (n) to the gate-off voltage VGL A pull-down transistor Td, and a switching circuit 1 for charging and discharging the Q node and the Qb node, and an input section 2 connected to the Q node. The output terminal No of each of the stages is connected to the gate line of the display panel.

풀업 트랜지스터(Tu)는 Q 노드가 게이트 온 전압(VGH)만큼 프리 차징(pre-charging)된 상태에서 게이트 시프트 클럭(CLK)이 드레인에 입력될 때 게이트 시프트 클럭(CLK)의 게이트 온 전압(VGH)까지 출력 단자(No)를 충전한다. 구체적으로, 풀업 트랜지스터(Tu)의 드레인에 게이트 시프트 클럭(CLK)이 입력될 때 풀업 트랜지스터(Tu)의 드레인과 게이트 사이의 용량을 통해 플로팅된 Q 노드의 전압이 부트스트래핑(bootstrapping)에 의해 게이트 온 전압(VGH)에서 부스팅 전압(VBST)으로 상승된다. 이 때 풀업 트랜지스터(Tu)가 Q 노드의 부스팅 전압(VBST) 전압에 의해 턴-온되어 출력 단자(No)의 전압(SC(n))이 게이트 온 전압(VGH)까지 상승한다. 풀다운 트랜지스터(Td)는 Qb 노드의 전압이 게이트 온 전압(VGH)만큼 충전될 때 출력 단자(No)에 게이트 오프 전압(VGL)을 공급하여 출력 전압(SC(n))을 게이트 오프 전압(VGL)까지 방전시킨다.The pull-up transistor Tu has a gate-on voltage VGH of the gate shift clock CLK when the gate shift clock CLK is input to the drain in a state where the Q node is pre-charged by the gate-on voltage VGH The output terminal No is charged. Specifically, when the gate shift clock CLK is input to the drain of the pull-up transistor Tu, the voltage of the Q node floated through the capacitance between the drain and gate of the pull-up transistor Tu is boosted by bootstrapping, On voltage VGH to the boosting voltage VBST. At this time, the pull-up transistor Tu is turned on by the boosting voltage VBST of the Q node, and the voltage SC (n) of the output terminal No rises to the gate-on voltage VGH. The pull-down transistor Td supplies the gate-off voltage VGL to the output terminal No when the voltage of the node Qb is charged by the gate-on voltage VGH to output the output voltage SC (n) ).

입력부(20)는 스타트 단자를 통해 입력되는 스타트 펄스 또는 이전 스테이지로부터 수신되는 캐리 신호(CR(n-x))에 응답하여 Q 노드를 게이트 온 전압(VGH)으로 충전함과 아울러, Qb 노드를 게이트 오프 전압(VGL)까지 방전시킨다. 또한, 입력부(20)는 리셋 단자를 통해 입력되는 리셋 신호(미도시)에 응답하여 Q 노드를 게이트 오프 전압(VGL)까지 방전시킴과 아울러, Qb 노드를 게이트 온 전압(VGH)으로 충전한다.The input unit 20 charges the Q node to the gate-on voltage VGH in response to the start pulse input from the start terminal or the carry signal CR (nx) received from the previous stage, And discharges to the voltage VGL. In addition, the input unit 20 discharges the Q node to the gate-off voltage VGL in response to a reset signal (not shown) input through the reset terminal, and also charges the Qb node to the gate-on voltage VGH.

입력부(20)는 스위치 Ta,Tb,Tc를 포함한다. 스위치 Ta는 캐리 신호(CR(n-x))의 입력단에 제어전극 및 제1 전극(드레인)이 연결되고, 제1 노드(N1)에 제2 전극(소스)이 연결되고, 스위치 Tb는 캐리 신호(CR(n-x))의 입력단에 제어전극이 연결되고 제1 노드(N1)에 제1 전극이 연결되며 Q 노드에 제2 전극이 연결된다. 스위치 Tc는 Q 노드에 제어전극이 연결되고 고전위 전압(GVDD)의 입력단에 제1 전극이 연결되며 제1 노드(N1)에 제2 전극이 연결된다.The input unit 20 includes switches Ta, Tb, and Tc. The switch Ta has a control electrode and a first electrode (drain) connected to the input terminal of the carry signal CR (nx), a second electrode (source) connected to the first node N1, A control electrode is connected to the input terminal of the second transistor CR (nx), a first electrode is connected to the first node N1, and a second electrode is connected to the Q node. In the switch Tc, the control electrode is connected to the Q node, the first electrode is connected to the input terminal of the high potential voltage GVDD, and the second electrode is connected to the first node N1.

이러한 종래 게이트 구동회로는 다음과 같은 문제가 있다.Such conventional gate driving circuits have the following problems.

첫째, 비정질 실리콘(a-Si)을 포함한 TFT(이하, “a-Si TFT”라 함)는 문턱전압이 항상 0보다 크지만, 산화물 반도체를 포함한 TFT(이하, “Oxide TFT”라 함)는 문턱전압이 0보다 작은 값을 가질 수 있다. Oxide TFT는 표시장치의 고해상도 요구에서 낮은 이동도(Mobility)를 갖는 a-Si TFT를 대체하여 GIP 회로의 스위치 소자에 적용되고 있다. 그런데, Oxide TFT는 초기 문턱전압 특성이 (-) 방향으로 쉬프될 경우, Q 노드가 게이트 오프 전압(GVSS)으로 유지되는 기간(Thd)에서 완전히 오프되지 못하여 전류를 누설할 수 있다.First, a TFT including amorphous silicon (a-Si) (hereinafter referred to as an a-Si TFT) always has a threshold voltage larger than 0, but a TFT including an oxide semiconductor (hereinafter referred to as an & The threshold voltage may have a value less than zero. Oxide TFTs are being applied to switch elements of GIP circuits in place of a-Si TFTs having low mobility in high resolution requirements of display devices. However, when the initial threshold voltage characteristic is shifted in the negative (-) direction, the oxide TFT can not completely turn off during the period (Thd) during which the Q node is maintained at the gate-off voltage (GVSS), and can leak current.

Q 노드가 게이트 오프 전압(VGL)으로 유지되는 기간(Thd)에서 캐리 신호(CR(n-x))도 게이트 오프 전압(VGL)으로 유지된다. 따라서, 이 기간(Thd) 동안 스위치 Tb의 게이트-소스 간 전압(Vgs)은 0이 되는데, 만약 스위치 Tb의 문턱전압이 0보다 작은 경우에는 스위치 Tb를 통해 누설 전류가 흐르게 된다. 그에 따라 Q 노드의 전압은 누설 전류에 의해 게이트 오프 전압(VGL)으로 유지되지 못하고 그보다 높은 전압으로 상승하며, 그 결과 출력 전압(SC(n))이 왜곡될 수 있다.The carry signal CR (n-x) is also maintained at the gate off voltage VGL in the period Thd during which the Q node is maintained at the gate off voltage VGL. Therefore, during this period Thd, the gate-source voltage Vgs of the switch Tb becomes zero. If the threshold voltage of the switch Tb is smaller than 0, the leakage current flows through the switch Tb. As a result, the voltage of the Q node can not be maintained at the gate-off voltage VGL due to the leakage current and rises to a voltage higher than the gate-off voltage VGL, so that the output voltage SC (n) can be distorted.

둘째, 종래 게이트 구동회로는 스위치 Ta가 다이오드 연결되어 있으므로 단방향 스캔 회로로만 동작될 수 있다. 만약, 양방향 스캔 회로로 동작시키기 위해 스위치 Ta의 다이오드 연결을 해제하면, 초기 문턱전압 산포에 대한 마진이 없어 문턱전압이 0이하로 조금만 내려가도 누설전류가 커지기 때문에 출력 전압(SC(n))이 쉽게 왜곡되어 구동의 안정성이 크게 떨어진다.Second, since the switch Ta is diode-connected, the conventional gate driving circuit can be operated only as a unidirectional scan circuit. If the diode connection of the switch Ta is released to operate as a bidirectional scan circuit, there is no margin for initial threshold voltage dispersion, and even if the threshold voltage is slightly lowered to 0 or less, the leakage current becomes large, so that the output voltage SC (n) It is easily distorted and the stability of driving is greatly reduced.

본 발명은 목적은 캐리 신호에 따라 제어되는 입력부 스위치들의 누설 전류 특성을 향상시켜 구동의 안정성 및 신뢰성을 확보할 수 있도록 한 게이트 구동회로와 이를 이용한 표시장치를 제공하는 데 있다.The object of the present invention is to provide a gate driving circuit and a display device using the same that can improve the leakage current characteristics of input switches controlled according to a carry signal, thereby assuring stability and reliability of driving.

본 발명의 다른 목적은 캐리 신호에 따라 제어되는 입력부 스위치들의 누설 전류 특성을 향상시켜 양방향 스캔 구동이 가능한 게이트 구동회로와 이를 이용한 표시장치를 제공하는 데 있다.It is another object of the present invention to provide a gate driving circuit capable of bidirectional scan driving by improving leakage current characteristics of input unit switches controlled according to a carry signal, and a display using the same.

상기 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 게이트 구동회로는 종속적으로 연결되어 스캔 신호를 출력하는 다수의 스테이지들을 구비하고, 상기 스테이지들 각각은 각각 다른 스테이지로부터 입력되는 제1 및 제2 캐리 신호에 따라, 포워드 전원 전압을 Q 노드에 공급하고, 리버스 전원 전압을 상기 Q 노드에 공급하는 입력부; Q 노드의 전압과 Qb 노드의 전압을 서로 반대로 제어하는 노드 제어부; 및 상기 Q 노드의 전압과 상기 Qb 노드의 전압에 따라, 상기 스캔 신호와 캐리 신호를 출력하는 출력부를 구비하고, 상기 입력부에 포함된 TFT들의 유효 채널 길이는 상기 노드 제어부와 상기 출력부에 포함된 TFT들의 유효 채널 길이보다 길다.In order to achieve the above object, a gate driving circuit according to an embodiment of the present invention includes a plurality of stages which are connected in a dependent manner to output a scan signal, and each of the stages includes a first and a second An input unit for supplying a forward power supply voltage to the Q node and supplying a reverse power supply voltage to the Q node in accordance with the 2 carry signal; A node controller for controlling the voltage of the Q node and the voltage of the Qb node to each other; And an output unit for outputting the scan signal and the carry signal according to the voltage of the Q node and the voltage of the Qb node, wherein an effective channel length of the TFTs included in the input unit is determined by the node controller Is longer than the effective channel length of the TFTs.

상기 입력부는, 상기 포워드 전원 전압을 상기 Q 노드에 공급하기 위해 상기 포워드 전원 전압의 입력단과 상기 Q 노드 사이에 직렬 접속되며, 상기 제1 캐리 신호에 따라 스위칭되는 스위치 T1a와 스위치 T1b; 및 상기 리버스 전원 전압을 상기 Q 노드에 공급하기 위해 상기 리버스 전원 전압의 입력단과 상기 Q 노드 사이에 직렬 접속되며, 상기 제2 캐리 신호에 따라 스위치 T2a와 스위치 T2b를 포함한다.Wherein the input comprises a switch T1a and a switch T1b connected in series between the input of the forward supply voltage and the Q node for supplying the forward supply voltage to the Q node and switched in accordance with the first carry signal; And a switch T2a and a switch T2b connected in series between the input node of the reverse power supply voltage and the Q node to supply the reverse power supply voltage to the Q node and in accordance with the second carry signal.

포워드 스캔 구동시, 상기 포워드 전원 전압이 온 레벨로 입력되고 상기 리버스 전원 전압이 오프 레벨로 입력되고, 리버스 스캔 구동시, 상기 포워드 전원 전압이 오프 레벨로 입력되고 상기 리버스 전원 전압이 온 레벨로 입력되며, 상기 제1 캐리신호는 상기 포워드 스캔 구동시 스타트 신호가 되고 상기 리버스 스캔 구동시 리셋 신호가 되며, 상기 제2 캐리신호는 상기 포워드 스캔 구동시 리셋 신호가 되고 상기 리버스 스캔 구동시 스타트 신호가 된다.In the forward scan driving, the forward power supply voltage is input to the ON level, the reverse power supply voltage is input to the OFF level, the forward power supply voltage is input to the OFF level, and the reverse power supply voltage is input to the ON level The first carry signal is a start signal during the forward scan driving and becomes a reset signal during the reverse scan driving, the second carry signal is a reset signal during the forward scan driving, and the start signal during the reverse scan driving is a do.

상기 스캔 신호는 게이트 온 전압과 제1 게이트 오프 전압 사이에서 스윙하고, 상기 캐리 신호는 게이트 온 전압과 제2 게이트 오프 전압 사이에서 스윙하며, 상기 제1 게이트 오프 전압은 상기 제2 게이트 오프 전압보다 더 높고 상기 게이트 온 전압보다 더 낮다.The scan signal swinging between a gate on voltage and a first gate off voltage, the carry signal swinging between a gate on voltage and a second gate off voltage, the first gate off voltage being greater than the second gate off voltage And is lower than the gate-on voltage.

또한, 상기 목적을 달성하기 위하여, 본 발명의 다른 실시예에 따른 게이트 구동회로는 종속적으로 연결되어 스캔 신호를 출력하는 다수의 스테이지들을 구비하고, 상기 스테이지들 각각은 각각 다른 스테이지로부터 입력되는 제1 및 제2 캐리 신호에 따라, 포워드 전원 전압을 Q 노드에 공급하고, 리버스 전원 전압을 상기 Q 노드에 공급하는 입력부; Q 노드의 전압과 Qb 노드의 전압을 서로 반대로 제어하는 노드 제어부; 및 상기 Q 노드의 전압과 상기 Qb 노드의 전압에 따라, 상기 스캔 신호와 캐리 신호를 출력하는 출력부를 구비하고, 상기 입력부에 포함된 TFT들은 광 차단층을 더 포함하고, 상기 광 차단층에는 일정 시간 동안 네거티브 바이어스가 인가된다.According to another aspect of the present invention, there is provided a semiconductor memory device including a plurality of stages, each of which is connected to a corresponding one of the stages and outputs a scan signal, And an input unit for supplying a forward power supply voltage to the Q node and a reverse power supply voltage to the Q node according to a second carry signal; A node controller for controlling the voltage of the Q node and the voltage of the Qb node to each other; And an output unit for outputting the scan signal and the carry signal according to a voltage of the Q node and a voltage of the Qb node, wherein the TFTs included in the input unit further include a light blocking layer, Negative bias is applied for a period of time.

상기 입력부는, 상기 포워드 전원 전압을 상기 Q 노드에 공급하기 위해 상기 포워드 전원 전압의 입력단과 상기 Q 노드 사이에 직렬 접속되며, 상기 제1 캐리 신호에 따라 스위칭되는 스위치 T1a와 스위치 T1b; 및 상기 리버스 전원 전압을 상기 Q 노드에 공급하기 위해 상기 리버스 전원 전압의 입력단과 상기 Q 노드 사이에 직렬 접속되며, 상기 제2 캐리 신호에 따라 스위칭되는 스위치 T2a와 스위치 T2b를 포함한다.Wherein the input comprises a switch T1a and a switch T1b connected in series between the input of the forward supply voltage and the Q node for supplying the forward supply voltage to the Q node and switched in accordance with the first carry signal; And a switch T2a and a switch T2b which are connected in series between the input terminal of the reverse power supply voltage and the Q node to supply the reverse power supply voltage to the Q node and are switched in accordance with the second carry signal.

상기 스위치 T1a는 제1 광 차단층을 포함하고, 상기 스위치 T1b는 제2 광 차단층을 포함하고, 상기 스위치 T2a는 제3 광 차단층을 포함하고, 상기 스위치 T2b는 제4 광 차단층을 포함하며, 상기 제1 내지 제4 광 차단층은 게이트 오프 전압의 입력단에 접속된다.The switch T1a includes a first light blocking layer, the switch T1b includes a second light blocking layer, the switch T2a includes a third light blocking layer, and the switch T2b includes a fourth light blocking layer And the first to fourth light blocking layers are connected to an input terminal of a gate-off voltage.

상기 게이트 오프 전압에 의해 상기 제1 내지 제4 광 차단층에는 상기 네거티브 바이어스가 인가된다.The negative bias is applied to the first to fourth light blocking layers by the gate-off voltage.

상기 스위치 T1a는 제1 광 차단층을 포함하고, 상기 스위치 T1b는 제2 광 차단층을 포함하고, 상기 스위치 T2a는 제3 광 차단층을 포함하고, 상기 스위치 T2b는 제4 광 차단층을 포함하며, 상기 제1 및 제2 광 차단층은 상기 제1 캐리 신호의 입력단에 접속되고, 상기 제3 및 제4 광 차단층은 상기 제2 캐리 신호의 입력단에 접속된다.The switch T1a includes a first light blocking layer, the switch T1b includes a second light blocking layer, the switch T2a includes a third light blocking layer, and the switch T2b includes a fourth light blocking layer Wherein the first and second light blocking layers are connected to the input terminal of the first carry signal and the third and fourth light blocking layers are connected to the input terminal of the second carry signal.

상기 제1 캐리 신호가 오프 레벨로 유지되는 동안 상기 제1 및 제2 광 차단층에는 상기 네거티브 바이어스가 인가되고, 상기 제2 캐리 신호가 오프 레벨로 유지되는 동안 상기 제3 및 제4 광 차단층에는 상기 네거티브 바이어스가 인가된다.While the first carry signal is maintained at the off level, the negative bias is applied to the first and second light blocking layers, and while the second carry signal is maintained at the off level, The negative bias is applied.

또한, 상기 목적을 달성하기 위하여, 본 발명의 또 다른 실시예에 따른 게이트 구동회로는 종속적으로 연결되어 스캔 신호를 출력하는 다수의 스테이지들을 구비하고,상기 스테이지들 각각은 각각 다른 스테이지로부터 입력되는 제1 및 제2 캐리 신호에 따라, 포워드 전원 전압을 Q 노드에 공급하고, 리버스 전원 전압을 상기 Q 노드에 공급하는 입력부; Q 노드의 전압과 Qb 노드의 전압을 서로 반대로 제어하는 노드 제어부; 및 상기 Q 노드의 전압과 상기 Qb 노드의 전압에 따라, 상기 스캔 신호와 상기 제1 및 제2 캐리 신호를 출력하는 출력부를 구비하고, 상기 입력부에 포함된 TFT들의 유효 채널 길이는 상기 노드 제어부와 상기 출력부에 포함된 TFT들의 유효 채널 길이보다 길고, 상기 입력부에 포함된 TFT들은 광 차단층을 더 포함하고, 상기 광 차단층에는 일정 시간 동안 네거티브 바이어스가 인가된다.According to another aspect of the present invention, there is provided a method of driving a semiconductor device, the method comprising: providing a plurality of stages, each of the stages being connected to the scan driver and outputting a scan signal, An input unit for supplying a forward power supply voltage to the Q node and a reverse power supply voltage to the Q node in accordance with the first carry signal and the second carry signal; A node controller for controlling the voltage of the Q node and the voltage of the Qb node to each other; And an output unit for outputting the scan signal and the first and second carry signals according to a voltage of the Q node and a voltage of the Qb node, wherein an effective channel length of the TFTs included in the input unit is determined by the node controller The TFTs included in the input section further include a light blocking layer, and a negative bias is applied to the light blocking layer for a predetermined period of time.

본 발명의 일 실시예에 따른 표시장치는 게이트 라인들에 연결된 픽셀들이 배치되는 표시패널; 및 상기 게이트 라인들에 스캔 신호를 순차적으로 공급하는 청구항 제 1 항 내지 제 13 항 중 어느 한 항의 게이트 구동회로를 포함한다. A display device according to an embodiment of the present invention includes: a display panel in which pixels connected to gate lines are arranged; And a gate driving circuit according to any one of claims 1 to 13 for sequentially supplying a scan signal to the gate lines.

본 발명은 입력부 스위치들의 유효 채널 길이를 상대적으로 길게 설계하거나, 및/또는 입력부 스위치들의 광 차단층을 백 게이트로 활용하여 광 차단층에 일정 시간 동안 네거티브 바이어스가 인가되도록 함으로써, 입력부 스위치들의 문턱 전압을 높여 누설 전류 특성을 향상시킬 수 있다.In the present invention, the effective channel length of the input section switches is designed to be relatively long, and / or the light blocking layer of the input section switches is used as the back gate to apply a negative bias to the light blocking layer for a predetermined time, So that the leakage current characteristic can be improved.

본 발명은 캐리 신호에 따라 제어되는 입력부 스위치들의 누설 전류 특성을 향상시킴으로써, 구동의 안정성을 확보하면서 입력부 스위치들을 포워드 전원 전압과 리버스 전원 전압에 연결할 수 있기 때문에 양방향 스캔 구동을 용이하게 구현할 수 있다.The present invention improves the leakage current characteristics of the input switches controlled according to the carry signal, so that the input switches can be connected to the forward power supply voltage and the reverse power supply voltage while ensuring the stability of driving.

도 1은 종래 게이트 구동회로의 시프트 레지스터에서 스캔 신호를 출력하는 하나의 스테이지를 개략적으로 보여 주는 도면이다.
도 2는 도 1에 도시된 스테이지의 동작을 보여 주는 파형도이다.
도 3은 본 발명의 실시예에 따른 표시장치를 개략적으로 보여 주는 블록도이다.
도 4는 도 3의 GIP 회로에서 종속적으로 연결된 스테이지들을 보여 주는 도면이다.
도 5는 도 4의 일 스테이지 구성을 보여 주는 회로도이다.
도 6은 GIP 회로를 구성하는 TFT에서 유효 채널 길이와 문턱전압 간의 관계를 보여주는 시뮬레이션 결과도이다.
도 7은 GIP 회로를 구성하는 TFT의 일 단면도이다.
도 8 및 도 9는 입력부의 누설 전류를 최소화하기 위해, GIP 회로에서 TFT의 유효 채널 길이를 입력부와 그 외 영역에서 서로 다르게 하는 예시 방안들을 보여주는 단면도들이다.
도 10은 GIP 회로를 구성하는 TFT의 다른 단면도이다.
도 11 및 도 12는 입력부의 누설 전류를 최소화하기 위해, 광 차단층에 네거티브 바이어스를 인가하는 예시 방안들을 보여주는 회로도들이다.
도 13은 포워드 스캔 구동을 설명하기 위한 도면이다.
도 14는 리버스 스캔 구동을 설명하기 위한 도면이다.
도 15는 포워드 스캔 구동시 도 5에 도시된 스테이지의 동작을 보여 주는 파형도이다.
도 16은 리버스 스캔 구동시 도 5에 도시된 스테이지의 동작을 보여 주는 파형도이다. FIG. 1 is a diagram schematically showing one stage for outputting a scan signal in a shift register of a conventional gate driving circuit.
Fig. 2 is a waveform diagram showing the operation of the stage shown in Fig. 1. Fig.
3 is a block diagram schematically showing a display device according to an embodiment of the present invention.
FIG. 4 is a diagram showing stages connected in a GIP circuit of FIG. 3; FIG.
5 is a circuit diagram showing the one-stage configuration of FIG.
6 is a simulation result showing the relationship between the effective channel length and the threshold voltage in the TFT constituting the GIP circuit.
7 is a cross-sectional view of a TFT constituting a GIP circuit.
Figs. 8 and 9 are cross-sectional views showing exemplary schemes in which the effective channel length of the TFT in the GIP circuit is different from that in the input section in order to minimize leakage current in the input section.
10 is another sectional view of the TFT constituting the GIP circuit.
11 and 12 are circuit diagrams showing exemplary schemes for applying a negative bias to the light blocking layer to minimize the leakage current of the input portion.
13 is a diagram for explaining forward scan driving.
14 is a diagram for explaining reverse scan driving.
FIG. 15 is a waveform diagram showing the operation of the stage shown in FIG. 5 during forward scan driving.
FIG. 16 is a waveform diagram showing the operation of the stage shown in FIG. 5 during reverse scan driving.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings. Like reference numerals throughout the specification denote substantially identical components. In the following description, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.

본 발명의 표시장치는 액정표시장치(Liquid Crystal Display, LCD), 유기발광 다이오드 표시장치(Organic Light Emitting Display, OLED Display) 등의 평판 표시장치로 구현될 수 있다. 이하의 실시예에서, 평판 표시장치의 일 예로서 액정표시장치를 중심으로 설명하지만, 본 발명은 이에 한정되지 않는다. 예컨대, 본 발명은 인셀 터치 센서를 포함한 어떠한 표시장치에도 적용될 수 있다. The display device of the present invention can be implemented as a flat panel display device such as a liquid crystal display (LCD), an organic light emitting display (OLED) display, or the like. In the following embodiments, the liquid crystal display device will be described as an example of the flat panel display device, but the present invention is not limited thereto. For example, the present invention can be applied to any display device including an Insel touch sensor.

본 발명의 게이트 구동회로에서 스위치 소자들은 n 타입 또는 p 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 트랜지스터로 구현될 수 있다. 이하의 실시예에서 n 타입 트랜지스터(NMOS)를 예시하였지만, 본 발명은 이에 한정되지 않는다는 것에 주의하여야 한다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 타입 MOSFET(NMOS)의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 MOSFET에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 타입 MOSFET(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 MOSFET에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. MOSFET의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 이하의 실시예 설명에서 트랜지스터의 소스와 드레인은 제1 및 제2 전극으로 칭하기로 한다. 이하의 설명에서 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다는 것에 주의하여야 한다. In the gate drive circuit of the present invention, the switch elements may be implemented as n-type or p-type metal oxide semiconductor field effect transistor (MOSFET) transistors. In the following embodiments, an n-type transistor (NMOS) is exemplified, but it should be noted that the present invention is not limited to this. A transistor is a three-electrode device including a gate, a source, and a drain. The source is an electrode that supplies a carrier to the transistor. Within the transistor, the carriers begin to flow from the source. The drain is an electrode from which the carrier exits from the transistor. That is, the flow of carriers in the MOSFET flows from the source to the drain. In the case of an n-type MOSFET (NMOS), since the carrier is an electron, the source voltage has a voltage lower than the drain voltage so that electrons can flow from the source to the drain. In an n-type MOSFET, the direction of current flows from drain to source because electrons flow from source to drain. In the case of a p-type MOSFET (PMOS), since the carrier is a hole, the source voltage is higher than the drain voltage so that holes can flow from the source to the drain. In a p-type MOSFET, the current flows from the source to the drain because the holes flow from the source to the drain. It should be noted that the source and drain of the MOSFET are not fixed. For example, the source and drain of the MOSFET may be changed depending on the applied voltage. In the following description of the embodiment, the source and the drain of the transistor will be referred to as first and second electrodes. It should be noted that the invention is not limited by the source and drain of the transistor in the following description.

본 발명의 GIP 회로를 구성하는 트랜지스터들은 Oxide TFT, a-Si TFT, 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 TFT 중 하나 이상으로 구현될 수 있으며, 특히 Oxide TFT로 구현될 때 그 효과가 크다.The transistors constituting the GIP circuit of the present invention may be implemented by at least one of an oxide TFT, an a-Si TFT, and a TFT including a low temperature polysilicon (LTPS). Especially, .

도 3 및 도 4를 참조하면, 본 발명의 표시장치는 표시패널(100)과, 표시패널(100)의 픽셀 어레이(pixel array)(10)의 픽셀들에 입력 영상의 데이터를 기입하기 위한 디스플레이 구동부를 포함한다. 3 and 4, a display apparatus according to the present invention includes a display panel 100, a display panel 100, a display panel 100, And a driving unit.

표시패널(100)은 데이터 라인들(12), 데이터 라인들(12)과 직교하는 게이트 라인들(14), 및 데이터 라인들(12)과 게이트 라인들(14)에 의해 정의된 매트릭스 형태로 픽셀들이 배치된 픽셀 어레이(10)를 포함한다. 픽셀 어레이(10)는 입력 영상이 표시되는 화면을 구현한다. The display panel 100 is formed in a matrix form defined by the data lines 12, the gate lines 14 orthogonal to the data lines 12, and the data lines 12 and gate lines 14. [ And a pixel array 10 in which pixels are arranged. The pixel array 10 implements a screen on which an input image is displayed.

픽셀 어레이(10)의 픽셀들은 컬러 구현을 위하여, 적색(R), 녹색(G), 및 청색(B) 서브 픽셀들을 포함할 수 있다. 픽셀들 각각은 RGB 서브 픽셀들 이외에 백색(White, W) 서브 픽셀을 더 포함할 수 있다.The pixels of the pixel array 10 may comprise red (R), green (G), and blue (B) subpixels for color implementation. Each of the pixels may further include white (W, W) subpixels in addition to RGB subpixels.

표시패널(100)의 픽셀 어레이(10)는 TFT 어레이와 컬러 필터 어레이로 나뉘어질 수 있다. 표시패널(100)의 하판에 TFT 어레이가 형성될 수 있다. TFT 어레이는 데이터라인들(12)과 게이트라인들(14)의 교차부들에 형성된 TFT들(Thin Film Transistor), 데이터전압을 충전하는 픽셀 전극, 픽셀 전극에 접속되어 데이터 전압을 유지하는 스토리지 커패시터(Storage Capacitor, Cst) 등을 포함하여 입력 영상을 표시한다. TFT 어레이에 인셀 터치 센서(In-cell touch sensor)가 배치될 수 있다. 이 경우, 표시장치는 인셀 터치 센서를 구동하기 위한 센서 구동부를 더 구비할 수 있다.The pixel array 10 of the display panel 100 can be divided into a TFT array and a color filter array. A TFT array may be formed on the lower panel of the display panel 100. [ The TFT array includes TFTs (Thin Film Transistors) formed at intersections of the data lines 12 and the gate lines 14, pixel electrodes for charging data voltages, storage capacitors Storage Capacitor, Cst), and the like. An in-cell touch sensor may be disposed on the TFT array. In this case, the display device may further include a sensor driver for driving the insole touch sensor.

표시패널(100)의 상판 또는 하판에 컬러 필터 어레이가 형성될 수 있다. 컬러 필터 어레이는 블랙매트릭스(black matrix), 컬러 필터(color filter) 등을 포함한다. COT(Color Filter on TFT)　또는 TOC(TFT on Color Filter)　모델의 경우에, TFT 어레이와 함께 컬러 필터와 블랙 매트릭스가 하나의 기판 상에 배치될 수 있다.A color filter array may be formed on the upper panel or the lower panel of the display panel 100. The color filter array includes a black matrix, a color filter, and the like. In the case of a color filter on TFT (COT) or a TFT on color filter (TOC) model, a color filter and a black matrix together with a TFT array can be arranged on one substrate.

디스플레이 구동부는 데이터 구동부(16)와 게이트 구동부(18A, 18B, 22)를 포함하여 입력 영상의 데이터를 표시패널(100)의 픽셀들에 기입한다.The display driver includes a data driver 16 and gate drivers 18A, 18B, and 22, and writes data of the input image to pixels of the display panel 100. [

데이터 구동부(16)는 하나 이상의 소스 드라이브 IC를 포함한다. 소스 드라이브 IC는 COF(Chip on film) 상에 실장되어 표시패널(100)과 PCB(Printed Circuit Board)(30) 사이에 연결될 수 있다. 소스 드라이브 IC(SIC)는 COG(Chip on glass) 공정으로 표시패널(100)의 기판 상에 직접 접착될 수도 있다.The data driver 16 includes one or more source drive ICs. The source drive IC may be mounted on a chip on film (COF) and connected between the display panel 100 and a PCB (Printed Circuit Board) The source driver IC (SIC) may be directly bonded on the substrate of the display panel 100 by a COG (chip on glass) process.

데이터 구동부(16)는 타이밍 콘트롤러(Timing controller, TCON)(20)로부터 수신되는 입력 영상의 디지털 비디오 데이터를 감마보상전압으로 변환하여 데이터전압을 출력한다. 데이터 구동부(16)로부터 출력된 데이터전압은 데이터 라인들(12)에 공급된다. 데이터 구동부(16)와 데이터 라인들(12) 사이에 도시하지 않은 멀티플렉서(Multiplexer)가 배치될 수 있다. 멀티플렉서는 타이밍 콘트롤러(20)의 제어 하에 데이터 구동부(16)로부터 입력되는 데이터 전압을 데이터 라인들(12)에 분배한다. 1:3 멀티플렉서의 경우에, 멀티플렉서는 데이터 구동부(16)의 한 개 출력 채널을 통해 입력되는 데이터 전압을 시분할하여 두 개의 데이터 라인들로 시분할 공급한다. 1:3 멀티플렉서를 사용하면, 데이터 구동부(16)의 채널 수를 1/3로 줄일 수 있다.The data driver 16 converts digital video data of an input image received from a timing controller (TCON) 20 into a gamma compensation voltage to output a data voltage. The data voltages output from the data driver 16 are supplied to the data lines 12. A multiplexer (not shown) may be disposed between the data driver 16 and the data lines 12. [ The multiplexer distributes the data voltages input from the data driver 16 to the data lines 12 under the control of the timing controller 20. [ In the case of the 1: 3 multiplexer, the multiplexer time-divides the data voltages input through one output channel of the data driver 16 and supplies the data voltages to the two data lines in a time division manner. When the 1: 3 multiplexer is used, the number of channels of the data driver 16 can be reduced to 1/3.

게이트 구동부(18A, 18B, 22)는 레벨 시프터(Level shifter, LS)(22)와 GIP 회로(18A, 18B)를 포함한다. 레벨 시프터(22)는 타이밍 콘트롤러(20)와 GIP 회로(18A, 18B) 사이에 배치된다. GIP 회로(18A, 18B)는 TFT 어레이와 함께 표시패널(100)의 하판 상에 직접 형성될 수 있다. The gate drivers 18A, 18B and 22 include a level shifter (LS) 22 and GIP circuits 18A and 18B. The level shifter 22 is disposed between the timing controller 20 and the GIP circuits 18A and 18B. The GIP circuits 18A and 18B may be formed directly on the lower panel of the display panel 100 together with the TFT array.

GIP 회로(18A, 18B)는 시프트 레지스터를 포함한다. GIP 회로(18A, 18B)는 픽셀 어레이 밖에서 표시패널(100)의 일측 가장자리의 베젤(Bezel, BZ)에 형성되거나 양측 가장자리의 베젤(BZ)에 형성될 수 있다. 레벨 시프터(22)는 타이밍 콘트롤러(20)로부터 수신된 게이트 타이밍 제어 신호의 스윙폭을 게이트 온 전압과 게이트 오프 전압으로 시프트(shift)하여 GIP 회로(18A, 18B)로 출력한다. NMOS에서, 게이트 온 전압은 NMOS의 문턱 전압 보다 높은 게이트 온 전압(도 5의 VGH)이고, 게이트 오프 전압은 NMOS의 문턱 전압 보다 낮은 게이트 오프 전압(도 5의 VGL1)이다. PMOS의 경우, 게이트 온 전압은 게이트 오프 전압(VGL1)이고, 게이트 오프 전압은 게이트 온 전압(VGH)이다. 이하에서, GIP 회로(18A, 18B)의 트랜지스터들은 NMOS를 중심으로 설명되지만 본 발명은 이에 한정되지 않는다. The GIP circuits 18A and 18B include shift registers. The GIP circuits 18A and 18B may be formed in a bezel BZ at one side edge of the display panel 100 outside the pixel array or may be formed in the bezel BZ at both side edges. The level shifter 22 shifts the swing width of the gate timing control signal received from the timing controller 20 to the gate on voltage and the gate off voltage and outputs the swing width to the GIP circuits 18A and 18B. In the NMOS, the gate-on voltage is the gate-on voltage (VGH in Fig. 5) higher than the threshold voltage of the NMOS, and the gate-off voltage is the gate-off voltage (VGL1 in Fig. 5) lower than the threshold voltage of the NMOS. In the case of PMOS, the gate-on voltage is the gate-off voltage (VGL1) and the gate-off voltage is the gate-on voltage (VGH). Hereinafter, the transistors of the GIP circuits 18A and 18B will be described with reference to the NMOS, but the present invention is not limited thereto.

GIP 회로(18A, 18B) 각각은 게이트 시프트 클럭(CLK)에 따라 스캔 신호(SC1~SC(n+3))를 시프트하여 게이트 라인들(14)에 스캔 신호(SC1~SC(n+3))를 순차적으로 공급한다. 게이트 시프트 클럭(CLK)은 2 상(phase) 클럭 내지 8 상 클럭일 수 있으나 이에 한정되지 않는다. Each of the GIP circuits 18A and 18B shifts the scan signals SC1 to SC (n + 3) in accordance with the gate shift clock CLK and supplies the scan signals SC1 to SC (n + 3) ) Are sequentially supplied. The gate shift clock CLK may be a two-phase clock to an eight-phase clock, but is not limited thereto.

GIP 회로(18A, 18B)로부터 출력되는 스캔 신호(SC1~SC(n+3))는 게이트 온 전압(VGH)과 제1 게이트 오프 전압(VGL1) 사이에서 스윙한다. 게이트 온 전압(VGH)은 픽셀의 TFT 문턱 전압 보다 높다. 제1 게이트 오프 전압(VGL1)은 게이트 온 전압(VGH)보다 낮고, 또한 픽셀의 TFT 문턱 전압 보다 낮다. 픽셀의 TFT들은 스캔 신호(SC1~SC(n+3))의 게이트 온 전압(VGH)에 따라 턴-온(turn-on)되어 데이터 라인(12)으로부터의 데이터 전압을 픽셀 전극에 공급한다. The scan signals SC1 to SC (n + 3) output from the GIP circuits 18A and 18B swing between the gate-on voltage VGH and the first gate-off voltage VGL1. The gate-on voltage (VGH) is higher than the TFT threshold voltage of the pixel. The first gate off voltage VGL1 is lower than the gate on voltage VGH and is also lower than the TFT threshold voltage of the pixel. The pixels of the pixels are turned on according to the gate-on voltage VGH of the scan signals SC1 to SC (n + 3) to supply the data voltage from the data line 12 to the pixel electrode.

GIP 회로(18A, 18B)는 픽셀 어레이(10)를 좌우에 두고 표시패널(100)의 좌측과 우측에 배치될 수 있다. 좌측 및 우측 GIP 회로들(18A, 18B)은 타이밍 콘트롤러(20)에 의해 동기된다. 좌측 GIP 회로(18A)는 픽셀 어레이(10)의 기수 번째 게이트 라인들(14)에 연결되어 그 게이트 라인들(14)에 스캔 신호를 순차적으로 공급할 수 있다. 우측 GIP 회로(18B)는 픽셀 어레이(10)의 우수 번째 게이트 라인들(14)에 연결되어 그 게이트 라인들(14)에 스캔 신호를 순차적으로 출력할 수 있다. 좌측 GIP 회로(18A)와 우측 GIP 회로(18A)는 모든 게이트 라인들에 연결되어 동시에 같은 게이트 라인에 스캔 신호를 공급할 수도 있다. The GIP circuits 18A and 18B can be disposed on the left and right sides of the display panel 100 with the pixel array 10 left and right. The left and right GIP circuits 18A and 18B are synchronized by the timing controller 20. The left GIP circuit 18A is connected to the odd-numbered gate lines 14 of the pixel array 10 and can sequentially supply the scan signals to the gate lines 14. [ The right GIP circuit 18B may be connected to the even gate lines 14 of the pixel array 10 and sequentially output the scan signals to the gate lines 14. [ The left GIP circuit 18A and the right GIP circuit 18A may be connected to all the gate lines and simultaneously supply a scan signal to the same gate line.

GIP 회로(18A, 18B)의 시프트 레지스터는 도 4와 같이 캐리 신호(CR)가 전달되는 캐리 신호 배선을 통해 종속적으로 접속(cascade connection)되어 게이트 시프트 클럭(CLK) 타이밍에 맞추어 스캔 신호를 시프트하는 스테이지들(ST(1)~ST(n+3))을 포함한다. 스테이지들(ST(1)~ST(n+3)) 각각은 게이트 라인들(14)에 스캔 신호(SC1~SC(n+3))를 순차적으로 공급하고, 캐리 신호(Carry signal)(CR)를 다른 스테이지로 전달한다. 스캔 신호와 캐리 신호는 스테이지 각각에서 하나의 출력 단자를 통해 출력되는 같은 신호이거나 스테이지 각각에서 두 개의 출력 단자를 통해 분리될 수 있다. 스캔 신호와 캐리 신호가 두 개의 출력 단자를 통해 분리되는 경우, 게이트 시프트 클럭(CLK)은 스캔 신호를 시프트하기 위한 스캔 시프트 클럭과 캐리 신호를 시프트하기 위한 캐리 시프트 클럭을 포함할 수 있다. 안정적인 구동을 위해 스캔 시프트 클럭과 캐리 시프트 클럭을 구성하는 게이트 오프 전압은 서로 다를 수 있다. 스캔 시프트 클럭의 게이트 오프 전압은 제1 게이트 오프 전압(도 5의 VGL1)일 수 있고, 캐리 시프트 클럭의 게이트 오프 전압은 제1 게이트 오프 전압(VGL1)보다 낮은 제2 게이트 오프 전압(도 5의 VGL2)일 수 있다.The shift registers of the GIP circuits 18A and 18B are cascade-connected through the carry signal line through which the carry signal CR is transferred as shown in FIG. 4, and shift the scan signal according to the gate shift clock (CLK) timing And stages ST (1) to ST (n + 3). Each of the stages ST (1) to ST (n + 3) successively supplies the scan signals SC1 to SC (n + 3) to the gate lines 14 and supplies a carry signal CR ) To another stage. The scan signal and the carry signal may be the same signal output through one output terminal in each of the stages or separated via two output terminals in each stage. When the scan signal and the carry signal are separated through the two output terminals, the gate shift clock CLK may include a scan shift clock for shifting the scan signal and a carry shift clock for shifting the carry signal. For stable driving, the gate-off voltage constituting the scan shift clock and the carry shift clock may be different from each other. The gate-off voltage of the scan shift clock may be the first gate-off voltage (VGL1 of FIG. 5), and the gate-off voltage of the carry shift clock may be the second gate- VGL2).

스캔 신호와 캐리 신호가 두 개의 출력 단자를 통해 분리되는 경우, 캐리 신호는 캐리 시프트 클럭에 따라 시프트되며, 게이트 온 전압(VGH)과 제2 게이트 오프 전압(VGL2) 사이에서 스윙할 수 있다. GIP 회로(18A, 18B)의 동작 안정성 및 신뢰성을 확보하기 위해, 제2 게이트 오프 전압(VGL2)은 제1 게이트 오프 전압(VGL1)보다 더 낮을 수 있다. 일단 스테이지에서 출력된 캐리 신호는 타단 스테이지의 스타트 단자에 입력되어, 타단 스테이지의 동작을 활성화하는 데 이용된다. 한편, 캐리 신호(CR)를 전송하는 스테이지는 특정 스테이지로 한정되지 않는다. 예를 들어, 제n(n은 양의 정수) 스테이지는 제n-x(x는 양의 정수) 스테이지로부터 출력된 캐리 신호와 제n+x 스테이지로부터 출력된 캐리 신호를 입력 받을 수 있으나 이에 한정되지 않는다.When the scan signal and the carry signal are separated via the two output terminals, the carry signal is shifted according to the carry shift clock and can swing between the gate on voltage VGH and the second gate off voltage VGL2. The second gate off voltage VGL2 may be lower than the first gate off voltage VGL1 in order to secure the operation stability and reliability of the GIP circuits 18A and 18B. The carry signal output from the stage is input to the start terminal of the other stage and is used to activate the operation of the other stage. On the other hand, the stage for transmitting the carry signal CR is not limited to a specific stage. For example, the nth (n is a positive integer) stage may receive the carry signal output from the nx (x is a positive integer) stage and the carry signal output from the (n + x) th stage, but is not limited thereto .

GIP 회로(18A, 18B)의 시프트 레지스터는 각 스테이지의 입력부에서 생기는 전류 누설을 방지하기 위해, 입력부에 포함된 TFT들의 유효 채널 길이가 각 스테이지의 다른 영역에 구비된 TFT들의 유효 채널 길이보다 길도록 설계될 수 있다.The shift registers of the GIP circuits 18A and 18B are formed so that the effective channel length of the TFTs included in the input section is longer than the effective channel length of the TFTs provided in other regions of each stage Can be designed.

또한, GIP 회로(18A, 18B)의 시프트 레지스터는 각 스테이지의 입력부에서 생기는 전류 누설을 방지하기 위해, 광 차단층이 더 포함되도록 입력부에 포함된 TFT들을 설계하고, 광 차단층에는 일정 시간 동안 네거티브 바이어스(Negative Bias)가 인가되도록 구동될 수 있다.The shift registers of the GIP circuits 18A and 18B design TFTs included in the input section so as to further include a light blocking layer in order to prevent leakage of current generated at the input section of each stage, A bias (negative bias) may be applied.

또한, GIP 회로(18A, 18B)의 시프트 레지스터는 각 스테이지의 입력부에서 생기는 전류 누설을 방지하기 위해, 입력부에 포함된 TFT들의 유효 채널 길이가 각 스테이지의 다른 영역에 구비된 TFT들의 유효 채널 길이보다 길도록 설계됨과 아울러, 광 차단층이 더 포함되도록 입력부에 포함된 TFT들을 설계하고, 광 차단층에는 일정 시간 동안 네거티브 바이어스(Negative Bias)가 인가되도록 구동될 수 있다.The shift registers of the GIP circuits 18A and 18B are arranged such that the effective channel lengths of the TFTs included in the input section are smaller than the effective channel lengths of the TFTs provided in other regions of each stage The TFTs included in the input portion are designed so that the light blocking layer is further included, and the light blocking layer is driven to apply a negative bias for a predetermined time.

GIP 회로(18A, 18B)의 시프트 레지스터는 양방향 스캔 구동이 가능하도록 설계될 수 있다. 양방향 스캔 구동은 표시패널(100)의 일측에서 타측을 향해 스캔신호를 게이트라인들(14)에 순차적으로 공급하는 포워드 스캔 구동과, 표시패널(100)의 상기 타측에서 상기 일측을 향해 스캔신호를 게이트라인들(14)에 순차적으로 공급하는 리버스 스캔 구동을 포함한다.The shift registers of the GIP circuits 18A and 18B can be designed to enable bidirectional scan driving. The bidirectional scan driving is performed by forward scan driving for sequentially supplying a scan signal to the gate lines 14 from one side of the display panel 100 to the other side and driving the scan signal to the one side from the other side of the display panel 100 And a reverse scan drive for sequentially supplying the scan signals to the gate lines 14.

타이밍 콘트롤러(20)는 도시하지 않은 호스트 시스템으로부터 수신되는 입력 영상의 디지털 비디오 데이터를 데이터 구동부(16)로 전송한다. 타이밍 콘트롤러(20)는 입력 영상 데이터에 동기하여 수신되는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력 받아 데이터 구동부(16)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호와, 레벨 시프터(22)와 GIP 회로(18A, 18B)의 동작 타이밍을 동작 타이밍을 제어시키기 위한 게이트 타이밍 제어신호를 출력한다. 타이밍 콘트롤러(20)와 레벨 시프터(22)는 PCB(30) 상에 실장될 수 있다. The timing controller 20 transmits the digital video data of the input image received from the host system (not shown) to the data driver 16. The timing controller 20 inputs a timing signal such as a vertical synchronization signal Vsync, a horizontal synchronization signal Hsync, a data enable signal DE and a main clock MCLK received in synchronization with the input video data And outputs a data timing control signal for controlling the operation timing of the data driver 16 and a gate timing control signal for controlling the operation timing of the level shifter 22 and the operation timings of the GIP circuits 18A and 18B. The timing controller 20 and the level shifter 22 may be mounted on the PCB 30. [

게이트 타이밍 제어신호는 스타트 펄스(VST), 게이트 시프트 클럭(Gate Shift Clock, CLK), 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 출력 인에이블신호(Gate Output Enable, GOE)는 생략될 수 있다. 스타트 펄스(VST)는 GIP 회로(18A, 18B)의 제1 스테이지에서 스타트 단자에 입력되어 1 프레임 기간에서 가장 먼저 발생하는 제1 스캔 신호의 출력 타이밍을 제어한다. 게이트 시프트 클럭(CLK)은 GIP 회로(18A, 18B)의 스테이지들 각각에서 스캔 신호의 출력 타이밍을 제어하여 스캔 신호의 시프트 타이밍을 제어한다. 한편, 게이트 시프트 클럭(CLK)은 GIP 회로(18A, 18B)의 스테이지들 각각에서 스캔 신호 및 캐리 신호 각각의 출력 타이밍을 제어하여 스캔 신호 및 캐리 신호 각각의 시프트 타이밍을 제어할 수도 있다.The gate timing control signal includes a start pulse (VST), a gate shift clock (CLK), an output enable signal (GOE), and the like. The output enable signal (GOE) may be omitted. The start pulse VST is input to the start terminal in the first stage of the GIP circuits 18A and 18B to control the output timing of the first scan signal that occurs first in one frame period. The gate shift clock (CLK) controls the output timing of the scan signal in each of the stages of the GIP circuits (18A, 18B) to control the shift timing of the scan signal. On the other hand, the gate shift clock CLK may control the shift timing of each of the scan signal and the carry signal by controlling the output timing of each of the scan signal and the carry signal in each of the stages of the GIP circuits 18A and 18B.

호스트 시스템은 텔레비전 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 폰 시스템(Phone system) 중 어느 하나로 구현될 수 있다. 호스트 시스템은 입력 영상의 디지털 비디오 데이터를 표시패널(100)에 표시하기에 적합한 포맷으로 변환한다. 호스트 시스템은 입력 영상의 디지털 비디오 데이터와 함께 타이밍 신호들(Vsync, Hsync, DE, MCLK)을 타이밍 콘트롤러(20)으로 전송한다. 호스트 시스템은 터치 센싱부로부터 수신된 터치 입력의 좌표 정보와 연계된 응용 프로그램을 실행한다.The host system may be implemented in any one of a television system, a set-top box, a navigation system, a DVD player, a Blu-ray player, a personal computer (PC), a home theater system, and a phone system. The host system converts the digital video data of the input image into a format suitable for display on the display panel 100. [ The host system transmits timing signals (Vsync, Hsync, DE, MCLK) to the timing controller 20 together with the digital video data of the input video. The host system executes the application program associated with the coordinate information of the touch input received from the touch sensing unit.

도 5는 도 4의 일 스테이지 구성을 보여 주는 회로도이다.5 is a circuit diagram showing the one-stage configuration of FIG.

도 5를 참조하면, 제n 스테이지(ST(n))는 양방향 스캔 구동이 가능하도록 설계될 수 있으며, 스캔 신호(SC(n))와 캐리 신호(CR(n))가 두 개의 출력 단자(No1,No2)를 통해 분리되도록 설계될 수 있다. 스캔 신호(SC(n))와 캐리 신호(CR(n))를 전기적으로 분리 설계하면, 캐리 신호(CR(n))가 패널 로드에 영향을 받지 않아 보다 안정적인 구동이 가능하다. 즉, 스캔 신호(SC(n))와 캐리 신호(CR(n))의 라이징 및 폴링 특성이 크게 개선된다. 5, the n-th stage ST (n) may be designed to enable bidirectional scan driving, and the scan signal SC (n) and the carry signal CR (n) No1, No2). If the scan signal SC (n) and the carry signal CR (n) are electrically separated and designed, the carry signal CR (n) is not influenced by the panel load, and more stable driving is possible. That is, the rising and falling characteristics of the scan signal SC (n) and the carry signal CR (n) are greatly improved.

도 5를 참조하면, 제n 스테이지(ST(n))는 입력부(110), 노드 제어부(120), 및 출력부(130)를 포함한다.5, the n-th stage ST (n) includes an input unit 110, a node control unit 120, and an output unit 130.

도 5를 참조하면, 출력부(130)는 Q 노드의 전압과 Qb 노드의 전압에 따라, 게이트 온 전압(VGH)과 제1 게이트 오프 전압(VGL1) 사이에서 스윙하는 스캔 신호(SC(n))를 출력한다. 이를 위해, 출력부(130)는 스위치 To1, 스위치 To2, 및 제1 커패시터(C1) 를 포함한다. 5, the output unit 130 outputs a scan signal SC (n) swinging between the gate-on voltage VGH and the first gate-off voltage VGL1 according to the voltage of the Q node and the voltage of the Qb node. ). To this end, the output 130 includes a switch To1, a switch To2, and a first capacitor C1.

스위치 To1은 Q 노드의 전압이 부스팅 전압으로 높아질 때 턴 온 되어 스캔 시프트 클럭(SCCLK(n))의 게이트 온 전압(VGH)을 제1 출력 단자(No1)에 공급한다. 스위치 To1은 Q 노드에 접속된 제어전극, 스캔 시프트 클럭(SCCLK(n))의 입력단에 접속된 제1 전극, 및 제1 출력 단자(No1)에 접속된 제2 전극을 포함한다.The switch To1 is turned on when the voltage of the Q node becomes higher than the boosting voltage to supply the gate-on voltage VGH of the scan shift clock SCCLK (n) to the first output terminal No1. The switch To1 includes a control electrode connected to the Q node, a first electrode connected to the input of the scan shift clock SCCLK (n), and a second electrode connected to the first output terminal No1.

스위치 To2는 Qb 노드의 전압이 게이트 온 전압(VGH)이 될 때 턴 온 되어 제1 게이트 오프 전압(VGL1)을 제1 출력 단자(No1)에 공급한다. 스위치 To2는 Qb 노드에 접속된 제어전극, 제1 출력 단자(No1)에 접속된 제1 전극, 및 제1 게이트 오프 전압(VGL1)의 입력단에 접속된 제2 전극을 포함한다.The switch To2 is turned on when the voltage of the node Qb becomes the gate-on voltage VGH to supply the first gate-off voltage VGL1 to the first output terminal No1. The switch To2 includes a control electrode connected to the Qb node, a first electrode connected to the first output terminal No1, and a second electrode connected to the input terminal of the first gate-off voltage VGL1.

제1 커패시터(C1)는 Q 노드와 제1 출력 단자(No1) 사이에 접속되어 스캔 시프트 클럭(SCCLK(n))이 게이트 온 전압(VGH)으로 라이징될 때, Q 노드의 전압을 부스팅 전압으로 높인다. The first capacitor C1 is connected between the Q node and the first output terminal No1 so that when the scan shift clock SCCLK (n) is raised to the gate-on voltage VGH, the voltage of the Q node is set to the boosting voltage Increase.

한편, 출력부(130)는 Q 노드의 전압과 Qb 노드의 전압에 따라, 게이트 온 전압(VGH)과 제2 게이트 오프 전압(VGL2) 사이에서 스윙하는 캐리 신호(CR(n))를 더 출력할 수 있다. 이를 위해, 출력부(130)는 스위치 Tc1, 스위치 Tc2, 및 제2 커패시터(C2)를 포함한다. On the other hand, the output unit 130 further outputs a carry signal CR (n) swinging between the gate-on voltage VGH and the second gate-off voltage VGL2 according to the voltage of the Q node and the voltage of the Qb node can do. To this end, the output 130 includes a switch Tc1, a switch Tc2, and a second capacitor C2.

스위치 Tc1은 Q 노드의 전압이 부스팅 전압으로 높아질 때 턴 온 되어 캐리 시프트 클럭(CRCLK(n))의 게이트 온 전압(VGH)을 제2 출력 단자(No2)에 공급한다. 스위치 Tc1은 Q 노드에 접속된 제어전극, 캐리 시프트 클럭(CRCLK(n))의 입력단에 접속된 제1 전극, 및 제2 출력 단자(No2)에 접속된 제2 전극을 포함한다.The switch Tc1 is turned on when the voltage of the Q node is raised to the boosting voltage to supply the gate-on voltage VGH of the carry shift clock CRCLK (n) to the second output terminal No2. The switch Tc1 includes a control electrode connected to the Q node, a first electrode connected to the input of the carry shift clock CRCLK (n), and a second electrode connected to the second output terminal No2.

스위치 Tc2는 Qb 노드의 전압이 게이트 온 전압(VGH)이 될 때 턴 온 되어 제2 게이트 오프 전압(VGL2)을 제2 출력 단자(No2)에 공급한다. 스위치 Tc2는 Qb 노드에 접속된 제어전극, 제2 출력 단자(No2)에 접속된 제1 전극, 및 제2 게이트 오프 전압(VGL2)의 입력단에 접속된 제2 전극을 포함한다.The switch Tc2 is turned on when the voltage of the node Qb becomes the gate-on voltage VGH and supplies the second gate-off voltage VGL2 to the second output terminal No2. The switch Tc2 includes a control electrode connected to the Qb node, a first electrode connected to the second output terminal No2, and a second electrode connected to the input terminal of the second gate-off voltage VGL2.

제2 커패시터(C2)는 Q 노드와 제2 출력 단자(No2) 사이에 접속되어 캐리 시프트 클럭(CRCLK(n))이 게이트 온 전압(VGH)으로 라이징될 때, Q 노드의 전압을 부스팅 전압으로 높인다.The second capacitor C2 is connected between the Q node and the second output terminal No2 so that when the carry shift clock CRCLK (n) is increased to the gate-on voltage VGH, the voltage of the Q node is set to the boosting voltage Increase.

Q 노드의 전압이 게이트 온 전압(VGH) 이상으로 유지될 때 Qb 노드의 전압은 제2 게이트 오프 전압(VGL2)으로 방전된다. 이 기간 동안 스위치 To2는 완전히 턴 오프 되어야만, 스캔 신호(SC(n))가 정상적인 게이트 온 전압(VGH)으로 출력될 수 있다. 스위치 To2를 통한 누설전류가 생기지 않도록 하기 위해서는, 이 기간 동안 스위치 To2의 게이트-소스 간 전압(Vgs)는 문턱전압(Vth)보다 충분히 낮아야 한다. 이를 위해, 제2 게이트 오프 전압(VGL2)은 제1 게이트 오프 전압(VGL1)보다 더 낮게 설정되는 것이 바람직하다.When the voltage of the Q node is maintained above the gate-on voltage VGH, the voltage of the Qb node is discharged to the second gate-off voltage VGL2. During this period, the scan signal SC (n) can be output to the normal gate-on voltage VGH only when the switch To2 is completely turned off. In order to prevent leakage current through the switch To2, the gate-source voltage Vgs of the switch To2 must be sufficiently lower than the threshold voltage Vth during this period. To this end, the second gate-off voltage VGL2 is preferably set to be lower than the first gate-off voltage VGL1.

도 5를 참조하면, 노드 제어부(120)는 Q 노드 및 Qb 노드를 게이트 온 전압(VGH)과 제2 게이트 오프 전압(VGL2) 사이에서 반대로 충방전 시킨다. 노드 제어부(120)는 다수의 스위치들(T3,T4a,T4b,T5,T6,T7a,T7b,T8,T9a,T9b)를 포함한다.Referring to FIG. 5, the node control unit 120 reversely charges and discharges the Q node and the Qb node between the gate-on voltage VGH and the second gate-off voltage VGL2. The node control unit 120 includes a plurality of switches T3, T4a, T4b, T5, T6, T7a, T7b, T8, T9a, T9b.

스위치 T3는 Q 노드의 전압에 따라 턴 온 되어 제1 노드(N1)에 게이트 온 전압(VGH)을 공급한다. 스위치 T3는 Q 노드에 접속된 제어전극, 게이트 온 전압(VGH)의 입력단에 접속된 제1 전극, 및 제1 노드(N1)에 접속된 제2 전극을 포함한다. 스위치 T4a 및 스위치 T4b는 제1 노드(N1)를 통해 직렬 연결되며, Qb 노드의 전압에 따라 동시에 턴 온 되어 Q 노드를 제2 게이트 오프 전압(VGL2)으로 방전시킨다. 스위치 T4a는 Qb 노드에 접속된 제어전극, Q 노드에 접속된 제1 전극, 및 제1 노드(N1)에 접속된 제2 전극을 포함한다. 그리고, 스위치 T4b는 Qb 노드에 접속된 제어전극, 제1 노드(N1)에 접속된 제1 전극, 및 제2 게이트 오프 전압(VGL2)의 입력단에 접속된 제2 전극을 포함한다. 스위치 T5는 Q 노드의 전압에 따라 턴 온 되어 Qb 노드를 제2 게이트 오프 전압(VGL2)으로 방전시킨다. 스위치 T5는 Q 노드에 접속된 제어전극, Qb 노드에 접속된 제1 전극, 및 제2 게이트 오프 전압(VGL2)의 입력단에 접속된 제2 전극을 포함한다. 스위치 T6는 제2 노드(N2)의 전압에 따라 턴 온 되어 Qb 노드에 게이트 온 전압(VGH)을 공급한다. 스위치 T6는 제2 노드(N2)에 접속된 제어전극, 게이트 온 전압(VGH)의 입력단에 접속된 제1 전극, 및 Qb 노드에 접속된 제2 전극을 포함한다. 스위치 T7a 및 스위치 T7b는 제2 노드(N2)를 통해 직렬 연결된다. 스위치 T7a는 다이오드 연결되어 게이트 온 전압(VGH)을 제2 노드(N2)에 공급한다. 스위치 T7b는 Q 노드의 전압에 따라 턴 온 되어 제2 노드(N2)를 제2 게이트 오프 전압(VGL2)으로 방전시킨다. 스위치 T7b는 Q 노드에 접속된 제어전극, 제2 노드(N2)에 접속된 제1 전극, 및 제2 게이트 오프 전압(VGL2)의 입력단에 접속된 제2 전극을 포함한다. 스위치 T8은 제3 노드(N3)의 전압에 따라 턴 온 되어 Qb 노드를 제2 게이트 오프 전압(VGL2)으로 방전시킨다. 스위치 T8은 제3 노드(N3)에 접속된 제어전극, Qb 노드에 접속된 제1 전극, 및 제2 게이트 오프 전압(VGL2)의 입력단에 접속된 제2 전극을 포함한다. 스위치 T9a는 타단 캐리신호(CR(n-x))에 따라 턴 온 되어 포워드 전원 전압(GVDD_F)을 제3 노드(N3)에 공급한다. 스위치 T9b는 타단 캐리신호(CR(n+x))에 따라 턴 온 되어 리버스 전원 전압(GVDD_R)을 제3 노드(N3)에 공급한다.The switch T3 is turned on according to the voltage of the Q node to supply the gate-on voltage VGH to the first node N1. The switch T3 includes a control electrode connected to the Q node, a first electrode connected to the input terminal of the gate-on voltage VGH, and a second electrode connected to the first node N1. The switches T4a and T4b are connected in series through the first node N1 and are simultaneously turned on according to the voltage of the Qb node to discharge the Q node to the second gateoff voltage VGL2. The switch T4a includes a control electrode connected to the Qb node, a first electrode connected to the Q node, and a second electrode connected to the first node N1. The switch T4b includes a control electrode connected to the Qb node, a first electrode connected to the first node N1, and a second electrode connected to the input terminal of the second gate-off voltage VGL2. The switch T5 is turned on according to the voltage of the Q node to discharge the Qb node to the second gate-off voltage VGL2. Switch T5 includes a control electrode connected to the Q node, a first electrode connected to the Qb node, and a second electrode connected to the input of the second gate-off voltage (VGL2). The switch T6 is turned on according to the voltage of the second node N2 to supply the gate-on voltage VGH to the node Qb. Switch T6 includes a control electrode connected to the second node N2, a first electrode connected to the input of the gate-on voltage VGH, and a second electrode connected to the Qb node. The switches T7a and T7b are connected in series through the second node N2. The switch T7a is diode-connected to supply the gate-on voltage VGH to the second node N2. The switch T7b is turned on according to the voltage of the Q node to discharge the second node N2 to the second gate-off voltage VGL2. The switch T7b includes a control electrode connected to the Q node, a first electrode connected to the second node N2, and a second electrode connected to the input terminal of the second gate-off voltage VGL2. The switch T8 is turned on according to the voltage of the third node N3 to discharge the Qb node to the second gate-off voltage VGL2. Switch T8 includes a control electrode connected to the third node N3, a first electrode connected to the Qb node, and a second electrode connected to the input of the second gate-off voltage VGL2. The switch T9a is turned on in accordance with the other end carry signal CR (n-x) to supply the forward power supply voltage GVDD_F to the third node N3. The switch T9b is turned on in accordance with the other end carry signal CR (n + x) to supply the reverse power supply voltage GVDD_R to the third node N3.

도 5를 참조하면, 입력부(110)는 다른 스테이지로부터 입력되는 제1 및 제2 캐리 신호(CR(n-x),CR(n+x))에 따라, 포워드 전원 전압(GVDD_F)을 Q 노드에 공급하고, 리버스 전원 전압(GVDD_R)을 Q 노드에 공급한다. 입력부(110)는 스위치 T1a 및 스위치 T1b, 그리고 스위치 T2a 및 스위치 T2b를 포함한다.5, the input unit 110 supplies the forward power supply voltage GVDD_F to the Q node in accordance with the first and second carry signals CR (nx) and CR (n + x) And supplies the reverse power supply voltage GVDD_R to the Q node. The input section 110 includes a switch T1a and a switch T1b, and a switch T2a and a switch T2b.

스위치 T1a 및 스위치 T1b는 제1 노드(N1)를 통해 직렬 연결되며, 상측 스테이지로부터 입력되는 제1 캐리신호(CR(n-x))에 따라 동시에 턴 온 되어, 포워드 전원 전압(GVDD_F)을 Q 노드에 공급한다. 스위치 T1a는 제1 캐리신호(CR(n-x))의 입력단에 접속된 제어전극, 포워드 전원 전압(GVDD_F)의 입력단에 접속된 제1 전극, 및 제1 노드(N1)에 접속된 제2 전극을 포함한다. 스위치 T1b는 제1 캐리신호(CR(n-x))의 입력단에 접속된 제어전극, 제1 노드(N1)에 접속된 제1 전극, 및 Q 노드에 접속된 제2 전극을 포함한다. The switches T1a and T1b are connected in series through the first node N1 and are simultaneously turned on in accordance with the first carry signal CR (nx) input from the upper stage to supply the forward power voltage GVDD_F to the Q node Supply. The switch T1a has a control electrode connected to the input terminal of the first carry signal CR (nx), a first electrode connected to the input terminal of the forward power supply voltage GVDD_F, and a second electrode connected to the first node N1 . The switch T1b includes a control electrode connected to the input terminal of the first carry signal CR (n-x), a first electrode connected to the first node N1, and a second electrode connected to the Q node.

한편, 스위치 T2a 및 스위치 T2b는 제1 노드(N1)를 통해 직렬 연결되며, 하측 스테이지로부터 입력되는 제2 캐리신호(CR(n+x))에 따라 동시에 턴 온 되어, 리버스 전원 전압(GVDD_R)을 Q 노드에 공급한다. 스위치 T2a는 제2 캐리신호(CR(n+x))의 입력단에 접속된 제어전극, Q 노드에 접속된 제1 전극, 및 제1 노드(N1)에 접속된 제2 전극을 포함한다. 스위치 T2b는 제2 캐리신호(CR(n+x))의 입력단에 접속된 제어전극, 제1 노드(N1)에 접속된 제1 전극, 및 리버스 전원 전압(GVDD_R)의 입력단에 접속된 제2 전극을 포함한다. On the other hand, the switches T2a and T2b are connected in series through the first node N1 and are simultaneously turned on in accordance with the second carry signal CR (n + x) input from the lower stage to generate the reverse power supply voltage GVDD_R. To the Q node. The switch T2a includes a control electrode connected to the input terminal of the second carry signal CR (n + x), a first electrode connected to the Q node, and a second electrode connected to the first node N1. The switch T2b has a control electrode connected to the input terminal of the second carry signal CR (n + x), a first electrode connected to the first node N1, and a second electrode connected to the input terminal of the reverse power supply voltage GVDD_R Electrode.

포워드 전원 전압(GVDD_F)은 포워드 스캔 구동시 온 레벨(하이 레벨)로 입력되고, 리버스 스캔 구동시 오프 레벨(로우 레벨)로 입력된다. 리버스 전원 전압(GVDD_R)은 리버스 스캔 구동시 온 레벨(하이 레벨)로 입력되고, 포워드 스캔 구동시 오프 레벨(로우 레벨)로 입력된다. The forward power supply voltage GVDD_F is input at an on level (high level) during forward scan driving and is input to an off level (low level) during reverse scan driving. The reverse power supply voltage GVDD_R is input at an on level (high level) during reverse scan driving and is input to an off level (low level) during forward scan driving.

따라서, 스위치 T1a 및 스위치 T1b는, 포워드 스캔 구동시 온 레벨의 포워드 전원 전압(GVDD_F)을 Q 노드에 공급하여 Q 노드를 충전하고, 리버스 스캔 구동시 오프 레벨의 포워드 전원 전압(GVDD_F)을 Q 노드에 공급하여 Q 노드의 전압을 방전한다. 또한, 스위치 T2a 및 스위치 T2b는, 리버스 스캔 구동시 온 레벨의 리버스 전원 전압(GVDD_R)을 Q 노드에 공급하여 Q 노드를 충전하고, 포워드 스캔 구동시 오프 레벨의 리버스 전원 전압(GVDD_R)을 Q 노드에 공급하여 Q 노드의 전압을 방전한다. Therefore, the switches T1a and T1b charge the Q node by supplying the on-level forward power supply voltage (GVDD_F) at the on level during the forward scan driving to the Q node, and supply the forward power voltage (GVDD_F) And discharges the voltage of the Q node. The switches T2a and T2b charge the Q node by supplying a reverse power supply voltage GVDD_R of the on level during the reverse scan driving to the Q node and apply the reverse power supply voltage GVDD_R of the off level during the forward scan driving to the Q node And discharges the voltage of the Q node.

도 6은 GIP 회로를 구성하는 TFT에서 유효 채널 길이와 문턱전압 간의 관계를 보여주는 시뮬레이션 결과도이다. 도 7은 GIP 회로를 구성하는 TFT의 일 단면도이다. 6 is a simulation result showing the relationship between the effective channel length and the threshold voltage in the TFT constituting the GIP circuit. 7 is a cross-sectional view of a TFT constituting a GIP circuit.

도 6을 참조하면, GIP 회로를 구성하는 TFT에서 유효 채널 길이와 문턱전압은 서로 비례 관계에 있다. 다시 말해, TFT의 유효 채널 길이가 증가할 수록 그 TFT의 문턱전압은 높아진다.Referring to FIG. 6, the effective channel length and the threshold voltage are proportional to each other in the TFTs constituting the GIP circuit. In other words, as the effective channel length of the TFT increases, the threshold voltage of the TFT becomes higher.

포워드 스캔 구동시, Q 노드의 전압이 제2 게이트 오프 레벨(VGL2)로 유지되는 기간 동안 제1 캐리신호(CR(n-x))도 제2 게이트 오프 레벨(VGL2)로 유지된다. 이 기간 동안 스위치 T1a와 스위치 T1b가 완전히 턴 오프 되어야만, Q 노드의 전압이 제2 게이트 오프 레벨(VGL2)을 유지할 수 있다. 스위치 T1a와 스위치 T1b를 통해 누설전류가 생기지 않도록 하기 위해서는, 이 기간 동안 스위치 T1a와 스위치 T1b가 완전히 턴 오프 될 수 있는 조건 즉, 스위치 T1a와 스위치 T1b의 문턱전압(Vth)이 스위치 T1a와 스위치 T1b의 게이트-소스 간 전압(Vgs)보다 충분히 높은 조건을 만족해야 한다. During the forward scan driving, the first carry signal CR (n-x) is also held at the second gate off level VGL2 during the period in which the voltage of the Q node is held at the second gate off level VGL2. During this period, the voltage of the Q node can maintain the second gate off level (VGL2) only when the switches T1a and T1b are completely turned off. In order to prevent the leakage current from occurring through the switches T1a and T1b, the conditions under which the switches T1a and T1b can be completely turned off during this period, that is, the threshold voltages Vth of the switches T1a and T1b, (Vgs) between the gate and the source of the transistor Q1.

이를 위해, 본 발명은 입력부(110)에 포함된 TFT들인 스위치 T1a와 스위치 T1b의 유효 채널 길이를 노드 제어부(120)와 출력부(130)에 포함된 TFT들의 유효 채널 길이보다 길게 설계하여, 스위치 T1a와 스위치 T1b의 문턱전압(Vth)을 상대적으로 높인다. 스위치 T1a와 스위치 T1b에서 누설전류가 억제되면 스위치 T1a를 다이오드 연결하지 않고 포워드 전원 전압(GVDD_F)에 연결하더라도 네거티브 문턱전압에 대한 구동 신뢰성 마진을 확보할 수 있다. 이를 통해 본 발명은 양 방향 스캔 구동을 용이하게 구현할 수 있다.To this end, the effective channel length of the switches T1a and T1b included in the input unit 110 is designed to be longer than the effective channel length of the TFTs included in the node controller 120 and the output unit 130, The threshold voltage Vth of the switch T1a and the switch T1b is relatively increased. If the leakage current is suppressed in the switches T1a and T1b, even if the switch T1a is connected to the forward power supply voltage GVDD_F without diode connection, a driving reliability margin against the negative threshold voltage can be ensured. Accordingly, the present invention can easily implement bi-directional scan driving.

또한, 리버스 스캔 구동시, Q 노드의 전압이 제2 게이트 오프 레벨(VGL2)로 유지되는 기간 동안 제2 캐리신호(CR(n+x))도 제2 게이트 오프 레벨(VGL2)로 유지된다. 이 기간 동안 스위치 T2b가 완전히 턴 오프 되어야만, Q 노드의 전압이 제2 게이트 오프 레벨(VGL2)을 유지할 수 있다. 스위치 T2b를 통해 누설전류가 생기지 않도록 하기 위해서는, 이 기간 동안 스위치 T2b가 완전히 턴 오프 될 수 있는 조건 즉, 스위치 T2b의 문턱전압(Vth)이 스위치 T2b의 게이트-소스 간 전압(Vgs)보다 충분히 높은 조건을 만족해야 한다. During the reverse scan driving, the second carry signal CR (n + x) is also held at the second gate off level VGL2 during a period in which the voltage of the Q node is held at the second gate off level VGL2. During this period, the voltage of the Q node can maintain the second gate off level (VGL2) only when the switch T2b is completely turned off. In order to prevent leakage current through the switch T2b, the condition that the switch T2b can be completely turned off during this period, that is, the threshold voltage Vth of the switch T2b is sufficiently higher than the gate-source voltage Vgs of the switch T2b Condition must be satisfied.

이를 위해, 본 발명은 입력부(110)에 포함된 TFT들인 스위치 T2a와 스위치 T2b의 유효 채널 길이를 노드 제어부(120)와 출력부(130)에 포함된 TFT들의 유효 채널 길이보다 길게 설계하여, 스위치 T2a와 스위치 T2b의 문턱전압(Vth)을 상대적으로 높인다. 스위치 T2a와 스위치 T2b에서 누설전류가 억제되면 스위치 T2a를 다이오드 연결하지 않고 리버스 전원 전압(GVDD_R)에 연결하더라도 네거티브 문턱전압에 대한 구동 신뢰성 마진을 확보할 수 있다. 이를 통해 본 발명은 양 방향 스캔 구동을 용이하게 구현할 수 있다.To this end, the effective channel length of the switches T2a and T2b included in the input unit 110 is designed to be longer than the effective channel length of the TFTs included in the node controller 120 and the output unit 130, T2a and the threshold voltage (Vth) of the switch T2b are relatively increased. When the leakage current is suppressed at the switches T2a and T2b, even if the switch T2a is connected to the reverse power supply voltage GVDD_R without diode connection, a driving reliability margin against the negative threshold voltage can be ensured. Accordingly, the present invention can easily implement bi-directional scan driving.

도 7을 참조하면, GIP 회로를 구성하는 TFT는 탑 게이트 구조로 구현될 수 있다. 탑 게이트 구조의 TFT는 게이트 전극(G)과 소스-드레인 전극(S-D) 사이의 기생 용량이 거의 발생하지 않는 장점이 있다. 따라서, 우수한 금속 산화물을 포함하는 반도체 채널 층(A)의 특성이 열화되지 않고, 장시간 동안 유지할 수 있다.Referring to FIG. 7, the TFTs constituting the GIP circuit can be implemented with a top gate structure. The TFT of the top gate structure has an advantage that parasitic capacitance between the gate electrode G and the source-drain electrode S-D hardly occurs. Therefore, the characteristics of the semiconductor channel layer (A) containing an excellent metal oxide are not deteriorated and can be maintained for a long time.

반도체 층은 중앙부의 채널 층(A), 채널 층(A)의 좌측에 배치된 소스 영역(SA) 및 채널 층(A)의 우측에 배치된 드레인 영역(DA)을 포함한다.The semiconductor layer includes a central channel layer A, a source region SA disposed on the left side of the channel layer A, and a drain region DA disposed on the right side of the channel layer A.

반도체 층의 채널 층(A) 위에는 게이트 절연막(GI)과 게이트 전극(G)이 형성된다. 게이트 절연막(GI)과 게이트 전극(G)은 채널 층(A)과 거의 동일한 크기(L)를 갖고 실질적으로 수직적으로 완전히 중첩된 구조를 갖는다. 반도체 층과 게이트 전극(G) 위에는 중간 절연막(IN)이 덮는다. 반도체 층의 소스 영역(SA)과 드레인 영역(DA)은 도체화 과정을 거친 후에, 중간 절연막(IN)을 관통하여 소스 전극(S)과 드레인 전극(D)에 각각 접촉된다. 이러한 도체화 과정에서, 불순물의 유입으로 인해 유효 채널의 길이(Leff)는 채널 층(A)의 좌측 및 우측 각각에서 ΔL만큼 줄어든다.A gate insulating film GI and a gate electrode G are formed on the channel layer A of the semiconductor layer. The gate insulating film GI and the gate electrode G have substantially the same size L as the channel layer A and have a structure in which they are substantially vertically and completely overlapped. An intermediate insulating film IN covers the semiconductor layer and the gate electrode G. [ The source region SA and the drain region DA of the semiconductor layer pass through the intermediate insulating film IN and contact the source electrode S and the drain electrode D, respectively, after conducting a conducting process. In this conducting process, the effective length (Leff) of the effective channel is reduced by DELTA L in the left and right sides of the channel layer (A) due to the inflow of impurities.

도 8 및 도 9는 입력부의 누설 전류를 최소화하기 위해, GIP 회로에서 TFT의 유효 채널 길이를 입력부와 그 외 영역에서 서로 다르게 하는 예시 방안들을 보여주는 단면도들이다.Figs. 8 and 9 are cross-sectional views showing exemplary schemes in which the effective channel length of the TFT in the GIP circuit is different from that in the input section in order to minimize leakage current in the input section.

일 예로서, 입력부(110)에 포함된 TFT들은, 노드 제어부(120)와 출력부(130)에 포함된 TFT들과 비교하여 도체화 과정을 위한 채널 정의 마스크를 다르게 사용하여 유효 채널 길이를 상대적으로 증가시킬 수 있다. As an example, the TFTs included in the input unit 110 are different from the TFTs included in the node control unit 120 and the output unit 130 by using different channel definition masks for the carcoding process, .

구체적으로, 도 8의 (A)와 같이 노드 제어부(120)와 출력부(130)에 포함된 TFT들은 게이트 전극(G)을 채널 정의 마스크로 사용하여 도체화 과정을 수행함으로써, 제1 유효 채널 길이(Leff1)를 가질 수 있다. 반면, 도 8의 (B)와 같이 입력부(110)에 포함된 TFT들은 게이트 전극(G)보다 큰 포토 레지스터(PR)를 채널 정의 마스크로 사용하여 도체화 과정을 수행함으로써, 제1 유효 채널 길이(Leff1)보다 긴 제2 유효 채널 길이(Leff2)를 가질 수 있다. 포토 레지스터(PR)는 도체화 과정 후에 제거된다. 도 8에서는 게이트 전극(G)의 형성된 이후에 도체화 과정이 수행될 수 있다.8 (A), the TFTs included in the node controller 120 and the output unit 130 perform an amorphization process using the gate electrode G as a channel defining mask, thereby forming a first effective channel And may have a length Leff1. On the other hand, as shown in FIG. 8B, the TFTs included in the input unit 110 perform a conducting process by using a photoresistor PR, which is larger than the gate electrode G, as a channel definition mask, (Leff2) longer than the first effective channel length Leff2. The photoresist (PR) is removed after the step of conducting. In Fig. 8, the formation process of the gate electrode G may be performed.

한편, 도 9의 (A)와 같이 노드 제어부(120)와 출력부(130)에 포함된 TFT들은 제1 포토 레지스터(PR)를 채널 정의 마스크로 사용하여 도체화 과정을 수행함으로써, 제1 유효 채널 길이(Leff1)를 가질 수 있다. 반면, 도 9의 (B)와 같이 입력부(110)에 포함된 TFT들은 제1 포토 레지스터(PR)보다 큰 제2 포토 레지스터(PR2)를 채널 정의 마스크로 사용하여 도체화 과정을 수행함으로써, 제1 유효 채널 길이(Leff1)보다 긴 제2 유효 채널 길이(Leff2)를 가질 수 있다. 제1 및 제2 포토 레지스터(PR1,PR2)는 도체화 과정 후에 제거된다. 도 9에서는, 도체화 과정이 먼저 수행된 후에 게이트 절연막(GI)과 게이트 전극(G)의 형성 공정이 수행될 수 있다.9 (A), the TFTs included in the node controller 120 and the output unit 130 perform an amorphization process using the first photoresist PR as a channel definition mask, And the channel length Leff1. On the other hand, as shown in FIG. 9B, the TFTs included in the input unit 110 perform the carcoding process using the second photoresistor PR2, which is larger than the first photoresist PR, as the channel definition mask, (Leff2) longer than the effective channel length (Leff1). The first and second photoresistors PR1 and PR2 are removed after the step of conducting. In FIG. 9, the process of forming the gate insulating film GI and the gate electrode G may be performed after the conducting process is performed first.

도 10은 GIP 회로를 구성하는 TFT의 다른 단면도이다.10 is another sectional view of the TFT constituting the GIP circuit.

도 10을 참조하면, 입력부(110)에 포함된 TFT들은 광 차단층(LS)을 더 구비한 탑 게이트 구조로 설계될 수 있다. 광 차단층(LS)은 광 차단 효율을 고려하여 반도체 층(SA,A,DA)의 길이보다 길게 형성될 수 있으며, 버퍼층(BUF)을 통해 반도체 층(SA,A,DA)과 절연될 수 있다. 한편, 노드 제어부(120)와 출력부(130)에 포함된 TFT들은 광 차단층(LS)을 구비하지 않은 탑 게이트 구조로 설계될 수 있다.Referring to FIG. 10, the TFTs included in the input unit 110 may be designed as a top gate structure including a light blocking layer LS. The light blocking layer LS may be formed longer than the semiconductor layers SA, A and DA in consideration of the light blocking efficiency and may be insulated from the semiconductor layers SA, A, DA through the buffer layer BUF. have. Meanwhile, the TFTs included in the node control unit 120 and the output unit 130 may be designed as a top gate structure having no light blocking layer LS.

입력부(110)에 포함된 TFT들을 광 차단층(LS)을 더 구비한 탑 게이트 구조로 설계하면, 게이트 전극(G)과 소스-드레인 전극(S-D) 사이의 기생 용량이 거의 발생하지 않을 뿐 아니라, 기판(SUB)의 하부에서 유입되는 빛이 광 차단층(LS)에 의해 차단된다. 따라서, 우수한 금속 산화물을 포함하는 반도체 채널 층(A)의 특성이 열화되지 않고, 장시간 동안 유지할 수 있다. 나머지 구성에 대해서는 도 7에서 설명한 것과 실질적으로 동일하다.If the TFTs included in the input unit 110 are designed to have a top gate structure including a light blocking layer LS, parasitic capacitance between the gate electrode G and the source-drain electrode SD hardly occurs , The light that is introduced from the lower portion of the substrate SUB is blocked by the light blocking layer LS. Therefore, the characteristics of the semiconductor channel layer (A) containing an excellent metal oxide are not deteriorated and can be maintained for a long time. The remaining configuration is substantially the same as that described in Fig.

이러한 광 차단층(LS)을 백 게이트(Back Gate)로 사용하여, 광 차단층(LS)에 네거티브 바이어스를 인가하면, TFT의 문턱전압을 높일 수 있으므로, TFT를 통한 누설 전류를 제거할 수 있다.If the light blocking layer LS is used as a back gate and a negative bias is applied to the light blocking layer LS, the threshold voltage of the TFT can be increased, and thus the leakage current through the TFT can be eliminated .

도 11 및 도 12는 입력부의 누설 전류를 최소화하기 위해, 광 차단층에 네거티브 바이어스를 인가하는 예시 방안들을 보여주는 회로도들이다.Figs. 11 and 12 are circuit diagrams showing exemplary schemes for applying a negative bias to the light blocking layer in order to minimize the leakage current of the input portion. Fig.

입력부(110)에 포함된 TFT들은 도 5에서 설명한 것과 같이, 제1 캐리 신호(C(n-3))에 따라 스위칭되는 스위치 T1a와 스위치 T1b, 및 제2 캐리 신호(C(n+3))에 따라 스위칭되는 스위치 T2a와 스위치 T2b를 포함한다.The TFTs included in the input section 110 include switches T1a and T1b switched according to the first carry signal C (n-3) and a switch T1b and a second carry signal C (n + 3) And a switch T2b.

스위치 T1a는 제1 광 차단층(LS1)을 포함하고, 스위치 T1b는 제2 광 차단층(LS2)을 포함하고, 스위치 T2a는 제3 광 차단층(LS3)을 포함하며, 스위치 T2b는 제4 광 차단층(LS4)을 포함한다.The switch T1a includes the first light blocking layer LS1, the switch T1b includes the second light blocking layer LS2, the switch T2a includes the third light blocking layer LS3, and the switch T2b includes the fourth And a light blocking layer LS4.

도 11을 참조하면, 일정 시간 동안 광 차단층(LS)에 네거티브 바이어스가 인가되도록 하기 위해, 제1 내지 제4 광 차단층(LS1~LS4)은 게이트 오프 전압(VGL2)의 입력단에 접속될 수 있다. 이렇게 제1 내지 제4 광 차단층(LS1~LS4)가 게이트 오프 전압(VGL2)의 입력단에 접속되면, 포워드 스캔 구동시 및 리버스 스캔 구동시 각각에서 게이트 오프 전압(VGL2)에 의해 제1 내지 제4 광 차단층(LS1~LS4)에는 네거티브 바이어스가 인가될 수 있다. 이러한 네거티브 바이어스에 의해, 입력부(110)에 포함된 TFT들의 문턱전압이 높아지므로, 해당 TFT들을 통한 누설 전류가 방지될 수 있다.Referring to FIG. 11, the first through fourth light blocking layers LS1 through LS4 may be connected to the input terminal of the gate-off voltage VGL2 so that a negative bias is applied to the light blocking layer LS for a predetermined period of time. have. When the first to fourth light blocking layers LS1 to LS4 are connected to the input terminal of the gate-off voltage VGL2, the gate-off voltage VGL2 is applied to the first to fourth light- A negative bias may be applied to the four light-blocking layers LS1 to LS4. This negative bias increases the threshold voltage of the TFTs included in the input unit 110, so that a leakage current through the TFTs can be prevented.

한편, 도 11의 구성은 도 6 내지 도 9에서 설명한 구성과 함께 적용될 수 있다. 도 11의 구성을 도 6 내지 도 9의 구성과 함께 적용하면, 입력부(110)에 포함된 TFT들의 문턱전압이 더욱 높아질 수 있으므로, 해당 TFT들을 통한 누설 전류가 더욱 효과적으로 방지될 수 있다.On the other hand, the configuration of Fig. 11 can be applied together with the configurations described in Figs. 6 to 9. When the configuration of FIG. 11 is applied together with the configurations of FIG. 6 to FIG. 9, the threshold voltages of the TFTs included in the input unit 110 can be further increased, so that the leakage current through the TFTs can be more effectively prevented.

도 12를 참조하면, 일정 시간 동안 광 차단층(LS)에 네거티브 바이어스가 인가되도록 하기 위해, 제1 및 제2 광 차단층(LS1,LS2)은 제1 캐리 신호(C(n-3))의 입력단에 접속되고, 제3 및 제4 광 차단층(LS3,LS4)은 제2 캐리 신호(C(n+3))의 입력단에 접속될 수 있다. 12, the first and second light blocking layers LS1 and LS2 are connected to the first carry signal C (n-3) in order to apply a negative bias to the light blocking layer LS for a predetermined period of time. And the third and fourth light blocking layers LS3 and LS4 may be connected to the input terminal of the second carry signal C (n + 3).

제1 및 제2 광 차단층(LS1,LS2)이 제1 캐리 신호(C(n-3))의 입력단에 접속되면, 포워드 스캔 구동시 및 리버스 스캔 구동시 각각에서 제1 캐리 신호(C(n-3))가 오프 레벨로 유지되는 동안 제1 및 제2 광 차단층(LS1,LS2)에는 오프 레벨에 해당되는 네거티브 바이어스가 인가될 수 있다. When the first and second light blocking layers LS1 and LS2 are connected to the input terminal of the first carry signal C (n-3), the first carry signal C (n-3) a negative bias corresponding to an off level may be applied to the first and second light blocking layers LS1 and LS2 while the first and second light blocking layers LS1 and LS2 are maintained at the off level.

그리고, 제3 및 제4 광 차단층(LS3,LS4)이 제2 캐리 신호(C(n+3))의 입력단에 접속되면, 포워드 스캔 구동시 및 리버스 스캔 구동시 각각에서 제2 캐리 신호(C(n+3))가 오프 레벨로 유지되는 동안 제3 및 제4 광 차단층(LS3,LS4)에는 오프 레벨에 해당되는 네거티브 바이어스가 인가될 수 있다.When the third and fourth light blocking layers LS3 and LS4 are connected to the input terminal of the second carry signal C (n + 3), the second carry signal ( A negative bias corresponding to an off level may be applied to the third and fourth light blocking layers LS3 and LS4 while the pixel C (n + 3) is maintained at the off level.

이러한 네거티브 바이어스에 의해, 입력부(110)에 포함된 TFT들의 문턱전압이 높아지므로, 해당 TFT들을 통한 누설 전류가 방지될 수 있다.This negative bias increases the threshold voltage of the TFTs included in the input unit 110, so that a leakage current through the TFTs can be prevented.

한편, 도 12의 구성은 도 6 내지 도 9에서 설명한 구성과 함께 적용될 수 있다. 도 12의 구성을 도 6 내지 도 9의 구성과 함께 적용하면, 입력부(110)에 포함된 TFT들의 문턱전압이 더욱 높아질 수 있으므로, 해당 TFT들을 통한 누설 전류가 더욱 효과적으로 방지될 수 있다.On the other hand, the configuration of FIG. 12 can be applied together with the configurations described with reference to FIG. 6 to FIG. When the configuration of FIG. 12 is applied together with the configurations of FIGS. 6 to 9, the threshold voltages of the TFTs included in the input unit 110 can be further increased, so that the leakage current through the TFTs can be more effectively prevented.

도 13은 포워드 스캔 구동을 설명하기 위한 도면이다. 13 is a diagram for explaining forward scan driving.

도 13을 참조하면, 포워드 스캔 구동시 포워드 전원 전압(GVDD_F)은 온 레벨(하이 레벨)로 입력되고, 리버스 전원 전압(GVDD_R)은 오프 레벨(로우 레벨)로 입력된다.Referring to FIG. 13, the forward power voltage GVDD_F is input to the ON level (high level) and the reverse power voltage GVDD_R is input to the OFF level (low level) in the forward scan driving.

포워드 스캔 구동시 상측 스테이지로부터 입력되는 제1 캐리 신호(CR(n-3))에 따라 스위치 T1a 및 스위치 T1b는 턴 온 되어 온 레벨의 포워드 전원 전압(GVDD_F)을 Q 노드에 공급하여, 제n 스테이지(ST(n))의 Q 노드를 충전시킨다.The switch T1a and the switch T1b are turned on in accordance with the first carry signal CR (n-3) input from the upper stage in the forward scan driving to supply the on-level forward power supply voltage GVDD_F to the Q node, And charges the Q node of the stage ST (n).

포워드 스캔 구동시 하측 스테이지로부터 입력되는 제2 캐리 신호(CR(n+3))에 따라 스위치 T2a 및 스위치 T2b는 턴 온 되어 오프 레벨의 리버스 전원 전압(GVDD_R)을 Q 노드에 공급하여, 제n 스테이지(ST(n))의 Q 노드를 방전시킨다.The switch T2a and the switch T2b are turned on in response to the second carry signal CR (n + 3) input from the lower stage in the forward scan driving to supply the Q node with the reverse power supply voltage GVDD_R of the off level, And discharges the Q node of the stage ST (n).

이러한 포워드 스캔 구동시에는 스캔 신호가 표시패널의 상측에서 하측 방향으로 순차 공급된다. 즉 스캔 방향이 위에서 아래로 향한다.During the forward scanning operation, scan signals are sequentially supplied from the upper side of the display panel to the lower side. That is, the scanning direction is from top to bottom.

도 14는 리버스 스캔 구동을 설명하기 위한 도면이다. 14 is a diagram for explaining reverse scan driving.

도 14를 참조하면, 리버스 스캔 구동시 리버스 전원 전압(GVDD_R)은 온 레벨(하이 레벨)로 입력되고, 포워드 전원 전압(GVDD_R)은 오프 레벨(로우 레벨)로 입력된다.Referring to FIG. 14, the reverse power supply voltage GVDD_R is input to the ON level (high level) and the forward power voltage GVDD_R is input to the OFF level (low level) during the reverse scan driving.

리버스 스캔 구동시 하측 스테이지로부터 입력되는 제2 캐리 신호(CR(n+3))에 따라 스위치 T2a 및 스위치 T2b는 턴 온 되어 온 레벨(하이 레벨)의 리버스 전원 전압(GVDD_R)을 Q 노드에 공급하여, 제n 스테이지(ST(n))의 Q 노드를 충전시킨다.The switch T2a and the switch T2b are turned on to supply the reverse power supply voltage GVDD_R of the ON level (high level) to the Q node in accordance with the second carry signal CR (n + 3) input from the lower stage during the reverse scan driving And charges the Q node of the n-th stage ST (n).

리버스 스캔 구동시 상측 스테이지로부터 입력되는 제1 캐리 신호(CR(n-3))에 따라 스위치 T1a 및 스위치 T1b는 턴 온 되어 오프 레벨(로우 레벨)의 포워드 전원 전압(GVDD_F)을 Q 노드에 공급하여, 제n 스테이지(ST(n))의 Q 노드를 방전시킨다.The switch T1a and the switch T1b are turned on in response to the first carry signal CR (n-3) input from the upper stage in the reverse scan driving to supply the forward power supply voltage GVDD_F of the off level (low level) And discharges the Q node of the nth stage ST (n).

이러한 리버스 스캔 구동시에는 스캔 신호가 표시패널의 하측에서 상측 방향으로 순차 공급된다. 즉 스캔 방향이 아래에서 위로 향한다.During the reverse scan operation, the scan signals are sequentially supplied from the lower side to the upper side of the display panel. That is, the scanning direction is from the bottom to the top.

도 15는 포워드 스캔 구동시 도 5에 도시된 제n 스테이지의 동작을 보여 주는 파형도이다. FIG. 15 is a waveform diagram showing the operation of the n-th stage shown in FIG. 5 during forward scan driving.

도 15를 참조하면, 포워드 스캔 구동은 제1 프리차징 기간(①),부트스트랩핑 구간(②),제2 프리차징 기간(③), 및 홀딩 기간(④)을 포함한다.Referring to FIG. 15, forward scan driving includes a first precharging period (1), a bootstrapping period (2), a second precharging period (3), and a holding period (4).

제1 프리차징 기간(①) 동안, 스위치들(T1a,T1b,T3,T7a,T7b,T5,T8,T9a,Tc1,To1)는 턴 온 되고, 스위치들(T2a,T2b,T4a,T4b,T6,T9b,Tc2,Toe)는 턴 오프 된다. 제1 프리차징 기간(①) 동안, Q 노드는 게이트 온 전압(VGH)으로 프리차징 되고, Qb 노드는 제2 게이트 오프 전압(VGL2)로 방전된다. 스위치들(T1a,T1b)은 제1 프리차징 기간(①) 내에서 제1 캐리 신호(CR(n-3))가 제2 게이트 오프 전압(VGL2)으로 폴링될 때 턴 오프 된다. During the first precharging period 1), the switches T1a, T1b, T3, T7a, T7b, T5, T8, T9a, Tc1, To1 are turned on and the switches T2a, T2b, T4a, T4b, T6 , T9b, Tc2, Toe) are turned off. During the first precharging period (1), the Q node is precharged to the gate-on voltage (VGH), and the Qb node is discharged to the second gate-off voltage (VGL2). The switches T1a and T1b are turned off when the first carry signal CR (n-3) is polled to the second gate-off voltage VGL2 within the first pre-charging period (1).

부트스트랩핑 구간(②) 동안, 스위치들(T3,T7a,T7b,T5,T8,Tc1,To1)는 턴 온 되고, 스위치들(T1a,T1b,T2a,T2b,T4a,T4b,T6,T9a,T9b,Tc2,To2)는 턴 오프 된다. 부트스트랩핑 구간(②) 동안, 게이트 온 전압(VGH)의 캐리 시프트 클럭(CRCLK(n))과 스캔 시트프 클럭(SCCLK(n))이 입력되면, 제1 및 제2 커패시터(C1,C2)를 통해 Q 노드의 전압은 부스팅 레벨(VBST)로 부트 스트랩핑(Bootstrapping) 된다. 그 결과 스캔 시트프 클럭(SCCLK(n))의 게이트 온 전압(VGH)이 제1 출력 단자(No1)에 공급되어 게이트 온 전압(VGH)의 스캔 신호(SC(n))가 출력된다. 그리고, 캐리 시프트 클럭(CRCLK(n))의 게이트 온 전압(VGH)이 제2 출력 단자(No2)에 공급되어 게이트 온 전압(VGH)의 캐리 신호(CR(n))가 출력된다.During the bootstrapping interval (2), the switches T3, T7a, T7b, T5, T8, Tc1, To1 are turned on and the switches T1a, T1b, T2a, T2b, T4a, T4b, T6, T9a, T9b, Tc2, To2) are turned off. When the carry-shift clock CRCLK (n) and scan-scan clock SCCLK (n) of the gate-on voltage VGH are input during the bootstrapping interval (2), the first and second capacitors C1 and C2 The voltage of the Q node is bootstrapped to the boosting level VBST. As a result, the gate-on voltage VGH of the scan-sheet clock SCCLK (n) is supplied to the first output terminal No1 to output the scan signal SC (n) of the gate-on voltage VGH. The gate-on voltage VGH of the carry shift clock CRCLK (n) is supplied to the second output terminal No2 to output the carry signal CR (n) of the gate-on voltage VGH.

제2 프리차징 기간(③) 동안, 스위치들(T3,T7a,T7b,T5,T8,Tc1,To1)는 턴 온 되고, 스위치들(T1a,T1b,T2a,T2b,T4a,T4b,T6,T9a,T9b,Tc2,To2)는 턴 오프 된다. 제2 프리차징 기간(③) 동안, 스캔 시트프 클럭(SCCLK(n))이 제1 게이트 오프 전압(VGL1)으로 폴링되고, 캐리 시프트 클럭(CRCLK(n))이 제2 게이트 오프 전압(VGL2)으로 폴링되면, Q 노드의 전압은 게이트 온 전압(VGH)으로 낮아진다. During the second precharging period (3), the switches T3, T7a, T7b, T5, T8, Tc1, To1 are turned on and the switches T1a, T1b, T2a, T2b, T4a, T4b, T6, T9a , T9b, Tc2, To2) are turned off. During the second precharging period (3), the scan circuit clock SCCLK (n) is polled to the first gate off voltage VGL1 and the carry shift clock CRCLK (n) is polled to the second gate off voltage VGL2 ), The voltage of the Q node is lowered to the gate-on voltage VGH.

홀딩 기간(④) 동안, 스위치들(T2a,T2b,T4a,T4b,T6,T7a,T9b,Tc2,To2) 턴 온 되고, 스위치들(T1a,T1b,T3,T5,T7b,T8,T9a,Tc1,To1)는 턴 오프 된다. 홀딩 기간(④) 동안, 제2 캐리 신호(CR(n+3))에 동기하여 Qb 노드는 게이트 온 전압(VGH)으로 충전 되고, Q 노드는 제2 게이트 오프 전압(VGL2)로 방전된다. 홀딩 기간(④) 동안, 제1 게이트 오프 전압(VGL1)이 제1 출력 단자(No1)에 공급되어 제1 게이트 오프 전압(VGL1)의 스캔 신호(SC(n))가 출력된다. 그리고, 홀딩 기간(④) 동안, 제2 게이트 오프 전압(VGL2)이 제2 출력 단자(No2)에 공급되어 제2 게이트 오프 전압(VGL2)의 캐리 신호(CR(n))가 출력된다.During the holding period (4), the switches T2a, T2b, T4a, T4b, T6, T7a, T9b, Tc2, To2 are turned on and the switches T1a, T1b, T3, T5, T7b, T8, T9a, Tc1 , To1) are turned off. During the holding period (4), the Qb node is charged to the gate-on voltage VGH in synchronization with the second carry signal CR (n + 3), and the Q node is discharged to the second gate-off voltage VGL2. During the holding period (4), the first gate-off voltage VGL1 is supplied to the first output terminal No1 to output the scan signal SC (n) of the first gate-off voltage VGL1. During the holding period (4), the second gate-off voltage VGL2 is supplied to the second output terminal No2 to output the carry signal CR (n) of the second gate-off voltage VGL2.

도 16은 리버스 스캔 구동시 도 5에 도시된 제n 스테이지의 동작을 보여 주는 파형도이다. 16 is a waveform diagram showing the operation of the n-th stage shown in FIG. 5 during the reverse scan driving.

도 16을 참조하면, 리버스 스캔 구동은 제1 프리차징 기간(①), 부트스트랩핑 구간(②), 제2 프리차징 기간(③), 및 홀딩 기간(④)을 포함한다.Referring to FIG. 16, the reverse scan driving includes a first precharging period (1), a bootstrapping period (2), a second precharging period (3), and a holding period (4).

제1 프리차징 기간(①) 동안, 스위치들(T2a,T2b,T3,T5,T7a,T7b, T8,T9b,Tc1,To1)는 턴 온 되고, 스위치들(T1a,T1b,T4a,T4b,T6,T9a,Tc2,Toe)는 턴 오프 된다. 제1 프리차징 기간(①) 동안, Q 노드는 게이트 온 전압(VGH)으로 프리차징 되고, Qb 노드는 제2 게이트 오프 전압(VGL2)으로 방전된다. 스위치들(T2a,T2b)은 제1 프리차징 기간(①) 내에서 제2 캐리 신호(CR(n+3))가 제2 게이트 오프 전압(VGL2)으로 폴링될 때 턴 오프 된다. During the first precharging period 1), the switches T2a, T2b, T3, T5, T7a, T7b, T8, T9b, Tc1, To1 are turned on and the switches T1a, T1b, T4a, T4b, T6 , T9a, Tc2, Toe) are turned off. During the first precharging period (1), the Q node is precharged to the gate-on voltage (VGH) and the Qb node is discharged to the second gate-off voltage (VGL2). The switches T2a and T2b are turned off when the second carry signal CR (n + 3) is polled to the second gate-off voltage VGL2 within the first pre-charging period (1).

부트스트랩핑 구간(②) 동안, 스위치들(T3,T7a,T7b,T5,T8,Tc1,To1)는 턴 온 되고, 스위치들(T1a,T1b,T2a,T2b,T4a,T4b,T6,T9a,T9b,Tc2,To2)는 턴 오프 된다. 부트스트랩핑 구간(②) 동안, 게이트 온 전압(VGH)의 캐리 시프트 클럭(CRCLK(n))과 스캔 시트프 클럭(SCCLK(n))이 입력되면, 제1 및 제2 커패시터(C1,C2)를 통해 Q 노드의 전압은 부스팅 레벨(VBST)로 부트 스트랩핑(Bootstrapping) 된다. 그 결과 스캔 시트프 클럭(SCCLK(n))의 게이트 온 전압(VGH)이 제1 출력 단자(No1)에 공급되어 게이트 온 전압(VGH)의 스캔 신호(SC(n))가 출력된다. 그리고, 캐리 시프트 클럭(CRCLK(n))의 게이트 온 전압(VGH)이 제2 출력 단자(No2)에 공급되어 게이트 온 전압(VGH)의 캐리 신호(CR(n))가 출력된다.During the bootstrapping interval (2), the switches T3, T7a, T7b, T5, T8, Tc1, To1 are turned on and the switches T1a, T1b, T2a, T2b, T4a, T4b, T6, T9a, T9b, Tc2, To2) are turned off. When the carry-shift clock CRCLK (n) and scan-scan clock SCCLK (n) of the gate-on voltage VGH are input during the bootstrapping interval (2), the first and second capacitors C1 and C2 The voltage of the Q node is bootstrapped to the boosting level VBST. As a result, the gate-on voltage VGH of the scan-sheet clock SCCLK (n) is supplied to the first output terminal No1 to output the scan signal SC (n) of the gate-on voltage VGH. The gate-on voltage VGH of the carry shift clock CRCLK (n) is supplied to the second output terminal No2 to output the carry signal CR (n) of the gate-on voltage VGH.

제2 프리차징 기간(③) 동안, 스위치들(T3,T7a,T7b,T5,T8,Tc1,To1)는 턴 온 되고, 스위치들(T1a,T1b,T2a,T2b,T4a,T4b,T6,T9a,T9b,Tc2,To2)는 턴 오프 된다. 제2 프리차징 기간(③) 동안, 스캔 시트프 클럭(SCCLK(n))이 제1 게이트 오프 전압(VGL1)으로 폴링되고, 캐리 시프트 클럭(CRCLK(n))이 제2 게이트 오프 전압(VGL2)으로 폴링되면, Q 노드의 전압은 게이트 온 전압(VGH)으로 낮아진다. During the second precharging period (3), the switches T3, T7a, T7b, T5, T8, Tc1, To1 are turned on and the switches T1a, T1b, T2a, T2b, T4a, T4b, T6, T9a , T9b, Tc2, To2) are turned off. During the second precharging period (3), the scan circuit clock SCCLK (n) is polled to the first gate off voltage VGL1 and the carry shift clock CRCLK (n) is polled to the second gate off voltage VGL2 ), The voltage of the Q node is lowered to the gate-on voltage VGH.

홀딩 기간(④) 동안, 스위치들(T1a,T1b,T4a,T4b,T6,T7a,T9a,Tc2,To2) 턴 온 되고, 스위치들(T2a,T2b,T3,T5,T7b,T8,T9b,Tc1,To1)는 턴 오프 된다. 홀딩 기간(④) 동안, 제1 캐리 신호(CR(n-3))에 동기하여 Qb 노드는 게이트 온 전압(VGH)으로 충전 되고, Q 노드는 제2 게이트 오프 전압(VGL2)로 방전된다. 홀딩 기간(④) 동안, 제1 게이트 오프 전압(VGL1)이 제1 출력 단자(No1)에 공급되어 제1 게이트 오프 전압(VGL1)의 스캔 신호(SC(n))가 출력된다. 그리고, 홀딩 기간(④) 동안, 제2 게이트 오프 전압(VGL2)이 제2 출력 단자(No2)에 공급되어 제2 게이트 오프 전압(VGL2)의 캐리 신호(CR(n))가 출력된다.During the holding period (4), the switches T1a, T1b, T4a, T4b, T6, T7a, T9a, Tc2, To2 are turned on and the switches T2a, T2b, T3, T5, T7b, T8, T9b, Tc1 , To1) are turned off. During the holding period (4), the Qb node is charged to the gate-on voltage VGH in synchronization with the first carry signal CR (n-3), and the Q node is discharged to the second gate-off voltage VGL2. During the holding period (4), the first gate-off voltage VGL1 is supplied to the first output terminal No1 to output the scan signal SC (n) of the first gate-off voltage VGL1. During the holding period (4), the second gate-off voltage VGL2 is supplied to the second output terminal No2 to output the carry signal CR (n) of the second gate-off voltage VGL2.

전술한 바와 같이, 본 발명은 입력부 스위치들의 유효 채널 길이를 상대적으로 길게 설계하거나, 및/또는 입력부 스위치들의 광 차단층을 백 게이트로 활용하여 광 차단층에 일정 시간 동안 네거티브 바이어스가 인가되도록 함으로써, 입력부 스위치들의 문턱 전압을 높여 누설 전류 특성을 향상시킬 수 있다.As described above, according to the present invention, the effective channel length of the input section switches is designed to be relatively long, and / or the light blocking layer of the input section switches is used as the back gate to apply a negative bias to the light blocking layer for a certain period of time, The leakage current characteristic can be improved by raising the threshold voltage of the input section switches.

나아가, 본 발명은 캐리 신호에 따라 제어되는 입력부 스위치들의 누설 전류 특성을 향상시킴으로써, 구동의 안정성을 확보하면서 입력부 스위치들을 포워드 전원 전압과 리버스 전원 전압에 연결할 수 있기 때문에 양방향 스캔 구동을 용이하게 구현할 수 있다.Further, since the input unit switches can be connected to the forward power supply voltage and the reverse power supply voltage while maintaining the stability of the driving by improving the leakage current characteristics of the input unit switches controlled according to the carry signal, bidirectional scan driving can be easily implemented have.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

16 : 데이터 구동부 18A, 18B : GIP 회로(게이트 구동부)
20 : 타이밍 콘트롤러 22 : 레벨 시프터(게이트 구동부)
100 : 표시패널 110 : 입력부
120 : 노드 제어부 130 : 출력부16: Data driver 18A, 18B: GIP circuit (gate driver)
20: timing controller 22: level shifter (gate driver)
100: display panel 110:
120: Node controller 130:

Claims (14)

종속적으로 연결되어 스캔 신호를 출력하는 다수의 스테이지들을 구비하고,
상기 스테이지들 각각은
각각 다른 스테이지로부터 입력되는 제1 및 제2 캐리 신호에 따라, 포워드 전원 전압을 Q 노드에 공급하고, 리버스 전원 전압을 상기 Q 노드에 공급하는 입력부;
Q 노드의 전압과 Qb 노드의 전압을 서로 반대로 제어하는 노드 제어부; 및
상기 Q 노드의 전압과 상기 Qb 노드의 전압에 따라, 상기 스캔 신호와 캐리 신호를 출력하는 출력부를 구비하고,
상기 입력부에 포함된 TFT들의 유효 채널 길이는 상기 노드 제어부와 상기 출력부에 포함된 TFT들의 유효 채널 길이보다 긴 게이트 구동회로.And a plurality of stages connected in a dependent manner to output a scan signal,
Each of the stages
An input unit for supplying a forward power supply voltage to the Q node and a reverse power supply voltage to the Q node in accordance with first and second carry signals input from different stages;
A node controller for controlling the voltage of the Q node and the voltage of the Qb node to each other; And
And an output unit for outputting the scan signal and the carry signal according to a voltage of the Q node and a voltage of the Qb node,
Wherein the effective channel length of the TFTs included in the input unit is longer than the effective channel length of the TFTs included in the node control unit and the output unit. 제 1 항에 있어서,
상기 입력부는,
상기 포워드 전원 전압을 상기 Q 노드에 공급하기 위해 상기 포워드 전원 전압의 입력단과 상기 Q 노드 사이에 직렬 접속되며, 상기 제1 캐리 신호에 따라 스위칭되는 스위치 T1a와 스위치 T1b; 및
상기 리버스 전원 전압을 상기 Q 노드에 공급하기 위해 상기 리버스 전원 전압의 입력단과 상기 Q 노드 사이에 직렬 접속되며, 상기 제2 캐리 신호에 따라 스위치 T2a와 스위치 T2b를 포함하는 게이트 구동회로.The method according to claim 1,
Wherein the input unit comprises:
A switch T1a and a switch T1b connected in series between the input terminal of the forward power supply voltage and the Q node for supplying the forward power supply voltage to the Q node and being switched in accordance with the first carry signal; And
And a switch T2a and a switch T2b connected in series between the input terminal of the reverse power supply voltage and the Q node to supply the reverse power supply voltage to the Q node and in accordance with the second carry signal. 제 2 항에 있어서,
포워드 스캔 구동시, 상기 포워드 전원 전압이 온 레벨로 입력되고 상기 리버스 전원 전압이 오프 레벨로 입력되고,
리버스 스캔 구동시, 상기 포워드 전원 전압이 오프 레벨로 입력되고 상기 리버스 전원 전압이 온 레벨로 입력되며,
상기 제1 캐리신호는 상기 포워드 스캔 구동시 스타트 신호가 되고 상기 리버스 스캔 구동시 리셋 신호가 되며,
상기 제2 캐리신호는 상기 포워드 스캔 구동시 리셋 신호가 되고 상기 리버스 스캔 구동시 스타트 신호가 되는 게이트 구동회로.3. The method of claim 2,
In forward scan driving, the forward power supply voltage is input to the ON level, the reverse power supply voltage is input to the OFF level,
During reverse scan driving, the forward power supply voltage is input to the off level, the reverse power supply voltage is input to the on level,
The first carry signal is a start signal during the forward scan driving and becomes a reset signal during the reverse scan driving,
And the second carry signal is a reset signal during the forward scan driving and becomes a start signal during the reverse scan driving. 제 1 항에 있어서,
상기 스캔 신호는 게이트 온 전압과 제1 게이트 오프 전압 사이에서 스윙하고,
상기 캐리 신호는 게이트 온 전압과 제2 게이트 오프 전압 사이에서 스윙하며,
상기 제1 게이트 오프 전압은 상기 제2 게이트 오프 전압보다 더 높고 상기 게이트 온 전압보다 더 낮은 게이트 구동회로.The method according to claim 1,
The scan signal swings between a gate on voltage and a first gate off voltage,
The carry signal swings between a gate on voltage and a second gate off voltage,
Wherein the first gate off voltage is higher than the second gate off voltage and lower than the gate on voltage. 종속적으로 연결되어 스캔 신호를 출력하는 다수의 스테이지들을 구비하고,
상기 스테이지들 각각은
각각 다른 스테이지로부터 입력되는 제1 및 제2 캐리 신호에 따라, 포워드 전원 전압을 Q 노드에 공급하고, 리버스 전원 전압을 상기 Q 노드에 공급하는 입력부;
Q 노드의 전압과 Qb 노드의 전압을 서로 반대로 제어하는 노드 제어부; 및
상기 Q 노드의 전압과 상기 Qb 노드의 전압에 따라, 상기 스캔 신호와 캐리 신호를 출력하는 출력부를 구비하고,
상기 입력부에 포함된 TFT들은 광 차단층을 더 포함하고,
상기 광 차단층에는 일정 시간 동안 네거티브 바이어스가 인가되는 게이트 구동회로.And a plurality of stages connected in a dependent manner to output a scan signal,
Each of the stages
An input unit for supplying a forward power supply voltage to the Q node and a reverse power supply voltage to the Q node in accordance with first and second carry signals input from different stages;
A node controller for controlling the voltage of the Q node and the voltage of the Qb node to each other; And
And an output unit for outputting the scan signal and the carry signal according to a voltage of the Q node and a voltage of the Qb node,
The TFTs included in the input unit further include a light blocking layer,
And a negative bias is applied to the light blocking layer for a predetermined period of time. 제 5 항에 있어서,
상기 입력부는,
상기 포워드 전원 전압을 상기 Q 노드에 공급하기 위해 상기 포워드 전원 전압의 입력단과 상기 Q 노드 사이에 직렬 접속되며, 상기 제1 캐리 신호에 따라 스위칭되는 스위치 T1a와 스위치 T1b; 및
상기 리버스 전원 전압을 상기 Q 노드에 공급하기 위해 상기 리버스 전원 전압의 입력단과 상기 Q 노드 사이에 직렬 접속되며, 상기 제2 캐리 신호에 따라 스위칭되는 스위치 T2a와 스위치 T2b를 포함하는 게이트 구동회로.6. The method of claim 5,
Wherein the input unit comprises:
A switch T1a and a switch T1b connected in series between the input terminal of the forward power supply voltage and the Q node for supplying the forward power supply voltage to the Q node and being switched in accordance with the first carry signal; And
And a switch T2a and a switch T2b that are connected in series between the input terminal of the reverse power supply voltage and the Q node to supply the reverse power supply voltage to the Q node and are switched in accordance with the second carry signal. 제 6 항에 있어서,
상기 스위치 T1a는 제1 광 차단층을 포함하고, 상기 스위치 T1b는 제2 광 차단층을 포함하고, 상기 스위치 T2a는 제3 광 차단층을 포함하고, 상기 스위치 T2b는 제4 광 차단층을 포함하며,
상기 제1 내지 제4 광 차단층은 게이트 오프 전압의 입력단에 접속되는 게이트 구동회로.The method according to claim 6,
The switch T1a includes a first light blocking layer, the switch T1b includes a second light blocking layer, the switch T2a includes a third light blocking layer, and the switch T2b includes a fourth light blocking layer In addition,
And the first to fourth light blocking layers are connected to an input terminal of a gate-off voltage. 제 7 항에 있어서,
상기 게이트 오프 전압에 의해 상기 제1 내지 제4 광 차단층에는 상기 네거티브 바이어스가 인가되는 게이트 구동회로.8. The method of claim 7,
And the negative bias is applied to the first to fourth light blocking layers by the gate-off voltage. 제 6 항에 있어서,
상기 스위치 T1a는 제1 광 차단층을 포함하고, 상기 스위치 T1b는 제2 광 차단층을 포함하고, 상기 스위치 T2a는 제3 광 차단층을 포함하고, 상기 스위치 T2b는 제4 광 차단층을 포함하며,
상기 제1 및 제2 광 차단층은 상기 제1 캐리 신호의 입력단에 접속되고, 상기 제3 및 제4 광 차단층은 상기 제2 캐리 신호의 입력단에 접속되는 게이트 구동회로.The method according to claim 6,
The switch T1a includes a first light blocking layer, the switch T1b includes a second light blocking layer, the switch T2a includes a third light blocking layer, and the switch T2b includes a fourth light blocking layer In addition,
Wherein the first and second light blocking layers are connected to the input terminal of the first carry signal and the third and fourth light blocking layers are connected to the input terminal of the second carry signal. 제 9 항에 있어서,
상기 제1 캐리 신호가 오프 레벨로 유지되는 동안 상기 제1 및 제2 광 차단층에는 상기 네거티브 바이어스가 인가되고,
상기 제2 캐리 신호가 오프 레벨로 유지되는 동안 상기 제3 및 제4 광 차단층에는 상기 네거티브 바이어스가 인가되는 게이트 구동회로.10. The method of claim 9,
The negative bias is applied to the first and second light blocking layers while the first carry signal is maintained at an off level,
And the negative bias is applied to the third and fourth light blocking layers while the second carry signal is maintained at an off level. 제 6 항에 있어서,
포워드 스캔 구동시, 상기 포워드 전원 전압이 온 레벨로 입력되고 상기 리버스 전원 전압이 오프 레벨로 입력되고,
리버스 스캔 구동시, 상기 포워드 전원 전압이 오프 레벨로 입력되고 상기 리버스 전원 전압이 온 레벨로 입력되며,
상기 제1 캐리신호는 상기 포워드 스캔 구동시 스타트 신호가 되고 상기 리버스 스캔 구동시 리셋 신호가 되며,
상기 제2 캐리신호는 상기 포워드 스캔 구동시 리셋 신호가 되고 상기 리버스 스캔 구동시 스타트 신호가 되는 게이트 구동회로.The method according to claim 6,
In forward scan driving, the forward power supply voltage is input to the ON level, the reverse power supply voltage is input to the OFF level,
During reverse scan driving, the forward power supply voltage is input to the off level, the reverse power supply voltage is input to the on level,
The first carry signal is a start signal during the forward scan driving and becomes a reset signal during the reverse scan driving,
And the second carry signal is a reset signal during the forward scan driving and becomes a start signal during the reverse scan driving. 제 5 항에 있어서,
상기 스캔 신호는 게이트 온 전압과 제1 게이트 오프 전압 사이에서 스윙하고,
상기 캐리 신호는 게이트 온 전압과 제2 게이트 오프 전압 사이에서 스윙하며,
상기 제1 게이트 오프 전압은 상기 제2 게이트 오프 전압보다 더 높고 상기 게이트 온 전압보다 더 낮은 게이트 구동회로.6. The method of claim 5,
The scan signal swings between a gate on voltage and a first gate off voltage,
The carry signal swings between a gate on voltage and a second gate off voltage,
Wherein the first gate off voltage is higher than the second gate off voltage and lower than the gate on voltage. 종속적으로 연결되어 스캔 신호를 출력하는 다수의 스테이지들을 구비하고,
상기 스테이지들 각각은
각각 다른 스테이지로부터 입력되는 제1 및 제2 캐리 신호에 따라, 포워드 전원 전압을 Q 노드에 공급하고, 리버스 전원 전압을 상기 Q 노드에 공급하는 입력부;
Q 노드의 전압과 Qb 노드의 전압을 서로 반대로 제어하는 노드 제어부; 및
상기 Q 노드의 전압과 상기 Qb 노드의 전압에 따라, 상기 스캔 신호와 상기 제1 및 제2 캐리 신호를 출력하는 출력부를 구비하고,
상기 입력부에 포함된 TFT들의 유효 채널 길이는 상기 노드 제어부와 상기 출력부에 포함된 TFT들의 유효 채널 길이보다 길고,
상기 입력부에 포함된 TFT들은 광 차단층을 더 포함하고, 상기 광 차단층에는 일정 시간 동안 네거티브 바이어스가 인가되는 게이트 구동회로.And a plurality of stages connected in a dependent manner to output a scan signal,
Each of the stages
An input unit for supplying a forward power supply voltage to the Q node and a reverse power supply voltage to the Q node in accordance with first and second carry signals input from different stages;
A node controller for controlling the voltage of the Q node and the voltage of the Qb node to each other; And
And an output unit for outputting the scan signal and the first and second carry signals according to a voltage of the Q node and a voltage of the Qb node,
The effective channel length of the TFTs included in the input unit is longer than the effective channel length of the TFTs included in the node control unit and the output unit,
The TFTs included in the input unit further include a light blocking layer, and a negative bias is applied to the light blocking layer for a predetermined time. 게이트 라인들에 연결된 픽셀들이 배치되는 표시패널; 및
상기 게이트 라인들에 스캔 신호를 순차적으로 공급하는 청구항 제 1 항 내지 제 13 항 중 어느 한 항의 게이트 구동회로를 포함하는 표시장치.A display panel on which pixels connected to the gate lines are arranged; And
And the gate driving circuit according to any one of claims 1 to 13, which sequentially supplies scan signals to the gate lines.
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109979407A (en) * 2019-04-22 2019-07-05 深圳市华星光电半导体显示技术有限公司 A kind of GOA circuit, TFT substrate and display device
CN111968571A (en) * 2020-09-15 2020-11-20 合肥京东方显示技术有限公司 Shift register, anti-creeping control method thereof and grid drive circuit
CN112863454A (en) * 2021-01-15 2021-05-28 厦门天马微电子有限公司 Gate drive circuit, drive method thereof and display panel
CN112930563A (en) * 2019-08-08 2021-06-08 京东方科技集团股份有限公司 Gate drive unit, circuit, display substrate, display panel and display device
US11164526B2 (en) 2019-04-23 2021-11-02 Samsung Display Co., Ltd. Method of aging transistor and display device including the transistor
WO2022134114A1 (en) * 2020-12-26 2022-06-30 京东方科技集团股份有限公司 Shift register and driving method therefor, gate drive circuit, and display apparatus
US11887548B2 (en) 2021-09-27 2024-01-30 Lg Display Co., Ltd. Gate driver and display device including the same
US11922886B2 (en) 2022-05-02 2024-03-05 Samsung Display Co., Ltd. Scan driver
US11972736B2 (en) 2022-05-19 2024-04-30 Samsung Display Co., Ltd. Scan driver
US11996054B2 (en) 2022-07-14 2024-05-28 Samsung Display Co., Ltd. Scan driver for applying a bias voltage and display device including the same preliminary class

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070002836A (en) * 2005-06-30 2007-01-05 엘지.필립스 엘시디 주식회사 A shift register
KR20130028274A (en) * 2011-09-09 2013-03-19 삼성디스플레이 주식회사 Gate driving circuit and display apparatus having the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070002836A (en) * 2005-06-30 2007-01-05 엘지.필립스 엘시디 주식회사 A shift register
KR20130028274A (en) * 2011-09-09 2013-03-19 삼성디스플레이 주식회사 Gate driving circuit and display apparatus having the same

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109979407A (en) * 2019-04-22 2019-07-05 深圳市华星光电半导体显示技术有限公司 A kind of GOA circuit, TFT substrate and display device
US11164526B2 (en) 2019-04-23 2021-11-02 Samsung Display Co., Ltd. Method of aging transistor and display device including the transistor
US11763741B2 (en) 2019-08-08 2023-09-19 Hefei Boe Joint Technology Co., Ltd. Gate driving unit, gate driving circuit, display substrate, display panel and display device
CN112930563A (en) * 2019-08-08 2021-06-08 京东方科技集团股份有限公司 Gate drive unit, circuit, display substrate, display panel and display device
CN112930563B (en) * 2019-08-08 2023-04-21 京东方科技集团股份有限公司 Gate driving unit, circuit, display substrate, display panel and display device
US11482168B2 (en) 2019-08-08 2022-10-25 Hefei Boe Joint Technology Co., Ltd. Gate driving unit, gate driving circuit, display substrate, display panel and display device
CN111968571A (en) * 2020-09-15 2020-11-20 合肥京东方显示技术有限公司 Shift register, anti-creeping control method thereof and grid drive circuit
CN111968571B (en) * 2020-09-15 2021-12-24 合肥京东方显示技术有限公司 Shift register, anti-creeping control method thereof and grid drive circuit
CN115244610A (en) * 2020-12-26 2022-10-25 京东方科技集团股份有限公司 Shifting register, driving method thereof, grid driving circuit and display device
WO2022134114A1 (en) * 2020-12-26 2022-06-30 京东方科技集团股份有限公司 Shift register and driving method therefor, gate drive circuit, and display apparatus
CN115244610B (en) * 2020-12-26 2023-11-28 京东方科技集团股份有限公司 Shift register and driving method thereof, grid driving circuit and display device
US11848064B2 (en) 2020-12-26 2023-12-19 Hefei Boe Joint Technology Co., Ltd. Shift register and method for driving the same, gate driving circuit, and display device
CN112863454A (en) * 2021-01-15 2021-05-28 厦门天马微电子有限公司 Gate drive circuit, drive method thereof and display panel
US11887548B2 (en) 2021-09-27 2024-01-30 Lg Display Co., Ltd. Gate driver and display device including the same
US11922886B2 (en) 2022-05-02 2024-03-05 Samsung Display Co., Ltd. Scan driver
US11972736B2 (en) 2022-05-19 2024-04-30 Samsung Display Co., Ltd. Scan driver
US11996054B2 (en) 2022-07-14 2024-05-28 Samsung Display Co., Ltd. Scan driver for applying a bias voltage and display device including the same preliminary class

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