KR20180068175A

KR20180068175A - 외부 보상용 드라이버 집적회로와 그를 포함한 표시장치, 및 표시장치의 데이터 보정방법

Info

Publication number: KR20180068175A
Application number: KR1020160169840A
Authority: KR
Inventors: 안창호; 김병일
Original assignee: 엘지디스플레이 주식회사
Priority date: 2016-12-13
Filing date: 2016-12-13
Publication date: 2018-06-21

Abstract

본 발명의 실시예에 따른 외부 보상용 드라이버 집적회로는 복수 비트의 콘트롤이 가능한 다단 구성의 전류 미러를 포함하여 캘리브레이션 전류를 생성하는 캘리브레이션부; 화소의 전기적 특성을 센싱하기 위한 센싱 모드에서 센싱용 데이터전압에 대응하여 상기 화소로부터 출력되는 신호를 샘플링하고, 아날로그-디지털 변환기의 출력 특성을 센싱하기 위한 캘리브레이션 모드에서 상기 캘리브레이션 전류를 샘플링하는 센서; 및 상기 센서에서 샘플링된 아날로그 신호를 디지털 신호로 변환하는 상기 아날로그-디지털 변환기를 구비한다.

Description

외부 보상용 드라이버 집적회로와 그를 포함한 표시장치, 및 표시장치의 데이터 보정방법{Driver Integrated Circuit For External Compensation And Display Device Including The Same And Data Calibration Method of The Display Device}

본 발명은 외부 보상용 드라이버 집적회로와 그를 포함한 표시장치, 및 표시장치의 데이터 보정방법에 관한 것이다.

다양한 표시장치가 개발 및 판매되고 있다. 그 중에서, 전계발광 표시장치는 발광층의 재료에 따라 무기발광 표시장치와 유기발광 표시장치로 대별된다. 특히, 액티브 매트릭스 타입(active matrix type)의 유기발광 표시장치는 스스로 발광하는 유기발광다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다.

자발광 소자인 OLED는 애노드전극 및 캐소드전극과, 이들 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(Hole Injection Layer, HIL), 정공수송층(Hole Transportion Layer, HTL), 발광층(Emission Layer, EML), 전자수송층(Electron Transportion layer, ETL) 및 전자주입층(Electron Injection Layer, EIL)으로 이루어진다. 애노드전극과 캐소드전극에 전원전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자를 형성하고, 그 결과 발광층(EML)이 가시광을 발생하게 된다.

유기발광 표시장치는 OLED와 구동 TFT(Thin Film Transistor)를 각각 포함한 화소들을 매트릭스 형태로 배열하고 영상 데이터의 계조에 따라 화소들에서 구현되는 영상의 휘도를 조절한다. 구동 TFT는 자신의 게이트전극과 소스전극 사이에 걸리는 전압(이하, "게이트-소스 간 전압"이라 함)에 따라 OLED에 흐르는 구동전류를 제어한다. 구동전류에 따라 OLED의 발광량이 결정되며, OLED의 발광량에 따라 영상의 휘도가 결정된다.

일반적으로 구동 TFT가 포화 영역에서 동작할 때, 구동 TFT의 드레인전극과 소스전극 사이에 흐르는 구동 전류(Ids)는 아래의 수학식 1과 같이 표현된다.

수학식 1에서, μ는 전자 이동도를, C는 게이트 절연막의 정전 용량을, W 는 구동 TFT의 채널 폭을, 그리고 L은 구동 TFT의 채널 길이를 각각 나타낸다. 그리고, Vgs는 구동 TFT의 게이트-소스 간 전압을 나타내고, Vth는 구동 TFT의 문턱전압(또는 임계전압)을 나타낸다. 화소 구조에 따라서, 구동 TFT의 게이트-소스 간 전압(Vgs)이 데이터전압과 기준전압 간의 차 전압이 될 수 있다. 데이터전압은 영상 데이터의 계조에 대응되는 아날로그 전압이고 기준전압은 고정된 전압이므로, 데이터전압에 따라 구동 TFT의 게이트-소스 간 전압(Vgs)이 프로그래밍(또는 설정)된다. 그리고, 프로그래밍된 게이트-소스 간 전압(Vgs)에 따라 구동 전류(Ids)가 결정된다.

구동 TFT의 문턱 전압(Vth), 구동 TFT의 전자 이동도(μ), 및 OLED의 문턱 전압 등과 같은 화소의 전기적 특성은 구동 전류(Ids)를 결정하는 팩터(factor)가 되므로 모든 화소들에서 동일해야 한다. 하지만, 공정 특성, 시변 특성 등 다양한 원인에 의해 화소들 간에 전기적 특성이 달라질 수 있다. 이러한 전기적 특성 편차는 휘도 편차를 초래하여 원하는 화상을 구현하는 데 제약이 된다.

화소들 간의 휘도 편차를 보상하기 위해, 화소들의 전기적 특성을 센싱하고, 그 센싱 결과를 기초로 입력 영상의 디지털 데이터를 보정하는 외부 보상 기술이 알려져 있다. 휘도 편차가 보상되기 위해서는, 화소에 인가되는 데이터전압이 Δx 만큼 변화될 때 Δy만큼의 전류 변화가 보장되어야 한다. 따라서, 외부 보상 기술은 화소별 Δx를 연산하여 동일한 구동 전류가 OLED에 인가되도록 하여 같은 밝기를 구현하는 것이다. 즉, 외부 보상 기술은 계조 값을 조절하여 각 화소별 밝기가 같아지도록 보상하는 것이다.

외부 보상 기술을 구현하기 위해서는 화소들의 전기적 특성을 센싱하는 센서와, 센서로부터 입력되는 아날로그 센싱데이터를 디지털 센싱 데이터로 변환하는 아날로그-디지털 변환기(Analog to Digital Converter, 이하, ADC라 함)가 필요하다.

ADC에서 출력되는 디지털 센싱 데이터는 다양한 원인에 의해 왜곡될 수 있다. 그 중에서 ADC들 간의 특성 편차로 인한 왜곡이 특히 문제된다. 센싱 데이터가 왜곡되면 화소들의 전기적 특성 차이로 인한 휘도 편차가 제대로 보상될 수 없다.

따라서, 본 발명의 목적은 ADC들 간의 특성 편차를 보상하여 화소들의 전기적 특성에 대한 센싱 성능과 보상 성능을 높일 수 있도록 한 외부 보상용 드라이버 집적회로와 그를 포함한 표시장치, 및 표시장치의 데이터 보정방법을 제공하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 외부 보상용 드라이버 집적회로는 복수 비트의 콘트롤이 가능한 다단 구성의 전류 미러를 포함하여 캘리브레이션 전류를 생성하는 캘리브레이션부; 화소의 전기적 특성을 센싱하기 위한 센싱 모드에서 센싱용 데이터전압에 대응하여 상기 화소로부터 출력되는 신호를 샘플링하고, 아날로그-디지털 변환기의 출력 특성을 센싱하기 위한 캘리브레이션 모드에서 상기 캘리브레이션 전류를 샘플링하는 센서; 및 상기 센서에서 샘플링된 아날로그 신호를 디지털 신호로 변환하는 상기 아날로그-디지털 변환기를 구비한다.

본 발명은 ADC들 간의 특성 편차를 보상하여 화소들의 전기적 특성에 대한 센싱 성능과 보상 성능을 높일 수 있다.

본 발명은 드라이버 IC 내부에 포함된 다단 구성의 전류 미러를 통해 미리 정해진 센싱 범위의 캘리브레이션 전류를 생성하여 복수의 센서에 개별적으로 공급함으로써, 감마 DAC의 출력 편차와 무관하게 ADC의 출력 특성을 정확히 센싱할 수 있는 이점이 있다.

도 1은 본 발명의 일 실시예에 따른 외부 보상용 전계발광 표시장치를 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 외부 보상용 드라이버 집적회로와 화소의 접속 구성을 개략적으로 보여주는 도면이다.
도 3은 본 발명의 일 실시예에 따른 화소를 나타내는 등가회로도이다.
도 4는 도 3의 화소에 대한 일 구동 타이밍도이다.
도 5는 본 발명의 일 실시예에 따른 외부 보상 방법을 나태는 흐름도이다.
도 6a는 도 5의 외부 보상 방법에서 기준 커브식을 도출하는 것을 나타내는 도면이다.
도 6b는 도 5의 외부 보상 방법에서 표시패널의 평균 I-V 곡선과 보상 대상 화소의 I-V 곡선을 보여주는 도면이다.
도 6c는 도 5의 외부 보상 방법에서 표시패널의 평균 I-V 곡선과 보상 대상 화소의 I-V 곡선과 보상 완료된 화소의 I-V 곡선을 보여주는 도면이다.
도 7 내지 도 9는 외부 보상 모듈의 다양한 구현 예들을 보여주는 도면들이다.
도 10a 내지 도 10d는 외부 보상용 드라이버 집적회로의 다양한 구현예들을 보여주는 도면이다.
도 11은 본 발명의 일 실시예에 따른 캘리브레이션부를 포함한 외부 보상용 드라이버 집적회로의 구성을 보여주는 도면이다.
도 12는 도 11의 외부 보상용 드라이버 집적회로에서 전류 센싱 모드 및 캘리브레이션 모드에 대한 스위치들의 동작 상태를 보여주는 도면이다.
도 13은 도 12의 전류 센싱 모드에서 센싱 유닛의 등가 회로도이다.
도 14는 도 12의 캘리브레이션 모드에서 센싱 유닛의 등가 회로도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.

명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다. 이하의 실시예들에서, 전계발광 표시장치는 유기발광 물질을 포함한 유기발광 표시장치를 중심으로 설명한다. 하지만, 본 발명의 기술적 사상은 유기발광 표시장치에 국한되지 않고, 무기발광 물질을 포함한 무기발광 표시장치에 적용될 수 있음에 주의하여야 한다. 또한 본 발명의 기술적 사상은 전계발광 표시장치뿐만 아니라, 플렉서블 디스플레이 장치, 웨어러블 디스플레이 장치 등 다양한 표시장치에도 적용될 수 있음에 주의하여야 한다.

도 1은 본 발명의 일 실시예에 따른 외부 보상용 전계발광 표시장치를 나타내는 블록도이다. 도 2는 본 발명의 일 실시예에 따른 외부 보상용 드라이버 집적회로와 화소의 접속 구성을 개략적으로 보여주는 도면이다. 도 3은 본 발명의 일 실시예에 따른 화소를 나타내는 등가회로도이다. 도 4는 도 3의 화소에 대한 일 구동 타이밍도이다. 도 5는 본 발명의 일 실시예에 따른 외부 보상 방법을 나태는 흐름도이다. 도 6a는 도 5의 외부 보상 방법에서 기준 커브식을 도출하는 것을 나타내는 도면이다. 도 6b는 도 5의 외부 보상 방법에서 표시패널의 평균 I-V 곡선과 보상 대상 화소의 I-V 곡선을 보여주는 도면이다. 그리고 도 6c는 도 5의 외부 보상 방법에서 표시패널의 평균 I-V 곡선과 보상 대상 화소의 I-V 곡선과 보상 완료된 화소의 I-V 곡선을 보여주는 도면이다.

도 1 내지 도 4를 참조하면, 본 발명의 일 실시예에 따른 전계발광 표시장치는 표시패널(10), 드라이버 IC(D-IC)(20), 보상 IC(30), 호스트 시스템(40), 및 저장 메모리(50)를 포함할 수 있다.

표시패널(10)에는 복수의 화소들(PXL), 복수의 신호라인들이 구비된다. 신호라인들은 화소들(PXL)에 아날로그 데이터전압을 공급하는 데이터라인들(140) 및 화소들(PXL)에 게이트신호를 공급하는 게이트라인들(150)을 포함할 수 있다.

게이트신호는 제1 게이트신호(SCAN1)와 제2 게이트신호(SCAN1)를 포함한 복수개로 이루어질 수 있으며, 이 경우 게이트라인들(150) 각각은 제1 게이트신호(SCAN1)를 공급하는 제1 게이트라인(150A)과 제2 게이트신호(SCAN2)를 공급하는 제2 게이트라인(150B)을 포함할 수 있다. 다만, 게이트신호는 화소(PXL)의 회로 구성에 따라 단수개로 이루어질 수 있으며, 이 경우 게이트라인들(150) 각각도 단수개로 이루어질 수 있다. 본 발명의 기술적 사상은 게이트신호와 게이트라인(150)의 예시 구성에 한정되지 않는다.

화소들(PXL)의 전기적 특성은 데이터라인(140)을 통해서 센싱될 수 있다. 이하의 설명에서는, 편의상 데이터라인(140)을 통해 화소들(PXL)의 전기적 특성이 센싱되는 것으로 설명되나, 본 발명의 기술적 사상은 그에 한정되지 않는다. 본 발명의 기술적 사상은 데이터라인(140)이 아닌 별도의 신호 라인을 통해서 화소들(PXL)의 전기적 특성을 센싱하는 경우에도 적용될 수 있다.

표시패널(10)의 화소들(PXL)은 매트릭스 형태로 배치되어 화소 어레이(Pixel array)를 구성한다. 각 화소(PXL)는 데이터라인들(140) 중 어느 하나에, 그리고 게이트라인들(150) 중 적어도 어느 하나에 연결될 수 있다. 각 화소(PXL)는 전원생성부로부터 고전위 구동전원(VDD)과 저전위 구동전원(VSS)을 공급받도록 구성된다. 이를 위해, 전원생성부는 고전위 화소전원 배선 또는 패드부를 통해서 고전위 구동전원(VDD)을 화소에 공급할 수 있다. 그리고 전원생성부는 저전위 화소전원 배선 또는 패드부를 통해서 저전위 구동전원(VSS)을 화소에 공급할 수 있다.

게이트 구동부(15)는 디스플레이 구동에 필요한 디스플레이용 게이트신호와, 센싱 구동에 필요한 센싱용 게이트 신호를 생성할 수 있다. 디스플레이용 게이트신호와 센싱용 게이트 신호는 각각, 제1 게이트신호(SCAN1)와 제2 게이트신호(SCAN2)를 포함할 수 있다.

게이트 구동부(15)는 디스플레이 구동시 디스플레이용 제1 게이트신호(SCAN1)를 생성하여 제1 게이트라인(150A)에 공급하고, 디스플레이용 제2 게이트신호(SCAN2)를 생성하여 제2 게이트라인(150B)에 공급할 수 있다. 디스플레이용 제1 게이트신호(SCAN1)와 디스플레이용 제2 게이트신호(SCAN2)는 디스플레이용 데이터전압(Vdata-DIS)의 기입 타이밍에 동기되는 신호이다.

게이트 구동부(15)는 센싱 구동시 센싱용 제1 게이트신호(SCAN1)를 생성하여 제1 게이트라인(150A)에 공급하고, 센싱용 제2 게이트신호(SCAN2)를 생성하여 제2 게이트라인(150B)에 공급할 수 있다. 센싱용 제1 게이트신호(SCAN1)와 센싱용 제2 게이트신호(SCAN2)는 센싱용 데이터전압(Vdata-SEN)의 기입 타이밍에 동기되는 신호이다. 또한 센싱용 제2 게이트신호(SCAN2)는 센싱 타이밍에 동기될 수도 있다.

게이트 구동부(15)는 GIP(Gate-driver In Panel) 방식으로 표시 패널(10)의 하부 기판 상에 직접 형성될 수 있다. 게이트 구동부(15)는 표시 패널(10)에서 화소 어레이 바깥의 비 표시영역(즉, 베젤 영역)에 형성되며, 화소 어레이와 동일한 TFT 공정으로 형성될 수 있다.

드라이버 IC(D-IC)(20)는 채널 단자를 통해 표시패널(10)의 데이터라인(140)에 연결된다. 드라이버 IC(D-IC)(20)는 타이밍 제어부(26)와 데이터 구동부(25)를 포함한다.

타이밍 제어부(26)는 호스트 시스템(40)으로부터 입력되는 타이밍 신호들, 예컨대 수직 동기신호(Vsync), 수평 동기신호(Hsync), 도트클럭신호(DCLK) 및 데이터 인에이블신호(DE) 등을 참조로 게이트 구동부(15)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와, 데이터 구동부(25)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 생성할 수 있다.

데이터 타이밍 제어신호(DDC)는 소스 스타트 펄스(Source Start Pulse), 소스 샘플링 클럭(Source Sampling Clock), 및 소스 출력 인에이블신호(Source Output Enable) 등을 포함할 수 있으나 이에 한정되지 않는다. 소스 스타트 펄스는 데이터 구동부(25)의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭은 라이징 또는 폴링 에지에 기준하여 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 소스 출력 인에이블신호는 데이터 구동부(25)의 출력 타이밍을 제어한다.

게이트 타이밍 제어신호(GDC)는 게이트 스타트 펄스(Gate Start Pulse), 게이트 쉬프트 클럭(Gate Shift Clock) 등을 포함할 수 있으나, 이에 한정되지 않는다. 게이트 스타트 펄스는 첫 번째 출력을 생성하는 스테이지에 인가되어 그 스테이지의 동작을 활성화한다. 게이트 쉬프트 클럭은 스테이지들에 공통으로 입력되는 클럭신호로써 게이트 스타트 펄스를 쉬프트시키기 위한 클럭신호이다.

타이밍 제어부(26)는 캘리브레이션 구동을 위한 캘리브레이션 모드, 센싱 구동을 위한 센싱 모드, 및 디스플레이 구동을 위한 디스플레이 모드를 정해진 제어 시퀀스에 따라 제어할 수 있다.

캘리브레이션 모드에서는 ADC의 출력 특성을 나타내는 제1 특성 데이터(C-DATA)를 얻는다. 센싱 모드에서는 화소(PXL)의 전기적 특성을 나타내는 제2 특성 데이터(S-DATA)를 얻는다. 디스플레이 모드에서는 캘리브레이션 모드를 통해 획득한 제1 특성 데이터(C-DATA)와 센싱 모드를 통해 획득한 제2 특성 데이터(S-DATA)를 기초로 화소들(PXL)에 기입될 입력 영상 데이터를 보정하고, 보정된 영상 데이터를 디스플레이용 데이터전압(Vdata-DIS)으로 변환하여 화소들(PXL)에 인가한다.

타이밍 제어부(26)는 디스플레이 구동을 위한 타이밍 제어신호들과 센싱 구동을 위한 타이밍 제어신호들과 캘리브레이션 구동을 위한 타이밍 제어신호들을 서로 다르게 생성할 수 있다. 단 이에 제한되지 않는다. 타이밍 제어부(26)의 제어에 의해, 센싱 구동은 디스플레이 구동 중의 수직 블랭크 기간에서 수행되거나, 또는 디스플레이 구동이 시작되기 전의 파워 온 시퀀스 기간에서 수행되거나, 또는 디스플레이 구동이 끝난 후의 파워 오프 시퀀스 기간에서 수행될 수 있다. 단 이에 제한되지 않으며 센싱 구동은 디스플레이 구동 중의 수직 액티브 기간에서 수행되는 것도 가능하다. 한편, 캘리브레이션 구동은 디스플레이 구동 중의 수직 블랭크 기간에서 수행되거나, 또는 디스플레이 구동이 시작되기 전의 파워 온 시퀀스 기간에서 수행되거나, 또는 디스플레이 구동이 끝난 후의 파워 오프 시퀀스 기간에서 수행될 수 있다. 단 이에 제한되지 않는다.

수직 블랭크 기간은 입력 영상 데이터가 기입되지 않는 기간으로서, 1 프레임분의 입력 영상 데이터가 기입되는 수직 액티브 구간들 사이마다 배치된다. 파워 온 시퀀스 기간은 구동 전원이 온 된 후부터 입력 영상이 표시될 때까지의 과도 기간을 의미한다. 파워 오프 시퀀스 기간은 입력 영상의 표시가 끝난 후부터 구동 전원이 오프 될 때까지의 과도 기간을 의미한다.

타이밍 제어부(26)는 미리 정해진 센싱 프로세스에 따라 센싱 구동을 위한 제반 동작을 제어할 수 있다. 즉, 센싱 구동은 시스템 전원이 인가되고 있는 도중에 표시장치의 화면만 꺼진 상태, 예컨대, 대기모드, 슬립모드, 저전력모드 등에서 수행될 수도 있다. 단 이에 제한되지 않는다.

타이밍 제어부(26)는 미리 정해진 캘리브레이션 프로세스에 따라 캘리브레이션 구동을 위한 제반 동작을 제어할 수 있다. ADC의 특성 변화는 화소(PXL)의 전기적 특성 변화에 비해 상대적으로 느리게 진행되기 때문에, 캘리브레이션 구동은 복수회의 센싱 구동시마다 한번씩 수행될 수 있다.

캘리브레이션 모드에서 획득된 AVC(ADC Variation Compensation) 데이터, 즉 제1 특성 데이터(C-DATA)는 화소(PXL)의 전기적 특성 변화를 보상하기 위한 보상 값에 반영됨으로써, ADC의 출력 편차 등으로 인해 센싱 성능 및 보상 성능이 저하되는 것이 방지될 수 있다.

데이터 구동부(25)는 센싱부(22), 전압 생성부(23), 캘리브레이션부(24), 및 스위칭부(SWC)를 포함한다.

전압 생성부(23)는 디지털 신호를 아날로그 신호로 변환하는 디지털-아날로그 변환기(Digital to Analog converter, 이하 DAC라 함)와 출력 버퍼(미도시)를 구비할 수 있다. 감마 DAC(GMA DAC)는 디스플레이용 데이터전압(Vdata-DIS) 또는 센싱용 데이터전압(Vdata-SEN)을 생성한다.

전압 생성부(23)는 디스플레이 구동시, 감마 DAC를 이용하여 보정 영상 데이터(V-DATA)를 아날로그 감마전압으로 변환하고, 그 변환 결과를 디스플레이용 데이터전압(Vdata-DIS)으로서 데이터라인들(140)에 공급한다. 디스플레이 구동시, 데이터라인들(140)에 공급된 디스플레이용 데이터전압(Vdata-DIS)은 디스플레이용 제1 및 제2 게이트신호(미도시)의 턴 온 타이밍에 동기하여 화소들(PXL)에 인가된다. 디스플레이용 데이터전압(Vdata-DIS)에 의해 화소들(PXL)에 포함된 구동 TFT의 게이트-소스 간 전압이 프로그래밍되며, 구동 TFT의 게이트-소스 간 전압에 따라 구동 TFT에 흐르는 구동 전류가 결정된다.

전압 생성부(23)는 센싱 구동시, 감마 DAC를 이용하여 미리 설정된 센싱용 데이터전압(Vdata-SEN)을 생성하여 데이터라인들(140)에 공급한다. 센싱 구동시, 데이터라인들(140)에 공급된 센싱용 데이터전압(Vdata-SEN)은 센싱용 제1 및 제2 게이트신호(SCAN1,SCAN2)의 턴 온 타이밍에 동기하여 화소들(PXL)에 인가된다. 센싱용 데이터전압(Vdata-SEN)에 의해 화소들(PXL)에 포함된 구동 TFT의 게이트-소스 간 전압이 프로그래밍되며, 구동 TFT의 게이트-소스 간 전압에 따라 구동 TFT에 흐르는 구동 전류가 결정된다.

캘리브레이션부(24)는 캘리브레이션 구동시, 복수 비트의 콘트롤이 가능한 다단 구성의 전류 미러(Current Mirror)를 이용하여 정해진 센싱 범위의 캘리브레이션 전류를 생성하고, 그 캘리브레이션 전류를 복수의 센싱부(22)에 공급한다. 캘리브레이션부(24)는 기준 전류를 생성하는 기준 전류원과, 기준 전류를 분주하여 캘리브레이션 전류를 생성하기 위한 다단 구성의 전류 미러부 등을 포함할 수 있다. 캘리브레이션부(24)는 드라이버 IC(D-IC)(20) 내에 단수개 있을 수 있으며, 복수개의 센싱부(22)에 연결될 수 있다.

캘리브레이션용 전압을 드라이버 IC(20) 내부에 있는 캘리브레이션부(24)를이용하여 생성 및 공급하면, 별도의 외부 전류 소스 미터(Current Source Meter)로부터 드라이버 IC(20)에 공급하는 경우에 비해 신호 배선수와 회로 면적 등을 줄일 수 있다. 또한, 신호 딜레이가 획기적으로 줄어들기 때문에, ADC의 출력 특성을 정확히 센싱할 수 있는 이점이 있다.

화소들(PXL)은 도 3과 같이 구현될 수 있다. 도 3을 참조하면, 화소 어레이를 구성하는 화소들(PXL) 각각은, OLED, 구동 TFT(Thin Film Transistor)(DT), 스토리지 커패시터(Cst), 제1 스위치 TFT(ST1), 및 제2 스위치 TFT(ST2)를 구비할 수 있다. TFT들은 PMOS로 구현될 수 있다. 다만, 도 3의 화소 구성은 일 예시에 불과하며, 본 발명의 기술적 사상은 화소 구조에 제한되지 않음에 주의하여야 한다. 본 발명의 기술적 사상은 NMOS의 화소 구조, 및 PMOS와 NMOS가 혼합된 하이브리드 형태의 화소 구조에도 적용될 수 있다.

도 3에서, 제1 게이트신호(SCAN1)는 센싱용 제1 게이트신호 또는 디스플레이용 제1 게이트신호이고, 제2 게이트신호(SCAN2)는 센싱용 제2 게이트신호 또는 디스플레이용 제2 게이트신호일 수 있다. 그리고, 전압 생성부(23)에서 데이터라인(140)으로 공급되는 데이터전압(Vdata)은 센싱용 데이터전압(Vdata-SEN) 또는 디스플레이용 데이터전압(Vdata-DIS)일 수 있다.

OLED는 구동 TFT(DT)로부터 입력되는 구동 전류에 따라 발광하는 발광 소자이다. OLED는 애노드전극, 캐소드전극, 및 애노드전극과 캐소드전극 사이에 위치하는 유기화합물층을 포함한다. 애노드전극은 구동 TFT(DT)의 드레인 전극인 제2 노드(N2)에 접속된다. 캐소드전극은 저전위 구동전압(VSS)의 입력단에 접속된다. OLED의 발광량에 따라 해당 화소(PXL)에 표시되는 영상의 계조값이 결정된다.

구동 TFT(DT)는 게이트-소스 간 전압(Vgs)에 따라 OLED에 입력되는 구동 전류를 제어하는 구동 소자이다. 구동 TFT(DT)는 제1 노드(N1)에 접속된 게이트전극, 고전위 구동전압(VDD)의 입력단에 접속된 소스전극, 및 제2 노드(N2)에 접속된 드레인전극을 구비한다. 구동 TFT(DT)의 게이트-소스 간 전압(Vgs)은 고전위 구동전압(VDD)과 제1 노드(N1) 전압 간의 차 전압이다.

스토리지 커패시터(Cst)는 고전위 구동전압(VDD)과 제1 노드(N1) 사이에 접속된다. 스토리지 커패시터(Cst)는 구동 TFT(DT)의 게이트-소스 간 전압(Vgs)을 정해진 시간 동안 유지한다.

제1 스위치 TFT(ST1)는 제1 게이트신호(SCAN1)에 응답하여 데이터라인(140) 상의 데이터전압(Vdata)을 제1 노드(N1)에 인가한다. 제1 스위치 TFT(ST1)는 제1 게이트라인(150A)에 접속된 게이트전극, 데이터라인(140)에 접속된 소스전극, 및 제1 노드(N1)에 접속된 드레인전극을 구비한다.

제2 스위치 TFT(ST2)는 제2 게이트신호(SCAN2)에 응답하여 제2 노드(N2)와 데이터라인(140) 간의 전류 흐름을 스위칭한다. 제2 스위치 TFT(ST2)는 제2 게이트라인(150B)에 접속된 게이트전극, 데이터라인(140)에 접속된 드레인전극, 및 제2 노드(N2)에 접속된 소스전극을 구비한다. 제2 스위치 TFT(ST2)가 턴 온 되면 제2 노드(N2)와 센서(21)가 전기적으로 접속된다.

센싱 구동은 도 4와 같이, 프로그래밍 기간(Tp)과 센싱 기간(Ts)을 포함하여이루어질 수 있다. 프로그래밍 기간(Tp) 동안 제1 게이트신호(SCAN1)의 턴 온 타이밍 및 제2 게이트신호(SCAN2)의 턴 오프 타이밍에 동기하여 데이터전압(Vdata)이 화소(PXL)의 제1 노드(N1)에 인가된다. 이때, 구동 TFT(DT)의 게이트-소스 간 전압(Vgs)은 문턱전압보다 높으므로 구동 TFT(DT)는 턴 온 되고, 구동 전류가 흐른다. 센싱 기간(Ts) 동안 제1 게이트신호(SCAN1)의 턴 오프 타이밍 및 제2 게이트신호(SCAN2)의 턴 온 타이밍에 동기하여, 구동 TFT(DT)에 흐르는 구동전류가 제2 스위치 TFT(ST2)와 데이터라인(140)과 스위칭부(SWC)를 경유하여 센싱부(22)에 입력된다.

센싱부(22)는 센싱 모드와 캘리브레이션 모드에서 동작하는 센서(21)와 ADC를 포함한다.

센서(21)는 센싱 구동시, 제1 게이트신호(SCAN1)의 턴 오프 타이밍 및 제2 게이트신호(SCAN2)의 턴 온 타이밍에 동기하여, 화소들(PXL)의 전기적 특성, 예컨대, 화소들(PXL)에 포함된 구동 TFT 및/또는 OLED의 전기적 특성을 데이터라인들(140)과 스위칭부(SWC)를 통해 입력받아 센싱할 수 있다. 한편, 센서(21)는 캘리브레이션 구동시, 캘리브레이션부(24)로부터 캘리브레이션 전압을 입력받아 샘플링할 수 있다.

이러한 센서(21)는 도 2에 도시된 바와 같이, 센싱 유닛(SUT)과, 센싱 유닛(SUT)의 출력을 샘플링하는 샘플 앤 홀드부(SHA)를 포함할 수 있다.

센싱 유닛(SUT)은 센싱 구동시 화소(PXL)의 구동 TFT에 흐르는 구동 전류를 직접 센싱할 수 있는 전류 센싱형으로 구현될 수 있다. 전류 센싱형 센싱 유닛(SUT)은 캘리브레이션 구동시 캘리브레이션 전류를 센싱한다. 샘플 앤 홀드부(SHA)는 센싱 유닛(SUT)의 출력을 샘플링하고, 샘플링된 결과를 ADC에 공급한다.

ADC는 캘리브레이션 구동시 샘플 앤 홀드부(SHA)로부터 입력되는 아날로그 샘플링 신호를 디지털 신호로 변환하여 ADC의 출력 특성을 나타내는 제1 특성 데이터(C-DATA)를 출력한다. ADC는 센싱 구동시 샘플 앤 홀드부(SHA)로부터 입력되는 아날로그 샘플링 신호를 디지털 신호로 변환하여 화소(P)의 전기적 특성을 나타내는 제2 특성 데이터(S-DATA)를 출력한다.

ADC는 플래시 타입의 ADC, 트래킹(tracking) 기법을 이용한 ADC, 연속 근사 레지스터 타입(Successive Approximation Register type)의 ADC 등으로 구현될 수 있다. ADC는 캘리브레이션 구동시에 얻어진 제1 특성 데이터(C-DATA)를 저장 메모리(50)에 공급한다. ADC는 센싱 구동시에 얻어진 제2 특성 데이터(S-DATA)를 저장 메모리(50)에 공급한다.

스위칭부(SWC)는 캘리브레이션 모드, 센싱 모드 및 디스플레이 모드에서 서로 다르게 동작되며, 전압 생성부(23)와 센서(21)에 연결됨과 아울러 채널 단자를 통해 화소(PXL)에 연결된다.

저장 메모리(50)는 제1 특성 데이터(C-DATA)와 제2 특성 데이터(S-DATA)를 저장한다. 저장 메모리(50)는 플래시 메모리로 구현될 수 있으나, 이에 한정되지 않는다.

보상 IC(30)는 디스플레이 구동을 위해, 저장 메모리(50)로부터 읽어들인 제1 특성 데이터(C-DATA)와 제2 특성 데이터(S-DATA)를 기반으로 각 화소 별로 오프셋(Offset)과 게인(Gain)을 연산하고, 연산된 오프셋과 게인에 따라 화소들(PXL)에 입력될 디지털 영상 데이터를 변조(또는 보정)하고, 변조된 디지털 영상 데이터(V-DATA)를 드라이버 IC(20)에 공급한다. 이를 위해, 보상 IC(30)는 보상부(31)와 보상 메모리(32)를 포함할 수 있다.

보상 메모리(32)는 저장 메모리(50)로부터 읽어들인 제1 특성 데이터(C-DATA)와 제2 특성 데이터(S-DATA)를 보상부(31)에 전달한다. 보상 메모리(32)는 RAM(Random Access Memory), 예컨대 DDR SDRAM(Double Date Rate Synchronous Dynamic RAM)일 수 있으나, 이에 한정되지 않는다.

보상부(31)는 도 5 내지 도 6c와 같이, 다수회의 센싱을 통해 얻어진 한 개의 평균 전류(I)-전압(V) 곡선을 기반으로, 해당 화소의 I-V 곡선이 평균 I-V 곡선에 일치되도록 보상하는 보상 알고리즘을 포함할 수 있다.

구체적으로, 보상부(31)는 도 5 및 도 6a와 같이 복수 계조(예컨대, A~F 포함 총 7 계조)에 대한 센싱 결과에, 공지의 최소자승법[最小自乘法, least square method]을 적용하여 평균 I-V 곡선에 대응되는 하기 수학식 2를 도출한다(S1).

수학식 2에서, "a"는 구동 TFT의 전자 이동도이고, "b"는 구동 TFT의 문턱전압이며, "c"는 구동 TFT의 물리적 특성치를 나타낸다.

보상부(31)는 도 5 및 도 6b와 같이 2 포인트에서 측정된 전류값(I1,I2)과 계조값(X,Y 계조)(즉, 데이터전압값(Vdata1,Vdata2))을 기준으로 해당 화소(PXL)의 파라미터값인 a'값, 및 b'값을 계산한다(S2).

보상부(31)는 상기 수학식 3에서, 2차 방정식을 이용하여 해당 화소(PXL)의 파라미터값인 a'값, 및 b'값을 산출할 수 있다.

보상부(31)는 도 5 및 도 6c와 같이 해당 화소의 I-V 곡선이 평균 I-V 곡선에 일치되도록 하기 위한 오프셋(Offset)과 게인(Gain)을 연산할 수 있다(S3). 보상이 완료된 오프셋(Offset)과 게인(Gain)은 하기 수학식 4와 같다. 수학식 4에서, "Vcomp"는 디지털 레벨의 보상 전압을 지시한다.

보상부(31)는 보상 전압(Vcomp)에 대응되도록 해당 화소(PXL)에 입력될 디지털 영상 데이터를 보정한다(S4).

호스트 시스템(40)은 표시패널(10)의 화소들(PXL)에 입력될 디지털 영상 데이터를 보상 IC(30)에 공급할 수 있다. 호스트 시스템(40)은 디지털 밝기 정보와 같은 유저 입력 정보를 보상 IC(30)에 더 공급할 수 있다. 호스트 시스템(40)은 어플리케이션 프로세서(Application Processor)로 구현될 수도 있다.

도 7 내지 도 9는 외부 보상 모듈의 다양한 구현 예들을 보여주는 도면들이다.

도 7을 참조하면, 본 발명의 전계발광 표시장치는 외부 보상 모듈을 구현하기 위해, 칩 온 필름(Chip On Film, COF)에 실장된 드라이버 IC(D-IC)(20)와, 연성 인쇄기판(Flexible Printed Circuit Board, FPCB)에 실장된 저장 메모리(50) 및 전원 IC(P-IC)(60)와, 시스템 인쇄기판(System Printed Circuit Board, SPCB)에 실장된 호스트 시스템(40)을 구비할 수 있다.

드라이버 IC(D-IC)(20)는 타이밍 제어부(26), 센싱부(22) 및 전압 생성부(23) 외에도 보상부(32)와 보상 메모리(32)를 더 포함할 수 있다. 아울러, 도면에 도시되어 있지 않지만, 드라이버 IC(D-IC)(20)는 캘리브레이션부(24)를 포함할 수 있다. 이 외부 보상 모듈은 드라이버 IC(D-IC)(20)와 보상 IC(도 1의 '30')가 1칩화 된 것이다. 전원 IC(P-IC)(60)는 이 외부 보상 모듈을 동작시키는 데 필요한 각종 구동전원을 생성한다.

도 8을 참조하면, 본 발명의 유기발광 표시장치는 외부 보상 모듈을 구현하기 위해, 칩 온 필름(COF)에 실장된 드라이버 IC(D-IC)(20)와, 연성 인쇄기판(FPCB)에 실장된 저장 메모리(50) 및 전원 IC(P-IC)(60)와, 시스템 인쇄기판(SPCB)에 실장된 호스트 시스템(40)을 구비할 수 있다.

도 8의 외부 보상 모듈은, 보상부(31)와 보상 메모리(32)를 드라이버 IC(D-IC)(20)에 탑재하지 않고 호스트 시스템(40)에 탑재하는 점에서 도 7과 다르다. 도 8의 외부 보상 모듈은, 보상 IC(도 1의 '30')가 호스트 시스템(40)에 통합된 것으로, 드라이버 IC(D-IC)(20)의 구성을 간소화할 수 있다는 점에서 의미가 있다.

도 9를 참조하면, 본 발명의 유기발광 표시장치는 외부 보상 모듈을 구현하기 위해, 칩 온 필름(COF)에 실장된 드라이버 IC(D-IC)(20)와, 연성 인쇄기판(FPCB)에 실장된 저장 메모리(50), 보상 IC(30), 보상 메모리(32) 및 전원 IC(P-IC)(60)와, 시스템 인쇄기판(SPCB)에 실장된 호스트 시스템(40)을 구비할 수 있다.

도 9의 외부 보상 모듈은, 드라이버 IC(20)에 전압 생성부(23)와 센서(21)와 캘리브레이션부(24)만을 실장하여 드라이버 IC(20)의 구성을 더욱 간소화하고, 타이밍 제어부(31)와 보상부(32)는 별도로 제작된 보상 IC(30)에 실장하는 점에서 차이가 있다. 그리고, 보상 IC(30), 저장 메모리(50), 보상 메모리(32)를 연성 인쇄기판(FPCB)에 함께 실장함으로써, 보상값의 업 로딩 및 다운 로딩 동작을 용이하게 할 수 있는 이점이 있다.

도 10a 내지 도 10d는 외부 보상용 드라이버 집적회로의 다양한 구현예들을 보여주는 도면이다.

ADC는 드라이버 IC(20) 내에 한개 또는 복수개 실장될 수 있다. 다시 말해, 도 10a 내지 도 10d와 같이, ADC에는 센서(21)가 적어도 하나 이상씩 접속될 수 있다. 예를 들어, 도 10a와 같이 ADC마다 센서(21)가 8개씩 접속될 수 있고, 도 10b와 같이 ADC마다 센서(21)가 4개씩 접속될 수 있고, 도 10c와 같이 ADC마다 센서(21)가 2개씩 접속될 수 있고, 도 10d와 같이 ADC마다 센서(21)가 1개씩 접속될 수 있다. 도 10a 내지 도 10c의 경우, 복수개의 센서(21)와 ADC 사이에는 먹스 스위치(미도시)가 더 접속되어, 센서(21)로부터 입력되는 신호를 순차적으로 ADC에 공급할 수 있다.

ADC의 샘플링 속도와 센싱의 정확도는 트레이드 오프(Trade-off) 관계에 있다. 드라이버 IC(20) 내에 실장되는 ADC 개수를 늘릴수록 하나의 ADC가 처리해야할 센싱 데이터의 개수가 줄어들므로, ADC의 샘플링 속도를 늦출 수 있고, 그에 따라 센싱의 정확도를 높일 수 있다. 다만, ADC 개수가 늘어나면 드라이버 IC(20) 내에서 ADC가 차지하는 면적이 증가할 수 있다. ADC 개수는 표시장치의 모델 및 스펙 등에 따라 적절하게 설계될 수 있다.

한편, 도 10a 내지 도 10d를 참조하면, 센싱 채널 단자(SCH) 각각에는 센서(21)가 적어도 하나 이상씩 전기적으로 연결될 수 있다. 도면에는 센싱 채널 단자(SCH) 1개 당 센서(21)가 1개씩 연결되는 것으로 도시되어 있지만, 센싱 채널 단자(SCH) 1개 당 복수개의 센서(21)가 연결될 수 있다. 센싱 채널 단자(SCH) 1개 당 복수개의 센서(21)가 연결되는 경우에는 드라이버 IC(20)의 센싱 채널 단자(SCH) 개수를 줄일 수 있어, 드라이버 IC(20)의 회로 구성을 간소화할 수 있는 이점이 있다. 한편, 센싱 채널 단자(SCH)와 센서(21) 사이에는 스위칭부가 접속되지만, 도 10a 내지 도 10d에는 도시되어 있지 않다.

한편, 도 10a 내지 도 10d를 참조하면, 센싱 채널 단자(SCH) 각각에는 캘리브레이션부(24)가 공통으로 연결될 수 있다. 캘리브레이션부(24)는 복수의 센싱 채널 단자(SCH)를 통해 각 센서(21)에 캘리브레이션용 전류를 개별적으로 공급한다.

도 11은 본 발명의 일 실시예에 따른 캘리브레이션부를 포함한 외부 보상용 드라이버 집적회로의 구성을 보여주는 도면이다. 도 12는 도 11의 외부 보상용 드라이버 집적회로에서 전류 센싱 모드 및 캘리브레이션 모드에 대한 스위치들의 동작 상태를 보여주는 도면이다. 도 13은 도 12의 전류 센싱 모드에서 센싱 유닛의 등가 회로도이다. 그리고, 도 14는 도 12의 캘리브레이션 모드에서 센싱 유닛의 등가 회로도이다.

도 11을 참조하면, 본 발명의 일 실시예에 따른 외부 보상용 드라이버 IC(20)는 센싱부(22), 전압 생성부(23), 캘리브레이션부(24), 및 스위칭부(SWC)를 포함할 수 있다. 센싱부(22)는 센싱 유닛(SUT)과 샘플 앤 홀드부(SHA)로 구성된 센서(21)와 ADC를 포함한다.

전압 생성부(23)의 감마 DAC는 버퍼(BUF)를 통해 스위칭부(SWC)에 연결된다. 감마 DAC는 디스플레이용 데이터전압(Vdata-DIS)과 센싱용 데이터전압(Vdata-SEN)을 생성하여 버퍼(BUF)에 공급한다. 버퍼(BUF)는 감마 DAC로부터 공급받은 데이터전압(Vdata-DIS, Vdata-SEN)을 안정화시킨 후 스위칭부(SWC)에 출력한다.

스위칭부(SWC)는 전압 생성부(23), 화소(PXL), 및 센싱부(22) 사이에 접속되어, 전압 생성부(23)와 화소(PXL) 사이의 신호 흐름과, 화소(PXL)와 센싱부(22) 사이의 신호 흐름을 제어한다. 스위칭부(SWC)는 전압 생성부(23)와 화소(PXL) 사이에 접속된 제1 스위치(SW1)와, 화소(PXL)와 센싱부(22)의 센싱 채널 단자(SCH) 사이에 접속된 제2 스위치(SW2)를 포함한다. 도 12와 같이 센싱 모드에서 제1 스위치(SW1)와 제2 스위치(SW2)는 서로 반대로 온/오프되고, 캘리브레이션 모드에서 제1 스위치(SW1)와 제2 스위치(SW2)는 모두 턴 오프 된다.

캘리브레이션부(24)는 복수 비트의 콘트롤이 가능한 다단 구성의 전류 미러를 포함하여 미리 정해진 센싱 범위의 캘리브레이션 전류를 생성한다. 캘리브레이션 전류는 미리 정해진 대표 계조들에 대응하여 복수 계조의 전류들로 구현될 수 있다. 각 센싱부(22)에 복수 계조의 전류들을 인가하여 복수차의 캘리브레이션 모드를 수행하면, ADC의 출력 특성을 보다 정확히 센싱할 수 있는 이점이 있다.

캘리브레이션부(24)는 복수의 센싱 채널 단자(SCH)를 통해 복수의 센서(21)에 공통으로 연결될 수 있다. 즉, 드라이버 IC(20) 내에서 하나의 캘리브레이션부(24)가 복수의 센싱부(22)에 연결될 수 있다. 따라서, 캘리브레이션부(24)에서 센싱부(22)에 직접 인가되는 캘리브레이션 전류는, 감마 DAC들 간의 출력 편차와 무관한 값이 될 수 있고, 그에 따라 ADC의 출력 특성이 보다 정확히 센싱될 수 있다.

캘리브레이션부(24)는 기준 전류원(IR), 제1 기준 스위치(A1), 제1 전류 미러부(MIR1), 제2 기준 스위치(A2), 제2 전류 미러부(MIR2), 제3 기준 스위치(A3), 제3 전류 미러부(MIR3), 및 캘리브레이션 스위치들(CSW1~CSW3,...)을 포함한다. 그리고, 캘리브레이션부(24)는 제1 분주 제어부(CON1)와 제2 분주 제어부(CON2)를 더 포함한다.

기준 전류원(IR)은 기준 전류(Ir)를 생성한다. 기준 전류원(IR)은 온도 변화에 상관없이 일정 레벨의 기준 전류(Ir)를 생성할 수 있는 BGR(Band Gap Reference)일 수 있으나, 그에 한정되지 않는다.

제1 기준 스위치(A1)에는 기준 전류(Ir)가 흐른다. 제1 기준 스위치(A1)의 게이트전극과 드레인전극은 기준 전류원(IR)의 출력단에 공통 접속되고, 제1 기준 스위치(A1)의 소스전극은 기저 전압원(GND)에 접속된다.

제1 전류 미러부(MIR1)는 기준 전류(Ir)를 분주(Demultiply)하여 제1 싱크 전류(Is)를 생성한다. 이를 위해, 제1 전류 미러부(MIR1)는 제1 기준 스위치(A1)와 게이트전극을 공유하는 복수의 제1 미러 스위치들(A11~A14,...)을 포함한다. 제1 미러 스위치들(A11~A14,...)은 제1 기준 스위치(A1)와 비교하여 채널 사이즈가 더 작을 수 있다. 다양한 분주비를 구현하기 위해, 제1 미러 스위치들(A11~A14,...)의 채널 사이즈는 다양하게 설계될 수 있다.

예를 들어, 제1 미러 스위치(A11)의 채널 사이즈를 제1 기준 스위치(A1)의 채널 사이즈에 비해 1/2로 설계하면, 제1 미러 스위치(A11)를 통해 흐르는 전류는 Ir/2이 된다. 제1 미러 스위치(A12)의 채널 사이즈를 제1 기준 스위치(A1)의 채널 사이즈에 비해 1/4로 설계하면, 제1 미러 스위치(A12)를 통해 흐르는 전류는 Ir/4이 된다. 제1 미러 스위치(A13)의 채널 사이즈를 제1 기준 스위치(A1)의 채널 사이즈에 비해 1/8로 설계하면, 제1 미러 스위치(A13)를 통해 흐르는 전류는 Ir/8이 된다. 그리고, 제1 미러 스위치(A14)의 채널 사이즈를 제1 기준 스위치(A1)의 채널 사이즈에 비해 1/16로 설계하면, 제1 미러 스위치(A14)를 통해 흐르는 전류는 Ir/16이 된다.

제1 미러 스위치들(A11~A14,...)을 통해 흐르는 전류의 합이 제1 싱크 전류(Is)가 된다.

제1 분주 제어부(CON1)는 제2 기준 스위치(A2)와 제1 전류 미러부(MIR1) 사이에 접속된 복수의 제1 콘트롤 스위치들(C11~C14,...)을 포함한다. 제1 콘트롤 스위치들(C11~C14,...)은 제1 콘트롤 데이터(Cdata1)에 따라 스위칭됨으로써 제1 싱크 전류(Is)의 크기, 즉 제1 전류 미러부(MIR1)에 따른 분주비를 제어한다. 예컨대, 제1 콘트롤 데이터(Cdata1)에 따라 제1 콘트롤 스위치들(C11~C14,...) 중에서 C11과 C13이 턴 온 되는 경우, 제1 싱크 전류(Is)의 크기는 5Ir/8이 되고, 제1 전류 미러부(MIR1)에 따른 분주비는 1:5/8가 된다. 제1 콘트롤 데이터(Cdata1)는 타이밍 제어부, 또는 호스트 시스템에서 인가될 수 있다.

제2 기준 스위치(A2)에는 제1 싱크 전류(Is)가 흐른다. 제2 기준 스위치(A2)의 게이트전극과 드레인전극은 제1 분주 제어부(CON1)에 공통 접속되고, 제2 기준 스위치(A2)의 소스전극은 고전위 전압원(VD)에 접속된다.

제2 전류 미러부(MIR2)는 제1 싱크 전류(Is)를 분주하여 제2 싱크 전류(Ix)를 생성한다. 이를 위해, 제2 전류 미러부(MIR2)는 제2 기준 스위치(A2)와 게이트전극을 공유하는 복수의 제2 미러 스위치들(A21~A24,...)을 포함한다. 제2 미러 스위치들(A21~A24,...)은 제2 기준 스위치(A2)와 비교하여 채널 사이즈가 더 작을 수 있다. 다양한 분주비를 구현하기 위해, 제2 미러 스위치들(A21~A24,...)의 채널 사이즈는 다양하게 설계될 수 있다.

예를 들어, 제2 미러 스위치(A21)의 채널 사이즈를 제2 기준 스위치(A2)의 채널 사이즈에 비해 1/2로 설계하면, 제2 미러 스위치(A21)를 통해 흐르는 전류는 Is/2가 된다. 제2 미러 스위치(A22)의 채널 사이즈를 제2 기준 스위치(A2)의 채널 사이즈에 비해 1/4로 설계하면, 제2 미러 스위치(A22)를 통해 흐르는 전류는 Is/4가 된다. 제2 미러 스위치(A23)의 채널 사이즈를 제2 기준 스위치(A2)의 채널 사이즈에 비해 1/8로 설계하면, 제2 미러 스위치(A23)를 통해 흐르는 전류는 Is/8가 된다. 그리고, 제2 미러 스위치(A24)의 채널 사이즈를 제2 기준 스위치(A2)의 채널 사이즈에 비해 1/16로 설계하면, 제2 미러 스위치(A24)를 통해 흐르는 전류는 Is/16가 된다.

제2 미러 스위치들(A21~A24,...)을 통해 흐르는 전류의 합이 제2 싱크 전류(Ix)가 된다.

제2 분주 제어부(CON2)는 제2 전류 미러부(MIR2)와 제3 기준 스위치(A3) 사이에 접속된 복수의 제2 콘트롤 스위치들(C21~C24,...)을 포함한다. 제2 콘트롤 스위치들(C21~C24,...)은 제2 콘트롤 데이터(Cdata2)에 따라 스위칭됨으로써 제2 싱크 전류(Ix)의 크기, 즉 제2 전류 미러부(MIR2)에 따른 분주비를 제어한다. 예컨대, 제2 콘트롤 데이터(Cdata2)에 따라 제2 콘트롤 스위치들(C21~C24,...) 중에서 C21 내지 C24가 턴 온 되는 경우, 제2 싱크 전류(Ix)의 크기는 15Is/16가 되고, 제2 전류 미러부(MIR2)에 따른 분주비는 1:15/16가 된다. 제2 콘트롤 데이터(Cdata2)는 타이밍 제어부, 또는 호스트 시스템에서 인가될 수 있다.

제3 기준 스위치(A3)에는 제2 싱크 전류(Ix)가 흐른다. 제3 기준 스위치(A3)의 게이트전극과 드레인전극은 제2 분주 제어부(CON2)에 공통 접속되고, 제3 기준 스위치(A3)의 소스전극은 기저 전압원(GND)에 접속된다.

제3 전류 미러부(MIR3)는 제2 싱크 전류(Ix)를 분주하여 캘리브레이션 전류(Ic)를 생성한다. 이를 위해, 제3 전류 미러부(MIR3)는 제3 기준 스위치(A3)와 게이트전극을 공유하는 복수의 제3 미러 스위치들(A31~A33,...)을 포함한다. 제3 미러 스위치들(A31~A33,...)은 제2 기준 스위치(A2)와 비교하여 채널 사이즈가 더 작을 수 있다. 센싱의 정확성 및 신뢰성을 고려할 때, 캘리브레이션 전류(Ic)는 복수의 센싱부(22)에 동일한 크기로 인가되는 것이 바람직하다. 따라서, 제3 미러 스위치들(A31~A33,...)의 채널 사이즈는 동일하게 설계될 수 있다.

캘리브레이션 스위치들(CSW1~CSW3,...)은 제3 전류 미러부(MIR3)와 복수의 센싱 채널 단자(SCH) 사이에 연결된다. 캘리브레이션 스위치들(CSW1~CSW3,...)은 도 12와 같이 캘리브레이션 모드에서 턴 온 되고, 센싱 모드에서 턴 오프 된다.

한편, 캘리브레이션부(24)를 구성하는 스위치들은 안정적으로 캘리브레이션 전류(Ic)가 생성될 수 있도록 NMOS 스위치들과 PMOS 스위치들로 구현될 수 있다. 일 예로서, 제1 기준 스위치(A1), 제1 미러 스위치들(A11~A14,...), 제1 콘트롤 스위치들(C11~C14,...), 제3 기준 스위치(A3), 및 제3 미러 스위치들(A31~A33,...)은 NMOS 스위치들로 구현되고, 제2 기준 스위치(A2), 제2 미러 스위치들(A21~A24,...), 및 제2 콘트롤 스위치들(C11~C14,...)은 PMOS 스위치들로 구현될 수 있다.

센서(21)는 전류 센싱형의 센싱 유닛(SUT)을 포함할 수 있다. 센싱 유닛(SUT)은 복수의 센싱 스위치들의 스위칭 동작에 따라 전류 센싱 회로로 동작할 수 있다. 다시 말해, 센싱 유닛(SUT)은 센싱 모드에서 화소(PXL)에 흐르는 구동 전류를 센싱할 수 있는 전류 적분기로 동작할 수 있고, 캘리브레이션 모드에서 캘리브레이션 전류를 센싱할 수 있는 전류 적분기로 동작할 수 있다.

센싱 모드에서 센싱 유닛(SUT)은 전류 적분기로 동작한다. 센싱 유닛(SUT)은 화소들(PXL)에 흐르는 구동 전류를 전압으로 변환하고, 이 전압을 샘플 앤 홀드(SHA)에 공급한다. 샘플 앤 홀드(SHA)는 센싱 유닛(SUT)으로부터 입력되는 전압을 샘플링하고, 샘플링된 전압을 아날로그 센싱 데이터로서 ADC에 공급한다. ADC는 아날로그 센싱 데이터를 화소(PXL)의 전기적 특성을 나타내는 제2 특성 데이터(S-DATA)로 변환하여 보상 IC(30)에 전송한다. 그러면, 보상 IC(30)는 제2 특성 데이터(S-DATA)를 통해 화소에 흐르는 구동 전류의 크기를 판단할 수 있다.

한편, 센싱 유닛(SUT)이 전류 적분기로 동작되는 경우, 앰프(AMP)의 비 반전 입력단에는 외부로부터 기준전압(Vref)이 인가될 수 있다. 기준전압(Vref)은 전압 생성부(23)의 감마 DAC으로부터 공급받을 수도 있다.

센싱 유닛(SUT)을 전류 적분기로 구현하면, 센싱 속도가 빠르고 미세 전류를 센싱할 수 있는 장점이 있다. 구체적으로, 전류 적분기에 포함되는 피드백 커패시터(C1)의 커패시턴스는 데이터 라인(140)에 존재하는 기생 커패시턴스에 비해 획기적으로 작기 때문에, 센싱 가능한 적분값 수준까지 구동 전류를 센싱하는 데 소요되는 시간이, 데이터 라인(140)에 충전된 전압을 센싱하는 것에 비해 획기적으로 짧아진다. 또한, 전류 적분기에 포함되는 피드백 커패시터(C1)는 센싱 라인(150)의 기생 커패시터와 달리, 표시 부하에 따라 저장값이 변동되지 않고, 캘리브레이션이 용이한 장점이 있다.

캘리브레이션 모드에서, 센싱 유닛(SUT)은 전류 적분기로 동작한다. 캘리브레이션 모드에서, 센싱 유닛(SUT)에 포함된 앰프(AMP)의 옵셋뿐만 아니라 피드백 커패시터(Cf)의 특성도 센싱되어, ADC의 출력 특성을 나타내는 제1 특성 데이터(C-DATA)에 반영된다. 앰프에 있어서 부정합(mismatch) 및 프로세스 다양성(process variation) 등으로 인해 기준 레벨이 달라지는 데, 이를 옵셋이라 한다.

캘리브레이션 모드에서, ADC 출력에는 센싱 유닛(SUT)의 옵셋값과 피드백 커패시터 특성값, 및 ADC의 옵셋값 등이 포함될 수 있다. 캘리브레이션 모드에서 도출 및 저장되는 제1 특성 데이터(C-DATA)는 옵셋 편차들과 피드백 커패시터의 특성 편차를 보상하기 위한 것이다.

이러한 센싱 유닛(SUT)은, 도 11과 같이 앰프(AMP)와, 센싱 스위치(SS) 및 피드백 커패시터(Cf)를 포함할 수 있다

앰프(AMP)는 비 반전(+) 입력단(1), 반전(-) 입력단(2), 및 출력단(3)을 갖는다. 앰프(AMP)의 비 반전(+) 입력단(1)에는 기준전압(Vref)이 인가된다. 앰프(AMP)의 반전(-) 입력단(2)은 센싱 채널 단자(SCH)에 접속되고, 앰프(AMP)의 출력단(3)은 샘플 앤 홀드부(SHA)의 입력단에 접속된다.

센싱 스위치(SS)와 피드백 커패시터(Cf)는 앰프(AMP)의 반전(-) 입력단(2)과 출력단(3) 사이에 병렬로 접속된다.

도 12 및 도 13과 같이, 센싱 모드는 전압 생성부(23)에서 화소(PXL)로 센싱용 데이터전압(Vdata-SEN)이 인가되는 제1 구간과, 센싱 유닛(SUT)이 전류 적분기로 동작하여 화소(PXL)에 흐르는 구동 전류를 센싱하는 제2 구간을 포함할 수 있다.

제1 구간에서, 스위칭부(SWC)를 구성하는 제1 및 제2 스위치(SW1,SW2)는 각각 턴 온 및 턴 오프 된다. 그리고, 제1 구간에서, 센싱 스위치(SS)는 턴 온 되어 앰프의 반전(-) 입력단과 출력단을 쇼트시켜 피드백 커패시터(Cf)에 저장된 전하를 방전시킨다.

제2 구간에서, 스위칭부(SWC)를 구성하는 제1 및 제2 스위치(SW1,SW2)는 각각 턴 오프 및 턴 온 된다. 그리고, 제2 구간에서 센싱 스위치(SS)는 턴 오프 된다. 한편, 센싱 모드에서 캘리브레이션 스위치(CSW)는 턴 오프 된다.

그 결과, 센싱용 데이터전압(Vdata-SEN)에 대응하여 화소(PXL)에 흐르는 구동 전류가 센싱 채널(SCH)을 통해 센싱 유닛(SUT)에 인가되고, 센싱 유닛(SUT)의 피드백 커패시터(Cf)에 누적되면서 전압으로 변환된 후, 샘플 앤 홀드부(SHA)로 출력된다.

도 12 및 도 14와 같이, 캘리브레이션 모드는 피드백 커패시터(Cf)에 저장된 전하를 방전하는 제1 구간과, 센싱 유닛(SUT)이 전류 적분기로 동작하여 캘리브레이션부(24)로부터 출력되는 캘리브레이션 전류를 센싱하는 제2 구간을 포함할 수 있다.

제1 구간에서 센싱 스위치(SS)는 턴 온 되어 앰프의 반전(-) 입력단과 출력단을 쇼트시켜 피드백 커패시터(Cf)에 저장된 전하를 방전한다. 제2 구간에서 센싱 스위치(SS)는 턴 온 되어 센싱 유닛(SUT)을 전류 적분기로 동작시킨다. 한편, 캘리브레이션 모드에서 캘리브레이션 스위치(CSW)는 턴 온 된다.

그 결과, 캘리브레이션 전류가 캘리브레이션부(24)로부터 센싱 유닛(SUT)에 인가되고, 센싱 유닛(SUT)의 피드백 커패시터(Cf)에 누적되면서 전압으로 변환된 후, 샘플 앤 홀드부(SHA)로 출력된다.

전술한 바와 같이, 본 발명은 ADC들 간의 특성 편차를 보상하여 화소들의 전기적 특성에 대한 센싱 성능과 보상 성능을 높일 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

10 : 표시패널 20 : 드라이버 IC
15 : 게이트 구동부 21: 센서
22 : 센싱부 23 : 전압 생성부
24 : 캘리브레이션부 26 : 타이밍 제어부
30 : 보상 IC 40 : 호스트 시스템
50 : 저장 메모리

Claims

복수 비트의 콘트롤이 가능한 다단 구성의 전류 미러를 포함하여 캘리브레이션 전류를 생성하는 캘리브레이션부;
화소의 전기적 특성을 센싱하기 위한 센싱 모드에서 센싱용 데이터전압에 대응하여 상기 화소로부터 출력되는 신호를 샘플링하고, 아날로그-디지털 변환기의 출력 특성을 센싱하기 위한 캘리브레이션 모드에서 상기 캘리브레이션 전류를 샘플링하는 센서; 및
상기 센서에서 샘플링된 아날로그 신호를 디지털 신호로 변환하는 상기 아날로그-디지털 변환기를 구비하는 외부 보상용 드라이버 집적회로.
제 1 항에 있어서,
상기 캘리브레이션부는 복수의 센싱 채널 단자를 통해 복수의 센서에 연결되는 외부 보상용 드라이버 집적회로.
제 2 항에 있어서,
상기 캘리브레이션부는 상기 복수의 센서에 동일한 캘리브레이션 전류를 인가하는 외부 보상용 드라이버 집적회로.
제 2 항에 있어서,
상기 캘리브레이션부는,
기준 전류를 생성하는 기준 전류원과,
상기 기준 전류가 흐르는 제1 기준 스위치와,
상기 제1 기준 스위치와 게이트전극을 공유하는 복수의 제1 미러 스위치들을 포함하며, 상기 기준 전류를 분주하여 제1 싱크 전류를 생성하는 제1 전류 미러부와,
상기 제1 싱크 전류가 흐르는 제2 기준 스위치와,
상기 제2 기준 스위치와 게이트전극을 공유하는 복수의 제2 미러 스위치들을 포함하며, 상기 제1 싱크 전류를 분주하여 제2 싱크 전류를 생성하는 제2 전류 미러부와,
상기 제2 싱크 전류가 흐르는 제3 기준 스위치와,
상기 제3 기준 스위치와 게이트전극을 공유하는 복수의 제3 미러 스위치들을 포함하며, 상기 제2 싱크 전류를 분주하여 상기 캘리브레이션 전류를 생성하는 제3 전류 미러부와,
상기 제3 전류 미러부와 상기 복수의 센싱 채널 단자 사이에 연결되는 캘리브레이션 스위치들을 포함하는 외부 보상용 드라이버 집적회로.
제 4 항에 있어서,
상기 캘리브레이션부는,
상기 제2 기준 스위치와 상기 제1 전류 미러부 사이에 접속되어 제1 콘트롤 데이터에 따라 스위칭되는 복수의 제1 콘트롤 스위치들을 갖는 제1 분주 제어부와,
상기 제2 전류 미러부와 상기 제3 기준 스위치 사이에 접속되어 제2 콘트롤 데이터에 따라 스위칭되는 복수의 제2 콘트롤 스위치들을 갖는 제2 분주 제어부를 더 포함하는 외부 보상용 드라이버 집적회로.
제 5 항에 있어서,
상기 제1 및 제2 콘트롤 데이터에 따라 상기 캘리브레이션 전류가 결정되는 외부 보상용 드라이버 집적회로.
제 5 항에 있어서,
상기 제1 콘트롤 스위치들과 상기 제1 미러 스위치들은 동일 개수의 다단으로 구성되고,
상기 제2 콘트롤 스위치들과 상기 제2 미러 스위치들은 동일 개수의 다단으로 구성되며,
상기 제3 미러 스위치들은 상기 캘리브레이션 스위치들을 통해 상기 복수의 센싱 채널 단자에 개별적으로 접속되는 외부 보상용 드라이버 집적회로.
제 7 항에 있어서,
상기 캘리브레이션 스위치들은,
상기 캘리브레이션 모드에서 턴 온 되고, 상기 센싱 모드에서 턴 오프 되는 외부 보상용 드라이버 집적회로.
제 1 항에 있어서,
상기 센서는,
상기 센싱 모드에서 상기 화소에 흐르는 구동 전류를 직접 센싱하고, 상기 캘리브레이션 모드에서 상기 캘리브레이션 전류를 직접 센싱하는 전류 센싱형 센싱 유닛을 포함하는 외부 보상용 드라이버 집적회로.
제 9 항에 있어서,
상기 센싱 유닛은,
기준 전압이 입력되는 비 반전 입력단, 상기 센싱 채널 단자에 접속되는 반전 입력단, 및 출력단을 갖는 앰프와,
상기 반전 입력단과 상기 출력단 사이에 병렬로 접속되는 센싱 스위치와 피드백 커패시터를 포함하는 외부 보상용 드라이버 집적회로.
제 1 항에 있어서,
상기 센싱 모드와 상기 캘리브레이션 모드에서 다르게 동작하는 스위칭부를 더 포함하는 외부 보상용 드라이버 집적회로.
제 11 항에 있어서,
상기 스위칭부는
상기 센싱용 데이터전압을 생성하는 전압 생성부와 상기 화소 사이에 접속된 제1 스위치와,
상기 화소와 상기 센싱 채널 단자 사이에 접속된 제2 스위치를 구비하는 외부 보상용 드라이버 집적회로.
제 11 항에 있어서,
상기 센싱 모드에서 상기 제1 스위치와 상기 제2 스위치는 서로 반대로 온/오프되고,
상기 캘리브레이션 모드에서 상기 제1 스위치와 상기 제2 스위치는 모두 턴 오프 되는 외부 보상용 드라이버 집적회로.
복수의 화소가 구비된 표시패널; 및
상기 표시패널에 연결되는 상기 청구항 제 1 항 내지 제 13 항 중 어느 한 항의 외부 보상용 드라이버 집적회로를 구비하는 표시장치.
제 14 항에 있어서,
상기 아날로그-디지털 변환기의 출력 특성을 나타내는 제1 특성 데이터와 상기 화소의 전기적 특성을 나타내는 제2 특성 데이터를 상기 아날로그-디지털 변환기로부터 입력 받는 보상부를 더 구비하는 표시장치.
제 15 항에 있어서,
상기 보상부는,
상기 제1 특성 데이터와 상기 제2 특성 데이터에 기초하여 입력 영상 데이터를 보정하는 표시장치.
외부 보상용 드라이버 집적회로의 내부에 구비된 다단 구성의 전류 미러를 포함한 캘리브레이션부에서 캘리브레이션 전류를 생성하는 단계;
캘리브레이션 모드에서 상기 캘리브레이션용 전류를 센서를 통해 샘플링하고, 그 샘플링된 신호를 아날로그-디지털 변환기에서 디지털 신호로 변환하여 상기 아날로그-디지털 변환기의 출력 특성을 나타내는 제1 특성 데이터를 획득하는 단계;
센싱 모드에서 표시패널의 화소로부터 입력되는 전류를 상기 센서를 통해 샘플링하고, 그 샘플링된 신호를 상기 아날로그-디지털 변환기에서 디지털 신호로 변환하여 상기 화소의 전기적 특성을 나타내는 제2 특성 데이터를 획득하는 단계; 및
상기 제1 특성 데이터와 상기 제2 특성 데이터에 기초하여 상기 화소에 기입될 입력 영상 데이터를 보정하는 단계를 포함하는 표시장치의 데이터 보정방법.