[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR20180062513A - 반도체 장치, 그를 포함하는 반도체 시스템 및 그 반도체 시스템의 구동 방법 - Google Patents

반도체 장치, 그를 포함하는 반도체 시스템 및 그 반도체 시스템의 구동 방법 Download PDF

Info

Publication number
KR20180062513A
KR20180062513A KR1020160161501A KR20160161501A KR20180062513A KR 20180062513 A KR20180062513 A KR 20180062513A KR 1020160161501 A KR1020160161501 A KR 1020160161501A KR 20160161501 A KR20160161501 A KR 20160161501A KR 20180062513 A KR20180062513 A KR 20180062513A
Authority
KR
South Korea
Prior art keywords
data
block
normal
sample
phenomenon
Prior art date
Application number
KR1020160161501A
Other languages
English (en)
Inventor
권정현
조상구
이성은
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020160161501A priority Critical patent/KR20180062513A/ko
Priority to US15/679,585 priority patent/US20180150248A1/en
Priority to CN201710945399.4A priority patent/CN108122586A/zh
Publication of KR20180062513A publication Critical patent/KR20180062513A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0033—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0035—Evaluating degradation, retention or wearout, e.g. by counting writing cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0054—Read is performed on a reference element, e.g. cell, and the reference sensed value is used to compare the sensed value of the selected cell

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computer Security & Cryptography (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 발명의 일 실시예에는 노멀 데이터들을 저장하는 적어도 하나의 노멀 블록; 샘플 데이터들을 저장하는 적어도 하나의 샘플 블록; 상기 샘플 데이터들에 기초하여 적어도 하나의 현상 분석신호를 생성하기 위한 현상 분석블록; 및 상기 현상 분석신호에 기초하여, 상기 노멀 데이터들을 리드할 때 필요한 기준 데이터의 레벨을 조절하기 위한 조절 블록을 포함하는 반도체 장치를 제공한다.

Description

반도체 장치, 그를 포함하는 반도체 시스템 및 그 반도체 시스템의 구동 방법{MEMORY DEVICE, SEMICONDUCTOR SYSTEM AND METHOD OF DRIVING THE SEMICONDUCTOR SYSTEM}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 반도체 장치, 그를 포함하는 반도체 시스템 및 그 반도체 시스템의 구동 방법에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전가기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예는 저장 영역(또는 블록)에 발생하는 드리프트(drift) 현상 또는 리텐션(retention) 현상을 용이하게 분석 및 회피할 수 있는 반도체 장치, 그를 포함하는 반도체 시스템 및 그 반도체 시스템의 구동 방법을 제공한다.
본 발명의 일 측면에 따르면, 반도체 장치는 노멀 데이터들을 저장하는 적어도 하나의 노멀 블록; 샘플 데이터들을 저장하는 적어도 하나의 샘플 블록; 상기 샘플 데이터들에 기초하여 적어도 하나의 현상 분석신호를 생성하기 위한 현상 분석블록; 및 상기 현상 분석신호에 기초하여, 상기 노멀 데이터들을 리드할 때 필요한 기준 데이터의 레벨을 조절하기 위한 조절 블록을 포함할 수 있다.
본 발명의 다른 측면에 따르면, 반도체 시스템은 노멀 데이터들과 샘플 데이터들 - 노멀 데이터들의 특성을 대변함 - 을 저장하는 반도체 장치; 및 상기 샘플 데이터들에 기초하여 상기 노멀 데이터들에게 발생한 현상들 - 드리프트(drift) 현상과 리텐션(retention) 현상을 포함함 - 을 분석하는 제어 장치를 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 반도체 시스템의 구동 방법은 샘플 데이터들에 기초하여 노멀 데이터들에게 드리프트(drift) 현상이 발생했는지 또는 리텐션(retention) 현상이 발생했는지를 분석하는 단계; 상기 분석하는 단계의 분석 결과에 기초하여 기준 데이터를 조절하는 단계; 및 상기 기준 데이터에 기초하여 상기 노멀 데이터들 중 선택된 적어도 하나의 노멀 데이터를 리드하는 단계를 포함할 수 있다.
본 발명의 실시예는 저장 영역(또는 블록)에 발생하는 드리프트(drift) 현상 또는 리텐션(retention) 현상을 용이하게 분석 및 회피함으로써 반도체 시스템의 동작 신뢰성을 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 따른 반도체 시스템의 블록 구성도이다.
도 2는 도 1에 도시된 반도체 장치의 블록 구성도이다.
도 3에는 도 2에 도시된 조절 블록의 블록 구성도이다.
도 4는 도 1에 도시된 제어 장치의 블록 구성도이다.
도 5는 도 4에 도시된 현상 분석블록의 블록 구성도이다.
도 6은 도 1에 도시된 반도체 시스템의 동작을 일예에 따라 설명하기 위한 흐름도이다.
도 7은 도 1에 도시된 반도체 시스템의 동작을 일예에 따라 설명하기 위한 흐름도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
그리고 명세서 전체에서, 어떤 부분이 다른 부분과 "접속"되어 있다고 할 때 이는 "직접적으로 접속"되어 있는 경우뿐만 아니라 그 중간에 다른 소자를 사이에 두고 "전기적으로 접속"되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함" 또는 "구비"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함하거나 구비할 수 있는 것을 의미한다. 또한, 명세서 전체의 기재에 있어서 일부 구성요소들을 단수형으로 기재하였다고 해서, 본 발명이 그에 국한되는 것은 아니며, 해당 구성요소가 복수 개로 이루어질 수 있음을 알 것이다.
도 1에는 본 발명의 실시예에 따른 반도체 장치가 블록 구성도로 도시되어 있다.
도 1을 참조하면, 반도체 시스템은 반도체 장치(100), 및 제어 장치(200)를 포함할 수 있다.
반도체 장치(100)는 노멀 데이터들(N_DATA)과 샘플 데이터들(S_DATA)을 저장할 수 있다. 반도체 장치(100)는 제어 장치(200)로부터 생성된 어드레스 신호(ADD)와 커맨드 신호(CMD)에 기초하여 노멀 데이터들(N_DATA) 또는 샘플 데이터들(S_DATA)을 출력 데이터들(OUT_DATA)로써 제어 장치(200)에게 제공할 수 있다.
노멀 데이터들(N_DATA)은 제어 장치(200)로부터 제공된 라이트 데이터들(도면에 미도시)에 대응할 수 있다. 노멀 데이터들(N_DATA)은 각각 둘 이상의 데이터 값 중 어느 하나의 데이터 값을 가질 수 있다. 예컨대, 노멀 데이터들(N_DATA)은 논리 하이 레벨에 대응하는 "1"의 데이터 값 또는 논리 로우 레벨에 대응하는 "0"의 데이터 값을 가질 수 있다. 노멀 데이터들(N_DATA)은 드리프트(drift) 현상 또는 리텐션(retention) 현상에 의해 의도치 않게 데이터 값이 변할 수 있다. 상기 드리프트 현상과 상기 리텐션 현상은 아래에서 설명하기로 한다.
샘플 데이터들(S_DATA)은 노멀 데이터들(N_DATA)의 특성을 대변할 수 있다. 예컨대, 샘플 데이터들(S_DATA)은 노멀 데이터들(N_DATA)과 유사하게 상기 드리프트 현상 또는 리텐션 현상에 의해 의도치 않게 데이터 값이 변할 수 있다. 샘플 데이터들(S_DATA)은 노멀 데이터들(N_DATA)이 가지는 둘 이상의 데이터 값을 동일한 비율로 가질 수 있다. 예컨대, 샘플 데이터들(S_DATA)은 "1"의 데이터 값의 개수와 "0"의 데이터 값의 개수를 동일하게 가질 수 있다. 샘플 데이터들(S_DATA)은 예정된 데이터 패턴으로 라이트될 수 있다. 예컨대, 샘플 데이터들(S_DATA)은 "1"의 데이터 값과 "0"의 데이터 값의 반복적인 패턴, 즉 "1010…"의 데이터 패턴으로 라이트될 수 있다.
반도체 장치(100)는 커맨드 신호(CMD)에 기초하여, 노멀 데이터들(N_DATA)을 리드할 때 필요한 기준 데이터(VREF)를 생성할 수 있고 기준 데이터(VREF)의 레벨을 조절할 수 있다. 이는 도 2 및 도 3을 참조하여 자세하게 설명한다.
반도체 장치(100)는 어드레스 신호(ADD) 및 커맨드 신호(CMD)에 기초하여 리커버리(recovery) 동작 또는 스크러빙(scrubbing) 동작을 수행할 수 있다. 상기 리커버리 동작은 상기 드리프트 현상에 의해 데이터 값이 변한 저장 셀에게 리커버리 펄스를 인가함으로써 유효한(valid) 데이터 값으로 되돌리는 일련의 과정을 포함할 수 있다. 상기 스크러빙 동작은 상기 리텐션 현상에 의해 데이터 값이 변한 저장 셀로부터 데이터를 리드하고, 그 리드된 데이터를 ECC(error corected code) 동작을 통해 보정한 다음, 그 보정된 데이터를 상기 저장 셀에 다시 라이트하는 일련의 과정을 포함할 수 있다. 상기 리커버리 동작과 상기 스크러빙 동작은 공지공용의 기술이므로, 그에 대한 더욱 자세한 설명은 생략한다.
제어 장치(200)는 샘플 데이터들(S_DATA)에 대응하는 출력 데이터들(OUT_DATA)에 기초하여 노멀 데이터들(N_DATA)에게 발생한 현상을 분석할 수 있다. 예컨대, 제어 장치(200)는 샘플 데이터들(S_DATA) 중 "1"의 데이터 값보다 "0"의 데이터 값이 더 많으면 노멀 데이터들(N_DATA)에게 상기 드리프트 현상이 발생했다고 판단할 수 있고, 샘플 데이터들(S_DATA) 중 "0"의 데이터 값보다 "1"의 데이터 값이 더 많으면 노멀 데이터들(N_DATA)에게 상기 리텐션 현상이 발생했다고 판단할 수 있다.
제어 장치(200)는 상기 분석 결과에 대응하는 어드레스 신호(ADD)와 커맨드 신호(CMD)를 반도체 장치(100)에게 제공함으로써, 반도체 장치(100)가 상기 리커버리 동작과 상기 스크러빙 동작 중 어느 하나를 수행하도록 제어할 수 있고 반도체 장치(100)가 기준 데이터(VREF)의 레벨을 조절하도록 제어할 수 있다. 또는, 제어 장치(200)는 상기 분석 결과에 따라 반도체 장치(100)가 상기 리커버리 동작과 상기 스크러빙 동작 중 어느 하나를 수행하도록 제어하거나 또는 반도체 장치(100)가 기준 데이터(VREF)의 레벨을 조절하도록 제어할 수도 있다.
제어 장치(200)는 상기 라이트 데이터들을 반도체 장치(100)에게 제공할 때 웨어 레벨링(wear leveling) 동작을 수행할 수 있다. 예컨대, 제어 장치(200)는 스타트-갭(start-gap) 웨어 레벨링 동작을 수행할 수 있다. 상기 스타트-갭 웨어 레벨링 동작은 공지공용의 기술이므로 그에 대한 자세한 설명은 생략한다.
도 2에는 도 1에 도시된 반도체 장치(100)가 블록 구성도로 도시되어 있다.
도 2에는 상기 리커버리 동작과 관련된 구성과 상기 리텐션 동작과 관련된 구성과 상기 웨어 레벨링 동작과 관련된 구성이 생략되어 있음에 유의한다. 앞서 설명한 바와 같이 상기 리커버리 동작과 상기 리텐션 동작과 상기 웨어 레벨링 동작은 공지공용의 기술이므로, 그와 관련된 구성 설명 또한 생략한 것이다.
도 2를 참조하면, 반도체 장치(100)는 어드레스 디코더(110), 로우 디코더(120), 컬럼 디코더(130), 저장 셀 어레이(140), 커맨드 디코더(150), 조절 블록(160), 리드 회로블록(170), 및 데이터 출력블록(180)을 포함할 수 있다.
어드레스 디코더(110)는 어드레스 신호(ADD)에 기초하여 로우 어드레스 신호(X_ADD)와 컬럼 어드레스 신호(Y_ADD)를 생성할 수 있다.
로우 디코더(120)는 로우 어드레스 신호(X_ADD)에 기초하여 저장 셀 어레이(140)에 접속된 복수의 로우 라인(도면에 미도시) 중 적어도 하나를 선택할 수 있다.
컬럼 디코더(130)는 컬럼 어드레스 신호(Y_ADD)에 기초하여 저장 셀 어레이(140)에 접속된 복수의 컬럼 라인(도면에 미도시) 중 적어도 하나를 선택할 수 있다.
저장 셀 어레이(140)는 상기 복수의 로우 라인과 상기 복수의 컬럼 라인에 접속된 복수의 저장 영역을 포함할 수 있다. 상기 복수의 저장 영역은 각각 노멀 블록(NM)과 샘플 블록(SM)을 포함할 수 있다.
노멀 블록(NM)은 둘 이상의 로우 라인들과 둘 이상의 컬럼 라인들의 교차점들에 접속된 복수의 노멀 저장 셀(도면에 미도시)을 포함할 수 있다. 상기 복수의 노멀 저장 셀은 노멀 데이터들(N_DATA)을 저장할 수 있다. 예컨대, 상기 복수의 노멀 저장 셀은 각각 상변화(phase change) 저장 셀을 포함할 수 있다. 상기 상변화 저장 셀은 상변화 물질의 저항 상태(정도)에 따라 데이터를 저장할 수 있다. 상기 상변화 저장 셀은 데이터가 라이트된 이후에 저항 상태가 변하는 특성을 가질 수 있다. 예컨대, 저저항 상태에서 고저항 상태로 변하는 현상을 상기 드리프트 현상이라고 할 수 있고, 고저항 상태에서 저저항 상태로 변하는 현상을 상기 리텐션 현상이라고 할 수 있다.
샘플 데이터 블록(SM)은 노멀 데이터 블록(NM)의 일단에 배치될 수도 있고, 또는 노멀 데이터 블록(NM) 내에 배치될 수도 있다. 상기 샘플 데이터 블록(SM)은 하나 이상의 로우 라인과 둘 이상의 컬럼 라인들 사이의 교차점들에 접속된 복수의 샘플 저장 셀(도면에 미도시)을 포함할 수 있다. 예컨대, 상기 복수의 샘플 저장 셀은 각각 상기 상변화 저장 셀을 포함할 수 있다. 상기 복수의 샘플 저장 셀은 상기 복수의 노멀 저장 셀의 특성을 대변할 수 있다. 즉, 상기 복수의 샘플 저장 셀은 각각 상기 드리프트 현상 또는 상기 리텐션 현상이 발생할 수 있다.
참고로, 샘플 데이터 블록(SM)은 상기 스타트-갭 웨어 레벨링 동작에 필요한 갭(gap) 블록을 포함할 수 있다. 예컨대, 상기 갭 블록은, 엑스트라 라인(extra line) 블록으로, 노멀 블록에 포함될 수 있다. 이러한 경우, 상기 갭 블록은 샘플 데이터 블록(SM)으로써 이용될 수 있다.
커맨드 디코더(150)는 커맨드 신호(CMD)에 기초하여, 후술하는 제1 현상 분석신호(RCV_EN) 또는 제2 현상 분석신호(SCRUB_EN)에 대응하는 조절신호(CTRL_EN)와 리드 동작시 활성화되는 리드 제어신호(RD_EN)를 생성할 수 있다.
조절 블록(160)은 조절신호(CTRL_EN)에 기초하여, 기준 데이터(VREF)를 생성할 수 있고 기준 데이터(VREF)의 레벨을 조절할 수 있다. 예컨대, 조절 블록(160)은 디폴트 값의 조절신호(CTRL_EN)에 기초하여 기설정된 제1 레벨의 기준 데이터(VREF)를 생성할 수 있고, 제1 현상 분석신호(RCV_EN)에 대응하는 조절신호(CTRL_EN)에 기초하여 상기 제1 레벨보다 높은 제2 레벨의 기준 데이터(VREF)를 생성할 수 있으며, 제2 현상 분석신호(SCRUB_EN)에 대응하는 조절신호(CTRL_EN)에 기초하여 상기 제1 레벨보다 낮은 제3 레벨의 기준 데이터(VREF)를 생성할 수 있다. 조절신호(CTRL_EN)는 멀티 비트 신호일 수 있다.
리드 회로블록(170)은 리드 제어신호(RD_EN)에 기초하여 인에이블될 수 있고, 기준 데이터(VREF)에 기초하여 노멀 데이터들(N_DATA) 또는 샘플 데이터들(S_DATA)을 리드할 수 있다. 예컨대, 리드 회로블록(170)은 노멀 데이터들(N_DATA)과 기준 데이터(VREF)를 비교하고 그 비교결과에 대응하는 리드 데이터들(RD_DATA)을 생성할 수 있고, 또는 샘플 데이터들(S_DATA)과 기준 데이터(VREF)를 비교하고 그 비교결과에 대응하는 리드 데이터들(RD_DATA)을 생성할 수 있다.
데이터 출력블록(180)은 리드 데이터들(RD_DATA)을 출력 데이터들(OUT_DATA)로써 제어 장치(200)에게 출력할 수 있다.
도 3에는 도 2에 도시된 조절 블록(160)이 블록 구성도로 도시되어 있다.
도 3을 참조하면, 조절 블록(160)은 기준 데이터 생성부(161), 기준 데이터 선택부(163), 및 선택 제어부(165)를 포함할 수 있다.
기준 데이터 생성부(161)는 제1 내지 제3 데이터(VREF1, VREF2, VREF3)를 생성할 수 있다. 제1 내지 제3 데이터(VREF1, VREF2, VREF3)는 서로 다른 레벨을 가질 수 있다. 예컨대, 제1 데이터(VREF1)는, 제1 기준 전압으로, 상기 제1 레벨에 대응하는 제1 전압 레벨을 가질 수 있고, 제2 데이터(VREF2)는, 제2 기준 전압으로, 상기 제2 레벨에 대응하는 제2 전압 레벨을 가질 수 있으며, 제3 데이터(VREF3)는, 제3 기준 전압으로, 상기 제3 레벨에 대응하는 제3 전압 레벨을 가질 수 있다.
기준 데이터 선택부(163)는 선택 제어신호(SEL)에 기초하여 제1 내지 제3 데이터(VREF1, VREF2, VREF3) 중 어느 하나를 기준 데이터(VREF)로써 선택할 수 있다.
선택 제어부(165)는 조절신호(CTRL_EN)에 기초하여 선택 제어신호(SEL)를 생성할 수 있다. 예컨대, 선택 제어부(165)는 모드 레지스터(mode register)를 포함할 수 있다.
도 4에는 도 1에 도시된 제어 장치(200)가 블록 구성도로 도시되어 있다.
도 4를 참조하면, 제어 장치(200)는 데이터 입력블록(210), 현상 분석블록(220), 리커버리 제어블록(230), 스크러빙 제어블록(240), 웨어 레벨링 제어블록(250), 및 스케쥴러(260)를 포함할 수 있다.
데이터 입력블록(210)은 반도체 장치(100)로부터 제공된 출력 데이터들(OUT_DATA)에 기초하여 입력 데이터들(IN_DATA)을 생성할 수 있다.
현상 분석블록(220)은 샘플 데이터들(S_DATA)에 대응하는 입력 데이터들(IN_DATA)에 기초하여, 상기 드리프트 현상에 대응하는 제1 현상 분석신호(RCV_EN)와 상기 리텐션 현상에 대응하는 제2 현상 분석신호(SCRUB_EN)를 생성할 수 있다.
리커버리 제어블록(230)은 제1 현상 분석신호(RCV_EN)에 기초하여, 상기 리커버리 동작에 대응하는 제1 어드레스 신호(P_ADD1) 및 제1 커맨드 신호(CMD1)를 생성할 수 있다.
스크러빙 제어블록(240)은 제2 현상 분석신호(SCRUB_EN)에 기초하여 상기 스크러빙 동작에 대응하는 제2 어드레스 신호(P_ADD2) 및 제2 커맨드 신호(CMD2)를 생성할 수 있다.
웨어 레벨링 제어블록(250)은 외부 어드레스 신호(L_ADD)에 기초하여 제3 어드레스 신호(P_ADD3)를 생성할 수 있다. 외부 어드레스 신호(L_ADD)는 논리(logical) 어드레스 신호를 포함할 수 있고, 제3 어드레스 신호(P_ADD3)는 물리(physical) 어드레스 신호를 포함할 수 있다. 예컨대, 웨어 레벨링 제어블록(250)은 상기 스타트-갭 웨어 레벨링 동작을 수행할 수 있다. 상기 스타트-갭 웨어 레벨링 동작을 비롯하여 웨어 레벨링 동작이 수행되는 경우에는 각각의 저장 영역에 포함된 저장 셀들의 라이트 횟수가 균등하게 제어될 수 있으므로, 상기 저장 셀들에게는 같은 특성을 가질 수 있는 환경이 조성될 수 있다.
스케쥴러(260)는 제1 내지 제3 어드레스 신호(P_ADD1, P_ADD2, P_ADD3) 중 어느 하나를 어드레스 신호(ADD)로써 출력할 수 있고, 제1 및 제2 커맨드 신호(CMD1, CMD2) 중 어느 하나를 커맨드 신호(CMD)로써 출력할 수 있다.
도 5에는 도 4에 도시된 현상 분석블록(230)의 블록 구성도가 도시되어 있다.
도 5를 참조하면, 현상 분석블록(230)은 입력 데이터 정렬부(231), 비교 데이터 저장부(233), 데이터 비교부(235), 및 비율 산출부(237)를 포함할 수 있다.
입력 데이터 정렬부(231)는 샘플 데이터들(S_DATA)에 대응하는 입력 데이터들(IN_DATA)을 정렬할 수 있다.
비교 데이터 저장부(233)는 상기 예정된 데이터 패턴의 비교 데이터들(R_DATA)을 저장할 수 있다. 예컨대, 비교 데이터들(R_DATA)은 "1010…"의 데이터 패턴을 가질 수 있으며, 상기 샘플 데이터들(S_DATA)과 1대 1로 대응될 수 있다.
데이터 비교부(235)는 입력 데이터 정렬부(231)로부터 출력되는 타겟 데이터들(T_DATA)과 비교 데이터들(R_DATA)을 각각 비교할 수 있고 그 비교결과에 대응하는 비교신호(COMP)를 생성할 수 있다. 예컨대, 데이터 비교부(235)는 타겟 데이터들(T_DATA)의 각각의 데이터 값과 비교 데이터들(R_DATA)의 각각의 데이터 값이 동일한지 또는 상이한지를 비교할 수 있다.
비율 산출부(237)는 비교신호(COMP)에 기초하여 샘플 데이터들(S_DATA)의 데이터 값의 비율을 산출할 수 있고 그 산출결과에 대응하는 제1 및 제2 현상 분석신호(RCV_EN, SCRUB_EN)를 생성할 수 있다. 예컨대, 비율 산출부(237)는 타겟 데이터들(T_DATA) 중 홀수 번째 타겟 데이터들과 비교 데이터들(R_DATA) 중 홀수 번째 비교 데이터들 사이에 동일한 데이터 값들의 개수를 카운팅하고, 타겟 데이터들(T_DATA) 중 짝수 번째 타겟 데이터들과 비교 데이터들(R_DATA) 중 짝수 번째 비교 데이터들 사이에 동일한 데이터 값들의 개수를 카운팅함으로써, 샘플 데이터들(S_DATA)의 데이터 값의 비율을 산출할 수 있다. 만약 샘플 데이터들(S_DATA)의 데이터 값들 중 "0"의 데이터 값의 비율이 높으면, 비율 산출부(237)는 제1 현상 분석신호(RCV_EN)를 활성화할 수 있다. 반면 샘플 데이터들(S_DATA)의 데이터 값들 중 "1"의 데이터 값의 비율이 높으면, 비율 산출부(237)는 제2 현상 분석신호(SCRUB_EN)를 활성화할 수 있다. 이와는 달리 샘플 데이터들(S_DATA)의 데이터 값들 중 "0"의 데이터 값의 비율과 샘플 데이터들(S_DATA)의 데이터 값들 중 "1"의 데이터 값의 비율이 같으면, 비율 산출부(237)는 제1 및 제2 현상 분석신호(RCV_EN, SCRUB_EN)를 모두 비활성화할 수 있다.
이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 따른 상기 반도체 시스템의 동작을 설명한다.
본 발명의 실시예에서는 상기 드리프트 현상 또는 상기 리텐션 현상에 의해 노멀 데이터들(N_DATA)의 데이터 값이 변하는 특성을 억제 내지는 무시할 수 있는 상기 반도체 시스템의 동작 방법이 개시될 수 있다.
상기 반도체 시스템의 동작 방법은 다양한 설정 조건에 따라 실시될 수 있다. 예컨대, 상기 반도체 시스템의 동작 방법은 예정된 시간(주기)마다 실시될 수 있고, 또는 노멀 리드 모드시마다 실시될 수 있고, 또는 특정 모드(대기 모드 등)시에 실시될 수 있고, 또는 노멀 데이터들(N_DATA)이 라이트된 이후의 경과시간을 고려하여 실시될 수 있을 것이다. 이하에서는 두 가지 예에 대해서만 대표적으로 설명한다. 이때, 반도체 장치(100)에 포함된 각각의 샘플 블록(SM)에는 둘 이상의 데이터 값들을 동일한 비율로 가지는 샘플 데이터들(S_DATA)이 이미 라이트되어 있는 것으로 가정한다.
먼저, 상기 반도체 시스템의 동작 방법이 상기 예정된 시간마다 실시되는 경우를 도 6을 참조하여 설명한다.
도 6에는 상기 반도체 시스템의 동작 방법을 일예에 따라 설명하기 위한 흐름도가 도시되어 있다.
도 6을 참조하면, 반도체 장치(100)는 제어 장치(200)의 제어에 따라 저장 셀 어레이(140)에 포함된 복수의 저장 영역을 순차적으로 선택할 수 있다.
상기 복수의 저장 영역 중 어느 하나의 저장 영역이 선택되면(S100), 반도체 장치(100)는 상기 선택된 저장 영역에 포함된 샘플 블록(SM)으로부터 샘플 데이터들(S_DATA)에 대응하는 출력 데이터들(OUT_DATA)을 제어 장치(200)에게 제공할 수 있다(S102). 예컨대, 리드 회로블록(170)은 기준 데이터(VREF)에 기초하여 샘플 데이터들(S_DATA)에 대응하는 리드 데이터들(RD_DATA)을 생성할 수 있다. 이때, 샘플 데이터들(S_DATA)은 라이트될 때와 동일한 순서로 리드될 수 있고, 기준 데이터(VREF)는 디폴트로 설정된 상기 제1 레벨을 가질 수 있다. 데이터 출력블록(180)은 리드 데이터들(RD_DATA)을 출력 데이터들(OUT_DATA)로써 제어 장치(200)에게 제공할 수 있다.
제어 장치(200)는 출력 데이터들(OUT_DATA)에 기초하여 상기 선택된 저장 영역에 포함된 노멀 블록(NM)의 특성을 간접적으로 분석할 수 있다. 예컨대, 제어 장치(200)는 출력 데이터들(OUT_DATA)이 가지는 데이터 값들의 비율에 기초하여 노멀 블록(NM)이 상기 드리프트 현상과 관련된 특성을 가지는지 또는 상기 리텐션 현상과 관련된 특성을 가지는지를 분석할 수 있다. 이를 더욱 자세하게 설명하면 다음과 같다. 데이터 입력블록(210)이 출력 데이터들(OUT_DATA)에 대응하는 입력 데이터들(IN_DATA)을 생성하면, 현상 분석블록(220)은 입력 데이터들(IN_OUT)에 기초하여 노멀 블록(NM)에 상기 드리프트 현상과 상기 리텐션 현상 중 어떤 현상이 발생했는지를 분석할 수 있다. 예컨대, 현상 분석블록(220)은 입력 데이터들(IN_OUT)이 가지는 "0"의 데이터 값의 개수와 "1"의 데이터 값의 개수를 카운트함으로써 분석 가능하다(S104).
만약 "0"의 데이터 값의 개수와 "1"의 데이터 값의 개수가 동일하다면(S106), 제어 장치(200)는 다음 저장 영역을 선택할 수 있다.
이와는 달리, 만약 "0"의 데이터 값의 개수가 "1"의 데이터 값의 개수보다 많다면(S108), 제어 장치(200)는 노멀 블록(NM)에 상기 드리프트 현상이 발생했다고 판단할 수 있다. 그러면, 반도체 장치(100)는 제어 장치(200)의 제어에 따라 노멀 블록(NM)을 대상으로 상기 리커버리 동작을 수행할 수 있다(S110). 상기 반도체 장치(100)는 상기 리커버리 동작을 수행함으로써, 상기 드리프트 현상에 의해 노멀 데이터들(N_DATA)의 데이터 값이 변하는 특성을 억제할 수 있다.
이와는 달리, 만약 "1"의 데이터 값의 개수가 "0"의 데이터 값의 개수보다 많으면(S112), 제어 장치(200)는 노멀 블록(NM)에 상기 리텐션 현상이 발생했다고 판단할 수 있다. 그러면, 반도체 장치(100)는 제어 장치(200)의 제어에 따라 노멀 블록(NM)을 대상으로 상기 스크러빙 동작을 수행할 수 있다(S114). 상기 반도체 장치(100)는 상기 스트러빙 동작을 수행함으로써, 상기 리텐션 현상에 의해 노멀 데이터들(N_DATA)의 데이터 값이 변하는 특성을 억제할 수 있다.
상기의 과정들(S100 ~ S114)은 상기 복수의 저장 영역 중 나머지 저장 영역들에 대하여 순차적으로 실시될 수 있다.
다음, 상기 반도체 시스템의 동작 방법이 상기 노멀 리드 모드시마다 실시되는 경우를 도 7을 참조하여 설명한다.
도 7에는 상기 반도체 시스템의 동작 방법을 일예에 따라 설명하기 위한 흐름도가 도시되어 있다.
도 7에 도시된 바와 같이, 상기 노멀 리드 모드에 진입하면(S200), 반도체 장치(100)는 제어 장치(200)의 제어에 따라 저장 셀 어레이(140)에 포함된 복수의 저장 영역 중 리드 대상 저장 영역을 선택할 수 있다.
반도체 장치(100)는 상기 리드 대상 저장 영역에 포함된 샘플 블록(SM)으로부터 샘플 데이터들(S_DATA)에 대응하는 출력 데이터들(OUT_DATA)을 제어 장치(200)에게 제공할 수 있다(S202). 예컨대, 리드 회로블록(170)은 기준 데이터(VREF)에 기초하여 샘플 데이터들(S_DATA)에 대응하는 리드 데이터들(RD_DATA)을 생성할 수 있다. 이때, 샘플 데이터들(S_DATA)은 라이트될 때와 동일한 순서로 리드될 수 있고, 기준 데이터(VREF)는 디폴트로 설정된 상기 제1 레벨을 가질 수 있다. 데이터 출력블록(180)은 리드 데이터들(RD_DATA)을 출력 데이터들(OUT_DATA)로써 제어 장치(200)에게 제공할 수 있다.
제어 장치(200)는 출력 데이터들(OUT_DATA)에 기초하여 상기 리드 대상 저장 영역에 포함된 노멀 블록(NM)의 특성을 분석할 수 있다. 예컨대, 제어 장치(200)는 출력 데이터들(OUT_DATA)이 가지는 데이터 값들의 비율에 기초하여 노멀 블록(NM)이 상기 드리프트 현상과 관련된 특성을 가지는지 또는 상기 리텐션 현상과 관련된 특성을 가지는지를 분석할 수 있다. 이를 더욱 자세하게 설명하면 다음과 같다. 데이터 입력블록(210)이 출력 데이터들(OUT_DATA)에 대응하는 입력 데이터들(IN_DATA)을 생성하면, 현상 분석블록(220)은 입력 데이터들(IN_OUT)에 기초하여 노멀 블록(NM)에 상기 드리프트 현상과 상기 리텐션 현상 중 어떤 현상이 발생했는지를 분석할 수 있다. 예컨대, 현상 분석블록(220)은 입력 데이터들(IN_OUT)이 가지는 "0"의 데이터 값의 개수와 "1"의 데이터 값의 개수를 카운트함으로써 분석 가능하다(S204).
만약 "0"의 데이터 값의 개수와 "1"의 데이터 값의 개수가 동일하다면(S206), 반도체 장치(100)는 노멀 블록(NM)으로부터 노멀 데이터들(N_DATA) 중 적어도 하나의 노멀 데이터를 상기 제1 레벨의 기준 데이터(VREF)에 기초하여 리드할 수 있고, 그 리드된 노멀 데이터에 대응하는 출력 데이터(OUT_DATA)를 제어 장치(200)에게 출력할 수 있다(S208).
이와는 달리, 만약 "0"의 데이터 값의 개수가 "1"의 데이터 값의 개수보다 많다면(S210), 제어 장치(200)는 노멀 블록(NM)에 상기 드리프트 현상이 발생했다고 판단할 수 있다. 그러면, 반도체 장치(100)는 제어 장치(200)의 제어에 따라 상기 제1 레벨보다 높은 상기 제2 레벨의 기준 데이터(VREF)를 생성할 수 있다(S212). 그리고, 반도체 장치(100)는 노멀 블록(NM)으로부터 노멀 데이터들(N_DATA) 중 적어도 하나의 노멀 데이터를 상기 제2 레벨의 기준 데이터(VREF)에 기초하여 리드할 수 있고, 그 리드된 노멀 데이터에 대응하는 출력 데이터(OUT_DATA)를 제어 장치(200)에게 출력할 수 있다(S214). 이때, 반도체 장치(100)는 기준 데이터(VREF)의 레벨을 상향 조절하여 상기 노멀 데이터를 리드함으로써, 상기 드리프트 현상에 의해 노멀 데이터들(N_DATA)의 데이터 값이 변하는 특성을 무시할 수 있다. 계속해서, 반도체 장치(100)는 제어 장치(200)의 제어에 따라 노멀 블록(NM)을 대상으로 상기 리커버리 동작을 수행할 수 있다(S216). 그러나, 기준 데이터(VREF)의 레벨을 상향 조절하여 상기 노멀 데이터를 리드하는 과정(S214)을 통해 지속적으로 상기 드리프트 현상을 무시할 수 있다면, 상기 리커버리 동작은 반드시 수행될 필요는 없다.
이와는 달리, 만약 "1"의 데이터 값의 개수가 "0"의 데이터 값의 개수보다 많으면(S218), 제어 장치(200)는 노멀 블록(NM)에 상기 리텐션 현상이 발생했다고 판단할 수 있다. 그러면, 반도체 장치(100)는 제어 장치(200)의 제어에 따라 상기 제1 레벨보다 낮은 상기 제3 레벨의 기준 데이터(VREF)를 생성할 수 있다(S220). 그리고, 반도체 장치(100)는 노멀 블록(NM)으로부터 노멀 데이터들(N_DATA) 중 적어도 하나의 노멀 데이터를 상기 제3 레벨의 기준 데이터(VREF)에 기초하여 리드할 수 있고, 그 리드된 노멀 데이터에 대응하는 출력 데이터(OUT_DATA)를 제어 장치(200)에게 출력할 수 있다(S222). 이때, 반도체 장치(100)는 기준 데이터(VREF)의 레벨을 하향 조절하여 상기 노멀 데이터를 리드함으로써, 상기 리텐션 현상에 의해 노멀 데이터들(N_DATA)의 데이터 값이 변하는 특성을 무시할 수 있다. 계속해서, 반도체 장치(100)는 제어 장치(200)의 제어에 따라 노멀 블록(NM)을 대상으로 상기 스크러빙 동작을 수행할 수 있다(S224). 그러나, 기준 데이터(VREF)의 레벨을 하향 조절하여 상기 노멀 데이터를 리드하는 과정(S222)을 통해 지속적으로 상기 리텐션 현상을 무시할 수 있다면, 상기 스크러빙 동작은 반드시 수행될 필요는 없다.
이와 같은 본 발명의 실시예에 따르면, 샘플 데이터에 기초하여 드리프트 현상 또는 리텐션 현상을 용이하게 분석할 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 본 발명의 실시예에서는 현상 분석블록이 제어 장치에 포함되는 것으로 예를 들어 설명하고 있으나, 반드시 이에 한정되는 것은 아니며, 상기 현상 분석블록은 반도체 장치에 포함될 수도 있다.
100 : 반도체 장치 110 : 어드레스 디코더
120 : 로우 디코더 130 : 컬럼 디코더
140 : 저장 셀 어레이 NM : 노멀 블록
SM : 샘플 블록 150 : 커맨드 디코더
160 : 조절 블록 170 : 리드 회로블록
180 : 데이터 출력블록 200 : 제어 장치
210 : 데이터 입력블록 220 : 현상 분석블록
230 : 리커버리 제어블록 240 : 스크러빙 제어블록
250 : 웨어 레베링 제어블록 260 : 스케쥴러

Claims (24)

  1. 노멀 데이터들을 저장하는 적어도 하나의 노멀 블록;
    샘플 데이터들을 저장하는 적어도 하나의 샘플 블록;
    상기 샘플 데이터들에 기초하여 적어도 하나의 현상 분석신호를 생성하기 위한 현상 분석블록; 및
    상기 현상 분석신호에 기초하여, 상기 노멀 데이터들을 리드할 때 필요한 기준 데이터의 레벨을 조절하기 위한 조절 블록
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 샘플 데이터들은 상기 노멀 데이터들이 가지는 둘 이상의 데이터 값들을 동일한 비율로 가지는 반도체 장치.
  3. 제1항에 있어서,
    상기 조절 블록은,
    서로 다른 레벨을 가지는 복수의 데이터를 생성하기 위한 기준 데이터 생성부;
    선택 제어신호에 기초하여 상기 복수의 데이터 중 어느 하나를 상기 기준 데이터로써 선택하기 위한 기준 데이터 선택부; 및
    상기 현상 분석신호에 기초하여 상기 선택 제어신호를 생성하기 위한 선택 제어부를 포함하는 반도체 장치.
  4. 제1항에 있어서,
    상기 현상 분석블록은,
    상기 샘플 데이터들의 기설정된 데이터 패턴 - 상기 노멀 데이터들이 가지는 둘 이상의 데이터 값들을 동일한 비율로 가짐 - 과 동일한 데이터 패턴을 가지는 비교 데이터들을 저장하기 위한 비교 데이터 저장부;
    상기 비교 데이터들과 상기 샘플 데이터들을 각각 비교하기 위한 데이터 비교부; 및
    상기 데이터 비교부의 비교 결과에 기초하여 상기 데이터 값들의 비율에 대응하는 상기 제1 및 제2 현상 분석신호를 생성하기 위한 비율 산출부를 포함하는 반도체 시스템.
  5. 제1항에 있어서,
    상기 기준 데이터에 기초하여, 상기 노멀 데이터들 중 적어도 하나를 리드하거나 또는 상기 샘플 데이터들을 리드하기 위한 리드 회로블록를 더 포함하는 반도체 장치.
  6. 제1항에 있어서,
    상기 샘플 블록은 스타트-갭(start-gap) 블록을 포함하는 반도체 장치.
  7. 제1항에 있어서,
    상기 샘플 블록은 상기 노멀 블록에 인접하게 배치되거나 또는 상기 노멀 블록 내에 배치되는 반도체 시스템.
  8. 노멀 데이터들과 샘플 데이터들 - 노멀 데이터들의 특성을 대변함 - 을 저장하는 반도체 장치; 및
    상기 샘플 데이터들에 기초하여 상기 노멀 데이터들에게 발생한 현상들 - 드리프트(drift) 현상과 리텐션(retention) 현상을 포함함 - 을 분석하는 제어 장치
    를 포함하는 반도체 시스템.
  9. 제8항에 있어서,
    상기 샘플 데이터들은 상기 노멀 데이터들이 가지는 둘 이상의 데이터 값들을 동일한 비율로 가지는 반도체 시스템.
  10. 제8항에 있어서,
    상기 반도체 장치는 상기 제어 장치로부터 생성된 적어도 하나의 현상 분석신호 - 상기 현상들을 분석한 결과에 대응함 - 에 기초하여 상기 노멀 데이터들 중 적어도 하나를 리드할 때 필요한 기준 데이터의 레벨을 조절하는 반도체 시스템.
  11. 제10항에 있어서,
    상기 반도체 장치는,
    상기 노멀 데이터들을 저장하는 적어도 하나의 노멀 블록;
    상기 샘플 데이터들을 저장하는 적어도 하나의 샘플 블록; 및
    상기 현상 분석신호에 기초하여 상기 기준 데이터의 레벨을 조절하기 위한 조절 블록을 포함하는 반도체 시스템.
  12. 제11항에 있어서,
    상기 조절 블록은,
    서로 다른 레벨을 가지는 복수의 데이터를 생성하기 위한 기준 데이터 생성부;
    선택 제어신호에 기초하여 상기 복수의 데이터 중 어느 하나를 상기 기준 데이터로써 선택하기 위한 기준 데이터 선택부; 및
    상기 현상 분석신호에 기초하여 상기 선택 제어신호를 생성하기 위한 선택 제어부를 포함하는 반도체 시스템.
  13. 제11항에 있어서,
    상기 반도체 장치는,
    상기 기준 데이터에 기초하여, 상기 노멀 데이터들 중 적어도 하나를 리드하거나 또는 상기 샘플 데이터들을 리드하기 위한 리드 회로블록를 더 포함하는 반도체 시스템.
  14. 제11항에 있어서,
    상기 샘플 블록은 스타트-갭(start-gap) 블록을 포함하는 반도체 시스템.
  15. 제11항에 있어서,
    상기 샘플 블록은 상기 노멀 블록에 인접하게 배치되거나 또는 상기 노멀 블록 내에 배치되는 반도체 시스템.
  16. 제8항에 있어서,
    상기 제어 장치는 상기 현상들을 분석한 결과에 따라 상기 반도체 장치의 리커버리(recovery) 동작 또는 스크러빙(scrubbing) 동작을 제어하는 반도체 시스템.
  17. 제16항에 있어서,
    상기 제어 장치는,
    상기 샘플 데이터들에 기초하여 상기 현상들에 대응하는 제1 및 제2 현상 분석신호를 생성하기 위한 현상 분석블록;
    상기 제1 현상 분석신호에 기초하여 상기 리커버리 동작을 제어하기 위한 리커버리 제어블록; 및
    상기 제2 현상 분석신호에 기초하여 상기 스크러빙 동작을 제어하기 위한 스크러빙 제어블록을 포함하는 반도체 시스템.
  18. 제17항에 있어서,
    상기 현상 분석블록은,
    상기 샘플 데이터들의 기설정된 데이터 패턴 - 상기 노멀 데이터들이 가지는 둘 이상의 데이터 값들을 동일한 비율로 가짐 - 과 동일한 데이터 패턴을 가지는 비교 데이터들을 저장하기 위한 비교 데이터 저장부;
    상기 비교 데이터들과 상기 샘플 데이터들을 각각 비교하기 위한 데이터 비교부; 및
    상기 데이터 비교부의 비교 결과에 기초하여 상기 데이터 값들의 비율에 대응하는 상기 제1 및 제2 현상 분석신호를 생성하기 위한 비율 산출부를 포함하는 반도체 시스템.
  19. 제8항에 있어서,
    상기 제어 장치는 웨어 레벨링(wear leveling) 동작을 통해 상기 노멀 데이터들을 상기 반도체 장치에 라이트(write)하는 반도체 시스템.
  20. 샘플 데이터들에 기초하여 노멀 데이터들에게 드리프트(drift) 현상이 발생했는지 또는 리텐션(retention) 현상이 발생했는지를 분석하는 단계;
    상기 분석하는 단계의 분석 결과에 기초하여 기준 데이터를 조절하는 단계; 및
    상기 기준 데이터에 기초하여 상기 노멀 데이터들 중 선택된 적어도 하나의 노멀 데이터를 리드하는 단계
    를 포함하는 반도체 시스템의 구동 방법.
  21. 제20항에 있어서,
    상기 분석하는 단계는 상기 샘플 데이터들이 가지는 데이터 값의 비율에 따라 상기 노멀 데이터들에게 발생한 현상을 분석하는 반도체 시스템의 구동 방법.
  22. 제20항에 있어서,
    상기 분석 결과 상기 드리프트 현상이 발생한 경우에는 상기 기준 데이터의 전압 레벨을 높이고, 상기 분석 결과 상기 리텐션 현상이 발생한 경우에는 상기 기준 데이터의 전압 레벨을 낮추는 반도체 시스템의 구동 방법.
  23. 제20항에 있어서,
    상기 분석 결과 상기 드리프트 현상이 발생한 경우에는 상기 노멀 데이터들이 저장된 노멀 데이터 블록을 대상으로 리커버리(recovery) 동작을 수행하고, 상기 분석 결과 상기 리텐션 현상이 발생한 경우에는 상기 노멀 데이터 블록을 대상으로 스크러빙(scrubbing) 동작을 수행하는 반도체 시스템의 구동 방법.
  24. 제20항에 있어서,
    상기 분석하는 단계와 조절하는 단계는 노멀 리드 동작시마다 수행되거나, 또는 예정된 주기마다 수행되거나, 또는 상기 노멀 데이터들이 라이트된 이후의 경과시간을 고려하여 수행되는 반도체 시스템의 구동 방법.
KR1020160161501A 2016-11-30 2016-11-30 반도체 장치, 그를 포함하는 반도체 시스템 및 그 반도체 시스템의 구동 방법 KR20180062513A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020160161501A KR20180062513A (ko) 2016-11-30 2016-11-30 반도체 장치, 그를 포함하는 반도체 시스템 및 그 반도체 시스템의 구동 방법
US15/679,585 US20180150248A1 (en) 2016-11-30 2017-08-17 Memory device, semiconductor system including the same, and method for driving the semiconductor system
CN201710945399.4A CN108122586A (zh) 2016-11-30 2017-10-12 存储器件、包括它的半导体系统和驱动半导体系统的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160161501A KR20180062513A (ko) 2016-11-30 2016-11-30 반도체 장치, 그를 포함하는 반도체 시스템 및 그 반도체 시스템의 구동 방법

Publications (1)

Publication Number Publication Date
KR20180062513A true KR20180062513A (ko) 2018-06-11

Family

ID=62192773

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160161501A KR20180062513A (ko) 2016-11-30 2016-11-30 반도체 장치, 그를 포함하는 반도체 시스템 및 그 반도체 시스템의 구동 방법

Country Status (3)

Country Link
US (1) US20180150248A1 (ko)
KR (1) KR20180062513A (ko)
CN (1) CN108122586A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10862512B2 (en) 2018-09-20 2020-12-08 Western Digital Technologies, Inc. Data driven ICAD graph generation
US10735031B2 (en) * 2018-09-20 2020-08-04 Western Digital Technologies, Inc. Content aware decoding method and system

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8134866B2 (en) * 2006-04-06 2012-03-13 Samsung Electronics Co., Ltd. Phase change memory devices and systems, and related programming methods
KR101375955B1 (ko) * 2006-05-12 2014-03-18 애플 인크. 메모리 디바이스 내의 왜곡 추정 및 상쇄
KR100823170B1 (ko) * 2007-01-31 2008-04-21 삼성전자주식회사 배드 블록을 싱글 레벨 셀 모드로 사용하는 메모리 시스템및 메모리 카드
US7599220B2 (en) * 2007-05-25 2009-10-06 Macronix International Co., Ltd. Charge trapping memory and accessing method thereof
US8077515B2 (en) * 2009-08-25 2011-12-13 Micron Technology, Inc. Methods, devices, and systems for dealing with threshold voltage change in memory devices
CN106024063A (zh) * 2016-07-19 2016-10-12 北京兆易创新科技股份有限公司 一种非易失性存储器的数据读取装置及方法

Also Published As

Publication number Publication date
CN108122586A (zh) 2018-06-05
US20180150248A1 (en) 2018-05-31

Similar Documents

Publication Publication Date Title
US11989228B2 (en) Multi-state programming of memory cells
KR102131324B1 (ko) 저항성 메모리 장치 및 저항성 메모리 장치의 동작방법
KR102188061B1 (ko) 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법
KR102140787B1 (ko) 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법
EP1426971B1 (en) Semiconductor memory device and method for correcting memory cell data
EP2678864B1 (en) Resistive memory sensing methods and devices
KR102251814B1 (ko) 메모리 장치, 그것의 동작 및 제어 방법
KR102142590B1 (ko) 저항성 메모리 장치 및 저항성 메모리 장치의 동작방법
US10249345B2 (en) Memories having select devices between access lines and in memory cells
KR20130021199A (ko) 비휘발성 메모리 소자 및 그 구동 방법
US20130135924A1 (en) Programming of phase-change memory cells
CN111316360A (zh) 存储器装置上的可选修整设置
CN109872751B (zh) 存储器装置及其操作方法
CN111316365B (zh) 存储器装置的修整设置确定
CN111316362A (zh) 存储器装置上的可配置修整设置
KR20180062513A (ko) 반도체 장치, 그를 포함하는 반도체 시스템 및 그 반도체 시스템의 구동 방법
KR102599046B1 (ko) 리커버리 동작을 수행하는 메모리 컨트롤러, 이의 동작 방법 및 이를 포함하는 메모리 시스템
US20240194284A1 (en) Methods and systems for improving ecc operation of memories
KR102217244B1 (ko) 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법
US12135610B2 (en) ECC configuration in memories
Luo et al. Compensating for sneak currents in multi-level crosspoint resistive memories
KR20200123383A (ko) 상-변화 랜덤 액세스 메모리 쓰기 교란 완화