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KR20180041659A - 수직 나노와이어 mosfet의 제조에서의 수직 게이트-라스트 공정을 위한 방법 - Google Patents

수직 나노와이어 mosfet의 제조에서의 수직 게이트-라스트 공정을 위한 방법 Download PDF

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KR20180041659A
KR20180041659A KR1020187001468A KR20187001468A KR20180041659A KR 20180041659 A KR20180041659 A KR 20180041659A KR 1020187001468 A KR1020187001468 A KR 1020187001468A KR 20187001468 A KR20187001468 A KR 20187001468A KR 20180041659 A KR20180041659 A KR 20180041659A
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KR
South Korea
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gate
mosfets
nanowire
nanowires
electrode
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KR1020187001468A
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English (en)
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KR102523769B1 (ko
Inventor
라스-에릭 워네르슨
마틴 베르그
칼-매그너스 퍼슨
요하네스 스벤슨
에릭 린드
Original Assignee
라스-에릭 워네르슨
에릭 린드
요하네스 스벤슨
마틴 베르그
칼-매그너스 퍼슨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Publication of KR20180041659A publication Critical patent/KR20180041659A/ko
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Abstract

수직 나노와이어 MOSFET들의 제조 방법은 게이트-라스트 공정을 사용하여 고려된다. 탑 오믹 전극은 먼저 제조되고, 에칭 기술을 사용하여 게이트 리세스를 형성하기 위해 마스크로서 사용될 수 있다. 이후 높은 정도의 액세스 저항 저감을 허용하는 게이트가 형성된다.

Description

수직 나노와이어 MOSFET의 제조에서의 수직 게이트-라스트 공정을 위한 방법
본 발명은 일반적으로 수직 금속-산화물-반도체 전계-효과 트랜지스터들 (metal-oxide-semiconductor field-effect transistors; MOSFETs)의 제조에 관한 것으로, 보다 상세하게는, 자기-정렬되어 있는 게이트-라스트 공정에서의 수직 나노와이어 MOSFET들의 제조 및 전자 회로들에서의 이들의 용도에 관한 것이다.
수직 나노와이어 MOSFET들은 전면-게이트 기하학적 구조에 의해 제공되는 양호한 정전기 제어를 갖는 얇은 채널들의 작은 풋-프린트들을 허용한다. 나노와이어 직경을 감소시키는 것은 정전기를 향상시키고 풋-프린트 영역을 감소시키지만, 외인성 직렬 저항을 증가시키는 것으로 나타났다. 나노와이어의 축방향을 따른 고정밀 도핑 제어는 불충분하고 매우 어렵다는 것을 증명했다. 더 얇은 나노와이어 직경들은 또한, 더 작은 영역이 접촉되기 때문에, 금속-반도체 접촉 저항을 증가시킨다. 또한, 오믹 접촉들은 일반적으로 충분한 낮은 비접촉 저항을 달성하기 위해 고온 어닐링 공정을 요구하는 한편, 게이트 유전체의 전기적 및 구조적 특성들이 고온 공정들에 민감하다. 게이트-라스트 공정들은 종종 평면 기술들에 사용되며, 소스- 및 드레인 영역들 및 이들의 전기 접촉들은 게이트 정의 전에 제조된다.
상기 언급된 문제들을 해결하기 위해, 디지털 에칭을 사용하여 게이팅 영역에서의 나노와이어 직경의 국부적인 감소의 가능성을 가지면서 진성 채널 및 도핑된 접촉 영역들을 허용하는, 자기-정렬되어 있는 게이트-라스트 공정이 이용된다. 또한, 공정은 동일한 샘플 상에 평행하게 다양한 게이트 길이들을 갖는 MOSFET들의 제조를 허용한다.
이후, 상기 설명을 유념하여, 본 발명의 일부 실시예들의 양태는, 본 기술 분야의 상기-확인된 결함들 및 하나의 또는 임의의 조합 및 단점들 중 하나 이상을 완화, 해소 또는 제거하고자 하는 기술을 제공하는 것이다.
본 발명의 양태는, 탑 오믹 접촉이 게이트 형성 전 제조되는 기술에 관한 것이다.
본 발명의 다른 양태는, 탑 금속 전극이 먼저 증착되고, 이후, 게이트 정의 전에 나노와이어 트랜지스터 채널의 직경을 감소시키기 위해 에칭 마스크로서 사용되는, 수직 MOSFET들의 제조에 관한 것이다.
본 발명의 또 다른 양태는 게이트 정의 전에 나노와이터 트랜지스터 채널의 직경을 감소시키기 위해 에칭 마스크로서 사용되는 교체 마스크를 사용하는 탑 접촉 영역의 형성에 관한 것이다. 이러한 교체 마스크는 이후 제거되고, 금속 접촉으로 교체된다.
또 다른 실시예에서, 게이트-라스트 공정에서 제조된 수직 나노와이어 MOSFET들은, 하나 또는 여러 개의 나노와이어들이 회로들을 형성하는 그룹들로 연결되는 디지털 어플리케이션들에 사용된다.
또 다른 실시예에서, 게이트-라스트 공정에서 제조된 수직 나노와이어 MOSFET들은, 하나 또는 여러 개의 나노와이어들이 회로들을 형성하는 그룹들로 연결되는, RF- 또는 밀리미터파 응용에 사용된다.
또 다른 실시예에서, 게이트-라스트 공정에서 제조된 수직 나노와이어 MOSFET들은, 하나 또는 여러 개의 나노와이어들이 회로들을 형성하는 그룹들로 연결된, 혼합형 또는 메모리 응용들에 사용된다.
본 발명의 다른 양태는 게이트-라스트 공정으로 제조된 수직 MOSFET들의 형성에 관한 것으로, 게이트 길이는 동일한 샘플 상에 MOSFET들 사이에서 변화된다.
본 발명의 다른 양태는 게이트-라스트 공정에 의해 제조된 수직 터널 전계- 효과-트랜지스터들(Field-Effect-Transistors; FETs)의 형성에 관한 것이며, 나노와이어는 축방향 pn-접합으로 이루어지며, 게이트는 터널 FET를 실행하기 위해 접합에 정렬된다.
상기 언급된 실시예들의 특징들은 임의의 조합들로 결합될 수 있다.
본 발명의 추가의 목적들, 특징들 및 장점들은 발명의 이하의 상세한 설명으로부터 명백해질 것이고, 발명의 실시예들은 첨부된 도면을 참조하여 보다 상세히 설명될 것이다.
도 1 게이트-라스트 공정에서 제조된 수직 MOSFET들의 개략도.
도 2 수직 나노와이어 MOSFET의 SEM 현미경 사진.
도 3 수직 나노와이어 MOSFET의 측정된 출력 특징들
도 4 수직 나노와이어 MOSFET의 측정된 전달 특징들
본 발명의 실시예들은 본 발명의 실시예들이 도시된, 첨부된 도면을 참조로 이하에 보다 완전히 설명될 것이다. 그러나, 이 발명은 많은 상이한 형태들로 구체화될 수 있으며, 여기에 설명된 실시예들에 제한되는 것으로 이해되어서는 안된다. 이보다는, 이들 실시예들은, 이 발명이 전체적으로 완전하게 될 수 있도록 제공되며, 본 기술 분야에 통상의 지식을 가진 자에게 본 발명의 범주를 완전히 전달할 것이다. 동일한 참조 부호들은 전체적으로 동일한 요소들을 나타낸다.
나노와이어 MOSFET들은 (Si 또는 III-V 화합물 재료와 같은) 반도체 기판들 상에 제조된다. 나노와이어들은 기판 또는 반도체 웨이퍼들 상에 증착된 에피택셜 층 상에 직접 성장될 수 있다. III-V 또는 그룹 IV 나노와이어들(예를 들어, InAs, InGaAs, GaSb, Si 및 그의 조합)은 전자-빔 정의된 Au 입자들 상에 증기-액체-고체 방법을 사용하여 금속 유기 증기상 에피택시를 사용하여 성장될 수 있다. 대안적으로, 나노와이어들을 성장시키는 다른 방법들, 예를 들어, 유전체(SiO2 또는 SiNx) 마스크들을 갖는 기판들 상의 성장이 사용될 수 있다. 나노와이어들은 또한 탑-다운 공정에서 반도체 웨이퍼의 에칭에 의해 정의될 수 있다. 또한, 나노와이어들은 재성장 단계에 노출될 수 있으며, 하나 이상의 마스크들이 나노와이어들을 따라 사용되어, 나노와이어들을 따라 1개, 2개 이상의 영역들 내의 반도체 재료 증착을 허용한다. 나노와이어들은 특정 구성들, 예를 들어, 200 nm 간격을 갖거나 육각형 패턴들의 복열 어레이들로 배열될 수 있다. 나노와이어들은 재료 조성물 및 도핑 수준에서 추가로 균일할 수 있으며, 이들은 200 nm 길이의 도핑되지 않은 바텀 섹션 이후 400 nm 길이의 고도핑된 섹션과 같은, 변화하는 도핑 또는 재료 조성물의 축방향 세그먼트들에 의해 형성될 수 있다. 터널 FET들의 경우, 나노와이어들은, 게이트가 헤테로접합의 바로 근처에 위치될 수 있는, GaSb/InAs pn-접합부들로 이루어질 수 있다. 나노와이어들은 고도핑된 InAs(또는 InGaAs) 쉘에 의해 과성장한 진성 InAs(또는 InGaAs)과 같은, 코어/쉘 헤테로 구조들 내에 형성된 도핑 변화 또는 반지름 방향 헤테로구조들을 추가로 포함할 수 있다. 이러한 문맥에서 나노와이어들은, 제2 재료가, 채널 액세스 저항, 수송 향상을 위한 감소된 스트레인, 또는 표면 패시베이션과 같은 향상된 기능을 제공하는 목표에 의해, 제1 나노와이어의 측면 패싯들 상에 에피택셜 성장된, 하나의 단일 재료 또는 대안적으로 코어/쉘 나노와이어들로 이루어진 반도체 로드들을 나타낸다. 대안적으로, 또한, 2개 이상의 상이한 재료들 및 도핑 수준들의 세그먼트들이 나노와이어 내에 결합된, 축방향 헤테로구조 나노와이어들을 고려할 수 있다. 이들 나노와이어들은, 상부 전극이 나노와이어의 탑 상에 형성되고, 나노와이어에 대한 오믹 접촉으로서 역할을 하는, 수직 MOSFET들 내의 트랜지스터 채널들로서 사용될 수 있다. 전극은 반도체 접촉 영역뿐만 아니라 금속 접촉으로 이루어질 수 있다. 게이트는 상부 전극 아래에 위치된 한편, 제3 전극은 나노와이어에 관하여 기판 상에 또는 게이트 아래에 위치된다. 제3 전극은 트랜지스터에 대한 제2 오믹 접촉으로서 역할을 한다.
본 발명의 제 1 실시예에서, 상부 오믹 트랜지스터 전극은 게이트 형성 전 형성된다.
제1 단계에서, 나노와이어들의 바텀은 하이드로겐실세스퀴옥산(Hydrogen silsesquioxane; HSQ), SiNx, SiO2, BCB, 포토레지스트와 같은, 하나 또는 여러 개의 무기 또는 유기 층들에 의해 보호된다. 게이트 길이 제어를 달성하기 위해, 층 두께는, 예를 들어, 노출량의 제어를 통해, 또는 에칭에 의한 층의 국부 시닝(thinning)에 의해, 또는 증착에 의한 재료의 국부 첨가에 의해, 각 나노와이어 에 대해 제어된다. 탑 금속 접촉은, 20 nm W의 스퍼터링 및 5 nm TiN의 원자층 증착(atomic layer deposition; ALD), 또는 Ni의 증착과 같은, 금속 증착에 의해 형성된다. 이러한 금속은, 예를 들어, 건식 에칭에 의해 이방성으로 에칭되어, 평면 층을 제거하고, 나노와이어 측벽들 상에 금속만을 유지시킨다. 이후, 보호층이 제거된다.
제2 단계에서, 이러한 층의 두께가 제1 보호층보다 얇은, 유기 또는 SiO2와 같은 무기 스페이서층이 증착된다.
제3 단계에서, 예를 들어, Al2O3, HfO2, ZrO2 또는 그의 조합으로 이루어진, 예를 들어, 원자층 증착에 의해 증착된, 고-k 산화물이 증착된다.
제4 단계에서, 금속 게이트는 예를 들어 스퍼터링된 W에 의해 증착된다. 금속 게이트 길이는 그에 의해 최종적으로 정의되는 한편, 게이트-드레인 및 게이트-소스 간격들은 보호층 및 스페이서층 각각의 두께에 의해 정의된다.
이후, 트랜지스터 공정은 바텀 전극의 형성뿐만 아니라 별도로 게이트와 트랜지스터 탑 오믹 접촉을 접촉시킴으로써 제5 단계에서 완료된다.
제2 실시예에서, 상부 오믹 트랜지스터 전극은 게이트 형성 전 형성된다.
제1 단계에서, 오믹 접촉은 트랜지스터들의 게이트 영역 아래에 증착된다.
제2 단계에서, 영역은 하이드로겐실세스퀴옥산(HSQ), SiNx, SiO2, BCB, 포토레지스트와 같은, 무기 또는 유기 층에 의해 보호된다. 게이트 길이 제어를 달성하기 위해, 층 두께는, 예를 들어, 노출량의 제어를 통해, 또는 에칭에 의한 층의 국부 시닝에 의해, 또는 증착에 의한 재료의 국부 추가에 의해, 각 나노와이어에 대해 제어된다. 탑 금속 접촉은 20 nm W의 스퍼터링 및 5 nm TiN의 원자층 증착(ALD) 및 Ni의 증착에 의해, 금속 증착에 의해 형성된다. 이러한 금속은, 예를 들어, 건식 에칭에 의해 이방성으로 에칭되어, 평면 층을 제거하고, 나노와이어 측벽들 상에 금속만을 유지시킨다. 이후, 보호층이 제거된다.
제3 단계에서, 제3 층의 두께가 제1 보호층보다 얇은, 유기 또는, SiO2와 같은 무기 스페이서 층이 증착된다.
제4 단계에서, 예를 들어, Al2O3, HfO2, ZrO2, 또는 그의 조합으로 이루어진, 예를 들어, 원자층 증착에 의해 증착된 고-k 산화물이 증착된다.
제5 단계에서, 예를 들어, 스퍼터링된 W에 의해 금속 게이트가 증착된다. 금속 게이트 길이는 최종적으로 정의되는 한편, 게이트-드레인 및 게이트-소스 간격들은 보호층과 스페이서 층 각각의 두께에 의해 정의된다.
이후, 트랜지스터 공정은, 바텀 전극의 형성뿐만 아니라 별도로 게이트와 트랜지스터 탑 오믹 접촉과 접촉시킴으로써 제6 단계에서 완료된다.
제3 실시예에서, 상부 오믹 트랜지스터 전극은 게이트 형성 전 형성된다.
제1 단계에서, 나노와이어들의 바텀은 하이드로겐실세스퀴옥산(HSQ), SiNx, SiO2, BCB, 포토레지스트와 같은, 무기 또는 유기 층에 의해 보호된다. 게이트 길이 제어를 달성하기 위해, 층 두께는, 예를 들어, 노출량의 제어를 통해, 또는 에칭에 의한 층의 국부 시닝에 의해, 또는 증착에 의한 재료의 국부 추가에 의해, 각 나노와이어에 대해 제어된다. 탑 금속 접촉은 20 nm W의 스퍼터링 및 5 nm TiN의 원자층 증착(ALD), 또는 Ni의 증착과 같은, 금속 증착에 의해 형성된다. 이러한 금속은 예를 들어, 건식 에칭에 의해 이방성으로 에칭되어, 평면 층을 제거하고, 나노와이어 측벽들 상에 금속을 유지시킨다. 이후, 보호층이 제거된다.
제2 단계에서, 이러한 층의 두께가 제1 보호층보다 얇은 경우, 유기 또는 SiO2와 같은 무기 스페이서 층이 증착된다.
제3 단계에서, 나노와이어들은 탑 전극 및 마스크로서 스페이서 층들을 사용하여 에칭되어, 리세스 영역을 형성한다. 교번(alternating) O3 산화 및 HCl:H2O (1:10)를 사용하여 나노와이어들의 디지털 에칭이 사용될 수 있다. 고도핑된 쉘은 이러한 방식으로 나노와이어의 섹션 상에 국부적으로 에칭될 수 있고, 직경은 원하는 직경들(3-50 nm)로 트리밍된다.
제4 단계에서, 예를 들어, Al2O3, HfO2, ZrO2, 또는 이의 조합으로 이루어진, 예를 들어, 원자층 증착에 의해 증착된 고-k 산화물이 증착된다.
제5 단계에서, 금속 게이트는, 예를 들어, 스퍼터링된 W에 의해 증착된다. 금속 게이트 길이는 최종적으로 정의되는 한편, 게이트-드레인 및 게이트-소스 간격들은 보호층 및 스페이서 층 각각의 두께에 의해 정의된다.
이후, 트랜지스터 공정은, 바텀 전극의 형성 뿐만 아니라 게이트와 트랜지스터 탑 오믹 접촉을 별도로 접촉시킴으로써 제6 단계에서 완료된다.
제4 실시예에서, 상부 오믹 트랜지스터 전극의 연장부는 게이트 형성 전 정의된다.
제1 단계에서, 나노와이어들의 바텀은 하이드로겐실세스퀴옥산(HSQ), SiNx, SiO2, BCB, 포토레지스트와 같은 무기 또는 유기 층에 의해 보호된다. 게이트 길이 제어를 달성하기 위해, 층 두께는, 예를 들어, 노출량에 제어를 통해, 또는 에칭에 의한 층의 국부 시닝에 의해 또는 증착에 의한 재료의 국부 첨가에 의해, 각 나노와이어에 대해 제어된다. 탑 접촉은 SiNx 또는 SiO2와 같은 마스크의 등방성 증착에 의해 정의된다. 이러한 마스크는, 예를 들어, 건식 에칭에 의해 이방성으로 에칭되어, 평면 층을 제거하고, 나노와이어 측벽들 상에 마스크만을 유지시킨다. 이후, 보호층은 제거된다.
제2 단계에서, 이러한 층의 두께가 제1 보호층보다 얇은 경우, SiO2와 같은 무기 또는 유기 스페이서 층이 증착된다.
제3 단계에서, 나노와이어들은 탑 전극 및 마스크로서 스페이서 층을 사용하여 에칭되어, 리세스 영역을 형성한다. 교번 O3 산화 및 HCl:H2O(1:10)를 사용하는 나노와이어들의 디지털 에칭이 사용될 수 있다. 고도핑된 쉘은 이러한 방식으로 나노와이어의 섹션 상에 국부적으로 에칭될 수 있으며, 직경은 원하는 직경들(3-50 nm)로 트리밍된다.
제4 단계에서, 예를 들어, Al2O3, HfO2, ZrO2, 또는 그의 조합으로 이루어진, 예를 들어, 원자층 증착에 의해 증착된 고-k 산화물이 증착된다.
제5 단계에서, 예를 들어, 스퍼터링된 W에 의해 금속 게이트가 증착된다. 금속 게이트 길이는 최종적으로 정의되는 한편, 게이트-드레인 및 게이트-소스 간격들은 보호층 및 스페이서층 각각의 두께에 의해 정의된다.
트랜지스터 공정은 이후, 별도로, 게이트를 접촉시키고 금속화에 의해 트랜지스터 탑 오믹 접촉을 정의할뿐만 아니라, 이와 별도로 바텀 전극의 형성에 의해, 제6 단계에서 완료된다.
제시된 실시예들의 특정한 이점은 제1 보호층의 두께에 의해 정의될 수 있는 게이트 길이의 제어다. 그러나, 스페이서 층의 두께가 변화되는 한편 보호층의 두께가 일정하게 유지되는 경우, 동일한 효과가 얻어진다는 것이 이해된다. 유사하게, 2개의 층들의 두께는 트랜지스터들 사이에서 변화될 수 있다.
실제로 제공된 실시예들에 설명된 보호층 및 스페이서층이 설명된 층들로서 작용하는 결합된 다층 구조들로 이루어질 수 있다는 것이 또한 이해된다.
발명의 특정한 이점은, 오믹 접촉들이 게이트 정의 전에 어닐링될 수 있다는 것이다. Ni가 접촉 금속으로서 사용될 때, 이러한 특정한 이점은 액세스 저항을 감소시키기 위해 추가로 사용되는 접촉 영역들에 Ni-합금들을 형성하는데 사용될 수 있다.
달리 정의되지 않는 한, 여기서 사용되는 모든 용어들(기술 및 과학 용어들 포함)은 이 발명이 속하는 기술 분야에 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 여기서 사용되는 용어들은 본 명세서 및 관련 분야의 문맥에서의 이들의 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 여기에 달리 명시적으로 정의되지 않는 한, 이상화되거나 지나치게 형식적인 의미로 해석되지 않을 것이다.
전술한 내용은 본 발명의 원리들, 바람직한 실시예들 및 작동 모드들을 설명하였다. 그러나, 발명은 제한적이기 보다는 예시적인 것으로 간주되어야 하며, 상기 논의된 특정한 실시예들에 제한되는 것으로 간주되어서는 안된다. 발명의 다양한 실시예들의 상이한 특징들은 명시적으로 설명된 것보다 다른 조합으로 결합될 수 있다. 따라서, 이하의 청구범위에 의해 정의된 본 발명의 범주를 벗어나지 않고 본 기술 분야에 통상의 지식을 가진 자에 의해 이들 실시예들에서 변형들이 이루어질 수 있다는 것이 이해되어야 한다.

Claims (9)

  1. 수직 나노와이어 MOSFET들의 제조 방법으로서,
    탑 오믹 전극의 접촉 영역이 게이트 증착 전에 정의되는, 수직 나노와이어 MOSFET들의 제조 방법.
  2. 수직 나노와이어 MOSFET들의 제조 방법으로서,
    상기 탑 오믹 전극의 접촉 영역은 제1항에 따른 게이트 증착 전에 정의되고, 상기 게이트는 탑 오믹 전극에 자기 정렬되어 있는, 수직 나노와이어 MOSFET들의 제조 방법.
  3. 수직 나노와이어 MOSFET들의 제조 방법으로서,
    상기 탑 오믹 전극의 접촉 영역은 제1항에 따른 게이트 증착 전에 정의되고, 상기 나노와이어의 바텀 상에는 금속 전극이 없는, 수직 나노와이어 MOSFET들의 제조 방법.
  4. 수직 나노와이어 MOSFET들의 제조 방법으로서,
    상기 탑 오믹 전극의 접촉 영역은 제1항 내지 제3항에 따른 게이트 증착 전에 정의되고, 상기 탑 전극은 에칭 마스크로서 사용되어 게이트 형성 전 리세스 게이트를 형성하는, 수직 나노와이어 MOSFET들의 제조 방법.
  5. 제1항 내지 제4항에 있어서,
    상기 탑 전극은 게이트 형성 전 어닐링되는, 수직 나노와이어 MOSFET들의 제조 방법.
  6. 제1항 내지 제4항에 있어서,
    상기 MOSFET들은 상이한 게이트 길이를 갖는, 수직 나노와이어 MOSFET들의 제조 방법.
  7. 제4항에 있어서,
    상기 나노와이어는 도핑된 코어-쉘 헤테로구조로 이루어지는 한편, 상기 도핑된 쉘은 게이트 형성 전 나노와이어의 섹션으로부터 국부적으로 제거되는, 수직 나노와이어 MOSFET들의 제조 방법.
  8. 제1항 내지 제4항에 있어서,
    상기 MOSFET들은 상보적인 극성을 갖는, 수직 나노와이어 MOSFET들의 제조 방법.
  9. 제1항 내지 제4항에 있어서,
    상기 나노와이어는 축방향 pn-접합으로 이루어지고, 상기 게이트는 터널FET를 형성하도록 정렬되어 있는, 수직 나노와이어 MOSFET들의 제조 방법.
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