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KR20170093277A - Sensor package and method of manufacturinng the same - Google Patents

Sensor package and method of manufacturinng the same Download PDF

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KR20170093277A
KR20170093277A KR1020160013959A KR20160013959A KR20170093277A KR 20170093277 A KR20170093277 A KR 20170093277A KR 1020160013959 A KR1020160013959 A KR 1020160013959A KR 20160013959 A KR20160013959 A KR 20160013959A KR 20170093277 A KR20170093277 A KR 20170093277A
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KR
South Korea
Prior art keywords
wiring
substrate
semiconductor chip
insulating layer
via hole
Prior art date
Application number
KR1020160013959A
Other languages
Korean (ko)
Inventor
이응주
임시우
오동훈
Original Assignee
주식회사 네패스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 네패스 filed Critical 주식회사 네패스
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Priority to CN201790000502.1U priority patent/CN208767298U/en
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Abstract

Disclosed are a sensor package, which can be manufactured in a thin shape and has improved sensitivity of a sensor, and a manufacturing method thereof. The sensor package according to an embodiment of the present invention comprises: a semiconductor chip including a sensor pattern exposed to the outside; a substrate including a housing part housing the semiconductor chip; an encapsulating member molding the semiconductor chip and the substrate to be integrated; a through wiring passing through the substrate in a vertical direction; a wiring part electrically connecting the semiconductor chip and the through wiring to each other and exposing the sensor pattern of the semiconductor chip; and an external connection part electrically connected to the other side of the through wiring and electrically connected to the outside.

Description

센서 패키지 및 이의 제조 방법{SENSOR PACKAGE AND METHOD OF MANUFACTURINNG THE SAME}Technical Field [0001] The present invention relates to a sensor package,

본 발명은 센서 패키지 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 센서 패키지의 두께를 감소시키고 센서의 감도를 향상시키며, 센서 패키지의 상, 하부를 전기적으로 연결하는 도전성 통로가 마련되는 센서 패키지 및 이의 제조 방법에 관한 것이다.The present invention relates to a sensor package and a method of manufacturing the same, and more particularly, to a sensor package having a conductive path for electrically connecting upper and lower portions of a sensor package, And a method for producing the same.

반도체 칩의 제조 공정의 지속적인 발전에 따라, 반도체 칩의 크기도 지속적으로 감소해 왔다. 현재에는, 반도체 칩의 크기가 매우 축소되어, 반도체 패키지를 형성할 때 전기적 연결을 위하여 패키지 크기를 증가시킬 필요가 있는 경우도 발생하고 있다. 이러한 발달 과정에서 제시된 반도체 패키지 기술 중의 하나가 팬아웃 패키지(Pan-out Package)이다.With the continuous development of the semiconductor chip manufacturing process, the size of the semiconductor chip has been continuously reduced. At present, the size of the semiconductor chip is greatly reduced, so that it is necessary to increase the package size for the electrical connection when forming the semiconductor package. One of the semiconductor package technologies presented in the development process is a fan-out package.

또한, 팬아웃 패키지의 외측 영역에 상하 수직으로 신호를 전달하는 패턴 구조를 형성하여 동종의 패키지 또는 이종의 패키지를 상하로 적층하여 동일한 실장 면적에서 메모리 용량의 확장이나 반도체의 동작 성능을 향상시키는 기술 역시 병행하여 여러 가지 형태로 개발되고 있다.In addition, a pattern structure for transmitting signals vertically and vertically is formed in the outer region of the fan-out package so as to stack the same kind of packages or different types of packages vertically so as to expand memory capacity and improve operation performance of semiconductors in the same mounting area It is also being developed in various forms in parallel.

종래의 팬아웃 패키지의 경우, 반도체 칩이 피시비(PCB) 기판 또는 리드 프레임 상에 접착제를 통하여 부착되고, 상기 피시비 기판 또는 리드 프레임의 측부의 메탈 프레임과 상기 반도체 칩이 와이어 본딩을 통하여 전기적으로 연결되며 몰딩을 통하여 상기 반도체 칩과 와이어가 보호되는 패키지 구조를 가진다.In a conventional fan-out package, a semiconductor chip is attached to a PCB substrate or a lead frame through an adhesive, and the metal frame on the side of the PCB or the lead frame and the semiconductor chip are electrically connected And has a package structure in which the semiconductor chip and the wire are protected through molding.

반도체 패키지 중 반도체 패키지의 최상부에 배치되는 반도체 칩의 노출을 필요로 하는 센서 패키지의 경우, 와이어 본딩을 통하여 전기적으로 연결된 종래의 팬-아웃 패키지는 이격 거리로 인한 감도의 저하 및 최종 패키지 두께가 두꺼워지는 단점이 있으며, 또한 와이어의 루프 길이가 길어 짐에 따른 전기적 성능이 저하되는 단점이 있다.In the case of a sensor package requiring exposure of a semiconductor chip disposed at the top of a semiconductor package in a semiconductor package, a conventional fan-out package electrically connected through wire bonding has a deteriorated sensitivity due to a separation distance, There is a disadvantage in that the electrical performance is deteriorated as the loop length of the wire becomes longer.

공개특허공보 10-2015-0090705호(2015.08.06. 공개)에는 센싱부가 패키지 표면에 노출된 센서 패키지 및 그 제조 방법이 개시되어 있다.In Japanese Unexamined Patent Application Publication No. 10-2015-0090705 (published Aug. 20, 2015), a sensor package in which a sensing unit is exposed on a surface of a package and a manufacturing method thereof are disclosed.

공개특허공보 10-2015-0090705호(2015.08.06. 공개)Open Patent Publication No. 10-2015-0090705 (published on Aug. 20, 2015)

본 발명의 실시예들는 박형으로 제조 가능하고, 센서의 감도가 향상된 센서 패키지를 제공하고자 한다.Embodiments of the present invention are intended to provide a sensor package that can be manufactured in a thin shape and has improved sensitivity of the sensor.

또한, 본 발명의 실시예들은 기판을 관통하는 관통 배선과 배선층 사이에 별도의 금속 패드 등을 삽입하지 않으면서도 배선층을 적층할 수 있는 센서 패키지의 제조 방법을 제공하고자 한다.Embodiments of the present invention also provide a method of manufacturing a sensor package capable of stacking wiring layers without inserting a separate metal pad or the like between the through wiring penetrating through the substrate and the wiring layer.

본 발명의 일 실시예에 따른 센서 패키지는, 외부로 노출되는 센서 패턴을 포함하는 반도체 칩, 상기 반도체 칩이 수용되는 수용부를 포함하는 기판, 상기 반도체 칩 및 상기 기판을 일체화하도록 몰딩하는 봉지재, 상기 기판을 상하 방향으로 관통하는 관통 배선, 상기 반도체 칩 및 상기 관통 배선을 전기적으로 서로 연결하며, 상기 반도체 칩의 상기 센서 패턴을 노출하는 배선부 및 상기 관통 배선의 타 측과 전기적으로 연결되고 외부에 전기적으로 접속 가능한 외부 접속부를 포함한다.A sensor package according to an embodiment of the present invention includes a semiconductor chip including a sensor pattern exposed to the outside, a substrate including a housing portion in which the semiconductor chip is accommodated, an encapsulant for molding the semiconductor chip and the substrate, A wiring portion that electrically connects the semiconductor chip and the through wiring to each other and exposes the sensor pattern of the semiconductor chip and a wiring portion that is electrically connected to the other side of the through wiring, And an external connection portion that is electrically connectable to the external connection portion.

또한, 본 발명의 일 실시예에 따르면, 상기 반도체 칩, 상기 기판 및 상기 봉지재는 동일 평면 상에 마련되고, 상기 배선부는 상기 반도체 칩, 상기 기판 및 상기 봉지재 상에 적층될 수 있다.According to an embodiment of the present invention, the semiconductor chip, the substrate, and the encapsulation material may be provided on the same plane, and the wiring portion may be laminated on the semiconductor chip, the substrate, and the encapsulation material.

또한, 본 발명의 일 실시예에 따르면, 상기 배선부는, 상기 반도체 칩의 신호 패드와 상기 관통 배선을 노출하는 제1 절연층, 상기 제1 절연층 상에 마련되고 상기 신호 패드와 상기 관통 배선을 전기적으로 서로 연결하는 배선층 및 상기 제1 절연층 및 상기 배선층 상에 마련되어, 상기 배선층을 커버하며, 상기 반도체 칩의 상기 센서 패턴을 노출하는 제2 절연층을 포함할 수 있다.According to an embodiment of the present invention, the wiring portion may include a first insulating layer that exposes signal pads of the semiconductor chip and the through wiring, a second insulating layer that is provided on the first insulating layer, And a second insulating layer provided on the first insulating layer and the wiring layer to cover the wiring layer and expose the sensor pattern of the semiconductor chip.

또한, 본 발명의 일 실시예에 따르면, 상기 제1 절연층은 상기 신호 패드 및 상기 관통 배선을 각각 노출하는 개구부를 포함하고, 상기 배선층은 상기 제1 절연층의 개구부를 충진하여 상기 신호 패드 및 상기 관통 배선과 접속될 수 있다.According to an embodiment of the present invention, the first insulating layer may include an opening for exposing the signal pad and the through wiring, respectively, and the wiring layer may fill the opening of the first insulating layer, And can be connected to the penetrating wiring.

또한, 본 발명의 일 실시예에 따르면, 상기 기판은 상하 방향으로 관통되는 비아홀이 형성되고, 상기 관통 배선은 상기 비아홀에 충전되는 도전성 물질로 마련될 수 있다.According to an embodiment of the present invention, the substrate may be formed with a via hole penetrating in the vertical direction, and the through wiring may be formed of a conductive material filled in the via hole.

또한, 본 발명의 일 실시예에 따르면, 상기 관통 배선은 도전성 페이스트로 마련될 수 있다.According to an embodiment of the present invention, the through wiring may be formed of a conductive paste.

또한, 본 발명의 일 실시예에 따르면, 일 면이 상기 관통 배선과 부착되고 타 면이 상기 외부 접속부와 부착되며, 도전성 물질로 마련되는 패드부를 더 포함할 수 있다.In addition, according to an embodiment of the present invention, the pad unit may further include a pad portion having one surface thereof attached to the through wiring, another surface attached to the external connection portion, and made of a conductive material.

또한, 본 발명의 일 실시예에 따르면, 상기 패드부가 부착되는 관통 배선의 단부는 상기 기판으로부터 돌출되어 외측으로 연장되도록 마련될 수 있다.Also, according to an embodiment of the present invention, an end portion of the through wiring to which the pad portion is attached may be provided so as to protrude outward from the substrate.

또한, 본 발명의 일 실시예에 따르면, 상기 기판과 상기 관통 배선의 단부 사이에는 금속 층이 개재될 수 있다.According to an embodiment of the present invention, a metal layer may be interposed between the substrate and the end portions of the through wiring.

또한, 본 발명의 일 실시예에 따르면, 상기 기판은 상하 방향으로 관통되는 비아홀이 형성되고, 상기 관통 배선은 상기 비아홀의 내주면을 둘러싸도록 마련되며, 상기 관통 배선에 형성되는 비아홀에는 관통 부재가 충전될 수 있다.According to an embodiment of the present invention, the substrate is provided with a via hole penetrating in the vertical direction, the through wiring is provided so as to surround the inner peripheral surface of the via hole, and the via hole formed in the through wiring is filled with a penetrating member .

또한, 본 발명의 일 실시예에 따르면, 상기 관통 부재는 비도전성 레진으로 마련될 수 있다.According to an embodiment of the present invention, the penetrating member may be formed of a non-conductive resin.

본 발명의 일 실시예에 따른 센서 패키지의 제조 방법은, 반도체 칩이 수용되는 수용부와 상기 수용부의 외측에서 상하 방향으로 관통되는 비아홀이 형성되는 기판을 제공하는 단계, 상기 비아홀의 상하 방향을 따라 관통 배선을 형성하는 단계, 상기 수용부에 신호 패드 및 센서 패턴을 포함하는 반도체 칩을 수용시키는 단계, 상기 반도체 칩과 상기 기판 상에 절연층을 적층시키되, 상기 절연층은 상기 상기 관통 배선, 그리고 상기 반도체 칩의 상기 신호 패드 및 상기 센서 패턴을 노출하도록 적층시키는 단계 및 상기 절연층 상에 상기 신호 패드와 상기 관통 배선을 전기적으로 연결하도록 배선층을 형성하는 단계를 포함한다.A method of manufacturing a sensor package according to an embodiment of the present invention includes the steps of providing a substrate on which a semiconductor chip is accommodated and a via hole formed on an outer side of the accommodating portion in a vertical direction, The method comprising the steps of: forming a through wiring, receiving a semiconductor chip including a signal pad and a sensor pattern in the receiving portion, stacking an insulating layer on the semiconductor chip and the substrate, Layered to expose the signal pad and the sensor pattern of the semiconductor chip, and forming a wiring layer to electrically connect the signal pad and the penetrating wiring on the insulating layer.

또한, 본 발명의 일 실시예에 따르면, 상기 관통 배선을 형성하는 방법은 증착 또는 도금 공정을 사용하여 상기 비아홀의 내주면을 둘러싸도록 할 수 있다.According to an embodiment of the present invention, the method for forming the through wiring may surround the inner circumferential surface of the via hole using a deposition or plating process.

또한, 본 발명의 일 실시예에 따르면, 상기 관통 배선은 상기 기판의 양 면 상에 증착 또는 도금되어 형성되며, 상기 기판의 양 면에 마련되는 관통 배선은 상기 비아홀의 내주면을 통해 연결될 수 있다.According to an embodiment of the present invention, the through wirings are formed by vapor deposition or plating on both surfaces of the substrate, and the through wirings provided on both surfaces of the substrate may be connected through the inner peripheral surface of the via hole.

또한, 본 발명의 일 실시예에 따르면, 상기 비아홀은 상기 관통 배선으로 충진될 수 있다.According to an embodiment of the present invention, the via hole may be filled with the through wiring.

또한, 본 발명의 일 실시예에 따르면, 상기 기판의 일 면에 마련되는 관통 배선 상에 도전성 물질로 마련되는 패드부를 적층할 수 있다.In addition, according to an embodiment of the present invention, a pad portion formed of a conductive material may be laminated on the through wiring provided on one surface of the substrate.

또한, 본 발명의 일 실시예에 따르면, 상기 관통 배선의 중공부에 관통 부재를 충진하며, 상기 기판의 일 면에 마련되는 관통 배선과 상기 관통 부재 상에 도전성 물질로 마련되는 패드부를 적층할 수 있다.According to an embodiment of the present invention, a through-hole is filled in a hollow portion of the through-hole, and a pad portion provided on the through-hole and a conductive material is stacked have.

또한, 본 발명의 일 실시예에 따르면, 상기 기판의 일 면에 마련되는 상기 패드부에 드라이 필름(dry film)을 부착하여 패터닝(patterning)하고, 상기 드라이 필름이 부착된 부분을 제외한 부분의 상기 패드부와 상기 관통 배선을 제거하는 에칭(etching) 공정을 더 포함할 수 있다.According to an embodiment of the present invention, a dry film may be patterned by attaching a dry film to the pad portion provided on one surface of the substrate, And an etching process for removing the pad portion and the through wiring.

또한, 본 발명의 일 실시예에 따르면, 상기 패터닝에 의해 상기 패드부가 존재하는 면에 대향되는 면을 평탄화하는 공정을 더 포함할 수 있다.According to an embodiment of the present invention, the method may further include a step of planarizing the surface facing the surface on which the pad is present by the patterning.

또한, 본 발명의 일 실시예에 따르면, 상기 평탄화 공정에 의해 상기 기판과 상기 관통배선과 상기 관통부재가 동일 평면 상에 마련될 수 있다.According to an embodiment of the present invention, the substrate, the through wiring, and the penetrating member may be provided on the same plane by the planarization process.

본 발명의 실시예에 따른 센서 패키지 및 그 제조방법은 반도체 칩과 배선층 사이에 마련되는 절연층의 두께를 얇게 할 수 있으므로, 박형의 패키지를 제조 가능하게 하고, 반도체 칩의 활성면과 전체 빌드업 층 사이의 두께를 최소화함으로써 센싱 감도를 높일 수 있다.The sensor package and the method of manufacturing the same according to the embodiment of the present invention can reduce the thickness of the insulating layer provided between the semiconductor chip and the wiring layer so that a thin package can be manufactured and the active surface of the semiconductor chip and the entire build- By minimizing the thickness between the layers, the sensing sensitivity can be increased.

도 1은 본 발명의 일 실시예에 따른 센서 패키지의 단면도이다.
도 2는 도 1의 센서 패키지를 A-A' 선을 따라 절단한 평면도이다.
도 3 내지 도 16은 본 발명의 일 실시예에 따른 센서 패키지의 제작 공정을 나타내는 단면도이다.
도 17은 본 발명의 일 실시예에 따른 센서 패키지의 단면도이다.
도 18은 도 1의 센서 패키지가 적층된 패키지-온-패키지의 단면도이다.1 is a cross-sectional view of a sensor package according to an embodiment of the present invention.
FIG. 2 is a plan view of the sensor package of FIG. 1 taken along line AA '; FIG.
3 to 16 are cross-sectional views illustrating a manufacturing process of a sensor package according to an embodiment of the present invention.
17 is a cross-sectional view of a sensor package according to an embodiment of the present invention.
18 is a cross-sectional view of a package-on-package in which the sensor package of Fig. 1 is laminated.

이하에서는 본 발명의 실시예들을 첨부 도면을 참조하여 상세히 설명한다. 아래에서 소개하는 실시예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 사상을 충분히 전달하기 위해 제시하는 것일 뿐, 본 발명이 제시하는 실시예만으로 한정되는 것은 아니다. 본 발명은 다른 실시 형태로도 구체화될 수 있다. 본 발명을 명확하게 설명하기 위하여 설명과 관계없는 부분은 도면에서 생략하였으며 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 또한, 이하 사용되는 용어 중 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. It is to be understood that the embodiments described below are provided only to illustrate the present invention and are not intended to limit the scope of the present invention. The present invention may be embodied in other embodiments. In order to clearly explain the present invention, parts not related to the description are omitted from the drawings, and the width, length, thickness, etc. of the components may be exaggerated for convenience. Like reference numerals designate like elements throughout the specification. In addition, the following terms "and / or" include any one of the listed items and any combination of one or more of them.

도 1은 본 발명의 일 실시예에 따른 센서 패키지의 단면도이다. 도 2는 도 1의 센서 패키지를 A-A' 선을 따라 절단한 평면도이다. 도 1 및 도 2를 참고하여 본 발명의 실시예에 따른 센서 패키지(100)를 설명하도록 한다.1 is a cross-sectional view of a sensor package according to an embodiment of the present invention. FIG. 2 is a plan view of the sensor package of FIG. 1 taken along line A-A '. A sensor package 100 according to an embodiment of the present invention will be described with reference to Figs. 1 and 2. Fig.

본 발명의 일 실시예에 따른 센서 패키지(100)는 외부로 노출되는 센서 패턴(114)을 포함하는 반도체 칩(110), 상기 반도체 칩(110)이 수용되는 수용부(121)를 포함하는 기판(120), 상기 반도체 칩(110) 및 상기 기판(120)을 일체화하도록 몰딩하는 봉지재(140), 상기 기판(120)을 상하 방향으로 관통하는 관통 배선(123), 상기 반도체 칩(110) 및 상기 관통 배선(123)을 전기적으로 서로 연결하며, 상기 반도체 칩(110)의 상기 센서 패턴(114)을 노출하는 배선부(130) 및 상기 관통 배선(123)의 타 측과 전기적으로 연결되고 외부에 전기적으로 접속 가능한 외부 접속부(150)를 포함한다.A sensor package 100 according to an embodiment of the present invention includes a semiconductor chip 110 including a sensor pattern 114 exposed to the outside, a substrate 121 including a housing 121 in which the semiconductor chip 110 is accommodated, A sealing material 140 for molding the semiconductor chip 110 and the substrate 120 so as to integrate the semiconductor chip 110 and the substrate 120, a through wire 123 penetrating the substrate 120 in the vertical direction, And a wiring part (130) electrically connecting the through wiring (123) and exposing the sensor pattern (114) of the semiconductor chip (110) and electrically connected to the other side of the through wiring And an external connection unit 150 that can be electrically connected to the outside.

예를 들어, 상기 기판(120)은 절연기판으로 마련될 수 있다. 절연기판은 절연 물질을 포함할 수 있으며, 예를 들어 실리콘(silicon), 글래스(glass), 세라믹(ceramic), 플라스틱(plastic) 또는 폴리머(polymer)를 포함할 수 있다. 상기 기판(120)은 평판 형상으로 마련될 수 있으며, 원형 또는 다각형 등 다양한 형상으로 마련될 수 있다.For example, the substrate 120 may be an insulating substrate. The insulating substrate may include an insulating material and may include, for example, silicon, glass, ceramic, plastic, or polymer. The substrate 120 may be formed in a flat plate shape, or may be formed in various shapes such as a circular shape or a polygonal shape.

상기 기판(120)은 상기 반도체 칩(110)을 수용하는 수용부(121)를 포함할 수 있다. 상기 수용부(121)는 상기 기판(120)을 관통하도록 마련될 수 있으며, 기판(120)의 중앙부에 위치할 수 있다. 상기 수용부(121)는 상기 반도체 칩(110)의 너비보다 넓게 마련되어 상기 반도체 칩(110)을 수용할 수 있다.The substrate 120 may include a receiving portion 121 for receiving the semiconductor chip 110. The receiving portion 121 may be provided to penetrate the substrate 120 and may be located at a central portion of the substrate 120. The accommodating portion 121 may be provided to be wider than the width of the semiconductor chip 110 to accommodate the semiconductor chip 110.

이 때, 상기 반도체 칩(110)과 상기 수용부(121) 사이에는 후술하는 봉지재(140)로 충진될 수 있다. 이와 달리, 상기 수용부(121)는 도면에 도시된 바와 다르게 상기 기판(120)의 일 면이 개방되지 않은 홈으로 마련될 수 있다. 또한, 반도체 칩(110)의 너비방향 형상과 동일하도록 마련되어 반도체 칩(110)이 압입되도록 마련될 수 있다.At this time, the sealant 140 may be filled between the semiconductor chip 110 and the accommodating portion 121. Alternatively, the receiving portion 121 may be provided with a groove whose one side of the substrate 120 is not opened, as shown in the drawing. Further, the semiconductor chip 110 may be formed to have the same width direction as the semiconductor chip 110, and the semiconductor chip 110 may be press-fitted.

상기 반도체 칩(110)은 외부로 노출된 상기 센서 패턴(111)을 통하여 외부의 자극을 감지 가능한 다양한 종류의 센서칩일 수 있다. 예를 들어, 상기 반도체 칩(110)은 이미지 센서칩, 지문 인식용 센서칩, 열 감지용 센서칩 또는 습도 감지용 센서칩 등을 사용할 수 있다. 보다 바람직하게는 상기 반도체 칩(110)은 지문 인식용 센서칩일 수 있으며, 이러한 반도체 칩(110)을 포함하는 본 발명의 센서 패키지(100)는 센서 장치에 사용될 수 있으며, 특히, 지문 센서에 사용될 수 있다.The semiconductor chip 110 may be various types of sensor chips capable of sensing external stimulation through the sensor pattern 111 exposed to the outside. For example, the semiconductor chip 110 may be an image sensor chip, a sensor chip for fingerprint recognition, a sensor chip for heat sensing, or a sensor chip for humidity sensing. More preferably, the semiconductor chip 110 may be a sensor chip for fingerprint recognition, and the sensor package 100 of the present invention including the semiconductor chip 110 may be used in a sensor device. In particular, .

상기 반도체 칩(110)의 일면은 회로가 형성되는 활성영역을 포함하는 활성면(111)일 수 있다. 한편, 상기 반도체 칩(110)의 배면은 비활성면(112)일 수 있다.One surface of the semiconductor chip 110 may be an active surface 111 including an active region where a circuit is formed. The back surface of the semiconductor chip 110 may be an inactive surface 112.

상기 반도체 칩(110)의 상기 활성면(111)에는 외부와 신호를 교환하기 위한 신호 패드(113)가 복수로 마련될 수 있으며, 상기 신호 패드(113)는 알루미늄(Al)과 같은 도전성 물질막으로 형성될 수 있다. 상기 신호 패드(113)는 상기 반도체 칩(110)과 일체로 형성되는 것을 포함한다.A plurality of signal pads 113 for exchanging signals with the outside may be provided on the active surface 111 of the semiconductor chip 110. The signal pads 113 may be formed of a conductive material layer such as aluminum As shown in FIG. The signal pad 113 may be formed integrally with the semiconductor chip 110.

도 1에는 하나의 반도체 칩(110)을 도시하였지만, 이와 달리 둘 이상의 반도체 칩이 적층되는 형태일 수 있다. 이 때 적층되는 반도체 칩은 이종 제품들일 수 있다. 예를 들어, 하나의 반도체 칩은 센서칩이고, 다른 하나의 반도체 칩은 메모리칩 또는 로직칩일 수 있다. 둘 이상의 반도체 칩이 적층되는 센서 패키지는 SOC(system on chip) 또는 SIP(system in package)일 수 있다. 또한, 복수의 반도체 칩은 너비 방향으로 인접하여 또는 접촉하여 배치될 수도 있다.Although one semiconductor chip 110 is shown in FIG. 1, two or more semiconductor chips may be stacked. The semiconductor chips stacked at this time may be heterogeneous products. For example, one semiconductor chip may be a sensor chip, and the other semiconductor chip may be a memory chip or a logic chip. The sensor package in which two or more semiconductor chips are stacked may be a system on chip (SOC) or a system in package (SIP). Further, the plurality of semiconductor chips may be disposed adjacent to or in contact with each other in the width direction.

센서 패키지(100)가 메인 기판(미도시)에 실장되거나 다른 칩 또는 패키지와 전기적으로 연결되기 위해서는 반도체 칩(110)과 메인 기판 등 사이를 전기적으로 연결하는 전기접속부가 필요하다. 한편, 반도체 칩(110)의 신호패드(113) 간격보다 더 넓은 영역의 메인 기판 접속영역에 센서 패키지(100)를 실장하기 위해서는 반도체 칩(110)의 외곽으로 회로가 확장되는 형태인 팬아웃 패키지 형태가 마련될 수 있다.In order for the sensor package 100 to be mounted on a main board (not shown) or electrically connected to another chip or package, an electrical connection part for electrically connecting the semiconductor chip 110 and the main board or the like is required. In order to mount the sensor package 100 on the main board connection region in a region wider than the interval of the signal pads 113 of the semiconductor chip 110, Shape can be provided.

도면에 도시되지는 않았지만, 메인 기판은 회로가 인쇄된 인쇄회로기판(Printed Circuit Board) 또는 리드프레임(Lead Flame)을 포함한다. 또한, 인쇄회로기판은 박형의 필름(Film), 글래스(Glass), 또는 테이프(Tape) 등을 포함한다.Although not shown in the figure, the main board includes a printed circuit board (Printed Circuit Board) or a lead frame on which circuits are printed. In addition, the printed circuit board includes a thin film, glass, or tape.

팬아웃 패키지 형태를 위하여 본 발명의 실시예에 따른 센서 패키지(100)는 반도체 칩(110)의 신호 패드(113) 보다 외측에 마련되어 상하 방향으로 전기적 신호를 전달할 수 있는 관통 배선(123)을 포함할 수 있다. 관통 배선(123)의 일 측은 반도체 칩(110)과 전기적으로 연결되고, 타 측은 외부 접속부(150)와 전기적으로 연결되며, 외부 접속부(150)는 메인 기판 또는 다른 칩 또는 패키지에 전기적으로 연결될 수 있다.The sensor package 100 according to the embodiment of the present invention includes a through wire 123 provided outside the signal pad 113 of the semiconductor chip 110 and capable of transmitting an electrical signal in a vertical direction can do. One side of the through wiring 123 is electrically connected to the semiconductor chip 110 and the other side is electrically connected to the external connection part 150. The external connection part 150 can be electrically connected to the main substrate or another chip or package. have.

상기 관통 배선(123)은 상기 기판(120)에 마련되는 비아홀(122)을 통해 상하 방향으로 배치되어 상기 반도체 칩(110)과 메인 기판 등 사이에 데이터 신호 또는 전력 신호 등을 전달할 수 있다. 상기 비아홀(122)은 상기 기판(120)을 관통하도록 형성되며, 상기 기판(120)의 상기 수용부(121) 외곽을 따라 복수로 마련될 수 있다. 도 2를 참고하면, 상기 수용부(121) 외곽을 따라 일 열로 상기 관통 배선(123)이 마련되는 것을 알 수 있다. 이와 달리, 2 열 이상의 관통 배선(123)이 마련되거나, 상기 수용부(121)의 일 측에만 관통 배선(123)이 마련될 수도 있다.The through wires 123 are vertically arranged through via holes 122 formed in the substrate 120 to transmit data signals or power signals between the semiconductor chips 110 and the main substrate. The via hole 122 is formed to penetrate through the substrate 120 and may be provided along the outer periphery of the receiving portion 121 of the substrate 120. Referring to FIG. 2, it can be seen that the through wirings 123 are provided in one row along the periphery of the receiving portion 121. Alternatively, two or more rows of through wirings 123 may be provided, or a through wirings 123 may be provided only on one side of the receiving portion 121.

본 발명의 일 실시예에 따르면, 상기 관통 배선(123)은 상기 비아홀(122)에 충전되는 도전성 물질일 수 있다. 상기 관통 배선(123)은 원기둥 형상으로 마련될 수 있다.According to an embodiment of the present invention, the through wiring 123 may be a conductive material filled in the via hole 122. The through wiring 123 may be formed in a cylindrical shape.

한편, 상기 관통 배선(123)은 솔더볼 등의 형태로 마련되어 비아홀(122)을 관통하거나, 비아홀(122)에 충진되는 솔더 레지스트 잉크(Solder resist ink)일 수 있다.The through wiring 123 may be a solder resist ink which is provided in the form of a solder ball or the like and which penetrates the via hole 122 or is filled in the via hole 122.

상기 관통 배선(123)의 형성 방법은 무전해 도금, 전해 도금, 스퍼터링, 또는 프린팅 등을 포함한다.The forming method of the through wiring 123 includes electroless plating, electrolytic plating, sputtering, or printing.

상기 관통 배선(123)의 일 측(도 1에서 상측)은 상기 기판(120)과 동일 평면 상에 마련될 수 있으며, 타 측(도 1에서 하측)은 상기 기판(120)으로부터 돌출되도록 마련될 수 있다.One side (upper side in FIG. 1) of the through wiring 123 may be provided on the same plane as the substrate 120, and the other side (lower side in FIG. 1) may be provided to protrude from the substrate 120 .

상기 기판(120)으로부터 돌출되는 타 측(또는 하 측)은 외측으로 연장되어 플랜지 형태로 마련될 수 있으며, 상기 기판(120)과 외측으로 연장되는 플랜지부 사이에 금속 층(120a)이 개재될 수 있다. 상기 금속 층(120a)의 일 예로 구리 포일(Cu foil)을 포함할 수 있다.The other side (or lower side) protruding from the substrate 120 may extend outward and be provided in a flange shape, and a metal layer 120a may be interposed between the substrate 120 and the flange extending to the outside . One example of the metal layer 120a may include a copper foil.

관통 배선(123)의 일 측은 배선부(130)의 배선층(132)과 전기적으로 접속되고, 타 측은 외부 접속부(150)와 전기적으로 접속될 수 있다. 한편, 관통 배선(123)과 외부 접속부(150) 사이에는 패드부(125)가 개재될 수 있다. 패드부(125)는 관통 배선(123)과 외부 접속부(150)를 전기적으로 연결할 수 있도록 도전성 물질로 마련되고, 외부 접속부(150)가 관통 배선(123)에 견고하게 접착되도록 할 수 있다. 패드부(125)의 형성 방법은 무전해 도금, 전해 도금, 스퍼터링, 또는 프린팅 등을 포함한다.One side of the through wiring 123 may be electrically connected to the wiring layer 132 of the wiring 130 and the other side may be electrically connected to the external connection part 150. [ Meanwhile, a pad portion 125 may be interposed between the through wiring 123 and the external connection portion 150. The pad portion 125 may be formed of a conductive material so as to electrically connect the penetrating wiring 123 and the external connecting portion 150 and may securely adhere the external connecting portion 150 to the penetrating wiring 123. Methods of forming the pad portions 125 include electroless plating, electrolytic plating, sputtering, or printing.

배선부(130)는 반도체 칩(110)의 신호 패드(113)와 관통 배선(123)의 일 측을 전기적으로 연결하도록 마련될 수 있다.The wiring part 130 may be provided to electrically connect the signal pad 113 of the semiconductor chip 110 and one side of the through wiring 123.

예를 들어, 배선부(130)는 제1 절연층(131) 및 제2 절연층(133)과 배선층(132)을 포함할 수 있다. 제1 절연층(131)과 제2 절연층(133)은 절연물질로 이루어져 배선층(132)을 절연하도록 마련된다.For example, the wiring part 130 may include a first insulating layer 131 and a second insulating layer 133 and a wiring layer 132. The first insulating layer 131 and the second insulating layer 133 are made of an insulating material so as to insulate the wiring layer 132.

제1 절연층(131)은 반도체 칩(110)의 활성면(111)과 봉지재(140)와 기판(120)의 일 면 상에 적층되도록 마련될 수 있다. 또한 제1 절연층(131)은 반도체 칩(110)의 신호 패드(113)와 관통 배선(123)을 노출하여 제1 절연층(131) 상에 적층되는 배선층(132)이 신호 패드(113) 및 관통 배선(123)과 접속될 수 있도록 할 수 있다. 한편, 봉지재(140)가 반도체 칩(110) 및/또는 기판(120)의 일 면을 덮도록 마련되는 경우 제1 절연층(131)은 반도체 칩(110) 및/또는 기판(120) 상에 적층되지 않을 수도 있다.The first insulating layer 131 may be stacked on the active surface 111 of the semiconductor chip 110, the sealing material 140, and the substrate 120. The first insulating layer 131 exposes the signal pad 113 and the through wiring 123 of the semiconductor chip 110 and the wiring layer 132 stacked on the first insulating layer 131 is exposed to the signal pad 113, And the through wirings 123 can be connected. When the sealing material 140 is provided to cover one surface of the semiconductor chip 110 and / or the substrate 120, the first insulating layer 131 may be formed on the semiconductor chip 110 and / As shown in FIG.

배선층(132)은 도전성 물질을 포함하는 것으로, 재배치 공정을 통해 제1 절연층(131) 상에 적층될 수 있다. 배선층(132)은 재배선 패턴을 형성함으로써 반도체 칩(110)의 입출력 단자를 미세화할 수 있고, 입출력 단자의 수를 증가시킬 수 있으며, 팬아웃 구조를 가능케 한다. 도전성 물질은 금속을 포함할 수 있고, 예를 들어, 구리, 구리 합금, 알루미늄 또는 알루미늄 합금을 포함할 수 있다.The wiring layer 132 includes a conductive material and may be stacked on the first insulating layer 131 through a rearrangement process. The wiring layer 132 can reduce the number of input / output terminals of the semiconductor chip 110 by forming a rewiring pattern, increase the number of input / output terminals, and enable a fan-out structure. The conductive material may include a metal, for example, copper, a copper alloy, aluminum, or an aluminum alloy.

한편, 배선층(132)은 미리 제조된 구조체로 마련될 수 있으며, 이러한 구조체가 압착, 접착, 또는 리플로우 등에 의해 반도체 칩(110), 봉지재(140) 및 기판(120)에 접착되는 경우를 포함한다.The wiring layer 132 may be formed of a previously manufactured structure and may be bonded to the semiconductor chip 110, the sealing material 140, and the substrate 120 by pressing, bonding, or reflowing. .

제2 절연층(133)은 제1 절연층(131)과 배선층(132) 상에 적층되어 배선층(132)을 외부로부터 절연시키도록 마련된다. 도면에는 제2 절연층(133)이 배선층(132)을 밀봉하는 것을 도시하였지만, 이와 달리 제2 절연층(133)이 배선층(132)의 일부를 노출시키도록 마련될 수 있으며, 노출된 배선층(132)을 통해 외부(메인 기판, 반도체 칩, 또는 패키지 등)와 전기적으로 접속될 수 있다.The second insulating layer 133 is formed on the first insulating layer 131 and the wiring layer 132 to insulate the wiring layer 132 from the outside. The second insulating layer 133 may seal the wiring layer 132. Alternatively, the second insulating layer 133 may be provided to expose a part of the wiring layer 132, 132, a semiconductor chip, a package, or the like).

본 발명의 실시예에 따른 센서 패키지(100)는 관통 배선(123)의 일단이 기판(120) 상에 돌출되지 않을 수 있다. 또한, 관통 배선(123)과 배선층(132)이 직접 접속하여 전기적으로 연결될 수 있다. 이 때 접속된다는 의미는 물리적으로 접촉하는 것뿐만 아니라, 도전성 접착층(일 예로, 시드층)을 사이에 두고 접착되는 것 등을 포함한다.In the sensor package 100 according to the embodiment of the present invention, one end of the through wiring 123 may not protrude on the substrate 120. Also, the through wiring 123 and the wiring layer 132 can be directly connected and electrically connected. The term "connected at this time" includes not only a physical contact but also a bonding with a conductive adhesive layer (for example, a seed layer) sandwiched therebetween.

일반적으로 센서 장치의 경우, 센서의 감도를 향상시키는 것이 중요한데, 특히 반도체 칩(110)의 활성면(111)으로부터 전체 빌드업 층 사이의 두께를 최소로 하여 센서의 감도를 향상시킬 수 있다.In general, in the case of a sensor device, it is important to improve the sensitivity of the sensor. In particular, the thickness of the entire build-up layer from the active surface 111 of the semiconductor chip 110 can be minimized to improve the sensitivity of the sensor.

종래의 센서 패키지는 와이어를 통하여 반도체 칩과 측부의 메탈 프레임이 와이어 본딩으로 연결되어 와이어를 보호하기 위한 몰딩에 의하여 센서 패키지의 두께가 두꺼워지며, 센서 패키지의 상부면과 반도체 칩의 센서 패턴의 거리가 길어짐에 따라 센서의 감도가 저하되는 문제점이 있다.In the conventional sensor package, the thickness of the sensor package is increased by the molding for protecting the wire by connecting the semiconductor chip and the metal frame of the side part by wire bonding through the wire, and the distance between the upper surface of the sensor package and the sensor pattern distance There is a problem that the sensitivity of the sensor is lowered.

이처럼 와이어 본딩으로 반도체 칩(110)과 측부의 메탈 프레임을 연결하는 경우, 센서 패키지(100)의 두께가 두꺼워져서 경박 단소한 제품을 추구하는 목적에 위배되게 된다. 또한, 절연층을 두껍게 형성하기 위해서는 절연 재료의 선택에 제약이 발생하고, 미세 피치 패터닝에도 한계가 발생한다.When the semiconductor chip 110 and the metal frame on the side are connected by the wire bonding, the thickness of the sensor package 100 becomes thick, which is contrary to the purpose of pursuing a thin and small product. Further, in order to form the insulating layer thick, there are restrictions on the selection of the insulating material, and there is also a limit to the fine pitch patterning.

본 발명의 실시예에 따른 센서 패키지(100)는 피시비 기판 또는 리드 프레임의 측부의 메탈 프레임과 반도체 칩(110)의 신호 패드(113)를 연결하기 위한 와이어가 필요하지 않다.The sensor package 100 according to the embodiment of the present invention does not require a wire for connecting the metal frame on the side of the PCB or the lead frame to the signal pad 113 of the semiconductor chip 110. [

본 발명의 일 실시예에 따른 센서 패키지(100)의 경우 제1 절연층(131)의 두께를 감소시킬 수 있기 때문에 센서 장치에 활용도가 높다.In the case of the sensor package 100 according to the embodiment of the present invention, since the thickness of the first insulating layer 131 can be reduced, the sensor device 100 is highly applicable to the sensor device.

외부 접속부(150)는 관통 배선(123)의 타 측에 연결되어 외부 기판(미도시)에 실장되거나 다른 반도체 칩 또는 패키지 등과 전기적으로 연결될 수 있다. 외부 접속부(150)는 솔더 볼, 솔더 범프, 또는 도전성 볼 등으로 마련될 수 있다. 도전성 볼은 구리(Cu), 금(Au), 니켈(Ni), 알루미늄(Al), 은(Ag), 또는 이들 금속 중 하나 이상을 포함하는 합금으로 이루어질 수 있다.The external connection part 150 may be connected to the other side of the through wiring 123 and mounted on an external substrate (not shown) or may be electrically connected to another semiconductor chip or package. The external connection portion 150 may be formed of a solder ball, a solder bump, or a conductive ball. The conductive ball may be made of copper (Cu), gold (Au), nickel (Ni), aluminum (Al), silver (Ag), or an alloy containing at least one of these metals.

봉지재(140)는 기판(120)과 반도체 칩(110)을 밀봉하여 일체화 할 수 있다. 봉지재(140)는 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(epoxy mold compound, EMC) 또는 엔캡슐런트(encapsulant)를 포함할 수 있다. 봉지재(140)는 반도체 칩(110)과 기판(120) 사이를 충전할 수 있고, 기판(120)의 외측면을 둘러싸도록 마련되어 외부로부터 보호할 수 있다.The encapsulant 140 can seal the substrate 120 and the semiconductor chip 110 and integrate them. The encapsulant 140 may comprise an insulator and may include, for example, an epoxy mold compound (EMC) or an encapsulant. The encapsulant 140 may fill the space between the semiconductor chip 110 and the substrate 120 and may be provided to surround the outer surface of the substrate 120 and be protected from the outside.

봉지재(140)는 유동성이 있는 상태에서 주입된 후 고온 환경에서 경화될 수 있다. 예를 들어, 봉지재(140)를 가열함과 동시에 가압하는 과정을 포함할 수 있으며, 이 때 진공 공정을 추가하여 봉지재(140) 내부의 가스 등을 제거할 수 있다. 또한, 봉지재(140)는 도포되거나 인쇄되는 등의 방법으로 마련될 수 있으며, 봉지재(140)의 몰딩 방법은 관련 기술분야에서 통상적으로 사용되는 다양한 기술을 사용할 수 있다.The encapsulant 140 may be injected in a fluid state and then cured in a high temperature environment. For example, the sealing material 140 may be heated and pressed at the same time. In this case, a vacuum process may be added to remove the gas or the like in the sealing material 140. The encapsulant 140 may be applied or printed, and the encapsulant 140 may be molded using various techniques commonly used in the related art.

봉지재(140)의 일 면은 반도체 칩(110)의 신호 패드와 관통 배선(123)의 일 단부를 노출시키도록 마련될 수 있다. 도면에는 봉지재(140)의 일 면과 반도체 칩(110)의 활성면(111)과 기판(120)의 일 면이 동일 평면 상에 마련되는 것을 도시하였다. 봉지재(140)를 평탄화하는 공정은 그라인딩, 샌딩, 또는 에칭 등을 포함한다.One side of the encapsulant 140 may be provided to expose the signal pad of the semiconductor chip 110 and one end of the through-wire 123. One side of the encapsulant 140 and one side of the active surface 111 of the semiconductor chip 110 and the substrate 120 are shown on the same plane. The process of planarizing the encapsulant 140 includes grinding, sanding, etching, and the like.

그리고 봉지재(140)의 타 면은 반도체 칩(110)의 비활성면(112)을 덮도록 마련되어 반도체 칩(110)을 기밀하고 견고하게 밀봉할 수 있다. 이와 달리, 요구되는 센서 패키지(100)의 특성에 따라 반도체 칩(110)의 비활성면을 노출시키도록 마련될 수 있다. 예를 들어, 봉지재(140)의 일 면과 반도체 칩(110)의 비활성면(112)이 동일 평면 상에 마련됨으로써, 센서 패키지(100)의 두께가 감소하고 반도체 칩(110)의 열방출에 유리할 수 있다.The other surface of the encapsulant 140 is provided to cover the inactive surface 112 of the semiconductor chip 110 so that the semiconductor chip 110 can be hermetically and tightly sealed. Alternatively, it may be provided to expose the inactive surface of the semiconductor chip 110 according to the characteristics of the required sensor package 100. The thickness of the sensor package 100 may be reduced and the heat dissipation of the semiconductor chip 110 may be reduced by providing the one surface of the encapsulant 140 and the inactive surface 112 of the semiconductor chip 110 on the same plane. Lt; / RTI >

도 3 내지 도 16은 본 발명의 일 실시예에 따른 센서 패키지의 제작 공정을 나타내는 단면도이다.3 to 16 are cross-sectional views illustrating a manufacturing process of a sensor package according to an embodiment of the present invention.

도 3 내지 도 16을 참조하면, 본 발명의 일 실시예에 따른 센서 패키지의 제조 방법은, 반도체 칩(110)이 수용되는 수용부(121)와 상기 수용부(121)의 외측에서 상하 방향으로 관통되는 비아홀(122)이 형성되는 기판(120)을 제공하는 단계, 상기 비아홀(122)의 상하 방향을 따라 관통 배선(123)을 형성하는 단계, 상기 수용부(121)에 신호 패드(113) 및 센서 패턴(114)을 포함하는 반도체 칩(110)을 수용시키는 단계, 상기 반도체 칩(110)과 상기 기판(120) 상에 절연층(131)을 적층시키되, 상기 절연층(131)은 상기 상기 관통 배선(123), 그리고 상기 반도체 칩(110)의 상기 신호 패드(113) 및 상기 센서 패턴(114)을 노출하도록 적층시키는 단계 및 상기 절연층(131) 상에 상기 신호 패드(113)와 상기 관통 배선(114)을 전기적으로 연결하도록 배선층(130)을 형성하는 단계를 포함한다.3 to 16, a method of manufacturing a sensor package according to an embodiment of the present invention includes a housing 121 in which a semiconductor chip 110 is housed, Providing a substrate 120 on which a via hole 122 is to be formed, forming a through-hole 123 along a vertical direction of the via hole 122, forming a signal pad 113 on the accommodating portion 121, And a sensor pattern (114) on the semiconductor chip (110) and an insulating layer (131) are stacked on the semiconductor chip (110) and the substrate (120) The signal pad 113 and the sensor pattern 114 of the semiconductor chip 110 are exposed so that the signal pad 113 and the signal pad 113 are exposed on the insulating layer 131, And forming the wiring layer 130 to electrically connect the penetrating wiring 114.

도 3은 상기 수용부(121)가 형성되는 상기 기판(120)이 제공되는 과정을 도시한다. 상기 기판(120)은 절연 물질을 포함할 수 있다. 예를 들어 실리콘(silicon), 유리(glass), 세라믹(ceramic), 플라스틱(plastic), 또는 폴리머(polymer) 등을 포함할 수 있다. 상기 기판(120)은 평판 형상으로 마련될 수 있으나, 원형 또는 다각형 형상으로 마련되는 것도 가능하다.FIG. 3 illustrates a process of providing the substrate 120 on which the receiving portion 121 is formed. The substrate 120 may include an insulating material. For example, silicon, glass, ceramic, plastic, or polymer, or the like. The substrate 120 may be formed in a flat plate shape, but may be formed in a circular or polygonal shape.

상기 수용부(121)는 상기 반도체 칩(110)을 수용하는 공간을 형성하는 것으로, 상기 반도체 칩(110)의 형상에 대응하는 형상으로 마련될 수 있다. 일 예로, 사각형의 상기 반도체 칩(110)을 수용하는 경우 상기 수용부(121)의 너비 방향 형상은 사각형으로 마련될 수 있다. 또한, 상기 수용부(121)는 상기 기판(120)을 관통하도록 마련될 수 있다. 또는 일 면이 개방되지 않는 홈으로 마련되는 것도 가능하다.The receiving part 121 forms a space for accommodating the semiconductor chip 110 and may be provided in a shape corresponding to the shape of the semiconductor chip 110. For example, when the rectangular semiconductor chip 110 is received, the accommodating portion 121 may have a rectangular shape in the width direction. Further, the receiving portion 121 may be provided to penetrate the substrate 120. Or it may be provided with a groove whose one surface is not opened.

상기 기판(120)의 양 면에는 상기 금속 층(120a)이 적층될 수 있다. 일 예로, 상기 금속 층(120a)은 구리 포일(Cu foil)로 마련될 수 있다.The metal layer 120a may be laminated on both sides of the substrate 120. [ For example, the metal layer 120a may be formed of a copper foil.

도 4는 상기 비아홀(122)을 형성하는 과정을 도시한다. 상기 비아홀(122)은 상기 기판(120)을 상하 방향으로 관통하도록 마련되며, 상기 수용부(121)의 외곽에 마련될 수 있다. 상기 비아홀(122)은 단면이 원형일 수 있으나 다른 형상으로 마련되는 것을 포함한다. 상기 비아홀(122)은 상기 수용부(121)의 둘레를 따라 복수로 마련될 수 있으며, 도 4와 달리 상기 수용부(121)의 외곽 한 방향에 둘 이상의 비아홀(122)이 관통될 수도 있다.4 illustrates a process of forming the via hole 122. Referring to FIG. The via hole 122 is provided to penetrate the substrate 120 in the up and down direction and may be provided at an outer portion of the receiving portion 121. The via hole 122 may be circular in cross section, but may be provided in a different shape. The plurality of via holes 122 may be provided along the periphery of the accommodating portion 121. Unlike the structure shown in FIG. 4, two or more via holes 122 may pass through the accommodating portion 121 in one direction.

도 3의 수용부(121)를 형성하는 과정과 도 4의 비아홀(122)을 형성하는 과정은 동시에 수행될 수 있으며, 어느 하나가 선행될 수 있다. 또한, 도면과 달리 상기 비아홀(122)이 상기 수용부(121) 보다 먼저 형성되는 것도 가능하다.The process of forming the receiving portion 121 of FIG. 3 and the process of forming the via hole 122 of FIG. 4 may be performed simultaneously, and either process may be performed beforehand. Also, unlike the drawing, the via hole 122 may be formed earlier than the receiving portion 121.

상기 수용부(121)와 상기 비아홀(122)을 형성하는 공정은 라우팅 공정, 금형절단 가공 공정, 식각 공정, 드릴링 공정 또는 레이저 제거(laser ablation) 공정 등을 이용하여 수행할 수 있다.The process of forming the receiving portion 121 and the via hole 122 may be performed using a routing process, a metal cutting process, an etching process, a drilling process, or a laser ablation process.

도 5는 상기 비아홀(122)에 상기 관통 배선(123)을 형성하는 과정을 도시한다. 상기 관통 배선(123)은 도전성 물질로 마련될 수 있으며, 금속을 포함할 수 있다. 예를 들어 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 상기 관통 배선(123)은 무전해 도금, 전해 도금, 스퍼터링, 또는 프린팅 등의 공정으로 상기 비아홀(122)에 증착 또는 충진될 수 있다. 일 예로, 상기 비아홀(122)의 내면을 둘러싸도록 마련되는 금속 코팅층일 수 있으며, 내부에 관통홀이 형성될 수 있다. 다른 예로는, 상기 비아홀(122)에 충진되는 도전성 페이스트 또는 솔더 레지스트 잉크(Solder resist ink)일 수 있다.FIG. 5 illustrates a process of forming the through wiring 123 in the via hole 122. The through wiring 123 may be formed of a conductive material, and may include a metal. For example, copper, a copper alloy, aluminum, or an aluminum alloy. The through wiring 123 may be deposited or filled in the via hole 122 by a process such as electroless plating, electrolytic plating, sputtering, or printing. For example, the metal layer may be a metal coating layer surrounding the inner surface of the via hole 122, and a through hole may be formed therein. As another example, the conductive paste may be filled in the via hole 122 or a solder resist ink.

도 5에는 상기 관통 배선(123)의 양 측이 상기 기판(120)의 양 면을 덮도록 형성되는 것이 도시되어 있다. 이는 도금 또는 스퍼터링 등의 공정을 이용하는 경우에 상기 관통 배선(123)이 상기 기판(120)의 노출된 면에 적층될 수 있기 때문이다.5, both sides of the through wiring 123 are formed so as to cover both sides of the substrate 120. This is because the through wiring 123 can be stacked on the exposed surface of the substrate 120 when a process such as plating or sputtering is used.

도 6은 상기 관통 배선(123)의 양 측에 패드부(125: 125a, 125b)를 형성하는 과정을 도시한다. 상기 패드부(125)는 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있다. 상기 패드부(125)는 상기 관통 배선(123)과 상기 외부 접속부(150)의 전기적 접촉을 개선하도록 마련될 수 있고, 예를 들어 접촉각이나 젖음성을 개선할 수 있다. 상기 패드부(125)는 증착, 무전해 도금, 전해 도금, 또는 프린팅 등의 공정을 이용하여 상기 관통 배선(123) 상에 적층될 수 있다.6 shows a process of forming the pad portions 125 (125a, 125b) on both sides of the through wiring 123. As shown in FIG. The pad portion 125 may include a conductive material, for example, a metal. The pad portion 125 may be provided to improve the electrical contact between the through wiring 123 and the external connection portion 150 and may improve the contact angle and wettability, for example. The pad portion 125 may be laminated on the through wiring 123 using a process such as vapor deposition, electroless plating, electroplating, or printing.

상기 패드부(125)는 도 5와 같이 상기 기판(120)의 양 면에 적층되는 상기 관통 배선(123) 상에 모두 적층될 수 있고, 상기 기판(120)의 양 면 중 어느 한 면에 적층되는 상기 관통 배선(123) 상에만 적층될 수 있다. 한편, 상기 패드부(125)를 형성하는 공정은 선택적(optionally)이며, 경우에 따라서는 생략될 수 있다.5, the pad portions 125 may be all stacked on the through wirings 123 stacked on both surfaces of the substrate 120, and may be stacked on one of both surfaces of the substrate 120, The wiring lines 123 may be stacked only on the through wiring 123. Meanwhile, the process of forming the pad portion 125 is optional and may be omitted in some cases.

도 7은 상기 관통 배선(123)과 상기 패드부(125a)의 일부를 제거하는 과정을 도시한다. 상기 기판(120)의 상면에는 상기 관통 부재(124) 만을 남기고 상기 패드부(125a)와 상기 기판(120)의 상면을 덮고 있던 상기 관통 배선(123)과 상기 금속 층(120a)이 제거될 수 있다. 또한, 상기 기판(120)의 하면에는 일정 범위만을 남기고 상기 패드부(125b)와 상기 기판(120)의 상면을 덮고 있던 상기 관통 배선(123)과 상기 금속 층(120a)이 제거될 수 있다.FIG. 7 illustrates a process of removing the penetrating wiring 123 and a part of the pad portion 125a. The penetrating wiring 123 and the metal layer 120a covering the pad portion 125a and the upper surface of the substrate 120 are left on the upper surface of the substrate 120 while leaving only the penetrating member 124 have. The through hole 123 and the metal layer 120a covering the pad portion 125b and the upper surface of the substrate 120 may be removed while leaving only a predetermined range on the lower surface of the substrate 120. [

일 예로, 상기 기판(120)의 하면에서 상기 패드부(125b)를 남길 부위에만 드라이 필름(dry film)(미도시)을 부착하여 패터닝(patterning) 한 후에 패턴 에칭(pattern etching) 공정을 거쳐, 드라이 필름이 부착되지 않은 부위의 상기 패드부(125b)와 상기 관통 배선(123)과 상기 금속 층(120a)이 제거될 수 있다.For example, a dry film (not shown) is attached only to a portion of the lower surface of the substrate 120 where the pad portion 125b is to be left, and patterning is performed after a pattern etching process, The pad portion 125b, the through wiring 123, and the metal layer 120a in the portion where the dry film is not attached can be removed.

도 8은 상기 기판(120)의 상면을 평탄화하는 과정을 도시한다. 평탄화 공정은 그라인딩, 샌딩, 또는 에칭 등을 사용할 수 있다. 평탄화 공정에 의해 상기 기판(120) 상면과 상기 관통 배선(123)이 서로 동일 평면을 형성할 수 있다. 도 7에 도시된 바와 달리, 상기 기판(120) 상면에 상기 관통 배선(123), 상기 금속 층(120a), 및/또는 상기 패드부(125b)의 일부 또는 전부가 남아 있는 경우에도 평탄화 공정에 의해 제거될 수 있다.8 illustrates a process of planarizing an upper surface of the substrate 120. Referring to FIG. The planarization process may be performed by grinding, sanding, etching, or the like. The upper surface of the substrate 120 and the through wiring 123 can be formed in the same plane by the planarization process. 7, even if some or all of the through wiring 123, the metal layer 120a, and / or the pad portion 125b remain on the upper surface of the substrate 120, .

도 9는 상기 외부 접속부(150)를 부착하는 과정을 도시한다. 상기 외부 접속부(150)는 상기 기판(120) 하면에 남아있는 상기 패드부(125)에 부착되어 상기 관통 배선(123)과 전기적으로 연결될 수 있다. 상기 외부 접속부(150)는 상기 관통 배선(123)에 연결되어 외부 기판(미도시)에 실장되거나 다른 반도체 칩 또는 패키지 등과 전기적으로 연결될 수 있다. 상기 외부 접속부(150)는 솔더 볼, 솔더 범프, 또는 도전성 볼 등으로 마련될 수 있다. 도전성 볼은 구리(Cu), 금(Au), 니켈(Ni), 알루미늄(Al), 은(Ag), 또는 이들 금속 중 하나 이상을 포함하는 합금으로 이루어질 수 있다.FIG. 9 shows a process of attaching the external connection part 150. FIG. The external connection part 150 may be attached to the pad part 125 remaining on the bottom surface of the substrate 120 and electrically connected to the through wiring 123. The external connection part 150 may be connected to the through wiring 123 to be mounted on an external substrate (not shown), or may be electrically connected to another semiconductor chip or package. The external connection unit 150 may be a solder ball, a solder bump, or a conductive ball. The conductive ball may be made of copper (Cu), gold (Au), nickel (Ni), aluminum (Al), silver (Ag), or an alloy containing at least one of these metals.

도 10은 제1 캐리어(160) 상에 상기 기판(120)과 상기 반도체 칩(110)을 부착하는 과정을 도시한다. 일 예로, 상기 제1 캐리어(160) 상면에는 상기 제1 접착부(161)가 적층되어 상기 기판(120)과 상기 반도체 칩(110)을 서로 고정할 수 있다. 상기 제1 캐리어(160)는 실리콘(silicon), 유리(glass), 세라믹(ceramic), 플라스틱(plastic), 또는 폴리머(polymer) 등을 포함할 수 있다. 상기 제1 접착부(161)는 액상 접착제 또는 접착 테이프일 수 있다.10 illustrates a process of attaching the substrate 120 and the semiconductor chip 110 on the first carrier 160. FIG. For example, the first bonding portion 161 may be laminated on the upper surface of the first carrier 160 to fix the substrate 120 and the semiconductor chip 110 to each other. The first carrier 160 may include silicon, glass, ceramic, plastic, or polymer. The first adhesive portion 161 may be a liquid adhesive or an adhesive tape.

상기 기판(120)은 평탄화 된 면(도 9에서 기판(120)의 상면)이 상기 제1 캐리어(160) 상에 부착되어 상기 외부 접속부(150)가 상방에 위치할 수 있다. 상기 반도체 칩(110)은 상기 기판(120)의 상기 수용부(121)에 삽입되어 활성면(111)이 상기 제1 캐리어(160) 상에 부착될 수 있다. 상기 반도체 칩(110)은 상기 신호 패드(113) 및 센서 패턴(114)이 형성된 상기 활성면(111)이 상기 제1 접착부(161)에 부착되고 상기 비활성면(112)이 상부로 노출된다.The substrate 120 may have a planarized surface (the upper surface of the substrate 120 in FIG. 9) attached to the first carrier 160 so that the external connection 150 may be positioned above. The semiconductor chip 110 may be inserted into the receiving portion 121 of the substrate 120 so that the active surface 111 may be attached to the first carrier 160. In the semiconductor chip 110, the active surface 111 on which the signal pad 113 and the sensor pattern 114 are formed is attached to the first adhesive portion 161 and the inert surface 112 is exposed upward.

한편, 상기 반도체 칩(110)은 상기 기판(120)의 상기 수용부(121) 내측면과 이격되도록 위치하여 고정될 수 있다. 즉, 상기 수용부(121)의 평면 면적이 상기 반도체 칩(110)의 평면 면적에 비하여 클 수 있다. 이와 달리, 상기 반도체 칩(110)의 측면과 상기 기판(120) 상기 수용부(121)의 내측면이 서로 접촉하도록 위치할 수 있다. 예를 들어, 상기 수용부(121)의 평면 면적이 상기 반도체 칩(110)의 평면 면적과 거의 동일할 수 있다.Meanwhile, the semiconductor chip 110 may be positioned and fixed so as to be spaced apart from the inner side surface of the accommodating portion 121 of the substrate 120. That is, the plane area of the receiving portion 121 may be larger than the plane area of the semiconductor chip 110. Alternatively, the side surface of the semiconductor chip 110 and the inner surface of the receiving portion 121 of the substrate 120 may be positioned to be in contact with each other. For example, the plane area of the receiving portion 121 may be substantially the same as the plane area of the semiconductor chip 110.

도면에는 상기 기판(120)과 상기 반도체 칩(110)의 두께가 동일하여 상기 제1 캐리어(160)에 부착하였을 때, 상기 기판(120)의 일 면과 상기 반도체 칩(110)의 상기 비활성면(112)이 동일 높이를 가지도록 도시되어 있다. 이와 달리, 반도체 칩(110)의 높이는 기판(120)의 높이에 비하여 작을 수 있으며, 이러한 경우, 반도체 칩(110)의 상부면은 기판(120)의 상부면에 대하여 단차를 가질 수 있다.In the figure, when the substrate 120 and the semiconductor chip 110 have the same thickness and are attached to the first carrier 160, one surface of the substrate 120 and the inactive surface of the semiconductor chip 110 (112) are shown to have the same height. The height of the semiconductor chip 110 may be smaller than the height of the substrate 120. In this case, the upper surface of the semiconductor chip 110 may have a stepped portion with respect to the upper surface of the substrate 120. [

도 11은 봉지재(140)를 몰딩하는 과정을 도시한다. 상기 봉지재(140)는 상기 기판(120)과 상기 반도체 칩(110)을 밀봉하여 일체화 할 수 있다. 상기 봉지재(140)는 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(epoxy mold compound, EMC) 또는 엔캡슐런트(encapsulant)를 포함할 수 있다.Fig. 11 shows a process of molding the encapsulant 140. Fig. The encapsulation material 140 may seal the substrate 120 and the semiconductor chip 110 and integrate them. The encapsulant 140 may comprise an insulator and may include, for example, an epoxy mold compound (EMC) or an encapsulant.

상기 봉지재(140)는 상기 반도체 칩(110)과 상기 기판(120) 사이를 충전할 수 있고, 상기 기판(120)의 외측면을 둘러싸도록 마련되어 외부로부터 보호할 수 있다. 또한, 상기 봉지재(140)의 상면이 상기 기판(120)의 상면과 상기 반도체 칩(110)의 비활성면(112) 보다 높으면서 상기 외부 접속부(150)의 단부를 노출할 수 있도록 마련될 수 있다. 상기 봉지재(140)는 인쇄(printing) 방식이나 압축 몰딩(compression molding) 방식을 이용하여 형성할 수 있다.The encapsulant 140 may fill the space between the semiconductor chip 110 and the substrate 120 and may be provided to surround the outer surface of the substrate 120 and be protected from the outside. The upper surface of the sealing material 140 may be higher than the upper surface of the substrate 120 and the inactive surface 112 of the semiconductor chip 110 to expose the end of the external connection part 150 . The sealing material 140 may be formed using a printing method or a compression molding method.

상기 봉지재(140)를 몰딩하는 방법의 일 예로 금형 내부에 액상의 봉지재(140)를 주입한 후 열공정을 통하여 경화하는 방법을 사용할 수 있다. 액상의 봉지재(140)는 상부 금형과 하부 금형 사이에 주입되어 상기 반도체 칩(110)과 상기 기판(120) 사이를 충진할 수 있다. 도면에는 봉지재(140)를 몰딩하기 위한 금형을 생략하였다.As an example of the method of molding the encapsulant 140, a method may be used in which a liquid encapsulant 140 is injected into a mold and then cured through a thermal process. The liquid encapsulant 140 may be injected between the upper mold and the lower mold to fill the space between the semiconductor chip 110 and the substrate 120. In the drawing, a mold for molding the encapsulant 140 is omitted.

도 12는 상기 제1 캐리어(160)와 상기 제1 접착부(161)를 제거하고, 제2 캐리어(170) 상에 상기 봉지재(140)의 상면을 부착하는 과정을 도시한다. 상기 봉지재(140)로 일체화된 패키지 중간 제품은 상기 외부 접속부(150)가 아래를 향하도록 하여 상기 제2 캐리어(170)에 고정될 수 있다. 일 예로, 상기 제2 캐리어(170) 상면에는 제2 접착부(171)가 적층되어 상기 봉지재(140)로 일체화된 패키지 중간 제품을 고정할 수 있다. 한편, 상기 제1 캐리어(160)를 제거함으로써 상기 반도체 칩(110)의 활성면(111)과 상기 관통 배선(123)이 노출된다. 상기 제2 캐리어(170)는 실리콘(silicon), 유리(glass), 세라믹(ceramic), 플라스틱(plastic), 또는 폴리머(polymer) 등을 포함할 수 있다. 상기 제2 접착부(171)는 액상 접착제 또는 접착 테이프일 수 있다.12 shows a process of removing the first carrier 160 and the first adhesive portion 161 and attaching the upper surface of the encapsulant 140 onto the second carrier 170. FIG. The package intermediate product integrated with the sealing material 140 may be fixed to the second carrier 170 with the external connection part 150 facing downward. For example, a second adhesive portion 171 may be laminated on the upper surface of the second carrier 170 to fix the package intermediate product integrated with the encapsulant 140. On the other hand, by removing the first carrier 160, the active surface 111 of the semiconductor chip 110 and the through wiring 123 are exposed. The second carrier 170 may include silicon, glass, ceramic, plastic, polymer, or the like. The second adhesive portion 171 may be a liquid adhesive or an adhesive tape.

상기 제2 접착부(171)는 상기 봉지재(140)의 일 면을 부착하면서도 상기 봉지재(140)로부터 돌출된 상기 외부 접속부(150)를 수용할 수 있다. 일 예로, 상기 제2 접착부(171)는 탄성을 가지도록 마련될 수 있다.The second adhesive portion 171 may receive the external connection portion 150 protruded from the encapsulant 140 while attaching one side of the encapsulant 140. For example, the second adhesive portion 171 may be provided to have elasticity.

도 13은 상기 제1 절연층(131)을 형성하는 과정을 도시한다. 상기 제1 절연층(131)은 상기 반도체 칩(110)과 상기 기판(120)과 상기 봉지재(140)를 덥도록 적층될 수 있다. 이 때, 상기 제1 절연층(131)은 상기 관통 배선(123)과 상기 신호 패드(113), 그리고 상기 센서 패턴(114)을 노출하도록 마련될 수 있다. 상기 제1 절연층(131)의 일부를 제거하는 과정은 식각 공정 또는 레이저 제거 공정을 이용할 수 있다. 상기 제1 절연층(131)은 절연물을 포함할 수 있고, 예를 들어 산화물, 질화물, 또는 에폭시 몰딩 컴파운드 등을 포함할 수 있다.13 illustrates a process of forming the first insulating layer 131. Referring to FIG. The first insulating layer 131 may be stacked to cover the semiconductor chip 110, the substrate 120, and the sealing material 140. The first insulating layer 131 may be formed to expose the through wiring 123, the signal pad 113, and the sensor pattern 114. A part of the first insulating layer 131 may be removed by an etching process or a laser removing process. The first insulating layer 131 may include an insulating material, for example, an oxide, a nitride, or an epoxy molding compound.

도 14는 배선층(132)을 형성하는 과정을 도시한다. 상기 배선층(132)은 상기 제1 절연층(131) 상에 적층되고, 상기 신호 패드(113)와 상기 관통 배선(123)을 전기적으로 연결하는 재배선 패턴을 형성할 수 있다. 상기 배선층(132)은 상기 제1 절연층(131)의 개구된 부분을 충진할 수 있고, 이 과정에서 상기 신호 패드(113) 및 상기 관통 배선(123)과 접속될 수 있다.Fig. 14 shows a process of forming the wiring layer 132. Fig. The wiring layer 132 may be formed on the first insulating layer 131 to form a wiring pattern for electrically connecting the signal pad 113 and the through wiring 123. The wiring layer 132 may fill an open portion of the first insulating layer 131 and may be connected to the signal pad 113 and the through wiring 123 in this process.

상기 배선층(132)은 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 상기 배선층(132)은 증착, 도금, 프린팅 등 다양한 방법을 이용하여 형성될 수 있다. 이와 달리, 상기 배선층(132)은 미리 제조된 구조체로 구성될 수 있고, 이러한 구조체가 압착, 접착, 리플로우 등에 의하여 상기 신호 패드(113) 및 상기 관통 배선(123)에 접착되는 경우도 본 발명의 기술적 사상에 포함된다.The wiring layer 132 may include a conductive material, for example, a metal, and may include copper, a copper alloy, aluminum, or an aluminum alloy. The wiring layer 132 may be formed using various methods such as vapor deposition, plating, and printing. Alternatively, the wiring layer 132 may be made of a previously manufactured structure, and when the structure is bonded to the signal pad 113 and the through wiring 123 by pressing, bonding, or reflow, And is included in the technical idea of.

도 15는 제2 절연층(133)을 형성하는 과정을 도시한다. 상기 제2 절연층(133)은 상기 제1 절연층(131)과 상기 배선층(132)의 노출된 면에 적층될 수 있다. 도면에는 상기 제2 절연층(133)이 상기 배선층(132)이 외부로 노출되지 않도록 덥는 것을 도시하였지만, 이와 달리 상기 제2 절연층(133)의 일부가 제거되어 상기 배선층(132)을 외부로 노출할 수 있다. 이 때, 노출된 배선층(132)은 외부와 전기적으로 접속될 수 있는 통로로 사용될 수 있다. 상기 제2 절연층(133)은 절연물을 포함할 수 있고, 예를 들어 산화물, 질화물, 또는 에폭시 몰딩 컴파운드 등을 포함할 수 있다.FIG. 15 shows a process of forming the second insulating layer 133. FIG. The second insulating layer 133 may be stacked on the exposed surfaces of the first insulating layer 131 and the wiring layer 132. Although the second insulating layer 133 covers the wiring layer 132 so that the wiring layer 132 is not exposed to the outside, a part of the second insulating layer 133 is removed, Can be exposed. At this time, the exposed wiring layer 132 can be used as a path that can be electrically connected to the outside. The second insulating layer 133 may include an insulating material, for example, an oxide, a nitride, or an epoxy molding compound.

도 16은 상기 제2 캐리어(170)와 상기 제2 접착부(171)를 제거하여 본 발명의 실시예에 따른 센서 패키지(100)가 제공되는 과정을 도시한다. 상기 제2 캐리어(170)를 제거함으로써 상기 외부 접속부(150)가 노출된다.16 shows a process of providing the sensor package 100 according to the embodiment of the present invention by removing the second carrier 170 and the second adhesive portion 171. FIG. The external connection unit 150 is exposed by removing the second carrier 170. [

도 17은 본 발명의 일 실시예에 따른 센서 패키지의 단면도이다.17 is a cross-sectional view of a sensor package according to an embodiment of the present invention.

도 17을 참고하여 본 발명의 실시예에 따른 센서 패키지(100)를 설명하도록 한다. 도 17을 참조하면, 상기 도 1 및 도 2에 따른 센서 패키지와 관통 배선 및 관통 배선에 형성되는 비아홀에 관통 부재가 형성된 것을 제외하고는 동일한 바, 반복되는 설명은 간략히 하거나 생략하도록 한다.The sensor package 100 according to the embodiment of the present invention will be described with reference to FIG. Referring to FIG. 17, repetitive description will be simplified or omitted, except that a via member is formed in the via hole formed in the sensor package, the through wiring, and the through wiring according to FIGS. 1 and 2.

본 발명의 일 실시예에 따른 센서 패키지(100)는, 외부로 노출되는 센서 패턴(114)을 포함하는 반도체 칩(110), 상기 반도체 칩(110)이 수용되는 수용부(121)를 포함하는 기판(120), 상기 반도체 칩(110) 및 상기 기판(120)을 일체화하도록 몰딩하는 봉지재(140), 상기 기판(120)을 상하 방향으로 관통하는 관통 배선(123), 상기 관통 배선(123)에 형성되는 비아홀에 충전되는 관통 부재(124), 상기 반도체 칩(110) 및 상기 관통 배선(123)을 전기적으로 서로 연결하며, 상기 반도체 칩(110)의 상기 센서 패턴(114)을 노출하는 배선부(130) 및 상기 관통 배선(123)의 타 측과 전기적으로 연결되고 외부에 전기적으로 접속 가능한 외부 접속부(150)를 포함한다.The sensor package 100 according to an embodiment of the present invention includes a semiconductor chip 110 including a sensor pattern 114 exposed to the outside and a receiving portion 121 in which the semiconductor chip 110 is received An encapsulating material 140 for molding the substrate 120, the semiconductor chip 110 and the substrate 120 to be integrated with each other, a through wire 123 passing through the substrate 120 in the up and down direction, The semiconductor chip 110 and the through wiring 123 are electrically connected to each other and the sensor pattern 114 of the semiconductor chip 110 is exposed. And an external connection part 150 electrically connected to the other side of the wiring part 130 and the through wiring 123 and electrically connected to the outside.

즉, 본 발명의 일 실시예에 따르면, 상기 관통 배선(123)은 상기 비아홀(122)의 내주면을 둘러싸도록 마련되는 도전성 물질일 수 있으며, 상기 비아홀(122)에 코팅되는 금속층일 수 있다. 상기 관통 배선(123)은 원기둥 형상으로 마련될 수 있으며, 상기 관통 배선(123)에 형성되는 비아홀에는 관통 부재(124)가 충전될 수 있다. 상기 관통 부재(124)는 비도전성 레진(resin)일 수 있으며, 상기 관통 배선(123)의 비아홀, 즉 중공부에 충전되도록 형성될 수 있다. 한편, 상기 관통 부재(124)가 도전성 물질로 마련되는 것을 포함한다.That is, according to one embodiment of the present invention, the through wiring 123 may be a conductive material surrounding the inner peripheral surface of the via hole 122, and may be a metal layer coated on the via hole 122. The through-hole 123 may be formed in a cylindrical shape, and the via hole formed in the through-hole 123 may be filled with the penetrating member 124. The penetrating member 124 may be a non-conductive resin and may be formed to be filled in a via hole, that is, a hollow portion of the through wiring 123. Meanwhile, the penetrating member 124 may be formed of a conductive material.

도 18은 도 1의 센서 패키지가 적층된 패키지-온-패키지의 단면도이다. 도 18은 도 1의 센서 패키지(100)가 복수로 적층된 패키지-온-패키지(Package-On-Package, POP)의 단면도이다.18 is a cross-sectional view of a package-on-package in which the sensor package of Fig. 1 is laminated. FIG. 18 is a cross-sectional view of a package-on-package (POP) in which a plurality of sensor packages 100 of FIG. 1 are stacked.

패키지-온-패키지는 둘 이상의 반도체 패키지들이 적층되는 형태일 수 있다. 이 때 적층되는 반도체 패키지들은 이종 제품들일 수 있다. 패키지-온-패키지는 센서 패키지(100-2)와 이와 다른 반도체 패키지(100-1), 예를 들어 메모리 내지 로직 반도체 패키지가 수직으로 적층되는 구조일 수 있다.The package-on-package may be in the form of a stack of two or more semiconductor packages. The stacked semiconductor packages may be heterogeneous products. The package-on-package may be a structure in which the sensor package 100-2 and another semiconductor package 100-1, for example, a memory or a logic semiconductor package, are vertically stacked.

상기 센서 패키지(100-2)의 외부 접속부(150)는 다른 반도체 패키지(100-1)의 배선부(130)와 서로 전기적으로 연결될 수 있다.The external connection portion 150 of the sensor package 100-2 may be electrically connected to the wiring portion 130 of the other semiconductor package 100-1.

구체적으로, 하부 반도체 패키지(100-1) 상에 상부 센서 패키지(100-2)가 위치할 수 있으며, 하부 반도체 패키지(100-1)의 제2 절연층(133)은 배선층(132)의 일부를 노출하도록 제공되고, 상부 센서 패키지(100-2)의 외부 접속부(150)가 노출된 하부 반도체 패키지(100-1)의 배선층(132)에 접속될 수 있다.More specifically, the upper sensor package 100-2 may be positioned on the lower semiconductor package 100-1, and the second insulating layer 133 of the lower semiconductor package 100-1 may be positioned on a part of the wiring layer 132 And the external connection portion 150 of the upper sensor package 100-2 may be connected to the wiring layer 132 of the exposed lower semiconductor package 100-1.

본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is clearly understood that the same is by way of illustration and example only and is not to be taken by way of limitation, You will understand. Accordingly, the true scope of the invention should be determined only by the appended claims.

100: 센서 패키지 110: 반도체 칩
111: 활성면 112: 비활성면
113: 신호 패드 114: 센서 패턴
120: 기판 121: 수용부
122: 비아홀 123: 관통 배선
124: 관통 부재 125: 패드부
130: 배선부 131: 제1 절연층
132: 배선층 133: 제2 절연층
140: 봉지재 150: 외부 접속부
160: 제1 캐리어 161: 제1 접착부
170: 제2 캐리어 171: 제2 접착부100: sensor package 110: semiconductor chip
111: active face 112: inactive face
113: Signal pad 114: Sensor pattern
120: substrate 121: accommodating portion
122: via hole 123: through wiring
124: penetrating member 125: pad portion
130: wiring part 131: first insulating layer
132: wiring layer 133: second insulating layer
140: encapsulant 150: external connection
160: first carrier 161: first adhesive portion
170: second carrier 171: second adhesive portion

Claims (20)

외부로 노출되는 센서 패턴을 포함하는 반도체 칩;
상기 반도체 칩이 수용되는 수용부를 포함하는 기판;
상기 반도체 칩 및 상기 기판을 일체화하도록 몰딩하는 봉지재;
상기 기판을 상하 방향으로 관통하는 관통 배선;
상기 반도체 칩 및 상기 관통 배선을 전기적으로 서로 연결하며, 상기 반도체 칩의 상기 센서 패턴을 노출하는 배선부; 및
상기 관통 배선의 타 측과 전기적으로 연결되고 외부에 전기적으로 접속 가능한 외부 접속부를 포함하는 센서 패키지.A semiconductor chip including a sensor pattern exposed to the outside;
A substrate including a housing portion in which the semiconductor chip is housed;
A sealing material for molding the semiconductor chip and the substrate so as to be integrated with each other;
A through wiring penetrating the substrate in a vertical direction;
A wiring part electrically connecting the semiconductor chip and the through wiring to each other and exposing the sensor pattern of the semiconductor chip; And
And an external connection portion electrically connected to the other side of the through wiring and electrically connectable to the outside. 제1항에 있어서,
상기 반도체 칩, 상기 기판 및 상기 봉지재는 동일 평면 상에 마련되고,
상기 배선부는 상기 반도체 칩, 상기 기판 및 상기 봉지재 상에 적층되는 것을 특징으로 하는 센서 패키지.The method according to claim 1,
Wherein the semiconductor chip, the substrate, and the sealing member are provided on the same plane,
Wherein the wiring portion is laminated on the semiconductor chip, the substrate, and the sealing material. 제2항에 있어서,
상기 배선부는,
상기 반도체 칩의 신호 패드와 상기 관통 배선을 노출하는 제1 절연층;
상기 제1 절연층 상에 마련되고 상기 신호 패드와 상기 관통 배선을 전기적으로 서로 연결하는 배선층; 및
상기 제1 절연층 및 상기 배선층 상에 마련되어, 상기 배선층을 커버하며, 상기 반도체 칩의 상기 센서 패턴을 노출하는 제2 절연층을 포함하는 것을 특징으로 하는 센서 패키지.3. The method of claim 2,
Wherein,
A first insulating layer exposing the signal pad of the semiconductor chip and the through wiring;
A wiring layer provided on the first insulating layer and electrically connecting the signal pad and the through wiring to each other; And
And a second insulating layer provided on the first insulating layer and the wiring layer to cover the wiring layer and expose the sensor pattern of the semiconductor chip. 제3항에 있어서,
상기 제1 절연층은 상기 신호 패드 및 상기 관통 배선을 각각 노출하는 개구부를 포함하고,
상기 배선층은 상기 제1 절연층의 개구부를 충진하여 상기 신호 패드 및 상기 관통 배선과 접속되는 것을 특징으로 하는 센서 패키지.The method of claim 3,
Wherein the first insulating layer includes openings that respectively expose the signal pad and the through wiring,
Wherein the wiring layer fills an opening of the first insulating layer and is connected to the signal pad and the through wiring. 제1항에 있어서,
상기 기판은 상하 방향으로 관통되는 비아홀이 형성되고,
상기 관통 배선은 상기 비아홀에 충전되는 도전성 물질로 마련되는 것을 특징으로 하는 센서 패키지.The method according to claim 1,
The substrate has a via hole penetrating in the vertical direction,
And the through wiring is formed of a conductive material filled in the via hole. 제5항에 있어서,
상기 관통 배선은 도전성 페이스트로 마련되는 것을 특징으로 하는 센서 패키지.6. The method of claim 5,
Wherein the through wiring is formed of a conductive paste. 제1항에 있어서,
일 면이 상기 관통 배선과 부착되고 타 면이 상기 외부 접속부와 부착되며, 도전성 물질로 마련되는 패드부를 더 포함하는 것을 특징으로 하는 센서 패키지.The method according to claim 1,
Further comprising a pad portion having one surface thereof attached to the through wiring and the other surface attached to the external connection portion, the pad portion being made of a conductive material. 제7항에 있어서,
상기 패드부가 부착되는 관통 배선의 단부는 상기 기판으로부터 돌출되어 외측으로 연장되도록 마련되는 것을 특징으로 하는 센서 패키지.8. The method of claim 7,
And end portions of the through wirings to which the pad portions are attached are protruded from the substrate and extend outward. 제8항에 있어서,
상기 기판과 상기 관통 배선의 단부 사이에는 금속 층이 개재되는 것을 특징으로 하는 센서 패키지.9. The method of claim 8,
Wherein a metal layer is interposed between the substrate and the end portions of the through wiring. 제1항에 있어서,
상기 기판은 상하 방향으로 관통되는 비아홀이 형성되고,
상기 관통 배선은 상기 비아홀의 내주면을 둘러싸도록 마련되며,
상기 관통 배선에 형성되는 비아홀에는 관통 부재가 충전되는 것을 특징으로 하는 센서 패키지.The method according to claim 1,
The substrate has a via hole penetrating in the vertical direction,
Wherein the through wiring is provided so as to surround an inner peripheral surface of the via hole,
And a through hole is filled in the via hole formed in the through wiring. 제10항에 있어서,
상기 관통 부재는 비도전성 레진으로 마련되는 것을 특징으로 하는 센서 패키지.11. The method of claim 10,
Wherein the penetrating member is provided with a non-conductive resin. 반도체 칩이 수용되는 수용부와 상기 수용부의 외측에서 상하 방향으로 관통되는 비아홀이 형성되는 기판을 제공하는 단계;
상기 비아홀의 상하 방향을 따라 관통 배선을 형성하는 단계;
상기 수용부에 신호 패드 및 센서 패턴을 포함하는 반도체 칩을 수용시키는 단계;
상기 반도체 칩과 상기 기판 상에 절연층을 적층시키되, 상기 절연층은 상기 상기 관통 배선, 그리고 상기 반도체 칩의 상기 신호 패드 및 상기 센서 패턴을 노출하도록 적층시키는 단계; 및
상기 절연층 상에 상기 신호 패드와 상기 관통 배선을 전기적으로 연결하도록 배선층을 형성하는 단계를 포함하는 센서 패키지의 제조 방법.A method of manufacturing a semiconductor device, comprising: providing a substrate on which a semiconductor chip is accommodated and a via hole penetrating in a vertical direction outside the accommodating portion;
Forming a through wiring along a vertical direction of the via hole;
Receiving a semiconductor chip including a signal pad and a sensor pattern in the accommodating portion;
Depositing an insulating layer on the semiconductor chip and the substrate, the insulating layer stacking the through-wires and the signal pad of the semiconductor chip and the sensor pattern to expose the insulating layer; And
And forming a wiring layer to electrically connect the signal pad and the through wiring on the insulating layer. 제12항에 있어서,
상기 관통 배선을 형성하는 방법은 증착 또는 도금 공정을 사용하여 상기 비아홀의 내주면을 둘러싸도록 하는 것을 특징으로 하는 센서 패키지의 제조 방법.13. The method of claim 12,
Wherein the method for forming the through wiring is to surround the inner peripheral surface of the via hole by using a deposition or plating process. 제13항에 있어서,
상기 관통 배선은 상기 기판의 양 면 상에 증착 또는 도금되어 형성되며, 상기 기판의 양 면에 마련되는 관통 배선은 상기 비아홀의 내주면을 통해 연결되는 것을 특징으로 하는 센서 패키지의 제조 방법.14. The method of claim 13,
Wherein the through wirings are formed by deposition or plating on both surfaces of the substrate, and the through wirings provided on both surfaces of the substrate are connected through the inner peripheral surface of the via hole. 제14항에 있어서,
상기 비아홀은 상기 관통 배선으로 충진되는 것을 특징으로 하는 센서 패키지의 제조 방법.15. The method of claim 14,
And the via hole is filled with the through wiring. 제15항에 있어서,
상기 기판의 일 면에 마련되는 관통 배선 상에 도전성 물질로 마련되는 패드부를 적층하는 것을 특징으로 하는 센서 패키지의 제조방법.16. The method of claim 15,
Wherein a pad portion provided by a conductive material is laminated on a through wiring provided on one surface of the substrate. 제14항에 있어서,
상기 관통 배선의 중공부에 관통 부재를 충진하며,
상기 기판의 일 면에 마련되는 관통 배선과 상기 관통 부재 상에 도전성 물질로 마련되는 패드부를 적층하는 것을 특징으로 하는 센서 패키지의 제조 방법.15. The method of claim 14,
A penetrating member is filled in the hollow portion of the through wiring,
Wherein a through wiring provided on one surface of the substrate and a pad portion provided on the penetrating member by a conductive material are laminated. 제16항 또는 제17항에 있어서,
상기 기판의 일 면에 마련되는 상기 패드부에 드라이 필름(dry film)을 부착하여 패터닝(patterning)하고, 상기 드라이 필름이 부착된 부분을 제외한 부분의 상기 패드부와 상기 관통 배선을 제거하는 에칭(etching) 공정을 더 포함하는 센서 패키지의 제조 방법.18. The method according to claim 16 or 17,
A dry film is patterned by attaching a dry film to the pad portion provided on one surface of the substrate and an etching process for removing the pad portion and the through wiring portion except the portion to which the dry film is attached etching process. < / RTI > 제18항에 있어서,
상기 패터닝에 의해 상기 패드부가 존재하는 면에 대향되는 면을 평탄화하는 공정을 더 포함하는 것을 특징으로 하는 센서 패키지의 제조 방법.19. The method of claim 18,
Further comprising a step of planarizing a surface of the pad portion facing the surface on which the pad portion is present by the patterning. 제19항에 있어서,
상기 평탄화 공정에 의해 상기 기판과 상기 관통 배선이 동일 평면 상에 마련되는 것을 특징으로 하는 센서 패키지의 제조 방법.


20. The method of claim 19,
Wherein the substrate and the through wiring are provided on the same plane by the planarization process.


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