KR20170062713A - 전자 장치 - Google Patents
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- 230000005291 magnetic effect Effects 0.000 claims abstract description 261
- 230000005415 magnetization Effects 0.000 claims abstract description 96
- 230000004888 barrier function Effects 0.000 claims abstract description 42
- 239000004065 semiconductor Substances 0.000 claims abstract description 32
- 239000010410 layer Substances 0.000 claims description 420
- 238000012545 processing Methods 0.000 claims description 34
- 238000000034 method Methods 0.000 claims description 25
- 238000013500 data storage Methods 0.000 claims description 22
- 238000004891 communication Methods 0.000 claims description 16
- 125000006850 spacer group Chemical group 0.000 claims description 12
- 230000007246 mechanism Effects 0.000 claims description 10
- 238000012546 transfer Methods 0.000 claims description 10
- 238000009813 interlayer exchange coupling reaction Methods 0.000 claims description 7
- 238000000605 extraction Methods 0.000 claims description 3
- 230000004044 response Effects 0.000 claims description 3
- 230000003139 buffering effect Effects 0.000 claims description 2
- 238000004364 calculation method Methods 0.000 claims description 2
- 230000008859 change Effects 0.000 description 11
- 239000011229 interlayer Substances 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- 239000000758 substrate Substances 0.000 description 10
- 230000005290 antiferromagnetic effect Effects 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- 229910001260 Pt alloy Inorganic materials 0.000 description 6
- 239000004020 conductor Substances 0.000 description 6
- 230000006870 function Effects 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 5
- 239000007787 solid Substances 0.000 description 5
- 230000003068 static effect Effects 0.000 description 5
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 239000000696 magnetic material Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 229910052804 chromium Inorganic materials 0.000 description 3
- 229910020708 Co—Pd Inorganic materials 0.000 description 2
- 229910001252 Pd alloy Inorganic materials 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000003302 ferromagnetic material Substances 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- 229910052741 iridium Inorganic materials 0.000 description 2
- 239000002346 layers by function Substances 0.000 description 2
- 230000007774 longterm Effects 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910052703 rhodium Inorganic materials 0.000 description 2
- 229910052707 ruthenium Inorganic materials 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910000521 B alloy Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 229910052720 vanadium Inorganic materials 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F10/00—Thin magnetic films, e.g. of one-domain structure
- H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
- H01F10/324—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer
- H01F10/3254—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer the spacer being semiconducting or insulating, e.g. for spin tunnel junction [STJ]
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/10—Magnetoresistive devices
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- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
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- G11C16/00—Erasable programmable read-only memories
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- G11C16/26—Sensing or reading circuits; Data output circuits
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F10/00—Thin magnetic films, e.g. of one-domain structure
- H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
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- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F10/00—Thin magnetic films, e.g. of one-domain structure
- H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
- H01F10/324—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer
- H01F10/3268—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer the exchange coupling being asymmetric, e.g. by use of additional pinning, by using antiferromagnetic or ferromagnetic coupling interface, i.e. so-called spin-valve [SV] structure, e.g. NiFe/Cu/NiFe/FeMn
- H01F10/3272—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer the exchange coupling being asymmetric, e.g. by use of additional pinning, by using antiferromagnetic or ferromagnetic coupling interface, i.e. so-called spin-valve [SV] structure, e.g. NiFe/Cu/NiFe/FeMn by use of anti-parallel coupled [APC] ferromagnetic layers, e.g. artificial ferrimagnets [AFI], artificial [AAF] or synthetic [SAF] anti-ferromagnets
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- H01L43/08—
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- H01L43/10—
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
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- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F10/00—Thin magnetic films, e.g. of one-domain structure
- H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
- H01F10/324—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer
- H01F10/329—Spin-exchange coupled multilayers wherein the magnetisation of the free layer is switched by a spin-polarised current, e.g. spin torque effect
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Abstract
전자장치를 제공한다. 전자장치는 반도체 메모리를 포함하고, 상기 반도체 메모리는 변경 가능한 자화 방향을 갖는 복수의 자성층을 포함하는 자유층; 상기 자유층 상에 형성된 터널베리어층; 및 상기 터널베리어층 상에 형성되고 고정된 자화 방향을 갖는 고정층을 포함하고, 상기 자유층에서 상기 복수의 자성층 중 상기 터널베리어층에 접하는 자성층을 제1자성층이라 지칭하고, 상기 제1자성층을 제외한 나머지 상기 복수의 자성층 중 어느 하나를 제2자성층이라 지칭할 때, 상기 제1자성층과 상기 제2자성층 사이의 교환자계(exchange field)와 상기 제1자성층으로부터 발생하는 표류자계(stray field)의 합이 상기 제2자성층의 일축이방성자계(uniaxial anisotropy field)와 상기 제2자성층 형상에 기인한 반자계(demagnetizing field)의 차이보다 크거나 같을 수 있다.
Description
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 관련 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들은 성능이 향상된 가변저항소자를 포함하는 전자장치를 제공한다.
본 발명의 실시예에 따른 전자장치는 반도체 메모리를 포함할 수 있고, 상기 반도체 메모리는, 변경 가능한 자화 방향을 갖는 복수의 자성층을 포함하는 자유층; 상기 자유층 상에 형성된 터널베리어층; 및 상기 터널베리어층 상에 형성되고 고정된 자화 방향을 갖는 고정층을 포함하고, 상기 자유층에서 상기 복수의 자성층 중 상기 터널베리어층에 접하는 자성층을 제1자성층이라 지칭하고, 상기 제1자성층을 제외한 나머지 상기 복수의 자성층 중 어느 하나를 제2자성층이라 지칭할 때, 상기 제1자성층과 상기 제2자성층 사이의 교환자계(exchange field)와 상기 제1자성층으로부터 발생하는 표류자계(stray field)의 합이 상기 제2자성층의 일축이방성자계(uniaxial anisotropy field)와 상기 제2자성층 형상에 기인한 반자계(demagnetizing field)의 차이보다 크거나 같을 수 있다. 또한, 상기 자유층은 상기 복수의 자성층 사이마다 게재되어 층간 교환 결합을 유도하는 스페이서층을 더 포함할 수 있다.
상기 자유층은 SF(synthetic ferromagnet) 구조를 가질 수 있다. 상기 제1자성층 및 상기 제2자성층은 동일한 방향으로 정렬된 자화 방향을 갖고, 상기 제1자성층 및 상기 제2자성층의 자화 방향은 동시에 동일한 방향으로 변경될 수 있다. 상기 제1자성층의 자화 방향 변경 메커니즘과 상기 제2자성층의 자화 방향 변경 메커니즘이 상이할 수 있다. 상기 제1자성층의 자화 방향은 스핀전달토크에 의해 변경되고, 상기 제2자성층의 자화 방향은 자계에 의해 변경될 수 있다.
상기 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
본 발명의 실시예에 따른 전자장치는 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층 및 상기 자유층과 상기 고정층 사이에 게재된 터널베리어층을 포함하는 자기터널접합 구조물에서, 상기 자유층은 제1자성층, 제2자성층 및 상기 제1자성층과 상기 제2자성층 사이에 게재되어 이들 사이의 층간 교환 결합을 유도하는 스페이서층을 포함하고, 상기 제1자성층과 상기 제2자성층의 자화 방향을 동시에 반전시키기 위해 하기 수학식을 만족할 수 있다.
여기서, Jex는 층간 교환 결합, MsSL2는 제2자성층의 포화자화, tSL2는 제2자성층의 두께, Hstray는 제1자성층으로부터 발생하는 표류자계, KuSL2는 제2자성층의 일축이방성, NzzSL2는 수직방향으로 제2자성층의 반자계 텐서일 수 있다.
상기 자유층은 상기 제2자성층, 상기 스페이서층 및 상기 제1자성층 순서로 적층된 형태를 갖고, 상기 제1자성층이 상기 터널베리어층에 접할 수 있다. 상기 자유층은 SF(synthetic ferromagnet) 구조를 가질 수 있다. 상기 제1자성층 및 상기 제2자성층은 동일한 방향으로 정렬된 자화 방향을 갖고, 상기 제1자성층 및 상기 제2자성층의 자화 방향은 동시에 동일한 방향으로 변경될 수 있다. 상기 제1자성층의 자화 방향 변경 메커니즘과 상기 제2자성층의 자화 방향 변경 메커니즘이 상이할 수 있다. 상기 제1자성층의 자화 방향은 스핀전달토크에 의해 변경되고, 상기 제2자성층의 자화 방향은 자계에 의해 변경될 수 있다.
상술한 과제의 해결 수단을 바탕으로 하는 본 기술은 자유층의 자화 방향 변경에 필요한 전류의 크기를 감소시킬 수 있으며, 자유층의 열적안정성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 가변저항소자를 도시한 단면도.
도 2는 본 발명의 실시예에 따른 메모리 장치 및 그 제조방법을 설명하기 위한 단면도.
도 3은 본 발명의 다른 실시예에 따른 메모리 장치 및 그 제조방법을 설명하기 위한 단면도.
도 4는 본 발명의 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도.
도 5는 본 발명의 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도.
도 4은 본 발명의 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도.
도 5은 본 발명의 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도.
도 6은 본 발명의 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도.
도 2는 본 발명의 실시예에 따른 메모리 장치 및 그 제조방법을 설명하기 위한 단면도.
도 3은 본 발명의 다른 실시예에 따른 메모리 장치 및 그 제조방법을 설명하기 위한 단면도.
도 4는 본 발명의 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도.
도 5는 본 발명의 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도.
도 4은 본 발명의 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도.
도 5은 본 발명의 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도.
도 6은 본 발명의 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 도면을 참조하여 설명하기로 한다. 도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1층이 제2층 상에 있거나 또는 기판상에 있는 경우, 제1층이 제2층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1층과 제2층 사이 또는 제1층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
후술하는 본 발명의 실시예들은 성능이 향상된 가변저항소자(variable resistance element)를 구비하는 반도체 메모리, 반도체 메모리를 포함하는 전자장치를 제공하기 위한 것이다. 여기서, 가변저항소자는 자신에게 인가되는 바이어스(예컨대, 전류 또는 전압)에 응답하여 서로 다른 저항상태 사이에서 스위칭할 수 있는 소자를 의미한다. 따라서, 성능이 향상된 가변저항소자는 서로 다른 저항상태 사이에서의 스위칭 특성이 향상된 것을 의미할 수 있다.
도 1은 본 발명의 실시예에 따른 가변저항소자를 도시한 단면도이다.
도 1에 도시된 바와 같이, 실시예 따른 가변저항소자(100)는 변경 가능한 자화 방향을 갖는 자유층(free layer, 120), 고정된 자화 방향을 갖는 고정층(pinned layer, 140), 자유층(120)과 고정층(140) 사이에 게재된 터널베리어층(tunnel barrier layer, 130)을 포함하는 자기터널접합(Magnetic Tunnel Junction, MTJ) 구조물을 포함할 수 있다.
자기터널접합 구조물(MTJ structure)에 있어서, 자유층(120)은 자화 방향이 가변적이기 때문에 자화 방향에 따라 실제로 데이터를 저장할 수 있다. 따라서, 자유층(120)은 스토리지층(storage layer)이라 불리기도 한다. 자유층(120)에서 자화 방향의 변화는 스핀전달토크(spin transfer torque) 및 자계(magnetic field)에 기인한 것일 수 있다. 고정층(140)은 자화 방향이 고정되어 자유층(120)의 자화 방향과 대비될 수 있는 층으로, 기준층(reference layer)이라 불리기도 한다. 터널베리어층(130)은 전자의 터널링을 가능하게 하여 자유층(120)의 자화 방향을 변화시키는 역할을 수행할 수 있다. 자유층(120) 및 고정층(140)은 각 층의 표면에 대해 수직인 자화 방향을 가질 수 있다. 예컨대, 도면상에서 화살표로 나타낸 바와 같이, 자유층(120)의 자화방향은 위에서 아래로 향하는 방향, 또는 아래에서 위로 향하는 방향 사이에서 변경될 수 있고, 고정층(140)의 자화 방향은 아래에서 위로 향하는 방향으로 고정될 수 있다.
자유층(120) 및 고정층(140) 각각은 강자성 물질을 포함하는 단일막 또는 다중막 구조를 가질 수 있다. 예를 들어, 자유층(120) 및 고정층(140) 각각은 Fe, Ni 또는 Co를 주성분으로 하는 합금 예컨대, Co-Fe-B 합금, Co-Fe-B-X 합금(여기서, X는 Al, Si, Ti, V, Cr, Ni, Ga, Ge, Zr, Nb, Mo, Pd, Ag, Hf, Ta, W 또는 Pt 일 수 있음), Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금 등을 포함할 수 있다. 또한, 자유층(120) 및 고정층(140) 각각은 Co/Pt, Co/Pd 등과 같은 적층 구조를 포함하거나, 또는 자성체와 비자성체의 교번 적층 구조를 포함할 수 있다. 터널베리어층(130)은 절연성의 산화물 예컨대, MgO, CaO, SrO, TiO, VO, NbO 등의 산화물을 포함할 수 있다.
가변저항소자(100)에 인가되는 전압 또는 전류에 따라서 자유층(120)의 자화 방향이 변화하여 고정층(140)의 자화 방향과 평행한(parallel) 상태가 되거나, 또는 반평행한(anti-parallel) 상태가 될 수 있다. 그에 따라, 가변저항소자(100)는 자화 방향이 평행한 저저항 상태 또는 자화 방향이 반평행한 고저항 상태 사이에서 스위칭할 수 있고, 이를 통해 서로 다른 데이터를 저장할 수 있다. 즉, 가변저항소자(100)는 메모리 셀로서 기능할 수 있다. 따라서, 자유층(120)의 자화 방향을 가변시키는데 필요한 전류 즉, 스위칭 전류의 크기를 감소시키는 것은 가변저항소자(100)의 스위칭 특성을 향상시키는데 매우 중요한 사항이다.
본 실시예에 따른 가변저항소자(100)의 스위칭 전류를 감소시키기 위해 자유층(120)은 변경 가능한 자화 방향을 갖는 복수의 자성층 및 복수의 자성층 사이마다 게재되어 층간 교환 결합(interlayer exchange coupling)을 유도하는 스페이서층(123)을 포함할 수 있다. 복수의 자성층은 상술한 강자성 물질을 포함할 수 있고, 스페이서층(123)은 금속성 비자성 물질 예컨대, Cr, Ru, Ir, Rh 등을 포함할 수 있다.
복수의 자성층은 각각은 서로 동일한 물질이거나, 또는 서로 상이한 물질일 수 있다. 그러나, 복수의 자성층 각각은 모두 동일한 방향으로 정렬된 자화 방향을 가질 수 있다. 이는, 고정층(140)에 대비되는 자유층(120)의 특성을 향상시키기 위함이다. 예를 들어, 자유층(120)의 자화 방향이 고정층(140)의 자화 방향과 평행한 상태일 경우에 복수의 자성층 모두의 자화 방향은 고정층(140)의 자화 방향과 평행한 상태일 수 있다. 따라서, 자유층(120)은 SF(synthetic ferromagnet) 구조를 가질 수 있다.
본 실시예에서는 자유층(120)은 제1자성층(121), 제2자성층(122) 및 제1자성층(121)과 제2자성층(122) 사이에 게재된 스페이서층(123)을 포함할 수 있다. 구체적으로, 자유층(120)은 제2자성층(122), 스페이서층(123) 및 제1자성층(121)이 순차적으로 적층된 형태를 가질 수 있다. 제1자성층(121)은 복수의 자성층 중에서 터널베리어층(130)에 접하는 자성층을 지칭할 수 있다. 그리고, 제2자성층(122)은 복수의 자성층 중 터널베리어층(130)에 접하지 않는 나머지 복수의 자성층 중 어느 하나의 자성층을 지칭할 수 있다.
상술한 구조를 갖는 자유층(120)의 자화 방향 변경시 제1자성층(121)과 제2자성층(122)의 자화 방향을 동시에 변경시켜야 한다. 이때, 터널베리어층(130)에 접하는 제1자성층(121)의 자화 방향 변경 메커니즘과 터널베리어층(130)과 접하지 않는 제2자성층(122)의 자화 방향 변경 메커니즘은 서로 상이할 수 있다. 구체적으로, 제1자성층(121)은 스핀전달토크에 의해 자화 방향 변경이 가능할 수 있고, 제2자성층(122)은 자계에 의해 자화 방향 변경이 가능할 수 있다. 이를 바탕으로, 제1자성층(121)의 자화 방향이 변경될 때, 제2자성층(122)의 자화 방향이 동시에 변경되기 위해서는 하기 수학식 1을 만족해야한다.
여기서, Hku는 제2자성층(122)의 일축이방성자계(uniaxial anisotropy field), Hdemag는 제2자성층(122) 형상(shape)에 기인한 반자계(demagnetizing field), Hex는 제1자성층(121)과 제2자성층(122) 사이의 교환자계(exchange field), Hstray는 제1자성층(121)으로부터 발생하는 표류자계(stray field)를 의미할 수 있다.
즉, 자유층(120)에서 제1자성층(121)과 제2자성층(122)의 자화 방향을 동시에 변경시키기 위해서는 제1자성층(121)과 제2자성층(122) 사이의 교환자계와 제1자성층(121)으로부터 발생하는 표류자계의 합이 제2자성층(122)의 일축이방성자계와 제2자성층(122) 형상에 기인한 반자계의 차이보다 크거나 같아야 한다.
한편, 제2자성층(122)의 일축이방성자계, 제1자성층(121)과 제2자성층(122) 사이의 교환자계 및 제2자성층(122) 형상에 기인한 반자계는 각각 수학식 2 내지 수학식 4와 같이 표현할 수 있다.
여기서, Ku는 일축이방성(Uniaxial anisotropy)으로 단위는 erg/cm3이고, Ms는 포화자화(Saturation magnetization)로 단위는 emu/cm3이다. 참고로, MsSL2는 제2자성층(122)의 포화자화값을 의미한다.
여기서, Jex는 층간 교환 결합으로 단위는 erg/cm2이고, MsSL2는 제2자성층(122)의 포화자화값이며, tSL2는 제2자성층(122)의 두께를 의미한다.
여기서, Nzz는 z방향(예컨대, 수직방향)에 대한 반자계 텐서(demagnetizing tensor)이고, MsSL2는 제2자성층(122)의 포화자화값이다.
상술한 수학식 2 내지 수학식 4를 수학식 1에 대입하여 자유층(120)에서 복수의 자성층 즉, 제1자성층(121) 및 제2자성층(122)의 자화 방향을 동시에 변경하기 위한 수학식 1은 아래 수학식 5와 같이 다르게 표현할 수도 있다.
상술한 수학식 1 또는 수학식 5의 조건을 만족하는 범위내에서 변경 가능한 자화 방향을 갖는 복수의 자성층 및 복수의 자성층 사이마다 게재된 스페이서층(123)을 포함하는 자유층(120)은 스위칭 전류의 크기를 효과적으로 감소시킬 수 있다. 아울러, 자유층(120)에 대한 열적안정성을 향상시킬 수 있다.
또한, 본 실시예에 따른 가변저항소자(100)는 자기터널접합 구조물에서 요구되는 특성을 개선하기 위해 다양한 기능층들을 더 포함할 수 있다. 구체적으로, 본 실시예에서는 다양한 기능층들로서 하부층(110), 교환결합층(150), 자기보정층(160) 및 캡핑층(170) 을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다.
하부층(110)은 자신의 상부에 위치하는 층 예컨대, 자유층(120)의 수직자기이방성(perpendicular magnetic anisotropy) 또는 결정성을 향상시키기 위해 이용될 수 있다. 하부층(110)은 금속, 금속질화물 등 다양한 도전 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
교환결합층(150)은 자기보정층(160)과 고정층(140) 사이에 게재되어 이들 사이의 층간 교환 결합(interlayer exchange coupling)을 제공하기 위하여 이용될 수 있다. 교환결합층(150)은 금속성 비자성 물질 예컨대, Cr, Ru, Ir, Rh 등을 포함할 수 있다.
자기보정층(160)은 고정층(140)에 의해 생성되는 표류자계의 영향을 상쇄 또는 감소시키기 위해 이용될 수 있다. 이러한 경우, 고정층(140)의 표류자계가 자유층(120)에 미치는 영향이 감소하여 자유층(120)에서의 편향자계(bias magnetic field)를 감소킬 수 있다. 이를 통해, 고정층(140)의 열적 안정성 및 자기적 특성을 향상시킬 수 있다. 자기보정층(160)은 고정층(140)의 자화 방향과 반대 방향의 자화 방향을 가질 수 있다. 예를 들어, 도면에 도시한 바와 같이 고정층(140)의 자화 방향이 아래에서 위로 향할때, 자기보정층(160)의 자화 방향은 위에서 아래로 향할 수 있다.
캡핑층(170) 은 가변저항소자(100)의 패터닝시 하드마스크로 기능할 수 있다. 캡핑층(170) 은 금속 등 다양한 도전 물질을 포함할 수 있다.
상술한 실시예에 따른 가변저항소자(100)는 수학식 1 또는 수학식 5에 만족하는 자유층(120)을 제공함으로써, 가변저항소자(100)의 스위칭 특성을 향상시킬 수 있다. 특히, 자유층(120)의 자화 방향을 변경하는데 필요한 전류를 감소시킬 수 있으며, 자유층(120)의 열적안정성을 향상시킬 수 있다.
본 발명의 실시예에 따른 가변저항소자 예컨대, 도 1을 참조하여 설명한 가변저항소자는 복수로 제공되어 셀 어레이를 구성할 수 있다. 셀 어레이는 각 가변저항소자의 양단을 구동하기 위한 배선, 선택소자 등 다양한 구성 요소를 더 포함할 수 있다. 이에 대해서는, 도 2 및 도 3을 참조하여 일례를 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 메모리 장치 및 그 제조방법을 설명하기 위한 단면도이다.
도 2를 참조하여 본 실시예에 따른 메모리 장치는, 가변저항소자(100)로의 억세스를 제어하는 선택소자 예컨대, 트랜지스터 등이 형성된 기판(500), 기판(500) 상에 위치하여 복수의 가변저항소자(100) 각각의 하단과 기판(500)의 일부 예컨대, 트랜지스터의 드레인을 서로 접속시키는 하부콘택(520), 하부콘택(520) 상에 위치하는 가변저항소자(100), 가변저항소자(100) 상에 위치하고 복수의 가변저항소자(100) 각각의 상단과 소정 배선(미도시됨) 예컨대, 비트라인을 서로 접속시키는 상부콘택(550)을 포함할 수 있다.
상술한 메모리 장치는 아래와 같은 방법에 의해 형성될 수 있다.
우선, 트랜지스터 등이 형성된 기판(500)을 제공한 후, 기판(500) 상에 제1층간절연막(510)을 형성할 수 있다. 이어서, 제1층간절연막(510)을 선택적으로 식각하여 기판(500)의 일부를 노출시키는 콘택홀(H)을 형성한 후, 콘택홀(H)에 도전물질을 매립하여 하부콘택(520)을 형성할 수 있다. 이어서, 하부콘택(520) 및 제1층간절연막(510) 상에 가변저항소자(100) 형성을 위한 물질층들을 형성한 후 이 물질층들을 선택적으로 식각하여 가변저항소자(100)를 형성할 수 있다. 가변저항소자(100) 사이의 공간을 절연물질로 매립하여 제2층간절연막(530)을 형성할 수 있다. 이어서, 가변저항소자(100) 및 제2층간절연막(530) 상에 제3층간절연막(540)을 형성한 후 제3층간 절연막(540)을 관통하여 가변저항소자(100)의 상단과 접속하는 상부콘택(550)을 형성할 수 있다.
본 실시예의 메모리 장치에서 가변저항소자(100)를 형성하는 모든 층은 서로 정렬된 측벽을 가질 수 있다. 이는 가변저항소자(100)가 하나의 마스크를 이용하여 식각되는 방식으로 형성되기 때문이다.
한편, 도 2를 참조하여 설명한 실시예와 달리 가변저항소자(100)의 일부는 나머지와 별개로 패터닝될 수 있다. 이에 대해서는, 도 3을 참조하여 일례를 설명하기로 한다.
도 3은 본 발명의 다른 실시예에 따른 메모리 장치 및 그 제조방법을 설명하기 위한 단면도이다. 이하, 도 5를 참조하여 설명한 실시예와의 차이점을 중심으로 설명하기로 한다.
도 3을 참조하여 다른 일실시예에 따른 메모리 장치는, 가변저항소자(100)의 일부 예컨대, 하부층(110)이 가변저항소자(100)의 나머지 층과 정렬된 측벽을 갖지 않을 수 있다. 하부층(110)은 하부 콘택(620)과 정렬된 측벽을 가질 수 있다.
상술한 메모리 장치는 아래와 같은 방법에 의해 형성될 수 있다.
우선, 기판(600) 상에 제1층간절연막(610)을 형성한 후, 제1층간절연막(610)을 선택적으로 식각하여 기판(600)의 일부를 노출시키는 콘택홀(H)을 형성할 수 있다. 이어서, 콘택홀(H)의 하부를 매립하는 하부콘택(620)을 형성할 수 있다. 보다 구체적으로, 하부콘택(620)의 형성은, 콘택홀(H)이 형성된 결과물을 덮는 도전물질을 형성한 후 도전물질이 원하는 높이가 될 때까지 에치백 등으로 도전물질의 일부를 제거하는 방식에 의할 수 있다. 이어서, 하부콘택(620)이 형성된 콘택홀(H)의 나머지 공간을 매립하는 하부층(110)을 형성할 수 있다. 보다 구체적으로, 하부층(110)의 형성은, 하부콘택(620)이 형성된 결과물을 덮는 금속 등을 포함하는 물질막을 형성한 후 제1층간절연막(610)의 상면이 드러날 때까지 평탄화 공정 예컨대, CMP(Chemical Mechanical Polishing)를 수행하는 방식에 의할 수 있다. 이어서, 하부콘택(620) 및 제1층간절연막(610) 상에 가변저항소자(100) 중 하부층(110)을 제외한 나머지층 형성을 위한 물질층들을 형성한 후, 이 물질층들을 선택적으로 식각하여 가변저항소자(100)의 나머지를 형성할 수 있다. 이후의 후속 공정은 도 5에서 설명한 것과 실질적으로 동일하다.
본 실시예에 의하는 경우, 가변 저항 소자(100) 형성을 위하여 한번에 식각하여야 하는 높이가 감소하기 때문에 식각 공정의 난이도가 감소할 수 있다.
또한, 본 실시예에서는 하부층(110)이 홀(H) 내에 매립되는 경우를 설명하였으나, 필요에 따라 다른 일부 등이 더 매립될 수도 있다.
상술한 실시예에 따른 반도체 메모리는 다양한 전자장치 또는 시스템에 이용될 수 있다. 도 4 내지 도 8은 상술한 실시예에 따른 가변저항소자를 포함하는 반도체 메모리를 이용하여 구현할 수 있는 전자장치 또는 시스템의 몇몇 예시들을 나타낸 것이다.
도 4는 본 발명의 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 4를 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 가변저항소자를 구비한 메모리 소자를 포함할 수 있다. 가변저항소자는 변경 가능한 자화 방향을 갖는 복수의 자성층을 포함하는 자유층, 자유층 상에 형성된 터널베리어층 및 터널베리어층 상에 형성되고 고정된 자화 방향을 갖는 고정층을 포함할 수 있다. 자유층에서 복수의 자성층 중 터널베리어층에 접하는 자성층을 제1자성층이라 지칭하고, 제1자성층을 제외한 나머지 복수의 자성층 중 어느 하나를 제2자성층이라 지칭할 때, 제1자성층과 제2자성층 사이의 교환자계와 제1자성층으로부터 발생하는 표류자계의 합이 제2자성층의 일축이방성자계와 제2자성층 형상에 기인한 반자계의 차이보다 크거나 같을 수 있다. 이를 통해, 가변저항소자의 스위칭 전류를 감소킬 수 있다. 이를 통해, 기억부(1010)의 데이터 저장 특성에 대한 신뢰성을 향상시킬 수 있다. 결과적으로, 마이크로프로세서(1000)의 신뢰성 향상이 가능하다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 5는 본 발명의 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 5를 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 가변저항소자를 구비한 메모리 소자를 포함할 수 있다. 가변저항소자는 변경 가능한 자화 방향을 갖는 복수의 자성층을 포함하는 자유층, 자유층 상에 형성된 터널베리어층 및 터널베리어층 상에 형성되고 고정된 자화 방향을 갖는 고정층을 포함할 수 있다. 자유층에서 복수의 자성층 중 터널베리어층에 접하는 자성층을 제1자성층이라 지칭하고, 제1자성층을 제외한 나머지 복수의 자성층 중 어느 하나를 제2자성층이라 지칭할 때, 제1자성층과 제2자성층 사이의 교환자계와 제1자성층으로부터 발생하는 표류자계의 합이 제2자성층의 일축이방성자계와 제2자성층 형상에 기인한 반자계의 차이보다 크거나 같을 수 있다. 이를 통해, 가변저항소자의 스위칭 전류를 감소킬 수 있다. 이를 통해 캐시 메모리부(1120)의 데이터 저장 특성에 대한 신뢰성을 향상시킬 수 있다. 결과적으로, 프로세서(1100)의 신뢰성 향상이 가능하다.
도 5에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 6은 본 발명의 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 6을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 가변저항소자를 구비한 메모리 소자를 포함할 수 있다. 가변저항소자는 변경 가능한 자화 방향을 갖는 복수의 자성층을 포함하는 자유층, 자유층 상에 형성된 터널베리어층 및 터널베리어층 상에 형성되고 고정된 자화 방향을 갖는 고정층을 포함할 수 있다. 자유층에서 복수의 자성층 중 터널베리어층에 접하는 자성층을 제1자성층이라 지칭하고, 제1자성층을 제외한 나머지 복수의 자성층 중 어느 하나를 제2자성층이라 지칭할 때, 제1자성층과 제2자성층 사이의 교환자계와 제1자성층으로부터 발생하는 표류자계의 합이 제2자성층의 일축이방성자계와 제2자성층 형상에 기인한 반자계의 차이보다 크거나 같을 수 있다. 이를 통해, 가변저항소자의 스위칭 전류를 감소킬 수 있다. 이를 통해, 주기억장치(1220)의 데이터 저장 특성에 대한 신뢰성을 향상시킬 수 있다. 결과적으로, 시스템(1200)의 신뢰성 향상이 가능하다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 가변저항소자를 구비한 메모리 소자를 포함할 수 있다. 가변저항소자는 변경 가능한 자화 방향을 갖는 복수의 자성층을 포함하는 자유층, 자유층 상에 형성된 터널베리어층 및 터널베리어층 상에 형성되고 고정된 자화 방향을 갖는 고정층을 포함할 수 있다. 자유층에서 복수의 자성층 중 터널베리어층에 접하는 자성층을 제1자성층이라 지칭하고, 제1자성층을 제외한 나머지 복수의 자성층 중 어느 하나를 제2자성층이라 지칭할 때, 제1자성층과 제2자성층 사이의 교환자계와 제1자성층으로부터 발생하는 표류자계의 합이 제2자성층의 일축이방성자계와 제2자성층 형상에 기인한 반자계의 차이보다 크거나 같을 수 있다. 이를 통해, 가변저항소자의 스위칭 전류를 감소킬 수 있다. 이를 통해, 보조기억장치(1230)의 데이터 저장 특성에 대한 신뢰성을 향상시킬 수 있다. 결과적으로, 시스템(1200)의 신뢰성 향상이 가능하다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 8의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 8의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 7은 본 발명의 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 7을 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 가변저항소자를 구비한 메모리 소자를 포함할 수 있다. 가변저항소자는 변경 가능한 자화 방향을 갖는 복수의 자성층을 포함하는 자유층, 자유층 상에 형성된 터널베리어층 및 터널베리어층 상에 형성되고 고정된 자화 방향을 갖는 고정층을 포함할 수 있다. 자유층에서 복수의 자성층 중 터널베리어층에 접하는 자성층을 제1자성층이라 지칭하고, 제1자성층을 제외한 나머지 복수의 자성층 중 어느 하나를 제2자성층이라 지칭할 때, 제1자성층과 제2자성층 사이의 교환자계와 제1자성층으로부터 발생하는 표류자계의 합이 제2자성층의 일축이방성자계와 제2자성층 형상에 기인한 반자계의 차이보다 크거나 같을 수 있다. 이를 통해, 가변저항소자의 스위칭 전류를 감소킬 수 있다. 이를 통해, 임시 저장 장치(1340)의 데이터 저장 특성에 대한 신뢰성을 향상시킬 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 신뢰성 향상이 가능하다.
도 8은 본 발명의 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 8을 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 가변저항소자를 구비한 메모리 소자를 포함할 수 있다. 가변저항소자는 변경 가능한 자화 방향을 갖는 복수의 자성층을 포함하는 자유층, 자유층 상에 형성된 터널베리어층 및 터널베리어층 상에 형성되고 고정된 자화 방향을 갖는 고정층을 포함할 수 있다. 자유층에서 복수의 자성층 중 터널베리어층에 접하는 자성층을 제1자성층이라 지칭하고, 제1자성층을 제외한 나머지 복수의 자성층 중 어느 하나를 제2자성층이라 지칭할 때, 제1자성층과 제2자성층 사이의 교환자계와 제1자성층으로부터 발생하는 표류자계의 합이 제2자성층의 일축이방성자계와 제2자성층 형상에 기인한 반자계의 차이보다 크거나 같을 수 있다. 이를 통해, 가변저항소자의 스위칭 전류를 감소킬 수 있다. 이를 통해, 메모리(1410)의 데이터 저장 특성에 대한 신뢰성을 향상시킬 수 있다. 결과적으로, 메모리 시스템(1400)의 신뢰성 향상이 가능하다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 가변저항소자를 구비한 메모리 소자를 포함할 수 있다. 가변저항소자는 변경 가능한 자화 방향을 갖는 복수의 자성층을 포함하는 자유층, 자유층 상에 형성된 터널베리어층 및 터널베리어층 상에 형성되고 고정된 자화 방향을 갖는 고정층을 포함할 수 있다. 자유층에서 복수의 자성층 중 터널베리어층에 접하는 자성층을 제1자성층이라 지칭하고, 제1자성층을 제외한 나머지 복수의 자성층 중 어느 하나를 제2자성층이라 지칭할 때, 제1자성층과 제2자성층 사이의 교환자계와 제1자성층으로부터 발생하는 표류자계의 합이 제2자성층의 일축이방성자계와 제2자성층 형상에 기인한 반자계의 차이보다 크거나 같을 수 있다. 이를 통해, 가변저항소자의 스위칭 전류를 감소킬 수 있다. 이를 통해, 버퍼 메모리(1440)의 데이터 저장 특성에 대한 신뢰성을 향상시킬 수 있다. 결과적으로, 메모리 시스템(1400)의 신뢰성 향상이 가능하다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 가변저항소자
110 : 하부층
120 : 자유층 121 : 제1자성층
122 : 제2자성층 123 : 스페이서층
130 : 터널베리어층 140 : 고정층
150 : 교환결합층 160 : 자기보정층
170 : 캡핑층
120 : 자유층 121 : 제1자성층
122 : 제2자성층 123 : 스페이서층
130 : 터널베리어층 140 : 고정층
150 : 교환결합층 160 : 자기보정층
170 : 캡핑층
Claims (17)
- 반도체 메모리를 포함하는 전자장치로서,
상기 반도체 메모리는,
변경 가능한 자화 방향을 갖는 복수의 자성층을 포함하는 자유층;
상기 자유층 상에 형성된 터널베리어층; 및
상기 터널베리어층 상에 형성되고 고정된 자화 방향을 갖는 고정층을 포함하고,
상기 자유층에서 상기 복수의 자성층 중 상기 터널베리어층에 접하는 자성층을 제1자성층이라 지칭하고, 상기 제1자성층을 제외한 나머지 상기 복수의 자성층 중 어느 하나를 제2자성층이라 지칭할 때,
상기 제1자성층과 상기 제2자성층 사이의 교환자계(exchange field)와 상기 제1자성층으로부터 발생하는 표류자계(stray field)의 합이 상기 제2자성층의 일축이방성자계(uniaxial anisotropy field)와 상기 제2자성층 형상에 기인한 반자계(demagnetizing field)의 차이보다 크거나 같은 전자장치.
- 제1항에 있어서,
상기 자유층은 상기 복수의 자성층 사이마다 게재되어 층간 교환 결합을 유도하는 스페이서층을 더 포함하는 전자장치. - 제1항에 있어서,
상기 자유층은 SF(synthetic ferromagnet) 구조를 갖는 전자장치.
- 제1항에 있어서,
상기 제1자성층 및 상기 제2자성층은 동일한 방향으로 정렬된 자화 방향을 갖고, 상기 제1자성층 및 상기 제2자성층의 자화 방향은 동시에 동일한 방향으로 변경되는 전자장치.
- 제4항에 있어서,
상기 제1자성층의 자화 방향 변경 메커니즘과 상기 제2자성층의 자화 방향 변경 메커니즘이 상이한 전자장치.
- 제5항에 있어서,
상기 제1자성층의 자화 방향은 스핀전달토크에 의해 변경되고, 상기 제2자성층의 자화 방향은 자계에 의해 변경되는 전자장치.
- 제1항에 있어서,
상기 전자 장치는, 마이크로프로세서를 더 포함하고,
상기 마이크로프로세서는,
상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인 전자장치.
- 제1항에 있어서,
상기 전자 장치는, 프로세서를 더 포함하고,
상기 프로세서는,
상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인 전자장치.
- 제1항에 있어서,
상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
상기 프로세싱 시스템은,
수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인 전자장치.
- 제1항에 있어서,
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
상기 데이터 저장 시스템은,
데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인 전자장치.
- 제1항에 있어서,
상기 전자 장치는, 메모리 시스템을 더 포함하고,
상기 메모리 시스템은,
데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인 전자장치.
- 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층 및 상기 자유층과 상기 고정층 사이에 게재된 터널베리어층을 포함하는 자기터널접합 구조물에서,
상기 자유층은 제1자성층, 제2자성층 및 상기 제1자성층과 상기 제2자성층 사이에 게재되어 이들 사이의 층간 교환 결합을 유도하는 스페이서층을 포함하고, 상기 제1자성층과 상기 제2자성층의 자화 방향을 동시에 반전시키기 위해 하기 수학식을 만족하는 전자장치.
여기서, Jex는 층간 교환 결합, MsSL2는 제2자성층의 포화자화, tSL2는 제2자성층의 두께, Hstray는 제1자성층으로부터 발생하는 표류자계, KuSL2는 제2자성층의 일축이방성, NzzSL2는 수직방향으로 제2자성층의 반자계 텐서임.
- 제12항에 있어서,
상기 자유층은 상기 제2자성층, 상기 스페이서층 및 상기 제1자성층 순서로 적층된 형태를 갖고, 상기 제1자성층이 상기 터널베리어층에 접하는 전자장치.
- 제12항에 있어서,
상기 자유층은 SF(synthetic ferromagnet) 구조를 갖는 전자장치.
- 제12항에 있어서,
상기 제1자성층 및 상기 제2자성층은 동일한 방향으로 정렬된 자화 방향을 갖고, 상기 제1자성층 및 상기 제2자성층의 자화 방향은 동시에 동일한 방향으로 변경되는 전자장치.
- 제15항에 있어서,
상기 제1자성층의 자화 방향 변경 메커니즘과 상기 제2자성층의 자화 방향 변경 메커니즘이 상이한 전자장치.
- 제16항에 있어서,
상기 제1자성층의 자화 방향은 스핀전달토크에 의해 변경되고, 상기 제2자성층의 자화 방향은 자계에 의해 변경되는 전자장치.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150168239A KR102433703B1 (ko) | 2015-11-30 | 2015-11-30 | 전자 장치 |
| US15/073,355 US10217932B2 (en) | 2015-11-30 | 2016-03-17 | Electronic device |
| CN201610382001.6A CN106816173B (zh) | 2015-11-30 | 2016-06-01 | 电子设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150168239A KR102433703B1 (ko) | 2015-11-30 | 2015-11-30 | 전자 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20170062713A true KR20170062713A (ko) | 2017-06-08 |
| KR102433703B1 KR102433703B1 (ko) | 2022-08-19 |
Family
ID=58777331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020150168239A KR102433703B1 (ko) | 2015-11-30 | 2015-11-30 | 전자 장치 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US10217932B2 (ko) |
| KR (1) | KR102433703B1 (ko) |
| CN (1) | CN106816173B (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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- 2015-11-30 KR KR1020150168239A patent/KR102433703B1/ko active IP Right Grant
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2016
- 2016-03-17 US US15/073,355 patent/US10217932B2/en active Active
- 2016-06-01 CN CN201610382001.6A patent/CN106816173B/zh active Active
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| KR102433703B1 (ko) | 2022-08-19 |
| CN106816173B (zh) | 2020-10-30 |
| US20170155039A1 (en) | 2017-06-01 |
| CN106816173A (zh) | 2017-06-09 |
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|---|---|---|---|
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