KR20170060926A

KR20170060926A - 복합 전자 부품 및 그 실장 기판

Info

Publication number: KR20170060926A
Application number: KR1020150165690A
Authority: KR
Inventors: 박흥길; 박종환; 안영규
Original assignee: 삼성전기주식회사
Priority date: 2015-11-25
Filing date: 2015-11-25
Publication date: 2017-06-02
Also published as: KR102202471B1; JP2017098519A

Abstract

본 발명은, 적층 세라믹 커패시터와 탄탈 커패시터가 절연 씰링부로 커버되어 하나의 전자 부품으로 일체화되어 구성되고, 상기 절연 씰링부의 길이 방향의 양 단부에 제1 및 제2 단자 전극을 형성하되, 상기 제1 단자 전극은 상기 적층 세라믹 커패시터의 제1 외부 전극과 상기 탄탈 커패시터의 탄탈 와이어에 전기적으로 연결되고, 상기 제2 단자 전극은 상기 적층 세라믹 커패시터의 제2 외부 전극과 상기 탄탈 커패시터의 탄탈 바디에 전기적으로 접속되도록 한 복합 전자 부품 상기 복합 전자 부품을 포함하는 복합 전자 부품의 실장 기판을 제공한다.

Description

복합 전자 부품 및 그 실장 기판{Composite electronic component and board having the same}

본 발명은 복합 전자 부품 및 그 실장 기판에 관한 것이다.

LSI(large scale integrated circuit)와 같은 전원 회로에는 디커플링 커패시터(Decoupling Capacitor)가 실장된다.

디커플링 커패시터는 커패시터의 충전 및 방전을 통해 LSI의 전원 전압 변동을 억제하고 LSI의 성능을 보증하는 역할을 한다.

최근 LSI의 다기능화와 고집적화에 따라 소비 전류가 증가되고, 구동 주파수의 고주파화에 의해 전원 회로에 급격한 과도 전류가 발생되어 디커플링 커패시터의 고용량화와 ESL(등가직렬인덕턴스; Equivalent Series Inductance)의 저감이 요구된다.

또한, 정보통신장치의 휴대화로 전자 부품의 소형화가 요구되면서 고성능의 디커플링 커패시터에 대한 수요가 증가하고 있다.

일본공개특허 1997-232196

본 발명의 목적은 직류전압(DC-Bias)이나 온도가 안정된 정전 용량 특성을 얻을 수 있으며, ESL 및 ESR(등가직렬저항; Equivalent Series Resistance)이 낮고 고주파 임피던스(impedance)를 저감할 수 있는 복합 전자 부품 및 그 실장 기판을 제공하는데 있다.

본 발명의 일 측면은, 적층 세라믹 커패시터와 탄탈 커패시터가 절연 씰링부로 커버되어 하나의 전자 부품으로 일체화되어 구성되고, 상기 절연 씰링부의 길이 방향의 양 단부에 제1 및 제2 단자 전극을 형성하되, 상기 제1 단자 전극은 상기 적층 세라믹 커패시터의 제1 외부 전극과 상기 탄탈 커패시터의 탄탈 와이어에 전기적으로 연결되고, 상기 제2 단자 전극은 상기 적층 세라믹 커패시터의 제2 외부 전극과 상기 탄탈 커패시터의 탄탈 바디에 전기적으로 접속되도록 한 복합 전자 부품을 제공한다.

본 발명의 다른 측면은, 상부에 전극 패드를 갖는 회로 기판과 상기 회로 기판 위에 설치된 상기 복합 전자 부품 및 상기 전극 패드와 상기 복합 전자 부품을 연결하는 솔더를 포함하는 복합 전자 부품의 실장 기판을 제공한다.

본 발명의 일 실시 형태에 따르면, DC-Bias나 온도가 안정된 정전 용량 특성을 얻을 수 있으며, 낮은 ESL 및 낮은 ESR 값을 가지며 고주파 임피던스가 저감된 복합 전자 부품 및 그 실장 기판을 제공할 수 있다.

도 1은 본 발명의 일 실시 형태에 따른 복합 전자 부품을 도시한 사시도이다.
도 2a 내지 도 2c는 도 1의 복합 전자 부품이 제조되는 과정을 순서대로 도시한 사시도이다.
도 3a 내지 도 3c는 도 1의 복합 전자 부품이 제조되는 과정을 순서대로 도시한 측면도이다.
도 4는 도 1의 복합 전자 부품에 적용되는 적층 세라믹 커패시터의 일 실시 예의 구조를 도시한 사시도이다.
도 5a 내지 도 5c는 본 발명의 다른 실시 형태에 따른 복합 전자 부품이 제조되는 과정을 순서대로 도시한 사시도이다.
도 6a 내지 도 6d는 본 발명의 일 실시 형태에 따른 복합 전자 부품의 제조 공정을 순서대로 도시한 사시도이다.
도 7은 본 실시 형태에 따른 복합 전자 부품과 다른 비교 예에 따른 DC-Bias 대비 dC/Co를 나타낸 그래프이다.
도 8은 본 실시 형태에 따른 복합 전자 부품과 다른 비교 예에 따른 입력 신호의 주파수 대비 임피던스를 나타낸 그래프이다.
도 9는 도 1의 복합 전자 부품이 회로 기판에 실장된 모습을 도시한 사시도이다.

본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다.

또한, 본 발명의 실시형태는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.

따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

또한 명세서 전체에서, "상에" 형성된다고 하는 것은 직접적으로 접촉하여 형성되는 것을 의미할 뿐 아니라, 사이에 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

덧붙여, 명세서 전체에서, 어떤 부분이 다른 부분과 '연결'되어 있다고 할 때, 이는 '직접적으로 연결'되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 '간접적으로 연결'되어 있는 경우도 포함한다.

본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다.

복합 전자 부품

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.

도 1은 본 발명의 일 실시 형태에 따른 복합 전자 부품을 도시한 사시도이고, 도 2a 내지 도 2c는 도 1의 복합 전자 부품이 제조되는 과정을 순서대로 도시한 사시도이고, 도 3a 내지 도 3c는 도 1의 복합 전자 부품이 제조되는 과정을 순서대로 도시한 측면도이다.

도 1 내지 도 3c를 참조하면, 본 발명의 일 실시 형태에 따른 복합 전자 부품(1)은, 적층 세라믹 커패시터(200), 탄탈 커패시터(100), 도전 시트(310), 절연 씰링부(300), 및 제1 및 제2 단자 전극(331, 332)을 포함한다.

적층 세라믹 커패시터(200)는 세라믹 바디(210) 및 제1 및 제2 외부 전극(231, 232)을 포함한다.

도 4를 참조하면, 세라믹 바디(210)는 복수의 유전체층(211)과 제1 및 제2 내부 전극(221, 222)을 포함하며, 세라믹 바디(210)는 복수의 유전체층 및 제1 및 제2 내부 전극(221, 222)을 두께 방향으로 적층한 다음 소성하여 형성될 수 있다.

또한, 세라믹 바디(210)는 두께 방향으로 대향하는 제1 및 제2 면, 길이 방향으로 대향하는 제3 및 제4 면, 폭 방향으로 대향하는 제5 및 제6 면을 포함하는 대략적인 육면체 형상을 가질 수 있다.

유전체층(211)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO₃)계 또는 티탄산스트론튬(SrTiO₃)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

제1 및 제2 내부 전극(221, 222)은 유전체층(211)을 사이에 두고 세라믹 바디(210)의 제3 및 제4 면을 통해 번갈아 노출되게 배치된다.

이때, 제1 및 제2 내부전극(221, 222)의 재료는 특별히 제한되지 않으며, 예를 들어, 팔라듐(Pd), 팔라듐-은(Pd-Ag) 합금 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 적어도 하나 이상의 물질을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다.

제1 및 제2 외부 전극(231, 232)은 세라믹 바디(110)의 길이 방향의 양 단부에 각각 배치된다.

제1 및 제2 외부 전극(231, 232)은 세라믹 바디(210)의 제3 및 제4 면을 덮도록 각각 배치되어 제1 및 제2 내부 전극(221, 222)의 노출된 부분과 각각 접속되어 전기적으로 연결될 수 있다.

본 발명의 일 실시 형태에 따르면, 일반적인 적층 세라믹 커패시터와 달리 제1 및 제2 외부 전극(231, 232) 상에 니켈/주석(Ni/Sn) 도금층을 배치하지 않을 수 있다.

본 실시 형태의 복합 전자 부품은 후술하는 바와 같이 적층 세라믹 커패시터(200)와 탄탈 커패시터(100)를 포함하는 복합체를 둘러싸도록 배치된 절연 씰링부(300)를 포함하기 때문에, 적층 세라믹 커패시터(200)의 제1 및 제2 외부 전극(231, 232) 상에 별도의 도금층을 형성할 필요가 없다.

즉, 외부 전극에 도금층을 형성하지 않더라도 적층 세라믹 커패시터(200)의 세라믹 바디(210) 내부로 도금액 침투에 의한 신뢰성 저하의 문제가 발생하지 않는다

탄탈 커패시터(100)는 탄탈 바디(110) 및 탄탈 와이어(120)를 포함한다. 탄탈 커패시터(100)는 적층 세라믹 커패시터(200)와 두께 방향으로 일정 간격을 두고 이격되게 배치된다.

또한, 본 실시 형태에서, 탄탈 커패시터(100)는 탄탈 바디(110)가 실장 면을 향하도록 배치될 수 있다.

이렇게 탄탈 커패시터(100)가 실장 면을 향하도록 놓이게 되면, 적층 세라믹 커패시터(200)의 압전 진동이 발생되더라도 탄탈 커패시터(100)와 절연 씰링부(300)에 의해 적층 세라믹 커패시터(200)에서 발생된 진동 중 일부가 흡수되어 기판으로 전달되는 양을 최소화함으로써 어쿠스틱 노이즈를 저감할 수 있는 효과를 제공할 수 있다.

탄탈 바디(110)는 탄탈 분말 소결체를 포함한다. 탄탈 와이어(120)는 길이 방향의 일부가 탄탈 바디(110)의 길이 방향의 일면을 통해 노출되도록 탄탈 바디(110) 내부에 일부 영역이 매설된다.

도전 시트(310)는 제2 외부 전극(232) 및 탄탈 바디(110)의 길이 방향의 일 면과 각각 접속되게 배치된다.

도전 시트(310)는 도전 특성을 나타낼 경우 특별한 재료로 제한되지 않으며, 예컨대 구리(Cu)와 같은 금속 재료를 사용하여 제작될 수 있다.

이때, 제2 외부 전극(232) 및 탄탈 바디(110)와 도전 시트(310) 사이에는 제1 및 제2 도전성 접착층(321, 322)이 각각 배치될 수 있다. 제1 및 제2 도전성 접착층은 예컨대 은-에폭시(Ag-epoxy)와 같은 재료를 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

절연 씰링부(300)는 세라믹 바디(210) 및 탄탈 바디(110)를 커버하도록 형성되며, 이때 탄탈 와이어(120), 제1 외부 전극(231) 및 도전 시트(310)의 외측 면은 외부로 노출되도록 한다.

즉, 절연 씰링부(300)는 적층 세라믹 커패시터(200)와 탄탈 커패시터(100)를 포함하는 복합체 및 적층 세라믹 커패시터(200)와 탄탈 커패시터(100)가 배치된 도전 시트(310)의 안쪽 면을 커버하도록 형성된다.

이때, 절연 씰링부(300)는 적층 세라믹 커패시터(200)와 탄탈 커패시터(100)를 외부 환경으로부터 보호하고, 적층 세라믹 커패시터(200)와 탄탈 바디(110)가 서로 절연되도록 한다.

또한, 절연 씰링부(300)는 예컨대 에폭시나 실리카 계열의 EMC 등으로 이루어지며, 본 발명이 이에 한정되는 것은 아니다.

이와 같이, 절연 씰링부(300)로 인하여 본 발명의 일 실시 형태에 따른 복합 전자 부품(1)은 적층 세라믹 커패시터(200)와 탄탈 커패시터(100)가 결합된 하나의 부품으로 구현될 수 있다.

제1 단자 전극(331)은 절연 씰링부(300)의 길이 방향의 일 단부를 덮도록 형성되고, 절연 씰링부(300)의 길이 방향의 일 면을 통해 노출된 탄탈 와이어(120) 및 제1 외부 전극(231)과 동시에 접속되어 전기적으로 연결된다.

제2 단자 전극(332)은 절연 씰링부(300)의 길이 방향의 타 단부를 덮도록 형성되고, 절연 씰링부(330)의 길이 방향의 타 면을 통해 노출된 도전 시트(310)와 접속되어 전기적으로 연결된다.

위와 같은 구조에 따라, 본 실시 형태의 탄탈 커패시터(100)는 예를 들어 내부 리드 프레임이 없는 구조로 제1 및 제2 단자 전극(331, 332)과 연결되며, 본 실시 형태의 복합 전자 부품(1)에서 적층 세라믹 커패시터(200)와 탄탈 커패시터(100)는 서로 병렬로 연결될 수 있다.

또한, 본 실시 형태는, 정전 용량 체적 효율이 높은 탄탈 커패시터와 적층 세라믹 커패시터를 하나의 전자 부품으로 복합화함으로써 고용량 및 저ESL을 실현하고 소형화에도 대응할 수 있다.

탄탈 커패시터는 상유전성 유전체로 이루어지기 때문에 DC-Bias 특성 및 온도 특성이 안정적이다. 그러나, ESL 및 ESR이 높아 고주파에서 임피던스가 줄어들지 않는다는 단점이 있다.

적층 세라믹 커패시터는 고주파 특성은 뛰어나지만, DC-Bias 특성 및 온도 특성에 따라 정전 용량이 저하되는 단점이 있다.

LSI의 전원 회로에 사용되는 디커플링 커패시터는 LSI에 흐르는 급격한 전류 변화와 배선 인덕턴스에 의해 발생하는 전압 변동을 흡수하여 전원 전압을 안정시키므로, 정전 용량이 크고 ESL이 작아야 한다.

본 실시 형태에 따르면, 적층 세라믹 커패시터와 탄탈 커패시터가 결합된 복합 전자 부품의 구조를 통해 적층 세라믹 커패시터와 탄탈 커패시터의 단점을 서로 보완하고, 안정된 정전 용량과 고주파 특성이 우수한 디커플링 커패시터를 제공할 수 있다.

탄탈 커패시터는 고용량과 우수한 DC-Bias 특성을 구현할 수 있으며, 기판에 실장시 어쿠스틱 노이즈를 발생시키지 않는 특성을 가진다. 그러나, 탄탈 커패시터는 ESR이 높은 문제가 있다.

적층 세라믹 커패시터는 ESR과 ESL은 낮지만, 탄탈 커패시터에 비해 DC-Bias 특성이 좋지 못하고 용량이 낮은 단점이 있다.

본 발명의 일 실시 형태에 따른 복합 전자 부품은 적층 세라믹 커패시터와 탄탈 커패시터가 결합된 복합체를 포함하기 때문에, 탄탈 커패시터의 단점인 높은 ESR을 감소시킬 수 있고, 적층 세라믹 커패시터의 단점인 DC-Bias 특성 저하를 개선할 수 있으며, 고용량을 구현할 수 있다.

도 5a 내지 도 5c를 참조하면, 본 발명의 다른 실시 형태로서, 탄탈 커패시터가 절연 씰링부(300) 내에서 복수 개가 폭 방향으로 이격되게 배치될 수 있다.

본 실시 형태에서는 제1 및 제2 탄탈 커패시터(10, 20)가 이격되게 배치된 것으로 도시하여 설명하고 있지만, 본 발명은 이에 한정되는 것은 아니며 필요시 탄탈 커패시터는 3개 이상이 배치될 수 있다.

제1 및 제2 탄탈 커패시터(10, 20)는 각각 제1 및 제2 탄탈 바디(11, 21)와 제1 및 제2 탄탈 와이어(12, 22)를 가진다.

이때, 제1 및 제2 탄탈 바디(11, 21)의 길이 방향의 일 면은 도전 시트(310)에 접속되어 제2 단자 전극(332')에 접속되고, 제1 및 제2 탄탈 와이어(12, 22)는 절연 씰링부(300) 외부로 돌출되어 제1 단자 전극(331')에 접속되어 제1 및 제2 탄탈 커패시터(10, 20)가 서로 병렬로 연결될 수 있다.

위와 같이 복합 전자 부품이 복수의 탄탈 커패시터를 포함하면, 저주파의 ESR이 더 낮아져 광대역에서 임피던스를 낮출 수 있으며, 디커플링 효과를 더 개선할 수 있다.

도 6a 내지 도 6d는 본 발명의 일 실시 형태에 따른 복합 전자 부품의 제조 공정을 순서대로 도시한 사시도이다.

도 6a를 참조하면, 본 실시 형태의 복합 전자 부품은, 먼저 평평한 바닥 위에 배치된 도전 시트(310') 상에 복수의 탄탈 커패시터(100)의 탄탈 바디(110)와 복수의 적층 세라믹 커패시터(200)의 제2 외부 전극(232)을 각각 하나씩 대향되게 배치한 후 도전성 접착제를 사용하여 부착하여 전기적으로 접속시킨다.

이때, 필요시 적층 세라믹 커패시터(200)의 제2 외부 전극(232)은 도전성 접착제 대신에 고온 땜납을 사용하여 도전 시트(310') 상에 부착시킬 수 있다.

도 6b를 참조하면, 다음으로 도전 시트(310')의 외측 면과 탄탈 커패시터(100)의 탄탈 와이어(120) 및 적층 세라믹 커패시터(200)의 제1 외부 전극(231)이 외부로 노출되게 절연성 수지 등으로 복수의 탄탈 바디(110)와 세라믹 바디(210)가 동시에 커버되도록 몰딩하여 절연 씰링부(300')를 형성하여 복합체를 마련한다.

도 6c를 참조하면, 다음으로 상기 복합체를 각각의 칩 사이즈에 맞게 절단하여 서로 구분된 절연 씰링부(300)와 도전 시트(310)를 갖는 각각의 전자 부품으로 분리한다

도 6d를 참조하면, 다음으로 개별 전자 부품에서 도전성 페이스트를 탄탈 와이어(120)와 제1 외부 전극(231)을 덮도록 도포하여 제1 단자 전극(331)을 형성하고, 도전성 페이스트를 도전 시트(310)를 덮도록 도포하여 제2 단자 전극(332)을 형성한 후, 제1 및 제2 단자 전극(331, 332)을 도금 처리하여 복합 전자 부품을 완성한다.

도 7은 본 실시 형태에 따른 복합 전자 부품과 다른 비교 예에 따른 입력 신호의 주파수 대비 임피던스를 나타낸 그래프이다.

여기서, 비교 예는 2012 사이즈 기준의 종래의 리드 프레임을 사용하여 적층 세라믹 커패시터와 탄탈 커패시터를 하나의 복합 전자 부품으로 구성한 것이다.

실시 예는, 리드 프레임을 사용하지 않고 직접 단자 전극에 적층 세라믹 커패시터와 탄탈 커패시터를 접속하기 때문에, ESL의 증가가 거의 없으며 양호한 고주파 특성을 나타낼 수 있어서 LSI의 전압 변동이나 고주파 노이즈를 저감할 수 있다.

도 8은 본 실시 형태에 따른 복합 전자 부품과 다른 비교 예에 따른 DC-Bias(직렬바이어스) 대비 캐패시턴스 변화(capacitance change)를 나타낸 그래프이다. 즉 도 8은 초기 정전용량 C₀에서 DC-Bias의 인가 후의 정전용량 C로의 변화율을 나타낸다.

여기서, 비교 예는 세라믹 바디의 길이 방향의 양 단부에 외부 전극이 형성된 일반적인 구조를 갖는 적층 세라믹 커패시터이다.

도 8을 참조하면, 비교 예는 실시 예에 비해 DC-Bias의 증가에 따라 정전용량이 크게 감소한다. 따라서, 실시 예는 비교 예에 비해 DC-Bias나 온도가 안정된 정전 용량 특성을 가진다고 볼 수 있다.

복합 전자 부품의 실장 기판

상부에 제1 및 제2 전극 패드를 갖는 회로 기판을 포함하며, 회로 기판 위에 복합 전자 부품이 설치된다.

도 9는 도 1의 복합 전자 부품이 회로 기판에 실장된 모습을 도시한 사시도이다.

도 9를 참조하면, 본 실시 형태에 따른 복합 전자 부품의 실장 기판(400)은 복합 전자 부품이 실장되는 기판(410)과, 기판(410)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(421, 422)를 포함한다.

상기 복합 전자 부품은 제1 및 제2 단자 전극(331, 332)이 제1 및 제2 전극 패드(421, 422) 위에 각각 접촉되게 위치한 상태에서 솔더(430)에 의해 기판(410)과 전기적으로 연결될 수 있다.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.

따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

100 ; 탄탈 커패시터
110 ; 탄탈 바디
120 ; 탄탈 와이어
200 ; 적층 세라믹 커패시터
210 ; 세라믹 바디
211 ; 유전체층
221, 222 ; 제1 및 제2 내부 전극
231, 232 ; 제1 및 제2 외부 전극
300 ; 절연 씰링부
310 ; 도전 시트
331, 332 ; 제1 및 제3 단자 전극
400 ; 실장 기판
410 ; 회로 기판
421, 422 ; 제1 및 제2 전극 패드
430 ; 솔더

Claims

세라믹 바디 및 상기 세라믹 바디의 길이 방향의 양 단부에 배치된 제1 및 제2 외부 전극을 포함하는 적층 세라믹 커패시터;
탄탈 분말 소결체를 포함하는 탄탈 바디 및 상기 탄탈 바디에 일부 영역이 매설된 탄탈 와이어를 포함하며, 상기 적층 세라믹 커패시터와 두께 방향으로 이격되게 배치되는 탄탈 커패시터;
상기 제2 외부 전극 및 상기 탄탈 바디의 길이 방향의 일 면과 접속되게 배치되는 도전 시트;
상기 탄탈 와이어, 상기 제1 외부 전극 및 상기 도전 시트가 노출되도록 상기 세라믹 바디 및 상기 탄탈 바디를 커버하여 형성되는 절연 씰링부;
상기 절연 씰링부의 일 단부에 상기 탄탈 와이어 및 상기 제1 외부 전극과 접속되게 배치되는 제1 단자 전극; 및
상기 절연 씰링부의 타 단부에 상기 도전 시트와 접속되게 배치되는 제2 단자 전극; 을 포함하는 복합 전자 부품.
제1항에 있어서,
상기 세라믹 바디는, 두께 방향으로 적층된 복수의 유전체층 및 상기 유전체층을 사이에 두고 상기 세라믹 바디의 길이 방향의 양 면을 통해 번갈아 노출되게 배치되는 제1 및 제2 내부 전극을 포함하는 복합 전자 부품.
제1항에 있어서,
상기 탄탈 바디가 실장 면을 향하도록 배치되는 복합 전자 부품.
제1항에 있어서,
상기 탄탈 커패시터는, 상기 절연 씰링부 내에서 폭 방향으로 복수 개가 이격되게 배치되는 복합 전자 부품.
제1항에 있어서,
상기 제2 외부 전극 및 상기 탄탈 바디와 상기 도전 시트 사이에 각각 배치된 도전성 접착층을 더 포함하는 복합 전자 부품.
상부에 제1 및 제2 전극 패드를 갖는 회로 기판;
상기 회로 기판 위에 설치된 복합 전자 부품; 및
상기 제1 및 제2 전극 패드와 상기 복합 전자 부품을 각각 연결하는 솔더; 를 포함하며,
상기 복합 전자 부품은, 세라믹 바디 및 상기 세라믹 바디의 길이 방향의 양 단부에 배치된 제1 및 제2 외부 전극을 포함하는 적층 세라믹 커패시터; 탄탈 분말 소결체를 포함하는 탄탈 바디 및 상기 탄탈 바디에 일부 영역이 매설된 탄탈 와이어를 포함하며, 상기 적층 세라믹 커패시터와 두께 방향으로 이격되게 배치되는 탄탈 커패시터; 상기 제2 외부 전극 및 상기 탄탈 바디의 길이 방향의 일 면에 접속되는 도전 시트; 상기 탄탈 와이어, 상기 제1 외부 전극 및 상기 도전 시트가 노출되도록 상기 세라믹 바디 및 상기 탄탈 바디를 커버하는 절연 씰링부; 상기 절연 씰링부의 일 단부에 상기 탄탈 와이어 및 상기 제1 외부 전극과 접속되게 배치되며, 상기 제1 패드에 실장되는 제1 단자 전극; 및 상기 절연 씰링부의 타 단부에 상기 도전 시트와 접속되게 배치되며, 상기 제2 전극 패드에 실장되는 제2 단자 전극; 을 포함하는 복합 전자 부품의 실장 기판.
제6항에 있어서,
상기 세라믹 바디는, 두께 방향으로 적층된 복수의 유전체층 및 상기 유전체층을 사이에 두고 상기 세라믹 바디의 길이 방향의 양 면을 통해 번갈아 노출되게 배치되는 제1 및 제2 내부 전극을 포함하는 복합 전자 부품의 실장 기판.
제6항에 있어서,
상기 복합 전자 부품은, 상기 탄탈 바디가 상기 회로 기판을 향하도록 배치되는 복합 전자 부품의 실장 기판
제6항에 있어서,
상기 탄탈 커패시터는, 상기 절연 씰링부 내에서 폭 방향으로 복수 개가 이격되게 배치되는 복합 전자 부품의 실장 기판.
제6항에 있어서,
상기 제2 외부 전극 및 상기 탄탈 바디와 상기 도전 시트 사이에 각각 배치된 도전성 접착층을 더 포함하는 복합 전자 부품의 실장 기판.