[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR20170039573A - 컨파인먼트에 의한 실리사이드 상 제어 - Google Patents

컨파인먼트에 의한 실리사이드 상 제어 Download PDF

Info

Publication number
KR20170039573A
KR20170039573A KR1020160122349A KR20160122349A KR20170039573A KR 20170039573 A KR20170039573 A KR 20170039573A KR 1020160122349 A KR1020160122349 A KR 1020160122349A KR 20160122349 A KR20160122349 A KR 20160122349A KR 20170039573 A KR20170039573 A KR 20170039573A
Authority
KR
South Korea
Prior art keywords
metal
silicon
layer
rti
nickel
Prior art date
Application number
KR1020160122349A
Other languages
English (en)
Other versions
KR102547322B1 (ko
Inventor
벤처키 메바르키
엘리 와이. 이에
메훌 비. 나이크
스리니바스 디. 네마니
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR20170039573A publication Critical patent/KR20170039573A/ko
Application granted granted Critical
Publication of KR102547322B1 publication Critical patent/KR102547322B1/ko

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/42—Silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02142—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/4418—Methods for making free-standing articles
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • C23C16/511—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges using microwave discharges
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/56—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02425—Conductive materials, e.g. metallic silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02603—Nanowires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76864—Thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
    • H01L29/0669—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Mechanical Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Geometry (AREA)
  • Chemical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본원에서 설명되는 구현예들은 일반적으로, 금속 실리사이드들의 선택적 증착 방법들에 관한 것이다. 보다 구체적으로, 본원에서 설명되는 구현예들은 일반적으로, 반도체 애플리케이션들을 위한 니켈 실리사이드 나노와이어들을 형성하는 방법들에 관한 것이다. 하나의 구현예에서, 기판을 프로세싱하는 방법이 제공된다. 방법은, 기판의 표면 상에 실리콘-함유 층을 형성하는 단계; 실리콘-함유 층 상에 전이 금속(transition metal)을 포함하는 금속-함유 층을 형성하는 단계; 금속-함유 층의 노출된 표면들 상에 컨파인먼트(confinement) 층을 형성하는 단계; 및 실리콘-함유 층 및 금속-함유 층으로부터 금속 실리사이드 층을 형성하기 위해, 기판을 섭씨 400도 미만의 온도에서 어닐링하는 단계를 포함하며, 컨파인먼트 층은 금속 풍부(metal-rich) 금속 실리사이드 상(phase)들의 형성을 막는다.

Description

컨파인먼트에 의한 실리사이드 상 제어{SILICIDE PHASE CONTROL BY CONFINEMENT}
[0001] 본원에서 설명되는 구현예들은 일반적으로, 금속 실리사이드(metal silicide)의 선택적 증착 방법들에 관한 것이다. 보다 구체적으로, 본원에서 설명되는 구현예들은 일반적으로, 반도체 애플리케이션들을 위한 금속 실리사이드 나노와이어(nanowire)들을 형성하는 방법들에 관한 것이다.
[0002] 집적 회로들은, 단일 칩 상에 수백만 개의 컴포넌트들(예를 들어, 트랜지스터들, 캐패시터들 및 저항기들)을 포함할 수 있는 복잡한 디바이스들로 발전하였다. 칩 설계들의 발전은, 더 빠른 회로망(circuitry) 및 더 큰 회로 밀도들을 계속해서 필요로 한다. 더 큰 회로 밀도들에 대한 요구는, 집적 회로 컴포넌트들의 치수들의 감소를 필요로 한다.
[0003] 구리(Cu) 배선(interconnect)들이 수십 년간 알루미늄(Al)에 대한 대체물로서 사용되어 왔다. 기판 상에 형성되는 트랜지스터들의 수는, 무어의 법칙(Moore's law)에 따라, 작은 면적들에 패킹되는(packed) 수백만 범위(multi-millions range)에 이르고 있다. 트랜지스터들의 수가 증가하고 트랜지스터들의 크기가 감소함에 따라, 금속 라인 치수가 39 나노미터("nm")의 Cu 평균 자유 경로에 가까워지거나 또는 그 미만이 되면, Cu 저항률(resistivity)은 기하급수적으로(exponentially) 증가한다.
[0004] 포스트 구리 시대(post copper era)는, 낮은 저항률 및 더 좁은 평균 자유 경로를 갖는 새로운 배선 재료들을 필요로 한다. 평균 자유 경로는, 연속적인 충격들(충돌들) 사이에서 이동 입자(moving particle)(이를 테면, 전자, 원자, 또는 광자)에 의해 이동되는(traveled) 평균 거리이며, 연속적인 충격들(충돌들)은 이동 입자의 방향 또는 에너지 또는 다른 입자 특성들을 변화시킨다. 이미 연구되고 있는 몇몇 금속들은 코발트(Co), 텅스텐(W), 및 몇몇 금속 합금들을 포함한다. Ni-Si에 대한 대략 5 nm의 작은 평균 자유 경로를 고려하면, 실리사이드들, 이를 테면 니켈 실리사이드(Ni-Si) 배선들 및 코발트 실리사이드(CoSi2) 배선들이 강력한 잠재적 후보들이다. 비록 Ni-Si 저항률이 Cu 저항률 보다 더 높기는 하지만, Ni-Si의 대략 5 nm의 좁은 평균 자유 경로는 Ni-Si에게 7 nm 및 그 미만의 진보된 미래의 기술 노드들에 대해 Cu를 대체할 수 있는 강력한 장점을 제공한다.
[0005] 하지만, 현재의 프로세싱 방법들은 강력한 잠재적 후보들에 대한 다이렉트 디바이스 집적(direct device integration)에 대해서는 다루기가 쉽지 않다(not amenable). 실리사이드 나노와이어들을 수반하는 대부분의 연구들은 독립형(freestanding) 나노와이어들에 대해 이루어져 왔는데, 이는 현재의 프로세싱 방법들이 유전체 손상, 열 버짓 문제(thermal budget issue)들, 격자 결함들 및 다른 문제들을 이끌 수 있기 때문이다. 열 버짓 문제들과 관련하여, 낮은 저항률의 Ni-Si 상(phase) 형성은 전형적으로, 섭씨 650도 초과의 높은 어닐 온도들을 수반한다. 이러한 높은 어닐 온도들은 BEOL(back-end-of-line) 집적에서 적합하지 않는데, 이는 대부분의 저(low)-k 재료들의 온도 버짓 제한(temperature budget limitation)(예를 들어, 섭씨 약 400도 미만)에 적어도 부분적으로 기인한다. 하지만, 섭씨 650도 보다 낮은 온도들에서 Ni-Si를 어닐링하게 되면, Ni-Si의 체적 팽창(volume expansion) 및 높은 저항률의 Ni-Si 상들의 형성을 이끌게 된다.
[0006] 따라서, 반도체 제조 애플리케이션들에 대해 적합한 낮은 온도들에서 저 저항률 Ni-Si 상(phase)을 형성하는 방법들이 필요하다.
[0007] 본원에서 설명되는 구현예들은 일반적으로, 금속 실리사이드들의 선택적 증착 방법들에 관한 것이다. 보다 구체적으로, 본원에서 설명되는 구현예들은 일반적으로, 반도체 애플리케이션들에 대한 니켈 실리사이드 나노와이어들을 형성하는 방법들에 관한 것이다. 하나의 구현예에서, 기판을 프로세싱하는 방법이 제공된다. 방법은, 기판의 표면 상에 실리콘-함유 층을 형성하는 단계; 실리콘-함유 층 상에 전이 금속(transition metal)을 포함하는 금속-함유 층을 형성하는 단계; 금속-함유 층의 노출된 표면들 상에 컨파인먼트(confinement) 층을 형성하는 단계; 및 실리콘-함유 층 및 금속-함유 층으로부터 금속 실리사이드 층을 형성하기 위해, 기판을 섭씨 400도 미만의 온도에서 어닐링하는 단계를 포함한다. 컨파인먼트 층은 금속 풍부(metal-rich) 금속 실리사이드 상(phase)들의 형성을 막는다.
[0008] 다른 구현예에서, 기판을 프로세싱하는 방법이 제공된다. 방법은, 기판의 산화물-함유 표면 상에 실리콘-함유 나노와이어를 형성하는 단계; 실리콘-함유 나노와이어 상에 니켈-함유 층을 형성하는 단계; 니켈-함유 층의 노출된 표면들 상에 컨파인먼트 층을 형성하는 단계; 및 실리콘-함유 층 및 니켈-함유 층으로부터 니켈 모노실리사이드 나노와이어(nickel monosilicide nanowire)를 형성하기 위해, 기판을 섭씨 400도 미만의 온도에서 어닐링하는 단계를 포함한다. 컨파인먼트 층은 니켈-풍부(nickel-rich) 니켈 실리사이드 상들의 형성을 막는다.
[0009] 또 다른 구현예에서, 기판을 프로세싱하는 방법이 제공된다. 방법은, 산화물-함유 표면 상에 실리콘-함유 층을 증착하고, 그리고 산화물-함유 표면 상에 적어도 하나의 실리콘-함유 나노와이어를 형성하기 위해 실리콘-함유 층을 패터닝함으로써, 기판의 산화물-함유 표면 상에 실리콘-함유 나노와이어를 형성하는 단계를 포함한다. 방법은, 실리콘-함유 나노와이어 상에 니켈-함유 층을 형성하는 단계; 니켈-함유 층의 노출된 표면들 상에 컨파인먼트 층을 형성하는 단계; 및 실리콘-함유 나노와이어 함유 층 및 니켈-함유 층으로부터 니켈 모노실리사이드 나노와이어를 형성하기 위해, 기판을 섭씨 약 15도 내지 섭씨 400도의 온도에서 어닐링하는 단계를 더 포함한다. 컨파인먼트 층은 니켈-풍부 니켈 실리사이드 상들의 형성을 막는다.
[0010] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로 앞서 간략히 요약된 구현예들의 보다 구체적인 설명이 구현예들을 참조로 하여 이루어질 수 있는데, 이러한 구현예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 본 개시내용의 단지 전형적인 구현예들을 도시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 구현예들을 허용할 수 있기 때문이다.
[0011] 도 1a는 본원에서 설명되는 구현예들에 따른, 증기 증착 프로세스를 수행하도록 적응되는 플라즈마 프로세싱 챔버의 하나의 구현예의 단면 개략도이다.
[0012] 도 1b는 본원에서 설명되는 구현예들에 따른, 증기 증착 프로세스를 수행하도록 적응되는 플라즈마 프로세싱 챔버의 다른 구현예의 단면 개략도이다.
[0013] 도 2는 본원에서 설명되는 구현예들에 따른, 기판 상에 금속 실리사이드 층을 형성하기 위한 흐름도를 도시한다.
[0014] 도 3a 내지 도 3e는 도 2의 프로세스에 따라 기판 상에 형성되는 금속 실리사이드 층의 단면 개략도들을 도시한다.
[0015] 이해를 촉진시키기 위해, 도면들에 대해 공통적인 동일한 엘리먼트들을 가리키기 위해 가능한 경우 동일한 도면부호들이 사용되었다. 일 구현예의 엘리먼트들 및 피처(feature)들이 추가의 언급없이 다른 구현예들에 유익하게 통합될 수 있음이 예상된다. 그러나, 첨부된 도면들은 본 개시내용의 단지 예시적인 구현예들을 도시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 구현예들을 허용할 수 있기 때문이다.
[0016] 하기의 개시내용은, 반도체 애플리케이션들에 대해 낮은 온도들에서 금속 실리사이드 나노와이어들을 형성하는 방법들을 설명한다. 본 개시내용의 다양한 구현예들의 철저한 이해를 제공하기 위해, 다음의 설명 및 도 1a 내지 도 3e에서는 특정의 세부사항들이 설명된다. 금속 실리사이드 형성 및 반도체 애플리케이션들과 종종 연관된 잘-알려진 구조들 및 시스템들을 설명하는 다른 세부사항들은, 다양한 구현예들의 설명을 불필요하게 애매하게 하는 것을 피하기 위해 다음의 개시내용에서는 설명되지 않는다.
[0017] 도면들에서 도시되는 많은 세부사항들, 치수들, 각도(angle)들 및 다른 피처들은 단지 특정의 구현예들을 예시하는 것일 뿐이다. 따라서, 다른 구현예들은 본 개시내용의 정신 또는 범위를 벗어나지 않으면서 다른 세부사항들, 컴포넌트들, 치수들, 각도들 및 피처들을 가질 수 있다. 또한, 본 개시내용의 추가의 구현예들은, 하기 설명되는 세부사항들 중 몇 개의 세부사항들 없이 실행될 수 있다.
[0018] 본원에서 설명되는 구현예들은, 반도체 제조 애플리케이션들에 대해 적합한 낮은 온도들(예를 들어, 섭씨 400도 미만)에서 저 저항률(low resistivity) 금속 실리사이드(예를 들어, Ni-Si) 상을 형성하는 방법들을 제공한다. 저 저항률 금속 실리사이드 상의 형성은 전형적으로, 섭씨 650도 초과의 높은 어닐 온도를 수반한다. 하지만, 이러한 높은 어닐 온도들은, 저(low)-k 재료들의 온도 버짓 제한(예를 들어, 섭씨 약 400도 미만)에 적어도 부분적으로 기인하여, BEOL(back-end-of-line) 집적을 포함하는 대부분의 반도체 제조 애플리케이션들에서 적합하지 않다. 하지만, 섭씨 400도 보다 낮은 온도들에서의 금속 실리사이드들의 어닐링은, 금속 실리사이드의 체적 팽창 및 고 저항률(high resistivity)의 금속-풍부 금속 실리사이드 상 재료들의 형성을 이끌게 된다. 본원에서 설명되는 구현예들은, 이후의 어닐링 프로세스들 동안 하부의(underlying) 실리콘-함유 층 및 하부의 금속-함유 층의 체적 팽창을 물리적으로 감소시키거나, 화학적으로 감소시키거나, 또는 물리적으로 그리고 화학적으로 모두 감소시키는 컨파인먼트 층을 제공한다. 따라서, 본원에서 설명되는 바와 같은 컨파인먼트 층은, 섭씨 400도 미만의 제조 온도들에서 저 저항률 금속 실리사이드들의 제조를 제공한다.
[0019] 본원에서 설명되는 구현예들은, 캘리포니아 산타클라라의 Applied Materials, Inc.로부터 입수가능한, 적합하게 적응되는 CENTURA
Figure pat00001
, Producer
Figure pat00002
SE 또는 Producer
Figure pat00003
GT 프로세싱 시스템을 사용하여 수행될 수 있는 니켈 실리사이드 프로세스와 관련하여 하기에서 설명될 것이다. 니켈 실리사이드 프로세스들을 수행할 수 있는 다른 툴들이 또한, 본원에서 설명되는 구현예들로부터 이득을 얻도록 적합하게 될 수 있다. 또한, 본원에서 설명되는 니켈 실리사이드 프로세스들을 가능하게 하는 임의의 시스템이 도움이 되도록 사용될 수 있다. 본원에서 설명되는 장치의 설명은 예시적인 것이며, 본원에서 설명되는 구현예들의 범위를 제한하는 것으로서 이해되거나 해석되서는 안된다.
[0020] 본 개시내용의 구현예들은, 예를 들어, 반도체 디바이스 제조를 위한 백-엔드 배선 구조(back-end interconnect structure)들에서, 전도성 나노와이어(conductive nanowire)들로서 활용될 수 있는 금속 실리사이드 층을 형성하기 위한 방법들을 설명한다. 하나의 예에서, 금속 실리사이드 층은 섭씨 400도 미만의 온도에서 증착 프로세스에 의해 형성된다. 금속 실리사이드 나노와이어들은 순환 증착 기법(cyclic deposition technique)을 사용하여 증착될 수 있다. 금속 실리사이드 층을 형성하기 위해 활용될 수 있는 적합한 증착 기법들은, 플라즈마 강화 화학 기상 증착(PECVD), 물리 기상 증착(PVD) 프로세스, 유기 금속 화학 기상 증착(MOCVD), 열 화학 기상 증착(열-CVD) 프로세스, 저압 화학 기상 증착(LPCVD), 부압 화학 기상 증착(sub-atmosphere chemical vapor deposition)(SACVD), 원자 층 증착(ALD) 등, 또는 다른 적합한 증착 기법들을 포함한다. 본원에서 개시되는 구현예들은 하기에서 도면들과 관련하여 보다 명확히 설명된다.
[0021] 본원에서 사용되는 바와 같이, 달리 언급되지 않는 한, 나노와이어들에 대한 언급은, 나노튜브(nanotube)들, 나노입자(nanoparticle)들, 나노스피어(nanosphere)들, 나노로드(nanorod)들, 나노위스커(nanowhisker)들 등을 포함하는 다른 타입들의 나노구조들을 포함하는 것으로 의도된다. 나노와이어들은 1 초과, 전형적으로는 적어도 약 2, 보다 빈번하게는 적어도 약 4의 종횡비(aspect ratio)를 가질 수 있다. 구체적인 구현예들에서, 나노와이어들은 적어도 10, 심지어 적어도 약 100의 종횡비를 갖는다. 나노와이어들은 다른 반도체 컴포넌트들에 연결하기 위해 자신들의 하나의 더 큰 치수를 사용할 수 있다.
[0022] 본원에서 사용되는 바와 같이, 달리 언급되지 않는 한, 금속 풍부 금속 실리사이드 상(metal-rich metal silicide phase)은, 금속 원자들의 수가 실리콘 원자들의 수 보다 더 많은 금속 실리사이드 상을 지칭한다. 예를 들어, 니켈-풍부 니켈 실리사이드 상들은 Ni3Si, Ni31Si12, Ni2Si, 및 Ni3Si2 를 포함한다.
[0023] 도 1a는 반도체 디바이스 제조를 위한 전도성 나노와이어들로서 활용될 수 있는 금속 실리사이드 층을 형성하는 데에 적합한 플라즈마 프로세싱 시스템(132)의 단면도이다. 플라즈마 프로세싱 시스템(132)은, 캘리포니아 산타클라라의 Applied Materials, Inc.로부터 입수가능한, 적합하게 적응되는 CENTURA
Figure pat00004
, Producer
Figure pat00005
SE 또는 Producer
Figure pat00006
GT 프로세싱 시스템일 수 있다. 다른 제조사들에 의해 제조되는 프로세싱 시스템들을 포함하는 다른 프로세싱 시스템들이, 본원에서 설명되는 구현예들로부터 이득을 얻을 수 있음이 고려된다.
[0024] 플라즈마 프로세싱 시스템(132)은, 제어기(110)에 커플링되는 프로세싱 챔버(100)를 포함한다. 프로세싱 챔버(100)는 일반적으로, 프로세싱 영역(126)을 정의하는, 리드(lid)(124), 측벽(101) 및 바닥 벽(122)을 포함한다.
[0025] 지지 페디스털(150)이 프로세싱 챔버(100)의 프로세싱 영역(126)에 제공된다. 지지 페디스털(150)은 알루미늄, 세라믹 및 다른 적합한 재료들로 제조될 수 있다. 하나의 구현예에서, 지지 페디스털(150)은, 지지 페디스털(150)에 대한 열 손상을 야기하지 않으면서, 플라즈마 프로세스 환경과 같은 고온 환경에서 사용하기에 적합한 재료인 질화 알루미늄과 같은 세라믹 재료에 의해 제조된다. 지지 페디스털(150)은, 리프트 메커니즘(미도시)을 사용하여 프로세싱 챔버(100) 내부에서 수직 방향으로 이동될 수 있다.
[0026] 지지 페디스털(150)은, 지지 페디스털(150) 상에 지지되는 기판(190)의 온도를 제어하기에 적합한 매립형 가열기 엘리먼트(embedded heater element)(170)를 포함할 수 있다. 하나의 구현예에서, 지지 페디스털(150)은, 전력 공급부(106)로부터 매립형 가열기 엘리먼트(170)에 전류(electric current)를 인가함으로써 저항성으로 가열될 수 있다. 하나의 구현예에서, 매립형 가열기 엘리먼트(170)는, 니켈-철-크롬 합금(예를 들어, INCOLOY
Figure pat00007
) 시스 튜브(sheath tube)에 인캡슐레이팅되는(encapsulated) 니켈-크롬 와이어로 만들어질 수 있다. 전력 공급부(106)로부터 공급되는 전류는, 매립형 가열기 엘리먼트(170)에 의해 생성되는 열을 제어하고, 그에 따라, 막 증착 동안 기판(190) 및 지지 페디스털(150)을 임의의 적합한 온도 범위에서의 실질적으로 일정한 온도로 유지하도록, 제어기(110)에 의해 조절된다. 다른 구현예에서, 페디스털은 요구되는 바에 따라 실온으로 유지될 수 있다. 또 다른 구현예에서, 지지 페디스털(150)은 또한, 요구되는 바에 따라 지지 페디스털(150)을 실온 보다 낮은 범위로 냉각시키기 위해, 요구되는 바에 따라 냉각기(chiller)(미도시)를 포함할 수 있다. 공급되는 전류는, 지지 페디스털(150)의 온도를, 예를 들어, 섭씨 약 15도 내지 섭씨 약 400도(섭씨 약 50도 내지 섭씨 약 350도; 섭씨 약 200도 내지 섭씨 약 300도)로 선택적으로 제어하도록 조정될 수 있다.
[0027] 온도 센서(172), 이를 테면 열전쌍(thermocouple)이, 통상의 방식으로 지지 페디스털(150)의 온도를 모니터링하기 위해 지지 페디스털(150)에 매립될(embedded) 수 있다. 측정되는 온도는, 기판을 요구되는 온도로 유지하기 위해 매립형 가열기 엘리먼트(170)에 공급되는 전력을 제어하도록 제어기(110)에 의해 사용된다.
[0028] 지지 페디스털(150)은 일반적으로, 지지 페디스털(150)을 통해 배치되는 복수의 리프트 핀들(미도시)을 포함하며, 이러한 복수의 리프트 핀들은, 기판(190)을 지지 페디스털(150)로부터 들어올리도록 구성되며, 그리고 통상의 방식으로 로봇(미도시)에 의한 기판(190)의 교환을 용이하게 한다.
[0029] 지지 페디스털(150)은, 지지 페디스털(150) 상에 기판(190)을 유지(retaining)하기 위한 적어도 하나의 전극(192)을 포함한다. 전극(192)은, 페디스털의 표면에 기판(190)을 홀딩(hold)하는 정전기력을 발생시키도록 척킹 전력 소스(chucking power source)(108)에 의해 구동된다. 대안적으로, 기판(190)은, 클램핑(clamping), 진공 또는 중력에 의해 지지 페디스털(150)에 대해 유지될 수 있다.
[0030] 하나의 구현예에서, 지지 페디스털(150)은, 전극(192)이 내부에 매립되며 그리고 적어도 하나의 RF 바이어스 전력 소스(184, 186)에 커플링되는 캐소드(cathode)로서 구성된다. 비록 도 1a에 도시된 예가 2개의 RF 바이어스 전력 소스들(184, 186)을 도시하기는 하지만, 요구되는 바에 따라 임의의 수의 RF 바이어스 전력 소스들이 사용될 수 있음을 주목한다. RF 바이어스 전력 소스들(184, 186)은, 지지 페디스털(150)에 배치된 전극(192)과 다른 전극, 이를 테면, 프로세싱 챔버(100)의 천장(리드(124)) 또는 (도 1b에 도시된) 가스 분배 플레이트(142) 사이에 커플링된다. RF 바이어스 전력 소스들(184, 186)은, 프로세싱 챔버(100)의 프로세싱 영역(126)에 배치되는 가스들로부터 형성되는 플라즈마 방전(plasma discharge)을 여기시키고 유지시킨다(sustain).
[0031] 도 1a에 도시된 구현예에서, RF 바이어스 전력 소스들(184, 186)은, 매칭 회로(matching circuit)(104)를 통해, 지지 페디스털(150)에 배치된 전극(192)에 커플링된다. RF 바이어스 전력 소스들(184, 186)에 의해 생성되는 신호는, 프로세싱 챔버(100)에 제공되는 가스 혼합물을 이온화시키고, 그에 따라, 증착 또는 다른 플라즈마 강화 프로세스를 수행하는 데에 필요한 이온 에너지를 제공하기 위해, 매칭 회로(104)를 통해 지지 페디스털(150)에 단일 피드(single feed)를 통하여 전달된다. RF 바이어스 전력 소스들(184, 186)은 일반적으로, 약 50 kHz 내지 약 200 MHz의 주파수 및 약 0 Watts 내지 약 5000 Watts의 전력을 갖는 RF 신호를 생성할 수 있다.
[0032] 진공 펌프(102)가, 프로세싱 챔버(100)의 바닥 벽(122)에 형성된 포트에 커플링된다. 진공 펌프(102)는 프로세싱 챔버(100) 내에서 요구되는 가스 압력을 유지하기 위해 사용된다. 진공 펌프(102)는 또한, 프로세싱 챔버(100)로부터 프로세스 부산물들 및 프로세싱-후 가스(post-processing gas)들을 진공배기(evacuate)시킨다.
[0033] 광원(light source)(140)이 프로세싱 챔버(100) 상에 배치되어, 프로세싱 챔버(100)의 리드(124)를 부분적으로 정의한다. 광원(140)은, 지지 페디스털(150) 상에 배치된 기판(190)에 윈도우(window)(138)를 통해 열 에너지를 제공하도록 구성된다. 윈도우(138)는 전형적으로, 프로세싱 챔버(100)의 리드(124)에 배치되는 석영(quartz)으로 만들어지며, 광원(140)에 의해 적어도 부분적으로 덮여진다.
[0034] 광원(140)은 다양한 타입들의 방사 가열기(radiant heater)들을 포함할 수 있다. 하나의 예에서, 광원(140)은, 하나 또는 그 초과의 광원들(141)이 내부에 배치되는 하우징(139)을 포함한다. 전력 연결부(power connection)(미도시)가, 하나 또는 그 초과의 광원들(141)에 전력을 제공하는 것을 용이하게 하기 위해 광원(140)에 커플링될 수 있다. 하나의 예에서, 광원(140)에 배치되는 하나 또는 그 초과의 광원들(141)은, 기판(190)에 방사 에너지(radiant energy), 이를 테면 IR 방사, 및/또는 약 400 nm 내지 약 4000 nm의 파장을 갖는 더 긴 파장의 UV 방사를 제공할 수 있다. 하나의 구현예에서, 하나 또는 그 초과의 광원들(141)로부터 제공되는 방사 에너지는, 프로세싱 동안 화학 반응을 가능하게 하기 위해 기판(190)에 대해 방출될(emitted), 플라즈마로부터 생성되는 광자들을 강화하는 것으로 여겨진다. 하나 또는 그 초과의 광원들(141)은, 플라즈마에 IR 및/또는 UV 광, 예를 들어 광자들을 제공하며, 그에 따라, 기판(190)의 표면(191)에 걸쳐서 광자들의 분배를 강화한다.
[0035] 프로세싱 챔버(100)는, 프로세싱 챔버(100)의 측벽들(101) 또는 리드(124)를 통해 커플링되는 하나 또는 그 초과의 가스 전달 통로들(135)을 포함한다. 하나 또는 그 초과의 가스 전달 통로들(135) 및 진공 펌프(102)는, 미립자 오염(particulate contamination)을 최소화하기 위해 프로세싱 영역(126) 내에서 층류(laminar flow)를 유도하도록 프로세싱 챔버(100)의 반대쪽 단부들에 위치된다(positioned). 하나의 구현예에서는, 두개 또는 그 초과의 가스 전달 통로들(135)이 프로세싱 챔버(100)의 리드(124)를 통해 배치된다. 하나 또는 그 초과의 가스 전달 통로들(135)은 전형적으로, 가스 패널(130)로부터의 프로세싱 가스들이 프로세싱 영역(126) 내로 그리고 프로세싱 영역(126)으로부터 유동하도록 선택적으로 허용하기 위해 밸브(136)에 커플링된다. 대안적으로, 부가적인 통로들(134)이, 기판(190)의 표면(191)에 걸친 보다 균일한 가스 분배를 제공하기 위해, 인접하는 측벽들(101)에 위치될 수 있다.
[0036] 하나 또는 그 초과의 가스 전달 통로들(135)은, 프로세싱 영역(126) 내로 가스 혼합물을 제공하기 위해 밸브(136)를 통해 가스 패널(130)에 커플링된다. 하나의 구현예에서, 하나 또는 그 초과의 가스 전달 통로들(135)은 가스 분배 링(ring)으로서 구성될 수 있는 바, 여기에서는, 가스 혼합물은 유동 균일성을 최적화하기 위해, 인접하는 측벽들(101)로부터 홀(hole)들의 어레이를 통해 분배될 수 있다. 다른 구현예에서, 가스 혼합물은, 광원(140) 아래에 배치되는 (도 1b에 도시된) 가스 분배 플레이트(142)를 통해 프로세싱 챔버(100)에 공급될 수 있다. 가스 분배 플레이트(142)는, 이를 테면, 지지 페디스털(150) 상에 위치되는 기판들의 가열을 실질적으로 방해하지 않도록, 광원(140)으로부터 생성되는 열에 대해 투과적(transmissive)인 재료에 의해 제조될 수 있다.
[0037] 가스 패널(130)로부터 공급될 수 있는 가스들의 예들은, 금속-함유 전구체 가스들, 실리콘-함유 전구체 가스들, 및 캐리어 가스들을 포함할 수 있다. 임의의 적합한 금속-함유 전구체 가스들, 실리콘-함유 전구체 가스들, 및 캐리어 가스들이 사용될 수 있다. 적합한 니켈-함유 화합물들은 니켈 카르보닐 착물(nickel carbonyl complex)들, 니켈 아미디네이트 화합물(nickel amidinate compound)들, 니켈로센(nickelocene) 화합물들(Ni(C5H5)2), 니켈 디에닐 착물(nickel dienyl complex)들, 니켈 니트로실 착물(nickel nitrosyl complex)들 또는 이들의 조합들을 포함한다. 적합한 니켈-함유 화합물들의 예들은, 비스(N,N'-디-테르트-부틸아세트아미디네이토)니켈(Ⅱ)(bis(N,N'-di-tert-butylacetamidinato)nickel(Ⅱ)), 비스(시클로펜타디에닐)니켈(bis(cyclopentadienyl)nickel)(즉, Ni(C5H5)2, NiCp2), 비스(에틸펜타디에닐)니켈(bis(ethylpentadienyl)nickel), 비스(에틸시클로펜타디에닐)니켈(Ⅱ)(bis(ethylcyclopentadienyl)nickel(Ⅱ))(즉, Ni(C5H4C2H5)2), 비스[디(테르트-부틸)아미도]니켈(Ⅱ)(bis[di(tert-butyl)amido]nickel(Ⅱ)), Ni[N(t-Bu)2]2, Ni[(t-BuN)2(CCH3)]2, Ni[N(t-uut)2], Ni((tBu2N)2CCH3)2, 및 RxOvNiy(OR')z, (OR)2Ni ― 여기서, R은 메틸, 에틸, 프로필, 이소프로필, 부틸, 이소부틸, 터셔리 부틸(tertiary butyl), 및 더 많은 수의 탄소 원자들을 갖는 다른 알킬기들 등일 수 있고, x는 1 또는 그 초과이고, v는 1 또는 그 초과이고, y는 1 또는 그 초과이고, z는 1 또는 그 초과임 ― 또는 임의의 적합한 금속-함유 전구체들 등을 포함한다. 다른 금속-함유 전구체들은, Ni, Ti, Fe, Co, Cr, Mn, 및 이들의 조합들과 같은 전이 금속 원소들을 함유하는 가스들로부터 선택될 수 있다. 실리콘-함유 전구체의 적합한 예들은, 실란-함유 가스, 이를 테면 실란(SiH4), 디실란(Si2H6), 디클로로실란(SiH2Cl2), Si4H10, Si5H12, 사불화실리콘(SiF4), 사염화실리콘(SiCl4) 등을 포함할 수 있다. 적합한 캐리어 가스들은 질소(N2), 아르곤(Ar), 수소(H2), 알칸(alkane)들, 알켄(alkene)들, 헬륨(He), 산소(O2), 오존(O3), 수증기(H2O) 등을 포함한다.
[0038] 하나의 구현예에서, 대안적으로, 원격 플라즈마 소스(RPS)(148)가, 프로세싱 영역(126)에서 플라즈마를 형성하는 것을 돕기 위해 하나 또는 그 초과의 가스 전달 통로들(135)에 커플링될 수 있다. 원격 플라즈마 소스(148)는, 가스 패널(130)에 의해 제공되는 가스 혼합물로부터 형성되는 플라즈마를 프로세싱 챔버(100)에 제공한다.
[0039] 또한, 마이크로파 생성기(microwave generator)(181)가 프로세싱 챔버(100)의 리드(124)(또는 측벽들(101))에 커플링될 수 있다. 유사하게, 프로세싱 챔버(100)에 커플링되는 마이크로파 생성기(181)는, 기판(190)의 표면(191)에 걸쳐서 화학 반응을 강화하기 위해, 반응성 종(reactive species)이 되도록 가스 혼합물로부터의 가스들을 해리(dissociating)시키는 것을 도울 수 있다.
[0040] 제어기(110)는 중앙 처리 유닛(CPU)(112), 메모리(116), 및 가스 패널(130)로부터의 가스 유동들을 조절하고 프로세스 시퀀스를 제어하는 데에 활용되는 지원 회로(114)를 포함한다. CPU(112)는 산업 환경(industrial setting)에서 사용될 수 있는 임의의 형태의 범용 컴퓨터 프로세서일 수 있다. 소프트웨어 루틴들은 메모리(116), 이를 테면 랜덤 액세스 메모리, 판독 전용 메모리, 플로피 또는 하드 디스크 드라이브, 또는 다른 형태의 디지털 저장소에 저장될 수 있다. 지원 회로(114)는 통상적으로 CPU(112)에 커플링되며, 그리고 캐시, 클록 회로들, 입력/출력 시스템들, 전력 공급부들 등을 포함할 수 있다. 플라즈마 프로세싱 시스템(132)의 다양한 컴포넌트들과 제어기(110) 사이의 양방향 통신(bi-directional communication)들은, 신호 버스들(118)로서 집합적으로 지칭되는 다수의 신호 케이블들(도 1a에는 이들중 일부 만이 예시됨)을 통해 취급된다.
[0041] 도 1b는 금속 실리사이드 층을 형성하는 데에 활용될 수 있는 플라즈마 프로세싱 챔버(151)의 다른 구현예를 도시한다. 도 1b에 도시된 플라즈마 프로세싱 챔버(151)의 구성은, 플라즈마 프로세싱 챔버(151)의 리드(125)에 커플링된 가스 분배 플레이트(142)를 제외하고, 도 1a에 도시된 프로세싱 챔버(100)의 구성과 유사하다. 프로세싱 챔버(100)의 리드(124) 위에 배치된 도 1a의 광원(140)과 달리, 도 1b에 도시된 플라즈마 프로세싱 챔버(151)의 광원(180)은 리드(125)의 에지(edge)에 형성되는 한편, 플라즈마 프로세싱 챔버(151)의 리드(125)의 중앙 영역(144) 위에는 가스 패널(193)이 배치된다. 광원(180)은 환형 어레이(annular array)들의 형태일 수 있다. 유사하게, 광원(180)은 하나 또는 그 초과의 광원들(141)과 유사하며, 이는 플라즈마에서의 광자 생성을 강화하는 방사를 제공할 수 있으며, 그에 의해, 기판(190)의 표면(191) 상에서 일어나는 화학 반응을 도울 수 있다.
[0042] 하나의 예에서, 복수의 애퍼처(aperture)들(143)을 갖는 가스 분배 플레이트(142)는, 지지 페디스털(150) 위쪽에서 프로세싱 챔버(100)의 리드(125)에 커플링된다. 가스 분배 플레이트(142)의 애퍼처들(143)은 가스 패널(193)로부터의 프로세스 가스들을 플라즈마 프로세싱 챔버(151) 내로 도입시키는 데에 활용된다. 애퍼처들(143)은, 상이한 프로세스 요건들에 대한 다양한 프로세스 가스들의 유동을 가능하게 하기 위해, 다양한 크기들, 개수, 분포들, 형상, 설계 및 직경들을 가질 수 있다. 가스 분배 플레이트(142)를 빠져나오는 프로세스 가스 혼합물로부터 플라즈마가 형성되어, 프로세스 가스들의 열 분해(thermal decomposition)를 강화하고, 결과적으로, 기판(190)의 표면(191) 상에서의 재료의 증착을 초래한다.
[0043] 가스 분배 플레이트(142) 및 지지 페디스털(150)은 프로세싱 영역(126)에 한 쌍의 이격된 전극(spaced apart electrode)들을 형성할 수 있다. 하나 또는 그 초과의 RF 전력 소스들(147)은, 가스 분배 플레이트(142)와 지지 페디스털(150) 사이에서의 플라즈마의 생성을 촉진시키기 위해, 매칭 네트워크(145)를 통해 가스 분배 플레이트(142)에 바이어스 전위(bias potential)를 제공한다. 대안적으로, 하나 또는 그 초과의 RF 전력 소스들(147) 및 매칭 네트워크(145)는, 가스 분배 플레이트(142)에 커플링될 수 있거나, 지지 페디스털(150)에 커플링될 수 있거나, 또는 가스 분배 플레이트(142)와 지지 페디스털(150) 모두에 커플링될 수 있거나, 또는 플라즈마 프로세싱 챔버(151) 외부에 배치된 안테나(미도시)에 커플링될 수 있다. 하나의 구현예에서, 하나 또는 그 초과의 RF 전력 소스들(147)은 약 30 kHz 내지 약 13.6 MHz의 주파수로 약 10 Watts 내지 약 3,000 Watts를 제공할 수 있다. 대안적으로, 하나 또는 그 초과의 RF 전력 소스들(147)은, 가스 분배 플레이트(142)에 마이크로파 전력을 제공하여 프로세싱 영역(126)에서의 플라즈마의 생성을 돕는 마이크로파 생성기일 수 있다.
[0044] 도 2는, 섭씨 400도 미만과 같은 낮은 온도에서 기판 상에, 반도체 디바이스 제조를 위한 전도성 나노와이어들로서 활용될 수 있는 금속 실리사이드 층을 형성하기 위한 방법(200)의 흐름도를 도시한다. 도 2에서 설명되는 시퀀스는 도 3a 내지 도 3e에 도시된 제조 스테이지들에 대응한다. 도 3a 내지 도 3e는 도 2의 프로세스에 따라 기판 상에 형성되는 금속 실리사이드 층의 단면 개략도들을 도시한다.
[0045] 방법(200)은, 동작(210)에서, 도 3a에 도시된 기판(300)과 같은 기판이 프로세싱 챔버에 배치되는 것으로 시작된다. 프로세싱 챔버는 상기 설명된 바와 같은 프로세싱 챔버, 이를 테면 도 1a 및 도 1b에 도시된 프로세싱 챔버들(100 및 151), 또는 다른 적합한 프로세싱 챔버일 수 있다. 도 3a에 도시된 기판(300)은 기판(300) 상에 형성되는 막 스택(film stack)(미도시)을 포함할 수 있다. 막 스택은 저-k 절연성 유전체 재료(low-k insulating dielectric material) 상에 배치되는 배리어(barrier) 층을 포함할 수 있다. 하나의 구현예에서, 막 스택은 실리콘 재료 상에 증착되는 저-k 절연성 유전체 재료를 포함한다. 하나의 예에서, 기판(300)은, 실질적으로 평평한(planar) 표면, 평평하지 않은(uneven) 표면, 또는 그 위에 형성된 구조를 갖는 실질적으로 평평한 표면을 가질 수 있다.
[0046] 기판(300)은, 이를 테면, 결정질 실리콘(예를 들어, Si<100> 또는 Si<111>), 실리콘 산화물, 스트레인드(strained) 실리콘, 실리콘 게르마늄, 도핑된 또는 도핑되지 않은 폴리실리콘, 도핑된 또는 도핑되지 않은 실리콘 웨이퍼들 및 패터닝된 또는 패터닝되지 않은 웨이퍼들, 실리콘 온 인슐레이터(SOI), 탄소 도핑된 실리콘 산화물들, 실리콘 질화물, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리, 사파이어, 및 이들의 조합들과 같은 재료일 수 있다. 기판(300)은 다양한 치수들, 이를 테면 200 mm 또는 300 mm 직경 웨이퍼들 뿐만 아니라, 직사각형 또는 정사각형 패널들을 가질 수 있다. 기판(300)은, 롤(roll), 시트(sheet), 개별(discrete) 기판, 또는 이후의 동작들 중 하나 또는 그 초과에서 사용되는 프로세싱 챔버 내로 공급되는(fed) 임의의 다른 형태로서 제공될 수 있다. 달리 언급되지 않는 한, 본원에서 설명되는 구현예들 및 예들은, 200 mm 직경, 300 mm 직경, 450 mm 직경 또는 그 초과의 직경을 갖는 개별 기판들 상에서 수행된다. 기판(300)은 그 내에 형성되는 피처들을 가질 수 있다. 예시적인 피처들은 트렌치들, 비아들, 플러그들, 홀들, 개구들, 라인들 등 및 이들의 조합들을 포함한다. 하나의 구현예에서, 기판(300)은 산화물-함유 기판, 이를 테면 실리콘 산화물 함유 기판일 수 있다.
[0047] 막 스택에 포함되는 배리어 층은, TaN, TiN, AlN, TaSiN, TiSiN, 또는 다른 적합한 재료들로 제조될 수 있다. 저-k 절연성 유전체 재료는 그 내에 형성되는 개구들(미도시)을 가질 수 있으며, 이러한 개구들은 저-k 절연성 유전체 재료에 의해 측면으로 바인딩되는(laterally bounded) 그 내에 배치되는 적어도 하나의 전도성 층을 갖도록 구성된다. 저-k 절연성 유전체 재료는 임의의 적합한 실리콘 산화물 함유 재료, 실리콘 질화물 함유 재료, SiOC 함유 재료, SiC 함유 재료, 및 탄소계(carbon based) 재료, 또는 임의의 다른 적합한 재료일 수 있다. 하나의 예에서, 저-k 절연성 유전체 재료는 4.0 미만의 유전 상수를 갖는 유전체 재료(예를 들어, 저-k 재료)이다. 적합한 재료들의 예들은, 탄소-함유 실리콘 산화물들(SiOC), 이를 테면 캘리포니아 산타클라라에 소재하는 Applied Materials, Inc.로부터 입수가능한 BLACK DIAMOND
Figure pat00008
유전체 재료, 및 다른 저-k 폴리머들, 이를 테면 폴리아미드(polyamide)들을 포함한다. 기판(300) 또는 배리어 층은 그 내에 형성되는 피처를 가질 수 있다.
[0048] 특정 구현예들에서, 방법(200)은 기판(300)의 표면(304)의 선택적인 사전-처리(pre-treatment)를 포함한다. 이러한 사전-처리는, 실리사이드 형성을 강화하기 위해 또는 다른 목적들을 위해 기판(300)의 표면(304)을 수정(modify)하는 데에 사용될 수 있다. 이러한 사전-처리의 예들은, 금속 실리사이드 형성에 사용되는 재료들(예를 들어, 실리콘의 소스들, 금속의 소스들, 촉매들 등)을 도입시키는 것, 기판 표면을 화학적으로 수정하는 것(예를 들어, 산화물들, 질화물들, 탄화물들, 초기 실리사이드 구조들의 형성, 및 다양한 산화제 및 환원제에 의한 처리), 표면을 물리적으로 수정하는 것(예를 들어, 표면 거칠기를 증가시키기 위해, 레이저 어블레이션(laser ablation), 널링(knurling), 전해 연마(electro-polishing)(이를 테면, 전기도금 및 역-전기도금(reverse-electroplating))에 의해 표면 거칠기를 증가시킴), 그레인 배향(grain orientation)을 변경시키는 것, 어닐링, 산화물을 형성하기 위해 산소계 플라즈마(oxygen based plasma)에 의해 처리하는 것, 거칠기를 변경하기 위해 아르곤계 플라즈마(argon based plasma)에 의해 처리하는 것(예를 들어, 스퍼터 콘(sputter cone)을 형성), 음파처리(sonication), 및 이온 주입을 포함한다. 이러한 기법들 중 몇몇은, 표면 상에 존재하는 다양한 재료들(예를 들어, 금속 소스 재료)의 양(amounts) 뿐만 아니라 이러한 재료들의 물리적 특성들(예를 들어, 표면 거칠기)을 제어하는 데에 사용될 수도 있음을 주목해야 한다. 예를 들어, 기판(300)의 표면(304)은, 핵형성(nucleation)을 가능하게 하는 데에 특히 유용한 규모(scale)로 거칠기를 수정하기 위해 환원제 또는 산화제에 의해 화학적으로 수정될 수 있다. 다른 기법들은 산소 플라즈마 에칭을 포함한다. 또한, 도펀트가 실리콘 내로 확산되어 금속과 반응하는 경우, 실리사이드 구조의 전도율을 증가시키기 위해 그러한 도펀트로 표면을 처리할 수 있다.
[0049] 동작(220)에서, 실리콘-함유 층(310)이 기판(300)의 표면(304) 상에 형성된다. 실리콘-함유 층(310)은 상부 표면(upper surface)(312) 및 적어도 하나의 측벽(314)을 갖는다. 실리콘-함유 층(310)은 비정질 실리콘 층일 수 있다. 임의의 적합한 증착 기법이 실리콘-함유 층(310)을 형성하는 데에 사용될 수 있다. 예를 들어, 실리콘-함유 층(310)은, 특히, 이를 테면 플라즈마 강화 화학 기상 증착(PECVD), 물리 기상 증착(PVD) 프로세스, 유기 금속 화학 기상 증착(MOCVD), 열 화학 기상 증착(열-CVD) 프로세스, 저압 화학 기상 증착(LPCVD), 부압 화학 기상 증착(SACVD), 원자 층 증착(ALD) 등과 같은 증착 기법들을 사용하여 증착될 수 있다. 하나의 구현예에서, 실리콘-함유 층(310)은 증착 가스를 사용하여 증착된다. 증착 가스는 실리콘-함유 증착 가스 혼합물의 일부일 수 있다. 실리콘-함유 증착 가스 혼합물은 적어도 실리콘-함유 전구체를 포함할 수 있다. 실리콘-함유 전구체는 임의의 적합한 실리콘-함유 화합물일 수 있다. 실리콘-함유 전구체는 실란(SiH4), 디실란(Si2H6), 사불화실리콘(SiF4), 사염화실리콘(SiCl4), 디클로로실란(SiH2Cl2) 등, 및 이들의 조합들을 포함할 수 있다. 실리콘-함유 전구체, 이를 테면 SiH4는, 약 5 sccm 내지 약 1,000 sccm(예를 들어, 약 10 sccm 내지 약 500 sccm; 약 50 sccm 내지 약 500 sccm)의 체적당(by volume) 유량으로 유지될 수 있다.
[0050] 몇몇 구현예들에서, 실리콘-함유 증착 가스 혼합물은 캐리어 가스를 더 포함한다. 임의의 적합한 캐리어 가스가 사용될 수 있다. 실리콘-함유 증착 가스 혼합물에서 공급될 수 있는 캐리어 가스들의 예들은, 질소(N2) 및 일산화질소(NO), O2, N2O, 수소(H2), 암모니아(NH3), 수소(H2)와 질소(N2)의 혼합물 및/또는 비활성 가스, 이를 테면 아르곤(Ar) 및 헬륨(He)을 포함한다. 캐리어 가스는 실리콘-함유 증착 가스 혼합물과 함께 프로세싱 챔버 내로 공급될 수 있다. 상이한 캐리어 가스들 또는 비활성 가스들의 부가(addition)는, 막 구조 및/또는 막의 화학 성분(chemical component)들, 이를 테면 저항률을 변경시킬 수 있으며, 그에 따라, 증착되는 막을, 상이한 프로세스 요건들을 충족시키기 위해 요구되는 막 특성을 갖도록 조정할 수 있다.
[0051] 캐리어 가스에서의 실란의 체적 농도(volumetric concentration)는 약 10% 미만, 또는 보다 구체적으로는 약 5% 미만, 또는 심지어는 약 1% 미만일 수 있다. 특정 구현예들에서, 실란의 농도는 약 1% 이다.
[0052] 실리콘-함유 증착 가스 혼합물은, 요구되는 바에 따라 프로파일 제어를 돕기 위해 공급되는 비활성 가스를 더 포함할 수 있다. 실리콘-함유 증착 가스 혼합물에 공급되는 비활성 가스의 예들은 Ar, He, Ne, Kr, Xe 등을 포함한다.
[0053] 증착 프로세스를 수행하기 위해 실리콘-함유 증착 가스를 공급하는 동안, 몇 개의 프로세스 파라미터들이 또한 제어될 수 있다. 프로세싱 챔버의 압력은 약 0.5 milliTorr 내지 약 5 Torr(예를 들어, 약 20 milliTorr 내지 약 2 Torr; 약 100 milliTorr 내지 약 1 Torr)로 제어될 수 있다. 기판 온도는, 섭씨 400도 미만, 이를 테면 섭씨 약 15도 내지 섭씨 약 400도(예를 들어, 섭씨 약 100도 내지 섭씨 약 350도; 섭씨 약 200도 내지 섭씨 약 300도)로 유지된다. 낮은 온도들, 즉 섭씨 400도 미만의 온도들이, 제조되는 디바이스 구조들 상에서의 손상, 예를 들어, 거의(nearly) 저-k인 재료들에 대한 원치않는 기계적 치밀화(mechanical densification) 또는 전도성 재료 멜트다운(melt-down)을 최소화하기 위해 반도체 디바이스들에 대한 나노와이어들을 제조하는 데에 바람직한 것으로 여겨진다. 증착 프로세스(예를 들어, 어느 하나의(either) 가스 전달)는 실리콘-함유 층(310)을 증착하기 위해 약 30초 내지 약 300초 동안 수행될 수 있다. 결과적인 실리콘-함유 층(310)은 약 1 Å 내지 약 1,000 Å(예를 들어, 약 5 Å 내지 약 200 Å; 약 10 Å 내지 약 100 Å)의 두께를 가질 수 있다.
[0054] 하나의 구현예에서, 실리콘-함유 층(310)은 실리콘 나노와이어이다. 다른 구현예에서, 기판(300) 상에 형성되는 실리콘-함유 층(310)은, 실리콘 나노와이어들을 형성하는 데에 활용될 수 있는 블랭킷 막(blanket film)일 수 있다. 예를 들어, 실리콘-함유 층(310)은 이후, 실리콘-함유 층(310) 내에 개구들을 형성하도록 패터닝 또는 에칭되어, 실리콘 나노와이어들을 정의할 수 있다. 예를 들어, 실리콘-함유 층은 에칭 프로세스, 이를 테면 반응성 이온 에칭 프로세스를 사용하여 패터닝될 수 있다.
[0055] 다른 구현예에서, 동작(220)은, 패터닝된 마스크(미도시)가 상부에 증착되어 있는 기판(300) 상에서 수행될 수 있다. 패터닝된 마스크는, 결과적인 실리콘 나노와이어들의 요구되는 높이와 관련된 높이를 가질 수 있다. 패터닝된 마스크는 그 내부에 형성되는 개구들을 가질 수 있다. 개구들은 실리콘 나노와이어들의 요구되는 직경에 대해 크기가 정해질(sized) 수 있다. 그런 다음, 동작(220)이 기판(300) 상에서 수행될 때, 실리콘-함유 층(310)은 패터닝된 마스크의 개구들을 충진(fill)하여 실리콘 나노와이어들을 형성할 수 있다.
[0056] 일반적으로, 실리콘 나노와이어들은 직경이 약 5 나노미터 내지 100 나노미터(예를 들어, 약 10 나노미터 내지 50 나노미터; 약 20 나노미터 내지 약 40 나노미터)일 수 있다. 실리콘 나노와이어들은 길이가 약 1 마이크로미터 내지 100 마이크로미터(예를 들어, 약 5 마이크로미터 내지 50 마이크로미터 길이; 약 12 마이크로미터 내지 30 마이크로미터)일 수 있다.
[0057] 동작(230)에서, 금속-함유 층(320)이 실리콘-함유 층(310) 상에 형성된다. 금속-함유 층(320)은 상단 표면(top surface)(322) 및 적어도 하나의 측벽(324)을 갖는다. 금속-함유 층(320)은 프로세싱 챔버에 금속-함유 증착 가스 혼합물을 공급함으로써 형성될 수 있다. 금속-함유 층(320)은 전이 금속(transition metal)을 포함한다. 전이 금속은, 니켈(Ni), 티타늄(Ti), 철(Fe), 코발트(Co), 크롬(Cr), 망간(Mn), 백금(Pt), 팔라듐(Pd) 및 이들의 조합들로 이루어진 그룹으로부터 선택될 수 있다. 하나의 구현예에서, 금속-함유 층(320)은 니켈 층이다. 하나의 구현예에서, 금속-함유 층(320)은, 백금 또는 팔라듐으로 도핑된 니켈 층이다. 금속-함유 층(320)은 약 5 나노미터 내지 약 200 나노미터(예를 들어, 약 10 나노미터 내지 100 나노미터; 약 20 나노미터 내지 약 80 나노미터)의 두께를 가질 수 있다. 도 3b에 도시된 바와 같이, 금속-함유 층(320)은 실리콘-함유 층(310)의 적어도 하나의 측벽(314) 및 상부 표면(312)을 코팅한다. 하나의 구현예에서, 금속-함유 층(320)은 실리콘-함유 층(310)에 대해 등각적(conformal) 층이다.
[0058] 금속-함유 층(320은 임의의 적합한 증착 기법을 사용하여 증착될 수 있다. 적합한 증착 기법들은, 특히, 플라즈마 강화 화학 기상 증착(PECVD), 물리 기상 증착(PVD) 프로세스, 유기 금속 화학 기상 증착(MOCVD), 열 화학 기상 증착(열-CVD) 프로세스, 저압 화학 기상 증착(LPCVD), 부압 화학 기상 증착(SACVD), 원자 층 증착(ALD) 등을 포함한다. 하나의 구현예에서, 금속-함유 층은 금속-함유 증착 가스 혼합물을 사용하여 증착된다. 금속-함유 증착 가스 혼합물은 적어도 금속-함유 전구체를 포함한다. 금속-함유 전구체는 니켈-함유 화합물일 수 있다.
[0059] 하나의 구현예에서, 니켈-함유 화합물은 RxOvNiy(OR')z의 화학식을 가질 수 있으며, 여기서, R 및 R'는 H, CH3, C2H5, C3H7, CO, NCO, 알킬 또는 아릴기이고, x, v 및 z는, 0 내지 16(예를 들어, 1 내지 12; 5 내지 10)의 범위를 갖는 정수들이며, 그리고 y는, 0 내지 8(예를 들어, 1 내지 5; 2 내지 4)의 범위를 갖는 정수이다. 다른 구현예에서, 니켈-함유 화합물은 Ni(NRR')w의 화학식을 가질 수 있으며, 여기서, R 및 R'는 H, CH3, C2H5, C3H7, CO, NCO, 알킬 또는 아릴기일 수 있고, R'는 H, CH3, C2H5, C3H7, CO, NCO, 알킬 또는 아릴기일 수 있으며, 그리고 w는, 0 내지 8(예를 들어, 1 내지 5; 2 내지 4)의 범위를 갖는 정수이다. 적합한 니켈-함유 화합물들은 니켈 카르보닐 착물들, 니켈 아미디네이트 화합물들, 니켈로센 화합물들(Ni(C5H5)2), 니켈 디에닐 착물들, 니켈 니트로실 착물들 또는 이들의 조합들을 포함한다. 적합한 니켈-함유 화합물들의 예들은, 비스(N,N'-디-테르트-부틸아세트아미디네이토)니켈(Ⅱ), 비스(시클로펜타디에닐)니켈(즉, Ni(C5H5)2, NiCp2), 비스(에틸펜타디에닐)니켈, 비스(에틸시클로펜타디에닐)니켈(Ⅱ)(즉, Ni(C5H4C2H5)2), 비스[디(테르트-부틸)아미도]니켈(Ⅱ), Ni[N(t-Bu)2]2, Ni[(t-BuN)2(CCH3)]2, Ni[N(t-uut)2], Ni((tBu2N)2CCH3)2, 및 RxOvNiy(OR')z, (OR)2Ni ― 여기서, R은 메틸, 에틸, 프로필, 이소프로필, 부틸, 이소부틸, 터셔리 부틸, 및 더 많은 수의 탄소 원자들을 갖는 다른 알킬기들 등일 수 있고, x는 1 또는 그 초과이고, v는 1 또는 그 초과이고, y는 1 또는 그 초과이고, z는 1 또는 그 초과임 ― 또는 임의의 적합한 금속-함유 전구체들 등이다.
[0060] 금속-함유 층은, 프로세싱 영역에 존재하는 가스의 체류 시간(residency time)을 제어함으로써, 또는 자기-제한적(self-limiting) 증착 가스를 사용함으로써, 또는 다른 방법들에 의해, 얇게 증착될 수 있다. 하나의 구현예에서, 증착 가스 혼합물에 공급되는 금속-함유 전구체는 약 10 sccm 내지 약 500 sccm(예를 들어, 약 20 sccm 내지 약 200 sccm; 약 50 sccm 내지 약 100 sccm)의 체적당 유량으로 유지될 수 있다.
[0061] 특정 구현예들에서, 캐리어 가스, 이를 테면 질소(N2) 및 일산화질소(NO), O2, N2O, 수소(H2), 암모니아(NH3), 수소(H2)와 질소(N2)의 혼합물 및/또는 비활성 가스, 이를 테면 아르곤(Ar) 및 헬륨(He)이 금속-함유 증착 가스 혼합물과 함께 프로세싱 챔버 내로 공급될 수 있다. 상이한 캐리어 가스들 또는 비활성 가스들의 부가는, 막 구조 및/또는 막의 화학 성분들, 이를 테면 저항률을 변경시킬 수 있으며, 그에 따라, 증착되는 막을, 상이한 프로세스 요건들을 충족시키기 위해 요구되는 막 특성을 갖도록 조정할 수 있다.
[0062] 증착 가스 혼합물은 비활성 가스를 더 포함할 수 있다. 비활성 가스는 또한, 요구되는 바에 따라 프로파일 제어를 돕기 위해 공급될 수 있다. 임의의 적합한 비활성 가스가 사용될 수 있다. 가스 혼합물에 공급되는 비활성 가스의 예들은 Ar, He, Ne, Kr, Xe 등을 포함한다.
[0063] 금속-함유 층 증착 프로세스를 수행하기 위해 증착 가스를 공급하는 동안, 몇 개의 프로세스 파라미터들이 또한 제어될 수 있다. 프로세싱 챔버의 압력은 약 0.5 milliTorr 내지 약 5 Torr로 제어될 수 있다. 기판 온도는, 섭씨 400도 미만, 이를 테면 섭씨 약 15도 내지 섭씨 약 400도(예를 들어, 섭씨 약 100도 내지 섭씨 약 350도; 섭씨 약 200도 내지 섭씨 약 300도)로 유지된다. 낮은 온도들, 즉 섭씨 400도 미만의 온도들이, 제조되는 디바이스 구조들 상에서의 손상들, 예를 들어, 거의(nearly) 저-k인 재료들에 대한 원치않는 기계적 치밀화 또는 전도성 재료 멜트다운을 최소화하기 위해 반도체 디바이스들에 대한 나노와이어들을 제조하는 데에 바람직한 것으로 여겨진다. 증착 프로세스(예를 들어, 어느 하나의(either) 가스 전달)은 금속-함유 층(320)을 증착하기 위해 약 30초 내지 약 300초 동안 수행될 수 있다. 결과적인 금속-함유 층(320)은 약 1 Å 내지 약 1,000 Å(예를 들어, 약 5 Å 내지 약 200 Å; 약 10 Å 내지 약 100 Å)의 두께를 가질 수 있다.
[0064] 동작(240)에서, 컨파인먼트 층(330)이 금속-함유 층(320) 상에 형성된다. 컨파인먼트 층(330)은, 동작(250)에서의 이후의 어닐링 프로세스 동안 하부의 실리콘-함유 층(310) 및 하부의 금속-함유 층(320)의 체적 팽창을 물리적으로 감소시키거나, 화학적으로 감소시키거나, 또는 물리적으로 그리고 화학적으로 모두 감소시키기에 충분한 임의의 적합한 재료로 이루어질 수 있다. 몇몇 구현예들에서, 컨파인먼트 층(330)은 동작(250)에서의 이후의 어닐링 프로세스 동안 금속-풍부 금속 실리사이드 상들의 형성을 막는다. 하나의 구현예에서, 컨파인먼트 층(330)은, 동작(250)에서의 이후의 어닐링 프로세스 동안 체적 팽창을 전형적으로 수반하는 금속-풍부 금속 실리사이드 상들의 형성을 막는다. 하나의 구현예에서, 체적 팽창을 전형적으로 수반하는 금속 실리사이드 상들은, Ni3Si, Ni31Si12, Ni2Si, Ni3Si2, 및 이들의 조합들로 이루어진 그룹으로부터 선택된다. 컨파인먼트 층(330)은 금속계(metal-based) 재료, 유기계(organic-based) 재료, 유전체 재료, 및 이들의 조합들을 포함할 수 있다. 예시적인 유전체 재료들은, 특히, 산화물 층들, 질화물 층들 및 이들의 조합들을 포함한다.
[0065] 컨파인먼트 층(330)은, 특히, 이를 테면 플라즈마 강화 화학 기상 증착(PECVD), 물리 기상 증착(PVD) 프로세스, 유기 금속 화학 기상 증착(MOCVD), 열 화학 기상 증착(열-CVD) 프로세스, 저압 화학 기상 증착(LPCVD), 부압 화학 기상 증착(SACVD), 원자 층 증착(ALD) 등과 같은 증착 기법들을 사용하여 증착될 수 있다. 컨파인먼트 층(330)은 당업계에 알려져있는 프로세스 조건들 및 기법들을 사용하여 증착될 수 있다.
[0066] 컨파인먼트 층(330)은 임의의 적합한 두께를 가질 수 있다. 컨파인먼트 층(330)은 약 1 나노미터 내지 1,000 나노미터(예를 들어, 약 5 나노미터 내지 약 200 나노미터; 약 10 나노미터 내지 100 나노미터; 약 20 나노미터 내지 약 80 나노미터)의 두께를 가질 수 있다. 도 3c에 도시된 바와 같이, 컨파인먼트 층(330)은 금속-함유 층(320)의 적어도 하나의 측벽(324) 및 상단 표면(322)을 코팅한다. 하나의 구현예에서, 컨파인먼트 층(330)은 금속-함유 층(320)에 대해 등각적 층이다. 하나의 구현예에서, 컨파인먼트 층(330)은 희생 층(sacrificial layer)일 수 있다.
[0067] 특정 구현예들에서, 컨파인먼트 층(330)은 임의의 적합한 유기계 재료를 포함한다. 컨파인먼트 층(330)은 적합한 유기계 재료, 이를 테면 실리콘 탄화물(SiC), 질소 도핑된 실리콘 탄화물(SiNC), 실리콘 탄소 질화물(SiCN), 실리콘 탄소 산화물(SiCO), 산소 및 질소 도핑된 실리콘 탄화물(SiONC) 등을 포함할 수 있다. 이러한 적합한 유기계 재료의 하나의 예는, 캘리포니아 산타클라라의 Applied Materials, Inc.로부터 입수가능한 BLOkTM (배리어 저-k) 막이다. 다른 적합한 유기계 재료들은, 탄소 도핑된 산화물(CDO)(이를 테면, Applied Materials로부터 입수가능한, Black Diamond 또는 Black Diamond Ⅱ), OSG(organosilicate glass), USG(undoped silicon glass), 이를 테면 실리콘 산화물 또는 TEOS, BSG(boron-silicate glass), PSG(phosphorus-silicate glass), BPSG(boron-phosphorus-silicate glass), 폴리머계(polymer-based) 저-k 유전체 재료(이를 테면, Dow Chemical Company로부터 입수가능한 SiLK
Figure pat00009
), 유기 폴리머(이를 테면, Honeywell Advanced Microelectronic Materials로부터 입수가능한, FLARETM, 가교 폴리-아릴렌 에테르(bridged poly-arylene ether)) 등 및 이들의 조합들을 포함한다.
[0068] 특정 구현예들에서, 컨파인먼트 층(330)은 임의의 적합한 금속계 재료를 포함한다. 적합한 금속계 재료들은 내화 금속 질화물(refractory metal nitride) 재료들을 포함한다. 예시적인 내화 금속 질화물 층들은, 질화 티타늄(titanium nitride), 질화 탄탈륨(tantalum nitride) 및 질화 텅스텐(tungsten nitride)으로 이루어진 그룹으로부터 선택된다. 예시적인 금속 층들은 티타늄 및 텅스텐을 포함한다.
[0069] 컨파인먼트 층(330)을 증착하기 위해 가스들을 공급하는 동안, 몇 개의 프로세스 파라미터들이 제어될 수 있다. 프로세싱 챔버의 압력은 약 0.5 milliTorr 내지 약 5 Torr로 제어될 수 있다. 기판 온도는, 섭씨 400도 미만(예를 들어, 섭씨 약 15도 내지 섭씨 약 400도; 섭씨 100도 내지 섭씨 약 350도; 섭씨 약 200도 내지 섭씨 약 300도)으로 유지된다.
[0070] 동작(250)에서, 기판(300)은 섭씨 400도 미만의 온도에서의 어닐링 프로세스에 노출된다. 임의의 적합한 어닐링 프로세스가 사용될 수 있다. 적합한 어닐링 프로세스들은, 예를 들어, 고압 어닐링(high-pressure annealing), 마이크로-어닐링(micro-annealing), 및 열 어닐링(thermal annealing)을 포함한다. 하나의 구현예에서, 어닐링은, 방사 에너지 활성화(radiant energy activation) 또는 마이크로파 여기(microwave excitation) 중 어느 하나를 더 포함한다. 실리콘-함유 층(310) 및 금속-함유 층(320)이 기판(300) 상에 형성된 이후, 낮은 온도, 이를 테면 섭씨 400도 미만(예를 들어, 섭씨 약 15도 내지 섭씨 약 400도; 섭씨 약 100도 내지 섭씨 약 350도; 섭씨 약 200도 내지 섭씨 약 300도)에서의 열/어닐링 프로세스(thermal/annealing process)가 수행될 수 있다. 열/어닐링 프로세스는 열 프로세싱 챔버, 이를 테면 RTP 챔버 또는 임의의 적합한 가열 프로세싱 챔버에서 수행될 수 있다. 열 프로세싱 챔버는 마이크로파 지원(microwave assisted) 열/어닐링 프로세스를 수행할 수 있다. 열 프로세싱 챔버는, 램프 또는 가열 어셈블리와 같은 가열 모듈이 내부에 형성되고, 마이크로파 생성기가 그에 커플링되는 상태로, 도 1a 및 도 1b에서 설명된 프로세싱 챔버들과 유사하게 구성될 수 있다. 열/어닐링 프로세스 동안 인가되는 마이크로파 전력은, 기판(300) 상에 존재하는 다른 막 구조들을 불리하게 파괴 또는 손상시키지 않으면서, 실리콘-함유 층(310) 및 금속-함유 층(320)을 부드럽게(gently) 가열/열 프로세싱(heat/thermal process)하여, 금속 실리사이드 층(340)을 형성할 수 있다.
[0071] 하나의 예에서, 마이크로파 전력은 0.3 GHz 내지 약 300 GHz의 주파수로 작동될 수 있다. 마이크로파 전력은 약 10 Watts 내지 약 5000 Watts로 인가될 수 있다. 몇몇 구현예들에서, 발생되는 바와 같은 마이크로파 전력에 부가하여, (도 1a에 도시된) 하나 또는 그 초과의 RF 전력 소스들(147) 및/또는 (도 1a 및 도 1b에 도시된) RF 바이어스 전력 소스들(184, 186)이 또한, 증착 가스 혼합물을 해리시켜서 플라즈마를 형성하는 것을 돕기 위해, 증착 프로세스 동안 발생될 수 있다. 하나의 예에서, RF 소스 전력은 약 250 kHz 내지 약 13.6 MHz의 주파수로 약 100 Watts 내지 약 600 Watts가 공급될 수 있다. RF 바이어스 전력이 또한 필요에 따라 공급될 수 있다. RF 바이어스 전력은 약 10 Watts 내지 약 100 Watts가 공급될 수 있다. 하나의 구현예에서, RF 소스 전력은 약 500 Hz 내지 약 10 kHz의 RF 주파수로 약 10 내지 약 95 퍼센트의 듀티 사이클을 가지면서 펄싱될 수 있다. 열/어닐링 프로세스를 수행하는 동안, 캐리어 가스가 가열/열 프로세스(heat/thermal process) 중에 공급될 수 있다. 캐리어 가스는, N2, O2, H2, 비활성 가스, 또는 요구되는 바에 따라 임의의 적합한 가스들로 이루어진 그룹으로부터 선택될 수 있다.
[0072] 250에서, 열/어닐링 프로세스를 수행하는 동안, 금속 실리사이드 층(340)의 막 구조들의 복원(reconstruction)을 강화하기 위해, 마이크로파 전력 및/또는 광 방사(light radiation)가 금속 실리사이드 층(340)에 방출될 수 있다. 방사 에너지, 예를 들어 광자들은, 금속 실리사이드 층(340)에 대한 막 구조 재배열 또는 복원을 강화할 수 있는 것으로 여겨진다. 하나의 구현예에서, 광 방사는 약 1 mm 내지 약 1000 mm의 파장을 가질 수 있다. 광 방사는, IR 광, UV 광, 및 이들의 조합들을 포함할 수 있다. 하나의 구현예에서, 금속 실리사이드 층은 니켈 실리사이드를 포함하며, 대부분(majority)의 니켈 실리사이드는 니켈 모노실리사이드(NiSi) 상이다. 하나의 구현예에서, 금속 실리사이드 층은 반도체 백-엔드 배선 구조를 위한 나노와이어들로서 형성된다.
[0073] 동작(260)에서, 컨파인먼트 층(330)이 제거된다. 컨파인먼트 층(330)은, 하부의 금속 실리사이드 층(340), 및 기판(300) 상에 존재하는 임의의 다른 구조들을 손상시키지 않으면서, 컨파인먼트 층(330)의 재료를 제거하는 데에 적합한 임의의 프로세스를 사용하여 제거될 수 있다. 컨파인먼트 층(330)은, 습식 에칭 프로세스들, 또는 플라즈마 에칭 프로세스들, 또는 이들 모두를 사용하여 제거될 수 있다.
[0074] 하나의 구현예에서, 컨파인먼트 층(330)은 플라즈마 에칭 프로세스들을 사용하여 제거된다. 플라즈마 에칭 프로세스는, 플루오로카본(fluorocarbon) 가스, 질소-함유 가스, 산소-함유 가스, 비활성 가스 및 이들의 조합들 중에서 적어도 하나를 포함하는, 프로세스 가스 또는 프로세스 가스 혼합물을 포함할 수 있다. 본원에서 사용되는 바와 같이, "프로세스 가스" 및 "프로세스 가스 혼합물"이라는 어구들은 교환가능하며, 하나 또는 그 초과의 가스들을 포함할 수 있다. 선택적으로, 하이드로플루오로카본(hydrofluorocarbon) 가스가 또한 제공될 수 있다. 몇몇 구현예들에서, 플루오로카본 가스는, 헥사플루오로-1,3-부타디엔(C4F6), 옥타플루오로시클로부탄(C4F8), 옥타플루오로시클로펜텐(C5F8), 헥사플루오로벤젠(C6F6), 테트라플루오로메탄(CF4), 헥사플루오로에탄(C2F6) 등 일 수 있다. 질소-함유 가스는 질소(N2)일 수 있다. 비활성 가스는 아르곤(Ar), 헬륨(He), 크세논(Xe), 또는 다른 비활성 가스들을 포함할 수 있다. 하이드로플루오로카본 가스는 디플루오로메탄(CH2F2), 트리플루오로메탄(CHF3), 메틸 플루오라이드(CH3F) 등 일 수 있다. 몇몇 구현예들에서, 프로세스 가스 혼합물은 C4F6, CH2F2, N2, 및 Ar을 포함할 수 있다.
[0075] 하나의 구현예에서, 컨파인먼트 층(330)은 습식 에칭 프로세스들을 사용하여 제거된다. 몇몇 구현예들에서, 습식 화학물질(wet chemical)은, 예를 들어, 불화수소산(hydrofluoric acid) 용액을 포함할 수 있다. 하나의 예시적인 습식 세정 프로세스 동안, 전도성 잔류물(conductive residue)들은, 불화수소(HF), 불화 암모니아(NH4F), 수산화 암모늄(NH4OH), 과산화수소(H2O2) 등을 다양한 조합들로 포함하는 세정 용제(cleaning solvent)들에 기판을 반복적으로 노출시킴으로써, 제거된다.
[0076] 본원에서 형성되는 바와 같은 니켈 실리사이드(NiSi) 층은 높은 열 안정성, 낮은 전기 저항률 및 높은 순도를 가지며, 이에 의해, 니켈 실리사이드(NiSi) 층을 백-엔드 반도체 디바이스들에서의 나노와이어들에서 사용하기 위한 우수한 후보가 되게 한다. 니켈 실리사이드 층은 약 10.5 ohms-cm 내지 약 18 ohms-cm의 저항률을 가질 수 있다. 표 1은 니켈 실리사이드의 다양한 상(phase)들에 대한 저항률 및 실리콘 원자당 체적(Å3)을 도시한다.
Figure pat00010
[0077] 상기에서는 니켈과 관련하여 설명되었지만, 금속 실리사이드는 다른 금속 종(metals species)을 포함할 수 있다. 일 실시예에 따르면, 금속 실리사이드 나노와이어에서의 금속 종은 또한, 이를 테면 전도율, 밴드갭, 일함수 및 상(phase)과 같은 요구되는 재료 특성들 및 애플리케이션에 따라 달라질 수 있다. 나노와이어들에 대한 관심있는 예시적인 금속 종은 Ni, Ti, Fe, Co, Cr, Mn, 또는 다른 전이 금속 원소들을 포함한다. 이러한 나노와이어들을 제조하는 방법은, 금속 표면으로의 실리콘의 전달, 실리콘 나노와이어들로의 금속의 전달, 또는 실리콘 및 금속 종의 동시 전달을 포함할 수 있다.
[0078] 요약하면, 본 개시내용의 이득들 중 일부는, 반도체 제조 애플리케이션들에 대해 적합한 낮은 온도들(예를 들어, 섭씨 400도 미만)에서 저 저항률 금속 실리사이드(예를 들어, Ni-Si) 상을 형성하는 방법들을 제공한다. 저-k 재료들의 온도 버짓 제한들에 적어도 부분적으로 기인하여, 낮은 온도에서의 프로세싱이 바람직하다. 하지만, 섭씨 400도 보다 낮은 온도들에서의 금속 실리사이드들의 어닐링은 종종, 금속 실리사이드의 체적 팽창 및 고 저항률의 금속-풍부 금속 실리사이드 상 재료들의 형성을 이끌게 된다. 본원에서 설명되는 구현예들은, 이후의 어닐링 프로세스들 동안 하부의 실리콘-함유 층 및 하부의 금속-함유 층의 체적 팽창을 물리적으로 감소시키거나, 화학적으로 감소시키거나, 또는 물리적으로 그리고 화학적으로 모두 감소시키는 컨파인먼트 층을 제공한다. 따라서, 본원에서 설명되는 바와 같은 컨파인먼트 층은, 섭씨 400도 미만의 제조 온도들에서 저 저항률 금속 실리사이드들의 제조를 제공한다.
[0079] 본 개시내용 또는 본 개시내용의 예시적인 양상들 또는 구현예(들)의 엘리먼트들을 소개할 때, 관사들("a," "an," "the" 및 "said")은 하나 또는 그 초과의 그러한 엘리먼트들이 존재함을 의미하는 것으로 의도된다.
[0080] 전술한 내용들이 본 개시내용의 구현예들에 관한 것이지만, 본 개시내용의 다른 그리고 추가적인 구현예들이 본 개시내용의 기본적인 범위로부터 벗어나지 않으면서 안출될 수 있으며, 본 개시내용의 범위는 하기의 청구항들에 의해 결정된다.

Claims (15)

  1. 기판을 프로세싱하는 방법으로서,
    기판의 표면 상에 실리콘-함유 층을 형성하는 단계;
    상기 실리콘-함유 층 상에 전이 금속(transition metal)을 포함하는 금속-함유 층을 형성하는 단계;
    상기 금속-함유 층의 노출된 표면들 상에 컨파인먼트(confinement) 층을 형성하는 단계; 및
    상기 실리콘-함유 층 및 상기 금속-함유 층으로부터 금속 실리사이드 층을 형성하기 위해, 상기 기판을 섭씨 400도 미만의 온도에서 어닐링하는 단계를 포함하며,
    상기 컨파인먼트 층은 금속 풍부(metal-rich) 금속 실리사이드 상(phase)들의 형성을 막는,
    기판을 프로세싱하는 방법.
  2. 제 1 항에 있어서,
    상기 전이 금속은, Ni, Ti, Fe, Co, Cr, 및 Mn로 이루어진 그룹으로부터 선택되는,
    기판을 프로세싱하는 방법.
  3. 제 1 항에 있어서,
    상기 실리콘-함유 층은, 실란(silane)을 포함하는 실리콘-함유 전구체로부터 형성되는,
    기판을 프로세싱하는 방법.
  4. 제 1 항에 있어서,
    상기 금속 실리사이드 층은 니켈 실리사이드(nickel silicide)를 포함하고, 대부분(majority)의 니켈 실리사이드는 니켈 모노실리사이드(nickel monosilicide)(NiSi) 상(phase)인,
    기판을 프로세싱하는 방법.
  5. 제 4 항에 있어서,
    상기 니켈 실리사이드는 약 10.5 ohms-cm 내지 약 18 ohms-cm의 저항률을 갖는,
    기판을 프로세싱하는 방법.
  6. 제 1 항에 있어서,
    상기 금속 실리사이드 층은 약 10 Å 내지 약 100 Å의 두께를 갖는,
    기판을 프로세싱하는 방법.
  7. 제 1 항에 있어서,
    상기 금속 실리사이드 층은, 반도체 백-엔드 배선 구조(semiconductor back-end interconnection structure)를 위한 나노와이어(nanowire)들로서 형성되는,
    기판을 프로세싱하는 방법.
  8. 제 1 항에 있어서,
    상기 컨파인먼트 층은, 금속계(metal-based) 재료 또는 유기계(organic-based) 재료로부터 선택되는 재료를 포함하는,
    기판을 프로세싱하는 방법.
  9. 제 8 항에 있어서,
    상기 컨파인먼트 층은, 질화 티타늄(titanium nitride), 질화 탄탈륨(tantalum nitride) 및 질화 텅스텐(tungsten nitride)으로 이루어진 그룹으로부터 선택되는 내화 금속 질화물(refractory metal nitride) 재료인,
    기판을 프로세싱하는 방법.
  10. 제 1 항에 있어서,
    상기 컨파인먼트 층은, 산화물 층들, 질화물 층들 및 이들의 조합들로 이루어진 그룹으로부터 선택되는 유전체 재료인,
    기판을 프로세싱하는 방법.
  11. 제 1 항에 있어서,
    상기 금속-풍부 금속 실리사이드 상들은, Ni3Si, Ni31Si12, Ni2Si, Ni3Si2, 및 이들의 조합들로 이루어진 그룹으로부터 선택되는,
    기판을 프로세싱하는 방법.
  12. 기판을 프로세싱하는 방법으로서,
    기판의 산화물-함유 표면 상에 실리콘-함유 나노와이어를 형성하는 단계;
    상기 실리콘-함유 나노와이어 상에 니켈-함유 층을 형성하는 단계;
    상기 니켈-함유 층의 노출된 표면들 상에 컨파인먼트 층을 형성하는 단계; 및
    실리콘-함유 층 및 상기 니켈-함유 층으로부터 니켈 모노실리사이드 나노와이어(nickel monosilicide nanowire)를 형성하기 위해, 상기 기판을 섭씨 400도 미만의 온도에서 어닐링하는 단계를 포함하며,
    상기 컨파인먼트 층은 니켈-풍부 니켈 실리사이드 상들의 형성을 막는,
    기판을 프로세싱하는 방법.
  13. 제 12 항에 있어서,
    상기 실리콘-함유 층은, 실란(SiH4), 디실란(Si2H6), 사불화실리콘(SiF4), 사염화실리콘(SiCl4), 디클로로실란(SiH2Cl2) 및 이들의 조합들로 이루어진 그룹으로부터 선택되는 실란을 포함하는 실리콘-함유 전구체로부터 형성되는,
    기판을 프로세싱하는 방법.
  14. 제 12 항에 있어서,
    상기 니켈-함유 층은, 비스(N,N'-디-테르트-부틸아세트아미디네이토)니켈(Ⅱ)(bis(N,N'-di-tert-butylacetamidinato)nickel(Ⅱ)), 비스(시클로펜타디에닐)니켈(bis(cyclopentadienyl)nickel), 비스(에틸시클로펜타디에닐)니켈(Ⅱ)(bis(ethylcyclopentadienyl)nickel(Ⅱ)), 비스[디(테르트-부틸)아미도]니켈(Ⅱ)(bis[di(tert-butyl)amido]nickel(Ⅱ)), 및 이들의 조합들로 이루어진 그룹으로부터 선택되는 금속-함유 전구체를 사용하여 증착되는,
    기판을 프로세싱하는 방법.
  15. 제 12 항에 있어서,
    상기 어닐링하는 단계는,
    방사 에너지 활성화 또는 마이크로파 여기(microwave excitation) 중 어느 하나를 더 포함하는,
    기판을 프로세싱하는 방법.
KR1020160122349A 2015-09-25 2016-09-23 기판을 프로세싱 하는 방법 KR102547322B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201562232848P 2015-09-25 2015-09-25
US62/232,848 2015-09-25
US15/240,410 2016-08-18
US15/240,410 US9865466B2 (en) 2015-09-25 2016-08-18 Silicide phase control by confinement

Publications (2)

Publication Number Publication Date
KR20170039573A true KR20170039573A (ko) 2017-04-11
KR102547322B1 KR102547322B1 (ko) 2023-06-22

Family

ID=58409877

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160122349A KR102547322B1 (ko) 2015-09-25 2016-09-23 기판을 프로세싱 하는 방법

Country Status (4)

Country Link
US (1) US9865466B2 (ko)
KR (1) KR102547322B1 (ko)
CN (1) CN106558474B (ko)
TW (1) TWI713082B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220002104A (ko) * 2020-06-30 2022-01-06 도쿄엘렉트론가부시키가이샤 플라스마 처리 장치

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11222818B2 (en) * 2018-07-13 2022-01-11 Taiwan Semiconductor Manufacturing Co., Ltd. Formation method of semiconductor device structure with metal-semiconductor compound region
US10925146B1 (en) * 2019-12-17 2021-02-16 Applied Materials, Inc. Ion source chamber with embedded heater
KR102730643B1 (ko) * 2021-12-17 2024-11-14 세메스 주식회사 공정 가스 공급 유닛 및 이를 포함하는 기판 처리 장치
US20240113024A1 (en) * 2022-09-29 2024-04-04 International Business Machines Corporation Multi-layer topological interconnect with proximal doping layer

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008227274A (ja) * 2007-03-14 2008-09-25 Nec Electronics Corp 半導体装置の製造方法
US20080242059A1 (en) * 2007-03-29 2008-10-02 Mcswiney Michael L Methods of forming nickel silicide layers with low carbon content
US20080315430A1 (en) * 2007-06-22 2008-12-25 Qimonda Ag Nanowire vias
US20140017888A1 (en) * 2012-07-10 2014-01-16 United Microelectronics Corp. Salicide process

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8700820A (nl) * 1987-04-08 1988-11-01 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting.
US6130145A (en) * 1998-01-21 2000-10-10 Siemens Aktiengesellschaft Insitu doped metal policide
US6413859B1 (en) * 2000-03-06 2002-07-02 International Business Machines Corporation Method and structure for retarding high temperature agglomeration of silicides using alloys
US20030235973A1 (en) * 2002-06-21 2003-12-25 Jiong-Ping Lu Nickel SALICIDE process technology for CMOS devices
US6787864B2 (en) * 2002-09-30 2004-09-07 Advanced Micro Devices, Inc. Mosfets incorporating nickel germanosilicided gate and methods for their formation
KR100870176B1 (ko) * 2003-06-27 2008-11-25 삼성전자주식회사 니켈 합금 샐리사이드 공정, 이를 사용하여 반도체소자를제조하는 방법, 그에 의해 형성된 니켈 합금 실리사이드막및 이를 사용하여 제조된 반도체소자
US7119012B2 (en) * 2004-05-04 2006-10-10 International Business Machines Corporation Stabilization of Ni monosilicide thin films in CMOS devices using implantation of ions before silicidation
US7132365B2 (en) * 2004-08-10 2006-11-07 Texas Instruments Incorporated Treatment of silicon prior to nickel silicide formation
US7208414B2 (en) * 2004-09-14 2007-04-24 International Business Machines Corporation Method for enhanced uni-directional diffusion of metal and subsequent silicide formation
US7825025B2 (en) * 2004-10-04 2010-11-02 Texas Instruments Incorporated Method and system for improved nickel silicide
US7504336B2 (en) * 2006-05-19 2009-03-17 International Business Machines Corporation Methods for forming CMOS devices with intrinsically stressed metal silicide layers
US7803707B2 (en) 2006-08-17 2010-09-28 Wisconsin Alumni Research Foundation Metal silicide nanowires and methods for their production
JP5070969B2 (ja) * 2007-07-20 2012-11-14 ソニー株式会社 半導体装置の製造方法
CN101140875A (zh) * 2007-10-18 2008-03-12 复旦大学 一种调制NiSi全硅化物金属栅功函数的方法
US20100075499A1 (en) * 2008-09-19 2010-03-25 Olsen Christopher S Method and apparatus for metal silicide formation
JP2010205782A (ja) * 2009-02-27 2010-09-16 Renesas Electronics Corp 半導体装置の製造方法
US8241971B2 (en) * 2009-09-17 2012-08-14 International Business Machines Corporation MOSFET with a nanowire channel and fully silicided (FUSI) wrapped around gate
US9172088B2 (en) 2010-05-24 2015-10-27 Amprius, Inc. Multidimensional electrochemically active structures for battery electrodes
KR101906606B1 (ko) 2010-03-03 2018-10-10 암프리우스, 인코포레이티드 활물질을 증착하기 위한 템플릿 전극 구조체
US8435862B2 (en) * 2010-03-29 2013-05-07 Renesas Electronics Corporation Method of manufacturing semiconductor device
CN102465336B (zh) * 2010-11-05 2014-07-09 上海华虹宏力半导体制造有限公司 一种高锗浓度的锗硅外延方法
JP6250538B2 (ja) 2011-07-01 2017-12-20 アンプリウス、インコーポレイテッド 電極および電極の製造方法
US20140106529A1 (en) * 2012-10-16 2014-04-17 Stmicroelectronics (Crolles 2) Sas Finfet device with silicided source-drain regions and method of making same using a two step anneal

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008227274A (ja) * 2007-03-14 2008-09-25 Nec Electronics Corp 半導体装置の製造方法
US20080242059A1 (en) * 2007-03-29 2008-10-02 Mcswiney Michael L Methods of forming nickel silicide layers with low carbon content
US20080315430A1 (en) * 2007-06-22 2008-12-25 Qimonda Ag Nanowire vias
US20140017888A1 (en) * 2012-07-10 2014-01-16 United Microelectronics Corp. Salicide process

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220002104A (ko) * 2020-06-30 2022-01-06 도쿄엘렉트론가부시키가이샤 플라스마 처리 장치

Also Published As

Publication number Publication date
KR102547322B1 (ko) 2023-06-22
CN106558474A (zh) 2017-04-05
TWI713082B (zh) 2020-12-11
CN106558474B (zh) 2022-02-01
US20170092502A1 (en) 2017-03-30
TW201727699A (zh) 2017-08-01
US9865466B2 (en) 2018-01-09

Similar Documents

Publication Publication Date Title
TWI691612B (zh) 矽化鎳奈米線的直接沉積
US10930472B2 (en) Methods for forming a metal silicide interconnection nanowire structure
US11101174B2 (en) Gap fill deposition process
KR102033707B1 (ko) 수증기 처리를 이용하여 기판으로부터 재료 층을 제거하는 방법들
KR102547322B1 (ko) 기판을 프로세싱 하는 방법
TWI670387B (zh) 選擇性地沉積鈷層的方法、用於形成無孔隙之特徵的選擇性地沉積鈷層的方法、及電腦可讀媒體
KR102732527B1 (ko) 3d nand 애플리케이션들을 위한 메모리 셀 제작
TWI727389B (zh) 使用自組裝單層的選擇性沉積的方法
CN110622283B (zh) 减少或消除钨膜中缺陷的方法
US9653311B1 (en) 3D NAND staircase CD fabrication utilizing ruthenium material
US10593592B2 (en) Laminate and core shell formation of silicide nanowire
EP3199663A1 (en) Apparatus and method for forming metal film by hot-wire assisted cleaning and atomic layer deposition
JP4821069B2 (ja) 金属シリサイド膜の成膜方法

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20160923

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20210823

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20160923

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20221010

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20230407

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20230620

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20230620

End annual number: 3

Start annual number: 1

PG1601 Publication of registration