KR20170015645A - Transistor and method for manufacturing thereof - Google Patents
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Abstract
본 발명은 트랜지스터 및 그 제조방법을 제공한다. 본 발명의 일 측면에 따른 트랜지스터는 백게이트, 상기 백게이트의 일면에 구비된 게이트 절연층, 상기 게이트 절연층의 일면에 반도체성 이차원 전이금속 디칼코지나이드계 화합물이 증착되어 형성되는 채널층, 상기 채널층의 일면에 금속성 이차원 전이금속 디칼코지나이드계 화합물이 증착되어 각각 형성되는 소스-드레인전극 및 상기 채널층과 상기 소스-드레인전극의 계면에 상기 반도체성 이차원 전이금속 디칼코지나이드계 화합물 및 상기 금속성 이차원 전이금속 디칼코지나이드계 화합물의 합금이 형성되어 오믹 접합이 이루어지는 컨택층을 포함한다.The present invention provides a transistor and a method of manufacturing the same. A transistor according to an aspect of the present invention includes a back gate, a gate insulating layer provided on one surface of the back gate, a channel layer formed by depositing a semiconducting two dimensional transition metal dicocosinic compound on one surface of the gate insulating layer, A source-drain electrode formed by depositing a metallic two-dimensional transition metal decahydronaphthalene-based compound on one surface of the channel layer, and a source-drain electrode formed on the channel layer by depositing the semiconducting two-dimensional transition metal decahydronaphthalenoid compound on the interface between the channel layer and the source- And a contact layer in which an alloy of a metallic two-dimensional transition metal decahydrate compound is formed and an ohmic contact is formed.
Description
본 발명은 트랜지스터 및 트랜지스터 제조방법에 관한 것이다.
The present invention relates to transistors and transistor fabrication methods.
전계효과 트랜지스터(흔히 FET라고 한다)는 반도체 내의 내부 전기전도과정에 한 극성(polarity)의 반송자(전자 또는 정공)만 관여하는 반도체소자로서 단극성 트랜지스터라고도 한다. BACKGROUND ART A field effect transistor (often referred to as an FET) is a semiconductor element which is only involved in a carrier (electrons or holes) of a polarity in an internal electrical conduction process in a semiconductor, and is also referred to as a unipolar transistor.
전계효과 트랜지스터(흔히 FET라고 한다)의 일반적인 구조는 게이트 전극, 절연층, 채널층, 소스-드레인 전극으로 적층되며, 이 중 채널층과 소스-드레인 전극 간의 접합 물질에 따라 쇼키 배리어의 높이가 높아질 수 있다. The general structure of a field-effect transistor (commonly referred to as an FET) is stacked with a gate electrode, an insulating layer, a channel layer, and a source-drain electrode, and the height of the shorting barrier is increased according to a junction material between the channel layer and the source- .
쇼키 배리어의 높이가 높아지는 것은 트랜지스터의 성능을 열화시키는 원인으로 작용한다.Increasing the height of the short barriers serves as a cause of deteriorating the performance of the transistor.
따라서, 트랜지스터의 성능을 개선하기 위해서는 전자 주입을 위한 쇼트키 장벽이 낮게 형성되어야 하므로, 채널층과 소스-드레인 전극 간에 낮은 접촉 저항이 형성되는 것이 바람직하다.
Therefore, in order to improve the performance of the transistor, it is desirable that a low contact resistance is formed between the channel layer and the source-drain electrode, since a Schottky barrier for electron injection must be formed low.
본 발명의 일 실시예에 따르면, 채널층과 전극 간에 오믹 접합을 형성하는 트랜지스터 및 트랜지스터 제조방법을 제공하는 것이다.According to an embodiment of the present invention, there is provided a transistor and a method of manufacturing a transistor that form an ohmic junction between a channel layer and an electrode.
또한, 본 발명의 일 실시예에 따르면, 2차원 재료를 이용한 트랜지스터 및 트랜지스터 제조방법을 제공하는 것이다.
According to an embodiment of the present invention, there is also provided a method of manufacturing a transistor and a transistor using a two-dimensional material.
본 발명의 일 측면에 따르면, 백게이트, 상기 백게이트의 일면에 구비된 게이트 절연층, 상기 게이트 절연층의 일면에 반도체성 이차원 전이금속 디칼코지나이드계 화합물이 증착되어 형성되는 채널층, 상기 채널층의 일면에 금속성 이차원 전이금속 디칼코지나이드계 화합물이 증착되어 각각 형성되는 소스-드레인 전극및 상기 채널층과 상기 소스-드레인전극의 계면에 상기 반도체성 이차원 전이금속 디칼코지나이드계 화합물 및 상기 금속성 이차원 전이금속 디칼코지나이드계 화합물의 합금이 형성되어 오믹 접합이 이루어지는 컨택층을 포함하는 트랜지스터를 제공한다.According to an aspect of the present invention, there is provided a semiconductor device comprising a back gate, a gate insulating layer provided on one surface of the back gate, a channel layer formed by depositing a semiconducting two dimensional transition metal dicocosinic compound on one surface of the gate insulating layer, A source-drain electrode in which a metallic two-dimensional transition metal decalcogenide-based compound is deposited on one surface of the layer, and a source-drain electrode formed on the source-drain electrode, And a contact layer in which an alloy of a two-dimensional transition metal dicocosanide compound is formed and an ohmic contact is formed.
상기 반도체성 이차원 전이금속 디칼코지나이드계 화합물은 MoS3, MoSe2, WS3및 WSe2 중 어느 하나가 선택될 수 있다.The semiconducting two-dimensional transition metal decalcogenide compound may be selected from MoS 3 , MoSe 2 , WS 3 and WSe 2 .
상기 금속성 2차원 전이금속 디칼코지나이드계 화합물은 NbS2및 NbSe2중 어느 하나가 선택될 수 있다.The metallic two-dimensional transition metal decalcogenide compound may be selected from NbS 2 and NbSe 2 .
게이트 절연층은 SiO2, Al2O3, HfO2 및 Ta2O5 중 어느 하나가 선택될 수 있다.The gate insulating layer may be made of SiO 2 , Al 2 O 3 , HfO 2 And Ta 2 O 5 may be selected.
상기 컨택층에 형성되는 합금은 WxNb1 - xSe2일 수 있다.The alloy formed in the contact layer may be W x Nb 1 - x Se 2 .
상기 채널층의 두께는 1nm 내지 5nm일 수 있다.The thickness of the channel layer may be 1 nm to 5 nm.
상기 소스-드레인전극의 두께는 3nm 내지 10nm일 수 있다.The thickness of the source-drain electrode may be 3 nm to 10 nm.
본 발명의 다른 일 측면에 따르면, 백게이트를 준비하는 단계, 게이트 절연층을 형성하는 단계, 상기 게이트 절연층의 일면에 반도체성 2차원 전이금속 디칼코지나이드계 화합물이 증착하여 채널층을 형성하는 단계 및 상기 채널층과 오믹 접합을 형성하도록 상기 채널층의 일면에 금속성 2차원 전이금속 디칼코지나이드계 화합물을 증착하여 한쌍의 소스-드레인 전극을 형성하는 단계;를 포함하는, 트랜지스터의 제조방법을 제공한다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: preparing a back gate; forming a gate insulating layer; depositing a semiconducting two-dimensional transition metal decahydronaphthalene compound on one surface of the gate insulating layer to form a channel layer And forming a pair of source-drain electrodes by depositing a metallic two-dimensional transition metal decalcogenide compound on one surface of the channel layer to form an ohmic junction with the channel layer. to provide.
상기 채널층을 형성하는 단계는, 상기 기판의 일면에 포토레지스트층을 형성하는 단계, 상기 포토레지스트층의 일면에 채널층 패턴을 형성하는 단계, 채널층의 패턴이 형성되도록 스퍼터링, 열기상증착법 및 전자빔 기상증착법 중 어느 하나를 선택하여 상기 기판의 일면에 MoO3또는 WO3를 증착하는 단계, 상기 포토레지스트층을 제거하는 단계 및 칼코지나이드 고체 소스를 기화하여 상기 MoO3또는 WO3이 증착된 상기 기판의 일면에 증착하는 단계를 포함할 수 있다.The forming of the channel layer may include forming a photoresist layer on one surface of the substrate, forming a channel layer pattern on one surface of the photoresist layer, sputtering to form a pattern of the channel layer, Depositing MoO 3 or WO 3 on one side of the substrate by selecting one of the electron beam vapor deposition processes, removing the photoresist layer, and vaporizing the chalcogenide solid source to deposit the MoO 3 or WO 3 And depositing on one side of the substrate.
상기 소스-드레인전극을 형성하는 단계는 상기 기판의 일면에 포토레지스트층을 형성하는 단계, 상기 포토레지스트층 일면에 상기 소스-드레인 전극패턴을 형성하는 단계; 상기 채널층의 패턴이 형성되도록 스퍼터링, 열기상증착법 및 전자빔 기상증착법 중 어느 하나를 선택하여 상기 기판의 일면에 MoO3 또는 Nb2O5를 증착하는 단계, 상기 포토레지스트층을 제거하는 단계, 및 칼코지나이드 고체 소스를 기화하여 상기 Nb2O5이 증착된 상기 기판에 증착하는 단계를 포함할 수있다. The forming of the source-drain electrode may include forming a photoresist layer on one surface of the substrate, forming the source-drain electrode pattern on one surface of the photoresist layer, The channel layer may be formed by sputtering, thermal evaporation, or electron beam vapor deposition, and a MoO 3 Or Nb 2 O 5 , removing the photoresist layer, and vaporizing the chalcogenide solid source to deposit the Nb 2 O 5 onto the deposited substrate.
칼코지나이드 고체 소스를 기화하여 상기 기판에 증착하는 단계는, 상기 채널층 패턴 또는 상기 소스-드레인 전극패턴이 형성된 기판을 CVD 장치 챔버 내부에 배치하는 단계, 상기 챔버 내부에 아르곤(Ar) 및 수소(H2)가스를 공급하는 단계, 상기 챔버 내부에 황(Sulfur) 또는 셀레늄(Selenium) 고체 소스를 공급하는 단계, 상기 챔버 내부는 일정한 압력을 유지하고, 1시간 내지 2시간 내에 일정한 온도범위로 상승시키는 단계, 상기 챔버 내부는 일정한 압력 및 일정한 온도범위에서 50분 내지 70분 동안 유지하는 단계, 상기 CVD 장치의 소스히터는 1시간 내지 2시간 내에 일정한 온도범위로 상승시키는 단계 및 상기 아르곤(Ar) 및 수소(H2) 가스의 공급을 차단하고 온도를 하강시키는 단계를 포함할 수 있다.The step of vaporizing the chalcogenide solid source and depositing the chalcogenide solid source on the substrate includes the steps of disposing the substrate on which the channel layer pattern or the source-drain electrode pattern is formed inside the CVD apparatus chamber, (H 2 ) gas, supplying a sulfur or selenium solid source into the chamber, maintaining a constant pressure within the chamber, and maintaining a constant temperature within 1 to 2 hours Maintaining the inside of the chamber at a constant pressure and a constant temperature range for 50 to 70 minutes, raising the source heater of the CVD apparatus to a constant temperature range within 1 to 2 hours, and heating the argon (Ar ) And hydrogen (H 2 ) gas, and lowering the temperature.
상기 챔버 내부의 일정한 압력은 100 내지 800 torr 범위 내에서 설정될 수 있다. A constant pressure within the chamber can be set within the range of 100 to 800 torr.
상기 챔버의 일정한 온도는 700℃ 내지 1100℃ 범위에서 설정될 수 있다.The constant temperature of the chamber may be set in the range of 700 ° C to 1100 ° C.
상기 소스히터의 일정한 온도는 200℃ 내지 500℃ 범위에서 설정될 수 있다.
The constant temperature of the source heater may be set in the range of 200 ° C to 500 ° C.
본 발명의 일 실시예에 따르면, 채널층과 전극 간에 오믹 접합을 형성하는 트랜지스터 및 트랜지스터 제조방법을 제공할 수 있다.According to an embodiment of the present invention, a transistor and a transistor manufacturing method for forming an ohmic junction between a channel layer and an electrode can be provided.
또한, 본 발명의 일 실시예에 따르면, 2차원 재료를 이용한 트랜지스터 및 트랜지스터 제조방법을 제공할 수 있다.
Further, according to an embodiment of the present invention, a transistor and a transistor manufacturing method using a two-dimensional material can be provided.
도 1은 본 발명의 일 실시예에 따른 트랜지스터를 나타내는 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 본 발명의 일 실시예에 따른 트랜지스터의 제조공정을 나타낸 순서도이다.
도 4는 본 발명의 일 실시예에 따른 채널층의 물성을 나타낸 그래프이다.
도 5는 본 발명의 일 실시예에 따른 소스-드레인전극의 물성을 나타낸 그래프이다.
도 6은 본 발명의 일 실시예에 따른 컨택층의 물성을 나타낸 그래프이다.
도 7 내지 도 15는 본 발명의 일 실시예에 따른 트랜지스터와 종래기술의 트랜지스터의 성능을 비교한 그래프이다.1 is a perspective view illustrating a transistor according to an embodiment of the present invention.
2 is a cross-sectional view taken along line AA 'of FIG.
3 is a flowchart illustrating a process of manufacturing a transistor according to an embodiment of the present invention.
4 is a graph illustrating physical properties of a channel layer according to an embodiment of the present invention.
5 is a graph illustrating the physical properties of a source-drain electrode according to an embodiment of the present invention.
6 is a graph showing physical properties of a contact layer according to an embodiment of the present invention.
FIGS. 7 to 15 are graphs comparing the performance of a transistor according to an embodiment of the present invention and a transistor according to the related art.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.The terminology used in this application is used only to describe a specific embodiment and is not intended to limit the invention. The singular expressions include plural expressions unless the context clearly dictates otherwise.
본 출원에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서 전체에서, "상에"라 함은 대상 부분의 위 또는 아래에 위치함을 의미하는 것이며, 반드시 중력 방향을 기준으로 상 측에 위치하는 것을 의미하는 것이 아니다.In the present application, when a component is referred to as "comprising ", it means that it can include other components as well, without excluding other components unless specifically stated otherwise. Also, throughout the specification, the term "on" means to be located above or below the object portion, and does not necessarily mean that the object is located on the upper side with respect to the gravitational direction.
또한, 결합이라 함은, 각 구성 요소 간의 접합 관계에 있어, 각 구성 요소 간에 물리적으로 직접 접합되는 경우만을 뜻하는 것이 아니라, 다른 구성이 각 구성 요소 사이에 개재되어, 그 다른 구성에 구성 요소가 각각 접합되어 있는 경우까지 포괄하는 개념으로 사용하도록 한다.In addition, the term " joining " is used not only in the case of directly bonding physically directly between the constituent elements in the bonding relationship between the constituent elements, but also means that other constituent elements are interposed between the constituent elements, It should be used as a concept to cover the case where they are connected to each other.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.The sizes and thicknesses of the respective components shown in the drawings are arbitrarily shown for convenience of explanation, and thus the present invention is not necessarily limited to those shown in the drawings.
이하, 본 발명에 따른 트랜지스터 및 그 제조방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of a transistor and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings, wherein like reference numerals designate corresponding or corresponding components, A duplicate description will be omitted.
도 1은 본 발명의 일 실시예에 따른 트랜지스터(100)를 나타내는 사시도이고, 도 2는 본 발명의 일 실시예에 따른 트랜지스터(100)의 단면도 이다.FIG. 1 is a perspective view illustrating a
도 1을 참조하면, 본 발명의 일 실시예에 따른 트랜지스터(100)는 백게이트(10), 게이트 절연층(20), 채널층(30), 컨택층(40) 및 소스-드레인전극(50)을 포함한다.Referring to FIG. 1, a
백게이트(10)은 도핑된 실리콘으로 형성될 수 있으며, 백게이트(10)의 일면에는 게이트 절연층(20)이 형성될 수 있다. 게이트 절연층(20)은 이산화 규소(SiO2, silicon dioxide)로 형성될 수 있으며, 그 외에도 Al2O3, HfO2 및 Ta2O5 중 어느 하나가 선택되어 형성될 수 있다. The
본 발명의 일 실시예에 따른 채널층(30)은 반도체성 2차원 전이금속 디칼코지나이드계 화합물로 형성될 수 있으며, 반도체성 2차원 전이금속 디칼코지나이드계 화합물의 예로는 MoS3, MoSe2, WS3, WSe2가 있다. 바람직하게는 채널층(30)은 WSe2로 형성될 수 있다. The
더 나아가, 채널층(30)의 두께는 1nm 내지 5nm로 형성될 수 있으며 바람직하게는 3nm로 형성될 수 있다.Further, the thickness of the
소스-드레인전극(50)은 금속성 2차원 전이금속 디칼코지나이드계 화합물로 형성될 수 있으며, 금속성 2차원 전이금속 디칼코지나이드계 화합물의 예로는 NbS2 NbSe2가 있다. The source-
더 나아가, 소스전극 및 드레인전극(50)의 두께는 3nm 내지 10nm 범위로 형성될 수 있으며, 바람직하게는 5nm로 형성될 수 있다. Furthermore, the thicknesses of the source electrode and the
컨택층(40)은 채널층(30) 및 소스-드레인전극(50)의 계면에 반도체성 이차원 전이금속 디칼코지나이드계 화합물 및 금속성 이차원 전이금속 디칼코지나이드계 화합물의 합금 (WxNb1 - xSe2 )이 형성되어 오믹 접합이 이루어지는 부분이다.The
채널층(30) 및 소스-드레인전극(50)의 계면에 합금 (WxNb1 - xSe2)이 형성되어 오믹 접합이 형성되는 특성은 후술하기로 한다.The characteristics of forming the ohmic junction by forming the alloy (W x Nb 1 - x Se 2 ) at the interface between the
이하에서는 본 발명의 일 실시예에 따른 채널층(30)과 소스-드레인 전극(50)의컨택층(40)에 오믹 접합이 이루어지는 트랜지스터(100)의 제조방법을 설명한다. Hereinafter, a method of fabricating the
도 3은 본 발명의 일 실시예에 따른 트랜지스터(100)의 제조방법을 나타낸 순서도이다. 3 is a flowchart illustrating a method of manufacturing the
도 3을 참조하여, 본 발명의 일 실시예에 따른 트랜지스터(100)의 제조방법을 설명하면, 트랜지스터(100)의 제조방법은 백게이트를 형성하는 단계(S100), 백게이트의 일면에 게이트 절연층을 형성하는 단계(S200), 반도체성 2차원 전이금속 디칼코지나이드계 화합물을 증착하여 채널층을 형성하는 단계(S300) 및 채널층(30)의 일면에 금속성 2차원 전이금속 디칼코지나이드계 화합물을 증착하여 소스-드레인전극을 형성하는 단계(S400)를 포함한다.Referring to FIG. 3, a method of manufacturing a
기판의 일면에 반도체성 2차원 전이금속 디칼코지나이드계 화합물을 증착하여 채널층(30)을 형성하는 단계(S300)는 스퍼터링(Sputtering), 열기상증착법 (Thermal evaporation), 전자빔 기상증착법(E-beam evaporation) 및 화학적 기상 증착법(CVD, Chemical Vapor Deposition) 중 어느 하나 이상을 이용하여 기판의 일면에 반도체성 2차원 전이금속 디칼코지나이드계 화합물을 증착할 수 있다.A step S300 of forming a
여기서 기판은 백게이트에 SiO2 가 형성된 것을 의미한다.Here, the substrate is made of SiO 2 Is formed.
구체적으로, 채널층(30)을 형성하는 단계(S300)는 금속 전구체(precursor) 물질을 기판에 열기상 증착법을 이용하여 증착한 후, 금속 전구체가 증착된 기판에 화학적 기상 증착법(CVD)을 이용하여 황(sulfur) 또는 셀레늄(selenium)과 같은 칼코지나이드계 화합물을 증착함으로써 형성될 수 있다.More specifically, the forming of the channel layer 30 (S300) includes depositing a precursor material on the substrate by using the thermal evaporation method, and then performing a chemical vapor deposition (CVD) on the substrate on which the metal precursor is deposited And then depositing a chalcogenide-based compound such as sulfur or selenium.
채널층(30)에 증착되는 금속 전구체 물질은 MoO3또는 WO3일 수 있다. The metal precursor material deposited in the
채널층(30)을 형성하는 단계(S300)는 기판의 일면에 포토레지스트층을 형성하는 단계(S305), 포토레지스트층의 일면에 채널층(30) 패턴을 형성하는 단계(S310), MoO3또는 WO3의 채널층(30) 패턴이 형성되도록 스퍼터링, 열기상증착법 및 전자빔 기상증착법 중 어느 하나를 선택하여 상기 기판의 일면에 MoO3 또는 WO3를 증착하는 단계(S315), 상기 포토레지스트층을 제거하는 단계(S320) 및 칼코지나이드 고체 소스를 기화하여 상기 MoO3또는 WO3이 증착된 상기 기판의 일면에 증착하는 단계를 포함할 수 있다.Forming a channel layer 30 (S300) is a step (S305), forming a channel layer (30) pattern on one surface of the photoresist layer (S310) of forming a photoresist layer on a surface of a substrate, MoO 3 or selecting any one of sputtering, vapor deposition, and electron beam vapor deposition method so that the opening formed in the
기판의 일면에 포토레지스트층을 형성하는 단계(S305)는 기판의 일면에 포토레지스트가 일정 두께로 형성되도록 스핀 코팅에 의해 형성되는 단계이며, 포토레지스트층의 일면에 채널층(30) 패턴을 형성하는 단계(S310)는 기판의 일면에 형성된 포토레지스트층에 채널층(30) 패턴 형성된 포토마스크를 이용하여 선택적으로 빛이 투과될 수 있도록 노광 공정을 수행하는 단계를 포함할 수 있다. A step S305 of forming a photoresist layer on one surface of the substrate is a step formed by spin coating so that a photoresist is formed on a surface of the substrate to a predetermined thickness, and a
포토레지스트층의 일면에 채널층(30) 패턴을 형성하는 단계(S310)는 소성 공정 및 현상 공정을 수행하여 노광된 부분을 제거함으로써, 채널층(30) 패턴을 형성할 수 있다. The step of forming the
MoO3또는 WO3를 증착하는 단계(S315)는 MoO3또는 WO3에 의해 채널층의 패턴이 형성되도록 스퍼터링, 열기상증착법 및 전자빔 기상증착법 중 어느 하나를 선택하여 증착할 수 있으며, 바람직하게는 열기상증착법을 이용하여 WO3를 증착할 수 있다. In the step of depositing MoO 3 or WO 3 (S315), any one of sputtering, thermal evaporation and electron beam vapor deposition may be selected and deposited so as to form a channel layer pattern by MoO 3 or WO 3 , WO 3 can be deposited using thermal evaporation.
기판(10)의 일면에 MoO3또는 WO3를 증착한 후 아세톤에 의해 포토레지스트층을 제거하는 단계(S320)를 수행하여 기판에 MoO3또는 WO3에 의해 형성된 채널층(30) 패턴을 형성할 있다. MoO 3 or WO 3 is deposited on one side of the
다음으로, 화학적 기상 증착법(CVD)을 이용하여 황(sulfur) 또는 셀레늄(selenium)과 같은 칼코지나이드 고체 소스를 기화하여 MoO3또는 WO3이 증착된 기판(10)에 증착하는 단계를 수행할 수 있다.Next, a step of vaporizing a chalcogenide solid source such as sulfur or selenium using chemical vapor deposition (CVD) and depositing MoO 3 or WO 3 on the deposited
화학적 기상 증착법(CVD)을 이용하여, 칼코지나이드 고체 소스를 기화하여 증착하는 단계를 수행하면, 채널층(30)에는 최종적으로 MoS3, MoSe2, WS3 및 WSe2가 형성될 수 있다.MoS 3 , MoSe 2 , WS 3, and WSe 2 may ultimately be formed in the
소스-드레인전극(50)을 형성하는 단계(S400)에서 기판의 일면에 소스-드레인 전극(50) 패턴을 형성하는 단계(S405) 및 포토레지스트층의 일면에 소스-드레인전극(50) 패턴을 형성하는 단계(S410)는 포토마스크에 형성된 소스-드레인전극(50) 패턴의 형태만 상이하고, 채널층(30)을 형성하는 단계와 동일한 공정에 의해 수행될 수 있다. A step S405 of forming a source-
Nb2O5이 증착된 기판에 증착하는 단계(S415)는 Nb2O5을 증착 물질로 이용하는 것 외에 채널층(30)의 제조공정과 동일하에 수행될 수 있으며, 아세톤을 이용하여 포토레지스트층을 제거함으로써(S420) 기판에 Nb2O5의 소스-드레인전극(50)패턴이 형성될 수 있다. Nb 2 O step (S415) to 5 is deposited on the deposition substrate may be carried out in the same manner as the manufacturing process of the
다음으로, 칼코지나이드 고체 소스를 기화하여 Nb2O5이 증착된 기판에 증착하는단계(S500)를 수행하여, 기판의 일면에 NbS2및 NbSe2으로 형성된 소스-드레인전극(50)이 형성될 수 있다. Next, a step of depositing a chalcogenide solid source on a substrate on which Nb 2 O 5 is deposited (S500) is performed to form a source-
칼코지나이드 고체 소스를 기화하여 기판에 증착하는 단계(S500)는, 채널층(30) 패턴 및/또는 소스-드레인 전극(50) 패턴이 형성된 기판을 챔버 내부에 배치하는 단계(S505), 챔버 내부에 아르곤(Ar) 및 수소(H2)가스를 공급하는 단계(S510), 챔버 내부에 황(Sulfur) 또는 셀레늄(Selenium) 고체 소스를 공급하는 단계(S515), 챔버 내부는 100~800 torr 범위의 일정한 압력 하에서 온도를 700℃ 내지 1100℃까지 상승시켜 1시간 내지 2시간 동안 유지하는 단계(S520) 및 아르곤(Ar) 및 수소(H2)가스의 공급을 차단하고 온도를 하강시키는 단계(S525)를 포함할 수 있다.Step S500 of vaporizing the chalcogenide solid source and depositing the chalcogenide solid source on the substrate includes the step of arranging the substrate having the
바람직하게는, 챔버 내부에 아르곤(Ar) 및 수소(H2) 혼합가스를 공급한 상태에서 챔버 내부의 온도를 1시간 40분 내에 1000℃까지 상승시킬 수 있다. Preferably, the argon (Ar) and hydrogen (H 2) Temperature of the inner chamber while supplying a gas mixture within the chamber can be raised to 1000 ℃ within 1 hour and 40 minutes.
또한, 칼코지나이드 고체 소스를 기화시키기 위해 같은 시간 내에 소스히터 온도는 500℃ 상승시키는 것이 바람직하여, 챔버 내 압력은 800 torr를 유지한 상태에서 1시간 동안 공정을 유지시키는 것이 바람직하다. It is also desirable to raise the temperature of the source heater to 500 DEG C within the same time to vaporize the chalcogenide solid source, and it is preferable to maintain the process for 1 hour while maintaining the pressure in the chamber at 800 torr.
챔버 내 일정한 압력은 자동압력 조절기를 통해 유지될 수 있다.A constant pressure in the chamber can be maintained through the automatic pressure regulator.
다만, 본 발명의 일 실시예에 따른 채널층(30)을 형성하는 단계(S300) 및 소스-드레인전극(50)을 형성하는 단계(S400)는 기판의 일면에 금속 산화물 (WO3)의 채널층(30) 패턴을 증착하고, 금속 산화물 (WO3)이 증착된 기판의 일면에 금속 산화물 (Nb2O5)의 소스-드레인 전극(50)패턴를 증착한 후, 칼코지나이드 고체소스를 이용하여 CVD공정을 수행하여 채널층(30), 소스-드레인 전극(50), 채널층(30)과 소스-드레인 전극(50)의 계면에 WSe2, NbSe2, WxNb1-xSe2가 동시에 형성되도록 하는 것이 바람직하다.In the step S300 of forming the
따라서, 본 발명의 일 실시예에 따른 제조 공정은 컨택층(40) 형성을 위한 별도의 공정을 수행하지 않을 수 있으며, 채널층(30)과 소스-드레인 전극(50)의 전구체 물질이 형성된 패턴에 칼코지나이드 고체소스를 이용하여 동일한 조건의 CVD공정을 수행함으로써, 채널층(30)과 소스-드레인 전극(50) 형성을 위한 제조 공정을 간소화 할 수 있다. Thus, the fabrication process according to an embodiment of the present invention may not perform a separate process for forming the
채널층(30) 패턴, 소스-드레인 전극(50)패턴을 형성하는 방법은 광학리소그래피 (photolithography) 공정을 이용하는 방법만 제시하였으나, 메탈 쉐도우 마스크 공정을 이용하여 패턴을 형성할 수도 있다. The method of forming the
도 4는 본 발명의 일 실시예에 따른 채널층(30)의 물성을 나타낸 그래프이다.4 is a graph showing physical properties of the
도 4 의 (A)는 채널층(30)의 수직 구조 (vertical structure) 및 평면 구조(planar structure)의 TEM 이미지 이고, 도 4의 (B)는 라만 스펙트럼 그래프이며, 도 4의 (C) us-visible absorbance 그래프이다. 4 (A) is a TEM image of a vertical structure and a planar structure of a
도 4의 (A) 내지 (C)의 TEM 이미지, 라만 스펙트럼 및 us-visible absorbance 그래프의 peak 분석을 통해 채널층(30)에 텅스텐 디셀레나이드(WSe2)가 형성된 것을 확인할 수 있다.It can be confirmed that tungsten diselenide (WSe 2 ) is formed in the
도 5는 본 발명의 일 실시예에 따른 소스-드레인 전극(50)의 물성을 나타낸 그래프이다.5 is a graph showing the physical properties of the source-
도 5 의 (A)는 소스 - 드레인전극(50)의 수직 구조 (vertical structure) 및 평면 구조(planar structure)의 TEM 이미지 이고, 도 5의 (B)는 라만 스펙트럼 그래프이며, 도 5의 (C)는 니오븀 디셀레나이드(NbSe2) 형성된 물성을 분석하기 위한 홀 측정 그래프이다. 5A is a TEM image of a vertical structure and a planar structure of the source-
도 5 (A) 내지 (B)를 참조하면, 본 발명의 트랜지스터(100)의 제조방법에 의해 니오븀 디셀레나이드(NbSe2)가 형성된 것을 확인할 수 있으며, 도 5 (C)를 참조하면,형성된 니오븀 디셀레나이드(NbSe2)는 (전하이동도,μe=0.6cm2/Vs, 농도 ne= 1.9*1015cm-2, 비저항 ρ=5.2*10-4Ωm) 메이저 캐리어 (major carrier)가 전자(electron)인 것을 확인할 수 있다. 5 (A) to 5 (B), it can be seen that niobium diselenide (NbSe 2 ) is formed by the method of manufacturing the
도 6은 본 발명의 일 실시예에 따른 컨택층(40)의 물성을 나타낸 그래프이다.6 is a graph showing the physical properties of the
도 6의 (A)은 컨택층(40)의 수직 구조 (vertical structure) 및 평면 구조(planar structure)의 TEM 이미지이며, 도 6의 (B)는 XPS 그래프이고, 도 6의 (C)는 라만 스펙트럼 그래프 (Raman spectrum)이다.6A is a TEM image of a vertical structure and a planar structure of the
또한, 도 6의 (D)는 컨택층(40)의 홀(hloe) 측정 그래프, 도 6의 (E)는 모델링 데이타 (modeling data)이고, 도 6의 (F)는 원소의 수직 분포 (verical element profile) 그래프 이고, 도 6의 (G)는 컨택층(40)의 평면 구조의 TEM 이미지이고, 도 6의 (h)는 위치에 따른 각각의 성분의 intensity 변화를 나타낸 그래프이며, 도 6의 (I)는 도 6의 (G) 일부를 확대한 도면이다.6D is a hloe measurement graph of the
도 6의 (F) 내지 도 6의 (I)를 참조하면, 텅스텐 디셀레나이드 (WSe2)와 니오븀 디셀레나이드 (NbSe2)계면에 NbxW1-xSe2의 새로운 합금이 형성된 것을 확인할 수 있다.6 (F) to 6 (I), a new alloy of Nb x W 1 - x Se 2 is formed at the interface between tungsten diselenide (WSe 2 ) and niobium diselenide (NbSe 2 ) Can be confirmed.
더 나아가, 도 6의 (D)를 참조하면, NbxW1-xSe2 의 합금의 전기적 물성(μh=3.1cm2/Vs, nh =2.3*1015 cm-2, ρ=4,32*10-4Ωm ) 을 나타내는 것을 확인할 수 있으며, 도 6의 (E)를 참조하면, 형성된 NbxW1-xSe2 는 페르미 준위(Fermi level) 보다 밸런스 밴드(valence band)가 높게 나타나 p-type 반도체 특성을 나타내는 것을 확인할 수 있다. 즉, NbxW1-xSe2 의 합금, 컨택층(40) 영역에서 메이저 케리어(major carrier 가 홀(hole) 임을 알 수 있으며, 전극층(30) 의 메이저 케리어(major carrier)인 전자(electron) 가 컨택층(40)에서 메이저 케리어(major carrier)가 홀(hole)로 바뀜을 확인할 수 있다. 6 (D), the electrical properties of the alloy of Nb x W 1 - x Se 2 (μ h = 3.1 cm 2 / Vs, n h = 2.3 * 10 15 cm -2 , ρ = 4 , 32 * 10 -4 Ωm) when the to check indicates that, with reference to (E) of Figure 6, the formed Nb x W 1 - x Se 2 Shows that the valence band is higher than the Fermi level, indicating a p-type semiconductor characteristic. That is, it is known that the major carrier is a hole in the
도 7 내지 15는 종래기술과 본 발명의 일 실시예에 따른 트랜지스터의 성능을 비교한 그래프이다. FIGS. 7 to 15 are graphs comparing the performance of the transistor according to an embodiment of the present invention and the conventional art.
종래기술에 따른 트랜지스터와 본 발명의 실시예에 따른 트랜지스터(100)의 채널층(30) 및 소스-드레인 전극(50)의 구성 및 결합관계는 하기의 <표 1>과 같다The
소스-sauce-
드레인drain
전극의 Electrode
결합Combination
소스-sauce-
드레인drain
전극이 The electrode
오버랩 되는Overlapping
부분에 Nb Nb
xx
WW
1One
--
xx
SeSe
2 2
AlloyAlloy
--
junctionjunction
도 7은 본 발명의 일 실시예에 따른 트랜지스터와 종래기술의 트랜지스터의 소스-드레인전극의 I-V 그래프이다.7 is an I-V graph of a source-drain electrode of a transistor according to an embodiment of the present invention and a conventional transistor.
도 7을 참조하면, 채널층(50)과 소스-드레인 전극(30) 물질의 합금으로 형성된 컨택층(40)을 포함하는 트랜지스터(100)의 I-V curve가 symmetry 하게 형성되어, 오믹 접촉 (ohmic contact)하는 것을 확인할 수 있다.7, the IV curve of the
도 8은 종래기술과 본 발명의 일 실시예에 따른 트랜지스터(100)의 접촉 저항을 비교한 그래프이다. 8 is a graph comparing the contact resistance of the
도 8을 참조하면, 각각의 트랜지스터에서 접촉 저항을 비교하면, 비교예 1(MS-junction) 〉 비교예 2 ( 반데르발스 결합) 〉 실험예 ( Nb x W 1 - x Se 2 alloy junction) 순으로 나타나며, 구체적으로 NbSe2을 소스-드레인전극(50)으로 사용한 경우 약 102 KΩ 으로 나타나, 팔라듐(Pd)을 소스-드레인전극(50)으로 사용한 접촉저항 약 105 KΩ 보다 현저히 감소된 것을 확인할 수 있다. Referring to FIG. 8, when the contact resistances of the respective transistors are compared with each other, it is found that the contact resistance of the transistor of Comparative Example 1 (MS-junction)> Comparative Example 2 ( Van der Waals bond)> Experimental Example ( Nb x W 1 - x Se 2 than about 10 5 KΩ contact resistance with the drain electrode 50 - alloy junction) appear in the order, specifically, the source of NbSe 2 - a drain electrode (50) is about 10 2 shown in KΩ, palladium (Pd) source when used in It can be confirmed that it is remarkably reduced.
도 9는 종래기술과 본발명의 일 실시예에 따른 트랜지스터(100)의 on-current를 비교한 그래프이다.9 is a graph comparing on-current of the
도 9를 참조하면, 본 발명의 실시예에 따른 실험예 ( Nb x W 1 - x Se 2 alloy junction) 〉 비교예 2 ( 반데르발스 결합) 〉 비교예 1( MS - junction ) 순으로 나타나 NbxW1 - xSe2 합금이 형성된 트랜지스터의 on-current 값이 가장 높게 나타나는 것을 확인할 수 있다.Referring to FIG. 9, there is shown an experimental example ( Nb x W 1 - x Se 2 alloy junction)> Comparative Example 2 ( Van der Waals bonding)> Comparative Example 1 ( MS - junction ) . Nb x W 1 - x Se 2 The on-current value of the transistor formed with the alloy is the highest.
도 10은 종래기술과 본 발명의 일 실시예에 따른 트랜지스터(100)의 출력 특성(OUT-PUT)을 비교한 그래프이다.10 is a graph comparing the output characteristics (OUT-PUT) of the
도 10을 참조하면, 실험예 ( Nb x W 1 - x Se 2 alloy junction ) 〉 비교예 2 ( 반데르발스 결합) 〉 비교예 1( MS - junction ) 본 발명의 일 실시예에 따른 트랜지스터(100)의 출력 특성이 가장 높은 것을 확인할 수 있다. Referring to FIG. 10, in the experimental example ( Nb x W 1 - x Se 2 alloy junction )> Comparative Example 2 ( Van der Waals bonding)> Comparative Example 1 ( MS - junction ) It can be seen that the output characteristic of the
도 11 내지 15는 종래기술과 본 발명의 일 실시예에 따른 (쇼키 장벽 Schottky barrier)을 확인할 수 있는 그래프이다. FIGS. 11 to 15 are graphs showing the prior art and the Schottky barrier according to an embodiment of the present invention. FIG.
도 11은 드레인 소스 전극의 전압이 0.5 V 일 때, 온도 변화에 따른 각각의 실험예와 비교예의 기울기를 비교하면, 비교예 1( MS - junction ) 〉 비교예 2 ( 반데르발스 결합) 〉 실험예 ( Nb x W 1 - x Se 2 alloy junction ) 으로 나타나 본 발명의 실시예에 따른 쇼키 배리어가 가장 낮음을 확인할 수 있다. When Figure 11 is a 0.5 V voltage on the drain source electrode, as compared to each experimental example and comparative example, the slope as a function of temperature, Comparative Example 1 (MS - junction)> Comparative Example 2 (van der Waals bonds)> experiment Example ( Nb x W 1 - x Se 2 alloy schottky barrier according to the shown junction) embodiment of the present invention may determine the lowest.
마찬가지로, 도 12를 참조하면, 드레인 소스전극의 전압을 변화시켜, 기울기를 비교하여 보면, 실험예(NbxW1-xSe2 alloy junction)에서 기울기가 가장 낮게 나타나 실험예(NbxW1-xSe2 alloy junction)에서 쇼키 배리어가 가장 낮은 것을 확인할 수 있다.Similarly, referring to FIG. 12, when the voltage of the drain-source electrode is changed and the slopes are compared, in Experimental Example (Nb x W 1-x Se 2 alloy junction, which shows the lowest slope in the experimental example (Nb x W 1-x Se 2 alloy junction).
도 13 내지 도 15는 비교예 1, 비교예2 및 실험예에 따른 쇼키 장벽(Schottky barrier)을 확인할 수 있는 그래프로 Pd 와 WSe2 간의 장벽 높이가 가장 높으며, WSe2 와 NbSe2 간 반데르 발스 결합, WSe2 와 NbSe2 간 alloy junction 결합 순으로 높은 것으로 나타났다. 13 to 15 are graphs showing Schottky barriers according to Comparative Example 1, Comparative Example 2 and Experimental Example, wherein the barrier height between Pd and WSe 2 is the highest, Between WSe 2 and NbSe 2 van der Waals bond, between WSe 2 and NbSe 2 were higher in alloy junction coupled in order.
WSe2 와 NbSe2 간 alloy junction 결합에 의한 실험예는 합금(NbxW1 - xSe2)에 의한 터널링 작용으로 인해 쇼키 장벽(Schottky barrier)이 거의 나타나지 않은 것을 확인할 수 있다.Experimental examples of alloying junctions between WSe 2 and NbSe 2 show that the Schottky barrier hardly appears due to the tunneling action of the alloy (Nb x W 1 - x Se 2 ).
따라서, WSe2 와 NbSe2 에 형성된 합금(NbxW1 - xSe2)에 의해 컨택 저항이 가장 낮게 나타나는 것을 확인할 수 있어, 본 발명의 일 실시예에 따른 채널층(30)과 소스-드레인 전극(50)은 오믹 접합된 컨택층(40)이 형성된 것을 확인할 수 있다. Thus, WSe 2 and NbSe 2 The
상기 검토한 바와 같이 본 발명의 일 실시예에 따른 트랜지스터(100)는 채널층(30)의 일면에 소스-드레인전극(50)을 형성하는 과정에서 계면인 컨택층(40)에 NbxW1-xSe2의 합금이 생성됨으로써, 버퍼층을 삽입하거나 도핑하는 별도의 공정 없이 오믹 접합의 컨택층(40)을 형성할 수 있다. As described above, the
컨택층(40)에 형성된 합금 (NbxW1-xSe2) 이 트랜지스터의 금속과 반도체 사이의 접촉저항을 현저하게 낮추는 역할을 수행함으로써, 별도의 오믹 접합을 위한 공정을 요구하지 않기 때문이다.The alloy (Nb x W 1 - x Se 2 ) formed in the
결과적으로, 합금 (NbxW1-xSe2)이 형성된 컨택층(40)을 적용한 트랜지스터(100)는 on-current 특성 및 out-put 특성이 우수하여 종래의 트랜지스터 보다 성능이 개선된 것을 확인할 수 있다.As a result, the
더 나아가, 합금 (NbxW1-xSe2)이 형성된 컨택층(40)을 적용한 트랜지스터(100)는 MoS3, MoSe2, WS3, WSe2, NbS2 및 NbSe2와 같은 2차원 재료를 이용함으로써 초소형, 초경량의 플렉서블, 웨어러블 소자에 적용하기에 보다 용이한 효과가 있다.Furthermore, the alloy-two-dimensional material, such as (Nb x W 1 x Se 2), transistor 100 is applied to the formed
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. As described above, the present invention has been described with reference to particular embodiments, such as specific elements, and specific embodiments and drawings. However, it should be understood that the present invention is not limited to the above- And various modifications and changes may be made thereto by those skilled in the art to which the present invention pertains.
따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.
Accordingly, the spirit of the present invention should not be construed as being limited to the embodiments described, and all the equivalents or equivalents of the claims, as well as the appended claims, fall within the scope of the present invention .
100: 트랜지스터
10: 백게이트
20: 절연층
30: 채널층
40: 컨택층
50: 소스-드레인전극100: transistor
10: back gate
20: Insulation layer
30: channel layer
40: contact layer
50: source-drain electrode
Claims (14)
상기 백게이트의 일면에 구비된 게이트 절연층;
상기 게이트 절연층의 일면에 반도체성 이차원 전이금속 디칼코지나이드계 화합물이 증착되어 형성되는 채널층;
상기 채널층의 일면에 금속성 이차원 전이금속 디칼코지나이드계 화합물이 증착되어 각각 형성되는 소스-드레인전극; 및
상기 채널층과 상기 소스-드레인전극의 계면에 상기 반도체성 이차원 전이금속 디칼코지나이드계 화합물 및 상기 금속성 이차원 전이금속 디칼코지나이드계 화합물의 합금이 형성되어 오믹 접합이 이루어지는 컨택층;을 포함하는 트랜지스터.
Back gate;
A gate insulating layer provided on one surface of the back gate;
A channel layer formed on one surface of the gate insulating layer by depositing a semiconducting two-dimensional transition metal decalcogenide compound;
A source-drain electrode formed on one surface of the channel layer by depositing a metal-based two-dimensional transition metal decalcogenide compound; And
And a contact layer formed on the interface between the channel layer and the source-drain electrode, wherein an ohmic junction is formed by forming an alloy of the semiconducting two-dimensional transition metal dicalcium cyanide compound and the metallic two-dimensional transition metal dicalcium cyanide compound at an interface between the channel layer and the source- .
상기 반도체성 이차원 전이금속 디칼코지나이드계 화합물은
MoS2, MoSe2, WS2 및 WSe2 중 어느 하나가 선택되는, 트랜지스터.
The method according to claim 1,
The semiconducting two-dimensional transition metal dicocosanide compound
MoS 2 , MoSe 2 , WS 2 and WSe 2 / RTI > is selected.
상기 금속성 2차원 전이금속 디칼코지나이드계 화합물은 NbS2 및 NbSe2 중 어느 하나가 선택되는, 트랜지스터.
The method according to claim 1,
Wherein the metallic two-dimensional transition metal decalcogenide compound is selected from among NbS 2 and NbSe 2 .
게이트 절연층(20)은 SiO2, Al2O3, HfO2 , Ta2O5 중 어느 하나가 선택되는, 트랜지스터.
The method according to claim 1,
Wherein the gate insulating layer (20) is selected from SiO 2 , Al 2 O 3 , HfO 2 , and Ta 2 O 5 .
상기 컨택층에 형성되는 합금은 NbxW1 - xSe2 인, 트랜지스터.
The method according to claim 1,
The alloy formed in the contact layer is preferably Nb x W 1 - x Se 2 sign, transistor.
상기 채널층의 두께는 1nm 내지 5nm 인, 트랜지스터.
The method according to claim 1,
Wherein the channel layer has a thickness of 1 nm to 5 nm.
상기 소스-드레인 전극의 두께는 3nm 내지 10nm 인, 트랜지스터.
The method according to claim 1,
And the source-drain electrode has a thickness of 3 nm to 10 nm.
게이트 절연층을 형성하는 단계;
상기 게이트 절연층의 일면에 반도체성 2차원 전이금속 디칼코지나이드계 화합물이 증착하여 채널층을 형성하는 단계; 및
상기 채널층과 오믹 접합을 형성하도록 상기 채널층의 일면에 금속성 2차원 전이금속 디칼코지나이드계 화합물을 증착하여 한쌍의 소스-드레인 전극을 형성하는 단계;를 포함하는, 트랜지스터의 제조방법.
Preparing a back gate;
Forming a gate insulating layer;
Forming a channel layer by depositing a semiconducting two-dimensional transition metal decalcogenide compound on one surface of the gate insulating layer; And
Depositing a metal two-dimensional transition metal decalcogenide compound on one surface of the channel layer to form an ohmic contact with the channel layer to form a pair of source-drain electrodes.
상기 채널층을 형성하는 단계는,
상기 기판의 일면에 포토레지스트층을 형성하는 단계;
상기 포토레지스트층의 일면에 채널층 패턴을 형성하는 단계;
상기 채널층 패턴이 상기 기판의 일면에 형성되도록 스퍼터링, 열기상증착법 및 전자빔 기상증착법 중 어느 하나를 선택하여 상기 기판의 일면에 MoO3 또는 WO3를 증착하는 단계;
상기 포토레지스트층을 제거하는 단계; 및
칼코지나이드 고체 소스를 기화하여 상기 MoO3 또는 WO3이 증착된 상기 기판의 일면에 증착하는 단계;를 포함하는 트랜지스터의 제조방법.
9. The method of claim 8,
Wherein forming the channel layer comprises:
Forming a photoresist layer on one side of the substrate;
Forming a channel layer pattern on one surface of the photoresist layer;
Depositing MoO 3 or WO 3 on one surface of the substrate by selecting one of sputtering, thermal evaporation and electron beam vapor deposition so that the channel layer pattern is formed on one surface of the substrate;
Removing the photoresist layer; And
Vaporizing a chalcogenide solid source to deposit on the one side of the substrate on which the MoO 3 or WO 3 has been deposited.
상기 소스-드레인 전극을 형성하는 단계는
상기 기판의 일면에 포토레지스트층을 형성하는 단계;
상기 포토레지스트층의 일면에 소스-드레인 전극 패턴을 형성하는 단계;
상기 소스-드레인 전극 패턴이 상기 기판의 일면에 형성되도록 스퍼터링, 열기상증착법 및 전자빔 기상증착법 중 어느 하나를 선택하여 상기 기판의 일면에 MoO3 또는 Nb2O5를 증착하는 단계;
상기 포토레지스트층을 제거하는 단계; 및
칼코지나이드 고체 소스를 기화하여 상기 Nb2O5이 증착된 상기 기판에 증착하는 단계;를 포함하는 트랜지스터의 제조방법.
9. The method of claim 8,
The step of forming the source-drain electrode
Forming a photoresist layer on one side of the substrate;
Forming a source-drain electrode pattern on one surface of the photoresist layer;
Depositing MoO 3 or Nb 2 O 5 on one surface of the substrate by selecting one of sputtering, thermal evaporation, and electron beam vapor deposition so that the source-drain electrode pattern is formed on one surface of the substrate;
Removing the photoresist layer; And
A chalcogenide solid source is vaporized and the Nb 2 O 5 is deposited And depositing on the substrate.
칼코지나이드 고체 소스를 기화하여 상기 기판에 증착하는 단계는,
상기 채널층 패턴 또는 상기 소스-드레인 전극 패턴이 형성된 기판을 CVD 장치 챔버 내부에 배치하는 단계;
상기 챔버 내부에 아르곤(Ar) 및 수소(H2) 가스를 공급하는 단계;
상기 챔버 내부에 황(Sulfur) 또는 셀레늄(Selenium) 고체 소스를 공급하는 단계;
상기 챔버 내부는 일정한 압력을 유지하고, 1시간 내지 2시간 내에 일정한 온도범위로 상승시키는 단계;
상기 챔버 내부는 일정한 압력 및 일정한 온도범위에서 50분 내지 70분 동안 유지하는 단계;
상기 CVD 장치의 소스히터는 1시간 내지 2시간 내에 일정한 온도범위로 상승시키는 단계; 및
상기 아르곤(Ar) 및 수소(H2) 가스의 공급을 차단하고 온도를 하강시키는 단계;를 포함하는, 트랜지스터의 제조방법.
11. The method according to claim 9 or 10,
The step of vaporizing and depositing a chalcogenide solid source onto the substrate comprises:
Disposing a substrate on which the channel layer pattern or the source-drain electrode pattern is formed, inside a CVD apparatus chamber;
Supplying argon (Ar) and hydrogen (H 2 ) gas into the chamber;
Supplying a sulfur or selenium solid source into the chamber;
Maintaining the inside of the chamber at a constant pressure and rising to a constant temperature range within 1 to 2 hours;
Maintaining the chamber interior at a constant pressure and a constant temperature range for 50 to 70 minutes;
Raising the source heater of the CVD apparatus to a constant temperature range within 1 hour to 2 hours; And
And stopping supply of the argon (Ar) and hydrogen (H 2 ) gas and lowering the temperature.
상기 챔버 내부의 일정한 압력은 100 내지 800 torr 범위 내에서 설정되는, 트랜지스터의 제조방법.
12. The method of claim 11,
Wherein a constant pressure in the chamber is set within a range of 100 to 800 torr.
상기 챔버의 일정한 온도는 700℃ 내지 1100℃ 범위에서 설정되는, 트랜지스터의 제조방법.
12. The method of claim 11,
Wherein a constant temperature of the chamber is set in the range of 700 占 폚 to 1100 占 폚.
상기 소스히터의 일정한 온도는 200℃ 내지 500℃ 범위에서 설정되는, 트랜지스터의 제조방법.
12. The method of claim 11,
Wherein a constant temperature of the source heater is set in a range of 200 ° C to 500 ° C.
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