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KR20160093390A - 반도체 디바이스 및 그 제조 방법 - Google Patents

반도체 디바이스 및 그 제조 방법 Download PDF

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KR20160093390A
KR20160093390A KR1020150014328A KR20150014328A KR20160093390A KR 20160093390 A KR20160093390 A KR 20160093390A KR 1020150014328 A KR1020150014328 A KR 1020150014328A KR 20150014328 A KR20150014328 A KR 20150014328A KR 20160093390 A KR20160093390 A KR 20160093390A
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KR
South Korea
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wiring layer
layer
semiconductor die
carrier substrate
forming
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KR1020150014328A
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김재윤
문현일
김진영
강대병
Original Assignee
앰코 테크놀로지 코리아 주식회사
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Publication date
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Priority to TW107116640A priority patent/TWI705525B/zh
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Abstract

본 발명은 반도체 다이 내장이 가능하며 내장된 반도체 다이와 근접한 위치에서 다른 컴포넌트와 3차원 연결이 가능하며, 동시에 내장되는 반도체 다이를 열방출 패드에 안착시킬수 있는 구조 구현이 가능하고, 배선층을 이용해 선택적 차폐 구현이 가능한 반도체 디바이스 및 그 제조 방법을 제공한다.

Description

반도체 디바이스 및 그 제조 방법{Semiconductor Device And Fabricating Method Thereof}
본 발명은 반도체 다이 내장이 가능하며 내장된 반도체 다이와 근접한 위치에서 다른 컴포넌트와 3차원 연결이 가능하며, 동시에 내장되는 반도체 다이를 열방출 패드에 안착시킬수 있는 구조 구현이 가능하고, 배선층을 이용해 선택적 차폐 구현이 가능한 반도체 디바이스 및 그 제조 방법을 제공한다.
현재 제품의 경박단소화 경향에 의해 제품에 들어가는 반도체 디바이스 역시 그 기능은 증가하고 크기는 작아질 것이 요구되고 있다. 이러한 요구를 만족시키기 위해 여러 반도체 디바이스의 패키징 기술이 개발되어 왔다.
그리고 이러한 요구에 따라, 반도체 디바이스를 다수개 3차원 적층하여 형성되는 3차원 반도체 디바이스 패키지 스택 구조가 연구 개발되고 있다. 그런데, 이러한 3차원 반도체 디바이스 패키지 스택 구조는 상부와 하부에 위치하는 반도체 디바이스간 전기적 연결에 있어서, 연결될 수 있는 입력/출력 단자 수나 연결 경로 거리가 중요하다.
한편, 반도체 다이로부터 발생하는 열을 효과적으로 방열처리하는 요구가 지속으로 증가할 것으로 예상되며, 반도체 디바이스 동작의 신뢰성을 확보를 위해 전자파나 외부로부터의 서지에 대한 차폐 기술도 요구되고 있다.
본 발명은 반도체 다이 내장이 가능하며 내장된 반도체 다이와 근접한 위치에 다른 컴포넌트를 3차원 실장하여 내장된 반도체 다이와 다른 컴포넌트 간의 3차원 연결이 가능하며, 동시에 내장된 반도체 다이를 열방출 패드에 안착시킬 수 있는 구조 구현이 가능하고, 배선층을 이용해 선택적 차폐구현이 가능한 반도체 디바이스 및 그 제조 방법을 제공한다.
본 발명에 따른 반도체 디바이스는 제 1 방향으로 배열되고 금속으로 형성된 제 1 배선층; 상기 제 1 배선층의 상부에 안착된 반도체 다이; 상기 반도체 다이를 감싸도록 형성된 절연층; 및 상기 절연층을 상기 제 1 방향에 수직한 제 2 방향으로 관통하여 상기 제 1 배선층 및 상기 반도체 다이 중 적어도 하나와 전기적으로 연결된 제 2 배선층을 포함할 수 있다.
여기서, 상기 제 1 배선층의 하부 또는 제 2 배선층의 상부에 형성되어 상기 제 1 배선층 또는 제 2 배선층을 감싸되 일부 영역을 노출시키는 패시배이션층을 더 포함할 수 있다.
그리고 상기 제 1 배선층 및 제 2 배선층은 금속 재질로 형성될 수 있다.
또한, 상기 절연층은 ABF(Ajinomoto Build-up Film), 폴리이미드(PolyImide, PI), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), BT(BismaleimideTriazine), 페놀 수지(phenolic resin) 중에서 선택된 적어도 어느 하나를 통해 형성될 수 있다.
또한, 상기 제 2 배선층의 상부에 형성된 컴포넌트를 더 포함할 수 있다.
또한, 상기 컴포넌트는 상기 반도체 다이와 상기 제 2 배선층을 통해 전기적으로 연결될 수 있다.
더불어, 본 발명에 따른 반도체 디바이스의 제조 방법은 캐리어 기판을 구비하는 단계; 상기 캐리어 기판에 시드층을 형성하는 단계; 상기 시드층을 이용한 전해 도금을 통해 제 1 배선층을 형성하는 단계; 상기 제 1 배선층의 패드에 반도체 다이를 안착하는 단계; 상기 반도체 다이를 감싸도록 절연층을 형성하는 단계; 상기 절연층 표면에서 반도체 다이 본드 패드나 제 1 배선층까지 비아홀을 형성하는 단계; 상기 비아홀의 벽이나 내부를 충진하며 제 2 배선층을 형성하는 단계; 및 상기 캐리어 기판을 제거하는 단계를 포함할 수 있다.
여기서, 상기 캐리어 기판은 스테인레스 스틸로 형성될 수 있다.
그리고 상기 시드층은 상기 캐리어 기판의 표면에 금속을 도금 하여 형성될 수 있다.
또한, 상기 절연층은 ABF(Ajinomoto Build-up Film), 폴리이미드(PolyImide, PI), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), BT(BismaleimideTriazine), 페놀 수지(phenolic resin) 중에서 선택된 적어도 어느 하나를 통해 형성될 수 있다.
또한, 상기 절연층을 형성하는 단계와 상기 비아홀을 형성하는 단계의 사이에는 상기 절연층의 상면에 상부 커버층을 형성하는 단계가 더 이루어질 수 있다. 또한, 상기 상부 커버층은 구리 금속 포일이나 무전해 구리 도금을 통해 형성될 수 있다.
또한, 상기 캐리어 기판을 제거하는 단계는 상기 캐리어 기판을 식각을 통해 제거시키는 것일 수 있다.
더불어, 본 발명에 따른 반도체 디바이스의 제조 방법은 상부에 금속 포일이 형성된 캐리어 기판을 구비하는 단계; 상기 금속 포일을 이용한 전해 도금을 통해 제 1 배선층을 형성하는 단계; 상기 캐리어 기판에 반도체 다이를 형성하는 단계; 상기 반도체 다이를 감싸도록 절연층을 형성하는 단계; 상기 절연층 표면에서 반도체 다이 본드 패드나 제 1 배선층까지 비아홀을 형성하는 단계; 상기 비아홀의 벽이나 내부를 충진하며 제 2 배선층을 형성하는 단계; 및 상기 캐리어 기판을 제거하는 단계를 포함할 수 있다.
여기서, 상기 금속 포일은 구리 포일을 통해 형성되고, 상기 금속 포일의 적어도 일부에 접착제를 도포하여 상기 캐리어 기판에 접착될 수 있다.
그리고 상기 금속 포일은 구리 포일로 구성되고, 상기 캐리어 기판은 CCL(Copper clad laminate) 구조로 형성될 수 있다.
또한, 상기 절연층은 ABF(Ajinomoto Build-up Film), 폴리이미드(PolyImide, PI), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), BT(BismaleimideTriazine), 페놀 수지(phenolic resin) 중에서 선택된 적어도 어느 하나를 통해 형성될 수 있다.
또한, 상기 절연층을 형성하는 단계와 상기 비아홀을 형성하는 단계의 사이에는 상기 절연층의 상면에 상부 커버층을 형성하는 단계가 더 이루어질 수 있다.
또한, 상기 상부 커버층은 구리 금속 포일이나 무전해 구리 도금을 통해 형성될 수 있다.
또한, 상기 캐리어 기판을 제거하는 단계는 상기 캐리어 기판과 금속 포일의 사이에 노치를 형성하여 상기 캐리어 기판을 제거시키는 것일 수 있다.
본 발명에 의한 반도체 디바이스 및 그 제조 방법은 장방형 또는 정방형의 플레이트 또는 스트립 형상의 캐리어 기판을 통해 다수의 반도체 다이들와 배선층의 연결을 전기 도금을 통해 한번에 수행하여 제조 공정을 단순화시키고 제조 시간을 줄일 수 있고, 배선층을 이용하여 내장된 반도체 다이와 근접한 위치에 컴포넌트를 3차원적으로 연결시킬 수 있어 내장된 반도체 다이와 컴포넌트의 3차원 연결시 그 전기적 경로의 길이를 줄일 수 있는 장점이 있다. 또한, 동시에 내장된 반도체 다이를 열방출 패드에 안착시킬 수 있는 구조 구현이 가능하고, 배선층을 이용해 선택적 차폐 구현이 가능한 반도체 디바이스 및 그 제조 방법을 제공한다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스의 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 다바이스의 단면도이다.
도 3a 내지 도 3k는 본 발명의 일 실시예에 따른 반도체 디바이스의 일 제조 방법을 설명하기 위한 도면이다.
도 4a 내지 도 4h는 본 발명의 일 실시예에 따른 반도체 디바이스의 다른 제조 방법을 설명하기 위한 도면이다.
본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스의 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 제 1 배선층(110), 상기 제 1 배선층(110)에 형성된 반도체 다이(120), 상기 제 1 배선층(110)의 상부에 상기 반도체 다이(120)를 감싸도록 형성된 절연층(130), 상기 절연층(130)을 관통하여 형성된 제 2 배선층(140), 상기 제 1 배선층(110) 및 제 2 배선층(130)의 패턴을 노출시키는 패시배이션층(150), 상기 제 2 배선층(140)에 결합된 컴포넌트(160)를 포함한다. 또한, 상기 컴포넌트(160)를 감싸는 인캡슐런트(170)를 더 포함할 수 있다.
상기 제 1 배선층(110)은 본 발명의 일 실시예에 따른 반도체 디바이스(100)가 외부 회로 등에 연결되기 위한 패턴을 형성한다. 상기 제 1 배선층(110)은 구리(Cu)와 같은 금속 재질로 형성될 수 있으며, 패턴된 단일층으로 구성된다.
또한, 상기 제 1 배선층(110)이 하부로 노출된 영역을 통해 외부 회로와 연결되기 위한 랜드 구조가 형성될 수 있다. 보다 구체적으로, 상기 패시배이션(150)에 의해 상기 제 1 배선층(110)의 일부 영역만 하면이 노출되며, 상기 노출된 영역은 솔더 등의 구성을 통해 외부 회로와 연결될 수 있다.
그리고 상기 제 1 배선층(110)의 랜드는 상기 반도체 다이(120)에 비해 수평 방향에서 연장된 구조를 갖는다. 따라서, 상기 제 1 배선층(110)은 상기 반도체 다이(120)의 본드 패드(121)에 비해 연장된 입출력 단자를 제공하여, 팬 아웃 구조(fan-out structure)를 제공할 수 있다.
상기 반도체 다이(120)는 별도의 접착제 또는 다이 어태치 필름으로 구성된 접착 부재(120a)를 통해 상기 제 1 배선층(110)의 상부 패드에 부착된다. 상기 반도체 다이(120)에서 발생하는 열은 상기 제 1 배선층(110)의 반도체 다이가 부착된 패드를 통해 외부로 용이하게 전달될 수 있다. 즉, 이렇게 반도체 다이(120)가 부착된 상기 제 1 배선층(110)의 패드는 열방출 패드의 역할을 할 수 있다. 또한, 이를 위해, 상기 접착 부재(120a)는 열 전도성 필름으로 형성될 수 있다. 또한, 상기 반도체 다이(120)는 상기 제 1 배선층(110)을 통해 그라운드 신호를 인가받는 것도 가능하다. 상기 그라운드 신호가 상기 반도체 다이(120)에 전달되면, 상기 반도체 다이(120)는 전기적으로 안정된 동작을 수행할 수 있다.
상기 반도체 다이(120)는 일면에 복수개의 본드 패드(121)를 포함한다. 상기 반도체 다이(130)는 상기 본드 패드(121)가 상측을 향하도록 위치하며, 상기 본드 패드(121)는 상기 제 2 배선층(140)과 전기적으로 연결된다. 따라서, 상기 제 2 배선층(140) 뿐만 아니라 상기 배선층(140)과 연결된 컴포넌트(160)와 전기적으로 연결되어, 전기적 신호가 입출력될 수 있다. 또한, 상기 반도체 다이(120)의 본드 패드(121)에 근접한 위치에 상기 컴포넌트(160)를 3차원 실장 연결시키면 상기 반도체 다이(120)와 컴포너트의 전기적 연결 경로 길이를 줄일 수 있기 때문에, 상호간 전기적 신호의 입출력시 저항을 줄일 수 있다.
상기 절연층(130)은 상기 제 1 배선층(110)의 상부에 형성되며, 상기 반도체 다이(120)를 커버하도록 형성된다. 상기 절연층(130)은 인쇄 회로 기판(Printed Circiuit Board, PCB)의 제조에 통상적으로 사용되는 ABF(Ajinomoto Build-up Film)를 통해 형성될 수 있다. 또한, 선택에 따라, 상기 제 1 절연층(140)은 폴리이미드(PolyImide, PI), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), BT(BismaleimideTriazine), 페놀 수지(phenolic resin) 등으로 구성될 수도 있으나, 상기 재질로 본 발명의 내용을 한정하는 것은 아니다.
상기 제 2 배선층(140)은 상기 절연층(130)의 상부에 형성되며, 상기 제 1 배선층(110) 또는 상기 반도체 다이(120)와 도전성 비아(Via)를 통해 전기적으로 연결된다. 상기 제 2 배선층(140)은 상기 상기 절연층(130)을 수직 방향에서 관통하는 도전성 비아(141)와 상기 절연층(130)의 상면을 따라 연장되어 형성된 재배선부(142)를 포함한다.
상기 도전성 비아(141)는 상기 절연층(130)의 내부에 대해 상면으로부터 레이저 가공 등의 방법으로 비아홀을 형성하고 난 뒤, 비아홀 벽이나 내부를 구리(Cu)와 같은 도전성 재질을 도금 공법으로 충진함으로써 형성될 수 있다. 상기 도전성 비아(141)는 상기 제 1 배선층(110)의 일부 영역과 접촉하거나, 상기 반도체 다이(120)의 본드 패드(121)에 접촉하도록 형성됨으로써, 상기 구성들의 전기적 경로를 형성한다.
상기 재배선부(142)는 상기 절연층(130)을 따라 연장되는 패턴으로 형성된다. 상기 재배선부(142)는 상기 도전성 비아(141)와 동시에 일체로 형성될 수 있다. 따라서, 상기 도전성 비아(141)를 통해 전달된 상기 제 1 배선층(110) 또는 반도체 다이(120)의 본드 패드(121)로부터의 전기적 신호들은 상기 재배선부(142)를 따라 외부 회로 또는 상기 컴포넌트(160)에 전달될 수 있다.
상기 패시배이션층(150)은 상기 제 1 배선층(110)의 하면에 형성된 제 1 패시배이션층(151) 및 상기 제 2 배선층(140)의 상면을 따라 형성된 제 2 패시배이션층(152)을 포함할 수 있다. 상기 패시배이션층(150)은 통상의 솔더마스크와 같은 재질로 형성될 수 있으나, 상기 재질로 본 발명의 내용을 한정하는 것은 아니다.
상기 제 1 패시배이션층(151)은 상기 제 1 배선층(110)을 감싸되 일부만 노출시켜서 상기 제 1 배선층(110)에 랜드 구조를 형성한다.
또한, 상기 제 2 패시배이션층(152)은 상기 제 2 배선층(140)의 재배선부(142)를 감싸되 역시 일부만 노출시켜서 상기 컴포넌트(160)와 연결될 수 있도록 경로를 제공한다.
상기 제 1 배선층(110) 또는 상기 제 2 배선층(140)에 보드 실장을 위한 랜드 형성이나 솔더볼 부착이 되는데, 상기 제 2 배선층(140)에 보드 실장을 위한 랜드 형성나 솔더볼 부착이 되는 경우, 상기 제 1 배선층(110)은 차폐막(선택적 영역의 차폐막도 가능) 역할로도 사용될 수 있다.
상기 컴포넌트(160)는 반도체 다이, 능동 또는 수동 소자(예를 들어 Integrated Passive Device, IPD)의 형태로 구비될 수 있다. 상기 컴포넌트(160)는 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 다양한 기능을 수행하기 위해 구성되며, 도면에서는 상기 절연층(130)의 상부에 형성된 구성만 도시되어 있으나, 필요에 따라 상기 절연층(130)의 내부에 위치할 수도 있다. 특히, 상기 컴포넌트(160)가 IPD로 구성된 경우, 두께가 약 50[um] 이하로 얇게 형성될 수 있기 때문에 상기 절연층(130)의 내부에 위치하여도 반도체 디바이스(100)의 두께를 크게 증가시키지 않는 장점이 있다.
상기 컴포넌트(160)는 단자(161)를 통해 상기 제 2 배선층(140)의 재배선부(142)와 전기적으로 연결된다. 따라서, 상기 컴포넌트(160)는 상기 반도체 다이(120) 또는 외부 회로와 전기적으로 연결될 수 있다. 또한, 반도체 다이(120)의 본드 패드(121)에 근접하게 상기 컴포넌트(160)의 단자(161)를 배열시켜서 3차원적 전기 연결을 시킬 수 있기 때문에, 연결 경로를 줄일 수 있어서 전기적 신호의 전달이 용이할 수 있다.
상기 인캡슐런트(170)는 상기 컴포넌트(160)를 감싸도록 형성되며, 상기 제 2 패시배이션층(152)의 상부에 형성된다. 상기 인캡슐런트(170)는 상기 컴포넌트(160)를 포함한 반도체 디바이스(110)의 구성들을 외부 환경으로부터 보호하도록 형성된다. 다만, 상기 인캡슐런트(170)는 방열을 위해 상기 컴포넌트(160)의 상면을 노출시키도록 형성되는 것도 가능하다.
이하에서는 본 발명의 다른 실시예에 따른 반도체 디바이스의 구성을 설명하도록 한다.
도 2는 본 발명의 다른 실시예에 따른 반도체 다바이스의 단면도이다.
도 2를 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 제 1 배선층(110), 반도체 다이(120), 절연층(130), 제 2 배선층(140), 패시배이션층(150), 컴포넌트(160), 인캡슐런트(170), 상기 제 1 배선층(110)에 형성된 솔더볼(280)을 더 포함할 수 있다. 앞서 설명한 실시예와 동일한 구성 및 작용을 갖는 부분에 대해서는 동일한 도면부호를 붙였으며, 이하에서는 앞선 실시예와 차이점을 위주로 설명하도록 한다.
상기 솔더볼(280)은 상기 제 1 배선층(110)의 하면을 통해 노출된 랜드에 결합된다. 상기 랜드와 상기 솔더볼(280)의 사이에는 추가적으로 언더 범프 메탈(Under Bump Metal, UBM)이 더 형성되는 것도 가능하다. 상기 솔더볼은 주석 및 납의 합금으로서 형성될 수 있으나, 상기 솔더볼(280)의 재질로서 본 발명의 내용을 한정하는 것은 아니다. 상기 솔더볼(280)은 상기 외부 회로와 결합을 용이하게 수행되도록 하는 역할을 수행할 수 있다.
이하에서는 본 발명의 일 실시예에 따른 반도체 디바이스의 일 제조 방법을 설명하도록 한다.
도 3a 내지 도 3k는 본 발명의 일 실시예에 따른 반도체 디바이스의 일 제조 방법을 설명하기 위한 도면이다.
먼저, 도 3a를 참조하면, 캐리어 기판(10)을 구비하는 단계가 이루어진다. 상기 캐리어 기판(10)은 스테인리스 스틸 재질로 형성될 수 있으며, 장방형/정방형의 패널 또는 일 방향으로 길게 형성된 스트립 형상을 가질 수 있다. 상기 캐리어 기판(10)의 구조를 통해, 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법은 동시에 다수개가 이루어질 수 있기 때문에, 제조 공정을 단순화하고 시간을 단축할 수 있다.
여기서, 상기 캐리어 기판(10)은 50[um] 내지 300[um]의 두께로 형성될 수 있다. 상기 캐리어 기판(10)의 두께가 50[um] 이상인 경우 후속 공정에 필요한 강성을 제공할 수 있다. 또한, 상기 캐리어 기판(10)의 두께가 300[um] 이하인 경우 후속 공정에서 상기 캐리어 기판(10)을 제거가 가능하다.
도 3b를 참조하면, 상기 캐리어 기판(10)의 상하면에 시드층(20, 21)을 형성하는 단계가 이루어진다. 상기 시드층(20, 21)은 구리(Cu) 도금 등으로 형성될 수 있다. 또한, 상기 시드층(20, 21)은 후속 공정에서 이루어지는 전해 도금의 시드로서 작용할 수 있다.
도 3c를 참조하면, 상기 시드층(20, 21)의 상면에 제 1 배선층(110)을 형성하는 단계가 이루어진다. 상기 제 1 배선층(110)은 상기 시드층(10)과 동일한 재질로서 형성될 수 있으며, 상기 시드층(20, 21)의 상면에 패턴된 드라이 필름(dry film)을 도포한 이후, 전해 도금을 수행하는 방법으로 이루어질 수 있다. 이 경우, 상기 필름에 의해 감싸진 영역에는 전해 도금이 수행되지 않고, 상기 필름의 패턴에 의해 노출된 영역에만 도금이 수행되어 제 1 배선층(110)이 형성될 수 있다.
도 3d를 참조하면, 상기 제 1 배선층(110)의 상부에 반도체 다이(120)를 실장하는 단계가 이루어진다. 상기 반도체 다이(120)는 접착 부재(120a)를 통해 상기 제 1 배선층(110)의 일 영역에 접착될 수 있다. 여기서, 상기 접착 부재(120a)는 별도의 접착제 또는 다이 어태치 필름으로 형성될 수 있고, 필요에 따라 열 전도성 필름으로 구비될 수 있다.
도 3e를 참조하면, 상기 반도체 다이(120)를 감싸도록 상기 제 1 배선층(110)의 상부에 절연층(130)을 형성하는 단계가 이루어진다. 상기 절연층(130)은 최소 상기 반도체 다이(120)의 두께 이상으로 구비되며, 인쇄 회로 기판(Printed Circiuit Board, PCB)의 제조에 통상적으로 사용되는 ABF(Ajinomoto Build-up Film)를 통해 형성될 수 있다. 또한, 선택에 따라, 상기 제 1 절연층(140)은 폴리이미드(PolyImide, PI), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), BT(BismaleimideTriazine), 페놀 수지(phenolic resin) 등으로 구성될 수 있다.
또한, 상기 절연층(130)의 상면에는 다시 상부 커버층(30)이 더 형성될 수 있다. 상기 상부 커버층(30)은 구리 포일이나 무전해 구리 도금을 통해 형성될 수 있다. 이러한 상기 상부 커버층(30)은 제 2 배선층(140) 형성을 위한 시드층으로 사용된다. 또한, 후술할 바와 같이 상기 제 2 배선층(140)을 형성하는 마지막 단계에서 상기 상부 커버층을 식각을 통해 제거하는 단계가 더 이루어질 수 있다. 상기 상부 커버층(30)은 2[um] 이하의 두께로 형성될 수 있다. 상기 상부 커버층(30)이 2[um] 이하로 형성되는 경우 최종 구조를 위해 상기 상부 커버층(30)을 제거하는 공정이 간소화될 수 있다.
도 3f를 참조하면, 상기 절연층(130)의 상부로부터 비아홀(130a)을 형성하는 단계가 이루어진다. 상기 비아홀(130a)을 레이저 드릴(laser drill)과 같은 방법으로 형성될 수 있다. 또한, 상기 비아홀(130a)의 형성 이후, 상기 비아홀(130a)을 세정하는 공정이 추가적으로 이루어질 수 있다.
도 3g를 참조하면, 상기 절연층(130)및 상부 커버층(30)의 상부로부터 무전해 도금과 전해 도금을 수행하여 제 2 배선층(140)을 형성하는 단계가 이루어진다. 상기 단계를 통해, 상기 비아홀(130a)의 벽이나 내부가 충진되어 도전성 비아(141)가 형성되며 동시에 절연층(130)의 상부에 형성된 재배선부(142)가 형성될 수 있다. 이러한 제 2 재 배선층(140)은 단층은 물론 다층으로도 형성이 될 수 있다.
도 3h를 참조하면, 상기 캐리어 기판(10), 시드층(20, 21) 및 상부 커버층(30)을 제거하는 단계가 이루어진다. 상기 제거 단계는 식각을 통해 수행될 수 있으며, 이에 따라 하면으로 상기 제 1 배선층(110), 상면으로 상기 제 2 배선층(140)이 노출된 구조가 이루어질 수 있다. 또한, 상기 상부 커버층(30)의 식각시 상기 제 2 배선층(140)의 일부 영역도 함께 일부 식각되나, 상기 상부 커버층(30)의 두께가 상대적으로 얇기 때문에 이를 통한 손실은 크지 않다.
도 3i를 참조하면, 상기 제 1 배선층(110)의 하면, 상기 제 2 배선층(140)의 상면에 패시배이션층(150)을 형성하는 단계가 이루어진다. 상기 패시배이션층(150)은 솔더마스크를 통해 형성될 수 있으며, 위치에 따라 하면에 형성된 제 1 패시배이션층(151), 상면에 형성된 제 2 패시배이션층(152)으로 구성될 수 있다.
상기 제 1 패시배이션층(151)의 개구(151a)를 통해 상기 제 1 배선층(110)의 랜드 구조가 노출되며, 상기 제 2 패시배이션층(152)의 개구(152a)를 통해 상기 제 2 배선층(140)의 상면 일부가 노출될 수 있다.
도 3j를 참조하면, 상기 제 2 패시배이션층(152)의 상부에 컴포넌트(160)를 실장하는 단계가 이루어진다. 상기 컴포넌트(160)는 단자(161)를 통해 노출된 상기 제 2 패시배이션층(152)에 연결될 수 있다. 또한, 상술한 것과 같이, 상기 제 2 패시배이션층(152)의 개구(152a)를 상기 반도체 다이(120)의 본드 패드(121)와 근접한 거리에 위치시키면 반도체 다이(120)와 컴포넌트(160)의 전기적 연결 경로를 줄일 수 있어서 반도체 디바이스의 전기적 성능을 향상시킬 수 있다.
도 3k를 참조하면, 상기 컴포넌트(160)를 감싸도록 인캡슐런트(170)를 형성하는 단계가 이루어진다. 상기 인캡슐런트(170)는 상기 컴포넌트(160) 및 하부의 구성들을 외부 충격으로부터 보호할 수 있으며, 필요에 따라 상기 컴포넌트(160)의 상면을 노출시키도록 형성되는 것도 가능하다.
상기와 같이 하여, 본 발명의 일 실시예에 따른 반도체 디바이스(100)가 제조될 수 있으며, 상기 구조에서 상기 제 1 배선층(110)의 하부에 솔더볼을 더 형성하게 되면, 앞서 설명한 본 발명의 다른 실시예에 따른 반도체 디바이스(200)가 제조될 수 있다.
이하에서는 본 발명의 일 실시예에 따른 반도체 디바이스의 다른 제조 방법을 설명하도록 한다.
도 4a 내지 도 4h는 본 발명의 일 실시예에 따른 반도체 디바이스의 다른 제조 방법을 설명하기 위한 도면이다.
먼저, 도 4a 및 도 4b를 참조하면, 캐리어 기판(40)을 구비하는 단계가 이루어진다. 상기 캐리어 기판(40)은 역시 장방형/정방형의 패널 또는 일 방향으로 길게 형성된 스트립 형상을 가질 수 있다. 상기 캐리어 기판(40)은 인쇄 회로 기판(PCB)에서 사용되는 CCL(Copper clad laminate) 구조를 가질 수 있다. 상기 캐리어 기판(40)은 동박 적층판 구조로서, 절연층(41)의 상하면에 동박(42)을 형성한 구조를 갖는다.
또한, 상기 캐리어 기판(40)의 상부에 구리 포일(50)을 접착제를 통해 부착된 구조가 구비된다. 상기 구리 포일(50)은 시드층으로서 역할을 수행할 수 있다.또한, 상기 구리 포일(50)의 접착시 상기 접착제를 상기 캐리어 기판(40)의 가장자리를 따라서만 형성하면, 상기 구리 포일(50)을 임시적으로 접착할 수 있기 때문에, 후술할 바와 같이 이후 상기 캐리어 기판(40)을 용이하게 제거할 수 있다.
도 4c를 참조하면, 상기 구리 포일(50)의 상면에 제 1 배선층(110)을 형성하는 단계가 이루어진다. 상기 제 1 배선층(110)은 상기 시드층(20, 21)의 상면에 패턴된 드라이 필름(dry film)을 도포한 이후, 전해 도금을 수행하는 방법으로 이루어질 수 있다. 또한, 역시 상기 필름에 의해 감싸진 영역에는 전해 도금이 수행되지 않고, 상기 필름의 패턴에 의해 노출된 영역에만 도금이 수행되어 제 1 배선층(110)이 형성될 수 있다.
도 4d를 참조하면, 상기 제 1 배선층(110)의 상부에 반도체 다이(120)를 실장하는 단계가 이루어진다. 상기 반도체 다이(120)는 접착 부재(120a)를 통해 상기 제 1 배선층(110)의 일 영역에 접착될 수 있다. 여기서, 상기 접착 부재(120a)는 별도의 접착제 또는 다이 어태치 필름으로 형성될 수 있고, 필요에 따라 열 전도성 필름으로 구비될 수 있다.
도 4e를 참조하면, 상기 반도체 다이(120)를 감싸도록 상기 제 1 배선층(110)의 상부에 절연층(130)을 형성하는 단계가 이루어진다. 상기 절연층(130)은 인쇄 회로 기판(Printed Circiuit Board, PCB)의 제조에 통상적으로 사용되는 ABF(Ajinomoto Build-up Film)를 통해 형성될 수 있다. 또한, 선택에 따라, 상기 제 1 절연층(140)은 폴리이미드(PolyImide, PI), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), BT(BismaleimideTriazine), 페놀 수지(phenolic resin) 등으로 구성될 수 있다.
또한, 상기 절연층(130)의 상면에는 다시 상부 커버층(30)이 더 형성될 수 있다. 상기 상부 커버층(30)은 구리 금속 포일이나 무전해 구리 도금을 통해 형성될 수 있다. 이러한 상기 상부 커버층(30)은 제 2 배선층(140) 형성을 위한 시드층으로 사용된다. 또한, 후술할 바와 같이 상기 제 2 배선층(140)을 형성하는 마지막 단계에서 상기 상부 커버층(30)을 식각을 통해 제거하는 단계가 더 이루어질 수 있다.
도 4f를 참조하면, 상기 절연층(130)의 상부로부터 비아홀(130a)을 형성하는 단계가 이루어진다. 상기 비아홀(130a)을 레이저 드릴(laser drill)과 같은 방법으로 형성될 수 있다. 또한, 상기 비아홀(130a)의 형성 이후, 상기 비아홀(130a)을 세정하는 공정이 추가적으로 이루어질 수 있다.
도 4g를 참조하면, 상기 절연층(130)및 상부 커버층(30)의 상부로부터 무전해 도금을 수행하여 제 2 배선층(140)을 형성하는 단계가 이루어진다. 상기 단계를 통해, 상기 비아홀(130a)의 벽이나 내부가 충진되어 도전성 비아(141)가 형성되며, 동시에 절연층(130)의 상부에 형성된 재배선부(142)가 형성될 수 있다. 이러한 제 2 재 배선층(140)은 단층은 물론 다층으로도 형성이 될 수 있다.
또한, 도 4g를 참조하면, 상기 캐리어 기판(40)을 제거하는 단계가 이루어진다. 상기 캐리어 기판(40)은 상기 구리 포일(50)과 접착제를 통해 임시적으로 접착된 상태이기 때문에, 상기 캐리어 기판(40)과 구리 포일(50)의 사이에 노치(notch)를 형성하면, 상기 캐리어 기판(40)은 상기 구리 포일(50)로부터 용이하게 분리될 수 있다.
도 4h를 참조하면, 구리 포일(50) 및 상부 커버층(30)을 제거하는 단계가 이루어진다. 상기 제거 단계는 식각을 통해 수행될 수 있으며, 이에 따라 하면으로 상기 제 1 배선층(110), 상면으로 상기 제 2 배선층(140)이 노출된 구조가 이루어질 수 있다.
또한, 앞서 설명한 도 3i 내지 도 3k의 단계가 후속되어, 본 발명의 일 실시예에 따른 반도체 디바이스(100)가 제조될 수 있다. 또한, 마찬가지로 최종 단계 이후, 솔더볼을 형성하는 단계가 더 수행됨으로써, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)의 구조가 형성되는 것이 가능하다.
이상에서 설명한 것은 본 발명에 의한 반도체 디바이스 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100, 200; 반도체 디바이스 110; 제 1 배선층
120; 반도체 다이 130; 절연층
140; 제 2 배선층 150; 패시배이션층
160; 컴포넌트 170; 인캡슐런트
280; 솔더볼 10, 40; 캐리어 기판
20, 21; 시드층 30; 상부 커버층
50; 구리 포일

Claims (20)

  1. 제 1 방향으로 배열되고 금속으로 형성된 제 1 배선층;
    상기 제 1 배선층의 상부에 형성된 반도체 다이;
    상기 반도체 다이를 감싸도록 형성된 절연층; 및
    상기 절연층을 상기 제 1 방향에 수직한 제 2 방향으로 관통하여 상기 제 1 배선층 및 상기 반도체 다이 중 적어도 하나와 전기적으로 연결된 제 2 배선층을 포함하는 반도체 다이 내장 3차원 연결 구조의 반도체 디바이스.
  2. 제 1항에 있어서,
    상기 제 2 배선층의 상부에 형성된 추가의 배선층을 더 포함하는 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 제 1 배선층의 하부 또는 제 2 배선층의 상부에 형성되어 상기 제 1 배선층 또는 제 2 배선층을 감싸되 일부 영역을 노출시키는 패시배이션층을 더 포함하는 반도체 디바이스.
  4. 제 1 항에 있어서
    상기 반도체 다이가 상기 제 1 배선층의 상부에 부착되고, 상기 반도체 다이 부착을 위한 제 1 배선층의 패드가 보드와 연결시 열방출 패드 역할을 할 수 있는반도체 다이 열방출 패드 구조를 더 포함하는 반도체 디바이스.
  5. 제 1 항에 있어서,
    제 1 배선층 또는 제 2 배선층에 보드 실장을 위한 랜드나 솔더볼이 형성이 되는 반도체 디바이스.
  6. 제 1 항에 있어서,
    상기 제 2 배선층의 상부에 실장된 컴포넌트를 더 포함하는 반도체 디바이스.
  7. 제 3항에 있어서,
    상기 패시배이션 층은 솔더 마스크를 통해 형성된 반도체 디바이스.
  8. 제 6 항에 있어서,
    상기 실장된 컴포넌트와 제 2 배선층 또는 패시배이션 층을 감싸도록 형성된 인캡슐란트를 더 포함하는 반도체 디바이스.
  9. 제 3 항에 있어서,
    상기 패시배이션층 형성 이후, 상기 패시배이션의 오픈 영역에 형성된 LGA(Land Grid Array) 패드 또는 솔더볼을 더 포함하는 반도체 디바이스.
  10. 캐리어 기판을 구비하는 단계;
    상기 캐리어 기판에 시드층을 형성하는 단계;
    상기 시드층을 이용한 전해 도금을 통해 제 1 배선층을 형성하는 단계;
    상기 제 1 배선층 상부에 반도체 다이를 안착하는 단계;
    상기 반도체 다이를 감싸도록 절연층을 형성하는 단계;
    상기 절연층에 비아홀을 형성하는 단계;
    상기 비아홀 벽이나 내부를 전도성 금속으로 충진하며 제 2 배선층을 형성하
    는 단계; 및
    상기 캐리어 기판을 제거하는 단계를 포함하는 반도체 디바이스의 제조 방법.
  11. 제 10 항에 있어서,
    상기 캐리어 기판이 스테인레스 스틸로 형성되는 반도체 디바이스의 제조 방법.
  12. 제 10 항에 있어서,
    상기 캐리어 기판이 CCL(Copper clad laminate)로 형성되는 반도체 디바이스의 제조 방법.
  13. 제 10 항에 있어서,
    캐리어 기판이 스테인레스 스틸인 경우, 상기 시드층이 구리 도금으로 형성되는 반도체 디바이스 제조 방법.
  14. 제 10 항에 있어서,
    캐리어 기판이 CCL(Copper clad laminate)인 경우, 상기 시드층이 구리 금속 포일 압착 공법으로 형성되는 반도체 디바이스 제조 방법.
  15. 제 10 항에 있어서,
    상기 제 1 배선층과 제 2 배선층이 구리 등 전도성 금속으로 형성된 반도체 디바이스의 제조 방법.
  16. 제 10 항에 있어서,
    상기 절연층은 ABF(Ajinomoto Build-up Film), 폴리이미드(PolyImide, PI), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), BT(BismaleimideTriazine), 페놀 수지(phenolic resin) 중에서 선택된 적어도 어느 하나를 통해 형성되는 반도체 디바이스의 제조 방법.
  17. 제 10 항에 있어서,
    상기 절연층을 형성하는 단계와 상기 비아홀을 형성하는 단계의 사이에 상기 절연층의 상면에 상부 커버층을 형성하는 단계가 더 이루어지는 반도체 디바이스의 제조 방법.
  18. 제 10 항에 있어서
    캐리어가 스테인레스 스틸인 경우, 상기 캐리어 제거는 식각을 통해 이루어지는 반도체 디바이스 제조 방법.
  19. 제 10 항에 있어서
    캐리어가 CCL(Copper clad laminate)인 경우, 상기 캐리어 제거가 기계적인 힘에 의해 이루어지는 반도체 디바이스 제조 방법.
  20. 제 17 항에 있어서,
    상기 상부 커버층이 금속 포일 열압착이나 구리 무전해 도금 공법으로 이루어 지는 반도체 디바이스 제조 방법.
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