[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR20160034099A - 인쇄회로기판 및 이를 포함하는 전자부품 패키지 - Google Patents

인쇄회로기판 및 이를 포함하는 전자부품 패키지 Download PDF

Info

Publication number
KR20160034099A
KR20160034099A KR1020140125187A KR20140125187A KR20160034099A KR 20160034099 A KR20160034099 A KR 20160034099A KR 1020140125187 A KR1020140125187 A KR 1020140125187A KR 20140125187 A KR20140125187 A KR 20140125187A KR 20160034099 A KR20160034099 A KR 20160034099A
Authority
KR
South Korea
Prior art keywords
groove
base substrate
resist
units
width
Prior art date
Application number
KR1020140125187A
Other languages
English (en)
Inventor
박노일
신민호
이사용
김은실
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020140125187A priority Critical patent/KR20160034099A/ko
Priority to CN201510112066.4A priority patent/CN106034375B/zh
Publication of KR20160034099A publication Critical patent/KR20160034099A/ko

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492Bases or plates or solder therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • H05K1/181Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • H05K1/182Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19105Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

인쇄회로기판 및 이를 포함하는 전자부품 패키지가 개시된다. 복수의 유닛으로 구획된 베이스 기판; 및 상기 베이스 기판의 양면에 형성되는 레지스트를 포함하는 인쇄회로기판에 있어서, 상기 레지스트에는 복수의 상기 유닛 사이의 절단 라인을 따라 그루브가 형성된 것을 특징으로 하는 인쇄회로기판 및 이를 포함하는 전자부품 패키지가 제공된다.

Description

인쇄회로기판 및 이를 포함하는 전자부품 패키지{PRINTED CIRCUIT BOARD AND ELECTRONIC COMPONENT PACKAGE HAVING THE SAME}
본 발명은 인쇄회로기판 및 이를 포함하는 전자부품 패키지에 관한 것이다.
최근 스마트폰의 보급률이 높아지고 있으며, 고 기능성의 디바이스들이 스마트폰의 기판에 내장되고 있다. 이러한 스마트폰의 기판의 품질을 결정하는 요소 중 하나는 이물질이다.
특히, 기판의 최외곽층에 형성되는 솔더 레지스트 일부가 기판의 패드로 이탈되면 패드의 접속 신뢰성이 떨어져 품질 저하를 야기한다.
한편, 기판은 크기에 따라 스트립(strip)과 패널(panel)로 구분되며, 스트립 또는 패널 내에는 단위 기판이 존재한다. 패키지화된 스트립과 패널은 일정한 크기로 절단됨으로써 단위 기판으로 분리된다.
본 발명의 배경기술은 대한민국 공개특허공보 제10-2009-0022769 호(2009.03.04 공개, 반도체 패키지 제조용 스트립 레벨 기판)에 개시되어 있다.
본 발명은 레지스트 버를 감소시킬 수 있는 인쇄회로기판 및 이를 포함하는 전자부품 패키지를 제공하는 것이다.
본 발명의 일 측면에 따르면, 베이스 기판의 절단 라인을 따라 레지스트에 그루브를 형성함으로써 레지스트 버를 감소시키는 인쇄회로기판이 제공된다.
복수의 유닛으로 구획된 베이스 기판; 및 상기 베이스 기판의 양면에 형성되는 레지스트를 포함하는 인쇄회로기판에 있어서, 상기 레지스트에는 복수의 상기 유닛 사이의 절단 라인을 따라 그루브가 형성될 수 있다.
상기 그루브는, 상기 베이스 기판의 일면에 형성된 제1 그루브; 및 상기 베이스 기판의 타면에 형성된 제2 그루브를 포함할 수 있다. 상기 제1 그루브의 폭은 상기 제2 그루브의 폭보다 클 수 있고, 상기 제2 그루브는 상기 제1 그루브의 내측에 위치할 수 있다.
상기 베이스 기판은, 상기 제1 그루브를 따라 절삭된 이후에, 상기 제2 그루브를 따라 절삭되어, 복수의 상기 유닛으로 분리될 수 있다. 상기 그루브의 폭의 크기는 절단 블레이드(blade)의 폭의 크기 이상일 수 있다.
상기 그루브의 깊이는 상기 레지스트의 높이와 동일할 수 있다. 상기 그루브는 상기 절단 라인 상에 도포된 상기 레지스트가 제거되어 형성될 수 있다.
상기 절단 라인은 복수의 상기 유닛 사이에 복수로 형성되고, 상기 그루브는 복수의 상기 절단 라인을 따라 각각 형성될 수 있다.
본 발명의 다른 측면에 따르면, 베이스 기판의 절단 라인을 따라 레지스트에 그루브를 형성함으로써 레지스트 버를 감소시키는 인쇄회로기판을 포함하는 전자부품 패키지가 제공된다.
복수의 유닛으로 구획된 베이스 기판; 상기 베이스 기판의 양면에 형성되는 레지스트; 및 상기 베이스 기판 상에 실장되는 전자부품을 포함하는 전자부품 패키지에 있어서, 상기 레지스트에는 복수의 상기 유닛 사이의 절단 라인을 따라 그루브가 형성될 수 있다.
상기 전자부품을 커버하도록 복수의 상기 유닛 각각에 형성되는 커버부재를 더 포함할 수 있다. 커버부재는 캔으로 이루어지고, 상기 그루브는 복수의 상기 캔 사이에 형성될 수 있다.
도 1은 일 실시예에 따른 인쇄회로기판을 나타낸 평면도.
도 2는 일 실시예에 따른 인쇄회로기판을 나타낸 단면도.
도 3은 다른 실시예에 따른 인쇄회로기판을 나타낸 평면도.
도 4는 다른 실시예에 따른 인쇄회로기판을 나타낸 단면도.
도 5는 일 실시예에 따른 전자부품 패키지를 나타낸 단면도.
도 6 내지 도 8은 일 실시예에 따른 전자부품 패키지를 분리하는 순서를 나타낸 도면.
도 9는 다른 실시예에 따른 전자부품 패키지를 나타낸 단면도.
본 발명에 따른 인쇄회로기판 및 이를 포함하는 전자부품 패키지의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
또한, 이하 사용되는 제1, 제2 등과 같은 용어는 동일 또는 상응하는 구성 요소들을 구별하기 위한 식별 기호에 불과하며, 동일 또는 상응하는 구성 요소들이 제1, 제2 등의 용어에 의하여 한정되는 것은 아니다.
또한, 결합이라 함은, 각 구성 요소 간의 접촉 관계에 있어, 각 구성 요소 간에 물리적으로 직접 접촉되는 경우만을 뜻하는 것이 아니라, 다른 구성이 각 구성 요소 사이에 개재되어, 그 다른 구성에 구성 요소가 각각 접촉되어 있는 경우까지 포괄하는 개념으로 사용하도록 한다.
도 1은 일 실시예에 따른 인쇄회로기판을 나타낸 평면도, 도 2는 일 실시예에 따른 인쇄회로기판을 나타낸 단면도이다. 도 3은 다른 실시예에 따른 인쇄회로기판을 나타낸 평면도이고, 도 4는 다른 실시예에 따른 인쇄회로기판을 나타낸 단면도이다.
도 1 내지 도 4를 참조하면, 인쇄회로기판(100)은 복수의 유닛(U)으로 구획된 베이스 기판(110), 레지스트(120) 및 그루브(130)를 포함할 수 있다.
베이스 기판(110)은 절연층, 회로, 패드(111) 등을 포함한다. 베이스 기판(110)은 다층으로 형성될 수 있으며, 이 경우, 회로가 복수의 절연층 각각에 형성되고, 복수의 절연층이 적층된다.
베이스 기판(110)은 스트립(strip) 또는 패널(panel)일 수 있으며, 스트립과 패널은 모두 복수의 유닛(unit)(U)으로 구획된다. 베이스 기판(110)은 절단되어 최종적으로 유닛(U) 단위로 분리된다. 복수의 유닛(U)사이에는 절단 라인(sawing line)(L)이 있다.
도 1 및 도 2에 도시된 바와 같이, 절단라인은 유닛(U) 사이에 한 줄로 설정될 수 있으며, 도 3 및 도 4에 도시된 바와 같이, 절단라인은 유닛(U) 사이에 두 줄로 설정될 수 있다.
후자의 경우는 언더필(under fill) 공정이 필요한 경우로서, 언더필 부재가 디스펜싱(dispensing)될 수 있는 영역이 필요하기 때문에, 유닛(U) 사이가 충분히 멀어질 필요가 있다. 이 경우에는 절단 라인(L)이 두 줄로 설정된다.
레지스트(120)는 회로를 보호하기 위하여 회로가 외부로 노출되지 않도록, 베이스 기판(110)을 커버한다. 다만, 패드(111)는 다른 부품 등과의 접속을 위하여 노출될 필요가 있으므로 레지스트(120)에 의하여 커버되지 않을 수 있다. 레지스트(120)는 솔더 레지스트를 포함한다.
레지스트(120)는 베이스 기판(110)의 양면에 모두 형성될 수 있다. 즉, 회로가 베이스 기판(110)의 양면에 형성되는 경우에, 양면의 회로를 모두 보호하기 위하여 레지스트(120)도 베이스 기판(110)의 양면에 모두 형성된다.
그루브(130)는 유닛(U) 사이의 절단 라인(L)을 따라 레지스트(120)에 형성되는 것이다. 그루브(130)의 깊이는 레지스트(120)의 높이와 동일할 수 있다. 이 경우, 그루브(130)에 의하여 베이스 기판(110) 일부가 노출된다.
베이스 기판(110)은 절단 블레이드(sawing blade)에 의하여 절단되며, 절단 블레이드는 그루브(130)를 따라 베이스 기판(110)을 절단한다. 한편, 절단 블레이드는 디스크(disk) 타입의 블레이드일 수 있으며, 블레이드 상에 다이아몬드가 부착되어 있을 수 있다.
절단 블레이드가 그루브(130)를 따라 베이스 기판(110)을 절단하는 경우, 그루브(130) 상에는 레지스트(120)가 거의 없기 때문에, 절단 블레이드에 의한 레지스트 버(burr)가 극히 줄어들 수 있다. 또한, 절단 블레이드와 레지스트(120)의 접촉이 발생되지 않으므로 레지스트(120)의 크랙이 방지될 수 있다. 여기서, 그루브(130)의 폭은 절단 블레이드의 폭 이상의 크기를 가질 수 있다.
상술한 효과는 그루브(130)에 의하여 베이스 기판(110)이 노출되는 경우, 즉, 그루브(130)의 깊이가 레지스트(120)의 높이와 동일한 경우에 극대화될 수 있다.
또한, 레지스트(120)가 베이스 기판(110)보다 높은 열팽창계수를 가지는 경우, 열팽창계수의 차이는 인쇄회로기판(100)의 휨(warpage)을 발생할 수 있는데, 레지스트(120)에 그루브(130)를 형성함으로써, 레지스트(120)를 분산시켜, 인쇄회로기판(100)의 휨을 줄일 수 있다.
그루브(130)는 레지스트(120)가 베이스 기판(110) 양면에 도포된 이후에, 절단 라인(L) 상에 위치한 레지스트(120)를 제거함으로써 형성될 수 있다. 이 경우, 레지스트(120)는 감광성일 수 있으며, 노광 및 현상 공정을 거쳐 레지스트(120)가 제거될 수 있다.
도 3 및 도 4를 참조하면, 상술한 바와 같이, 절단 라인(L)이 두 줄로 설정되는 경우에는, 그루브(130) 역시 각각의 절단 라인(L)을 따라 두 줄로 형성될 수 있다.
한편, 그루브(130)는 베이스 기판(110)의 양면에 형성될 수 있다. 그루브(130)는 베이스 기판(110)의 일면에 형성되는 제1 그루브(131)와 베이스 기판(110)의 타면에 형성되는 제2 그루브(132)를 포함할 수 있다. 제1 그루브(131)와 제2 그루브(132)는 모두 절단 라인(L)을 따라 형성되므로 대향한다.
제1 그루브(131)의 폭(A, C)은 제2 그루브(132)의 폭(B, D)보다 클 수 있다. 제1 그루브(131)의 폭이 제2 그루브(132)의 폭보다 큰 경우에, 서로 다른 크기의 블레이드로 베이스 기판(110) 절단이 가능해진다.
또한, 제1 그루브(131)와 제2 그루브(132)의 폭이 동일한 경우에는 제1 그루브(131)의 중심선과 제1 그루브(131)의 중심선이 반드시 일치해야 할 것이나, 제1 그루브(131)의 폭이 제2 그루브(132)의 폭보다 크다면, 각각의 중심선이 일치하지 않더라도, 절단 블레이드에 레지스트(120)가 접촉되지 않으므로 레지스트 버가 생기지 않을 수 있다.
이 경우, 제2 그루브(132)는 제1 그루브(131)의 내측에 위치한다. 즉, 제1 그루브(131)와 제2 그루브(132)는 적어도 제2 그루브(132)의 폭만큼 겹친다.
또한, 제1 그루브(131)를 따라 절삭하는 제1 블레이드(141)의 폭은 제2 그루브(132)를 따라 절삭하는 제2 블레이드(142)의 폭보다 크다.
제1 블레이드(141)에 의하여 베이스 기판(110)의 일면이 절삭된 이후에, 제2 블레이드(142)에 의하여 베이스 기판(110)의 타면이 절삭되어 베이스 기판(110)이 완전히 유닛(U) 별로 분리된다. 이에 대해서는 전자부품(10) 패키지와 관련하여 자세히 설명하기로 한다.
도 5는 일 실시예에 따른 전자부품(10) 패키지를 나타낸 단면도이고, 도 6 내지 도 8은 일 실시예에 따른 전자부품(10) 패키지를 분리하는 순서를 나타낸 도면이고, 도 9는 다른 실시예에 따른 전자부품(10) 패키지를 나타낸 단면도이다.
도 5 내지 도 9를 참조하면, 전자부품(10) 패키지는, 베이스 기판(110), 레지스트(120) 및 전자부품(10)을 포함하고 커버부재를 더 포함할 수 있다.
베이스 기판(110)은 스트립 또는 패널일 수 있으며, 복수의 유닛(U)으로 구획된다. 베이스 기판(110)은 절단되어 최종적으로 유닛(U) 단위로 분리된다. 복수의 유닛(U)사이에는 절단 라인(L)이 있다.
레지스트(120)는 베이스 기판(110) 상의 회로를 보호하기 위하여 회로가 외부로 노출되지 않도록, 베이스 기판(110)에 형성된다. 다만, 패드(111)는 다른 부품 등과의 접속을 위하여 노출될 필요가 있으므로 레지스트(120)에 의하여 커버되지 않는다. 한편, 레지스트(120)는 베이스 기판(110)의 양면에 형성된다.
그루브(130)는 유닛(U) 사이의 절단 라인(L)을 따라 레지스트(120)에 형성되는 것이다. 그루브(130)의 높이는 레지스트(120)의 높이와 동일할 수 있다. 이 경우, 그루브(130)에 의하여 베이스 기판(110)일부가 노출된다.
그루브(130)는 베이스 기판(110)의 양면에 형성될 수 있다. 그루브(130)는 베이스 기판(110)의 일면에 형성되는 제1 그루브(131)와 베이스 기판(110)의 타면에 형성되는 제2 그루브(132)를 포함할 수 있다. 여기서, 베이스 기판(110)의 '일면'은 전자부품(10)이 실장되는 면을 의미하고, '타면'은 그 반대면을 의미할 수 있다. 다만, 일면과 타면의 위치는 필요에 따라 변경될 수 있다.
도 5에 도시된 바와 같이, 제1 그루브(131)의 폭은 제2 그루브(132)의 폭보다 클 수 있다. 이 경우, 제2 그루브(132)는 제1 그루브(131)의 내측에 위치할 수 있다. 즉, 제1 그루브(131)와 제2 그루브(132)는 적어도 제2 그루브(132)의 폭만큼 겹칠 수 있다.
그루브(130)의 폭은 절단 블레이드의 폭보다 클 수 있다. 또한, 도 6 내지 도 8에 도시된 바와 같이, 제1 그루브(131)를 통하여 베이스 기판(110)을 절삭하는 제1 블레이드(141)의 폭(a)은 제2 그루브(132)를 통하여 베이스 기판(110)을 절삭하는 제2 블레이드(142)의 폭(b)보다 클 수 있다.
이 경우, 제1 블레이드(141)는 베이스 기판(110)의 일면을 절삭하여 절단 라인(L) 상의 베이스 기판(110) 일부를 제거한다. 그 이후에, 제2 블레이드(142)는 베이스 기판(110)의 타면을 절삭하여 절단 라인(L) 상의 베이스 기판(110) 나머지를 모두 제거한다. 이로써, 베이스 기판(110)은 유닛(U)으로 분리된다.
전자부품(10)은 회로와 전기적으로 연결되도록 베이스 기판(110) 상에 실장되는 것으로 능동소자와 수동소자를 모두 포함한다. 전자부품(10)은 베이스 기판(110)의 패드(111) 상에 실장될 수 있다.
커버부재(151, 152)는 전자부품(10)을 커버하도록 베이스 기판(110)의 복수의 유닛(U) 각각에 설치될 수 있다. 커버부재는 캔형(can type)(151)과 몰딩형(molding type)(152)으로 구분될 수 있다.
도 5에 도시된 바와 같이, 커버부재(151)가 캔으로 이루어진 경우, 캔은 금속 재질로 이루어져 차폐 역할을 할 수 있다. 이 경우, 커버부재(151) 사이에는 공간이 마련되고, 제1 그루브(131)는 커버부재(151) 사이에 형성된다.
도 8에 도시된 바와 같이, 커버부재(152)는 몰딩부재로 이루어질 수 있다. 도 8에는 제1 그루브(131)과 제2 그루브(132)가 모두 도시되어 있으나, 필요에 따라, 제2 그루브(132)만 형성되게 할 수 있다.
제1 그루브(131)과 제2 그루브(132)가 모두 형성되는 경우, 몰딩부재는 제1 그루브(131)을 충진할 수 있다. 이 경우, 제1 블레이드(131)는 몰딩부재를 관통하여 제1 그루브(131)을 통과한다.
상술한 바와 같이, 레지스트에 그루브를 형성하면, 베이스 기판 절단 시에 절단 블레이드에 의한 레지스트 버가 감소될 수 있고, 절단 블레이드와 레지스트 간의 접촉이 생기지 않으므로 레지스트의 크랙이 방지될 수 있다. 이에 따라, 인쇄회로기판의 불량률이 감소될 수 있다.
이상, 본 발명의 실시예에 대하여 설명하였으나, 해당 기술 분야에서 통상의 지식을 가진 자라면 특허청구범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서, 구성 요소의 부가, 변경, 삭제 또는 추가 등에 의해 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이며, 이 또한 본 발명의 권리범위 내에 포함된다고 할 것이다.
U: 유닛
L: 절단 라인
10: 전자부품
100: 인쇄회로기판
110: 베이스 기판
111: 패드
120: 레지스트
130: 그루브
131: 제1 그루브
132: 제2 그루브
141: 제1 블레이드
142: 제2 블레이드
151: 캔형 커버부재
152: 몰딩형 커버부재

Claims (20)

  1. 복수의 유닛으로 구획된 베이스 기판; 및 상기 베이스 기판의 양면에 형성되는 레지스트를 포함하는 인쇄회로기판에 있어서,
    상기 레지스트에는 복수의 상기 유닛 사이의 절단 라인을 따라 그루브가 형성된 것을 특징으로 하는 인쇄회로기판.
  2. 제1항에 있어서,
    상기 그루브는,
    상기 베이스 기판의 일면에 형성된 제1 그루브; 및
    상기 베이스 기판의 타면에 형성된 제2 그루브를 포함하는 것을 특징으로 하는 인쇄회로기판.
  3. 제2항에 있어서,
    상기 제1 그루브의 폭은 상기 제2 그루브의 폭보다 큰 것을 특징으로 하는 인쇄회로기판.
  4. 제3항에 있어서,
    상기 제2 그루브는 상기 제1 그루브의 내측에 위치하는 것을 특징으로 하는 인쇄회로기판.
  5. 제4항에 있어서,
    상기 베이스 기판은,
    상기 제1 그루브를 따라 절삭된 이후에, 상기 제2 그루브를 따라 절삭되어, 복수의 상기 유닛으로 분리되는 것을 특징으로 하는 인쇄회로기판.
  6. 제1항에 있어서,
    상기 그루브의 폭의 크기는 절단 블레이드(blade)의 폭의 크기 이상인 것을 특징으로 하는 인쇄회로기판.
  7. 제1항에 있어서,
    상기 그루브의 깊이는 상기 레지스트의 높이와 동일한 것을 특징으로 하는 인쇄회로기판.
  8. 제1항에 있어서,
    상기 그루브는 상기 절단 라인 상에 도포된 상기 레지스트가 제거되어 형성된 것을 특징으로 하는 인쇄회로기판.
  9. 제1항에 있어서,
    상기 절단 라인은 복수의 상기 유닛 사이에 복수로 형성되고,
    상기 그루브는 복수의 상기 절단 라인을 따라 각각 형성되는 것을 특징으로 하는 인쇄회로기판.
  10. 복수의 유닛으로 구획된 베이스 기판; 상기 베이스 기판의 양면에 형성되는 레지스트; 및 상기 베이스 기판 상에 실장되는 전자부품을 포함하는 전자부품 패키지에 있어서,
    상기 레지스트에는 복수의 상기 유닛 사이의 절단 라인을 따라 그루브가 형성된 것을 특징으로 하는 전자부품 패키지.
  11. 제10항에 있어서,
    상기 그루브는,
    상기 베이스 기판의 상기 전자부품이 실장된 일면에 형성된 제1 그루브; 및
    상기 베이스 기판의 타면에 형성된 제2 그루브를 포함하는 것을 특징으로 하는 전자부품 패키지.
  12. 제11항에 있어서,
    상기 제1 그루브의 폭은 상기 제2 그루브의 폭보다 큰 것을 특징으로 하는 전자부품 패키지.
  13. 제12항에 있어서,
    상기 제2 그루브는 상기 제1 그루브의 내측에 위치하는 것을 특징으로 하는 전자부품 패키지.
  14. 제13항에 있어서,
    상기 베이스 기판은,
    상기 제1 그루브를 따라 절삭된 이후에, 상기 제2 그루브를 따라 절삭되어, 복수의 상기 유닛으로 분리되는 것을 특징으로 하는 전자부품 패키지.
  15. 제10항에 있어서,
    상기 그루브의 폭의 크기는 절단 블레이드(blade)의 폭의 크기 이상인 것을 특징으로 하는 전자부품 패키지.
  16. 제10항에 있어서,
    상기 그루브의 깊이는 상기 레지스트의 높이와 동일한 것을 특징으로 하는 전자부품 패키지.
  17. 제10항에 있어서,
    상기 그루브는 상기 절단 라인 상에 도포된 상기 레지스트가 제거되어 형성된 것을 특징으로 하는 전자부품 패키지.
  18. 제10항에 있어서,
    상기 절단 라인은 복수의 상기 유닛 사이에 복수로 형성되고,
    상기 그루브는 복수의 상기 절단 라인을 따라 각각 형성되는 것을 특징으로 하는 전자부품 패키지.
  19. 제10항에 있어서,
    상기 전자부품을 커버하도록 복수의 상기 유닛 각각에 형성되는 커버부재를 더 포함하는 것을 특징으로 하는 전자부품 패키지.
  20. 제19항에 있어서,
    상기 커버부재는 캔(can)으로 이루어지고,
    상기 그루브는 복수의 상기 캔 사이에 형성되는 것을 특징으로 하는 전자부품 패키지.
KR1020140125187A 2014-09-19 2014-09-19 인쇄회로기판 및 이를 포함하는 전자부품 패키지 KR20160034099A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140125187A KR20160034099A (ko) 2014-09-19 2014-09-19 인쇄회로기판 및 이를 포함하는 전자부품 패키지
CN201510112066.4A CN106034375B (zh) 2014-09-19 2015-03-13 印刷电路板和具有印刷电路板的电子组件封装件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140125187A KR20160034099A (ko) 2014-09-19 2014-09-19 인쇄회로기판 및 이를 포함하는 전자부품 패키지

Publications (1)

Publication Number Publication Date
KR20160034099A true KR20160034099A (ko) 2016-03-29

Family

ID=55661936

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140125187A KR20160034099A (ko) 2014-09-19 2014-09-19 인쇄회로기판 및 이를 포함하는 전자부품 패키지

Country Status (2)

Country Link
KR (1) KR20160034099A (ko)
CN (1) CN106034375B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112996233A (zh) * 2021-04-22 2021-06-18 京东方科技集团股份有限公司 电路板及切割方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0728112B2 (ja) * 1986-12-17 1995-03-29 日本特殊陶業株式会社 分割用溝部を有するセラミツク基板の製造方法
JP4502690B2 (ja) * 2004-04-13 2010-07-14 富士通株式会社 実装基板
DE102005016830A1 (de) * 2004-04-14 2005-11-03 Denso Corp., Kariya Halbleitervorrichtung und Verfahren zu ihrer Herstellung
KR100623308B1 (ko) * 2004-04-16 2006-09-18 앰코 테크놀로지 코리아 주식회사 반도체 패키지용 회로기판의 제조방법
JP2006140404A (ja) * 2004-11-15 2006-06-01 Renesas Technology Corp 半導体装置
CN101682983B (zh) * 2007-05-18 2012-06-20 凸版印刷株式会社 布线基板、半导体封装体以及电子设备
CN101626000B (zh) * 2008-07-10 2014-11-26 晶元光电股份有限公司 金属阵列基板、光电元件和发光元件及其制造方法
US7968431B2 (en) * 2008-07-15 2011-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Diffusion region routing for narrow scribe-line devices
CN101630707A (zh) * 2008-07-15 2010-01-20 先进开发光电股份有限公司 光电元件的制造方法及其封装结构
JP5463092B2 (ja) * 2009-07-07 2014-04-09 アルプス電気株式会社 電子回路ユニットおよびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112996233A (zh) * 2021-04-22 2021-06-18 京东方科技集团股份有限公司 电路板及切割方法

Also Published As

Publication number Publication date
CN106034375B (zh) 2018-12-28
CN106034375A (zh) 2016-10-19

Similar Documents

Publication Publication Date Title
US8212340B2 (en) Chip package and manufacturing method thereof
US7045385B2 (en) Method for fabricating surface acoustic wave filter packages and package sheet used therein
JP6121637B2 (ja) モールド回路モジュール及びその製造方法
US8125053B2 (en) Embedded scribe lane crack arrest structure for improved IC package reliability of plastic flip chip devices
US20150171019A1 (en) Semiconductor device and method of manufacturing the same
JPWO2010021262A1 (ja) 回路モジュール及びその製造方法
US9301387B2 (en) Printed circuit board with burr prevention structure
US20110217837A1 (en) Connecting pad producing method
TWI731025B (zh) 半導體封裝的製造方法
JP2013197209A (ja) 半導体装置及びその製造方法
US11721669B2 (en) Semiconductor package including a first semiconductor stack and a second semiconductor stack of different widths
US10643933B2 (en) Semiconductor package substrate and manufacturing method therefor
JP2006294701A (ja) 半導体装置及びその製造方法
KR20180009301A (ko) 반도체 패키지 및 그 제조 방법
KR20160034099A (ko) 인쇄회로기판 및 이를 포함하는 전자부품 패키지
JP4606447B2 (ja) 中板の金属基板の製造方法。
TW201444041A (zh) 包含不同佈線圖案的覆晶薄膜、包含其之可撓性顯示裝置以及可撓性顯示裝置之製造方法
JP6724775B2 (ja) 配線基板の個片化方法及びパッケージ用基板
JP2011096865A (ja) 基板部材、モジュール、電気機器、およびモジュールの製造方法
JPWO2016092694A1 (ja) モールド回路モジュール及びその製造方法
WO2022029843A1 (ja) 半導体装置モジュールおよびその製造方法
JP2022034898A (ja) 半導体装置の製造方法および半導体装置
US10121767B2 (en) Semiconductor storage device and manufacturing method thereof
EP1897424B1 (en) Warpage preventing substrates and method of making same
JP7104582B2 (ja) パッケージ基板の製造方法、基板及び粘着性部材

Legal Events

Date Code Title Description
E902 Notification of reason for refusal