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KR20150138196A - 메모리 셀들을 선택 또는 격리시킬 시에 사용하기 위한 방법들 및 장치들 - Google Patents

메모리 셀들을 선택 또는 격리시킬 시에 사용하기 위한 방법들 및 장치들 Download PDF

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KR20150138196A
KR20150138196A KR1020157025683A KR20157025683A KR20150138196A KR 20150138196 A KR20150138196 A KR 20150138196A KR 1020157025683 A KR1020157025683 A KR 1020157025683A KR 20157025683 A KR20157025683 A KR 20157025683A KR 20150138196 A KR20150138196 A KR 20150138196A
Authority
KR
South Korea
Prior art keywords
memory
thyristor
selector
memory cell
gate
Prior art date
Application number
KR1020157025683A
Other languages
English (en)
Inventor
루카 라우린
아우구스토 벤베누티
마르코 리바
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Publication of KR20150138196A publication Critical patent/KR20150138196A/ko

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Abstract

메모리 셀들의 선택 및/또는 격리를 위한 방법들 및 디바이스들은 사이리스터의 사용을 포함한다. 예를 들어서, 메모리 저장 컴포넌트는 적어도 부분적으로, 메모리 저장 컴포넌트와 직렬로 연결된 사이리스터의 게이트에 영향을 주는 트리거 전위의 인가를 개시함으로써, 액세스를 위해서 선택될 수 있다. 사이리스터의 게이트는 메모리 셀 워드 라인에 접속되며 선택된 그리고 선택되지 않은 메모리 어레이 도전체들에 대한 효율적인 분극 방식이 통상적 셀렉터들, 예를 들어, 바이폴라 접합 트랜지스터들에 비해서 누설 전류를 저감시킬 수 있게 한다.

Description

메모리 셀들을 선택 또는 격리시킬 시에 사용하기 위한 방법들 및 장치들{APPARATUSES AND METHODS FOR USE IN SELECTING OR ISOLATING MEMORY CELLS}
우선권 주장
본원은 2013년 3월 15일자에 출원된 미국 가 출원 번호 61/798,158의 우선권을 주장하는 정규 출원이다.
본 명세서에서 개시된 논의 대상은 메모리 디바이스들에 관한 것이며 특히 메모리 셀들을 선택 또는 격리시킬 시에 사용하기 위한 방법들 및 장치들에 대한 것이다.
메모리 디바이스는 복수의 메모리 셀들을 포함할 수 있다. 예를 들어서, 복수의 메모리 셀들은 어레이 구성 및/또는 적층된 구성으로 배열될 수 있다. 메모리 디바이스는 또한 예를 들어서, 메모리 저장 컴포넌트를 액세스할 때에 사용될 수 있는 인터페이스를 또한 포함할 수 있다. 예를 들어서, 인터페이스는 메모리 저장 컴포넌트에 액세스하여서 예를 들어, 판독 동작의 일부로서, 메모리 셀의 프로그램된 상태를 결정할 수 있다. 인터페이스는 또한 메모리 저장 컴포넌트에 액세스하여서 예를 들어, 기록 동작의 일부로서, 메모리 셀에서의 프로그램된 상태를 확정할 수 있다. 인터페이스는, 예를 들어서, 메모리 디바이스를 사용할 수 있는 하나 이상의 다른 회로 디바이스들(예를 들어, 프로세서, 송수신기, 등)에 연결될 수 있다.
특정 예시적 사례들에서, 메모리 디바이스는 다른 회로 디바이스들에 커플링될 수 있는 개별 컴포넌트(예를 들어, 칩, 반도체 다이, 등)로서 제공될 수 있다. 특정 다른 사례들에서, 메모리 디바이스는 예를 들어서, 단지 몇을 말하자면, 다중 칩 패키지, 하나 이상의 반도체 다이들, 시스템 온 칩의 일부로서, 하나 이상의 다른 회로 디바이스들과 함께 제공될 수 있다.
특정 사례들에서, 메모리 디바이스는 상변화 메모리(PCM)를 포함할 수 있다. 예를 들어서, 메모리 셀은 PCM 저장 컴포넌트(예를 들어, 칼코게나이드 컴포넌트와 같은 오보닉 메모리 스위치(OMS)) 및 선택 컴포넌트(예를 들어, 바이폴라 트랜지스터, 오보닉 임계치 스위치(OTS), 등)를 포함할 수 있다.
비한정적이면서 비제한적인 구현예들이 다음의 도면들을 참조하여서 기술될 것이며, 다음의 도면들에서 유사한 참조 부호들은 달리 특정되지 않는다면 다양한 도면들에 걸쳐서 유사한 부분들을 말한다.
도 1은 일 구현예에 따른, 메모리 저장 컴포넌트(예를 들어, PCM 컴포넌트, 등) 및 사이리스터를 포함하는 메모리 셀을 포함하는 예시적 장치를 도시하는 개략도이다.
도 2는 일 구현예에 따른, 사이리스터의 예시적 전류-전압 특성을 예시하는 그래프이다.
도 3은 일 구현예에 따른, 도 1의 메모리 디바이스에서 사용될 수 있는 애노드(A), 게이트(G), 및 캐소드(K)를 포함하는 예시적 사이리스터 회로를 도시하는 개략도이다.
도 4a는 일 구현예에 따른, 도 1의 메모리 디바이스에서의 사용을 위해서 제조될 수 있는 PNPN 층상 반도체 구성으로의 대표적인 수직으로 형성된 스택으로 예시된 3 -노드 실리콘 제어된 정류기(silicon controlled rectifier:SCR)의 형태의 예시적 사이리스터 회로를 도시하는 개략도이다.
도 4b는 일 구현예에 따른, 도 1의 메모리 디바이스에서의 사용을 위해서 제조될 수 있는 추가 게이트 유전체들 부분을 갖는 PNPN 층상 반도체 구성으로의 대표적인 수직으로 형성된 스택으로 예시된 얇은 용량성으로 결합된 사이리스터(Thin Capacitively Coupled Thyristor:TCCT)의 형태의 예시적 사이리스터 회로를 도시하는 개략도이다.
도 5는 일 구현예에 따른, 메모리 셀을 선택 및 액세스하기 위해서 도 1의 메모리 디바이스에서 사용될 수 있는 예시적 방법의 도면이다.
도 6은 다른 구현예에 따른, 메모리 저장 컴포넌트를 선택 및 액세스하기 위해서 도 1의 메모리 디바이스에서 사용될 수 있는 다른 예시적 방법의 도면이다.
도 7은 일 구현예에 따른, 메모리 셀을 선택적으로 격리시키기 위해서 도 1의 메모리 디바이스에서 사용될 수 있는 예시적 방법의 도면이다.
도 8은 일 구현예에 따른, 액세스를 위해서 선택 및 턴 온되고 격리를 위해서 턴 오프될 수 있는 메모리 셀을 제어할 시에 사용되기 위한 예시적 상태도이다.
도 9 내지 도 11은 도 1의 메모리 디바이스에서 사용될 수 있으면서 특정 다른 구현예들에 따라서 배열된 메모리 저장 컴포넌트 및 사이리스터를 포함하는 예시적 메모리 셀들을 도시하는 개략도들이다.
도 12는 금속 워드 라인 도전체 및 매립된 워드 라인 도전체를 갖는 메모리 셀의 예시적 구성을 도시하는 개략도이다.
도 13은 셀들이 2x2 어레이로 구성된, 셀렉터들로서 바이폴라 접합 트랜지스터들을 포함하는 예시적 메모리 셀들을 도시하는 개략도이다.
도 14는 일 구현예에 따른, 셀들이 2x2 어레이로 구성된, 셀렉터들로서 사이리스터들을 포함하는 예시적 메모리 셀들을 도시하는 개략도이다.
도 15는 셀렉터들로서 바이폴라 접합 트랜지스터들을 포함하는 예시적 메모리 디바이스의 일부의 등측도(isometric view)를 도시하는 예시이다.
도 16a 및 도 16b는 셀렉터들로서 바이폴라 접합 트랜지스터들을 포함하는 예시적 메모리 디바이스의 단면도들을 도시하는 예시들이다.
도 17은 일 구현예에 따른, 셀렉터들로서 사이리스터들을 포함하는 예시적 메모리 디바이스의 일부의 등측도를 도시하는 예시이다.
도 18a 및 도 18b는 일 구현예에 따른, 셀렉터들로서 사이리스터들을 포함하는 예시적 메모리 디바이스의 단면도들을 도시하는 예시들이다.
본 명세서 전반에 걸쳐서, "일 구현예," "구현예," 또는 "특정 구현예들"을 참조하는 것은 기술된 구현예(들)과 관련하여서 기술된 특정 특징부(feature), 구조물 또는 특성이 청구된 논의 대상의 적어도 하나의 구현예 내에 포함될 수도 있다는 것을 의미한다. 따라서, 본 명세서에서 다양한 위치들에서 구절들 "일 예시적 구현예에서," "예시적 구현예에서," 또는 "특정 예시적 구현예들에서" 의 등장은 반드시 모두가 동일한 구현예(들)을 말하는 것은 아니다. 또한, 특정 특징부들, 구조물들 또는 특성들은 하나 이상의 구현예들에서 결합될 수 있다.
도 1은 일 구현예에 따른, 예시적 메모리 디바이스(116)를 포함하는 예시적 장치(100)를 도시하는 개략도이다. 도시된 바와 같이, 메모리 디바이스(116)는 전자 디바이스(118)의 일부로서 또는 이 디바이스에서 사용되기 위해서 제공될 수 있다. 여기에서는 참조 부호(100)으로서 식별되지만, 본 명세서에서 사용되는 바와 같이, "장치"는 예를 들어서, 개별적으로이든 결합되어서이든, 시스템, 디바이스, 회로, 또는 이들의 컴포넌트(들) 일부 또는 전부를 말할 수 있다. 예를 들어서, 본 개시에 따라서, 전자 디바이스(118) 및/또는 메모리 디바이스(116) 중 하나 또는 양자도 또한 "장치"로서 간주될 수 있다.
전자 디바이스(118)는 예를 들어서, 정보의 일부 형태를 나타내는 하나 이상의 전기적 신호들(예를 들어, 비트들, 데이터들, 값들, 엘리먼트들, 심볼들, 문자들, 항들, 숫자들, 수 표시들(numerals) 등으로서 인코딩됨)을 전달하기 위해서, 메모리 디바이스(116)에 액세스할 수 있는 임의의 전자 디바이스 또는 이의 일부를 나타낼 수 있다. 예를 들어서, 전자 디바이스(118)는 메모리 디바이스(116)가 회로 디바이스(150)에 의해서, 예를 들어, 인터페이스(140)를 통해서 액세스될 수 있는, 컴퓨터, 통신 디바이스, 머신, 등을 포함할 수 있다. 회로 디바이스(150)는 메모리 디바이스(116)에 연결될 수 있는 임의의 회로를 말할 수 있다. 따라서, 회로 디바이스(150)는 몇 개를 예를 들면, 일부 형태의 프로세싱 회로(예를 들어, 마이크로프로세서, 마이크로제어기, 등), 일부 형태의 통신 회로(예를 들어, 수신기, 송신기, 버스 인터페이스, 등), 일부 형태의 코딩 회로(예를 들어, 아날로그 대 디지털 변환기, 디지털 대 아날로그 변환기, 관성 센서, 카메라, 마이크로폰, 디스플레이 디바이스, 등), 다른 메모리 디바이스(예를 들어, 비휘발성 메모리, 저장 매체들, 등), 및/또는 이들의 조합을 포함할 수 있다.
특정 예시적 사례들에서, 메모리 디바이스(116)는 회로 디바이스(150)에 연결될 수 있는 개별 컴포넌트(예를 들어, 칩, 반도체 다이, 등)로서 제공될 수 있다. 특정 다른 사례들에서, 메모리 디바이스(116)는 하나 이상의 다른 회로 디바이스들과 함께, 예를 들어서, 몇 개를 말하자면, 다중 칩 패키지, "관리된" 메모리 디바이스, 모듈, 메모리 카드, 하나 이상의 반도체 다이들, 및/또는 시스템 온 칩의 일부로서 제공될 수 있다.
도시된 바와 같이, 메모리 디바이스(116)는 예를 들어서, 복수의 메모리 셀들(102-1 내지 102-z)을 포함할 수 있다. 간략성을 위해서, 본 설명에서, 용어들 "메모리 셀(102)" 또는 "메모리 셀들(102)" 은 복수의 메모리 셀들(102-1 내지 102-z)(여기서 "z" 는 완전 정수를 나타냄) 중 하나 이상에 대한 일반적 참조로서 사용될 수 있다. 예를 들어서, 메모리 셀(102)은, 예를 들어, 바이너리 로직 비트(예를 들어, "1" 또는 "0")와 같은 일부 형태의 정보를 표현하는 상태로 선택적으로 프로그램될 수 있다. 특정 예시적 구현예들에서, 메모리 셀(102)은 1.5 비트들, 또는 2 개 이상의 바이너리 로직 비트들을 표현할 수 있는 3 개 이상의 상태들로 선택적으로 프로그램될 수 있는 능력이 있을 수 있다.
본 예에서, 메모리 셀들(102-1 내지 102-z)은 메모리 셀들(114)의 어레이의 일부로서 배열된다. 특정 예시적 구현예들에서, 메모리 셀들(114)의 어레이는 디지트 라인(예를 들어, 비트 라인) 도전체들 및 워드 라인 도전체들의 접속 그리드와 같은 패턴을 따라서 배열될 수 있다. 특정 예시적 구현예들에서, 메모리 셀들(114)의 어레이는 메모리 셀들(102)의 스택(예를 들어, 다중 층상 배열)을 포함할 수 있다. 특정 예시적 구현예들에서, 메모리 셀(102)은 인가가능한 액세스 라인, 예를 들어, 비트 라인(BL) 도전체(106), 워드 라인(WL) 도전체(108), 및 리턴 라인(RL) 도전체(109)를 통해서, 예를 들어, 인터페이스(140), 선택 회로(126), 액세스 회로(128), 감지 회로(130), 및/또는 등 또는 이들의 일부 조합들 중 하나 이상을 사용하여서 액세스될 수 있다. 본 기술 분야에서 알려진 바와 같이, 이러한 회로는 본 명세서에서 기술된 전위들을 인가하기 위해서 구성된 디지트 라인 및 워드 라인 드라이버 회로들을 포함할 수 있다.
구절들 "비트 라인" 및 "워드 라인"이 본 명세서에서 사용되지만, 이러한 특징부들은 반드시 특정 전자 디바이스에서 채용될 수 있는 바와 같은 임의의 특정 "비트" 또는 "워드" 배열로 한정되도록 해석되지 말아야 한다는 것이 이해되어야 한다. 따라서, 예를 들어서, 보다 일반적인 견지에서, "비트 라인" 또는 "워드 라인"은 간단하게 "열 라인" 또는 "행 라인"을 지칭하거나 이와 반대로도 지칭할 수 있다. 디지트 라인들(예를 들어, 비트 라인들) 및 워드 라인들 양자는 보다 일반적으로 "액세스 라인들"로 지칭될 수 있다.
메모리 셀(102-1)은, 예를 들어서, 메모리 저장 컴포넌트(예를 들어, 본 명세서에서 예를 들어서 PCM 컴포넌트(110)로서 표현됨) 및 사이리스터(112)의 형태로의 셀렉터를 적어도 부분적으로 포함할 수 있다. 비한정적인 예를 들어서, 도 1에 예시된 바와 같이, 특정 구현예들에서, PCM 컴포넌트(110)는 OMS를 포함할 수 있다. PCM 컴포넌트는 예를 들어서, PCM 재료, 예를 들어, 칼코게나이드 재료, 예를 들어, GST(germanium-antimony-tellurium)를 포함할 수 있으며, 이 재료는 전기적 신호들에 응답하여서 상이한 저항률을 갖는 상태들을 취할 수 있다. 예를 들어서, GST는(예를 들어, GST와 열이 통하는 가열기를 통해서 또는 GST 자체의 자체-발열을 통해서)열을 생성할 수 있는 전류 신호에 응답하여서 이 전류 신호 이전에서의 것보다는 많은 결정질 상태를 취함으로써 상대적으로 낮은 저항을 취할 수 있다. 이와 반대로, 상이한 전기적 신호(예를 들어, 보다 높은 전류 흐름을 생성함)가 GST를 적어도 부분적으로 용융 또는 비정질화시켜서 이 신호 이전의 것보다는 높은 저항을 취하게 할 수 있다.
도 1에 예시된 바와 같이, PCM 컴포넌트(110)는 사이리스터(112)와 직렬로 연결될 수 있으며 제 1 노드(120) 및 제 2 노드(121)를 포함할 수 있다. 도시된 바와 같이, 제 1 노드(120)는, 예를 들어서, BL 도전체(106)에 연결될 수 있으며, 제 2 노드(121)는, 예를 들어서, 사이리스터(112)의 제 1 노드(123)에 연결될 수 있다. 사이리스터(112)의 제 2 노드(122)는, 예를 들어서, WL 도전체(108)에 연결될 수 있으며, 사이리스터(112)의 제 3 노드(124)는, 예를 들어서, RL 도전체(109)에 연결될 수 있다. 다음의 설명 중 일부는 도 1에서 예시된 바와 같은 메모리 셀들 및/또는 메모리 셀(102-1)의 예시적 어레이(114)에 관한 것이지만, 다른 배열들이 또한 예를 들어서 도 9 내지 도 11에서 예시되고 이후에 본 명세서에서 기술될 바와 같이, 구현될 수 있다는 것이 염두되어야 한다.
인터페이스(140)는, 예를 들어서, 메모리 셀(102)로의 액세스를 가능하게 하는 회로를 나타낼 수 있다. 예를 들어서, 인터페이스(140)는 예를 들어서, 판독 동작 지원 시에 하나 이상의 메모리 셀들의 선택적 판독을 제공할 수 있다. 예를 들어서, 인터페이스(140)는 예를 들어서, 기록 동작(본 명세서에서 또한 프로그래밍 동작으로서 지칭될 수 있음) 지원 시에, 하나 이상의 메모리 셀들의 선택적 프로그래밍을 제공할 수 있다. 따라서, 예를 들어서, 특정 구현예들에서, 인터페이스(140)는 하나 이상의 명령들 144 을 수신하고 이에 응답하여서 선택된 동작(operational) 전위를 메모리 셀에 인가할 수 있다. 특정 예시적 구현예들에서, 인터페이스(140)는 도 1에 예시된 회로의 전부 또는 일부를 선택 회로(126), 액세스 회로(128), 및/또는 감지 회로(130)로서 포함할 수 있다.
특정 예시적 구현예들에 따라서, 선택 회로(126)는 메모리 디바이스(116) 내에서 제공되어서 액세스할 하나 이상의 메모리 셀들을 선택할 수 있다. 본 명세서에서 보다 상세하게 기술될 바와 같이, 선택 회로(126)는, 예를 들어서, 메모리 셀(102) 내의 사이리스터(112)의 게이트에 영향을 주는 트리거 전위(트리거 전위)의 인가를 개시함으로써 액세스할 특정 메모리 셀을 선택할 수 있다. 사이리스터(112)는 예를 들어서, 3-노드 실리콘 제어된 정류기(SCR)를 포함할 수 있다. 예를 들어서, 특정 구현예들에서, 트리거 전위는 제 2 노드(122)로 WL 도전체(108)를 통해서 인가되어서 도전성 상태로 사이리스터(112)가 되게 하며, 이 상태에서 제 1 노드(123) 및 제 3 노드(124)는 사이리스터(112)를 통해서 동작성으로(예를 들어, 전기적으로) 연결된다. 이와 반대로, 사이리스터(112)가 "비-도전성" 상태에 있으면, 제 1 노드(123) 및 제 3 노드(124)는 사이리스터(112)에 의해서 동작성으로는(예를 들어, 실질적으로 전기적으로는) 격리된다. 용어 "비-도전성" 가 사이리스터의 상태를 기술하기 위해서 본 명세서에서 사용되지만, 특정 구현예들에서, 비- 도전성 상태에 있는 사이리스터의 전부 또는 일부를 통해서 때때로 흐를 수 있는 일부 낮은 레벨의 전류(예를 들어, 누설 전류 등)가 존재할 수도 있다는 것이 이해되어야 한다.
사이리스터(112)가 도전성 상태에 있는 경우에, 메모리 셀(102-1)은 "선택된" 또는 "턴 온된" 것으로서 간주될 수 있으며 예를 들어, 판독 및/또는 기록 동작의 일부로서 액세스될 수 있다. 특정 예시적 구현예들에서, 선택 회로(126)는 액세스의 소망하는 기간 동안에 트리거 전위를 연속적으로 인가할 수 있다. 특정 다른 예시적 구현예들에서, 선택 회로(126)는 액세스의 소망하는 기간의 일부 동안에 트리거 전위를 인가할 수 있다. 예를 들어서, 특정 구현예들에서, 사이리스터(112)가 사이리스터(112)의 제 1 노드(123)와 제 3 노드(124) 간에서 선택된 동작 전위의 존재 시에 도전성 상태로 될 수 있도록, 트리거 전위는 사이리스터(112)의 게이트에 순간적으로 영향을 주는 신호 펄스의 형태를 취할 수 있다. 이러한 형태의 예시적 트리거-기반 "래치-업(latch-up)" 프로세스는 도 2 내지 도 4를 참조하여서 이하에서 보다 상세하게 기술된다.
선택 회로(126)는 또한 선택되지 않은 메모리 셀들을 선택적으로 격리시킬 수 있다. 예를 들어서, 메모리 셀이 선택되지 않을 때에, 선택 회로(126)는 WL(108)에 접속된 사이리스터의 게이트(제 2 노드(122))를, 역전된 극성의 가능성을 포함하는, 트리거 전위보다는 낮은 전위에 있는, RL 도전체(109) 및/또는 다른 노드로(사이리스터 외부로) 연결시킬 수 있다. 예를 들어서, 특정 구현예들에서, RL 도전체(109)는 리턴 전위, 예를 들어, 접지 전위(예를 들어, 0 볼트) 또는 (예를 들어, 1 볼트일 수 있는) 트리거 전위보다 낮을 수 있는 일부 다른 소망하는 전위으로 유지될 수 있다.선택 회로(126)는 선택되지 않은 메모리 셀에서 사이리스터의 제 1 노드(123)와 제 3 노드(124) 간에 전위 및/또는 이에 대응하는 전류를, 예를 들어, 이 전위를 변경하거나 이와 달리 BL 도전체(106)를 통해서 전달된 전류에 영향을 줌으로써, 더 제거 또는 저감시킬 수 있다. 예를 들어서, 특정 구현예들에서, BL 도전체(106)는 비-선택된 메모리 셀에 인가된 전위 및/또는 전류를 변경시키도록 RL 도전체(109) 또는 일부 인가가능한 노드에(사이리스터 외부로) 연결될 수 있다.
일단 메모리 셀이 선택되면, 액세스 회로(128)는 선택된 동작 전위를 메모리 셀에, 예를 들어, PCM 컴포넌트(110)의 제 1 노드(120)와 사이리스터(112)의 제 3 노드(124) 간에 인가할 수 있다. 따라서, 예를 들어서, 도 l에서, 선택된 동작 전위는 BL 도전체(106)와 RL 도전체(109) 간에 제공될 수 있으며, 선택된 동작 전위에 대응하는 전류가 PCM 컴포넌트(110)의 제 1 노드(120)와 제 2 노드(121) 간에 흐르고 사이리스터(112)의 제 1 노드(123)와 제 3 노드(124) 간에 흐르며 사이리스터(112)는 도전성 상태에 있을 수 있다. 선택된 동작 전위는 메모리 셀에서 수행될 소망하는 동작에 적어도 부분적으로 의존하여서 변할 수 있다. 예를 들어서, 선택된 동작 전위들은 판독 또는 기록 동작 중 어느 동작이 수행되고 있는지에 따라서 상이할 수 있다. 또한, 본 기술분야에서 알려진 바와 같이, 특정 사례들에서, 선택된 동작 전위는 PCM 컴포넌트의 판독 또는 기록 동작 동안 때때로 변할 수 있다.
특정 예시적 판독 또는 기록 동작들의 일부로서, 감지 회로(130)가 메모리 디바이스(116)에서 사용되어서 메모리 셀(102-1)의 상태를 결정할 수 있다. 따라서, 예를 들어서, 감지 회로(130)는 (예를 들어, 저항, 임피던스 등을 결정하기 위해서) 선택된 PCM 컴포넌트를 통한 전압 강하 및/또는 전류에 반응할 수 있다. 특정 구현예들에서, 감지 회로(130)는 특정 조건들 하에서 PCM 컴포넌트(110) 내에서 발생하고 검출될 수 있는 스냅백 이벤트(snapback event) 등에 반응할 수 있다. 예를 들어서, 스냅백 이벤트는 특정 조건들 하에서 순간적 "네거티브 저항"을 유발할 수 있다. 스냅백 이벤트의 물리적 근원은 완벽하게 이해될 수는 없지만, 스냅백 이벤트의 발생은 메모리 셀의 전류-전압 거동에 상당한 영향을 주는 경향이 있다. 이로써, 예를 들어서, 메모리 셀(102)에서의 스냅백 이벤트 발생에 응답하는 감지 회로(130)가 제공되어서, 메모리 셀(102)에 인가된 전위에서의 변화를 개시하는 하나 이상의 피드백 신호들을 생성할 수 있다. 예를 들어서, 하나 이상의 피드백 신호들은 전위를 저감, 전위를 차단, 전위 생성을 정지시키는 등을 하도록 선택된 동작 전위에서의 변화를 초래할 수 있다. 예를 들어서, 특정 사례들에서, 스냅백 이벤트가 메모리 셀(102)에서 발생하였다는 결정에 응답하여서, 감지 회로(130)로부터의 하나 이상의 피드백 신호들은 액세스 회로(128)에서의 변화를 개시할 수 있다. PCM 컴포넌트(110)에 의해서 나타난 메모리 저장 컴포넌트의 정보 상태는, 사이리스터(112)가 도전성 상태로 된 때에, 본 명세서에서 BL 도전체(106)로서 지칭된, 디지트 라인에 의해서 감지 회로(130)로 송신될 수 있다.
다음으로 도 2가 참조되며, 이 도 2는 특정 구현예들에 따른, 도 3에 예시된 바와 같은 예시적 사이리스터 회로(112') 또는 도 4a 및 도 4b에 예시된 바와 같은 사이리스터 회로(112") 또는 (112"')의 일부 예시적 특성들을 예시하는 그래프(200)이다.
도 3은 일 구현예에 따른, 도 1의 메모리 디바이스에서 사용될 수 있는 애노드(A), 플로팅 노드(F), 게이트(G), 및 캐소드(K)를 갖는 예시적 사이리스터(112')를 포함하는 회로(300)의 개략도이다. 본 예에서 예시된 바와 같이, 특정 구현예들에서, 애노드(A)는 PCM 컴포넌트(110)에 연결될 수 있으며 캐소드(K)는 접지될 수 있는 RL 도전체(109)(도 1)에 연결될 수 있다. 게이트(G)는 WL 도전체(108)(도 1)에 연결될 수 있다.
도 4a는 일 구현예에 따른, 도 1의 메모리 디바이스에서 사용되기 위해서 제조될 수 있는 PNPN 층상 또는 영역화된(regioned) 반도체 구성을 보이는 대표적인 수직으로 형성된 스택을 사용하는 사이리스터(112")을 예시하는 예시적 회로(400)를 도시하는 개략도이다. 사이리스터(112")는 또한 애노드(A), 플로팅 노드(F), 게이트(G), 및 캐소드(K)를 포함할 수 있다. 추가적으로, 사이리스터(112")는 3 개의 접합부들을 예시하며, 이 접합부들 중 제 1의 것은 JPN1으로 라벨링되고 애노드의 P 층이 플로팅 노드의 N 층과 만나는 곳에서 나타나며, 접합부들 중 제 2의 것은 JNP으로 라벨링되고 플로팅 노드의 N 층이 게이트의 P 층과 만나는 곳에서 나타나며, 접합부들 중 제 3의 것은 JPN2으로 라벨링되고 게이트의 P 층이 캐소드의 N 층과 만나는 곳에서 나타난다. 본 예에서 예시된 바와 같이, 특정 구현예들에서, 애노드(A)는 PCM 컴포넌트(110)에 연결될 수 있으며, 게이트(G)는 WL 도전체(108)(도 1)에 연결될 수 있으며, 캐소드(K)는 접지될 수 있는 RL 도전체(109)(도 1)에 연결될 수 있다. 본 예에서, 게이트는 직접적, 예를 들어, 오믹(ohmic) 컨택트 접속을 통해서 인가된 트리거 전위에 의해서 영향을 받을 수 있다. 따라서, 사이리스터(112")는 3 -노드 실리콘 제어된 정류기(SCR), 등의 형태를 취할 수 있다.
도 4b는 도 4a에서의 것과 유사하지만, 용량성 결합을 통해서 인가된, 예를 들어, WL 도전체(108)(도 1)로부터의 트리거 전위에 의해서 게이트가 영향을 받게 하는 게이트 유전체들 부분(422)을 더 포함하는 PNPN 층상 또는 영역화된 반도체 구성을 보이는 대표적인 수직으로 형성된 스택을 사용하는 또 다른 예시적 사이리스터(112"') 을 예시하는 예시적 회로 420 를 도시한 개략도이다. 따라서, 사이리스터(112"')는 얇은 용량성으로 결합된 사이리스터(TCCT) 및/또는 기타의 형태를 취할 수 있다.
도 2는 일 구현예에 따른, 예시적인 사이리스터에 대한 전류-전압(IV) 특성을 도시한다. 도 2를 참조하면, 그래프(200)에서, 수평 축은 애노드(A)와 캐소드(K) 간의 증가하는 포지티브 전압 VAK를 나타내며, 수직 축은 애노드(A)와 캐소드(K) 간의 증가하는 포지티브 전류 레벨 IAK를 나타낸다. 사이리스터들(112/112'/112"/112"')은 도전성 상태 및 비-도전성 상태로 될 수 있다. 여기에서, 예를 들어서, 사이리스터는 예를 들어서, 사이리스터에 의해서 제공되는 낮은 저항이 존재하는, 그래프(200)의 "온 저항"으로 라벨링된 영역에 대응하는 도전성 상태에 있을 수 있다.
전술한 바와 같이, 특정 예시적 구현예들에서, 트리거 전위가 인가되어서 게이트(G)에 영향을 주면, 사이리스터들(112/112'/112"/112"')은 임계 전압을 초과하는 애노드(A)와 캐소드(K) 간의 전위 VAK 및/또는 임계 암페어를 초과하는 애노드와 캐소드 간에 인가된 전위와 연관된 전류 IAK의 동시적 인가에 응답하여서 도전성 상태로 되게 선택적으로 되게 될 수 있다.
예를 들어서, 어떠한 상당한 전류 IAK도 흐를 것으로 예상되지 않은 비-도전성 상태에서, 임계치에 달하는 전압 강하는 역 바이어스 접합부 JNP에 의해서 유지될 수 있다. 비-도전성 상태에 있을 때에, 전류 IAK는 누설 전류로서 간주될 수 있으며, 전류 IAK는 래칭 전류 IL보다 낮게 유지될 것이다. 비-도전성 상태는 전위 VAK 가 임계 전압(예를 들어, 브레이크-오버 전압(break-over voltage VBO))를 초과할 때까지 유지될 것이다. 전류가 사이리스터(112)의 게이트 단자에 인가되면, 임계 전압은 브레이크-오버 전압 VBO보다 아래로 낮아질 것이지만, 사이리스터(112)는 이러한 게이트 전류 없이 도전성 상태로 천이될 수 있다. 예를 들어서, 비-도전성 상태는 전위 VAK 가 임계 전압(예를 들어, 브레이크-오버 전압 VBO)를 초과할 때까지 유지될 수 있으며, 이 시점에서 사이리스터들(112/112'/112"/112"')은 도전성 상태로 될 수 있다. 마찬가지로, 예를 들어서, 비-도전성 상태는 전류 IAK가 래칭 전류 IL보다 낮게 유지되면 유지될 수 있다.
그래프(200)에서, 라인들(202, 204 및 206)은 브레이크-오버 전압(break-over voltage VBO)에 영향을 줄 수 있는 게이트에서의 전류(IG)에 대한 상이한 예시적 레벨들 및 이로써 사이리스터들(112/112'/112"/112"')이 도전성 상태로/로부터 스위칭 될 수 있는 지점을 나타낸다. 예를 들어서, 라인(202)은 상당하게 높은 게이트 전류 IG에 대한 응답을 나타낼 수 있으며, 라인(204)은 상대적으로 낮은 게이트 전류 IG에 대한 응답을 나타낼 수 있으며, 라인(206)은 매우 낮은 또는 가능하게는 존재하지 않는 게이트 전류 IG에 대한 응답을 나타낼 수 있다. 사이리스터들(112/112'/112"/112"')이 도전성 상태에 있고 적절한 전류가 애노드와 캐소드 간에서 흐르면, 사이리스터는 자가-바이어싱되게(self-biased) 유지되며 트리거 전위의 인가에 의해서 더욱 영향을 받을 필요가 없을 수 있다. 여기서, 예를 들어서, 사이리스터는 본질적으로 도전성 상태로의 직렬 저항을 갖는 다이오드와 같이 거동한다. 이로써, 트리거 전위는 특정 구현예들에서, 게이트에 영향을 주는 펄스의 형태로 순간적으로 인가될 수 있다.
도전성 상태로부터 비- 도전성 상태로의 후속 스위칭이, 예를 들어서, VAK가 임계 전압(예를 들어, 홀딩(holding) 전압 VH) 아래로 떨어지고/지거나 전류 IAK가 임계 암페어(예를 들어, 홀딩 전류 IH) 아래로 떨어지면 발생할 수 있다. 사이리스터 기능과 관련된 예시적 특성들(예를 들어, VBO 대 IG, IL, VH, IH, 및 온 저항)은 예를 들어서, 디바이스의 도핑 프로파일 및/또는 다른 유사한 물리적 특성들에 적어도 부분적으로 기초하여서 조절될 수 있다는 것이 염두되어야 한다. 따라서, 본 명세서에서의 다른 예들 모두에서와 같이, 청구된 논의 대상은 이러한 예시된 예들로 한정되지 않도록 해석되어야 한다.
특정 사례들에서, 사이리스터는 애노드와 캐소드 간의 적합한 전위 및 게이트에 영향을 주는 트리거 전위의 동시적(예를 들어서, 적어도 부분적으로 시간적으로 중첩하는) 인가에 응답하여서 도전성 상태로 될 수 있다. 특정 예시적 구현예들에서, 트리거 전위는 신호 펄스를 포함할 수 있다. 따라서, 예를 들어서, 이러한 트리거 전위에 대한 펄스는 애노드와 캐소드 간에 인가된 전위의 인가와 중첩할 수 있다. 게이트에 영향을 주는 트리거 전위는, 사이리스터가 도전성 상태에 도달하고, 이 도전성 상태가 애노드와 캐소드 간에 인가된 적합한 전위 및/또는 전류의 존재 시에 유지된 후에, 예를 들어서, 제거 또는 감소될 수 있다(예를 들어, 가능하게는 게이트를 구동되지 않은 상태로 되게 할 수 있다).
이제 도 5가 참조되며, 도 5는 일 구현예에 따른, 하나 이상의 메모리 셀들을 선택 및 액세스하기 위해서 도 1의 메모리 디바이스에서 사용될 수 있는 예시적 방법(500)의 도면이다. 방법(500)은, 예를 들어서, 적어도 부분적으로, 다양한 장치들로, 예를 들어, 다양한 회로들, 회로 컴포넌트들, 등을 사용하여서 구현될 수 있다.
예시적 블록 502에서, 메모리 셀들의 어레이 내의 메모리 저장 컴포넌트(예를 들어, PCM 컴포넌트)와 직렬로 연결된 사이리스터의 게이트에 영향을 주는 트리거 전위의 인가가 개시되어서 사이리스터가 도전성 상태로 되게 선택적으로 되게 할 수 있다. 특정 사례들에서, 예시적 블록 504에서, 사이리스터의 게이트에 영향을 주는 트리거 전위의 인가는 메모리 셀과 연관된 판독 동작 또는 기록 동작의 일부로서 개시될 수 있다. 특정 사례들에서, 예시적 블록 506에서, 트리거 전위는 워드 라인, 예를 들어, 도 1의 WL 도전체(108)에 의해서 인가된 신호 펄스를 포함할 수 있다.
예시적 블록 508에서, 선택된 동작 전위의 비트 라인 도전체로의 인가가, 예를 들어, 메모리 셀과 연관된 판독 동작 또는 기록 동작의 일부로서 개시될 수 있다. 예를 들어서, 이 전위는 도 1의 BL 도전체(106)에 인가될 수 있다. 특정 사례들에서, 예시적 블록 510에서, 트리거 전위(예를 들어, 신호 펄스)가 애노드와 캐소드 간에 인가된 적합한 전위 또는 이에 대응하는 전류 흐름(예를 들어, 임계 전압 및/또는 임계 암페어를 초과하는 전압 또는 전류)이 존재할 시에 제거 또는 저감된 후에, 도전성 상태는 유지될 수 있다. 따라서, 방법(500)은 판독 또는 기록 동작들이 신호들을 개시함으로써 사이리스터 셀렉터를 활성화시킬 수 있다. 판독 동작에서, 예를 들어서, 사이리스터가 도전성 상태에 있는 동안에, 메모리 셀의 저장 컴포넌트의 정보 상태가 감지 회로에 의해서 검출될 수 있다(도 1 참조). 기록 동작에서, 사이리스터가 도전성 상태에 있는 동안에, 정보 상태가 메모리 셀의 저장 컴포넌트로 프로그램될 수 있다.
도 6은 일 구현예에 따른, 하나 이상의 메모리 셀들을 선택 및 액세스하기 위해서 도 1의 메모리 디바이스에서 사용될 수 있는 다른 예시적 방법(600)의 도면이다. 방법(600)은 예를 들어서, 적어도 부분적으로, 다양한 장치들로, 예를 들어, 다양한 회로들, 회로 컴포넌트들, 등, 예를 들어서 도 1에 도시된 것들을 사용하여서 구현될 수 있다.
예시적 블록 602에서, 비트 라인 도전체(예를 들어, 도 1의 BL 도전체(106))가, 사이리스터의 게이트에 영향을 주는 트리거 전위를 선택적으로 인가하여서 사이리스터를 도전성 상태가 되게 함으로써, 사이리스터(예를 들어, 사이리스터(112))와 직렬로 연결된 PCM 컴포넌트(예를 들어, PCM 컴포넌트(110))를 갖는 메모리 셀을 통해서 메모리 어레이 내에서 리턴 라인 도전체(예를 들어, 도 1의 RL 도전체(109))와 연결되게(예를 들어서, 전기적으로 접속되게) 선택적으로 될 수 있다. 따라서, 블록 602 은 사이리스터를 비-도전성에서 도전성 상태로 스위칭하기 위한 도 5의 방법(500)에 균등할 수 있다.
예시적 블록 604에서, 비트 라인 도전체가 메모리 저장 컴포넌트 및 사이리스터를 통해서 리턴 라인 도전체에 선택적으로 연결되면, 판독 동작 또는 기록 동작 중 적어도 하나가, 예를 들어, 선택된 동작 전위를 비트 라인 도전체에 인가함으로써 수행될 수 있다. 따라서, 블록 604에서 판독 및/또는 기록 동작들은 블록 602에서 사이리스터 셀렉터의 활성화에 후속하여서 수행될 수 있다.
예시적 블록 606에서, 트리거 전위는 선택적으로 제거 또는 저감될 수 있으며, 이는 블록 604에서의 판독/기록 동작들보다 앞서거나 이와 동시적이거나 후속할 수 있다. 예시적 블록 608에서, 사이리스터 내의 플로팅 노드가, (예를 들어, BL 도전체(106)와 RL 도전체(124) 간의) 선택된 동작 전위 VAK가 임계 전압을 초과하거나, 또는 셀을 통한 대응하는 전류 IAK 가 임계 암페어를 초과하는 것에 응답하여서, 도전성 상태를 유지하는데 사용될 수 있다. 예시적 블록 608에서, 일단 사이리스터가 (예를 들어, 트리거 전위와 애노드와 캐소드 간에 인가된 적합한 전위 및/또는 전류에 기초하여서) 도전성 상태로 되면, 사이리스터는 애노드와 캐소드 간에 인가된 적합한 전위 및/또는 전류의 계속적인 존재 시에, 도전성 상태로 유지될 수 있다.
도 7은 일 구현예에 따른, 하나 이상의 메모리 셀들을 선택적으로 격리시키기 위해서 도 1의 메모리 디바이스에서 사용될 수 있는 다른 예시적 방법(700)의 도면이다. 방법(700)은 예를 들어서, 적어도 부분적으로, 다양한 장치들로, 예를 들어, 다양한 회로들, 회로 컴포넌트들, 등, 예를 들어서 도 1에 도시된 것들을 사용하여서 구현될 수 있다.
예시적 블록 702에서, 사이리스터의 게이트에 영향을 주는 전위는 트리거 전위보다 낮은 레벨로 저감되거나 제거될 수 있다. 특정 사례들에서, 예를 들어서, 블록 704에서, 게이트가 워드 라인 도전체에 연결된 경우에, 트리거 신호를 저감 또는 제거하기 위해서, 워드 라인 도전체는 리턴 전위에 연결되거나, 예를 들어, 접지될 수 있다.
예시적 블록 706에서, 사이리스터의 애노드와 캐소드 간의 전위는 동작 전위 또는 임계 전위보다 낮은 레벨로 감소되거나 제거될 수 있거나/있으며, 대응하는 전류는 임계 암페어보다 낮은 레벨로 감소될 수 있다. 특정 사례들에서, 예를 들어서, 블록 708에서, 애노드가 비트 라인 도전체에 연결된 경우에, 전위는 비트 라인 도전체를 리턴 전위에 연결시키거나, 예를 들어, 접지시킴으로써 제거 또는 저감될 수 있다.
다음으로 도 8이 참조되며, 이 도 8은 일 구현예에 따른, 액세스를 위해서 선택되고 턴 온된고/되거나 격리를 위해서 턴 오프될 수 있는 메모리 셀을 제어할 시에 사용하기 위한 예시적 상태도(800)이다. 예시적인 상태도(800) 및/또는 상태도에 도시된 액션들 중 전부 또는 일부는, 예를 들어서, 적어도 부분적으로, 다양한 장치들로, 예를 들어, 다양한 회로들, 회로 컴포넌트들, 등, 예를 들어서 도 1에 도시된 것들을 사용하여서 구현될 수 있다.
상태 802에서, 예를 들어, 메모리 저장 컴포넌트(예를 들어, PCM 컴포넌트)에 직렬로 연결된 사이리스터가 비-도전성 상태에 있음으로써, 메모리 셀은 오프일 수 있다. 또한, 특정 구현예들에서, 액션(action) 810에서, 메모리 셀은 예를 들어서, 리턴 전위에 있을 수 있는 캐소드로 사이리스터 내의 애노드 및/또는 게이트를 연결함으로써(사이리스터 외부에 연결함으로써) 격리 상태로 유지될 수 있다. 예를 들어서, 도 1을 참조하면, BL 도전체(106), WL 도전체(108) 및 RL 도전체(109) 모두가 동일한 전위, 예를 들어, 접지 전위에 접속될 수 있다.
액션 812에서, 트리거 전위가 사이리스터의 게이트에 인가되어서 사이리스터가 도전성 상태로 되도록 선택적으로 되게 할 수 있으며, 이는 메모리 셀을 선택하고, 이를 메모리 셀 온 상태 804로 되게 한다. 특정 사례들에서, 트리거 전위는 신호 펄스 등을 포함할 수 있다. 트리거 전위(예를 들어, WL 펄스)는 애노드-캐소드(예를 들어, BL-RL) 임계 전압 또는 전류의 인가와만 중첩할 필요가 있다는 것이 이해될 것이다.
액션 814에서, 선택된 동작 전위 및/또는 대응하는 전류가 그들의 각각의 임계 레벨들보다 높게 유지되어서 사이리스터가 계속 도전성 상태로 유지되게 하며 이로써 메모리 셀이 계속 메모리 셀 온 상태 804로 유지되게 할 수 있다. 전술한 설명으로부터 명백할 바와 같이, 액션 812로부터의 트리거 전위는 온 상태 804를 유지하기 위해서 유지될 필요가 없다. 또한, 액션 816에서, 메모리 셀이 온 상태에 있는 동안에, 하나 이상의 판독 동작들 및/또는 하나 이상의 기록 동작들, 또는 이들의 일부 조합 등이 수행될 수 있다.
액션 818에서, 사이리스터는 사이리스터를 도전성 상태로 유지하는데 사용되었던 그들의 각각의 임계 레벨들 아래의 레벨(들)로, 선택된 동작 전위 및/또는 대응하는 전류를 저감하거나 제거함으로써 비도전성 상태로 될 수 있다. 이로써, 메모리 셀은 메모리 셀 오프 상태 802로 될 수 있다. 예를 들어서, 도 1을 참조하면, BL 도전체(106) 및 RL 도전체(109) 양자는 동일한 전위, 예를 들어, 접지 전위에 접속될 수 있다. 액션 812에서 WL 도전체(108)에 의한 사이리스터 게이트로의 트리거 전위가 일시적 펄스일 수 있기 때문에, WL 도전체(108)는 이미 리턴 전위, 예를 들어, 접지 전위에 접속될 수 있다.
다음으로, 도 9 내지 도 11이 참조되며, 이 도면들은 도 1의 메모리 디바이스에서 사용될 수 있으며 PCM 컴포넌트 형태로의 메모리 셀 저장 컴포넌트 및 특정 다른 구현예들에 따라서 배열된 사이리스터의 형태로의 메모리 셀 셀렉터를 포함하는 예시적 메모리 셀들을 갖는 예시적 장치들(부분적 회로들)을 도시하는 개략도들이다.
도 9에서, 예시적 회로(900)는 도 1에 도시된 메모리 셀(102-1)과는 유사하지만, BL 도전체가 사이리스터(112)의 게이트에 연결되고 WL 도전체가 PCM 컴포넌트(110)의 제 1 노드에 연결된다는 점에서 차이가 나는 메모리 셀(902)을 포함한다.
도 10에서, 예시적 회로(1000)는 도 1에 도시된 메모리 셀(102-1)과는 유사하지만, 사이리스터(112) 및 PCM 컴포넌트(110)가 역전된 순서로 배열되고, 여기서 BL 도전체는 사이리스터(112)의 애노드에 연결되고, WL 도전체는 사이리스터(112)의 게이트에 연결되고, 사이리스터(112)의 캐소드는 PCM 컴포넌트(110)의 제 1 노드에 연결되고, PCM 컴포넌트(110)의 제 2 노드는 RL 도전체에 연결된다는 점에서 차이가 있는 메모리 셀(1002)을 포함한다.
도 11에서, 예시적 회로 (1100)는 도 10의 메모리 셀(1002)과는 유사하지만, WL 도전체가 사이리스터(112)의 애노드에 연결되고, BL 도전체는 사이리스터(112)의 게이트에 연결된다는 점에서 차이가 있는 메모리 셀(1102)을 포함한다.
특정 양태들에 따라서, 본 명세서에서 제공되는 예시적 구현예들 및 기초가 되는 기술들은 셀렉터로서 바이폴라 접합 트랜지스터(BJT)를 사용하는 다른 회로 설계들에 비해서 몇 개의 이점들을 제공할 수 있다고 사료된다. 본 명세서에서 제공된 일부 예들은 PCM-기반 메모리 회로들이지만, 본 기술들이 또한 3 노드 셀렉터가 메모리 셀 저장 컴포넌트, 예를 들어, 전류가 단일 방향으로 흐를 수 있는 저항성 저장 컴포넌트를 구동하는 다른 포인트-대-포인트 메모리 어레이들/회로들에서 사용될 수 있다고 또한 사료된다.
본 명세서에서 제공된 기법들은 예를 들어서, 사이리스터가 도전성 상태(예를 들어, 메모리 셀이 온 상태)로 된 이후에, 통상적인 바이폴라 접합 트랜지스터(BJT) 베이스 전류가 피해질 수 있으며, 이는 판독/기록 동작들 동안에 원치 않은 WL 강하들을 저감하거나 가능하게는 제거할 수 있다는 점에서 이점을 제공할 수 있다. 여기에서, 예를 들어서, 일부 PCM 메모리 설계에 있어서, 메모리 셀들의 상태를 변경 및 판독하는 동작들이 어레이 내의 저항성 비트 라인 도전체들 및 워드 라인 도전체들 양자들 내로 흐르는 전류의 무시할 수 없는 양을 요구할 수 있다. 결과적인 전압 강하는 메모리 셀 및/또는 어레이의 효율의 유효 창을 제한할 수 있다. WL 전압 강하는 다양한 이유들로 인해서, 예를 들어, 몇을 말하자면, 단일 WL 도전체 상에서 동일한 시간에 판독/기록 동작들에 있는 메모리 셀들의 개수, WL 도전체의 길이 및/또는 WL 도전체의 비 저항(specific resistance)으로 인해서 증가할 수 있다. WL 전압 강하가 WL 도전체에 따라서 선택된 셀들에 대해서 비균일한 분극을 생성하면, 메모리 셀들의 판독 및 기록 창 버짓(window budget)은 예를 들어, 전압 강하의 양만큼 비례하여서 저감될 수 있다.
특정 사례들에서, 이러한 WL 전압 강하들은 본 명세서에서 제공된 기법들을 사용하여서 회피되거나 크게 저감될 수 있다고 사료된다.
따라서, 가능하게는 판독 기록 창 버짓에 크게 영향을 주지 않으면서 다음의 예시적 개선사항들 중 하나 이상이 실현될 수 있다: 보다 많은 수의 동시적 판독/기록 동작들이 동일한 WL에서 셀들에 대해서 수행될 수 있으며; 보다 긴 WL 및 이로써 가능하게는 보다 높은 어레이 효율이 달성될 수 있으며; 및/또는 보다 높은 WL 저항율이 가능하게 될 수 있으며, 이는 예를 들어, 집적을 용이하게 하고/하거나 비용을 줄이기 위해서 절충될 수 있다. 실제로, 상술한 바와 같이, WL 구조는 WL에 대한 접속에 대한 감소된 요구사항을 인식하면 단순화될 수 있다.
도 12는 금속 워드 라인 도전체 및 매립된 워드 라인 도전체를 갖는 메모리 셀의 예시적 구성을 도시하는 개략도이다. 메모리 디바이스에서, WL은 다수의 부분들로 구성될 수 있다. 이 구현예에서, 메모리 어레이는 매립된 WL(1220) 및 금속 WL(1222)을 포함할 수 있다. 매립된 WL(1220)은 반도체 재료, 예를 들어, 반도체 기판(1230)의 도핑된 부분 또는 그 위의 에피택셜 층(epitaxial layer)에 의해서 형성될 수 있다. 금속 WL(1222)은 매립된 WL(1220)에 하나 이상의 WL 컨택트들(1224)을 통해서 접속될 수 있다. WL 컨택트들(1224)은 매립된 WL(1220)과 금속 WL(1222) 간의 전기적 접속을 제공할 수 있다. 매립된 WL(1220)은 복수의 메모리 셀들(1202)에 접속될 수 있다. 각 셀(1202)에 있어서, 매립된 WL(1220)은 사이리스터 셀렉터의 게이트에 접속될 수 있으며, 이 사이리스터 셀렉터는 메모리 셀(1202)의 컴포넌트이다. 사이리스터 셀렉터의 애노드는 메모리 저장 컴포넌트에 접속될 수 있으며, 이 저장 컴포넌트는 또한 메모리 셀(1202)의 컴포넌트이다. 각 메모리 셀(1202)은 BL(1206)에 연결될 수 있다. 특히, 메모리 셀(1202)의 메모리 저장 컴포넌트는 BL(1206)에 접속될 수 있다. 예시된 실시예들에서, BL들(1206)은 페이지의 내부로 외부로 연장되고 이로써 어레이의 WL들(1220)과 교차할 수 있으며 이로써 각 셀은 선택된 WL(1220/1222) 및 비트 라인(1206)에 의해서 어드레싱될 수 있다.
비-사이리스터 셀렉터(예를 들어, BJT 셀렉터)를 사용하는 메모리 어레이는 WL을 따르는 전압 강하들을 경험하며, 이는 보다 낮은 저항율 금속 WL(1222)로의 접속을 위해서 WL 컨택트들(1224) 간의 매립된 WL(1220)로 접속될 수 있는 메모리 셀들의 개수를 제한할 수 있다. 도 12는, 예를 들어서, 인접하는 WL 컨택트들(1224) 간의 매립된 WL(1220)에 접속된 3 개의 메모리 셀들(1202)을 도시한다. 이러한 구현예에서, 인접하는 WL 컨택트들(1224) 간의 매립된 WL(1220)에 접속될 수 있는 메모리 셀들(1202)의 개수는 매립된 WL(1220)의 저항율에 반비례하며 이로써 매립된 WL의 저항율이 보다 높을 수록, 보다 적은 개수의 메모리 셀들(1202)이 인접하는 WL 컨택트들(1224) 간에 접속될 수 있다. 금속 WL(1222) 및 매립된 WL(1220)의 전체 저항율은 실질적으로 동일한 시간에 액세스될 수 있는, 동일한 WL에서의 셀들의 개수를 제한하며, 이는 다시 메모리의 속도 또는 다른 성능에 영향을 줄 수 있다.
예를 들어서, BJT를 셀렉터로서 사용한 일 구현예에서, 매립된 WL 도전체(예를 들어, 약 15 mΩ·cm 의 저항율을 갖는 도핑된 실리콘 또는 약 1000 Ω/□의 시트 저항을 갖는 재료)는 인접하는 WL 컨택트들 간에 일 매립된 WL 도전체를 따른 약 4 내지8 개의 메모리 셀들로 제한될 수 있다. 이러한 인접하는 WL 컨택트들 간에 일 매립된 WL 도전체를 따른 메모리 셀들의 개수에 대한 제한은 메모리 어레이 효율을 제한하고 유효 메모리 셀 치수를 한정하고, 이로써 소정의 용량을 위한 메모리 어레이의 요구된 크기를 증가시킨다. WL 도전체의 스트랩핑 금속 부분(예를 들어, 약 10 mΩ·cm 의 저항율을 갖는 구리(Cu) 또는 약 1 Ω/□의 시트 저항을 갖는 재료)의 추가 사용은 동시에 액세스될 수 있는 WL을 따른 셀들의 개수를 보다 증가시킬 수는 있지만, WL을 따르는 예를 들어, 약 100 개의 메모리 셀들로의 한정을 여전히 낳을 수 있다. 낮은 저항율 재료들 예를 들어, 구리(Cu)를 요구하는 것 이외에, 이러한 재료들의 제약사항들(예를 들어, Cu는 현재 건식 에칭이 불가능하며 다마신 프로세싱을 필요로 함)로 인해서, 금속 WL 도전체는 라인 두께 및 폭의 최소 수치들에 있어서 제약이 있을 수 있다. 예를 들어서, 구리의 저항율은 도전성 라인의 두께 또는 폭이 약 25 nm 아래로 감소되는 때에 크게 증가한다. 이러한 금속 WL 도전체의 두께 제약사항은 제조 동안에 WL 수치들의 감소량을 제한하며 메모리 셀 및 메모리 어레이의 최소 수치를 제한할 수 있다.
사이리스터를 메모리 셀용 셀렉터로서 사용하는 것은 WL 도전체에 대한 저항율 한계사항을 극복할 수 있으며 이로써 메모리 어레이 및 WL 도전체(들)의 설계에 대하여 가용한 옵션들을 확장시킬 수 있다. 일 실시예에서, WL 도전체가 사이리스터 게이트에 접속된 사이리스터를 셀렉터로서 사용하면, 보다 많은 개수의 메모리 셀들이 인접하는 WL 컨택트들 간의 매립된 WL 도전체에 접속될 수 있는데, 예를 들어, 10 내지 100 개의 셀들이 컨택트들 간에 접속되거나, 예를 들어서 20 내지 50 개의 메모리 셀들이 WL 컨택트들 간에 접속될 수 있다. 실제로, 사이리스터 셀렉터들을 사용하는 크로스-포인트(cross-point) 메모리 어레이에 대해서 가능한 극성들로 인하여(이하 참조), 워드 라인을 따르는 메모리 셀들의 개수에 있어서 이론적으로는 어떠한 제약도 없을 수 있다. 스트랩핑 금속 WL(1222)를 구비하거나 구비하지 않고서도, 125 개보다 많은 셀들, 예를 들어서,(150) 내지(500)개의 셀들이 단일 WL을 따라서 동시에 액세스될 수 있다. 일부 실시예들에서, 보다 높은 저항율 금속이 금속 WL(1222)에 대해서 사용될 수 있는데, 예를 들어, 예를 들어, 약 15 mΩ·cm 의 저항율을 갖는 금속들 또는 약 1.5 Ω/□ 보다 큰 시트 저항을 갖는 재료가 사용될 수 있다. 이러한 재료들의 예들은 한정 없이, 텅스텐(W)을 포함한다. 보다 높은 저항성의 금속을 WL 도전체로 사용하는 것은 실질적으로 동시에 선택될 수 있는 메모리 셀들의 개수에 대한 제한사항을 감소시킬 수 있다. 보다 높은 저항성의 금속을 WL 도전체로 사용하는 것은 또한 제조 프로세스 유연성을 가능하게 하며 제품 비용에서의 절감을 가능하게 한다. 마찬가지로, 매립된 WL(1220)의 저항률은 BJT 셀렉터 사용 시보다 증가할 수 있는데, 예를 들어서 약 15 mΩ·cm 보다 큰 저항율, 보다 구체적으로는 약 40 mΩ·cm 보다 큰 저항율일 수 있으며, 또한 시트 저항은 약 700Ω/□ 보다 커지며, 보다 구체적으로는 약 5000 Ω/□ 보다 커질 수 있다. 다른 실시예에서, 금속 스트랩핑 층은 생략될 수 있으며 매립된 WL(1220)이 WL을 따르는 신호 모두를 지원할 수 있다.
본 명세서에서 제공된 기법은, 예를 들어서, NOR 형 어레이 분극화/격리 방식(polarization/isolation scheme)이 유리하게 제공될 수 있으며, 예를 들어, 이 방식에서는 선택된 메모리 셀들은 리턴 전위보다 높은 전압으로 분극화될 수 있는 한편 선택되지 않은 BL 도전체들 및 WL 도전체들이 리턴 전위(예를 들어, 접지)로 단락된다(사이리스터 외부로 연결된다)는 점에서 이점을 제공할 수 있다.
도 13은 2x2 어레이로 구성된 셀렉터로서 BJT를 포함하는 예시적 메모리 셀들을 도시하는 개략도이다. 이 도면에서, 메모리 셀들(1302a,1302b,1302c,1302d)은 포인트 대 포인트 메모리 어레이로 구성된다. 각 메모리 셀(1302a,1302b,1302c,1302d)은 PCM 저장 컴포넌트일 수 있는 메모리 저장 컴포넌트, 및 BJT 셀렉터 1311를 포함한다. 저장 컴포넌트 및 셀렉터의 위치들은 셀들 내에서 반대로 될 수 있다. 각 메모리 셀(1302a 및 1302c)의 일 노드는 BL(1303)에 접속된다. 각 메모리 셀(1302b 및 1302d)의 일 노드는 BL 도전체(1301)에 접속된다. 각 메모리 셀(1302a 및 1302b)의 일 노드는 WL 도전체(1309)에 접속된다. 각 메모리 셀(1302c 및 1302d)의 일 노드는 WL 도전체(1307)에 접속된다. WL들(1307, 1309)은 BJT 셀렉터들 1311의 베이스들에 접속될 수 있으며, BL들(1301, 1303)은 메모리 저장 컴포넌트들의 노드들에 접속될 수 있다.
전압들이 BL들(1301, 1303)에 그리고 WL들(1307, 1309)에 인가되어서 메모리 셀들을 선택한다(예를 들어서, 턴 온/액세스, 판독, 기록, 및/또는 검증한다). BL들(1301, 1303) 및 WL들(1307, 1309)에 인가된 전압들은 다음의 표에 따라서 메모리 셀들로의 액세스를 가능하게 하며, 이 표에서 전압들의 레벨들은 판독 및 프로그래밍 동작들을 감당하는 레벨들의 예들이다:
Figure pct00001
이 표에 따라서, 메모리 셀을 선택하기 위해서, 전압이 선택될 메모리 셀에 접속된 BL에 인가되며 전압이 선택될 메모리 셀에 접속된 WL에는 인가되지 않는다. 도 13의 도면에서, 메모리 셀(1302b)이 전압을 BL(1301)에 인가하고 전압을 WL(1309)에는 인가하지 않음으로써 선택될 수 있다. 메모리 셀(1302d)이 비선택되게 유지되도록 보장하기 위해서, 전압이 WL(1307)에 인가될 수 있다. 메모리 셀(1302a)이 비선택되게 유지되도록 보장하기 위해서, 전압이 BL(1303)에 인가되지 않을 수 있다. 따라서, BL(1301) 또는 WL(1309)에 접속되지 않은 어레이 내의 메모리 셀(1302c) 및 모든 다른 선택되지 않은 메모리 셀들은 전압이 인가될 수 있는 WL(1307) 또는 다른 WL에 접속되고 전압이 인가되지 않을 수 있는 BL(1303) 또는 다른 BL로 접속될 수 있다. 일 메모리 셀이 선택되는, 2x2 어레이보다 큰 NxN 크기의 어레이에서, 선택된 WL(어떠한 전압도 인가되지 않을 수 있는 WL)에 대응하는 메모리 셀들의 개수는 10의 N 승 개이다. 선택된 BL(전압이 인가될 수 있는 BL)에 대응하는 메모리 셀들의 개수는 10의 N 승 개이다. 선택되지 않은 WL(전압이 인가될 수 있는 WL) 및 선택되지 않은 BL(전압이 인가되지 않을 수 있는 BL)에 대응하는 메모리 셀들의 개수는 10의 N2 승 개이다.
도 13의 도면의 어레이에서, 메모리 셀을 선택하기 위해서 인가된 전압들로부터 기인되는 프로그램 전류(1320)는 전압이 인가되는 BL(1301)로부터 메모리 셀(1302b)을 거쳐서 WL(1309) 아래로 흐를 수 있다. 선택되지 않은 메모리 셀들에 대해 선택되지 않은 상태를 유지하기 위해서 인가된 전압들로부터 기인되는 누설 전류 1322 는 WL(1307)로부터 메모리 셀(1302c)을 거쳐서 BL(1303) 아래로 흐를 수 있다. 누설 전류는 선택된 BL(1301) 또는 선택된 WL(1309)에 접속되지 않은 어레이 내의 모든 메모리 셀에서 발생할 수 있다. 따라서, 2x2 어레이에서, 누설 전류는 일 메모리 셀(1302c)에 걸쳐서 발생할 수 있다. NxN 어레이에서, 누설 전류는(N-l)2 개의 메모리 셀들에 걸쳐서 발생할 수 있다. BJT 셀렉터를 사용하는 메모리 어레이는 크기가 증가할수록, 어레이 누설 정도는 어레이의 열 또는 행에서의 메모리 셀들의 개수의 제곱에 비례하여서 증가할 수 있다.
도 14는 일 구현예에 따른, 2x2 어레이로 구성된 셀렉터로서 사이리스터를 포함하는 예시적 메모리 셀들을 도시하는 개략도이다. 도 14의 구현예에서, 메모리 셀들(1402a, 1402b, 1402c, 1402d)은 포인트 대 포인트 메모리 어레이로 구성된다. 각 메모리 셀(1402a, 1402b, 1402c, 1402d)은 저장 컴포넌트일 수 있는 메모리 저장 컴포넌트(PCM 저장 컴포넌트일 수 있음), 및 사이리스터 셀렉터(1412)를 포함한다. 저장 컴포넌트 및 셀렉터의 위치는 셀들 내에서 역전될 수 있다. 각 메모리 셀(1402a 및 1402c))의 일 노드는 BL(1407)에 접속될 수 있다. 각 메모리 셀(1402b 및 1402d)의 일 노드는 BL 도전체(1409)에 접속될 수 있다. 각 메모리 셀(1402a 및 1402b)의 일 노드는 WL 도전체(1401)에 접속될 수 있다. 각 메모리 셀(1402c 및 1402d)의 일 노드는 WL 도전체(1403)에 접속될 수 있다. 각 WL(1401,1403)은 사이리스터 셀렉터들(1412)의 게이트에 에 접속될 수 있으며, 각 BL(1407, 1409)은 메모리 저장 컴포넌트들의 노드들에 접속될 수 있다.
전압들이 WL들(1401, 1403)에 그리고 BL들(1407, 1409)에 인가되어서 메모리 셀들을 선택한다(예를 들어서, 턴 온/액세스, 판독, 기록, 및/또는 검증한다). WL들(1401, 1403) 및 BL들(1407, 1409)에 인가된 전압들은 다음의 표에 따라서 메모리 셀들로의 액세스를 가능하게 하며, 이 표에서 전압들의 레벨들은 판독 및 프로그래밍 동작들을 감당하는 레벨들의 비한정적 예들이다:
Figure pct00002
이 표에 따라서, 메모리 셀을 선택하기 위해서, 전압이 선택될 메모리 셀에 접속된 BL에 인가되며 전압이 선택될 메모리 셀의 사이리스터 게이트에 접속된 WL에는 인가된다. 선택되지 않은 WL들 및 선택되지 않은 BL들은 인가된 전압을 가지지 않을 수 있으며, 예를 들어, 리턴 또는 접지 라인에 접속될 수 있다. 도 14에 도시된 구현예에서, 메모리 셀(1402b)은 전압을 WL(1401)에 인가하고 전압을 BL(1409)에 인가함으로써 선택될 수 있다. 메모리 셀(1402d)이 선택되지 않은 상태로 있는 것을 유지하기 위해서, 전압이 WL(1403)에 인가될 수 없다. 메모리 셀(1402a)이 선택되지 않은 상태로 유지되는 것을 보장하기 위해서, 전압이 BL(1407)에 인가되지 않을 수 있다. 따라서, WL(1401) 또는 BL(1409)에 접속되지 않은 어레이 내의 메모리 셀(1402c) 및 모든 다른 선택되지 않은 메모리 셀들은 전압이 인가되지 않을 수 있는 BL(1407) 또는 다른 BL 및 전압이 인가되지 않을 수 있는 WL(1403) 또는 다른 WL 에 접속될 수 있다. 일 메모리 셀이 선택되는, 2x2 어레이보다 큰 NxN 크기의 어레이에서, 선택된 WL(전압이 인가될 수 있는 WL)에 대응하는 대응하는 메모리 셀들의 개수는 10의 N 승 개이다. 선택된 BL(전압이 인가될 수 있는 BL)에 대응하는 대응하는 메모리 셀들의 개수는 10의 N 승 개이다. 선택되지 않은 BL(전압이 인가되지 않을 수 있는 BL) 및 선택되지 않은 WL(전압이 인가되지 않을 수 있는 WL)에 대응하는 메모리 셀들의 개수는 10의 N2 승 개이다.
도 14에 도시된 구현예에서, 메모리 셀을 선택하기 위해서 BL(1409)에 인가된 전압으로부터 기인될 수 있는 프로그램 전류(1420)는 전압이 인가되는 BL(1409)으로부터 메모리 셀(1402b)에 걸쳐서 메모리 셀(1402b)의 사이리스터(1412)의 캐소드까지 아래로 흐를 수 있다. 메모리 셀을 선택하기 위해서 WL(1401)에 인가된 전압으로부터 기인될 수 있는 스위칭-온 전류(1424)는 전압이 인가되는 WL(1401)으로부터 메모리 셀(1402a)의 사이리스터(1412)의 게이트로 그리고 메모리 셀(1402a)의 사이리스터(1412)의 캐소드로 아래로 흐를 수 있다. 선택되지 않은 메모리 셀들에 대해서 선택되지 않은 상태를 유지하기 위해서 인가된 전압 차로부터 기인되는 누설 전류(1422)는 BL(1409)로부터 메모리 셀(1402d)에 걸쳐서 WL(1403) 아래로 흐를 수 있다. 누설 전류는 선택된 BL(1409)에 접속된 어레이 내의 모든 메모리 셀에서 발생할 수 있다. 따라서, 2x2 어레이에서, 누설은 일 메모리 셀(1402c)에 걸쳐서 발생할 수 있다. NxN 어레이에서, 누설은 N - 1 개의 메모리 셀들에 걸쳐서 발생할 수 있다. 사이리스터 셀렉터를 사용하는 메모리 어레이의 크기가 증가할수록, 어레이 누설 정도는, BJT 셀렉터 메모리 어레이에서와 같이 어레이의 행 또는 열 내의 메모리 셀들의 개수의 제곱과는 반대로, 어레이의 행 또는 열 내의 메모리 셀들의 개수에 비례하여서 증가할 수 있다.
특정 PCM 기술을 사용하여서, 일부 스케일링 경로들은 다음으로 이어질 수 있다: 메모리 셀 셀렉터들이 유지할 필요가 있을 수 있는 보다 높은 전압들; 특정 셀렉터 접합부들의 보다 높은 도핑 정도; 및/또는 대기 모드에서 분극화될 필요가 있을 수 있는 보다 많은 개수의 비-선택된 셀렉터들. 따라서, 특정 사례들에서, 이러한 스케일링은 누설 전류들가 증가할 잠재력으로 이어질 수 있으며, 이는 심지어 대기 모드들에서의 효율을 감소시키는 경향을 있다.
특정 사례들에서, 본 명세서에서 제공된 기법들은 이러한 비효율성들을 줄이거나 가능하게는 회피할 수 있다고 사료된다. 예를 들어서, 특정 예시적 구현예들에서, 어레이 메모리 셀들의 전부 또는 일부가 판독 또는 기록 동작으로서 액세스되지 않는 때에, 선택되지 않은 대응하는 BL 도전체들 및/또는 WL 도전체들은 리턴 전위(예를 들어, 접지)에 연결될 수 있으며 이는 어레이가 분극화되면서 발생할 수 있는 문제들(예를 들어, 누설, 전압 밸런싱, 등)의 전부 또는 일부를 줄이거나 심지어 피할 수 있다. 따라서, 예를 들어서, 본 명세서에서 제공된 기법들을 사용하면, 임의의 메모리 셀들이 대기 모드에서 분극화된다면 소수만 그러하고(오프 상태) 이로써 임의의 누설 전류가 결과로서 공급부들로부터 싱크될 수 있다면 거의 없는 것이 가능할 수 있다. 또한, 예를 들어서, 본 명세서에서 제공된 기법들을 사용하면, 판독 및/또는 기록 동작 시에 누설 셀들의 개수는 그의 제곱 값에 비례하기보다는 BL 도전체의 선형 크기에 비례하는 것이 가능할 수 있다. 또 다른 예에서, 본 명세서에서 제공된 기법들을 사용하면, (예를 들어, 사이리스터의 게이트와 플로팅 노드 간의 역 바이어싱된 다이오드에 의해서) 그들 간에서 직접적으로 분극화될 수 있는 다이오드를 갖는 대신에, BL 및 WL 도전체들은 실질적으로 절연될 수 있다. 다른 가능한 이점은 어레이에서의 가능한 WL/BL 단락이 예를 들어, 흐름 테스트 시, 등에 관리하기가 보다 용이해질 수 있으며, 타일 리런던시(tile redundancy)를 통해서기보다는 특정 행 및 열에 의해서 가능하게는 복구될 수 있다는 것이다. 다른 가능한 이점은, 특정 예시적 구현예들에서, WL 전압(예를 들어, 트리거 전위)가 리턴 전위와 약 1 볼트 간에 있을 수 있으며, 이는 상대적으로 보다 낮은 전압 트랜지스터들이 (예를 들어, 열 디코더 등 내에서) 고 전압 트랜지스터 대신에 사용될 수 있게 할 수 있다는 것이다. 예를 들어, 선택된 WL 전압 값 범위를 약 1 볼트와 접지 전위 간의 값으로서 감소시키게 할 수 있는, 이러한 전위 이점은, 사이리스터 셀렉터가 스위칭 온된 후에 생성된 무시할 수 있는 전류로부터 기인될 수 있다. 이러한 WL에 인가된 전압에서의 감소는 열 디코더의 일부로서 저 전압 트랜지스터들의 사용을 가능하게 할 수 있다. 열 디코더 내의 저 전압 트랜지스터들은 디코더 크기의 감소 및 메모리 어레이에 걸친 효율 증가를 가능하게 할 수 있다.
도 15는 각 셀에 대한 셀렉터들로서 바이폴라 접합 트랜지스터들을 포함하는 예시적 메모리 디바이스의 부분의 등측도를 도시하는 예시이다. 도 15의 예시에서, 메모리 어레이 내의 BJT 셀렉터 컴포넌트는 반도체 층 스택으로부터 형성된다. 반도체 층 스택은 기판 상에 형성될 수 있다. 컬렉터 영역(1510)은 p-타입 반도체, 예를 들어서, p-타입 실리콘을 포함할 수 있다. 베이스 영역(1520)은 n-타입 반도체를 포함할 수 있다. 에미터 영역(1530)은 p-타입 반도체를 포함할 수 있다. 에미터 영역(1530)이 베이스 영역(1520)과 접촉하는 플레인(plane)은 접합부 J1(1506)를 형성할 수 있다. 베이스 영역(1520)이 컬렉터 영역(1510)과 접촉하는 플레인은 접합부 J2(1508)를 형성할 수 있다. 기판 상의 반도체 층들, 예를 들어, 컬렉터 영역(1510), 베이스 영역(1520) 및 에미터 영역(1530)은 에피택셜 증착하거나 또는 벌크 기판의 영역들을 에칭 또는 도핑하거나 에칭 및 에피택셜 증착의 조합으로서 형성될 수 있다. 반도체 층 스택은 메모리 셀 어레이에서 사용될 수 있는 셀렉터들의 어레이를 형성하도록 패터닝될 수 있다. 패턴은 트렌치들(1502)에 의해서 분리된 개별 BJT 셀렉터들을 낳을 수 있으며, 여기서 각 셀렉터는 하나 이상의 컬렉터, 베이스, 또는 에미터 영역들을 다른 BJT 셀렉터와 공유할 수 있다. 예를 들어서, 인접하는 셀들의 베이스 영역들(1520)은 도시된 바와 같이, 접속될 수 있으며 매립된 WL 도전체의 일부를 형성할 수 있다. 도시되지 않았지만, 셀들은 BJT 셀렉터들의 에미터 영역들(1530) 위에서 직렬로 접속된 메모리 저장 컴포넌트들을 포함할 수 있으며, BL 도전체들이 메모리 저장 컴포넌트들 위에서 직렬로 접속된다.
도 16a 및 도 16b는 셀렉터로서 BJT를 포함하는 예시적 메모리 디바이스의 단면도들을 도시하는 예시들이다. 도 16a는 셀렉터로서 BJT를 사용하는 예시적 메모리 디바이스의 WL 방향을 따르는 단면도를 예시한다. 도 16b는 도 16a에서와 같은 셀렉터로서 BJT를 사용하는 예시적 메모리 디바이스의 WL 방향을 따르는 다른 단면도를 예시한다. 도 16a 및 도 16b의 예시들에서, 컬렉터 영역(1510), 베이스 영역(1520), 및 에미터 영역(1530)은 반도체 스택의 일부를 형성한다. 접합부 J1(1506)는 에미터 영역(1530)과 베이스 영역(1520) 간에 있을 수 있다. 접합부 J2(1508)은 베이스 영역(1520)과 컬렉터 영역(1510) 간에 있을 수 있다. 도 16b의 단면도는 도 15에서 예시된 상이한 WL을 따르는 단면일 수 있다. 따라서, 도 16a 및 도 16b에서 도시된 4 개의 BJT 셀렉터 필라들(pillars)은 2x2 어레이를 형성하고, 여기서 필라 B' 및 필라 D'은 BL 도전체를 공유하며 필라 A' 및 필라 C는 상이한 BL 도전체를 공유한다.
전압들이 메모리 셀들 양단에 도 13에서의 표에 따라서 인가될 수 있다. BJT 셀렉터 필라 B'와 연관된 메모리 셀에 액세스하기 위해서, 전압이 필라 B'의 에미터(1530)에 접속되고 필라 D"에 의해서 공유된 BL 도전체를 따라서 인가될 수 있는 한편, 접지 전압이 필라 B'의 베이스(1520)와 통하는 WL에 인가된다. 프로그램 전류(1320)가 BJT 셀렉터 필라 B'와 연관된 메모리 셀을 통해서 흐른다. 2x2 어레이 내의 다른 메모리 셀들이 선택되지 않게 남도록 보장하기 위해서, 전압은 필라 A' 및 필라 C'에 의해서 공유된 BL 도전체에 인가되지 않는 한편, 전압이 필라 C' 및 필라 D'에 의해서 공유되는 WL 도전체(베이스 영역(1520))에 인가된다. 전압들은 양 필라 C' 및 필라 D'에서의 접합부 J2(1508)에서 역전된 바이어스된 접합부를 생성할 수 있다. 인가된 전압들은 또한 필라 C'에서의 접합부 J1(1506)에서 역 바이어스된 접합부를 생성할 수 있다. 역 바이어스된 접합부들은 누설 전류들을 메모리 어레이에 걸쳐서 생성할 수 있다. 일 메모리 셀이 선택된 도 16a 및 도 16b의 예시에 따른, 2x2 어레이보다 큰 NxN 크기의 어레이에서, 어레이에 걸쳐서 누설 전류를 생성할 수 있는 메모리 셀들의 개수는 10의 N2 승 개이다.
도 17은 일 구현예에 따른, 각 셀에 대한 셀렉터들로서 사이리스터들을 포함하는 예시적 메모리 디바이스의 부분의 등측도를 도시하는 예시이다. 도 17의 예시에서, 메모리 어레이 내의 사이리스터 셀렉터 컴포넌트는 반도체 층 스택으로부터 형성된다. 반도체 층 스택은 기판 상에 형성될 수 있다. 캐소드 영역(1710)은 n-타입 반도체, 예를 들어서, n-타입 실리콘을 포함할 수 있다. 게이트 영역(1720)은 p-타입 반도체를 포함할 수 있다. 플로팅 영역(1730)은 n-타입 반도체를 포함할 수 있다. 애노드 영역(1740)은 p-타입 반도체를 포함할 수 있다. 애노드 영역(1740)이 플로팅 영역(1730)과 접촉하는 플레인은 접합부 JPN1(1704)를 형성할 수 있다. 플로팅 영역(1730)이 게이트 영역(1720)과 접촉하는 플레인은 접합부 JNP(1706)를 형성할 수 있다. 게이트 영역(1720)이 캐소드 영역(1710)과 접촉하는 플레인은 접합부 JPN2(1708)를 형성할 수 있다. 기판 상의 반도체 층들, 예를 들어, 캐소드 영역(1710), 게이트 영역(1720), 플로팅 영역(1730), 및 애노드 영역(1740)은 에피택셜 증착에 의해서 또는 벌크 기판의 영역들을 도핑 및 에칭하거나 또는 에피택셜 증착과 벌크 기판의 영역들의 도핑/에칭의 조합에 의해서 형성될 수 있다.
반도체 층 스택은 메모리 셀 어레이에서 사용될 수 있는 셀렉터들의 어레이를 형성하도록 패터닝될 수 있다. 패턴은 트렌치들(1702)에 의해서 분리된 개별 사이리스터 셀렉터들을 낳으며, 개별 사이리스터 셀렉터는 하나 이상의 캐소드, 게이트, 플로팅, 또는 애노드 영역들을 다른 사이리스터 셀렉터와 공유할 수 있다. 예를 들어서, 캐소드 영역(1710)은 어레이에 걸쳐서, 예를 들어, 전체 어레이에 걸쳐서 다수의 행들 및 열들(각기 BL들 및 WL들)의 교차점들에서 셀들에 걸쳐서 공유된 블랜킷 층(blanket layer)일 수 있으며; 및 인접하는 셀들의 게이트 영역들(1720)은 WL 도전체에 접속되고 WL 도전체의 일부를 형성하는 연속하는 반도체 라인으로 도시된 바와 같이, 접속될 수 있다. 각 필라 사이리스터에서, 반도체 라인은 사이리스터들에 대한 게이트 노드들을 형성한다. 필라 A 및 필라 B 는 2 개의 사이리스터 셀렉터들에 대한 공통 게이트 영역(1720)에 접속된 일 WL 도전체를 공유하게 도시되는 한편, 필라 C 및 필라 D 는 이러한 2 개의 사이리스터 셀렉터들에 대한 공통 게이트 영역(1720)에 접속된 다른 WL 도전체를 공유한다. 도시되지 않았지만, 셀들은 셀렉터들의 애노드 영역들(1740)위에서 직렬로 접속된 메모리 저장 컴포넌트들을 포함할 수 있으며, BL 도전체들이 메모리 저장 컴포넌트들 위에서 직렬로 접속될 수 있다. 필라들을 분리하는 트렌치들(1702)은 WL 방향으로 연장되고, 애노드 층(애노드 영역들(1740)을 형성함), 플로팅 층(플로팅 영역들(1730)을 형성함), 게이트 층(게이트 영역들(1720)을 형성함)을 통해서 형성되고 캐소드 층(어레이에 걸쳐서 연속하는 캐소드 영역(1710)을 형성함) 내로 부분적으로 형성된 제 1 복수의 트렌치들(1702)을 포함한다. 트렌치들(1702)은 또한 제 2 복수의 트렌치들을 포함하며, 이 트렌치들은 BL 방향으로 연장되고, 애노드 층 및 플로팅 층을 통해서 형성되고 게이트 층을 통해서 부분적으로 형성되어서 메모리 셀들의 열을 연결하는 매립된 게이트 라인을 규정한다.
도 18a 및 도 18b는 일 구현예에 따른, 셀렉터로서 사이리스터를 포함하는 예시적 메모리 디바이스의 단면도들을 도시하는 예시들이다. 도 18a 및 도 18b의 구현예에서, 도 18a는 셀렉터들로서 사이리스터들을 사용하는 예시적 메모리 디바이스의 WL 방향을 따르는 단면도를 예시한다. 도 18b는 어레이의 다른 WL 도전체를 따르는 단면도를 예시한다. 도 18a 및 도 18b의 구현예에서, 캐소드 영역(1710), 게이트 영역(1720), 플로팅 영역(1730), 및 애노드 영역(1740)이 반도체 스택의 일부를 형성한다. 접합부 JPN1(1704)은 애노드 영역(1740)와 플로팅 영역(1730) 간에 있을 수 있다. 접합부 JNP(1706)은 플로팅 영역(1730)과 게이트 영역(1720) 간에 있을 수 있다. 접합부 JPN2(1708)은 게이트 영역(1720)과 캐소드 영역(1710) 간에 있을 수 있다. 따라서, 도 18a 및 도 18b의 구현예에서 도시된 4 개의 사이리스터 셀렉터 필라들은, 필라 B 및 필라 D가 BL 도전체를 공유하고 필라 A 및 필라 C가 상이한 BL 도전체를 공유하는 2x2 어레이를 형성할 수 있다. 필라 B 및 필라 A는 공통 게이트 영역(1720)에 전기적으로 접속된 WL 도전체를 공유한다. 필라 C 및 필라 D 는 그들의 공통 게이트 영역(1720)에 전기적으로 접속된 상이한 WL 도전체를 공유한다.
전압들이 메모리 셀들 양단에서 표 2 및 도 14에 따라서 인가될 수 있다. 사이리스터 셀렉터 필라 B와 연관된 메모리 셀에 액세스하기 위해서, 전압이 필라 B의 애노드 영역(1740)과 통하는 BL로, 예를 들어, 개입된 메모리 저장 컴포넌트(도 18a에서 노드(1802b)에서의 BL 전압 입력부로서 표시됨)를 통해서 인가될 수 있다. 전압은 또한 WL 입력(1810)에서 인가될 수 있으며, 이는 공통 게이트 영역(1720)으로의 WL 컨택트를 나타낸다. WL 입력은 노드(1802b)로의 BL 전압 입력과 동시에 인가되거나, 사이리스터 셀렉터 필라 B를 턴 온시키는 일시적 신호 펄스로서 인가될 수 있다. 프로그램 전류(1420)는 사이리스터 셀렉터 필라 B와 연관된 메모리 셀을 통해서 캐소드 영역(1710)으로 흐른다. 2x2 어레이 내의 다른 메모리 셀들이 선택되지 않은 채로 남게 보장하기 위해서, 전압 입력이 필라 A의 노드(1802a)에 인가되지 않을 수 있으며, 이는 필라들 A 및 C와 연관된 BL 도전체를 나타낼 수 있다. 필라 B 및 필라 D는 그들의 공유된 BL 도전체부터 동일한 인가된 전압으로부터의 입력을 수신할 수 있으며, 이는 필라 D의 노드(1802d)로의 인가된 전압 입력을 낳을 수 있다. 사이리스터 셀렉터 필라 D와 연관된 메모리 셀이 액세스되지 않도록 보장하기 위해서, 접지 전압이 WL 입력 (1808)에 인가될 수 있는데, 그 이유는 플로팅 영역 N(1730)이 이미 애노드(1740) 및 게이트(1720)를 격리시켰기 때문이다. 필라 C는 필라 C의 노드(1802c)로의 전압 입력을 수신하지 않으며 WL 입력(1808)에는 어떠한 전압 인가도 없다. 2x2 어레이에 걸쳐서 인가된 전압들은 역전된 바이어스된 접합부를 필라 D에서의 접합부 JNP(1706)에서 생성할 수 있다. 인가된 전압들은 또한 역 바이어스된 접합부를 필라 A에서의 접합부 JPN1(1704)에서 생성하고, 다이렉트(direct) 바이어스된 접합부를 필라 A에서의 접합부들 JNP(1706) 및 열(1810)에서의 접합부 JPN2(1708)를 생성할 수 있다. 이러한 바이어스된 접합부들은 상술한 바와 같이, 오직 선택된 BL들 및 WL들만을 따라서 메모리 어레이에 걸쳐서 누설 전류들을 생성할 수 있다. 일 메모리 셀이 선택된 도 18a 및 도 18b의, 일 구현예에 따른, 2x2 어레이보다 큰 NxN 크기의 어레이에서, 어레이에 걸쳐서 누설 전류를 생성할 수 있는 메모리 셀들의 개수는 10의 N(예를 들어서, 2xN)승 개이다.
도 14 및 도 18a 및 도 18b의 예시적 구현예들에서, 사이리스터를 셀렉터로서 사용하면 포인트-대-포인트 어레이의 액세스 방법이 NOR-형 어레이의 방법으로 변환될 수 있는데, 예를 들어, 선택되지 않은 WL들 및 BL들은 접지 전위로 유지되고 선택된 WL들 및 BL들은 접지 전위보다 큰 전압으로 분극화될 수 있다. 위의 표 2의 예에 의해서 표시된 바와 같이, 비트를 판독 또는 기록할 사이리스터-선택된 메모리 셀들의 어레이에서, 선택된 BL은 상대적으로 하이(high)로 바이어싱되고 선택된 WL은 근소하게 포지티브로 바이어싱될 수 있다. 도 14 및 도 18a 및 도 18b의 예시적 구현예들은 또한 하나 이상의 역 바이어스된 다이오드(들)를 포함할 수 있다. 선택되지 않은 메모리 셀들의 플로팅 영역들에서 역 바이어스된 다이오드(들)는 하나 이상의 WL들과 하나 이상의 BL들 간을 절연하도록 구성될 수 있다. NOR-형 어레이 분극화 방식은 포인트-대-포인트 어레이에 비해서 누설에 대해서 보다 강인할 수 있으며 바람직하게는 WL들 및 BL들이 하나 이상의 역 바이어스된 다이오드들에 의해서 절연될 수 있다. 또한, 선택되지 않은 WL들 및 BL들이 접지 전위로 유지되는 경우에, 메모리 어레이에 걸친 전압 밸런스와 관련된 문제들은 저감될 수 있다.
또한 도 15 내지 도 16b와 도 17 내지 도 18b에서의 도 4a 및 도 4b의 실시예들을 비교한 바들에 의해서 알 수 있는 바와 같이, 특정 사례들에서, 사이리스터 디바이스는 예를 들어, 특정 현 PCM 프로세스들에서의 예를 들어, 이중 교차된 쉘로우 트렌치 분리(shallow trench insulation)와 같은, 수직 BJT 셀렉터들을 제공하기 위해서 현재 사용되고 있을 수 있는 기법들의 확장으로 제조될 수 있다. 여기서, 예를 들어서, BJT를 제공하는데 사용되는 p-n-p 접합 프로세스가, 예를 들어, 수직 p-n-p-n 구조물을 제공하도록 보다 낮은 층으로서 추가된, 다른 p-n 접합부를 포함하도록 확장될 수 있다. 여기에서, 예를 들어서, 특정 사례들에서, 상부 p-도핑된 영역은 셀의 상부 부분, 예를 들어서, 사이리스터의 애노드에 접속될 수 있다. 상부 n-도핑된 영역은 외부 노드들에 접속될 수 없으며 이로써 플로팅 노드를 형성할 수 있다. 보다 낮은 p-도핑된 영역은 사이리스터의 게이트에 접속될 수 있다. "새로운" 보다 낮은 n-도핑된 영역은, 특정 사례들에서, 예를 들어, 어레이의 벌크 역할을 할 수 있으며, 가가능한 사이리스터(들)의 캐소드(들)를 접속시키는데 사용될 수 있다.
특정 예시적 구현예들에서, 리턴 라인의 전부 또는 일부는 예를 들어서, 강하게 도핑된 n+ 층에 의해서, 그 아래의 기판으로의 국부적 단락에 의해서, 또는 위의 기법들의 조합에 의해서, 캐소드로부터 기준(접지) 전압으로의 저 임피던스 경로를 제공할 수 있다.
특정 예시적 구현예들이 본 명세서에서 예를 들어서 예시되었지만, 다른 균등한 구현예들이 제공될 수 있다는 것이 염두되어야 한다. 예를 들어서, 특정 사례들에서, 사이리스터, 예를 들어, SCR의 게이트는 P-타입 플로팅 노드를 빼고 N-타입 중간 층 내에 배치될 수 있다. 마찬가지로, 특정 사례들에서, 애노드와 캐소드는 바꾸어 질 수 있다(예를 들어, 전류 방향 및 분극화 방식을 역전시킬 수 있다). 또 다른 사례들에서, 사이리스터의 내부 노드들(예를 들어, n-타입 및/또는 p-타입)은 개별 워드 라인들 등에 연결될 수 있다(또는 이와 달리 이에 의해서 영향을 받을 수 있다).
본 명세서에서 사용된 바와 같은 용어들 "및", "또는", 및 "및/또는"은 이러한 용어들이 사용되는 문맥에 적어도 부분적으로 의존하는 것이 예상된 다양한 의미들을 포함할 수 있다. 통상적으로, "또는"은 예를 들어, A, B 또는 C를 열거하는 리스트와 관련되어 사용된 경우에, 포함하는 측면에서 사용되는 견지에서는 A, B, 및 C를 의미하며 배타적인 측면에서 사용되는 견지에서는 A, B 또는 C를 의미한다. 또한, 본 명세서에서 사용된 바와 같은 용어 "하나 이상"은 임의의 특징부, 구조물, 또는 특성을 단수 형태로 기술하는데 사용될 수 있거나, 복수의 특징부들, 구조물들 또는 특성들 또는 이들의 일부 다른 조합을 기술하는데 사용될 수 있다. 하지만, 이러한 바는 단지 예시적 예일 뿐이며 청구된 논의 대상은 이러한 예로 한정되지 않음이 주목되어야 한다.
본 명세서에서 기술된 방법들은 특정 특징부들 또는 예들에 대한 애플리케이션들에 적어도 부분적으로 의존하여서 다양한 메카니즘들에 의해서 구현될 수 있다. 예를 들어서, 방법들은 소프트웨어와 함께, 하드웨어, 펌웨어 또는 이들의 조합으로 구현될 수 있다. 하드웨어 구현예에서, 예를 들어서, 프로세싱 유닛이 ASIC들(application specific integrated circuit), 디지털 신호 프로세서들(DSP들), 디지털 신호 프로세싱 디바이스들(DSPD들), 프로그램가능한 로직 디바이스들(PLD들), 필드 프로그램가능한 게이트 어레이들(FPGA들), 프로세서들, 제어기들, 마이크로-제어기들, 마이크로프로세서들, 전자 디바이스들, 본 명세서에서 기술된 기능들을 수행하도록 설계된 다른 디바이스 유닛들, 아날로그 회로, 또는 이들의 조합들 내에서 구현될 수 있다.
전술한 상세한 설명에서, 다수의 특정 세부사항들이 청구된 논의 대상의 철저한 이해를 제공하기 위해서 제시되었다. 하지만, 청구된 논의 대상은 이러한 특정 세부사항 없이도 실시될 수 있다는 것이 본 기술 분야의 당업자에게 이해될 것이다. 다른 사례들에서, 본 기술 분야의 당업자에게 알려진 방법들 또는 장치들은 청구된 논의 대상을 모호하기 하지 않도록 세부적으로 기술되지 않았다.
전술한 상세한 설명의 일부 부분들은 특별한 장치, 예를 들어, 특별한 목적의 컴퓨팅 디바이스 또는 플랫폼의 메모리 내에 저장되는 바이너리 상태들에 대한 연산들의 로직, 알고리즘들 또는 부호적 표현들로 제공될 수 있다. 이러한 특정 명세서의 문맥에서, 용어 특별한 장치 등은 일단 프로그램 소프트웨어로부터의 인스트럭션들에 따라서 특정 기능들을 수행하게 프로그램되었다면 범용 컴퓨터를 포함한다. 알고리즘적 기술들(algorithmic descriptions) 또는 부호적 표현들(symbolic representations)은 신호 프로세싱 또는 관련 기술의 당업자에 의해서, 그들의 연구의 실체를 본 기술 분야의 다른 당업자들에게 전달하기 위해서, 사용되는 기법들의 예들이다. 알고리즘이 여기 있으며 소망하는 결과로 이어지는 연산들 또는 유사한 신호 프로세싱의 자기-일관된 시퀀시이도록 간주된다. 이러한 맥락에서, 동작들 또는 프로세싱은 물리적 정량들의 물리적 조작을 수반한다. 통상적으로, 반드시 그러한 것은 아니지만, 이러한 정량들은 정보를 표현하는 전자 신호들로서 저장, 전달, 결합 비교 또는 달리 조작될 수 있는 전기적 또는 자기적 신호들의 형태를 취할 수 있다. 원칙적으로 공통 용도의 이유들로 인해서, 이러한 신호들을 비트들, 데이터들, 값들, 엘리먼트들, 심볼들, 문자들, 항들, 숫자들, 수 표시들, 정보 등과 같은 신호들로서 지칭하는 것이 때때로 편리하다는 것이 입증되었다. 그러나, 이러한 또는 유사한 용어들 전부는 적합한 물리적 정량과 연관되며 단지 편리한 표지들이라는 것이 이해되어야 한다. 달리 특정하게 진술되지 않는다면, 다음의 논의에서 명백할 바와 같이, 본 명세서 전반에 걸쳐서, 용어들 예를 들어, "프로세싱," "컴퓨팅," "계산", "결정", "확립", "획득", "식별", "선택", "생성", 등을 사용하는 논의들은 특정 장치, 예를 들어, 특별한 목적의 컴퓨터 또는 유사한 특별한 목적의 전자 컴퓨팅 디바이스의 액션들 또는 프로세스들을 말할 수 있다는 것이 이해된다. 따라서, 본 명세서의 문맥에서, 특별한 목적의 컴퓨터 또는 유사한 특별한 목적의 전자 컴퓨팅 디바이스는 이 특별한 목적의 컴퓨터 또는 유사한 특별한 목적의 전자 컴퓨팅 디바이스의 메모리들, 레지스터들, 또는 다른 정보 저장 디바이스들, 전송 디바이스들, 또는 디스플레이 디바이스들 내에서 물리적, 전자적 또는 자기적 정량들로서 통상적으로 표현되는 신호들을 조작 또는 변환시킬 수 있다. 본 특정 특허 출원의 맥락에서, 용어 "특정 장치"는 일단 프로그램 소프트웨어로부터의 인스트럭션들에 따라서 특정 기능들을 수행하게 프로그램되었다면 범용 컴퓨터를 포함할 수 있다.
일부 상황들에서, 메모리 디바이스의 동작, 예를 들어, 바이너리 1에서 바이너리 제로 또는 이와 반대로의 상태의 변화는 예를 들어서, 물리적 변형과 같은 변형을 포함할 수 있다. 특정 타입들의 메모리 디바이스들에 있어서, 물리적 변형은 물체의 상이한 상태 또는 대상으로의 물리적 변형을 포함할 수 있다. 예를 들어서, 다음으로 한정되지는 않지만, 일부 타입들의 메모리 디바이스들에 있어서, 상태 변화는 전하의 축적 또는 저장 또는 저장된 전하의 방출을 수반할 수 있다. 다른 메모리 디바이스들에서, 상태 변화는 자기적 배향에서의 물리적 변화 또는 변형, 또는 분자적 구조물에서의 물리적 변화 또는 변형, 예를 들어서 결정질에서 비정질로의 또는 이 반대로의 변화를 수반할 수 있다. 또 다른 메모리 디바이스들에서, 물리적 상태 변화는 양자 역학적 현상들, 예를 들어, 슈퍼포지션(superposition), 인탱글먼트(entanglement), 등을 수반할 수 있으며, 이들은 예를 들어서 퀀텀 비트들(큐비트들)을 수반할 수 있다. 전술한 바는, 메모리 디바이스 내에서 바이너리 1에서 바이너리 제로 또는 이 반대로의 상태 변화가 예를 들어서 물리적 변형과 같은 변형을 포함할 수 있는 모든 예들의 한정적 리스트로 해석되지 말아야 한다. 이 보다는, 전술한 바는 예시적 예들로서 해석되어야 한다.
컴퓨터-판독가능한(저장) 매체는 통상적으로 비-일시적일 수 있거나 또는 비-일시적 디바이스를 포함할 수 있다. 이러한 맥락에서, 비-일시적 저장 매체는 유형의 디바이스를 포함할 수 있으며, 유형이라는 의미는 디바이스가 구체적 물리적 형태를 가짐을 의미하지만, 디바이스는 그의 물리적 상태를 변화시킬 수도 있다. 따라서, 예를 들어서, 비-일시적은 상태 변화에도 불구하고 디바이스가 유형의 상태로 유지됨을 말한다. 컴퓨터-판독가능한(저장) 매체는, 예를 들어서, 장치(100)(도 1)의 전자 디바이스(118) 또는 다른 디바이스에서 사용되기 위해서 제공될 수 있다.
예시적인 특징부들이 되도록 본 명세서에서 고려된 것들을 예시 또는 기술되었지만, 청구된 논의 대상으로부터 벗어나지 않고서 다양한 다른 수정사항들이 이루어지거나 균등사항들이 대체될 수 있다는 것이 본 기술 분야의 당업자에게 이해될 것이다. 추가적으로, 본 명세서에서 기술된 중심적 개념(들)을 벗어나지 않고서 논의된 청구 대상의 교시사항들에 특정 상황을 적응시키도록 수많은 수정이 이루어질 수 있다.
따라서, 논의된 청구 대상은 개시된 특정 예로 한정되지 않고, 논의된 청구 대상은 또한 첨부된 청구항들의 가능성 내에 해당하는 모든 양태들 또는 이들의 균등 양태들을 포함하는 것이 의도된다.

Claims (32)

  1. 메모리 디바이스로서,
    복수의 디지트 라인 도전체들;
    복수의 워드 라인 도전체들;
    상기 디지트 라인 도전체들과 상기 워드 라인 도전체들의 교차점들(junctures)에서의 메모리 셀들의 어레이로서, 각(each) 메모리 셀은 셀렉터 사이리스터 및 메모리 저장 컴포넌트를 포함하는, 상기 어레이;
    상기 디지트 라인 도전체들 중 하나에 연결된 각 메모리 저장 컴포넌트의 제 1 노드;
    대응하는 셀렉터 사이리스터의 애노드에 연결된 각 메모리 저장 컴포넌트의 제 2 노드;
    상기 워드 라인 도전체들 중 하나에 연결된 각 셀렉터 사이리스터의 게이트; 및
    공통 리턴 라인에 접속된 각 셀렉터 사이리스터의 캐소드를 포함하는, 메모리 디바이스.
  2. 제 1 항에 있어서,
    각 워드 라인 도전체는 반도체 라인을 포함하고,
    상기 반도체 라인은 복수의 셀렉터 사이리스터들의 게이트 노드들을 형성하는, 메모리 디바이스
  3. 제 2 항에 있어서,
    각 셀렉터 사이리스터의 캐소드는 상기 어레이에 걸쳐서 공통 반도체 층의 일부를 형성하는, 메모리 디바이스.
  4. 제 1 항에 있어서,
    상기 디지트 라인 도전체들 중 하나와 선택된 메모리 셀의 셀렉터 사이리스터의 캐소드 간에 제 1 전위를 인가하도록 구성된 회로(circuitry)를 포함하며,
    제 2 전위가 상기 셀렉터 사이리스터의 상기 게이트와 상기 캐소드 간에 인가되며,
    상기 셀렉터 사이리스터는,
    상기 선택된 메모리 셀의 셀렉터 사이리스터의 애노드 및 캐소드 양단의 결과적인 전위가 임계 전압을 초과하는 것; 및
    상기 결과적인 전위와 연관된 전류가 임계 전류를 초과하는 것 중,
    적어도 하나에 응답하여서, 도전성 상태로 되도록 구성되는, 메모리 디바이스.
  5. 제 4 항에 있어서,
    상기 셀렉터 사이리스터는 상기 제 1 전위가 접지 전위에 있을 때에 비-도전성 상태로 되도록 구성되는, 메모리 디바이스.
  6. 제 4 항에 있어서,
    상기 셀렉터 사이리스터는 상기 제 2 전위가 접지 전위에 있을 때에 비-도전성 상태로 되도록 구성되는, 메모리 디바이스.
  7. 제 1 항에 있어서,
    각 메모리 저장 컴포넌트는 저항성(resistive) 랜덤 액세스 메모리 컴포넌트인, 메모리 디바이스.
  8. 제 7 항에 있어서,
    각 메모리 저장 컴포넌트는 상변화(phase change) 메모리 컴포넌트인, 메모리 디바이스.
  9. 제 1 항에 있어서,
    상기 워드 라인 도전체들은 15 μΩ·cm보다 큰 저항율을 갖는 재료로 구성되는, 메모리 디바이스.
  10. 제 1 항에 있어서,
    상기 워드 라인 도전체들은 1.5 μΩ/□보다 큰 시트 저항을 갖는 재료로 구성되는, 메모리 디바이스.
  11. 제 1 항에 있어서,
    상기 디지트 라인 도전체들 및 상기 워드 라인 도전체들은 플로팅 반도체 영역에 의해서 분리되는, 메모리 디바이스.
  12. 크로스-포인트 메모리 어레이에서 메모리 셀에 액세스하기 위한 방법으로서,
    제 1 전위를 디지트 라인 도전체에 인가하고 제 2 전위를 워드 라인 도전체에 인가함으로써 상기 메모리 셀을 선택하는 단계로서, 상기 워드 라인 도전체와 상기 비트 라인 도전체는 상기 메모리 셀에서 교차하는(intersecting), 상기 선택하는 단계; 및
    상기 메모리 셀을 선택하는 동안에 상기 어레이에 걸쳐서 선택되지 않은 디지트 라인들 및 선택되지 않은 워드 라인들을 리턴 전위에 접속시키는 단계를 포함하는, 메모리 셀 액세스 방법.
  13. 제 12 항에 있어서,
    상기 선택하는 단계는 상기 메모리 셀에 대한 셀렉터 디바이스로서 역할을 하는 실리콘 제어된 정류기(silicon controlled rectifier)에서 도전성 상태를 트리거하는 단계를 포함하는, 메모리 셀 액세스 방법.
  14. 제 13 항에 있어서,
    상기 트리거하는 단계는 상기 실리콘 제어된 정류기의 애노드와 캐소드 간에 트리거 전위를 인가하는 단계를 포함하는, 메모리 셀 액세스 방법.
  15. 제 14 항에 있어서,
    상기 도전성 상태로 된 상기 실리콘 제어된 정류기에 연결된 메모리 저장 컴포넌트의 정보 상태는 감지 회로로 송신되는, 메모리 셀 액세스 방법.
  16. 제 13 항에 있어서,
    상기 트리거하는 단계는,
    제 1 전위를 상기 디지트 라인 도전체와 캐소드 간에 인가하는 단계; 및
    상기 실리콘 제어된 정류기를 도전성 상태로 되게 하는 트리거 전위로서, 상기 실리콘 제어된 정류기의 게이트에 연결된 상기 워드 라인 도전체에 펄스인 상기 제 2 전위를 인가하는 단계를 포함하는, 메모리 셀 액세스 방법.
  17. 제 16 항에 있어서,
    상기 실리콘 제어된 정류기가 도전성 상태에 있는 동안에 상기 메모리 셀의 메모리 저장 컴포넌트로부터 정보 상태를 검색하는 단계를 더 포함하는, 메모리 셀 액세스 방법.
  18. 제 17 항에 있어서,
    상기 메모리 셀의 메모리 저장 컴포넌트로부터 정보 상태를 검색하는 단계는 펄스인 상기 제 2 전위를 인가한 후에 수행되는, 메모리 셀 액세스 방법.
  19. 제 16 항에 있어서,
    상기 실리콘 제어된 정류기가 도전성 상태에 있는 동안에 상기 메모리 셀의 메모리 저장 컴포넌트로 정보 상태를 프로그래밍하는 단계를 더 포함하는, 메모리 셀 액세스 방법.
  20. 제 16 항에 있어서,
    상기 사이리스터는 상기 신호 펄스 이후에 도전성 상태로 유지되는, 메모리 셀 액세스 방법.
  21. 제 13 항에 있어서,
    상기 디지트 라인 도전체는 상기 어레이 내의 복수의 메모리 셀들에 연결되고,
    상기 트리거하는 단계는 상기 제 1 전위를 상기 워드 라인 도전체에 인가하는 단계를 포함하며,
    상기 워드 라인 도전체는 상기 복수의 메모리 셀들에 대응하는 복수의 실리콘 제어된 정류기들에 대한 게이트를 형성하는 연속하는 반도체 라인에 연결되는, 메모리 셀 액세스 방법.
  22. 제 13 항에 있어서,
    상기 어레이 내의 각 메모리 셀은 상변화 메모리 저장 컴포넌트를 포함하는, 메모리 셀 액세스 방법.
  23. 기판 상에 형성된 집적 회로 메모리 디바이스로서,
    상기 메모리 디바이스는 워드 라인과 디지트 라인의 교차점에 형성된 메모리 셀을 포함하며,
    상기 메모리 셀은,
    상기 디지트 라인과 전기적으로 통하는 제 1 노드 및 제 2 노드를 갖는 메모리 저장 컴포넌트; 및
    실리콘 제어된 정류기(SCR) 셀렉터 디바이스를 포함하며,
    상기 SCR 셀렉터 디바이스는,
    상기 메모리 저장 컴포넌트의 상기 제 2 노드에 접속된 애노드,
    상기 애노드와 반대되는 도전성 타입을 가지며 상기 애노드와 접합부를 형성하는 플로팅 층,
    상기 워드 라인과 전기적으로 통하며 상기 플로팅 층과 반대되는 도전성 타입을 가지며 상기 플로팅 층과 접합부를 형성하는 게이트; 및
    상기 게이트와 반대되는 도전성 타입을 가지며 상기 게이트와 접합부를 형성하는 캐소드를 포함하는, 집적 회로 메모리 디바이스.
  24. 메모리 디바이스로서,
    복수의 셀렉터 사이리스터들을 형성하는 복수의 층들로서, 상기 복수의 셀렉터 사이리스터들 각각은 메모리 셀들의 어레이 내의 메모리 셀의 일부를 형성하고, 복수의 층들 중 하나는 복수의 워드 라인 도전체들 중 하나에 전기적으로 연결된 게이트 층인, 상기 복수의 층들;
    복수의 디지트 라인 도전체들로서, 복수의 저항성 메모리 저장 컴포넌트들 중 하나의 제 1 노드가 상기 복수의 디지트 라인 도전체들 중 하나에 연결되는, 상기 복수의 디지트 라인 도전체들; 및
    복수의 저항성 메모리 저장 컴포넌트들로서, 상기 복수의 저항성 메모리 저장 컴포넌트들 중 하나의 제 2 노드는 상기 셀렉터 사이리스터들을 형성하는 상기 복수의 층들의 애노드 층에 연결되는, 상기 복수의 저항성 메모리 저장 컴포넌트들을 포함하며,
    상기 복수의 워드 라인 도전체들과 복수의 디지트 라인 도전체들은 크로스 포인트 어레이로서 배열된, 메모리 디바이스.
  25. 제 24 항에 있어서,
    상기 게이트 층은 상기 복수의 셀렉터 사이리스터들을 따르는 연속하는 라인을 형성하도록 구성되며,
    상기 게이트 층은 상기 복수의 셀렉터 사이리스터들에 대한 게이트를 형성하도록 구성되며,
    상기 게이트 층은 상기 워드 라인 도전체들 중 하나의 매립된 워드 라인 도전체의 적어도 일부를 형성하는, 메모리 디바이스.
  26. 제 24 항에 있어서,
    상기 복수의 층들은 교번하는 도전성 타입들을 갖는 4 개의 반도체 층들을 포함하는, 메모리 디바이스.
  27. 제 26 항에 있어서,
    상기 복수의 층들은,
    상기 복수의 디지트 라인 도전체들 및 상기 복수의 워드 라인 도전체들을 따라서 상기 메모리 셀들에 공통된 캐소드 층;
    상기 캐소드 층 위에 형성되고 상기 캐소드 층과 접촉하는 상기 게이트 층;
    상기 게이트 층 위에 형성되고 상기 게이트 층과 접촉하는 플로팅 층; 및
    상기 플로팅 층 위에 형성되고 상기 플로팅 층과 접촉하는 상기 애노드 층을 포함하는, 메모리 디바이스.
  28. 제 27 항에 있어서,
    제 1 복수의 트렌치들이 상기 애노드 층, 상기 플로팅 층, 및 상기 게이트 층을 통해서 형성되며,
    제 2 복수의 트렌치들이 상기 애노드 층 및 상기 플로팅 층을 통해서 형성되며 상기 게이트 층을 통해서는 부분적으로 형성된, 메모리 디바이스.
  29. 제 28 항에 있어서,
    상기 제 1 복수의 트렌치들 및 상기 제 2 복수의 트렌치들은 상기 셀렉터 사이리스터들 중 하나 이상의 셀렉터 사이리스터의 게이트 층을 형성하는 연속하는 매립된 워드 라인을 형성하도록 구성되며,
    상기 연속하는 매립된 워드 라인은 상기 워드 라인 도전체들 중 하나에 연결되는, 메모리 디바이스.
  30. 제 28 항에 있어서,
    상기 제 1 복수의 트렌치들 및 상기 제 2 복수의 트렌치들은 상기 캐소드 층이 연속하는 반도체 층을 형성하도록 구성되며,
    상기 연속하는 반도체 층은 상기 복수의 셀렉터 사이리스터들 각각에 대한 캐소드를 형성하는, 메모리 디바이스.
  31. 제 24 항에 있어서,
    상기 복수의 워드 라인 도전체들은 약 15 μΩ·cm보다 큰 저항율을 갖는 재료로 형성된, 메모리 디바이스.
  32. 제 24 항에 있어서,
    상기 복수의 워드 라인 도전체들은 약 1.5 Ω/□보다 큰 시트 저항을 갖는 재료로 형성된, 메모리 디바이스.
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