KR20150121768A

KR20150121768A - 표시 장치

Info

Publication number: KR20150121768A
Application number: KR1020140047456A
Authority: KR
Inventors: 김영구; 김병철; 우화성; 전백균; 정민식
Original assignee: 삼성디스플레이 주식회사
Priority date: 2014-04-21
Filing date: 2014-04-21
Publication date: 2015-10-30
Also published as: KR102178954B1; US9897858B2; US20150301376A1

Abstract

표시 장치는 제1 기판, 제2 기판 및 스페이서를 포함한다. 상기 제1 기판은 서로 수직하는 제1 방향 및 제2 방향으로 매트릭스 형태로 배치되고, 서로 인접하는 제1 화소 영역 및 제2 화소 영역을 포함하는 복수의 화소 영역들을 포함한다. 상기 제2 기판은 상기 제1 기판과 대향한다. 상기 스페이서는 상기 제2 기판 상에 형성되고, 상기 제1 기판 방향으로 돌출된다. 상기 화소 영역들은 각각 화소 전극 및 콘택홀에 의해 상기 화소 전극과 연결되는 박막 트랜지스터를 포함할 수 있다. 상기 제1 화소 영역은 제1 콘택홀을 포함한다. 상기 제2 화소 영역은 제2 콘택홀을 포함한다. 상기 스페이서는 상기 제1 콘택홀 및 상기 제2 콘택홀 사이에 형성된다. 상기 제1 화소 영역 내에 상기 제1 콘택홀이 배치되는 위치 및 상기 제2 화소 영역 내에 상기 제2 콘택홀이 배치되는 위치 중 적어도 하나는 나머지 화소 영역들 중 적어도 하나의 화소 영역 내에 상기 콘택홀이 배치되는 위치와 상이한 것일 수 있다.

Description

표시 장치{DISPLAY APPARATUS}

본 발명은 표시 장치에 관한 것으로, 더욱 상세하게는 표시 품질이 향상된 표시 장치에 관한 것이다.

액정 표시 장치는 2개의 기판들 사이에 구비된 액정층을 포함하는 박형 표시 장치이다. 상기 액정 표시 장치는 광을 제공하는 백라이트 유닛을 포함한다. 상기 액정층은 액정 분자들을 포함한다.

상기 액정 표시 장치는 상기 2개의 기판들 사이에 배치된 스페이서를 포함한다. 상기 스페이서는 상기 2개의 기판들 사이의 간격을 유지하고, 외부의 충격을 흡수한다.

상기 2개의 기판들 중 하부 기판에 외부 접촉이 발생하면, 상기 스페이서의 위치는 변화된다. 상기 외부 접촉이 종료된 뒤 상기 스페이서는 상기 외부 접촉이 발생하기 전의 위치로 복귀된다.

상기 스페이서의 위치 변화로 인해 상기 하부 기판에 구비된 배향막이 손상된다. 상기 손상된 배향막은 상기 액정 분자들을 제어하지 못한다. 결과적으로, 상기 손상된 배향막에 대응되는 영역에서 빛샘이 발생된다.

또한, 상기 스페이서의 위치가 복귀되지 않으면, 상기 스페이서 주변의 상기 액정 분자들의 제어가 이루어지지 않는다. 결과적으로, 상기 스페이서 주변에서 빛샘이 발생된다.

본 발명의 목적은 빛샘을 감소시켜 표시 품질이 향상된 표시 장치를 제공하는 것이다.

본 발명의 일 실시예에 따른 표시 장치는 제1 기판, 제2 기판 및 스페이서를 포함한다. 상기 제1 기판은 서로 수직하는 제1 방향 및 제2 방향으로 매트릭스 형태로 배치되고, 서로 인접하는 제1 화소 영역 및 제2 화소 영역을 포함하는 복수의 화소 영역들을 포함한다. 상기 제2 기판은 상기 제1 기판과 대향한다. 상기 스페이서는 상기 제2 기판 상에 형성되고, 상기 제1 기판 방향으로 돌출된다. 상기 화소 영역들은 각각 화소 전극 및 콘택홀에 의해 상기 화소 전극과 연결되는 박막 트랜지스터를 포함할 수 있다. 상기 제1 화소 영역은 제1 콘택홀을 포함한다. 상기 제2 화소 영역은 제2 콘택홀을 포함한다. 상기 스페이서는 상기 제1 콘택홀 및 상기 제2 콘택홀 사이에 형성된다. 상기 제1 화소 영역 내에 상기 제1 콘택홀이 배치되는 위치 및 상기 제2 화소 영역 내에 상기 제2 콘택홀이 배치되는 위치 중 적어도 하나는 나머지 화소 영역들 중 적어도 하나의 화소 영역 내에 상기 콘택홀이 배치되는 위치와 상이한 것일 수 있다.

상기 화소 전극은 제1 화소 전극, 제2 화소 전극, 제3 화소 전극 및 제4 화소 전극을 포함할 수 있다. 상기 제2 화소 전극은 상기 제1 방향에서 상기 제1 화소 전극과 인접할 수 있다. 상기 제3 화소 전극은 상기 제1 방향과 수직하는 제2 방향에서 상기 제1 화소 전극과 인접할 수 있다. 상기 제4 화소 전극은 상기 제1 방향에서 상기 제3 화소 전극과 인접할 수 있다.

상기 콘택홀은 상기 제1 화소 전극과 연결되는 상기 제1 콘택홀, 상기 제2 화소 전극과 연결되는 상기 제2 콘택홀, 상기 제3 화소 전극과 연결되는 제3 콘택홀 및 상기 제4 화소 전극과 연결되는 제4 콘택홀을 포함할 수 있다.

상기 박막 트랜지스터는 제1 박막 트랜지스터, 제2 박막 트랜지스터, 제3 박막 트랜지스터 및 제4 박막 트랜지스터를 포함할 수 있다. 상기 제1 박막 트랜지스터는 상기 제1 콘택홀에 의해 상기 제1 화소 전극과 연결될 수 있다. 상기 제2 박막 트랜지스터는 상기 제2 콘택홀에 의해 상기 제2 화소 전극과 연결되고, 제1 방향에서 상기 제1 박막 트랜지스터와 인접할 수 있다. 상기 제3 박막 트랜지스터는 상기 제3 콘택홀에 의해 상기 제3 화소 전극과 연결되고, 상기 제1 방향과 수직하는 제2 방향에서 상기 제1 박막 트랜지스터와 인접할 수 있다. 상기 제4 박막 트랜지스터는 상기 제4 콘택홀에 의해 상기 제4 화소 전극과 연결되고, 상기 제1 방향에서 상기 제3 박막 트랜지스터와 인접할 수 있다.

상기 스페이서는 상기 제1 콘택홀 및 상기 제2 콘택홀 사이에 형성될 수 있다.

상기 제1 콘택홀 및 상기 제2 콘택홀 사이의 간격은 상기 제3 콘택홀 및 상기 제4 콘택홀 사이의 간격과 상이할 수 있다.

상기 제1 콘택홀 및 상기 제2 콘택홀 사이의 간격은 상기 제3 콘택홀 및 상기 제4 콘택홀 사이의 간격보다 긴 것일 수 있다.

상기 스페이서는 복수 개일 수 있다.

상기 스페이서의 개수는 상기 화소 영역들의 개수의 1/200 내지 1/100인 것일 수 있다.

상기 복수의 화소 영역들은 상기 제1 화소 영역, 상기 제2 화소 영역, 제3 화소 영역 및 제4 화소 영역을 포함할 수 있다. 상기 제1 화소 영역은 상기 제1 화소 전극 및 상기 제1 박막 트랜지스터를 포함할 수 있다. 상기 제2 화소 영역은 상기 제1 화소 영역과 상기 제1 방향으로 인접하고, 상기 제2 화소 전극 및 상기 제2 박막 트랜지스터를 포함할 수 있다. 상기 제3 화소 영역은 상기 제1 화소 영역과 상기 제2 방향으로 인접하고, 상기 제3 화소 전극 및 상기 제3 박막 트랜지스터를 포함할 수 있다. 상기 제4 화소 영역은 상기 제4 콘택홀에 의해 상기 제4 화소 전극과 연결되고, 상기 제1 방향에서 상기 제3 박막 트랜지스터와 인접하는 제4 박막 트랜지스터를 포함할 수 있다.

상기 복수의 화소 영역들은 각각 영상을 표시하는 표시 영역 및 영상을 표시하지 않는 비표시 영역을 더 포함할 수 있다. 상기 스페이서는 상기 비표시 영역과 중첩하는 것일 수 있다.

상기 스페이서는 상기 제2 기판의 하면과 접촉하는 스페이서 상면 및 상기 스페이서 상면과 대향하는 스페이서 하면을 포함할 수 있다. 상기 스페이서 상면의 면적은 상기 스페이서 하면의 면적보다 넓은 것일 수 있다.

상기 스페이서 하면과 중첩하는 상기 제1 기판의 상면은 평탄한 것일 수 있다.

상기 스페이서 하면은 원 형상을 가질 수 있다.

상기 스페이서 하면의 반지름은 1㎛ 이상 6㎛ 이하인 것일 수 있다.

상기 스페이서는 상기 제1 기판 및 상기 제2 기판에 접촉하는 것일 수 있다.

상기 스페이서의 높이는 상기 제1 기판 및 상기 제2 기판 사이의 셀 갭일 수 있다.

본 발명의 일 실시예에 따른 표시 장치는 상기 제1 기판 및 상기 액정층 사이에 형성되는 제1 배향막 및 상기 제2 기판 및 상기 액정층 사이에 형성되는 제2 배향막을 더 포함할 수 있다.

본 발명의 일 실시예에 따른 표시 장치는 영상을 표시하는 표시 영역 및 영상을 표시 하지 않는 비표시 영역을 더 포함할 수 있다. 상기 스페이서는 상기 비표시 영역과 중첩하는 것일 수 있다.

상기 제1 기판은 제1 베이스 기판 및 상기 제1 베이스 기판 상에 형성되고, 상기 화소 전극과 적어도 일부가 중첩하는 공통 전극을 더 포함할 수 있다. 상기 화소 전극은 상기 공통 전극 상에 형성될 수 잇다.

상기 복수의 화소 영역들은 각각 한 개의 상기 화소 전극, 한 개의 상기 콘택홀에 의해 상기 화소 전극과 연결되는 한 개의 상기 박막 트랜지스터를 포함하는 것일 수 있다.

상기 스페이서는 상기 콘택홀과 중첩하지 않는 것일 수 있다.

본 발명의 일 실시예에 따른 표시장치에 의하면, 스페이서의 위치가 변화되더라도 배향막이 손상되는 것을 방지할 수 있다. 이에 따라 상기 표시 장치의 빛샘을 감소시켜 표시 품질을 향상시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 사시도이다.
도 2는 본 발명의 일 실시예에 따른 화소 영역을 개략적으로 나타낸 평면도이다.
도 3은 도 2의 I-I'선에 대응하는 개략적인 단면도이다.
도 4a는 본 발명의 일 실시예에 따른 스페이서의 개략적인 사시도이고, 도 4b는 본 발명의 일 실시예에 따른 스페이서의 개략적인 단면도이다.
도 5는 본 발명의 일 실시예에 따른 화소 영역을 개략적으로 나타낸 평면도이다.

이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 통상의 기술자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.

각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.

이하에서는 본 발명의 일 실시예에 따른 표시장치에 대하여 설명한다.

상기 표시 장치는 액정 표시 장치(liquid crystal display apparatus), 플라즈마 표시 장치(plasma display apparatus), 전기 영동 표시 장치(electrophoretic display apparatus) 및 일렉트로웨팅 표시 장치(electrowetting display apparatus)등의 다양한 표시 장치를 포함할 수 있으나, 이하에서는 상기 표시 장치는 액정 표시 장치인 것을 일 예로 설명한다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 사시도이다.

도 2는 본 발명의 일 실시예에 따른 화소 영역을 개략적으로 나타낸 평면도이다. 도 2는 수평 스위칭 모드의 화소 영역을 예시적으로 도시하고 있다. 그러나 이에 제한되지 않고, 상기 화소 영역은 수직배향 모드, 비틀린 네마틱 모드 등과 같이 다른 모드로 구성될 수 있다.

도 3은 도 2의 I-I'선에 대응하는 개략적인 단면도이다.

도 1 내지 도 3을 참조하면, 상기 표시 장치(10)는 제1 기판(100), 상기 제1 기판(100)과 대향하는 제2 기판(200), 상기 제1 기판(100)과 상기 제2 기판(200) 사이에 형성되는 액정층(LCL) 및 스페이서(CS)를 포함한다.

상기 제1 기판(100)은 복수의 화소 영역들(PA)을 포함한다. 상기 복수의 화소 영역들(PA)에 대해서는 보다 구체적으로 후술한다.

상기 제1 기판(100)은 제1 베이스 기판(SUB1), 박막 트랜지스터(TFT), 화소 전극(PE) 및 공통 전극(CE)을 포함한다.

상기 제1 베이스 기판(SUB1)은 플라스틱 기판, 유리 기판, 석영 기판 등일 수 있다. 상기 제1 베이스 기판(SUB1)은 투명한 절연 기판일 수 있다.

상기 제1 베이스 기판(SUB1) 상에 게이트 라인(GL) 및 데이터 라인(DL)이 형성될 수 있다. 상기 게이트 라인(GL)은 복수 개일 수 있고, 상기 복수 개의 게이트 라인들(GL)은 상기 제1 베이스 기판(SUB1) 상에 제1 방향(DR1)으로 연장되어 형성된다. 상기 데이터 라인(DL)은 복수 개일 수 있고, 상기 복수 개의 데이터 라인들(DL)은 각각 상기 게이트 라인(GL)과 게이트 절연층(GI)을 사이에 두고 상기 제1 방향(DR1)에 교차하는 제2 방향(DR2)으로 연장되어 제공된다.

상기 박막 트랜지스터(TFT)는 게이트 전극(GE), 반도체 패턴(SM), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다.

상기 게이트 전극(GE)은 상기 게이트 라인(GL)으로부터 분지되거나 상기 게이트 라인(GL)의 일부 영역 상에 제공된다. 상기 게이트 전극(GE)은 금속으로 이루어질 수 있다. 상기 게이트 전극(GE)은 복수 개의 층으로 구성될 수 있다. 상기 게이트 전극(GE)은 예를 들어 니켈, 크롬, 몰리브덴, 알루미늄, 티타늄, 구리, 텅스텐 및 이들을 포함하는 합금으로 이루어질 수 있다.

상기 게이트 전극(GE) 상에는 게이트 절연층(GI)이 형성된다. 상기 게이트 절연층(GI)은 상기 제1 베이스 기판(SUB1)의 전면에 제공되며, 상기 게이트 라인(GL) 전극층 및 상기 게이트 전극(GE)을 커버한다.

상기 반도체 패턴(SM)은 상기 게이트 절연층(GI) 상에 제공된다. 상기 반도체 패턴(SM)은 게이트 절연층(GI)을 사이에 두고 상기 게이트 전극(GE) 상에 제공되어, 일부 영역이 상기 게이트 전극(GE)과 중첩된다.

상기 소스 전극(SE)은 상기 데이터 라인(DL)에서 분지되어 제공된다. 상기 소스 전극(SE)은 일부 영역이 상기 게이트 전극(GE)과 중첩한다.

상기 드레인 전극(DE)은 상기 반도체 패턴(SM)을 사이에 두고 상기 소스 전극(SE)으로부터 이격되어 제공된다. 상기 드레인 전극(DE)은 일부 영역이 상기 게이트 전극(GE)과 중첩하도록 제공된다.

상기 소스 전극(SE)과 상기 드레인 전극(DE)은 복수 개의 층으로 구성될 수도 있다. 상기 소스 전극(SE)과 상기 드레인 전극(DE)은 예를 들어, 니켈, 크롬, 몰리브덴, 알루미늄, 티타늄, 구리, 텅스텐 및 이들을 포함하는 합금으로 이루어질 수 있다.

상기 공통 전극(CE)은 상기 화소 전극(PE)과 전계를 형성함으로써 상기 액정층(LCL)을 구동한다.

상기 공통 전극(CE)은 제1 절연층(INL1) 상에 형성될 수 있다. 상기 제1 절연층(INL1)은 복수 개의 층들을 포함할 수 있고, 상기 복수 개의 층들은 유기막 및 또는 무기막을 포함할 수 있다.

상기 공통 전극(CE)은 투명 도전성 물질로 형성될 수 있다. 상기 공통 전극(CE)은 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), ITZO(indium tin zinc oxide) 등의 도전성 금속 산화물로 형성될 수 있다. 상기 공통 전극(CE)은 다양한 방법으로 형성될 수 있으며, 예를 들어 포토리소그래피 공정을 이용하여 형성될 수 있다. 본 발명의 일 실시예에 따른 표시 장치(10)에서는 상기 화소 전극(PE)이 상기 공통 전극(CE)상에 형성되는 것으로 설명하였으나, 상기 화소 전극(PE)은 상기 공통 전극(CE)의 하부에 형성될 수도 있다.

상기 화소 전극(PE)은 콘택홀(CH)에 의해 상기 드레인 전극(DE)에 연결된다.

도 2를 참조하면, 상기 화소 전극(PE)은 복수 개의 슬릿들(SLT), 및 상기 복수 개의 슬릿들(SLT)과 교번하게 배치된 복수 개의 가지부들(BP)을 포함할 수 있다.

도 1 내지 도 3을 참조하면, 상기 화소 전극(PE)은 제2 절연층(INL2) 상에 형성될 수 있다. 상기 제2 절연층(INL2)은 복수 개의 층들을 포함할 수 있고, 상기 복수 개의 층들은 유기막 및 또는 무기막을 포함할 수 있다. 상기 제2 절연층(INL2)은 상기 박막 트랜지스터(TFT)를 보호할 수 있으며, 상기 박막 트래지스터(TFT)가 배치된 상기 제1 베이스 기판(SUB1)의 상면을 평탄하게 유지시켜줄 수 있다.

상기 화소 전극(PE)은 투명한 도전성 물질로 형성된다. 특히, 상기 화소 전극(PE)은 투명 도전성 산화물(Transparent Conductive Oxide)로 형성된다. 상기 투명 도전성 산화물은 ITO(indium tin oxide), IZO(indium zinc oxide), ITZO(indium tin zinc oxide) 등이 있다. 상기 화소 전극(PE)은 다양한 방법으로 형성될 수 있으며, 예를 들어 포토리소그래피 공정을 이용하여 형성될 수 있다.

상기 제2 절연층(INL2) 상에 상기 화소 전극(PE)을 보호하는 보호막(PL)이 형성될 수 있다. 상기 보호막 상에는 제1 배향막(ALN1)이 형성될 수 있다. 상기 제1 배향막(ALN1)은 예를 들어 상기 액정층(LCL)의 액정 분자를 프리틸트하기 위한 것일 수 있다.

상기 제1 배향막(ALN1)은 단일 배향층으로 형성될 수 있고, 기초 배향막 및 배향 형성층으로 형성될 수도 있다.

상기 제2 기판(200)은 제2 베이스 기판(SUB2), 블랙 매트릭스(BM) 및 컬러 필터(CF)를 포함한다. 다만 이에 한정하는 것은 아니고, 상기 블랙 매트릭스(BM) 및 상기 컬러 필터(CF)는 상기 제1 기판(100)에 포함될 수도 있다.

상기 제2 베이스 기판(SUB2)은 플라스틱 기판, 유리 기판, 석영 기판 등일 수 있다. 상기 제2 베이스 기판(SUB2)은 투명한 절연 기판일 수 있다.

상기 블랙 매트릭스(BM)는 상기 제1 기판(100)의 차광 영역에 대응하여 형성된다. 상기 차광 영역은 상기 데이터 라인(DL), 박막 트랜지스터(TFT) 및 상기 게이트 라인(GL)이 형성된 영역으로 정의될 수 있다. 상기 차광 영역에는 통상적으로 화소 전극(PE)이 형성되지 않으므로, 액정 분자가 배향되지 않아 빛샘이 발생할 수 있다. 따라서, 상기 블랙 매트릭스(BM)는 상기 차광 영역에 형성되어 상기 빛샘을 차단한다. 상기 블랙 매트릭스(BM)는 상기 컬러 필터(CF)를 형성하는 단계 이전, 이후 또는 동시에 형성될 수 있다. 상기 블랙 매트릭스(BM)는 광을 흡수하는 차광층을 형성하고 상기 차광층을 포토리소래피를 이용하여 패터닝함으로써 형성할 수 있으며, 선택적으로 다른 방법, 예를 들어 잉크젯 방법 등으로도 형성할 수 있다.

상기 컬러 필터(CF)는 상기 제2 베이스 기판(SUB2) 상에 형성되며, 상기 액정층(LCL)을 투과하는 광에 색을 제공한다. 상기 컬러 필터(CF)는 상기 제2 베이스 기판(SUB2) 상에 적색, 녹색, 청색, 또는 기타 색을 나타내는 컬러층을 형성하고, 상기 컬러층을 포토리소그래피를 이용하여 패터닝함으로써 형성할 수 있다. 상기 컬러 필터(CF)의 형성 방법은 이에 한정되는 것은 아니며, 잉크젯 방법 등으로 형성할 수 있음은 물론이다.

상기 블랙 매트릭스(BM) 및 상기 컬러 필터(CF) 상에 평탄화층(OC)이 형성될 수 있다. 상기 평탄화층(OC)은 상기 제2 기판(200)을 평탄화할 수 있다.

상기 평탄화층(OC) 상에는 제2 배향막(ALN2)이 형성될 수 있다. 상기 제2 배향막(ALN2)은 예를 들어 상기 액정층(LCL)의 액정 분자를 프리틸트하기 위한 것일 수 있다.

상기 제2 배향막(ALN2)은 단일 배향층으로 형성될 수 있고, 기초 배향막 및 배향 형성층으로 형성될 수도 있다.

상기 액정층(LCL)은 유전율 이방성을 가지는 복수의 액정 분자들을 포함한다. 상기 액정층(LCL)의 상기 액정 분자들은 상기 제1 기판(100)의 화소 전극(PE)과 공통 전극(CE) 사이에 전계가 인가되면, 제1 기판(100)과 상기 제2 기판(200) 사이에서 특정 방향으로 회전하며, 이에 따라 상기 액정층(LCL)으로 입사되는 광의 투과도를 조절한다.

상기 표시 장치(10)는 스페이서(CS)를 포함한다.

상기 스페이서(CS)는 상기 제1 기판(100) 및 상기 제2 기판(200) 사이의 간격을 유지하고, 외부의 충격을 흡수한다.

상기 스페이서(CS)의 높이(h1)는 상기 제1 기판(100) 및 상기 제2 기판(200) 사이의 셀 갭일 수 있다. 이에 따라 상기 스페이서(CS)는 상기 제1 기판(100) 및 상기 제2 기판(200)과 접촉할 수 있다. 상기 스페이서(CS)는 상기 셀 갭을 유지하는 기능을 한다.

상기 스페이서(CS)는 상기 제2 기판(200) 상에 형성된다. 예를 들어, 상기 스페이서(CS)는 상기 평탄화층(OC) 상에 형성될 수 있다. 보다 구체적으로, 상기 스페이서(CS)는 상기 평탄화층(OC) 상에 형성되는 상기 제2 배향막(ALN2) 상에 형성될 수 있다.

상기 스페이서(CS)는 통상적으로 사용하는 방법이라면 특별히 한정하지 않으나, 상기 제2 기판(200) 상에 포토토리소그래피 공정을 이용하여 패터닝함으로써 형성할 수 있다.

상기 스페이서(CS)는 복수 개일 수 있다. 예를 들어, 상기 스페이서(CS)는 두 개, 세 개 이상일 수 있다. 상기 스페이서(CS)의 개수는 상기 화소 영역들(PA)의 개수의 1/200 내지 1/100인 것일 수 있다. 상기 스페이서(CS)의 개수가 1/200 미만이면, 상기 제1 기판(100) 및 상기 제2 기판(200)의 셀 갭을 유지하기 어렵고, 1/100 초과이면, 시인성을 악화시킬 수 있다.

도 4a는 본 발명의 일 실시예에 따른 스페이서의 개략적인 사시도이고, 도 4b는 본 발명의 일 실시예에 따른 스페이서의 개략적인 단면도이다.

도 4a 및 도 4b를 참조하면, 상기 스페이서(CS)는 상기 제2 기판(200)의 하면과 접촉하는 스페이서 상면(CS_H) 및 상기 스페이서 상면(CS_H)과 대향하는 스페이서 하면(CS_L)을 포함할 수 있다. 상기 스페이서 상면(CS_H)의 면적은 상기 스페이서 하면(CS_L)의 면적보다 넓은 것일 수 있다.

상기 스페이서 하면(CS_L)과 중첩하는 상기 제1 기판(100)의 상면은 평탄한 것일 수 있다.

일반적으로 종래의 표시 장치는 상기 스페이서 하면과 중첩하는 상기 제1 기판의 상면에 단차가 형성되어 있다. 또한, 상기 제1 기판의 상면이 평탄하더라도, 진동 평가시 또는 외부의 충격에 의해 스페이서(CS)가 움직일 수 있는 영역이 좁아, 스페이서(CS)에 의해 배향막이 긁히는 현상이 발생한다. 이로 인해, 손상된 배향막은 액정 분자들을 제어하지 못하고, 결과적으로, 손상된 배향막에 대응되는 영역에서 빛샘 현상이 발생된다.

다만 본 발명의 일 실시예에 따른 표시 장치는 스페이서(CS)는 상기 스페이서 하면과 중첩하는 상기 제1 기판의 상면이 평탄하고, 후술하는 바와 같이, 상기 스페이서가 움직일 수 있는 영역을 최대화하여, 배향막의 손상을 예방하여 표시 장치의 빛샘을 줄여 표시 품질을 향상시킬 수 있다.

상기 스페이서 상면(CS_H) 및 상기 스페이서 하면(CS_L)은 각각 원 형상을 가질 수 있다. 즉, 상기 스페이서(CS)는 입체적으로 볼 때, 원뿔대 형상을 가질 수 있다.

다만 이에 한정하는 것은 아니고, 상기 스페이서 상면(CS_H) 및 상기 스페이서(CS)의 하면은 예를 들어 타원형, 삼각형, 사각형 등의 다각형 등 다양한 형상을 가질 수 있다.

상기 스페이서 하면(CS_L)이 원 형상을 가질 때, 상기 스페이서 하면(CS_L)의 반지름(r)은 1㎛ 이상 6㎛ 이하인 것일 수 있다. 상기 스페이서 하면(CS_L)의 반지름(r)이 1㎛ 미만이면, 상기 스페이서 하면(CS_L)의 면적이 적어, 셀 갭을 유지하기 어렵고, 상기 스페이서 하면(CS_L)의 반지름(r)이 6㎛ 초과이면, 상기 스페이서 하면(CS_L)의 면적이 넓어 상기 스페이서(CS)가 상기 콘택홀(CH)과 중첩할 수 있다.

상기 스페이서(CS)는 상기 블랙 매트릭스(BM)와 중첩할 수 있다. 또한 상기 스페이서(CS)는 상기 비표시 영역(NDA)과 중첩할 수 있다. 상기 스페이서(CS)는 상기 콘택홀과 이격되어 형성될 수 있다.

도 5는 본 발명의 일 실시예에 따른 화소 영역을 개략적으로 나타낸 평면도이다.

앞서 언급한 바와 같이, 상기 제1 기판(100)은 복수의 화소 영역들(PA)을 포함한다. 상기 복수의 화소 영역들(PA)은 예를 들어, 게이트 라인들(GL) 및 데이터 라인들(DL)에 의해 정의된다.

상기 복수의 화소 영역들(PA)은 각각 액정 분자들을 구동하기 위한 적어도 하나의 박막 트랜지스터(TFT) 및 화소 전극(PE)을 포함한다.

도 5를 참조하면, 상기 화소 전극(PE)은 제1 화소 전극(PE1), 상기 제1 방향(DR1)에서 상기 제1 화소 전극(PE1)과 인접하는 제2 화소 전극(PE2), 상기 제1 방향(DR1)과 수직하는 제2 방향(DR2)에서 상기 제1 화소 전극(PE1)과 인접하는 제3 화소 전극(PE3) 및 상기 제1 방향(DR1)에서 상기 제3 화소 전극(PE3)과 인접하는 제4 화소 전극(PE4)을 포함할 수 있다.

상기 콘택홀(CH)은 상기 제1 화소 전극(PE1)과 연결되는 제1 콘택홀(CH1), 상기 제2 화소 전극(PE2)과 연결되는 제2 콘택홀(CH2), 상기 제3 화소 전극(PE3)과 연결되는 제3 콘택홀(CH3) 및 상기 제4 화소 전극(PE4)과 연결되는 제4 콘택홀(CH4)을 포함할 수 있다.

상기 제1 내지 제4 콘택홀들(CH1, CH2, CH3, CH4)은 각각 제1 내지 제4 화소 영역(PA1, PA2, PA3, PA4) 내에서 동일한 기능을 수행할 수 있다. 즉, 상기 화소 영역(PA) 내에 복수 개의 콘택홀들이 배치될 경우, 상기 제1 내지 제4 콘택홀들(CH1, CH2, CH3, CH4)은 동일한 기능을 수행하는 콘택홀들을 의미한다.

또한, 상기 화소 영역(PA) 내에 복수 개의 콘택홀들이 배치될 경우, 상기 스페이서(CS)는 상기 복수 개의 콘택홀들과 모두 중첩하지 않는다.

상기 박막 트랜지스터(TFT)는 상기 제1 콘택홀(CH1)에 의해 상기 제1 화소 전극(PE1)과 연결되는 제1 박막 트랜지스터(TFT1), 상기 제2 콘택홀(CH2)에 의해 상기 제2 화소 전극(PE2)과 연결되고, 제1 방향(DR1)에서 상기 제1 박막 트랜지스터(TFT1)와 인접하는 제2 박막 트랜지스터(TFT2), 상기 제3 콘택홀(CH3)에 의해 상기 제3 화소 전극(PE3)과 연결되고, 상기 제1 방향(DR1)과 수직하는 제2 방향(DR2)에서 상기 제1 박막 트랜지스터(TFT1)와 인접하는 제3 박막 트랜지스터(TFT3) 및 상기 제4 콘택홀(CH4)에 의해 상기 제4 화소 전극(PE4)과 연결되고, 상기 제1 방향(DR1)에서 상기 제3 박막 트랜지스터(TFT3)와 인접하는 제4 박막 트랜지스터(TFT4)를 포함할 수 있다.

상기 복수의 화소 영역들(PA)은 제1 화소 영역(PA1), 제2 화소 영역(PA2), 제3 화소 영역(PA3), 제4 화소 영역(PA4)을 포함할 수 있다.

상기 제1 화소 영역(PA1)은 제1 화소 전극(PE1) 및 제1 콘택홀(CH1)에 의해 상기 제1 화소 전극(PE1)과 연결되는 제1 박막 트랜지스터(TFT1)를 포함한다.

상기 제1 박막 트랜지스터(TFT1)는 제1 게이트 전극(GE1), 제1 반도체 패턴(SM1), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)을 포함할 수 있다.

상기 제2 화소 영역(PA2)은 상기 제1 화소 영역(PA1)과 상기 제1 방향(DR1)으로 인접하고, 제2 화소 전극(PE2) 및 제2 콘택홀(CH2)에 의해 상기 제2 화소 전극(PE2)과 연결되는 제2 박막 트랜지스터(TFT2)를 포함한다. 상기 스페이서(CS)는 상기 제1 콘택홀(CH1) 및 상기 제2 콘택홀(CH2)과 각각 이격된다.

상기 제2 박막 트랜지스터(TFT2)는 제2 게이트 전극(GE2), 제2 반도체 패턴(SM2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 포함할 수 있다.

상기 제3 화소 영역(PA3)은 상기 제1 화소 영역(PA1)과 상기 제2 방향(DR2)에서 접하고, 제3 화소 전극(PE3) 및 제3 콘택홀(CH3)에 의해 상기 제3 화소 전극(PE3)과 연결되는 제3 박막 트랜지스터(TFT3)를 포함한다.

상기 제3 박막 트랜지스터(TFT3)는 제3 게이트 전극(GE3), 제3 반도체 패턴(SM3), 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)을 포함할 수 있다.

상기 제4 화소 영역(PA4)은 상기 제3 화소 영역(PA3)과 상기 제1 방향(DR1)으로 인접하고, 상기 제2 화소 영역(PA2)과 상기 제2 방향(DR2)에서 접하고, 제4 화소 전극(PE4) 및 제4 콘택홀(CH4)에 의해 상기 제4 화소 전극(PE4)과 연결되는 제4 박막 트랜지스터(TFT4)를 포함한다.

상기 제4 박막 트랜지스터(TFT4)는 제4 게이트 전극(GE4), 제4 반도체 패턴(SM4), 제4 소스 전극(SE4) 및 제4 드레인 전극(DE4)을 포함할 수 있다.

상기 복수의 화소 영역들(PA)은 각각 영상을 표시하는 표시 영역(DA) 및 영상을 표시 하지 않는 비표시 영역(NDA)을 더 포함할 수 있다. 상기 스페이서(CS)는 상기 비표시 영역(NDA)과 중첩하는 것일 수 있다. 예를 들어, 상기 스페이서(CS)는 상기 표시 패널의 두께 방향에서 보았을 때, 상기 비표시 영역(NDA)과 중첩하는 것일 수 있다.

상기 스페이서(CS)는 상기 제1 콘택홀(CH1) 및 상기 제2 콘택홀(CH2) 사이에 형성될 수 있다. 다만 이에 한정하는 것은 아니고, 상기 제3 콘택홀(CH3) 및 상기 제4 콘택홀(CH4) 사이에 형성될 수도 있다.

상기 제1 화소 영역(PA1) 내에 상기 제1 콘택홀(CH1)이 배치되는 위치 및 상기 제2 화소 영역(PA2) 내에 상기 제2 콘택홀(CH2)이 배치되는 위치 중 적어도 하나는 나머지 화소 영역들 중 적어도 하나의 화소 영역 내에 상기 콘택홀이 배치되는 위치와 상이할 수 있다.

예를 들어 도 5를 참조하면, 상기 제3 화소 영역(PA3) 내에 상기 제3 콘택홀(CH3)이 배치되는 위치 및 상기 제4 화소 영역(PA4) 내에 상기 제4 콘택홀(CH4)이 배치되는 위치는 서로 동일하다. 다만, 상기 제1 콘택홀(CH1) 및 상기 제2 콘택홀(CH2) 사이에는 상기 스페이서(CS)가 형성되어, 상기 제1 화소 영역(PA1) 내에 상기 제1 콘택홀(CH1)이 배치되는 위치 및 상기 제2 화소 영역(PA2) 내에 상기 제2 콘택홀(CH2)이 배치되는 위치는 각각 상기 제3 화소 영역(PA3) 내에 상기 제3 콘택홀(CH3)이 배치되는 위치와 서로 상이하다. 이에 따라, 상기 스페이서(CS)가 움직일 수 있는 공간을 최대화하여 배향막의 손상을 방지할 수 있다.

다만 도 5에서는 상기 제1 화소 영역(PA1) 내에 상기 제1 콘택홀(CH1)이 배치되는 위치 및 상기 제2 화소 영역(PA2) 내에 상기 제2 콘택홀(CH2)이 배치되는 위치 모두 각각 상기 제3 화소 영역(PA3) 내에 상기 제3 콘택홀(CH3)이 배치되는 위치와 상이한 것을 예를 들어 설명하였으나, 상기 스페이서(CS)가 움직일 수 있는 공간을 넓힐 수만 있다면, 상기 제1 화소 영역(PA1) 내에 상기 제1 콘택홀(CH1)이 배치되는 위치만 상기 제3 화소 영역(PA3) 내에 상기 제3 콘택홀(CH3)이 배치되는 위치와 상이할 수 있고, 상기 제2 화소 영역(PA2) 내에 상기 제2 콘택홀(CH2)이 배치되는 위치는 상기 제3 화소 영역(PA3) 내에 상기 제3 콘택홀(CH3)이 배치되는 위치와 동일할 수 있다. 또한 상기 제2 화소 영역(PA2) 내에 상기 제2 콘택홀(CH2)이 배치되는 위치만 상기 제3 화소 영역(PA3) 내에 상기 제3 콘택홀(CH3)이 배치되는 위치와 상이할 수 있고, 상기 제1 화소 영역(PA1) 내에 상기 제1 콘택홀(CH1)이 배치되는 위치는 상기 제3 화소 영역(PA3) 내에 상기 제3 콘택홀(CH3)이 배치되는 위치와 동일할 수 있다.

상기 제1 콘택홀(CH1) 및 상기 제2 콘택홀(CH2) 사이의 간격(d1)은 상기 제3 콘택홀(CH3) 및 상기 제4 콘택홀(CH4) 사이의 간격(d2)과 상이할 수 있다.

상기 제1 콘택홀(CH1) 및 상기 제2 콘택홀(CH2) 사이의 간격(d1)은 상기 제3 콘택홀(CH3) 및 상기 제4 콘택홀(CH4) 사이의 간격(d2)보다 긴 것일 수 있다. 즉, 상기 스페이서(CS)가 형성되는 상기 제1 콘택홀(CH1) 및 상기 제2 콘택홀(CH2) 사이의 간격(d1)이 더 길어, 진동 평가 또는 외부의 충격에 의해 상기 스페이서(CS)가 움직일 수 있는 영역을 증가시킬 수 있다. 이에 따라, 스페이서(CS)에 의해 배향막이 긁히는 현상을 최소화할 수 있고, 이에 따라 손상된 배향막에 대응되는 영역에서 발생하는 빛샘 현상을 최소화할 수 있다.

일반적으로 종래의 표시 장치에 포함되는 스페이서(CS)는 스페이서(CS)의 진동 평가시 또는 외부의 충격에 의해 스페이서(CS)가 움직일 수 있는 영역이 좁아, 스페이서(CS)에 의해 배향막이 긁히는 현상이 발생한다. 이로 인해, 손상된 배향막은 액정 분자들을 제어하지 못하고, 결과적으로, 손상된 배향막에 대응되는 영역에서 빛샘 현상이 발생된다.

다만 본 발명의 일 실시예에 따른 표시 장치는 스페이서(CS)가 제1 콘택홀(CH1) 및 제2 콘택홀(CH2) 사이에 형성되고, 상기 제1 콘택홀(CH1) 및 상기 제2 콘택홀(CH2) 사이의 간격(d1)은 상기 제3 콘택홀(CH3) 및 상기 제4 콘택홀(CH4) 사이의 간격(d2)보다 길어, 스페이서(CS)의 진동 평가시 또는 외부의 충격에 의해 스페이서(CS)가 움직일 수 있는 영역이 증가하여, 배향막의 손상을 예방하여 표시 장치의 빛샘을 줄여 표시 품질을 향상시킬 수 있다.

이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

10: 표시 장치 100: 제1 기판
200: 제2 기판 CS: 스페이서
LCL: 액정층

Claims

서로 수직하는 제1 방향 및 제2 방향으로 매트릭스 형태로 배치되고, 서로 인접하는 제1 화소 영역 및 제2 화소 영역을 포함하는 복수의 화소 영역들을 포함하는 제1 기판;
상기 제1 기판과 대향하는 제2 기판; 및
상기 제2 기판 상에 형성되고, 상기 제1 기판 방향으로 돌출되는 스페이서를 포함하고,
상기 화소 영역들은 각각
화소 전극; 및
콘택홀에 의해 상기 화소 전극과 연결되는 박막 트랜지스터를 포함하고,
상기 제1 화소 영역은 제1 콘택홀을 포함하고,
상기 제2 화소 영역은 제2 콘택홀을 포함하고,
상기 스페이서는 상기 제1 콘택홀 및 상기 제2 콘택홀 사이에 형성되고,
상기 제1 화소 영역 내에 상기 제1 콘택홀이 배치되는 위치 및 상기 제2 화소 영역 내에 상기 제2 콘택홀이 배치되는 위치 중 적어도 하나는 나머지 화소 영역들 중 적어도 하나의 화소 영역 내에 상기 콘택홀이 배치되는 위치와 상이한 것인 표시 장치.
제1항에 있어서,
상기 화소 전극은
제1 화소 전극;
상기 제1 방향에서 상기 제1 화소 전극과 인접하는 제2 화소 전극;
상기 제1 방향과 수직하는 제2 방향에서 상기 제1 화소 전극과 인접하는 제3 화소 전극; 및
상기 제1 방향에서 상기 제3 화소 전극과 인접하는 제4 화소 전극을 포함하는 것인 표시 장치.
제2항에 있어서,
상기 콘택홀은
상기 제1 화소 전극과 연결되는 상기 제1 콘택홀;
상기 제2 화소 전극과 연결되는 상기 제2 콘택홀;
상기 제3 화소 전극과 연결되는 제3 콘택홀; 및
상기 제4 화소 전극과 연결되는 제4 콘택홀을 포함하는 것인 표시 장치.
제3항에 있어서,
상기 박막 트랜지스터는
상기 제1 콘택홀에 의해 상기 제1 화소 전극과 연결되는 제1 박막 트랜지스터;
상기 제2 콘택홀에 의해 상기 제2 화소 전극과 연결되고, 제1 방향에서 상기 제1 박막 트랜지스터와 인접하는 제2 박막 트랜지스터;
상기 제3 콘택홀에 의해 상기 제3 화소 전극과 연결되고, 상기 제1 방향과 수직하는 제2 방향에서 상기 제1 박막 트랜지스터와 인접하는 제3 박막 트랜지스터; 및
상기 제4 콘택홀에 의해 상기 제4 화소 전극과 연결되고, 상기 제1 방향에서 상기 제3 박막 트랜지스터와 인접하는 제4 박막 트랜지스터를 포함하는 것인 표시 장치.
제4항에 있어서,
상기 제1 콘택홀 및 상기 제2 콘택홀 사이의 간격은 상기 제3 콘택홀 및 상기 제4 콘택홀 사이의 간격과 상이한 것인 표시 장치.
제5항에 있어서,
상기 제1 콘택홀 및 상기 제2 콘택홀 사이의 간격은 상기 제3 콘택홀 및 상기 제4 콘택홀 사이의 간격보다 긴 것인 표시 장치.
제1항에 있어서,
상기 스페이서는 복수 개인 것인 표시 장치.
제7항에 있어서,
상기 스페이서의 개수는 상기 화소 영역들의 개수의 1/200 내지 1/100인 것인 표시 장치.
제1항에 있어서,
상기 복수의 화소 영역들은
상기 제1 화소 전극 및 상기 제1 박막 트랜지스터를 포함하는 상기 제1 화소 영역; 및
상기 제1 화소 영역과 상기 제1 방향으로 인접하고, 상기 제2 화소 전극 및 상기 제2 박막 트랜지스터를 포함하는 상기 제2 화소 영역;
상기 제1 화소 영역과 상기 제2 방향으로 인접하고, 상기 제3 화소 전극 및 상기 제3 박막 트랜지스터를 포함하는 제3 화소 영역; 및
상기 제3 화소 영역과 상기 제1 방향으로 인접하고, 상기 제4 화소 전극 및 상기 제4 박막 트랜지스터를 포함하는 제4 화소 영역을 더 포함하는 것인 표시 장치.
제9항에 있어서,
상기 복수의 화소 영역들은 각각
영상을 표시하는 표시 영역; 및
영상을 표시 하지 않는 비표시 영역을 더 포함하고,
상기 스페이서는 상기 비표시 영역과 중첩하는 것인 표시 장치.
제1항에 있어서,
상기 스페이서는 상기 제2 기판의 하면과 접촉하는 스페이서 상면 및 상기 스페이서 상면과 대향하는 스페이서 하면을 포함하고,
상기 스페이서 상면의 면적은 상기 스페이서 하면의 면적보다 넓은 것인 표시 장치.
제11항에 있어서,
상기 스페이서 하면과 중첩하는 상기 제1 기판의 상면은 평탄한 것인 표시 장치.
제11항에 있어서,
상기 스페이서 하면은 원 형상을 갖는 것인 표시 장치.
제13항에 있어서,
상기 스페이서 하면의 반지름은 1㎛ 이상 6㎛ 이하인 것인 표시 장치.
제1항에 있어서,
상기 스페이서는 상기 제1 기판 및 상기 제2 기판에 접촉하는 것인 표시 장치.
제1항에 있어서,
상기 스페이서의 높이는
상기 제1 기판 및 상기 제2 기판 사이의 셀 갭인 것인 표시 장치.
제1항에 있어서,
상기 표시 장치는
상기 제1 기판 및 상기 제2 기판 사이에 형성되는 액정층;
상기 제1 기판 및 상기 액정층 사이에 형성되는 제1 배향막; 및
상기 제2 기판 및 상기 액정층 사이에 형성되는 제2 배향막을 더 포함하는 것인 표시 장치.
제1항에 있어서,
상기 제1 기판은
제1 베이스 기판; 및
상기 제1 베이스 기판 상에 형성되고, 상기 화소 전극과 적어도 일부가 중첩하는 공통 전극;을 더 포함하고,
상기 화소 전극은 상기 공통 전극 상에 형성되는 것인 표시 장치.
제1항에 있어서,
상기 복수의 화소 영역들은 각각
한 개의 상기 화소 전극; 및
한 개의 상기 콘택홀에 의해 상기 화소 전극과 연결되는 한 개의 상기 박막 트랜지스터를 포함하는 것인 표시 장치.
제1항에 있어서,
상기 스페이서는 상기 콘택홀과 중첩하지 않는 것인 표시 장치.