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KR20150092082A - 질화갈륨과 금속 산화물의 복합체 기판 - Google Patents

질화갈륨과 금속 산화물의 복합체 기판 Download PDF

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KR20150092082A
KR20150092082A KR1020157007144A KR20157007144A KR20150092082A KR 20150092082 A KR20150092082 A KR 20150092082A KR 1020157007144 A KR1020157007144 A KR 1020157007144A KR 20157007144 A KR20157007144 A KR 20157007144A KR 20150092082 A KR20150092082 A KR 20150092082A
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gan
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Abstract

본 발명은 기판 표면의 질과 관련된 문제를 해결한 새로운 복합체 기판을 개시한다. 복합체 기판은 GaxAlyIn1-x-yN(0≤x≤1, 0≤x+y≤1)로 이루어진 제1 층과 금속 산화물로 이루어진 제2 층을 포함하는 적어도 2개 층을 가지며, 여기서 제2 층은 고온에서 인시튜 에칭으로 제거될 수 있고, 금속 산화물의 일부 또는 부분들은 관통 전위의 종결 지점 또는 적층 결함의 종결 라인에 위치되어 관통 전위나 적층 결함의 전파를 방지하기 위한 국소 마스크를 제공한다. 금속 산화물 층은 장치의 제작때까지 제1 층의 보호층으로 작용하도록 설계된다. 금속 산화물 층은 암모니아와 같은 반응성 가스에 의한 가스상 에칭을 통해서 장치의 제작 반응기에서 제거될 수 있도록 설계된다.

Description

질화갈륨과 금속 산화물의 복합체 기판{COMPOSITE SUBSTRATE OF GALLIUM NITRIDE AND METAL OXIDE}
관련 출원의 상호 참조
본 출원은 2012년 8월 23일자 제출된 발명자 타다오 하시모토의 발명의 명칭 "질화갈륨과 금속 산화물의 복합체 기판"의 미국 출원 제61/692,411호의 우선권을 주장하며, 이 출원은 이후 충분히 제시된 것처럼 그 전체가 참고자료로 포함된다.
본 출원은 다음의 미국 특허출원들과 관련된다:
PCT 실용특허출원 제US2005/024239호, 2005년 7월 8일 제출, 발명자 켄지 후지토, 타다오 하시모토 및 슈지 나카무라, 발명의 명칭 "오토클레이브를 사용한 초임계 암모니아 중에서 III족-질화물 결정의 성장 방법", 대리인 번호 30794.0129-WO-01(2005-339-1);
미국 실용특허출원 제11/784,339호, 2007년 4월 6일 제출, 발명자 타다오 하시모토, 마코토 사이토 및 슈지 나카무라, 발명의 명칭 "초임계 암모니아 중에서 큰 표면적 질화갈륨 결정의 성장 방법 및 큰 표면적 질화갈륨 결정", 대리인 번호 30794.179-US-U1(2006-204), 이 출원은 타다오 하시모토, 마코토 사이토 및 슈지 나카무라에 의해서 2006년 4월 7일자 제출된 발명의 명칭 "초임계 암모니아 중에서 큰 표면적 질화갈륨 결정의 성장 방법 및 큰 표면적 질화갈륨 결정", 대리인 번호 30794.179-US-P1(2006-204)의 미국 가특허출원 제60/790,310호의 이익을 35 U.S.C. Section 119(e) 하에 주장한다;
미국 실용특허출원 제60/973,662호, 2007년 9월 19일 제출, 발명자 타다오 하시모토 및 슈지 나카무라, 발명의 명칭 "질화갈륨 벌크 결정 및 이들의 성장 방법", 대리인 번호 30794.244-US-P1(2007-809-1);
미국 실용특허출원 제11/977,661호, 2007년 10월 25일 제출, 발명자 타다오 하시모토, 발명의 명칭 "초임계 암모니아와 질소의 혼합물 중에서 III족-질화물 결정의 성장 방법 및 이로써 성장된 III족-질화물 결정", 대리인 번호 30794.253-US-U1(2007-774-2);
미국 실용특허출원 제61/067,117호, 2008년 2월 25일 제출, 발명자 타다오 하시모토, 에드워드 렛츠, 마사노리 이카리, 발명의 명칭 "III족-질화무ㅜㄹ 웨이퍼의 제조 방법 및 III족-질화물 웨이퍼", 대리인 번호 62158-30002.00;
미국 실용특허출원 제61/058,900호, 2008년 6월 4일 제출, 발명자 에드워드 렛츠, 타다오 하시모터, 마사노리 이카리, 발명의 명칭 "암열 성장에 의한 초기 III족-질화물 시드로부터 결정성이 개선된 III족-질화물 결정의 제조 방법", 대리인 번호 62158-30004.00;
미국 실용특허출원 제61/058,910호, 2008년 6월 4일 제출, 발명자 타다오 하시모토, 에드워드 렛츠, 마사노리 이카리, 발명의 명칭 "III족 질화물 결정의 성장을 위한 고압 용기 및 고압 용기를 사용한 III족 질화물 결정의 성장 방법 및 III족 질화물 결정", 대리인 번호 62158-30005.00;
미국 실용특허출원 제61/131,917호, 2008년 6월 12일 제출, 발명자 타다오 하시모토, 마사노리 이카리, 에드워드 렛츠, 발명의 명칭 "III-질화물 웨이퍼의 시험 방법 및 시험 데이터를 가진 III-질화물", 대리인 번호 62158-30006.00;
모든 출원은 이후 충분히 제시된 것처럼 그 전체가 여기 참고자료로 포함된다.
본 발명은 발광 다이오드(LED) 및 레이저 다이오드(LD)와 같은 광전자 장치, 및 트랜지스터와 같은 전자 장치를 포함하는 다양한 장치에 사용되는 반도체 기판에 관한 것이다. 더 구체적으로, 본 발명은 갈륨을 포함하는 III족 질화물로 이루어진 화합물 반도체 기판에 대한 것이다.
기존 기술의 설명
(주: 본 특허출원은 괄호 안에 숫자로, 예를 들어 [x]로 나타낸 몇 개의 간행물과 특허를 언급한다. 이들 간행물과 특허의 리스트는 "참고문헌"이란 제목의 장에서 찾을 수 있다.)
질화갈륨(GaN)과 그것의 관련된 III족 질화물 합금들은 LED, LD, 마이크로파 파워 트랜지스터, 및 솔라-블라인드 포토 디텍터와 같은 다양한 광전자 및 전자 장치를 위한 핵심 재료이다. 현재 LED는 디스플레이, 인디케이터, 일반적인 루미네이션에 널리 이용되고 있으며, LD는 데이터 저장 디스크 드라이브에 사용된다. 그러나, 이들 장치들 대부분은 헤테로에피택셜 기판에 비하여 GaN 기판이 극히 고가이기 때문에 사파이어 및 탄화규소와 같은 이질적 기판 상에서 에피택셜하게 성장된다. III족 질화물의 헤테로에피택셜 성장은 막에 많은 결함이나 심지어 균열을 일으켜서 일반적인 조명이나 하이-파워 마이크로파 트랜지스터를 위한 고-휘도 LED와 같은, 최첨단 광학 및 전자 장치의 실현을 방해한다.
헤테로에피택시로 인해 야기된 모든 근본적인 문제를 해결하기 위해서 벌크 III족 질화물 결정 잉곳으로부터 슬라이스된 결정질 III족 질화물 웨이퍼를 이용하는 것이 필수적이다. 대부분의 장치들은 전도도를 제어하기가 비교적 용이해서 결정질 GaN 웨이퍼가 선호되며, GaN 웨이퍼는 장치 층들과 최소의 격자/열 미스매치를 제공할 것이다. 그러나, 고온에서 높은 용융점 및 높은 질소 증기압으로 인하여 GaN 결정 잉곳을 성장시키는 것이 어려웠다. 현재 상업적으로 이용가능한 GaN 기판은 대부분 수소 기상 증착법(HVPE)라고 하는 방법에 의해서 제조된다. HVPE는 기상 방법으로서 105cm-2 미만의 전위 밀도를 감소시키는데 어려움이 있다.
전위 밀도가 105cm-2 미만인 고품질 GaN 기판을 얻고자 암열(ammonothermal) 성장이라고 하는 새로운 방법이 개발되었다[1-6]. 최근에 전위 밀도가 105cm-2 미만인 고품질 GaN 기판이 암열 성장에 의해서 얻어질 수 있다. 그러나, GaN 기판의 전위 밀도가 특정 수준까지 감소되었을 때 장치가 제작되는 상부 표면의 질은 이러한 장치의 고성능을 달성하고자 더욱 중요하게 된다.
본 발명은 기판 표면 질과 관련된 문제를 해결한 새로운 복합체 기판을 개시한다. 상기 복합체 기판은 GaxAlyIn1-x-yN(0≤x≤1, 0≤x+y≤1)로 이루어진 제1 층과 금속 산화물로 이루어진 제2 층을 포함하는 적어도 두 층을 가지며, 제2 층은 고온에서 장치 부착 반응기에서 인시튜 에칭시 함께 제거될 수 있다. 금속 산화물 층은 장치 층 또는 구조가 부착될 때까지 제1 층의 보호층으로 작용하도록 설계된다. 금속 산화물 층은 장치의 부착 반응기에서 암모니아와 같은 반응 가스에 의한 인시튜 에칭을 통해서 제거될 수 있도록 설계된다.
이제 도면을 참조하며, 도면에서 유사한 참조번호들은 전체적으로 상응하는 부분들을 표시한다:
도 1은 복합체 기판의 도식적 도면이다. 도면에서 각 숫자는 다음을 나타낸다: 1. GaxAlyIn1-x-yN(0≤x≤1, 0≤x+y≤1)로 이루어진 제1 층; 2. 금속 산화물로 이루어진 제2 층.
도 2는 복합체 기판의 제조 및 사용을 위한 공정 흐름을 예시한다.
개요
본 발명의 복합체 기판은 LED, LD, 트랜지스터 및 포토디텍터와 같은 다양한 광전자 및 전자 장치를 제작하기 위한 적합한 표면을 제공한다. 많은 광전자 및 전자 장치는 III족 질화물 합금(즉, GaN, AlN 및 InN의 합금)의 박막으로 제작된다. III족 질화물의 단결정 기판의 부족으로 인하여 이들 장치는 사파이어 및 탄화규소와 같은 소위 말하는 헤테로에피택셜 기판 상에서 제작되었다. 헤테로에피택션 기판은 화학적으로도 물리적으로도 III족 질화물과 상이하므로 장치는 헤테로에피택셜 기판과 장치 층 사이의 계면에 생성된 높은 전위 밀도(108~1010cm-2)를 함유한다. 이러한 전위는 장치의 성능과 신뢰성을 악화시키며, 따라서 GaN 및 AlN과 같은 결정질 III족 질화물로 이루어진 기판이 개발되었다. 현재 대부분의 상업적으로 이용가능한 GaN 기판은 HVPE로 제조되는데, 이것은 105cm-2 미만으로 전위 밀도를 감소시키는데 어려움이 있다. HVPE-GaN 기판의 전위 밀도는 헤테로에피택셜 기판 상의 GaN 막보다 수배 정도 낮지만, 이 전위 밀도는 전자기기의 전형적인 규소 장치보다는 여전히 수배 정도 높다. 더 높은 장치 성능을 달성하기 위해서 더 낮은 전위 밀도가 요구된다. 105cm-2 미만의 전위 밀도를 획득하기 위하여 초임계 암모니아를 이용한 암열 성장이 지금까지 개발되었다. 현재 암열법은 105cm-2 미만의 전위 밀도를 가진 GaN 기판을 제조할 수 있다. 그러나, 전위 밀도가 더 낮아졌을 때, 기판과 장치 층 사이의 계면의 질은 계면의 질이 불량할 경우 새로운 전위가 생성되기 때문에 고성능을 달성하기 위해서 더욱 중요해진다. 본 발명의 복합체 기판은 III족 질화물의 제1 층에 부착된 고온 인시튜 에칭에 의해서 제거될 수 있는 금속 산화물 층을 제공함으로써 LED, LD, 트랜지스터 및 포토디텍터와 같은 다양한 광전자 및 전자 장치를 제작하기 위한 적합한 표면을 제공할 수 있다.
추가로, 나노 규모 또는 마이크론 규모 금속 산화물이 표면에서 관통 전위나 적층 결함의 종결 지점에 머물도록 금속 산화물의 제거 단계를 제어하는 것이 가능할 수 있으며, 이것은 장치 층으로 결함이 전파되는 것을 방지하기 위한 국소 마스크로서 작용할 수 있다. 제거의 이런 선택은 결함이 있는 기판과 없는 기판의 표면 에너지의 약간의 차이에 의해서 획득될 수 있었는데, 즉 관통 전위의 종결 지점이나 적층 결함의 종결 라인은 그것이 없는 표면과 상이한 표면 에너지를 가진다.
본 발명의 기술적 설명
복합체 기판의 본 발명은 장치가 제작되는 표면에 금속 산화물 층[도 1-2]을 부착함으로써 저-전위 III족 기판[도 1-1](예를 들어, GaN)의 이익을 최대화할 것으로 예상된다. III족 질화물 기판의 표면의 금속 산화물 층은 III족 질화물 기판의 표면을 장치 층이 부착될 때까지 기계적, 물리적 및/또는 화학적 손상으로부터 보호한다.
복합체 기판을 제조하는 공정 흐름과 그것의 용법이 도 2에 제시된다. 암열법이나 다른 벌크 성장법(플럭스법, 고압용액 성장과 같은)을 사용하여 105cm-2 미만의 전위 밀도를 가진 III족 질화물 기판(GaN 기판과 같은)이 제조된다. 상업적 용도를 위해서 직경이 1"보다 크고 200 마이크론보다 두꺼운 기판이 선호된다. 장치 층 또는 구조가 형성되는 표면은 원자 수준까지 연마된다. 연마 과정은 전형적으로 다이아몬드 도구로 그라인딩하는 단계, 다이아몬드 슬러리로 랩핑하는 단계 및 전형적으로 콜로이드 실리카로 화학기계적으로 연마하는 단계로 구성된다. 다음에, III족 질화물 기판의 연마된 표면 위에 금속 산화물 층을 부착/형성함으로써 복합체 기판이 제작된다. 연마 과정이 금속 산화물 층을 형성하는 경우, 이 층을 제2 층으로 사용할 수 있거나, 또는 그것 위에 금속 산화물의 추가 층을 형성할 수 있다. 또한, 보호 금속 산화물 층으로서 표면에 화학기계적 연마에 사용된 콜로이드 실리카를 의도적으로 남길 수 있다. 복합체 기판은 장치 층 또는 구조를 형성하기 위해서 반응기에 로딩된다. 장치 형성 직전에 금속 산화물 층은 인시튜 에칭에 의해서 제거되며, 이로써 III족 질화물의 고품질 표면이 노출된다.
금속 산화물 층은 물리증착(PVD), 스퍼터링, CVD, MOCVD, MBE, 수소 기상 증착(HVPE), 열수부착, 스핀코팅 및 산 산화를 포함하는 어떤 막 부착법에 의해서 형성될 수 있다. 중요한 점은 III족 질화물 재료의 "에피-레디" 표면(장치를 구성하는데 사용되는 후속 재료의 에피택셜 부착에 적합한 표면)을 노출시키기 위해 인시튜 에칭으로 제거될 수 있는 금속 산화물 막을 형성하기 위한 적합한 부착 방법을 선택하는 것이다. 제1 층의 표면이 의도치 않게 산화물 층을 형성한다면(높은 비율의 Al을 함유하는 III족 질화물과 같은), 이 의도치 않은 층은 또한 제2 층에 대한 것과 마찬가지로 사용될 수 있거나, 또는 추가의 금속 산화물 층이 의도치 않은 층 위에 추가될 수 있다. 금속 산화물 층의 형성은 엑스선 광전자 분광법(XPS)와 같은 표면 분석으로 확인될 수 있다. XPS는 표면 화학 조성에 매우 민감하다. 산소로부터의 신호 피크의 모양이 분석된다면, 이 산소 피크는 주변 산소나 기판 표면에 결합된 산소로부터 유래한 것일 수 있다. 이 방식으로 충분한 양의 제2 층이 제1 층 위에 형성되었는지 쉽게 확인할 수 있다. 산화물 층은 추가의 산화로부터 III족 질화물의 표면을 보호할 만큼 충분히 두꺼워야 하며, 이 층은 웨이퍼 취급 및 보관 동안 일어날 수 있는 마모나 다른 손상으로부터 III족 질화물을 보호하기에 충분히 두꺼운 것이 바람직하다. 동시에 산화물 층은 인시튜 에칭으로 제거될 수 있을 만큼 충분히 얇아야 한다. 또한, 기판 표면 상에서 관통 전위의 종결 지점에 선택적으로 잔류하여 장치 층에 전위가 전파되는 것을 방지하기 위한 국소 마스크로서 작용하는 금속 산화물을 선택할 수 있다.
금속 산화물은 갈륨, 알루미늄, 인듐, 아연, 마그네슘, 칼슘, 나트륨, 규소, 주석, 티타늄 또는 다른 금속의 산화물로부터 선택되며, 이로써 금속 산화물 층은 인시튜 에칭으로 제거될 수 있다(즉, 금속유기 화학증착(MOCVD), 분자 빔 에피택시(MBE), 화학증착(CVD), 스퍼터링 및 증발과 같은 장치 제작 반응기 내에서 에칭된다). 금속 산화물 층의 물리화학적 특성은 금속 산화물 층이 암모닝, 수소, 일산화탄소, 염화수소, 불화수소, 브롬화수소, 요오드화수소, 염소, 불소 및 삼염화붕소와 같은 에칭제 중 적어도 한 가지 종류를 함유하는 분위기에서 인시튜 에칭에 의해서 제거될 수 있도록 최적화된다. III족 질화물은 암모니아 하에 열적으로 안정하므로 암모니아를 사용하는 것이 가장 선호된다. 열 에칭을 위한 온도는 1200℃ 미만의 어떤 온도일 수 있지만, 1050℃ 미만의 온도를 사용하는 것이 선호된다. 이것은 장치를 위한 III족 질화물 막의 전형적인 부착 온도가 1050℃이기 때문이다.
복합체 기판의 제2 층은 제1 층과 장치 층의 계면이 되는 제1 층의 표면을 보호한다. 금속 산화물 층이 제1 층을 물리적으로 및/또는 화학적으로 보호하기 때문에 원자 규모의 평탄성이 예상될 수 있다.
실시예 1
산화아연층이 300℃에서 열수부착으로 105cm-2 미만의 전위 밀도를 가진 c-평면 GaN 기판의 Ga-극성 표면에 부착될 수 있다. 제1 층의 두께는 약 300 마이크론일 수 있고, 제2 층의 두께는 1 마이크론일 수 있다. 산화아연층은 기판 온도를 상승시키면서 MOCVD 반응기에서 암모니아 흐름하에 에칭될 수 있다. 상승 시간이 모든 산화아연층이 제거될 만큼 충분히 길지 않다면, 기판은 GaN 층이 노출될 때까지 암모니아 분위기 하에 약 1050℃에서 유지된다. 이 방식으로 GaN 기판과 장치 층 사이의 계면이 매끄러워질 수 있고, 새로운 전위의 생성이 방지될 수 있다.
실시예 2
산화규소층이 스핀-코팅 기술로 105cm-2 미만의 전위 밀도를 가진 c-평면 GaN 기판의 Ga-극성 표면에 부착될 수 있다. 스핀-코팅된 복합체 기판은 약 150℃에서 베이킹된다. 제1 층의 두께는 약 300 마이크론일 수 있고, 제2 층의 두께는 10 마이크론일 수 있다. 산화규소층이 저온에서 형성된다면, 이 층은 기판 온도를 상승시키면서 MOCVD 반응기에서 암모니아 흐름하에 에칭될 수 있다. 상승 시간이 모든 산화규소층이 제거될 만큼 충분히 길지 않다면, 기판은 GaN 층이 노출될 때까지 암모니아 분위기 하에 약 1050℃에서 유지된다. 이 방식으로 GaN 기판과 장치 층 사이의 계면이 매끄러워질 수 있고, 새로운 전위의 생성이 방지될 수 있다.
실시예 3
산화갈륨층이 산 에칭으로 105cm-2 미만의 전위 밀도를 가진 c-평면 GaN 기판의 Ga-극성 표면에 부착될 수 있다. 제1 층의 두께는 약 300 마이크론일 수 있고, 제2 층의 두께는 몇 개의 단분자층(monolayer)일 수 있다. 산화갈륨층은 기판 온도를 상승시키면서 MOCVD 반응기에서 암모니아 흐름하에 에칭될 수 있다. 상승 시간이 모든 산화갈륨층이 제거될 만큼 충분히 길지 않다면, 기판은 GaN 층이 노출될 때까지 암모니아 분위기 하에 약 1050℃에서 유지된다. 이 방식으로 GaN 기판과 장치 층 사이의 계면이 매끄러워질 수 있고, 새로운 전위의 생성이 방지될 수 있다.
실시예 4
산화갈륨과 산화규소의 혼합물 층이 105cm-2 미만의 전위 밀도를 가진 c-평면 GaN 기판의 Ga-극성 표면의 연마 과정 동안 형성될 수 있다. 연마 과정에서 콜로이드 실리카가 산화규소 박층을 형성하기 위해 사용된다. 제1 층의 두께는 약 300 마이크론일 수 있고, 제2 층의 두께는 몇 개의 단분자층일 수 있다. 산화갈륨과 산화규소의 혼합물 층은 기판 온도를 상승시키면서 MOCVD 반응기에서 암모니아 흐름하에 에칭될 수 있다. 상승 시간이 모든 산화물 층이 제거될 만큼 충분히 길지 않다면, 기판은 GaN 층이 노출될 때까지 암모니아 분위기 하에 약 1050℃에서 유지된다. 이 방식으로 GaN 기판과 장치 층 사이의 계면이 매끄러워질 수 있고, 새로운 전위의 생성이 방지될 수 있다.
이점 및 개선
III족 질화물 기판의 미세한 연마를 사용해서도 기판의 표면은 화학적 오염물질로 더러워지거나, 물리적 손상으로 인해 스크래치가 생기거나, 또는 다양한 이유로 열화될 수 있다. 복합체 기판의 본 발명은 III족 질화물 기판 위에 제2 층을 배치함으로써 III족 질화물 기판과 장치 층 사이에 매끄러운 계면을 제공할 수 있으며, 이것은 장치 층의 부착이 시작될 때까지 III족 질화물의 표면을 화학적으로 및/또는 물리적으로 보호한다.
가능한 변형
바람직한 구체예는 GaN 기판을 설명하지만, 기판은 AlN, AlGaN, InN, InGaN, 또는 GaAlInN과 같은 다양한 조성의 III족 질화물 합금일 수 있다.
바람직한 구체예는 아연, 규소 및 갈륨의 산화물을 설명하지만, 알루미늄, 인듐, 마그네슘, 칼슘, 나트륨, 주석 또는 티타늄과 같은 다른 금속들의 산화물도 사용될 수 있다. 게다가, 금속 산화물의 혼합물(인듐주석 산화물과 같은)도 사용될 수 있다.
바람직한 구체예는 300 마이크론의 두께를 가진 GaN 기판을 설명하지만, 제1 층이 계속 독립적으로 서있을 수 있는 한 다른 두께도 사용될 수 있다.
바람직한 구체예는 c-평면 GaN 기판의 Ga 면을 설명하지만, N 면, a-면, m-면 및 다양한 반극성 표면과 같은 다른 면들도 사용될 수 있다. 게다가, III족 질화물 합금의 경우, 표면은 III족 극성 표면일 수 있다. 또한, 표면에는 이들 배향으로부터 약간 미스컷(오프-슬라이스)이 있을 수 있다.
바람직한 구체예는 MOCVD 반응기에서 인시튜 에칭을 설명하지만, MBE, CVD, 스퍼터링, 증발, HVPE와 같은 다른 반응기도 사용될 수 있다.
바람직한 구체예는 산화물 형성의 몇 가지 방법을 설명하지만, 금속 산화물 층이 인시튜 에칭으로 제거될 수 있는 한 CVD, MOCVD, MBE, 스퍼터링, 증발, HVPE와 같은 다른 부착 방법도 사용될 수 있다.
참고문헌
다음의 참고문헌들이 참고자료로 여기 포함된다:
[1] R. Dwilinski, R. Doradzinski, J. Garczynski, L. Sierzputowski, Y. Kanbara, U.S. Patent No. 6,656,615.
[2] R. Dwilinski, R. Doradzinski, J. Garczynski, L. Sierzputowski, Y. Kanbara, U.S. Patent No. 7,132,730.
[3] R. Dwilinski, R. Doradzinski, J. Garczynski, L. Sierzputowski, Y. Kanbara, U.S. Patent No. 7,160,388.
[4] K. Fujito, T. Hashimoto, S. Nakamura, International Patent Application No. PCT/US2005/024239, WO07008198.
[5] T. Hashimoto, M. Saito, S. Nakamura, International Patent Application No. PCT/US2007/008743, WO07117689. See also US20070234946, U.S. Application Serial Number 11/784,339 filed April 6, 2007.
[6] D' Eyelyn, U.S. Patent No. 7,078,731.
상기 참고문헌들은 각각 여기 충분히 제시된 것처럼, 특히 질화갈륨 기판의 제조 방법, 암열법의 사용 방법 및 이들 질화갈륨 기판의 사용 방법과 관련하여 그것의 전체가 참고자료로 포함된다.
아래의 내용은 예로서 개시되며 제한은 아니다:
1. GaxAlyIn1-x-yN(0≤x≤1, 0≤x+y≤1)로 이루어진 제1 층과 제1 층의 하나의 표면에 부착된 제2 층을 포함하며, 제2 층이 금속 산화물로 이루어지고, 장치 제작 반응기에서 인시튜 에칭에 의해서 제거될 수 있는, 장치 제작을 위한 복합체 기판.
2. GaxAlyIn1-x-yN(0≤x≤1, 0≤x+y≤1)로 이루어진 제1 층과 제1 층의 하나의 표면에 부착된 제2 층을 포함하며, 제2 층이 금속 산화물로 이루어지고, 장치 제작 반응기에서 인시튜 에칭에 의해서 부분적으로 제거될 수 있으며, 또한 금속 산화물의 일부는 관통 전위의 종결 지점 또는 적층 결함의 종결 라인에 선택적으로 잔류하여 관통 전위 또는 적층 결함의 전파를 방지하기 위한 국소 마스크로서 작용하는, 장치 제작을 위한 복합체 기판.
3. 제1항 및 제2항에 있어서, 제2 층은 1050℃ 이하에서 암모니아로 에칭함으로써 제거될 수 있는 장치용 복합체 기판.
4. 제1항 내지 제3항에 있어서, 금속 산화물은 갈륨, 알루미늄, 인듐, 아연, 마그네슘, 칼슘, 나트륨, 규소, 주석 또는 티타늄의 산화물을 적어도 함유하는 장치용 복합체 기판.
5. 제1항 내지 제4항에 있어서, 제2 층은 하나의 원자층보다 큰 장치용 복합체 기판.
6. 제5항에 있어서, 제2 층의 두께는 엑스선 광전자 분광법으로 검출되기에 충분히 큰 장치용 복합체 기판.
7. 제1항 내지 제6항에 있어서, 제1 층은 고도로-배향된 다결정 또는 단결정 GaN인 장치용 복합체 기판.
8. 제7항에 있어서, 결정질 GaN의 전위 및 결정립계의 밀도는 105cm-2 미만인 장치용 복합체 기판.
9. 제7항에 있어서, 제2 층은 제1 층의 갈륨 면에 있는 장치용 복합체 기판.
10. 제7항에 있어서, 제2 층은 제1 층의 질소 면에 있는 장치용 복합체 기판.
11. 제7항에 있어서, 제2 층은 제1 층의 비-극성 m-면 또는 a-면에 있는 장치용 복합체 기판.
12. 제7항에 있어서, 제2 층은 제1 층의 갈륨측 반극성 면에 있는 장치용 복합체 기판.
13. 제7항에 있어서, 제2 층은 제1 층의 질소측 반극성 면에 있는 장치용 복합체 기판.
14. 제1항 내지 제13항에 있어서, 제2 층은 제1 층에 의도적으로 형성된 장치용 복합체 기판.
15. 웨이퍼의 면에 보호층을 형성하는 단계를 포함하며, 보호층은 웨이퍼의 보관 동안 대기중 산화로부터 상기 면을 보호하기에 충분한 두께를 갖는, III족 질화물 웨이퍼의 표면 보호 방법.
16. 부착 반응기에서 III족 질화물 웨이퍼의 면으로부터 보호층을 제거하는 단계, 및 이어서 전자, 광학 또는 광전자 장치가 형성되는 제1 전자, 광학 또는 광전자 재료를 부착하는 단계를 포함하는, 광학, 전자 또는 광전자 장치의 제조 방법.

Claims (16)

  1. GaxAlyIn1-x-yN(0≤x≤1, 0≤x+y≤1)로 이루어진 제1 층과 제1 층의 표면에 부착된 제2 층을 포함하는 장치 제작을 위한 복합체 기판으로서, 제2 층은 제1 층을 부분적으로 또는 완전히 피복하며, 장치 제작 반응기에서 인시튜 에칭에 의해서 제거될 수 있는 금속 산화물로 이루어진 복합체 기판.
  2. GaxAlyIn1-x-yN(0≤x≤1, 0≤x+y≤1)로 이루어진 제1 층과 제1 층의 표면을 부분적으로 또는 완전히 피복하는 금속 산화물 층을 포함하는 장치 제작을 위한 복합체 기판으로서, 금속 산화물은 장치 제작 반응기에서 인시튜 에칭에 의해서 제거가능하고, 금속 산화물의 일부 또는 부분들이 관통 전위 또는 적층 결함의 전파를 방지하기 위한 국소 마스크를 제공하기 위해서 관통 전위의 종결 지점 또는 적층 결함의 종결 라인에 위치된 복합체 기판.
  3. 제 1 항 또는 제 2 항에 있어서, 제2 층은 1050℃ 이하에서 암모니아로 에칭함으로써 제거될 수 있는 것을 특징으로 하는 복합체 기판.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 금속 산화물은 갈륨, 알루미늄, 인듐, 아연, 마그네슘, 칼슘, 나트륨, 규소, 주석 및 티타늄의 적어도 하나의 산화물을 함유하는 것을 특징으로 하는 복합체 기판.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 금속 산화물은 하나의 원자층보다 큰 두께인 것을 특징으로 하는 복합체 기판.
  6. 제 5 항에 있어서, 금속 산화물의 두께는 엑스선 광전자 분광법으로 검출되기에 충분히 큰 것을 특징으로 하는 복합체 기판.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 제1 층은 고도로-배향된 다결정 또는 단결정 GaN을 포함하는 것을 특징으로 하는 복합체 기판.
  8. 제 7 항에 있어서, 결정질 GaN의 전위 및 결정립계의 밀도는 105cm-2 미만인 것을 특징으로 하는 복합체 기판.
  9. 제 7 항에 있어서, 금속 산화물은 제1 층의 갈륨 면에 있는 것을 특징으로 하는 복합체 기판.
  10. 제 7 항에 있어서, 금속 산화물은 제1 층의 질소 면에 있는 것을 특징으로 하는 복합체 기판.
  11. 제 7 항에 있어서, 금속 산화물은 제1 층의 비-극성 m-면 또는 a-면에 있는 것을 특징으로 하는 복합체 기판.
  12. 제 7 항에 있어서, 금속 산화물은 제1 층의 갈륨측 반극성 면에 있는 것을 특징으로 하는 복합체 기판.
  13. 제 7 항에 있어서, 금속 산화물은 제1 층의 질소측 반극성 면에 있는 것을 특징으로 하는 복합체 기판.
  14. 제 1 항 내지 제 13 항 중 어느 한 항에 있어서, 금속 산화물은 제1 층 위에 부착됨으로써 의도적으로 형성되는 것을 특징으로 하는 복합체 기판.
  15. 웨이퍼의 면에 보호층을 형성하는 단계를 포함하며, 보호층은 웨이퍼의 보관 동안 대기중 산화로부터 상기 면을 보호하기에 충분한 두께를 갖는, III족 질화물 웨이퍼의 표면 보호 방법.
  16. 부착 반응기에서 III족 질화물 웨이퍼의 면으로부터 보호층을 제거하는 단계, 및 이어서 전자, 광학 또는 광전자 장치가 형성되는 제1 전자, 광학 또는 광전자 재료를 부착하는 단계를 포함하는, 광학, 전자 또는 광전자 장치의 제조 방법.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9466481B2 (en) * 2006-04-07 2016-10-11 Sixpoint Materials, Inc. Electronic device and epitaxial multilayer wafer of group III nitride semiconductor having specified dislocation density, oxygen/electron concentration, and active layer thickness
CN104781910B (zh) 2012-08-23 2017-08-08 希波特公司 氮化镓和金属氧化物的复合衬底
FR3048547B1 (fr) * 2016-03-04 2018-11-09 Saint-Gobain Lumilog Procede de fabrication d'un substrat semi-conducteur
CN106229389B (zh) * 2016-08-04 2018-06-19 东莞市中镓半导体科技有限公司 一种在金属氮化镓复合衬底上制备发光二极管的方法
US10355115B2 (en) 2016-12-23 2019-07-16 Sixpoint Materials, Inc. Electronic device using group III nitride semiconductor and its fabrication method
CN108281525B (zh) * 2017-12-07 2024-10-29 上海芯元基半导体科技有限公司 一种复合衬底、半导体器件结构及其制备方法
CN114525585A (zh) * 2022-01-05 2022-05-24 西安电子科技大学 采用预铺Ga层在金刚石上外延β-Ga2O3薄膜的制备方法及结构

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040067648A1 (en) * 2001-01-18 2004-04-08 Etsuo Morita Crystal film, crystal substrate, and semiconductor device
US20080105950A1 (en) * 2000-08-08 2008-05-08 Matsushita Electric Industrial Co., Ltd. Semiconductor substrate, method of manufacturing the semiconductor substrate, semiconductor device and pattern forming method
WO2009116808A2 (ko) * 2008-03-20 2009-09-24 서울반도체(주) 편광 광원, 그것을 채택한 백라이트 유닛 및 액정 디스플레이 모듈
JP2010042976A (ja) * 2008-07-16 2010-02-25 Sumitomo Electric Ind Ltd ＧａＮ結晶の成長方法
US20110217505A1 (en) * 2010-02-05 2011-09-08 Teleolux Inc. Low-Defect nitride boules and associated methods

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6610144B2 (en) * 2000-07-21 2003-08-26 The Regents Of The University Of California Method to reduce the dislocation density in group III-nitride films
MY141883A (en) 2001-06-06 2010-07-16 Ammono Sp Zoo Process and apparatus for obtaining bulk mono-crystalline gallium-containing nitride
US7132730B2 (en) 2001-10-26 2006-11-07 Ammono Sp. Z.O.O. Bulk nitride mono-crystal including substrate for epitaxy
US7098487B2 (en) 2002-12-27 2006-08-29 General Electric Company Gallium nitride crystal and method of making same
FR2860248B1 (fr) * 2003-09-26 2006-02-17 Centre Nat Rech Scient Procede de realisation de substrats autosupportes de nitrures d'elements iii par hetero-epitaxie sur une couche sacrificielle
JP3801597B2 (ja) * 2004-02-09 2006-07-26 ユーディナデバイス株式会社 半導体素子の製造方法
JPWO2005106977A1 (ja) * 2004-04-27 2008-03-21 松下電器産業株式会社 窒化物半導体素子およびその製造方法
JP2006165069A (ja) * 2004-12-02 2006-06-22 Ulvac Japan Ltd 化合物半導体の成長方法及び装置
JP2006229195A (ja) * 2005-01-24 2006-08-31 Renesas Technology Corp 半導体不揮発性記憶装置及びその製造方法
US8709371B2 (en) 2005-07-08 2014-04-29 The Regents Of The University Of California Method for growing group III-nitride crystals in supercritical ammonia using an autoclave
CN1988109B (zh) * 2005-12-21 2012-03-21 弗赖贝格化合物原料有限公司 生产自支撑iii-n层和自支撑iii-n基底的方法
WO2007117689A2 (en) 2006-04-07 2007-10-18 The Regents Of The University Of California Growing large surface area gallium nitride crystals
US7560364B2 (en) 2006-05-05 2009-07-14 Applied Materials, Inc. Dislocation-specific lateral epitaxial overgrowth to reduce dislocation density of nitride films
WO2009151642A1 (en) * 2008-06-12 2009-12-17 Sixpoint Materials, Inc. Method for testing group-iii nitride wafers and group iii-nitride wafers with test data
US7976630B2 (en) * 2008-09-11 2011-07-12 Soraa, Inc. Large-area seed for ammonothermal growth of bulk gallium nitride and method of manufacture
JP5534172B2 (ja) * 2009-01-08 2014-06-25 三菱化学株式会社 窒化物結晶の製造方法
WO2010112540A1 (en) * 2009-03-31 2010-10-07 S.O.I.Tec Silicon On Insulator Technologies Epitaxial methods and structures for reducing surface dislocation density in semiconductor materials
JP2011006304A (ja) * 2009-06-29 2011-01-13 Hitachi Cable Ltd 窒化物半導体基板およびその製造方法
KR101658838B1 (ko) * 2010-02-04 2016-10-04 엘지이노텍 주식회사 발광 소자 및 그 제조방법
JP5598149B2 (ja) * 2010-08-09 2014-10-01 サンケン電気株式会社 化合物半導体層の形成方法
JP2012084836A (ja) * 2010-09-13 2012-04-26 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物半導体発光素子を製造する方法、及びｉｉｉ族窒化物半導体発光素子
CN104781910B (zh) 2012-08-23 2017-08-08 希波特公司 氮化镓和金属氧化物的复合衬底

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080105950A1 (en) * 2000-08-08 2008-05-08 Matsushita Electric Industrial Co., Ltd. Semiconductor substrate, method of manufacturing the semiconductor substrate, semiconductor device and pattern forming method
US20040067648A1 (en) * 2001-01-18 2004-04-08 Etsuo Morita Crystal film, crystal substrate, and semiconductor device
WO2009116808A2 (ko) * 2008-03-20 2009-09-24 서울반도체(주) 편광 광원, 그것을 채택한 백라이트 유닛 및 액정 디스플레이 모듈
JP2010042976A (ja) * 2008-07-16 2010-02-25 Sumitomo Electric Ind Ltd ＧａＮ結晶の成長方法
US20110217505A1 (en) * 2010-02-05 2011-09-08 Teleolux Inc. Low-Defect nitride boules and associated methods

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US9224817B2 (en) 2015-12-29

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