KR20150091922A - 발광 소자 및 발광 소자 패키지 - Google Patents

Abstract

실시 예의 발광 소자는 기판과, 기판 위에 제1 도전형 반도체층, 활성층 및 제2 도전형 제1 반도체층을 포함하는 발광 구조물과, 메사 식각되어 노출된 제1 도전형 반도체층 위에 제1 전극과, 제2 도전형 제1 반도체층 위에 제2 도전형 제2 반도체층과, 제2 도전형 제1 반도체층과 제2 도전형 제2 반도체층 사이에 배치되며, 보이드를 갖는 삽입층; 및 제2 도전형 제2 반도체층 위에 제2 전극을 포함한다.

Description

발광 소자 및 발광 소자 패키지{Light Emitting Device and Light Emitting Device Package}

실시 예는 발광 소자 및 발광 소자 패키지에 관한 것이다.

발광 다이오드(LED:Light Emitting Diode)는 화합물 반도체의 특성을 이용하여 전기를 적외선 또는 빛으로 변환시켜서 신호를 주고 받거나, 광원으로 사용되는 반도체 소자의 일종이다.

Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적 및 화학적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD:Laser Diode) 등 발광소자의 핵심 소재로 각광을 받고 있다.

이러한 발광 다이오드는 백열등과 형광등 등의 기존 조명기구에 사용되는 수은(Hg)과 같은 환경 유해물질이 포함되어 있지 않아 우수한 친환경성을 가지며, 긴 수명과 저전력 소비특성 등과 같은 장점이 있기 때문에 기존의 광원들을 대체하고 있다. 이에, 발광 다이오드의 광 추출 효율을 개선하기 위한 노력들이 다양하게 시도되고 있다.

실시 예는 광 추출 효율이 개선된 발광 소자 및 발광 소자 패키지를 제공한다.

실시 예의 발광 소자는, 기판; 상기 기판 위에 순차적으로 배치된 제1 도전형 반도체층, 100 ㎚ 내지 400 ㎚ 파장 대역의 광을 방출하는 활성층 및 제2 도전형 제1 반도체층을 포함하는 발광 구조물; 메사 식각되어 노출된 상기 제1 도전형 반도체층 위에 제1 전극; 상기 제2 도전형 제1 반도체층 위에 제2 도전형 제2 반도체층; 상기 제2 도전형 제1 반도체층과 상기 제2 도전형 제2 반도체층 사이에 배치되며, 보이드를 갖는 삽입층; 및 상기 제2 도전형 제2 반도체층 위에 제2 전극을 포함할 수 있다.

상기 삽입층은 상기 제2 도전형 제1 반도체층과 상기 제2 도전형 제2 반도체층 사이에 배치된 제2 도전형 제3 반도체층; 및 상기 제2 도전형 제3 반도체층과 상기 제2 도전형 제2 반도체층 사이에 배치된 제2 도전형 제4 반도체층을 포함하고, 상기 보이드는 상기 제2 도전형 제3 반도체층을 관통하여 상기 제2 도전형 제4 반도체층까지 연장되어 배치될 수 있다.

상기 제2 도전형 제3 반도체층은 GaN을 포함하거나, Al_zGa_{1 - z}N을 포함할 수 있다.

상기 제2 도전형 제4 반도체층은 Al_yGa_{1 - y}N을 포함할 수 있다.

상기 제2 도전형 제3 반도체층은 GaN을 포함하고, 상기 제2 도전형 제1 반도체층은 Al_xGa_{1 - x}N을 포함하고, x는 0.3 이상이고, y는 0.1 내지 0.3일 수 있다.

상기 제2 도전형 제3 반도체층은 Al_zGa_{1 - z}N을 포함하고, 상기 제2 도전형 제1 반도체층은 Al_xGa_{1 - x}N을 포함하고, x는 0.3 이상이고, y는 0.1 내지 0.3이고, z는 0.1 이상일 수 있다.

상기 제2 도전형 제2 반도체층의 수평 단면적은 상기 삽입층의 수평 단면적보다 작을 수 있다.

상기 제2 도전형 제2 반도체층과 상기 삽입층 각각의 수평 단면적은 상기 제2 도전형 제1 반도체층의 수평 단면적과 서로 동일할 수 있다.

상기 제2 도전형 제2 반도체층과 상기 삽입층 각각의 수평 단면적은 상기 제2 도전형 제1 반도체층의 수평 단면적보다 작을 수 있다.

상기 보이드에서 상기 제2 도전형 제2 반도체층과 대향하는 상부 측의 폭은 상기 제2 도전형 제1 반도체층과 대향하는 하부 측의 폭보다 작을 수 있다.

상기 제2 도전형 제2 반도체층의 수평 단면적에 대한 상기 보이드의 수평 단면적의 비율은 20% 내지 60%일 수 있다.

다른 실시 예에 의한 발광 소자 패키지는 서브 마운트; 상기 서브 마운트 위에 배치되는 상기 발광 소자; 상기 서브 마운트 위에 수평 방향으로 서로 이격되어 배치된 제1 및 제2 금속층; 및 상기 제1 및 제2 금속층과 상기 제1 및 제2 전극 사이에 각각 배치된 제1 및 제2 범프부를 포함할 수 있다.

또 다른 실시 예에 의한 발광 소자는 기판; 상기 기판 위에 순차적으로 배치된 n형 AlGaN층, 100 ㎚ 내지 400 ㎚ 파장 대역의 광을 방출하는 활성층 및 p형 제1 AlGaN층을 포함하는 발광 구조물; 메사 식각되어 노출된 상기 n형 AlGaN층 위에 제1 전극; 상기 p형 제1 AlGaN층 위에 p형 제1 GaN층; 상기 p형 제1 AlGaN층과 상기 p형 제1 GaN층 사이에 배치되며, 보이드를 갖는 삽입층; 및 상기 p형 제1 GaN층 위에 제2 전극을 포함할 수 있다.

상기 삽입층은 상기 p형 제1 AlGaN층과 상기 p형 제1 GaN층 사이에 배치된 p형 제2 GaN층; 및 상기 p형 제2 GaN층과 상기 p형 제1 GaN층 사이에 배치된 p형 제2 AlGaN층을 포함하고, 상기 보이드는 상기 p형 제2 GaN층을 관통하여 상기 p형 제2 AlGaN층까지 연장하여 배치될 수 있다.

상기 삽입층은 상기 p형 제1 AlGaN층과 상기 p형 제1 GaN층 사이에 배치된 p형 제2 AlGaN층; 및 상기 p형 제2 AlGaN층과 상기 p형 제1 GaN층 사이에 배치된 p형 제3 AlGaN층을 포함하고, 상기 보이드는 상기 p형 제2 AlGaN층을 관통하여 상기 p형 제3 AlGaN층까지 연장하여 배치될 수 있다.

실시 예에 따른 발광 소자 패키지는 삽입층을 제2 도전형 제1 반도체층과 제2 도전형 제2 반도체층 사이에 배치시켜, 활성층에서 방출된 광을 삽입층의 보이드에 의해서 반사시킴으로써 광 추출 효율을 개선시킬 수 있다.

도 1은 일 실시 예에 의한 발광 소자의 단면도를 나타낸다.
도 2a 및 도 2b는 도 1에 도시된 'A' 부분의 실시 예를 확대하여 나타내는 부분 단면도이다.
도 3은 삽입층에 형성된 보이드를 촬영한 사진을 나타낸다.
도 4는 다른 실시 예에 의한 발광 소자의 단면도를 나타낸다.
도 5는 또 다른 실시 예에 의한 발광 소자의 단면도를 나타낸다.
도 6은 제2 도전형 제2 반도체층의 수평 단면적에 대한 보이드의 수평 단면적의 비율과 구동 전압 증가율 간의 관계를 나타내는 그래프이다.
도 7은 실시 예에 의한 발광 소자 패키지의 단면도를 나타낸다.
도 8은 도 7에 도시된 'B' 부분을 확대 도시한 단면도를 나타낸다.
도 9a 내지 도 9e는 실시 예에 따른 발광 소자 칩의 제조 방법을 설명하기 위한 공정 단면도이다.
도 10은 실시 예에 의한 공기 살균 장치의 사시도를 나타낸다.
도 11은 실시 예에 따른 발광 소자 패키지를 포함하는 헤드 램프를 나타낸다.
도 12는 실시 예에 따른 발광 소자 칩 또는 발광 소자 패키지를 포함하는 조명 장치를 나타낸다.

이하, 본 발명을 구체적으로 설명하기 위해 실시 예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시 예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시 예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.

본 실시 예의 설명에 있어서, 각 구성요소(element)의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 구성요소(element)가 서로 직접(directly)접촉되거나 하나 이상의 다른 구성요소(element)가 상기 두 구성요소(element) 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다.

또한 "상(위)" 또는 "하(아래)(on or under)"로 표현되는 경우 하나의 구성요소(element)를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.

또한, 이하에서 이용되는 "제1" 및 "제2," "상부" 및 "하부" 등과 같은 관계적 용어들은, 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다.

도 1은 일 실시 예에 의한 발광 소자(100A)의 단면도를 나타낸다.

실시 예에 의한 도 1에 도시된 발광 소자(100A)는 기판(110), 버퍼층(112), 발광 구조물(120), 전자 차단층(EBL:Electron Blocking Layer)(128), 보이드(void) 층(130A), 제2 도전형 제2 반도체층(140A), 제1 및 제2 전극(152, 154)를 포함한다.

발광 구조물(120)은 기판(110) 위에 배치된다.

후술되는 바와 같이, 도 1에 도시된 발광 소자(100A)의 활성층(124)에서 방출된 광은 +Y축 방향으로 출사된다. 따라서, 활성층(124)에서 방출된 광이 기판(110)을 통해 출사될 수 있도록, 기판(110)은 투광성을 가질 수 있다. 예를 들어, 기판(110)은 사파이어(Al₂O₃), SiC, GaAs, GaN, ZnO, Si, GaP, InP 또는 Ge 중 적어도 하나로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 또한, 기판(110)은 전체 질화물 반도체에 휨을 가져오지 않으면서, 스크라이빙(scribing) 공정 및 브레이킹(breaking) 공정을 통하여 별개의 칩으로 잘 분리시키기 위한 정도의 기계적 강도를 가질 수 있다.

기판(110)과 발광 구조물(120) 사이에 버퍼층(112)이 더 배치될 수 있다. 버퍼층(112)은 기판(110)과 발광 구조물(120) 사이의 격자 정합을 개선시키는 역할을 한다. 예를 들어, 버퍼층(112)은 AlN을 포함하거나 언도프드 질화물을 포함할 수 있으나, 이에 한정되지는 않는다. 버퍼층(112)은 기판(110)의 종류와 발광 구조물(120)의 종류에 따라 생략될 수도 있다.

발광 구조물(120)은 기판(110) 위에 순차적으로 배치된 제1 도전형 반도체층(122), 활성층(124) 및 제2 도전형 제1 반도체층(126)을 포함한다.

제1 도전형 반도체층(122)은 버퍼층(112)과 활성층(124) 사이에 배치되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도전형 도펀트가 도핑될 수 있다. 예를 들어, 제1 도전형 반도체층(122)은 Al_uIn_vGa_(1-u-v)N (0≤u≤1, 0≤v≤1, 0≤u+v≤1)의 조성식을 갖는 반도체 물질, InAlGaN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나 이상으로 형성될 수 있다. 제1 도전형 반도체층(122)이 n형 반도체층인 경우, 제1 도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 n형 도펀트를 포함할 수 있다. 제1 도전형 반도체층(122)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 특히, 발광 소자(100A)가 자외선(UV) 특히, 심자외선(DUV) 파장 대역의 광을 방출하므로, 제1 도전형 반도체층(122)은 GaN보다 자외선 파장 대역의 광의 흡수가 적은 InAlGaN 또는 AlGaN 중 적어도 하나에 의해 구현될 수 있다.

또한, 제1 도전형 반도체층(122)은 언도프된(undoped) 반도체층(122A)와 도프된 반도체층(122B)을 포함할 수 있다. 예를 들어, 언도프된 반도체층(122A) 및 도프된 반도체층(122B)은 AlGaN을 포함할 수 있다.

활성층(124)은 제1 도전형 반도체층(122)과 제2 도전형 제1 반도체층(126) 사이에 배치되며, 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(MQW:Multi Quantum Well) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나를 포함할 수 있다. 활성층(124)은 Ⅲ-Ⅴ족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층, 예를 들면 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs),/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지는 않는다. 우물층은 장벽층의 에너지 밴드 갭보다 작은 에너지 밴드 갭을 갖는 물질로 형성될 수 있다. 특히, 활성층(124)은 100 ㎚ 내지 400 ㎚의 자외선 파장 대역의 광을 방출할 수 있다.

제2 도전형 제1 반도체층(126)은 활성층(124)과 삽입층(130A) 사이에 배치될 수 있다. 제2 도전형 제1 반도체층(126)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 도펀트가 도핑될 수 있다. 예컨대, 제2 도전형 제1 반도체층(126)은 In_wAl_xGa_{1 -w- x}N (0≤w≤1, 0≤x≤1, 0≤w+x≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나 이상으로 형성될 수 있다. 제2 도전형 제1 반도체층(126)이 p형 반도체층인 경우, 제2 도전형 도펀트는 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트일 수 있다.

제2 도전형 제2 반도체층(140A)은 삽입층(130A) 위에 배치된다.

만일, 제2 도전형 제1 및 제2 반도체층(126, 140A)이 모두 GaN으로 형성되어 있다면, 활성층(124)에서 방출된 자외선 파장 대역의 광이 GaN에서 흡수되어 광 추출 효율이 감소될 수 있다. 따라서, 제2 도전형 제1 및 제2 반도체층(126, 140A)은 GaN 대신에 AlGaN 또는 InAlGaN 중 적어도 하나를 포함할 수 있다.

그러나, 제2 도전형 제1 및 제2 반도체층(126, 140A)이 모두 InAlGaN이나 AlGaN만으로 형성될 경우, 제2 전극(154)을 통한 정공의 주입이 원활하지 않을 수 있다. 그러므로, 제2 도전형 제1 반도체층(126. 140A)은 GaN 대신에 AlGaN 또는 InAlGaN 중 적어도 하나로 형성되고, 제2 도전형 제2 반도체층(126, 140A)은 GaN으로 형성될 수 있다. 이와 같이, GaN으로 이루어진 제2 도전형 제2 반도체층(140A)이 배치될 경우, 제2 전극(154)와 접촉면이 넓어져서 오믹 특성이 개선될 수 있다.

한편, 활성층(124)과 제2 도전형 제1 반도체층(126) 사이에 전자 차단층(128)이 더 배치될 수 있다. 전자 차단층(128)은 제2 도전형 제1 반도체층(126)보다 더 큰 에너지 밴드갭을 갖는 질화물 반도체로 이루어질 수 있다. 전자 차단층(EBL)(128)이 제2 도전형 제1 반도체층(126)보다 더 큰 에너지 밴드갭을 가질 경우, 제1 도전형 반도체층(122)으로부터 제공되는 전자가 MQW 구조의 활성층(124)에서 재결합되지 않고 제2 도전형 제1 반도체층(126)으로 오버플로우되는 것을 효과적으로 방지할 수 있다. 전자 차단층(128)은 예를 들어, GaN 또는 InAlN 중 적어도 하나를 포함할 수 있다. InAlN으로 이루어지는 전자 차단층(128)의 두께는 10 ㎚ 내지 50 ㎚일 수 있다. 만일, 제2 도전형 제1 반도체층(126)이 graded AlGaN으로 이루어질 경우, 전자 차단층(128)은 생략될 수 있다.

전자 차단층(128)은 MQW(124)의 장벽층(barrier)보다 Al 함량이 높을 수 있다. 따라서, 전자 차단층(128)을 위해 GaN을 사용하지 않을 수 있다. 전자 차단층(128)이 AlGaN을 포함할 경우, 최소한 AlGaN의 Al 함량이 70% 이상일 수 있다. 심자외선(DUV) 발광 소자의 경우, MQW(124)의 우물층(well)의 Al 함량은 35%정도이고, MQW(124)의 장벽층(barrier)의 Al 함량은 50%정도일 수 있다. 또한 전자 차단층(128)은 p형일 수 있다. 즉, 전자 장벽층(128)은 p형 AlGaN으로 이루어질 수 있다.

삽입층(130A)은 제2 도전형 제1 반도체층(126) 위에 배치되며, 보이드(void)(136A)를 포함한다.

삽입층(130A)은 제2 도전형 제3 반도체층(132A) 및 제2 도전형 제4 반도체층(134A)을 포함할 수 있다.

제2 도전형 제3 반도체층(132A)은 제2 도전형 제1 반도체층(126)과 제2 도전형 제2 반도체층(140A) 사이에 배치된다. 예를 들어, 제2 도전형 제3 반도체층(132A)은 GaN 또는 Al_zGa_{1 - z}N을 포함할 수 있다.

제2 도전형 제4 반도체층(134A)은 제2 도전형 제3 반도체층(132A)과 제2 도전형 제2 반도체층(140A) 사이에 배치된다. 예를 들어, 제2 도전형 제4 반도체층(134A)은 Al_yGa_{1 - y}N을 포함할 수 있다.

만일, 제2 도전형 제3 반도체층(132A)이 GaN을 포함할 경우, 제2 도전형 제1 반도체층(126)을 구현하는 Al_xGa_{1 - x}N(w=0일 때)에서 x는 0.3 이상이고, 제2 도전형 제4 반도체층(134A)을 구현하는 Al_yGa_{1 - y}N에서 y는 0.1 내지 0.3일 수 있다.

또는, 제2 도전형 제3 반도체층(132A)이 Al_zGa_{1 - z}N을 포함할 경우, 제2 도전형 제1 반도체층(126)인 Al_xGa_{1 - x}N(w=0일 때)에서 x는 0.3 이상이고, 제2 도전형 제4 반도체층(134A)을 구현하는 Al_yGa_{1 - y}N에서 y는 0.1 내지 0.3이고, 제2 도전형 제3 반도체층(132A)을 구현하는 Al_zGa_{1 - z}Nz에서 z는 0.1 이상일 수 있다.

만일, 삽입층(130A)이 GaN만을 포함할 경우, 즉, 제2 도전형 제3 반도체층(132A)과 제2 도전형 제4 반도체층(134A)이 각각이 GaN만을 포함할 경우, 보이드(136A)를 형성하기 어려울 수 있다. 따라서, 삽입층(130A)의 제2 도전형 제3 반도체층(132A) 또는 제2 도전형 제4 반도체층(134A) 중 적어도 하나는 AlGaN으로 구현될 수 있다.

도 2a 및 도 2b는 도 1에 도시된 'A' 부분의 실시 예(A1, A2)를 확대하여 나타내는 부분 단면도이다.

도 1에 도시된 바와 같이, 삽입층(130A)에 형성된 보이드(136A)는 제2 도전형 제3 반도체층(132A)을 관통하여 제2 도전형 제4 반도체층(134A)까지 연장되어 배치된다. 여기서, 보이드(136A)는 제2 도전형 제2 반도체층(140A)의 저면(142)으로부터 이격되어 있지만, 실시 예는 이에 국한되지 않는다.

다른 실시 예에 의하면, 도 2a에 예시된 바와 같이, 보이드(136B)는 제2 도전형 제3 및 제4 반도체층(132A, 134A)을 모두 관통하여 제2 도전형 제2 반도체층(140A)의 저면(142)까지 연장되어 형성될 수도 있다.

또 다른 실시 예에 의하면, 도 2b에 예시된 바와 같이 보이드(136C)는 제2 도전형 제3 반도체층(132A)만을 관통하여 제2 도전형 제4 반도체층(134A)의 저면(134A-1)까지만 형성될 수도 있다.

도 3은 삽입층(130A)에 형성된 보이드(136A)를 촬영한 사진을 나타낸다.

도 3을 참조하면, 보이드(136A)에서 제2 도전형 제2 반도체층(140A)과 대향하는 상부 측의 폭은 제2 도전형 제1 반도체층(126)과 대향하는 하부 측의 폭보다 작음을 알 수 있다. 즉, -Y축 방향을 바라보는 보이드(136A)의 탑의 폭은 +Y축 방향을 바라보는 보이드(136A)의 버텀의 폭보다 작을 수 있다.

한편, 제1 전극(152)은 메사 식각(Mesa etching)되어 노출된 제1 도전형 반도체층(122) 위에 배치된다.

제1 전극(152)은 예를 들어 AlN 또는 BN 중 적어도 하나를 포함할 수 있지만 이에 국한되지 않는다. 즉, 활성층(124)에서 방출된 광을 흡수하지 않고 반사시키거나 투과시킬 수 있고, 제1 도전형 반도체층(122) 상에 양질로 성장될 수 있는 어느 물질이든지 제1 전극(152)을 형성할 수 있다.

또한, 제1 전극(152)은 오믹 접촉하는 물질을 포함하여 오믹 역할을 수행하여 별도의 오믹층(미도시)이 배치될 필요가 없을 수도 있고, 별도의 오믹층이 제1 전극(152) 위에 배치될 수도 있다.

제2 전극(154)은 제2 도전형 제2 반도체층(140A) 위에 배치된다.

제2 전극(154)은 제2 도전형 제2 반도체층(140A)에 접해 있으며, 금속으로 형성될 수 있다. 예를 들어, 제2 전극(154)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 또는 Hf 및 이들의 선택적인 조합으로 이루어질 수 있다.

제2 전극(154)은 투명 전도성 산화막(TCO:Tranparent Conductive Oxide)일 수도 있다. 예를 들어, 제2 전극(154)은 전술한 금속 물질과 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO 중 적어도 하나를 포함할 수 있으며, 이러한 재료로 한정하지는 않는다. 제2 전극(154)은 제2 도전형 제2 반도체층(140A)과 오믹 접촉하는 물질을 포함할 수 있다.

또한, 제2 전극(154)은 오믹 특성을 갖는 반사 전극 재료로 단층 또는 다층으로 형성될 수 있다. 만일, 제2 전극(154)이 오믹 역할을 수행할 경우, 별도의 오믹층(미도시)은 형성되지 않을 수 있다.

도 4는 다른 실시 예에 의한 발광 소자(100B)의 단면도를 나타낸다.

도 1에 예시된 발광 소자(100A)의 경우, X축과 Z축이 이루는 2차원 평면상에서의, 제2 도전형 제2 반도체층(140A)의 수평 단면적(A1)과, 삽입층(130A)의 수평 단면적(A2)과, 제2 도전형 제1 반도체층(126)의 수평 단면적(A3)은 서로 동일하다.

반면에, 도 4에 예시된 발광 소자(100B)의 경우, X축과 Z축이 이루는 2차원 평면상에서의, 제2 도전형 제2 반도체층(140B)의 수평 단면적(A1)은 삽입층(130A)의 수평 단면적(A2)보다 작다. 이를 제외하면, 도 4에 도시된 발광 소자(100B)는 도 1에 도시된 발광 소자(100A)와 동일하므로 중복되는 설명을 생략한다.

도 5는 또 다른 실시 예에 의한 발광 소자(100C)의 단면도를 나타낸다.

또 다른 실시 예에 의하면, 도 1에 도시된 발광 소자(100A)와 달리, 도 5에 예시된 발광 소자(100C)의 경우, X축과 Z축이 이루는 2차원 평면상에서의, 제2 도전형 제2 반도체층(140C)의 수평 단면적(A1)과 삽입층(130B)의 수평 단면적(A2) 각각은 제2 도전형 제1 반도체층(126)의 수평 단면적(A3)보다 작다. 이를 제외하면, 도 5에 도시된 발광 소자(100C)는 도 1에 도시된 발광 소자(100A)와 동일하므로 중복되는 설명을 생략한다.

도 6은 제2 도전형 제2 반도체층(140A ~ 140C)의 수평 단면적(A1)에 대한 보이드(136A, 136B, 136C)의 수평 단면적(A2)의 비율(A2/A1)과 구동 전압 증가율 간의 관계를 나타내는 그래프이다.

X축과 Z축이 이루는 2차원 평면상에서의, 보이드(136A, 136B, 136C)의 수평 단면적(A2)이 클수록, 활성층(124)에서 방출되는 광을 +Y축 방향으로 많이 반사할 수 있다. 그러나, 보이드(136A, 136B, 136C)의 수평 단면적(A2)이 너무 클 경우, 발광 소자(100A ~ 100C)를 구동시키는 구동 전압이 상승할 수 있다.

도 6에 예시된 바와 같이, X축과 Z축이 이루는 2차원 평면상에서의, 제2 도전형 제2 반도체층(140A ~ 140C)의 수평 단면적(A1)에 대한 보이드(136A, 136B, 136C)의 수평 단면적(A2)의 비율이 60 %보다 클 경우 발광 소자(100A ~ 100C)를 구동시키는 구동 전압의 증가율은 보이드(136A, 136B, 136C)가 존재하지 않을 경우(A2=0)보다 10% 더 증가할 수 있다. 또한, A1에 대한 A2의 비율이 20 % 보다 적을 경우 광 추출 효율의 개선이 5 %보다 작을 수 있다. 따라서, 예를 들어, A1에 대한 A2의 비율(A2/A1)은 20 % 내지 60 %일 수 있지만, 실시 예는 이에 국한되지 않는다.

도 7은 실시 예에 의한 발광 소자 패키지(200)의 단면도를 나타낸다.

도 7에 예시된 발광 소자 패키지(200)는 모듈 기판(210), 패키지 몸체(220), 절연부(230), 제1 및 제2 와이어(242, 244), 발광 소자 칩(250) 및 몰딩 부재(260)를 포함한다.

모듈 기판(210)은 일반 인쇄 회로 기판(PCB:Printed Circuit Board)뿐만 아니라, 메탈 코어 PCB(MCPCB, Metal Core PCB), 연성(flexible) PCB 등을 포함할 수도 있으며, 실시 예는 이에 한정되지 않는다.

패키지 몸체(220)는 전기적인 전도성뿐만 아니라 반사성을 갖는 물질로 이루어질 수 있다. 만일, 발광 소자 칩(250)이 자외선 파장 대역의 광을 방출할 경우 방열 특성과 반사성을 향상시키기 위해, 패키지 몸체(220)는 알루미늄 재질로 구현될 수 있으나 이에 국한되지 않는다.

패키지 몸체(220)는 모듈 기판(210) 위에 서로 전기적으로 이격되어 배치된 제1 및 제2 몸체부(220A, 220B)를 포함한다. 전술한 바와 같이, 제1 및 제2 몸체부(220A, 220B)가 전기적 전도성을 갖는 알루미늄 재질로 구현될 경우, 절연부(230)는 제1 몸체부(220A)와 제2 몸체부(220B)를 전기적으로 서로 분리시키는 역할을 한다.

몰딩 부재(260)는 제1 및 제2 몸체부(220A, 220B)에 의해 형성된 캐비티(246)에 채워져 발광 소자 칩(250)를 포위하여 배치될 수 있다. 이때, 몰딩 부재(260)는 형광체를 포함하여, 발광 소자 칩(250)에서 방출된 광의 파장을 변화시킬 수 있다.

도 7에 예시된 발광 소자 패키지(200)의 단면도는 실시 예의 이해를 돕기 위한 일 례에 불과하며, 실시 예는 이에 국한되지 않는다. 즉, 다른 실시 예에 의하면, 캐비티(246)가 형성되지 않고 발광 소자 칩(250)은 평평한 패키지 몸체(220)의 상부면에 배치되고 몰딩 부재(260)는 발광 소자 칩(250)을 포위하면서 평평한 패키지 몸체(220)의 상부에 배치될 수도 있다.

도 7에 예시된 실시 예에서, 발광 소자 칩(250)은 캐비티(246)의 바닥면에 마운팅되며, 자외선 파장 대역의 광을 방출할 수 있다. 발광 소자 칩(250)은 제2 몸체부(220B) 위에 배치된 것으로 도시되어 있지만, 실시 예는 이에 국한되지 않는다. 즉, 발광 소자 칩(250)은 제2 몸체부(220B)가 아니라 제1 몸체부(220A) 위에 배치될 수도 있다. 발광 소자 칩(250)은 플립 본딩 방식의 구조를 가질 수도 있다.

이하, 발광 소자 칩(250)의 구성에 대해 첨부된 도면을 참조하여 다음과 같이 살펴본다.

도 8은 도 7에 도시된 'B' 부분을 확대 도시한 단면도를 나타낸다.

도 8에 예시된 발광 소자 칩(250)은 도 1에 도시된 발광 소자(100A)를 포함하는 것으로 도시되어 있지만, 도 4 또는 도 5에 예시된 발광 소자(100B, 100C)도 도 8에 예시된 바와 같이 서브 마운트(160) 상에 배치될 수 있음은 물론이다.

플립 본딩 방식의 구조를 갖는 발광 소자 칩(250)은 도 1에 도시된 발광 소자(100A), 서브 마운트(160), 보호층(162), 제1 및 제2 금속층(또는, 전극 패드)(164A, 164B), 제1 및 제2 범프부(166A, 166B)를 포함한다.

발광 소자(100A)에 포함되는 기판(110), 버퍼층(112), 발광 구조물(120), 전자 차단층(128), 삽입층(130A), 제2 도전형 제2 반도체층(140A), 제1 및 제2 전극(152, 154)에 대해서는 전술한 바와 같으므로, 여기서는 중복되는 설명을 생략한다.

도 8에 도시된 서브 마운트(160)는 예를 들어 AlN, BN, 탄화규소(SiC), GaN, GaAs, Si 등의 반도체 기판으로 이루어질 수 있으며, 이에 국한되지 않고 열전도도가 우수한 반도체 물질로 이루어질 수도 있다. 또한, 서브 마운트(160) 내에 제너 다이오드 형태의 정전기(ESD:Electro Static Discharge) 방지를 위한 소자가 포함될 수도 있다.

제1 및 제2 금속층(164A, 164B)은 서브 마운트(160) 위에 수평 방향으로 서로 이격되어 배치된다. 제1 및 제2 범프부(166A, 166B)는 제1 및 제2 금속층(164A, 164B)과 제1 및 제2 전극(152, 154) 사이에 각각 배치된다.

제1 전극(152)은 제1 범프부(166A)를 통해 서브 마운트(160) 상의 제1 금속층(164A)에 연결되며, 제2 전극(154)은 제2 범프부(166B)를 통해 서브 마운트(160) 상의 제2 금속층(164B)에 연결된다.

제1 및 제2 와이어(242, 244)는 패키지 몸체(220)와 발광 소자 칩(250)을 전기적으로 연결하는 역할을 한다. 즉, 제1 금속층(164A)은 제1 와이어(242)를 통해 제1 몸체부(220A)와 전기적으로 연결되고, 제2 금속층(164B)은 제2 와이어(244)를 통해 제2 몸체부(220B)와 전기적으로 연결된다.

비록 도시되지는 않았지만, 제1 전극(152)과 제1 범프부(166A) 사이에 제1 상부 범프 금속층(미도시)이 더 배치되고, 제1 금속층(164A)과 제1 범프부(166A) 사이에 제1 하부 범프 금속층(미도시)이 더 배치될 수도 있다. 여기서, 제1 상부 범프 금속층과 제1 하부 범프 금속층은 제1 범프부(166A)가 위치할 자리를 표시하는 역할을 수행한다. 이와 비슷하게 제2 전극(154)과 제2 범프부(166B) 사이에 제2 상부 범프 금속층(미도시)이 더 배치되고, 제2 금속층(164B)와 제2 범프부(166B) 사이에 제2 하부 범프 금속층(미도시)이 더 배치될 수도 있다. 여기서, 제2 상부 범프 금속층과 제2 하부 범프 금속층은 제2 범프부(166B)가 위치할 자리를 표시하는 역할을 수행한다.

만일, 서브 마운트(160)가 Si과 같이 전기적 전도성을 갖는 물질로 구현될 경우, 도 8에 예시된 바와 같이 제1 및 제2 금속층(164A, 164B)과 서브 마운트(160) 사이에 보호층(162)이 더 배치될 수도 있다. 여기서, 보호층(162)은 절연 물질로 이루어질 수 있다.

도 8에 예시된 발광 소자 칩(250)은 플립 본딩 방식의 구조를 갖기 때문에, 활성층(124)에서 방출된 광은 제1 도전형 반도체층(122)과 버퍼층(112)과 기판(110)과 제1 전극(152)을 통해 출사된다. 따라서, 제1 도전형 반도체층(122), 버퍼층(112), 기판(110) 및 제1 전극(152)은 투광성을 갖는 물질로 이루어질 수 있음은 전술한 바와 같다.

전술한 실시 예에 의한 발광 소자(100A ~ 100C) 및 발광 소자 패키지(200)의 활성층(124)에서 방출된 광은 +Y축 방향으로 출사된다. 이 경우, 활성층(124)에서 방출된 광이 -Y축 방향으로 진행하여 손실될 경우, 광 추출 효율은 악화된다. 그러나, 전술한 바와 같이, 삽입층(130A, 130B)이 제2 도전형 제1 반도체층(126)과 제2 도전형 제2 반도체층(140A ~ 140C) 사이에 배치될 경우, 활성층(124)에서 방출되어 -Y축 방향으로 진행하는 광은 삽입층(130A, 130B)의 보이드(136A, 136B, 136C)에 의해서 +Y축 방향으로 반사되어, 광 추출 효율이 개선될 수 있다.

이를 위해, 제2 도전형 제1 반도체층(126)도 투광성을 갖는 물질로 이루어질 수도 있다.

이하, 도 8에 예시된 발광 소자 칩(250)의 실시 예에 따른 제조 방법에 대해 다음과 같이 살펴본다. 그러나, 발광 소자 칩(250)은 도 9a 내지 도 9e에 도시된 제조 방법에 의해 국한되지 않으며 다양한 다른 제조 방법에 의해 제조될 수도 있다.

도 9a 내지 도 9e는 실시 예에 따른 발광 소자 칩(250)의 제조 방법을 설명하기 위한 공정 단면도이다.

도 9a를 참조하면, 기판(110) 상에 버퍼층(112)을 형성한다. 기판(110)은 투광성을 갖는 물질로 형성될 수 있다. 예를 들어, 기판(110)은 사파이어(Al₂O₃), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나로 형성될 수 있으며, 이에 대해 한정하지는 않는다.

버퍼층(112)은 AlN이나 언도프드 질화물로 형성될 수 있으나, 이에 한정되지는 않는다. 버퍼층(112)은 기판(110)의 종류와 발광 구조물(120)의 종류에 따라 형성되지 않고 생략될 수도 있다.

이후, 버퍼층(112) 상에 발광 구조물(120)을 형성한다. 부연하면, 버퍼층(112) 상에 제1 도전형 반도체층(122)을 형성한다. 제1 도전형 반도체층(122)은 버퍼층(112) 위에 반도체 화합물로 형성될 수 있다. 예를 들어, 제1 도전형 반도체층(122)은 Al_uIn_vGa_(1-u-v)N (0≤u≤1, 0≤v≤1, 0≤u+v≤1)의 조성식을 갖는 반도체 물질, InAlGaN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나 이상으로 형성될 수 있다. 실시 예의 경우, 활성층(124)에서 자외선(UV) 특히, 심자외선(DUV) 파장 대역의 광을 방출하므로, 제1 도전형 반도체층(122)은 GaN보다 자외선 파장 대역의 광의 흡수가 적은 InAlGaN 및 AlGaN 중 적어도 하나에 의해 형성될 수 있다.

이후, 제1 도전형 반도체층(122) 위에 활성층(124)을 형성한다. 활성층(124)은 Ⅲ-Ⅴ족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층, 예를 들면 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs),/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지는 않는다.

이후, 활성층(124) 위에 전자 차단층(128)을 형성한다. 전자 차단층(128)은 제2 도전형 제1 반도체층(126)보다 더 큰 에너지 밴드 갭을 갖는 질화물 반도체로 형성될 수 있다. 예를 들어, 전자 차단층(128)은 GaN 및 InAlN 중 적어도 하나에 의해 형성될 수 있다. 경우에 따라, 전자 차단층(128)은 생략될 수 있다.

이후, 전자 차단층(128) 위에 제2 도전형 제1 반도체층(126)을 형성한다. 제2 도전형 제1 반도체층(126)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 도펀트가 도핑될 수 있다. 예컨대, 제2 도전형 제1 반도체층(126)은 In_wAl_xGa_{1 -w- x}N (0≤w≤1, 0≤x≤1, 0≤w+x≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나 이상으로 형성될 수 있다.

이후, 도 9b를 참조하면, 제2 도전형 제1 반도체층(126) 위에 삽입층(130A)을 형성한다. 구체적으로, 제2 도전형 제1 반도체층(126) 위에 제2 도전형 제3 반도체층(132A)을 형성한다. 예를 들어, 제2 도전형 제3 반도체층(132A)은 GaN 또는 Al_zGa_{1 - z}N에 의해 형성될 수 있다.

격자 상수 차이를 이용하여, Al_xGa_{1 - x}N으로 형성된 제2 도전형 제1 반도체층(126) 위에 GaN으로 이루어진 제2 도전형 제3 반도체층(132A)을 아일랜드(island) 형태로 성장시킬 수 있다.

이후, 제2 도전형 제3 반도체층(132A) 위에 제2 도전형 제4 반도체층(134A)을 형성한다. 예를 들어, 제2 도전형 제4 반도체층(134A)은 Al_yGa_{1 - y}N으로 형성될 수 있다.

만일, 제2 도전형 제3 반도체층(132A)을 GaN에 의해 형성하고, 제2 도전형 제1 반도체층(126)을 Al_xGa_{1 - x}N에 의해 형성할 수 있다. 이때, x는 0.3 이상이고, 제2 도전형 제4 반도체층(134A)을 형성하는 Al_yGa_{1 - y}N에서 y는 0.1 내지 0.3일 수 있다.

또는, 제2 도전형 제3 반도체층(132A)을 Al_zGa_{1 - z}N에 의해 형성하고, 제2 도전형 제1 반도체층(126)을 Al_xGa_{1 - x}N에 의해 형성할 수 있다. 이때, x는 0.3 이상이고, 제2 도전형 제4 반도체층(134A)을 형성하는 Al_yGa_{1 - y}N에서 y는 0.1 내지 0.3이고, z는 0.1 이상일 수 있다.

이때, 도 9b에 예시된 바와 같이 보이드(136A)가 제2 도전형 제3 반도체층(132A)을 관통하여 제2 도전형 제4 반도체층(134A)까지 연장되어 배치되도록, 삽입층(130A)을 형성할 수 있다. 또는, 도 2a에 예시된 바와 같이 보이드(136B)가 제2 도전형 제3 및 제4 반도체층(132A, 134A)을 관통하도록, 삽입층(130A)을 형성할 수도 있다. 또는, 도 2b에 예시된 바와 같이, 보이드(136C)가 제2 도전형 제3 반도체층(132A)만을 관통하여 제2 도전형 제4 반도체층(134A)의 저면(134A-1)까지만 연장되도록, 삽입층(130A)을 형성할 수도 있다.

이후, 도 9c를 참조하면, 삽입층(130A) 위에 제2 도전형 제2 반도체층(140A)을 형성한다. 제2 도전형 제2 반도체층(140A)은 GaN에 의해 형성될 수 있다.

이후, 제2 도전형 반도체층(122), 활성층(124), 제2 도전형 제1 반도체층(126), 삽입층(130A) 및 제2 도전형 제2 반도체층(140A)을 메사 식각(Mesa etching)하여, 제1 도전형 반도체층(122)을 노출시킨다.

전술한, 제1 도전형 반도체층(122), 활성층(124) 및 제2 도전형 제1, 제2, 제3 및 제4 반도체층(126, 140A, 132A, 134A) 각각은 예를 들어, 유기금속 화학 증착법(MOCVD:Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD:Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD:Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE:Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE:Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.

이후, 도 9d를 참조하면, 노출된 제1 도전형 반도체층(122)의 상부에 제1 전극(152)을 형성하고, 제2 도전형 제2 반도체층(140A) 상부에 제2 전극(154)을 형성한다.

도 9e를 참조하면, 도 9a 내지 도 9d에 도시된 공정이 진행되는 동안 별개의 공정으로 서브 마운트(160) 상에 제1 및 제2 금속층(164A, 164B)을 형성한다. 만일, 서브 마운트(160)가 Si로 이루어질 경우, 제1 및 제2 금속층(164A, 164B)을 형성하기 이전에 서브 마운트(160)의 상부에 보호층(162)을 더 형성할 수도 있다. 이 경우 보호층(162)을 형성한 후에, 보호층(162)의 상부에 제1 및 제2 금속층(164A, 164B)을 형성한다.

한편, 도 9d에 도시된 결과물에 대해 랩핑(lapping) 및 폴리싱(polishing) 공정을 수행한다. 이후 기판(110)이 탑 측으로 배치되도록 회전시킨 후 도 9e에 도시된 결과물과 결합시킨다. 이때, 도 8에 도시된 바와 같이 제1 범프부(166A)에 의해 제1 전극(152)과 제1 금속층(164A)을 결합시키고, 제2 범프부(166B)에 의해 제2 전극(154)과 제2 금속층(164B)을 결합시켜 도 8에 도시된 발광 소자 칩(250)을 완성할 수 있다.

다른 실시예에 따른 발광 소자 패키지는 복수 개가 기판 상에 어레이되며, 발광 소자 패키지에서 방출되는 광의 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트, 형광 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능하거나 조명 유닛으로 기능할 수 있으며, 예를 들어, 조명 유닛은 백라이트 유닛, 조명 유닛, 지시 장치, 램프, 가로등, 살균 장치를 포함할 수 있다.

도 10은 실시 예에 의한 공기 살균 장치(500)의 사시도를 나타낸다.

도 10을 참조하면, 공기 살균 장치(500)는, 케이싱(501)의 일면에 실장된 발광 모듈부(510)와, 방출된 심자외선 파장 대역의 광을 난반사시키는 난반사 반사 부재(530a, 530b)와, 발광 모듈부(510)에서 필요한 가용전력을 공급하는 전원 공급부(520)를 포함한다.

먼저 케이싱(501)은 장방형 구조로 이루어지며 발광 모듈부(510)와 난반사 반사부재(530a, 530b) 및 전원 공급부(520)를 모두 내장하는 일체형 즉 콤팩트한 구조로 형성될 수 있다. 또한, 케이싱(501)은 공기 살균 장치(500) 내부에서 발생된 열을 외부로 방출시키기에 효과적인 재질 및 형상을 가질 수 있다. 예를 들어, 케이싱(501)의 재질은 Al, Cu 및 이들의 합금 중 어느 하나의 재질로 이루어 질 수 있다. 따라서, 케이싱(501)의 외기와의 열전달 효율이 향상되어, 방열 특성이 개선될 수 있다.

또는, 케이싱(501)은 특유한 외부 표면 형상을 가질 수 있다. 예를 들어, 케이싱(501)은 예를 들어 코러게이션(corrugation) 또는 메쉬(mesh) 또는 불특정 요철 무늬 형상으로 돌출 형성되는 외부 표면 형상을 가질 수 있다. 따라서, 케이싱(501)의 외기와의 열전달 효율이 더욱 향상되어 방열 특성이 개선될 수 있다.

한편, 이러한 케이싱(501)의 양단에는 부착판(550)이 더 배치될 수 있다. 부착판(550)은 도 10에 예시된 바와 같이 케이싱(501)을 전체 설비 장치에 구속시켜 고정하는데 사용되는 브라켓 기능의 부재를 의미한다. 이러한 부착판(550)은 케이싱(501)의 양단에서 일측 방향으로 돌출 형성될 수 있다. 여기서, 일측 방향은 심자외선이 방출되고 난반사가 일어나는 케이싱(501)의 내측 방향일 수 있다.

따라서, 케이싱(501)으로부터 양단 상에 구비된 부착판(550)은 전체 설비 장치와의 고정 영역을 제공하여, 케이싱(501)이 보다 효과적으로 고정 설치될 수 있도록 한다.

부착판(550)은 나사 체결 수단, 리벳 체결 수단, 접착 수단 및 탈착 수단 중 어느 하나의 형태를 가질 수 있으며, 이들 다양한 결합 수단의 방식은 당업자의 수준에서 자명하므로, 여기서 상세한 설명은 생략하기로 한다.

한편, 발광 모듈부(510)는 전술한 케이싱(501)의 일면 상에 실장 되는 형태로 배치된다. 발광 모듈부(510)는 공기 중의 미생물을 살균 처리하도록 심자외선을 방출하는 역할을 한다. 이를 위해, 발광 모듈부(510)는 모듈 기판(512)과, 모듈 기판(512)에 탑재된 다수의 발광 소자 패키지(200)를 포함한다. 여기서, 발광 소자 패키지(200) 및 모듈 기판(512)은 도 7에 예시된 발광 소자 패키지(200) 및 모듈 기판(210)에 각각 해당한다.

모듈 기판(512)은 케이싱(501)의 내면을 따라 단일 열로 배치되어 있으며, 회로 패턴(미도시)을 포함하는 PCB일 수 있으며, 일반 PCB 뿐 아니라, 메탈 코어 PCB(MCPCB, Metal Core PCB), 연성(flexible) PCB 등을 포함할 수도 있으며, 이에 대해 한정하지는 않는다.

다음으로, 난반사 반사부재(530a, 530b)는 전술한 발광 모듈부(510)에서 방출된 자외선을 강제로 난반사시키도록 형성되는 반사판 형태의 부재를 의미한다. 이러한 난반사 반사부재(530a, 530b)의 전면 형상 및 배치 형상은 다양한 형상을 가질 수 있다. 난반사 반사부재(530a, 530b)의 면상 구조(예: 곡률반경 등)를 조금씩 변경하여 설계함에 따라, 난반사된 심자외선이 중첩되게 조사되어 조사 강도가 강해지거나, 또는 조사 영역되는 영역의 폭이 확장될 수 있다.

전원 공급부(520)는 전원을 도입 받아 전술된 발광 모듈부(510)에서 필요한 가용전력을 공급하는 역할을 한다. 이러한 전원 공급부(520)는 전술한 케이싱(501) 내에 배치될 수 있다. 도 10에 예시된 바와 같이, 전원 공급부(520)는 난반사 반사부재(530a, 530b)와 발광 모듈부(510) 사이의 이격 공간의 내벽 쪽에 배치될 수 있다. 외부 전원을 전원 공급부(520) 측으로 도입시키기 위해 상호 간을 전기적으로 연결하는 전원 연결부(540)가 더 배치될 수 있다.

도 10에 예시된 바와 같이, 전원 연결부(540)의 형태는 면상일 수 있으나, 외부의 전원 케이블(미도시)이 전기적으로 접속될 수 있는 소켓 또는 케이블 슬롯의 형태를 가질 수 있다. 그리고 전원 케이블은 플렉시블한 연장 구조를 가져, 외부 전원과의 연결이 용이한 형태로 이루어질 수 있다.

도 11은 실시 예에 따른 발광 소자 패키지를 포함하는 헤드 램프(head lamp, 900)를 나타낸다.

도 11을 참조하면, 헤드 램프(900)는 발광 모듈(901), 리플렉터(reflector, 902), 쉐이드(903) 및 렌즈(904)를 포함한다.

발광 모듈(901)은 모듈 기판(미도시) 상에 배치되는 복수의 발광 소자 패키지들(미도시)을 포함할 수 있다. 이때, 발광 소자 패키지는 도 7에 도시된 바와 같을 수 있다.

리플렉터(902)는 발광 모듈(901)로부터 조사되는 빛(911)을 일정 방향, 예컨대, 전방(912)으로 반사시킨다.

쉐이드(903)는 리플렉터(902)와 렌즈(904) 사이에 배치되며, 리플렉터(902)에 의하여 반사되어 렌즈(904)로 향하는 빛의 일부분을 차단 또는 반사하여 설계자가 원하는 배광 패턴을 이루도록 하는 부재로서, 쉐이드(903)의 일측부(903-1)와 타측부(903-2)는 서로 높이가 다를 수 있다.

발광 모듈(901)로부터 조사되는 빛은 리플렉터(902) 및 쉐이드(903)에서 반사된 후 렌즈(904)를 투과하여 차체 전방을 향할 수 있다. 렌즈(904)는 리플렉터(902)에 의하여 반사된 빛을 전방으로 굴절시킬 수 있다.

도 12는 실시 예에 따른 발광 소자 칩 또는 발광 소자 패키지를 포함하는 조명 장치(1000)를 나타낸다.

도 12를 참조하면, 조명 장치(1000)는 커버(1100), 광원 모듈(1200), 방열체(1400), 전원 제공부(1600), 내부 케이스(1700) 및 소켓(1800)을 포함할 수 있다. 또한, 실시 예에 따른 조명 장치(1000)는 부재(1300)와 홀더(1500) 중 어느 하나 이상을 더 포함할 수 있다.

광원 모듈(1200)은 도 7에 예시된 발광 소자 패키지 또는 도 8에 도시된 발광 소자 칩(250)을 포함할 수 있다.

커버(1100)는 벌브(bulb) 또는 반구의 형상일 수 있으며, 속이 비어 있고, 일 부분이 개구된 형상일 수 있다. 커버(1100)는 광원 모듈(1200)과 광학적으로 결합될 수 있다. 예를 들어, 커버(1100)는 광원 모듈(1200)로부터 제공되는 빛을 확산, 산란 또는 여기시킬 수 있다. 커버(1100)는 일종의 광학 부재일 수 있다. 커버(1100)는 방열체(1400)와 결합될 수 있다. 커버(1100)는 방열체(1400)와 결합하는 결합부를 가질 수 있다.

커버(1100)의 내면에는 유백색 도료가 코팅될 수 있다. 유백색의 도료는 빛을 확산시키는 확산재를 포함할 수 있다. 커버(1100)의 내면의 표면 거칠기는 커버(1100)의 외면의 표면 거칠기보다 크게 형성될 수 있다. 이는 광원 모듈(1200)로부터의 빛이 충분히 산란 및 확산되어 외부로 방출시키기 위함이다.

커버(1100)의 재질은 유리(glass), 플라스틱, 폴리프로필렌(PP), 폴리에틸렌(PE), 폴리카보네이트(PC) 등일 수 있다. 여기서, 폴리카보네이트는 내광성, 내열성, 강도가 뛰어나다. 커버(1100)는 외부에서 광원 모듈(1200)이 보이도록 투명할 수 있으나, 이에 한정되는 것은 아니고 불투명할 수 있다. 커버(1100)는 블로우(blow) 성형을 통해 형성될 수 있다.

광원 모듈(1200)은 방열체(1400)의 일 면에 배치될 수 있으며, 광원 모듈(1200)로부터 발생한 열은 방열체(1400)로 전도될 수 있다. 광원 모듈(1200)은 광원부(1210), 연결 플레이트(1230) 및 커넥터(1250)를 포함할 수 있다.

부재(1300)는 방열체(1400)의 상면 위에 배치될 수 있고, 복수의 광원부(1210)와 커넥터(1250)가 삽입되는 가이드홈(1310)을 갖는다. 가이드홈(1310)은 광원부(1210)의 기판 및 커넥터(1250)와 대응 또는 정렬될 수 있다.

부재(1300)의 표면은 광 반사 물질로 도포 또는 코팅된 것일 수 있다.

예를 들면, 부재(1300)의 표면은 백색의 도료로 도포 또는 코팅된 것일 수 있다. 이러한 부재(1300)는 커버(1100)의 내면에 반사되어 광원 모듈(1200)을 향하여 되돌아오는 빛을 다시 커버(1100) 방향으로 반사할 수 있다. 따라서, 실시 예에 따른 조명 장치의 광 효율을 향상시킬 수 있다.

부재(1300)는 예로서 절연 물질로 이루어질 수 있다. 광원 모듈(1200)의 연결 플레이트(1230)는 전기 전도성의 물질을 포함할 수 있다. 따라서, 방열체(1400)와 연결 플레이트(1230) 사이에 전기적인 접촉이 이루어질 수 있다. 부재(1300)는 절연 물질로 구성되어 연결 플레이트(1230)와 방열체(1400)의 전기적 단락을 차단할 수 있다. 방열체(1400)는 광원 모듈(1200)로부터의 열과 전원 제공부(1600)로부터의 열을 전달받아 방열할 수 있다.

홀더(1500)는 내부 케이스(1700)의 절연부(1710)의 수납홈(1719)을 막는다. 따라서, 내부 케이스(1700)의 절연부(1710)에 수납되는 전원 제공부(1600)는 밀폐될 수 있다. 홀더(1500)는 가이드 돌출부(1510)를 가질 수 있으며, 가이드 돌출부(1510)는 전원 제공부(1600)의 돌출부(1610)가 관통하는 홀을 가질 수 있다.

전원 제공부(1600)는 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈(1200)로 제공한다. 전원 제공부(1600)는 내부 케이스(1700)의 수납홈(1719)에 수납될 수 있고, 홀더(1500)에 의해 내부 케이스(1700)의 내부에 밀폐될 수 있다. 전원 제공부(1600)는 돌출부(1610), 가이드부(1630), 베이스(1650) 및 연장부(1670)를 포함할 수 있다.

가이드부(1630)는 베이스(1650)의 일 측에서 외부로 돌출된 형상을 가질 수 있다. 가이드부(1630)는 홀더(1500)에 삽입될 수 있다. 베이스(1650)의 일 면 위에는 다수의 부품이 배치될 수 있다. 다수의 부품은 예를 들어, 외부 전원으로부터 제공되는 교류 전원을 직류 전원으로 변환하는 직류변환장치, 광원 모듈(1200)의 구동을 제어하는 구동칩, 광원 모듈(1200)을 보호하기 위한 ESD(ElectroStatic discharge) 보호 소자 등을 포함할 수 있으나 이에 대해 한정하지는 않는다.

연장부(1670)는 베이스(1650)의 다른 일 측에서 외부로 돌출된 형상을 가질 수 있다. 연장부(1670)는 내부 케이스(1700)의 연결부(1750) 내부에 삽입될 수 있고, 외부로부터의 전기적 신호를 제공받을 수 있다. 예컨대, 연장부(1670)는 내부 케이스(1700)의 연결부(1750)와 폭이 같거나 작을 수 있다. 연장부(1670)에는 "+ 전선"과 "- 전선"의 각 일 단이 전기적으로 연결될 수 있고, "+ 전선"과 "- 전선"의 다른 일 단은 소켓(1800)에 전기적으로 연결될 수 있다.

내부 케이스(1700)는 내부에 전원 제공부(1600)와 함께 몰딩부를 포함할 수 있다. 몰딩부는 몰딩 액체가 굳어진 부분으로서, 전원 제공부(1600)가 내부 케이스(1700) 내부에 고정될 수 있도록 한다.

이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

100A, 100B, 100C: 발광 소자 110: 기판
112: 버퍼층 120: 발광 구조물
122: 제1 도전형 반도체층 124: 활성층
126: 제2 도전형 제1 반도체층 128: 전자 차단층
130A, 130B: 삽입층 132A, 132B: 제2 도전형 제3 반도체층
134A, 134B: 제2 도전형 제4 반도체층
136A, 136B, 136C: 보이드
140A, 140B, 140C: 제2 도전형 제2 반도체층
152: 제1 전극 154: 제2 전극
160: 서브 마운트 162: 보호층
164A, 164B: 금속층 166A, 166B: 범프부
200: 발광 소자 패키지 210: 모듈 기판
220: 패키지 몸체 230: 절연부
242, 244: 와이어 246: 캐비티
250: 발광 소자 칩 260: 몰딩 부재
500: 공기 살균 장치 501: 케이싱
510: 발광 모듈부 530a, 530b: 난반사 반사 부재
520: 전원 공급부 800: 표시 장치
810: 바텀 커버 820: 반사판
830, 835, 901:발광 모듈 840: 도광판
850, 860: 프리즘 시트 870: 디스플레이 패널
872: 화상 신호 출력 회로 880: 컬러 필터
900: 헤드 램프 902: 리플렉터
903: 쉐이드 904: 렌즈
1000: 조명 장치 1100: 커버
1200: 광원 모듈 1400: 방열체
1600: 전원 제공부 1700: 내부 케이스
1800: 소켓

Claims (13)

1. 기판;
   상기 기판 위에 제1 도전형 반도체층, 활성층 및 제2 도전형 제1 반도체층을 포함하는 발광 구조물;
   메사 식각되어 노출된 상기 제1 도전형 반도체층 위에 제1 전극;
   상기 제2 도전형 제1 반도체층 위에 제2 도전형 제2 반도체층;
   상기 제2 도전형 제1 반도체층과 상기 제2 도전형 제2 반도체층 사이에 배치되며, 보이드를 갖는 삽입층; 및
   상기 제2 도전형 제2 반도체층 위에 제2 전극을 포함하는 발광 소자.
2. 제1 항에 있어서, 상기 삽입층은
   상기 제2 도전형 제1 반도체층과 상기 제2 도전형 제2 반도체층 사이에 배치된 제2 도전형 제3 반도체층; 및
   상기 제2 도전형 제3 반도체층과 상기 제2 도전형 제2 반도체층 사이에 배치된 제2 도전형 제4 반도체층을 포함하고,
   상기 보이드는 상기 제2 도전형 제3 반도체층을 관통하여 상기 제2 도전형 제4 반도체층까지 연장되어 배치된 발광 소자.
3. 제2 항에 있어서, 상기 제2 도전형 제3 반도체층은 GaN을 포함하는 발광 소자.
4. 제2 항에 있어서, 상기 제2 도전형 제3 반도체층은 Al_zGa_{1 - z}N을 포함하는 발광 소자.
5. 제3 항 또는 제4 항에 있어서, 상기 제2 도전형 제4 반도체층은 Al_yGa_{1 - y}N을 포함하는 발광 소자.
6. 제5 항에 있어서, 상기 제2 도전형 제3 반도체층은 GaN을 포함하고, 상기 제2 도전형 제1 반도체층은 Al_xGa_{1 - x}N을 포함하고, x는 0.3 이상이고, y는 0.1 내지 0.3인 발광 소자.
7. 제5 항에 있어서, 상기 제2 도전형 제3 반도체층은 Al_zGa_{1 - z}N을 포함하고, 상기 제2 도전형 제1 반도체층은 Al_xGa_{1 - x}N을 포함하고, x는 0.3 이상이고, y는 0.1 내지 0.3이고, z는 0.1 이상인 발광 소자.
8. 제1 항에 있어서, 상기 제2 도전형 제2 반도체층의 수평 단면적은 상기 삽입층의 수평 단면적보다 작은 발광 소자.
9. 제1 항에 있어서, 상기 제2 도전형 제2 반도체층과 상기 삽입층 각각의 수평 단면적은 상기 제2 도전형 제1 반도체층의 수평 단면적과 서로 동일한 발광 소자.
10. 제1 항에 있어서, 상기 제2 도전형 제2 반도체층과 상기 삽입층 각각의 수평 단면적은 상기 제2 도전형 제1 반도체층의 수평 단면적보다 작은 발광 소자.
11. 제1 항에 있어서, 상기 보이드에서 상기 제2 도전형 제2 반도체층과 대향하는 상부 측의 폭은 상기 제2 도전형 제1 반도체층과 대향하는 하부 측의 폭보다 작은 발광 소자.
12. 제1 항에 있어서, 상기 제2 도전형 제2 반도체층의 수평 단면적에 대한 상기 보이드의 수평 단면적의 비율은 20% 내지 60%인 발광 소자.
13. 서브 마운트;
    상기 서브 마운트 위에 배치되는 제1 항에 기재된 상기 발광 소자;
    상기 서브 마운트 위에 수평 방향으로 서로 이격되어 배치된 제1 및 제2 금속층; 및
    상기 제1 및 제2 금속층과 상기 제1 및 제2 전극 사이에 각각 배치된 제1 및 제2 범프부를 포함하는 발광 소자 패키지.

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