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KR20150069493A - Dual phase frequency detector circuit for preventing false locking, method of operating the same and clock data recovery circuit employing the same - Google Patents

Dual phase frequency detector circuit for preventing false locking, method of operating the same and clock data recovery circuit employing the same Download PDF

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KR20150069493A
KR20150069493A KR1020140017110A KR20140017110A KR20150069493A KR 20150069493 A KR20150069493 A KR 20150069493A KR 1020140017110 A KR1020140017110 A KR 1020140017110A KR 20140017110 A KR20140017110 A KR 20140017110A KR 20150069493 A KR20150069493 A KR 20150069493A
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KR
South Korea
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frequency detector
phase
clock
phase frequency
input
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KR1020140017110A
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유창식
최동호
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한양대학교 산학협력단
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Abstract

Disclosed are a dual phase frequency detector circuit for preventing false locking, an operating method thereof, and a clock data recovery circuit using the same. The dual phase frequency detector circuit includes a first phase frequency detector which compares the phase of an external signal with the phase of a first clock and a second phase frequency detector which compares the external signal with the phase of a second clock. Wherein, the first phase frequency detector or the second phase frequency detector is initialized for specific time to prevent the false locking.

Description

오동기화를 방지하기 위한 이중 위상 주파수 검출기 회로, 이의 동작 방법 및 이를 사용하는 클록 데이터 복원 회로{DUAL PHASE FREQUENCY DETECTOR CIRCUIT FOR PREVENTING FALSE LOCKING, METHOD OF OPERATING THE SAME AND CLOCK DATA RECOVERY CIRCUIT EMPLOYING THE SAME}TECHNICAL FIELD [0001] The present invention relates to a dual phase frequency detector circuit for preventing erroneous synchronization, an operation method thereof, and a clock data recovery circuit using the same. BACKGROUND OF THE INVENTION 1. Field of the Invention [0001]

본 발명은 이중 위상 주파수 검출기 회로 이의 동작 방법 및 이를 사용하는 클록 데이터 복원 회로에 관한 것이다. The present invention relates to a method of operating a dual phase frequency detector circuit and a clock data recovery circuit using the same.

이중 위상 주파수 검출기 회로는 일반적으로 클록 데이터 복원 회로에 사용된다. 일반적인 클록 데이터 복원 회로는 아래의 도 1에 도시된 구조를 가진다. A dual phase frequency detector circuit is typically used in the clock data recovery circuit. A typical clock data recovery circuit has the structure shown in FIG. 1 below.

도 1은 일반적인 클록 데이터 복원 회로를 도시한 도면이고, 도 2는 정상 동기화 상태의 위상 주파수 검출기 회로의 신호들의 타이밍다이어그램이며, 도 3은 오동기화 상태의 위상 주파수 검출기 회로의 신호들의 타이밍다이어그램이다. 2 is a timing diagram of signals of a phase-frequency detector circuit in a normal synchronization state, and Fig. 3 is a timing diagram of signals of a phase-frequency detector circuit in a mis-synchronization state. Fig.

도 1을 참조하면, 클록 데이터 복원 회로의 이중 위상 주파수 검출기 회로는 제 1 위상 주파수 검출기(PFDQ) 및 제 2 위상 주파수 검출기(PFDI)를 포함한다. Referring to FIG. 1, the dual phase frequency detector circuit of the clock data recovery circuit includes a first phase frequency detector (PFD Q ) and a second phase frequency detector (PFD I ).

제 2 위상 주파수 검출기(PFDI)가 제 1 위상 주파수 검출기(PFDQ)보다 먼저 동작하는 것이 정상 동기화 상태라면, 도 2에 도시된 바와 같이 제 2 위상 주파수 검출기(PFDI)로 입력되는 클록(ΦI)의 상승 에지가 제 1 위상 주파수 검출기(PFDQ)로 입력되는 클록(ΦQ)의 상승 에지보다 빨라야 한다. The clock input to the second phase frequency detector (PFD I) a first phase frequency detector if it is normal synchronized state to the first operation than (PFD Q), a second phase frequency detector (PFD I) as shown in Figure 2 ( The rising edge of? I is faster than the rising edge of the clock? Q input to the first phase frequency detector PFD Q.

그러나, 실질적으로 도 3에 도시된 바와 같이 제 2 위상 주파수 검출기(PFDI)로 입력되는 클록(ΦI)의 상승 에지가 제 1 위상 주파수 검출기(PFDQ)로 입력되는 클록(ΦQ)의 상승 에지보다 늦어지는 오동기화 상태가 발생할 수 있다. 3, the rising edge of the clock? I input to the second phase frequency detector PFD I is substantially the same as the rising edge of the clock? Q input to the first phase frequency detector PFD Q , An erroneous synchronization state may occur which is later than the rising edge.

이러한 오동기화 발생시 복원된 클록의 지터가 커지며, 원하는 시점에 데이터를 샘플링하지 못하기 때문에 원하는 데이터를 복원되지 않을 수 있다. In this erroneous synchronization, the jitter of the recovered clock increases and the desired data can not be restored because the data can not be sampled at a desired time.

한국공개특허공보 제010-0077548 (공개일 : 2010년 7월 8일)
Korean Patent Publication No. 010-0077548 (Published on July 8, 2010)

본 발명은 오동기화를 방지하는 이중 위상 주파수 검출기 회로, 이의 동작 방법 및 이를 사용하는 클록 데이터 복원 회로를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention provides a dual phase frequency detector circuit that prevents false synchronization, an operation method thereof, and a clock data recovery circuit using the same.

상기한 바와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 이중 위상 주파수 검출기 회로는 외부 신호와 제 1 클록의 위상을 비교하는 제 1 위상 주파수 검출기; 및 상기 외부 신호와 제 2 클록의 위상을 비교하는 제 2 위상 주파수 검출기를 포함한다. 여기서, 오동기화를 방지하도록 특정 시간 동안 상기 제 1 위상 주파수 검출기 또는 상기 제 2 위상 주파수 검출기를 초기화시킨다. In order to achieve the above object, a dual phase frequency detector circuit according to an embodiment of the present invention includes: a first phase frequency detector for comparing a phase of an external signal with a phase of a first clock; And a second phase frequency detector for comparing the phase of the external clock with the phase of the second clock. Here, the first phase frequency detector or the second phase frequency detector is initialized for a specific time to prevent false synchronization.

본 발명의 다른 실시예에 따른 이중 위상 주파수 검출기 회로는 외부 신호와 제 1 클록의 위상을 비교하는 제 1 위상 주파수 검출기; 및 상기 외부 신호와 제 2 클록의 위상을 비교하는 제 2 위상 주파수 검출기를 포함한다. 여기서, 상기 제 1 위상 주파수 검출기는 상기 제 2 위상 주파수 검출기에 비하여 동기화 동작을 위한 동기화부를 더 포함한다. A dual phase frequency detector circuit according to another embodiment of the present invention includes: a first phase frequency detector for comparing a phase of an external signal with a phase of a first clock; And a second phase frequency detector for comparing the phase of the external clock with the phase of the second clock. Here, the first phase frequency detector further includes a synchronization unit for performing a synchronization operation in comparison with the second phase frequency detector.

본 발명의 일 실시예에 따른 이중 위상 주파수 검출기 회로의 동작 방법은 정상 동기화를 위하여 제 1 클록이 제 1 위상 주파수 검출기로 입력되는 시점과 제 2 클록이 제 2 위상 주파수 검출기로 입력되는 시점보다 늦도록 인에이블 신호를 상기 제 1 위상 주파수 검출기 또는 상기 제 2 위상 주파수 검출기로 제공하는 단계; 및 상기 제공된 인에이블 신호에 따라 상기 제 1 위상 주파수 검출기 또는 상기 제 2 위상 주파수 검출기를 초기화시키는 단계를 포함한다. A method of operating a dual phase frequency detector circuit in accordance with an embodiment of the present invention includes the steps of: inputting a first clock to a first phase frequency detector for normal synchronization and delaying a time when a second clock is input to a second phase frequency detector; Providing an enable signal to the first phase frequency detector or the second phase frequency detector; And initializing the first phase frequency detector or the second phase frequency detector according to the provided enable signal.

본 발명에 따른 이중 위상 주파수 검출기 회로는 오동기화시 위상 주파수 검출기들 중 하나를 초기화시키는 방법을 통하여 클록 데이터 복원 회로를 동기화시킬 수 있다. 따라서, 복원 클록의 지터가 작고 원하는 시점에서 데이터를 샘플링할 수 있어 데이터를 정확하게 복원할 수 있다.
The dual phase frequency detector circuit according to the present invention can synchronize the clock data recovery circuit by way of initializing one of the phase frequency detectors in the erroneous synchronization. Therefore, the jitter of the restored clock is small and the data can be sampled at a desired time point, so that the data can be accurately restored.

도 1은 일반적인 클록 데이터 복원 회로를 도시한 도면이다.
도 2는 정상 동기화 상태의 위상 주파수 검출기 회로의 신호들의 타이밍다이어그램이다.
도 3은 오동기화 상태의 위상 주파수 검출기 회로의 신호들의 타이밍다이어그램이다.
도 4는 본 발명의 일 실시예에 따른 클록 데이터 복원 회로를 도시한 도면이다.
도 5는 본 발명의 일 실시예에 따른 위상 주파수 검출기의 회로를 도시한 도면이다.
도 6은 본 발명의 일 실시예에 따른 위상 주파수 검출기의 신호들을 도시한 타이밍다이어그램이다. 1 is a diagram showing a general clock data restoration circuit.
2 is a timing diagram of the signals of the phase-frequency detector circuit in the normal synchronization state.
3 is a timing diagram of the signals of the phase-frequency detector circuit in an erroneous state.
4 is a diagram illustrating a clock data recovery circuit according to an embodiment of the present invention.
5 is a circuit diagram of a phase frequency detector according to an embodiment of the present invention.
6 is a timing diagram illustrating signals of a phase frequency detector in accordance with an embodiment of the present invention.

이하에서는 첨부된 도면들을 참조하여 본 발명의 실시예들을 자세히 설명하도록 한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명은 클록 데이터 복원 회로(Clock Data Recovery Circuit)에 관한 것으로서, 특히 클록 데이터 복원 회로의 오동기화를 방지하기 위한 이중 위상 주파수 검출기 회로를 제공한다. The present invention relates to a clock data recovery circuit, and more particularly, to a dual phase frequency detector circuit for preventing erroneous synchronization of a clock data recovery circuit.

일 실시예에 따르면, 본 발명의 클록 데이터 복원 회로는 이중 위상 주파수 검출기들 중 하나를 초기화하여 오동기화를 방지하기 위한 초기 상태를 설정할 수 있다.According to one embodiment, the clock data recovery circuit of the present invention may initialize one of the dual phase frequency detectors to set an initial state to prevent false synchronization.

이하, 본 발명의 클록 데이터 복원 회로, 이중 위상 주파수 검출기 회로 및 이들의 동작을 살펴보겠다. Hereinafter, the clock data restoration circuit, the dual phase frequency detector circuit, and the operation thereof will be described.

도 4는 본 발명의 일 실시예에 따른 클록 데이터 복원 회로를 도시한 도면이다. 4 is a diagram illustrating a clock data recovery circuit according to an embodiment of the present invention.

본 발명의 클록 데이터 복원 회로는 외부 신호로부터 데이터 및 클록을 복원하는 회로로서, 오동기화(false locking)를 방지할 수 있는 이중 위상 주파수 검출기 회로를 포함한다. 상기 외부 신호는 예를 들어 입력 클록(ΦIN)일 수도 있고 기준 신호 등일 수도 있으나, 이하 설명의 편의를 위하여 외부 신호를 입력 클록(ΦIN)로 가정한다. The clock data restoration circuit of the present invention is a circuit for restoring data and a clock from an external signal, and includes a dual phase frequency detector circuit capable of preventing false locking. The external signal may be, for example, an input clock? IN or a reference signal, but it is assumed that an external signal is an input clock? IN for convenience of explanation.

도 4를 참조하면, 본 실시예의 클록 데이터 복원 회로는 이중 위상 주파수 검출기 회로로서 제 1 위상 주파수 검출기(400, PFDQ) 및 제 2 위상 주파수 검출기(402, PFDI), 제 1 차지 펌프(404, CPQ), 제 2 차지 펌프(406, CPI), 루프 필터(408, LF), 전압 제어 발진기(410, VCO), 제 1 멀티플렉서(412) 및 제 2 멀티플렉서(414)를 포함할 수 있다. 4, the clock data recovery circuit of the present embodiment includes a first phase frequency detector 400 (PFD Q ) and a second phase frequency detector 402 (PFD I ) as a dual phase frequency detector circuit, a first charge pump 404 , CP Q ), a second charge pump 406, CP I , a loop filter 408, LF, a voltage controlled oscillator 410, a VCO, a first multiplexer 412 and a second multiplexer 414 have.

제 1 위상 주파수 검출기(400, PFDQ)는 입력 클록(ΦIN)과 제 1 멀티플렉서(412)로부터 출력된 제 1 클록(ΦQ)의 위상을 비교하며, 비교 결과에 따라 입력 클록(ΦIN)과 제 1 클록(ΦQ)의 위상 차이를 표시하는 제 1 에러 신호를 출력한다. A first phase frequency detector (400, PFD Q) is the input clock (Φ IN) and and a phase comparison of the first clock (Φ Q) output from the first multiplexer 412, the input clock in accordance with the comparison result (Φ IN And a phase difference between the first clock? Q and the first clock? Q.

일 실시예에 따르면, 제 1 위상 주파수 검출기(400, PFDQ)에는 인에이블 신호(EN)가 입력되며, 인에이블 신호(EN)에 따라 제 1 위상 주파수 검출기(400, PFDQ)가 초기화되어 클록들(ΦQ, ΦI)의 오동기화를 방지할 수 있다. According to one embodiment, the first phase frequency detector (400, PFD Q), the enable signal (EN) is input and, in a first phase frequency detector (400, PFD Q) depending on the enable signal (EN) is initialized It is possible to prevent erroneous synchronization of the clocks? Q ,? I.

예를 들어, 인에이블 신호(EN)가 "0"인 경우, 즉 인에이블 바 신호(

Figure pat00001
)가 "1"인 경우, 제 1 위상 주파수 검출기(400, PFDQ)는 초기화되며, 그 결과 클록 데이터 복원 회로는 제 2 위상 주파수 검출기(PFDI)에 따라 동작하는 위상 고정 루프(Phase Locked Loop, PLL)로서 동작할 수 있다. 이러한 동작은 클록들(ΦQ, ΦI)의 오동기화를 방지하기 위해 수행된다. 구체적으로는, 제 1 위상 주파수 검출기(400, PFDQ)는 인에이블 바 신호(
Figure pat00002
)가 인가된 후 제 1 클록(ΦQ)의 다음 상승 에지(Rising Edge)에서 다시 활성화되며, 그 결과 클록 데이터 복원 회로가 동기화될 수 있다. 이에 대한 자세한 설명은 후술하겠다. For example, when the enable signal EN is "0 ", that is, when the enable bar signal
Figure pat00001
) Is the case of "1", the first phase frequency detector (400, PFD Q) is initialized, so that the clock data recovery circuit includes a second phase frequency detector (PFD I) a phase-locked loop (Phase Locked Loop, operating in accordance with the , PLL). This operation is performed to prevent erroneous synchronization of the clocks? Q ,? I. Specifically, the first phase frequency detector 400 (PFD Q ) outputs an enable bar signal
Figure pat00002
Is activated and then activated again at the next rising edge of the first clock? Q , so that the clock data recovery circuit can be synchronized. A detailed description thereof will be described later.

반면에, 인에이블 신호(EN)가 "1"인 경우, 즉 인에이블 바 신호(

Figure pat00003
)가 "0"인 경우, 제 1 위상 주파수 검출기(400, PFDQ)는 정상적으로 동작하며, 그 결과 클록 데이터 복원 회로는 정상적인 클록 및 데이터 복원 동작을 수행한다. On the other hand, when the enable signal EN is "1 ", that is, when the enable bar signal
Figure pat00003
Is "0 ", the first phase frequency detector 400 (PFD Q ) operates normally, and as a result, the clock data recovery circuit performs a normal clock and data recovery operation.

제 2 위상 주파수 검출기(402, PFDI)는 입력 클록(ΦIN)과 제 2 멀티플렉서(414)로부터 출력된 제 2 클록(ΦI)의 위상을 비교하며, 비교 결과에 따라 입력 클록(ΦIN)과 제 2 클록(ΦI)의 위상 차이를 표시하는 제 2 에러 신호를 출력한다. A second phase frequency detector (402, PFD I) is an input clock (Φ IN) and a second, and a phase comparison of the second clock (Φ I) output from the multiplexer 414, the input clock in accordance with the comparison result (Φ IN ) And the second clock (PHI I ).

일 실시예에 따르면, 제 2 위상 주파수 검출기(402, PFDI)에는 인에이블 신호(EN)가 입력되지 않을 수 있다. According to one embodiment, the enable signal EN may not be input to the second phase frequency detector 402 (PFD I ).

즉, 본 발명의 이중 위상 주파수 검출기 회로는 제 1 위상 주파수 검출기(400, PFDQ)만을 인에이블 신호(EN)를 이용하여 제어하여 오동기화를 방지할 수 있다. That is, the dual phase frequency detector circuit of the present invention can prevent erroneous synchronization by controlling only the first phase frequency detector 400 (PFD Q ) using the enable signal EN.

구체적으로는, 오동기화는 제 2 클록(ΦI)이 제 1 클록(ΦQ)보다 앞서야 함에도 불구하고 제 1 클록(ΦQ)이 제 2 클록(ΦI)보다 앞서기 때문에 발생한다. 정상 동기화 상태인 경우에는 제 2 위상 주파수 검출기(402, PFDI)가 제 1 위상 주파수 검출기(400, PFDQ)보다 먼저 동작한다. 그러나, 오동기화 상태인 때에는 제 1 클록(ΦQ)이 제 2 클록(ΦI)보다 앞서기 때문에, 제 2 위상 주파수 검출기(402, PFDI)가 제 1 위상 주파수 검출기(400, PFDQ)보다 늦게 동작하게 된다. Specifically, the erroneous synchronization occurs because the first clock (PHI Q ) is ahead of the second clock (PHI I ) even though the second clock (PHI I ) must precede the first clock (PHI Q ). In the normal synchronization state, the second phase frequency detector 402 (PFD I ) operates before the first phase frequency detector 400 (PFD Q ). However, when five synchronization state the first clock (Φ Q) of the second clock, because ahead of (Φ I), a second phase frequency detector (402, PFD I) a first phase frequency detector (400, PFD Q) It will work later.

따라서, 본 발명의 클록 데이터 복원 회로는 이러한 오동기화를 방지하기 위하여 제 2 클록(ΦI)이 제 1 클록(ΦQ)보다 앞서도록 제어할 수 있다. Therefore, the clock data restoration circuit of the present invention can control the second clock (PHI I ) to be higher than the first clock (PHI Q ) in order to prevent such erroneous synchronization.

일 실시예에 따르면, 제 1 클록(ΦQ)이 제 2 클록(ΦI)보다 앞서는 경우, 상기 클록 데이터 복원 회로는 제 1 클록(ΦQ)이 제 1 위상 주파수 검출기(400, PFDQ)로 입력되는 시점을 한 주기 또는 그 이상만큼 지연시켜 제 2 위상 주파수 검출기(402, PFDI)가 제 1 위상 주파수 검출기(400, PFDQ)보다 먼저 동작하도록 제어할 수 있다. 상기 지연은 인에이블 바 신호(

Figure pat00004
)에 의해 제어될 수 있다. According to one embodiment, the first clock (Φ Q) a second clock be sooner than (Φ I), the clock data recovery circuit comprises a first clock (Φ Q) a first phase frequency detector (400, PFD Q) May be delayed by one period or more to control the second phase frequency detector 402 (PFD I ) to operate before the first phase frequency detector 400 (PFD Q ). The delay is controlled by an enable bar signal
Figure pat00004
). ≪ / RTI >

한편, 설계에 따라서는 제 2 위상 주파수 검출기(402, PFDI)가 제 1 위상 주파수 검출기(400, PFDQ)보다 늦게 동작하도록 설계할 수도 있다. 이 경우에는, 상기 클록 데이터 복원 회로는 인에이블 신호(EN)로 제 1 위상 주파수 검출기(400, PFDQ) 또는 제 2 위상 주파수 검출기(402, PFDI)를 제어하여 제 2 위상 주파수 검출기(402, PFDI)가 제 1 위상 주파수 검출기(400, PFDQ)보다 늦게 동작하도록 할 수 있다. On the other hand, depending on the design, the second phase frequency detector 402 (PFD I ) may be designed to operate later than the first phase frequency detector 400 (PFD Q ). In this case, the clock data recovery circuit controls the first phase frequency detector 400 (PFD Q ) or the second phase frequency detector 402 (PFD I ) with the enable signal EN to generate a second phase frequency detector 402 , PFD I ) may be operated later than the first phase frequency detector 400 (PFD Q ).

제 1 차지 펌프(404, CPQ)는 제 1 위상 주파수 검출기(400, PFDQ)로부터 제공된 제 1 에러 신호를 수신하고, 상기 수신된 제 1 에러 신호에 응답하여 입력 클록(ΦIN)과 제 1 클록(ΦQ)의 위상 차이에 해당하는 제 1 전류를 출력한다. 여기서, (1-α)는 제 1 차지 펌프(404, CPQ)의 가중치 성분(Weighting factor)이다. A first charge pump (404, CP Q) has a first phase frequency detector and receiving a first error signal provided by the (400, PFD Q), and the received first input in response to a first error signal, a clock (Φ IN) the And outputs a first current corresponding to a phase difference of one clock? Q. Here, (1 -?) Is a weighting factor of the first charge pump 404 (CP Q ).

제 2 차지 펌프(406, CPI)는 제 2 위상 주파수 검출기(402, PFDI)로부터 제공된 제 2 에러 신호를 수신하고, 상기 수신된 제 2 에러 신호에 응답하여 입력 클록(ΦIN)과 제 2 클록(ΦI)의 위상 차이에 해당하는 제 2 전류를 출력한다. 여기서, α는 제 2 차지 펌프(406, CPI)의 가중치 성분이다. The second charge pump 406, CP I , receives a second error signal provided from the second phase frequency detector 402 (PFD I ), and generates an input clock Φ IN and a second clock signal Φ IN in response to the received second error signal. And outputs a second current corresponding to the phase difference of the second clock? I. Here,? Is a weight component of the second charge pump 406 (CP I ).

제 1 차지 펌프(404, CPQ)로부터 출력된 제 1 전류와 제 2 차지 펌프(406, CPI)로부터 출력된 제 2 전류의 합은 일정할 수 있다. The sum of the first current output from the first charge pump 404 (CP Q ) and the second current output from the second charge pump 406 (CP I ) may be constant.

루프 필터(408, LF)는 불필요한 신호를 제거하는 필터로서, 예를 들어 저주파 통과 필터(Low Pass Filter)일 수 있다.The loop filter 408 (LF) is a filter for eliminating unnecessary signals, and may be, for example, a low pass filter.

전압 제어 발진기(410, VCO)는 상기 제 1 전류와 상기 제 2 전류의 비에 따라 적절한 클록들(Φ[0, 2, 4, 6], Φ[1, 3, 5, 7])을 발생시킬 수 있다. The voltage controlled oscillator 410 generates the appropriate clocks Φ [0, 2, 4, 6], Φ [1, 3, 5, 7] according to the ratio of the first current to the second current. .

제 1 멀티플렉서(414)는 클록들(Φ[0, 2, 4, 6]) 중 하나를 선택하여 제 2 클록(ΦI)으로서 출력시키며, 제 2 멀티플렉서(416)는 클록들(Φ[1, 3, 5, 7]) 중 하나를 선택하여 제 1 클록(ΦQ)으로서 출력시킬 수 있다. 여기서, 제 1 클록(ΦQ)과 제 2 클록(ΦI)은 이웃한 클록으로서, 45도 위상 차이를 가질 수 있다. The first multiplexer 414 selects one of the clocks? [0, 2, 4, 6] to output as the second clock? I , and the second multiplexer 416 outputs the clocks? [1 , 3, 5, 7]) and output it as the first clock (? Q ). Here, the first clock? Q and the second clock? I are adjacent clocks and may have a 45 degree phase difference.

상기 클록 데이터 복원 회로는 위의 동작 과정을 반복하여 클록 및 데이터를 복원한다. The clock data restoration circuit repeats the above operation to recover the clock and data.

정리하면, 본 발명의 클록 데이터 복원 회로는 위상 주파수 검출기들(400 및 402) 중 하나, 예를 들어 제 1 위상 주파수 검출기(400, PFDQ)를 인에이블 신호(EN) 또는 인에이블 바 신호(

Figure pat00005
)로 제어하여 오동기화를 방지할 수 있다. 즉, 상기 클록 데이터 복원 회로는 인에이블 신호(EN)를 이용하여 제 2 위상 주파수 검출기(402, PFDI)가 제 1 위상 주파수 검출기(400, PFDQ)보다 항상 먼저 동작하도록 제어할수 있다. To summarize, the clock data recovery circuit of the present invention is configured to provide one of the phase frequency detectors 400 and 402, e.g., the first phase frequency detector 400, PFD Q , as an enable signal EN or an enable bar signal
Figure pat00005
) To prevent erroneous synchronization. That is, the clock data recovery circuit can control the second phase frequency detector 402 (PFD I ) to always operate earlier than the first phase frequency detector 400 (PFD Q ) using the enable signal EN.

한편, 위상 주파수 검출기들(400 및 402)이 오동기화를 방지하는 한, 도 4의 회로 구조 외에도 다양한 클록 데이터 복원 회로가 사용될 수 있다. On the other hand, as long as the phase frequency detectors 400 and 402 prevent false synchronization, various clock data recovery circuits may be used in addition to the circuit structure of FIG.

이하, 오동기화를 방지할 수 있는 위상 주파수 검출기들(400 및 402)의 회로 구조를 살펴보겠다. Hereinafter, a circuit structure of the phase frequency detectors 400 and 402 capable of preventing erroneous synchronization will be described.

도 5는 본 발명의 일 실시예에 따른 위상 주파수 검출기의 회로를 도시한 도면이고, 도 6은 본 발명의 일 실시예에 따른 위상 주파수 검출기의 신호들을 도시한 타이밍다이어그램이다. FIG. 5 is a circuit diagram of a phase frequency detector according to an embodiment of the present invention, and FIG. 6 is a timing diagram illustrating signals of a phase frequency detector according to an embodiment of the present invention.

도 5를 참조하면, 제 1 위상 주파수 검출기(400, PFDQ)는 동기화부(500), 제 1 위상차 검출부(502) 및 제 1 초기화부(504)를 포함할 수 있다. 5, the first phase frequency detector 400 (PFD Q ) may include a synchronization unit 500, a first phase difference detection unit 502, and a first initialization unit 504.

제 2 위상 주파수 검출기(402, PFDI)는 제 2 위상차 검출부(506) 및 제 2 초기화부(508)를 포함할 수 있다. The second phase frequency detector 402 (PFD I ) may include a second phase difference detector 506 and a second initializer 508.

즉, 제 1 위상 주파수 검출기(400, PFDQ)는 제 2 위상 주파수 검출기(402, PFDI)에 비하여 동기화부(500)를 더 포함한다. That is, the first phase frequency detector 400 (PFD Q ) further includes a synchronization unit 500 as compared to the second phase frequency detector 402 (PFD I ).

이하, 제 1 위상 주파수 검출기(400, PFDQ)의 구조 및 동작부터 살펴보겠다. 다만, 설명의 편의를 위하여 정상 동기화의경우, 제 2 클록(ΦI)이 제 1 클록(ΦQ)보다 앞선다고 가정한다. Hereinafter, the structure and operation of the first phase frequency detector 400 (PFD Q ) will be described. However, for the convenience of explanation, it is assumed that in the case of normal synchronization, the second clock? I is ahead of the first clock? Q.

동기화부(500)는 클록 데이터 복원 회로의 오동기화를 방지하는 역할을 수행하며, 예를 들어 하나의 D 플립플롭으로 이루어질 수 있다. D 플립플롭(500)의 입력단은 전원전압(VDD)에 연결되고, 제 1 클록(ΦQ)이 클록으로 입력된다. The synchronization unit 500 plays a role of preventing mis-synchronization of the clock data recovery circuit, and may be formed of one D flip-flop, for example. The input terminal of the D flip-flop 500 is connected to the power supply voltage V DD , and the first clock? Q is input to the clock.

일 실시예에 따르면, 인에이블 바 신호(

Figure pat00006
)가 D 플립플롭(500)의 리셋(Reset)단으로 제공될 수 있다. 제 1 클록(ΦQ)이 제 2 클록(ΦI)보다 앞서는 경우, 제어부(미도시)는 "1"을 가지는 인에이블 바 신호(
Figure pat00007
)를 D 플립플롭(500)으로 제공하며, 그 결과 D 플립플롭(500)이 초기화된다. 결과적으로, 제 1 클록(ΦQ)이 제 1 위상 주파수 검출기(400, PFDQ)로 입력되는 시점이 지연되어 제 1 위상 주파수 검출기(400, PFDQ)가 제 2 위상 주파수 검출기(402, PFDI)보다 늦게 동작하도록 강제로 제어될 수 있다. According to one embodiment, the enable bar signal
Figure pat00006
) May be provided as a reset terminal of the D flip-flop 500. When the first clock? Q is ahead of the second clock? I , the control unit (not shown) outputs an enable bar signal
Figure pat00007
) To the D flip-flop 500, and as a result, the D flip-flop 500 is initialized. As a result, the first clock (Φ Q) a first phase frequency detector is a point that is input to the (400, PFD Q) delayed first phase frequency detector (400, PFD Q) and a second phase frequency detector (402, PFD RTI ID = 0.0 > I ). ≪ / RTI >

도 6을 참조하면, 제 2 클록(ΦI)이 t2 시점의 상승 에지에서 동작한다면, 제 2 클록(ΦI)이 제 1 클록(ΦQ)보다 앞서야 하기 때문에 제 1 클록(ΦQ)은 t2 시점 이후의 상승 에지에서 제 1 위상 주파수 검출기(400, PFDQ)로 입력된다. 이 때, 제 1 클록(ΦQ)이 t1 시점에서 제 1 위상 주파수 검출기(400, PFDQ)로 입력될 것으로 예측되는 경우, 상기 제어부는 인에이블 바 신호(

Figure pat00008
)를 D 플립플롭(500)으로 제공하여 D 플립플롭(500)을 초기화시킨다. 결과적으로, 제 1 클록(ΦQ)은 t1 시점의 상승 에지에서 입력되지 않고 t3 시점의 상승 에지에서 제 1 위상 주파수 검출기(400, PFDQ)로 입력되며, 따라서 제 1 위상 주파수 검출기(400, PFDQ)가 제 2 위상 주파수 검출기(402, PFDI)보다 늦게 동작하게 된다. 즉, 도 6에 도시된 바와 같이 제 2 클록(ΦI)이 제 1 클록(ΦQ)보다 앞서서 입력되어 동기화가 이루어질 수 있다. 6, if the second clock PHI I operates at the rising edge of t2, the first clock PHI Q is higher than the first clock PHI Q because the second clock PHI I must be higher than the first clock PHI Q is input to the first phase frequency detector 400 (PFD Q ) at the rising edge after time t2. At this time, if it is predicted that the first clock? Q is input to the first phase frequency detector 400 (PFD Q ) at time t1, the control unit outputs the enable bar signal
Figure pat00008
) To the D flip-flop 500 to initialize the D flip-flop 500. As a result, the first clock? Q is input to the first phase frequency detector 400 (PFD Q ) at the rising edge of the time t3, not at the rising edge of the time t1, PFD Q ) is later than the second phase frequency detector 402 (PFD I ). That is, as shown in FIG. 6, the second clock? I may be input ahead of the first clock? Q to enable synchronization.

반면에, 제 2 클록(ΦI)이 제 1 클록(ΦQ)보다 앞서는 경우, 즉 정상 동기화 상태인 경우, 제 2 위상 주파수 검출기(402, PFDI)가 제 1 위상 주파수 검출기(400, PFDQ)보다 앞서서 동작하기 때문에 "0"을 가지는 인에이블 바 신호(

Figure pat00009
)를 D 플립플롭(500)으로 제공할 수 있다. 결과적으로, 제 1 위상 주파수 검출기(400, PFDQ)는 정상적인 클록 및 데이터 복원 동작을 수행하며, 클록의 타이밍다이어그램은 도 2에 도시된 바와 같을 수 있다. On the other hand, when the second clock PHI I is ahead of the first clock PHI Q , i.e., in the normal synchronization state, the second phase frequency detector 402 (PFD I ) is connected to the first phase frequency detector 400, PFD Q ), the enable bar signal having "0"
Figure pat00009
May be provided to the D flip-flop 500. As a result, the first phase frequency detector 400 (PFD Q ) performs normal clock and data recovery operations, and the timing diagram of the clock may be as shown in FIG.

즉, 상기 제어부는 정상 동기화 상태인 경우 도 2에 도시된 바와 같은 타이밍다이어그램을 가지도록 제 1 위상 주파수 검출기(400, PFDQ)를 제어하고, 도 3에 도시된 바와 같이 오동기화 상태가 예측되는 경우 도 6에 도시된 바와 같이 제 1 클록(ΦQ)이 제 1 위상 주파수 검출기(400, PFDQ)로 입력되는 시점을 지연시켜 제 1 위상 주파수 검출기(400, PFDQ)가 제 2 위상 주파수 검출기(402, PFDI)보다 늦게 동작하도록 제어할 수 있다. That is, if the controller is in a normal synchronization state, the controller controls the first phase frequency detector 400 (PFD Q ) to have a timing diagram as shown in FIG. 2, when the first clock (Φ Q) a first phase frequency detector to delay the time point that is input to the (400, PFD Q) a first phase frequency detector (400, PFD Q) and a second phase and frequency, as shown in Figure 6 It can be controlled to operate later than the detector 402 (PFD I ).

일 실시예에 따르면, 상기 제어부는 클록들(ΦQ, ΦI)을 비교하여 제 1 클록(ΦQ)이 제 2 클록(ΦI)보다 앞선다고 검출되는 경우 제 1 위상 주파수 검출기(400, PFDQ)를 초기화시키도록 "1"을 가지는 인에이블 바 신호(

Figure pat00010
)를 발생시킬 수 있다. According to one embodiment, the control unit compares the clocks? Q and? I so that when the first clock? Q is detected to be higher than the second clock? I , the first phase frequency detector 400, Quot; 1 "to initialize the PFD Q
Figure pat00010
Can be generated.

제 1 위상차 검출부(502)는 입력 클록(ΦIN)과 제 1 클록(ΦQ)의 위상을 비교하며, 비교 결과를 출력시킨다. 여기서, 제 1 위상차 검출부(502)는 제 1 클록(ΦQ)을 빠르게 동작하도록 하는 UPQ 신호 또는 제 1 클록(ΦQ)을 느리게 동작하도록 하는 DNQ 신호를 출력시킨다. The first phase difference detector 502 compares the phases of the input clock? IN and the first clock? Q , and outputs the comparison result. Here, the first phase difference detection unit 502 outputs the Q DN signal to slow down the operation the first clock to the first clock signal or the Q UP (Φ Q) to the operating speed (Φ Q).

일 실시예에 따르면, 제 1 위상차 검출부(502)는 2개의 플립플롭들(510 및 512)을 포함할 수 있다. According to one embodiment, the first phase difference detector 502 may include two flip-flops 510 and 512.

플립플롭(510)의 입력단으로는 동기화부(500)의 출력(DINQ)이 입력되고, 클록으로서 입력 클록(ΦIN)이 제공될 수 있다. The input D INQ of the synchronization unit 500 is input to the input terminal of the flip flop 510 and the input clock? IN may be provided as a clock.

플립플롭(512)의 입력단으로는 동기화부(500)의 출력(DINQ)이 입력되고, 클록으로서 제 1 클록(ΦQ)이 제공될 수 있다. The input D INQ of the synchronization unit 500 is input to the input terminal of the flip flop 512 and the first clock? Q may be provided as a clock.

제 1 초기화부(506)는 UPQ 신호와 DNQ 신호가 하나는 "1"을 가지고 다른 하나는 "0"을 가질 때에는 위상차 검출부(502)의 플립플롭들(510 및 512)을 초기화시키지 않으나, UPQ 신호와 DNQ 신호가 모두 "1"인 경우에는 플립플롭들(510 및 512)을 초기화시킨다. 즉, 제 1 초기화부(506)는 클록 데이터 복원 회로가 클록을 복원하면 플립플롭들(510 및 512)을 초기화시킨다. The first initialization unit 506 does not initialize the flip-flops 510 and 512 of the phase difference detection unit 502 when the UP Q signal and the DN Q signal have a "1" and a "0" , And initializes the flip-flops 510 and 512 when both the UP Q signal and the DN Q signal are "1 ". That is, the first initialization unit 506 initializes the flip-flops 510 and 512 when the clock data restoration circuit restores the clock.

일 실시예에 따르면, 제 1 초기화부(506)는 하나의 AND 게이트와 하나의 OR 게이트를 포함할 수 있다. According to one embodiment, the first initialization unit 506 may include one AND gate and one OR gate.

상기 AND 게이트의 입력단들로 UPQ 신호와 DNQ 신호가 입력된다. The UP Q signal and the DN Q signal are input to the inputs of the AND gate.

상기 AND 게이트의 출력은 상기 OR 게이트의 입력단으로 제공되며, 상기 OR 게이트의 다른 입력단으로는 인에이블 바 신호(

Figure pat00011
)가 입력될 수 있다. 인에이블 바 신호(
Figure pat00012
)가 "0"인 경우, 즉 정상 동기화 상태인 경우에는, 제 1 초기화부(506)는 초기화 동작을 정상적으로 수행한다. 반면에, 인에이블 바 신호(
Figure pat00013
)가 "1"인 경우, 즉 비정상 동기화 상태가 예측되어 동기화부(500)를 초기화시킬 경우에는, 상기 제어부는 UPQ 신호와 DNQ 신호에 상관없이 위상차 검출부(502)를 강제적으로 초기화시킨다. The output of the AND gate is provided to the input of the OR gate, and the enable bar signal
Figure pat00011
Can be input. Enable bar signal (
Figure pat00012
Is "0 ", that is, in the normal synchronization state, the first initialization unit 506 normally performs the initialization operation. On the other hand, the enable bar signal
Figure pat00013
The control unit forcibly initializes the phase difference detecting unit 502 regardless of the UP Q signal and the DN Q signal when the synchronization unit 500 is initialized.

상기 OR 게이트의 출력은 위상차 검출부(502)의 플립플롭들(510 및 512)의 리셋단에 각기 연결된다. The output of the OR gate is connected to the reset terminal of the flip-flops 510 and 512 of the phase difference detector 502, respectively.

정리하면, 제 1 위상 주파수 검출기(400, PFDQ)는 오동기화를 방지하기 위하여 인에이블 바 신호(

Figure pat00014
)에 의해 제어되는 동기화부(500)를 더 포함한다. To summarize, the first phase frequency detector 400 (PFD Q ) generates an enable bar signal
Figure pat00014
And a synchronization unit 500 controlled by the synchronization unit 500.

제 2 위상 주파수 검출기(402, PFDI)는 동기화부를 포함하지 않고 제 2 위상차 검출부(506) 및 제 2 초기화부(508)만을 포함한다. The second phase frequency detector 402 (PFD I ) does not include the synchronization unit and includes only the second phase difference detector 506 and the second initialization unit 508.

제 2 위상차 검출부(506)의 플립플롭(514)의 입력단은 전원전압(VDD)에 연결되고 클록으로 입력 클록(ΦIN)이 제공되며, 플립플롭(516)의 입력단은 전원전압(VDD)에 연결되고 클록으로 제 2 클록(ΦI)이 제공된다. 또한, 제 2 초기화부(508)의 OR 게이트의 입력단들 중 일단은 접지에 연결된다. Second phase difference input terminal of the flip-flop 514 of the detector 506 is connected to the power supply voltage (V DD) is provided with a clock input clock by (Φ IN), the input terminal of the flip-flop 516 is the power supply voltage (V DD And a second clock (PHI I ) is provided as a clock. One end of the input terminals of the OR gate of the second initialization unit 508 is connected to the ground.

제 2 위상차 검출부(506) 및 제 2 초기화부(508)의 동작은 제 1 위상 주파수 검출기(400, PFDQ)의 제 1 위상차 검출부(502) 및 제 1 초기화부(504)의 동작과 유사하므로, 제 2 위상차 검출부(506) 및 제 2 초기화부(508)의 동작에 대한 설명은 생략한다. The operations of the second phase difference detector 506 and the second initializer 508 are similar to those of the first phase difference detector 502 and the first initializer 504 of the first phase frequency detector 400 (PFD Q ) The second phase difference detection unit 506, and the second initialization unit 508 will be omitted.

상기한 본 발명의 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대한 통상의 지식을 가지는 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다. It will be apparent to those skilled in the art that various modifications, additions and substitutions are possible, without departing from the spirit and scope of the invention as defined by the appended claims. Should be regarded as belonging to the following claims.

400 : 제 1 위상 주파수 검출기 402 : 제 2 위상 주파수 검출기
404 : 제 1 차지 펌프 406 : 제 2 차지 펌프
408 : 루프 필터 410 : 전압 제어 발진기
412 : 제 1 멀티플렉서 414 : 제 2 멀티플렉서
500 : 동기화부 502 : 제 1 위상차 검출부
504 : 제 1 초기화부 506 : 제 2 위상차 검출부
508 : 제 2 초기화부400: first phase frequency detector 402: second phase frequency detector
404: first charge pump 406: second charge pump
408: Loop filter 410: Voltage controlled oscillator
412: first multiplexer 414: second multiplexer
500: synchronization unit 502: first phase difference detection unit
504: first initialization unit 506: second phase difference detection unit
508: second initialization unit

Claims (15)

외부 신호와 제 1 클록의 위상을 비교하는 제 1 위상 주파수 검출기; 및
상기 외부 신호와 제 2 클록의 위상을 비교하는 제 2 위상 주파수 검출기를 포함하되,
오동기화를 방지하도록 특정 시간 동안 상기 제 1 위상 주파수 검출기 또는 상기 제 2 위상 주파수 검출기를 초기화시키는 것을 특징으로 하는 이중 위상 주파수 검출기 회로. A first phase frequency detector for comparing the phase of the external clock with the phase of the first clock; And
And a second phase frequency detector for comparing the phase of the external signal with the phase of the second clock,
And initializes the first phase frequency detector or the second phase frequency detector for a specific time to prevent false synchronization. 제1항에 있어서, 상기 제 2 위상 주파수 검출기가 상기 제 1 위상 주파수 검출기보다 먼저 동작하는 것이 정상 동기화 상태라면, 상기 제 2 위상 주파수 검출기가 상기 제 1 위상 주파수 검출기보다 먼저 동작하도록 상기 위상 주파수 검출기들 중 상기 제 1 위상 주파수 검출기만을 초기화시키는 것을 특징으로 하는 이중 위상 주파수 검출기 회로. 2. The method of claim 1, wherein if the second phase frequency detector is in a normal synchronization state to operate prior to the first phase frequency detector, the phase frequency detector Of the first phase frequency detector and the second phase frequency detector. 제2항에 있어서, 인에이블 신호에 응답하여 상기 제 1 위상 주파수 검출기가 초기화되며, 상기 인에이블 신호는 상기 제 2 위상 주파수 검출기에는 입력되지 않는 것을 특징으로 하는 이중 위상 주파수 검출기 회로. 3. The dual-phase frequency detector circuit of claim 2, wherein the first phase frequency detector is initialized in response to an enable signal, and the enable signal is not input to the second phase frequency detector. 제3항에 있어서, 상기 인에이블 신호에 의해 상기 제 1 클록의 상승 에지가 한 주기 이상 지연되어 상기 제 1 클록의 상승 에지가 상기 제 1 위상 주파수 검출기로 입력되는 시점이 상기 제 2 클록이 상기 제 2 위상 주파수 검출기로 입력되는 시점보다 늦어지는 것을 특징으로 하는 이중 위상 주파수 검출기 회로. 4. The method of claim 3, wherein a time point at which the rising edge of the first clock is input to the first phase frequency detector after the rising edge of the first clock is delayed by at least one cycle due to the enable signal, Phase detector is delayed from a point of time input to the second phase-frequency detector. 제3항에 있어서, 상기 제 1 위상 주파수 검출기는,
상기 인에이블 신호에 의해 초기화되는 동기화부;
상기 동기화부에 연결되며, 상기 외부 신호로서 입력 클록과 상기 제 1 클록의 위상을 비교하는 제 1 위상차 검출부; 및
상기 제 1 위상차 검출부의 출력에 따라 상기 제 1 위상차 검출부의 초기화를 제어하는 제 1 초기화부를 포함하는 것을 특징으로 하는 이중 위상 주파수 검출기 회로. The apparatus of claim 3, wherein the first phase frequency detector comprises:
A synchronization unit initialized by the enable signal;
A first phase difference detector connected to the synchronizer for comparing the phase of the input clock with the phase of the first clock as the external signal; And
And a first initialization unit for controlling initialization of the first phase difference detection unit according to the output of the first phase difference detection unit. 제5항에 있어서, 상기 동기화부는 제 1 D 플립플롭을 포함하고, 상기 제 1 위상차 검출부가 제 2 D 플립플롭 및 제 3 D 플립플롭을 포함하며, 상기 제 1 초기화부가 AND 게이트 및 상기 AND 게이트의 출력단에 연결된 OR 게이트를 포함하되,
상기 제 1 D 플립플롭의 리셋단으로 상기 인에이블 신호가 입력되고, 상기 OR 게이트의 입력단들 중 하나에 상기 인에이블 신호가 입력되며, 상기 OR 게이트의 출력단은 상기 제 2 D 플립플롭 및 상기 제 3 D 플립플롭의 리셋단에 각기 연결고, 상기 인에이블 신호에 따라 상기 동기화부 및 상기 제 1 위상차 검출부가 모두 초기화되는 것을 특징으로 하는 이중 위상 주파수 검출기 회로. 6. The method of claim 5, wherein the synchronization unit comprises a first D flip flop, the first phase difference detection unit includes a second D flip flop and a third D flip flop, And an OR gate connected to an output terminal of the OR gate,
Wherein the enable signal is input to a reset terminal of the first D flip flop and the enable signal is input to one of input terminals of the OR gate and an output terminal of the OR gate is connected to the second D flip- And the synchronization unit and the first phase difference detector are all initialized according to the enable signal. 제3항에 있어서, 상기 제 2 위상 주파수 검출기는,
상기 외부 신호로서 입력 클록과 상기 제 2 클록의 위상을 비교하는 제 2 위상차 검출부; 및
상기 제 2 위상차 검출부의 출력에 따라 상기 제 2 위상차 검출부의 초기화를 제어하는 제 2 초기화부를 포함하는 것을 특징으로 하는 이중 위상 주파수 검출기 회로. The apparatus of claim 3, wherein the second phase frequency detector comprises:
A second phase difference detector for comparing the phase of the input clock with the phase of the second clock as the external signal; And
And a second initialization unit for controlling initialization of the second phase difference detection unit according to the output of the second phase difference detection unit. 제7항에 있어서, 상기 제 2 위상차 검출부는 2개의 D 플립플롭들을 포함하고, 상기 제 2 초기화부는 하나의 AND 게이트 및 상기 AND 게이트의 출력단에 연결된 OR 게이트를 포함하되,
상기 OR 게이트의 출력단은 상기 D 플립플롭들의 리셋단에 각기 연결되고, 상기 OR 게이트의 입력단들 중 하나는 접지에 연결되는 것을 특징으로 하는 이중 위상 주파수 검출기 회로. 8. The method of claim 7, wherein the second phase difference detector includes two D flip flops, the second initializer includes an AND gate and an OR gate connected to an output terminal of the AND gate,
Wherein the output of the OR gate is connected to the reset terminal of the D flip-flops, and one of the inputs of the OR gate is connected to ground. 제1항에 있어서, 상기 제 1 위상 주파수 검출기를 동작시키는 상기 제 1 클록의 상승 에지와 상기 제 2 위상 주파수 검출기를 동작시키는 상기 제 2 클록의 상승 에지는 인접하는 것을 특징으로 하는 이중 위상 주파수 검출기 회로. The dual-phase frequency detector of claim 1, wherein the rising edge of the first clock operating the first phase frequency detector and the rising edge of the second clock operating the second phase frequency detector are contiguous. Circuit. 이중 위상 주파수 검출기 회로에 있어서,
외부 신호와 제 1 클록의 위상을 비교하는 제 1 위상 주파수 검출기; 및
상기 외부 신호와 제 2 클록의 위상을 비교하는 제 2 위상 주파수 검출기를 포함하되,
상기 제 1 위상 주파수 검출기는 상기 제 2 위상 주파수 검출기에 비하여 동기화 동작을 위한 동기화부를 더 포함하는 것을 특징으로 하는 이중 위상 주파수 검출기 회로. In a dual phase frequency detector circuit,
A first phase frequency detector for comparing the phase of the external clock with the phase of the first clock; And
And a second phase frequency detector for comparing the phase of the external signal with the phase of the second clock,
Wherein the first phase frequency detector further comprises a synchronization unit for a synchronization operation relative to the second phase frequency detector. 제10항에 있어서, 상기 동기화부는 하나의 D 플립플롭을 포함하되,
상기 D 플립플롭의 입력단들 중 하나는 전원전압에 연결되고, 다른 입력단에는 상기 제 1 클록이 입력되며, 인에이블 신호가 상기 D 플립플롭의 리셋단으로 입력되는 것을 특징으로 하는 이중 위상 주파수 검출기 회로. 11. The apparatus of claim 10, wherein the synchronization unit includes one D flip-flop,
Wherein one of the input terminals of the D flip-flop is connected to the power supply voltage, the other input terminal receives the first clock, and the enable signal is input to the reset terminal of the D flip- . 제11항에 있어서, 오동기화 예측시 상기 인에이블 신호에 응답하여 상기 제 1 위상 주파수 검출기가 초기화되는 것을 특징으로 하는 이중 위상 주파수 검출기 회로. 12. The dual-phase frequency detector circuit of claim 11, wherein the first phase frequency detector is initialized in response to the enable signal in a mis-synchronization prediction. 제12항에 있어서, 제어부는 상기 제 1 클록이 상기 제 1 위상 주파수 검출기로 입력되는 시점이 상기 제 2 클록이 상기 제 2 위상 주파수 검출기로 입력되는 시점보다 앞설 것이라 예측되는 경우, 상기 인에이블 신호로 상기 동기화부를 초기화시켜 상기 제 1 클록이 상기 제 1 위상 주파수 검출기로 입력되는 시점을 늦추는 것을 특징으로 하는 이중 위상 주파수 검출기 회로. The apparatus as claimed in claim 12, wherein when the time when the first clock is input to the first phase frequency detector is predicted to be earlier than the time when the second clock is input to the second phase frequency detector, Wherein the synchronizing unit initializes the synchronizing unit to delay the time when the first clock is input to the first phase frequency detector. 제10항에 있어서, 상기 제 1 위상 주파수 검출기는,
상기 외부 신호로서 입력 클록과 상기 제 1 클록의 위상을 비교하는 위상차 검출부를 더 포함하되,
상기 동기화부의 초기화시 상기 인에이블 신호에 의해 상기 위상차 검출부도 초기화되는 것을 특징으로 하는 이중 위상 주파수 검출기 회로. 11. The apparatus of claim 10, wherein the first phase frequency detector comprises:
And a phase difference detecting unit for comparing the phase of the input clock and the phase of the first clock as the external signal,
And the phase difference detector is also initialized by the enable signal when the synchronization unit is initialized. 이중 위상 주파수 검출기 회로의 동작 방법에 있어서,
정상 동기화를 위하여 제 1 클록이 제 1 위상 주파수 검출기로 입력되는 시점과 제 2 클록이 제 2 위상 주파수 검출기로 입력되는 시점보다 늦도록 인에이블 신호를 상기 제 1 위상 주파수 검출기 또는 상기 제 2 위상 주파수 검출기로 제공하는 단계; 및
상기 제공된 인에이블 신호에 따라 상기 제 1 위상 주파수 검출기 또는 상기 제 2 위상 주파수 검출기를 초기화시키는 단계를 포함하는 것을 특징으로 하는 이중 위상 주파수 검출기 회로의 동작 방법.

In a method of operating a dual phase frequency detector circuit,
The first phase frequency detector and the second phase frequency detector are controlled such that the first clock is input to the first phase frequency detector and the second clock is delayed to the second phase frequency detector for normal synchronization, Detector; And
And initializing the first phase frequency detector or the second phase frequency detector according to the provided enable signal. ≪ Desc / Clms Page number 19 >

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