KR20150042169A - 적층형 인덕터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 적층형 인덕터 및 그 제조 방법에 관한 것으로, 내부 전극이 형성된 시트가 복수 개 접합되고, 상기 각 내부 전극은 비아(via)를 통해 상호 연결되어 코일을 형성하는 적층체; 및 상기 적층체의 양 단부에 형성되고 상기 최상층 및 최하층의 내부 전극의 일단과 각각 연결된 한 쌍의 외부 전극 단자를 포함하되, 상기 적층체를 구성하는 복수 개의 시트는, 서로 다른 재질로 이루어진 제1 시트 및 제2 시트가 교대로 적층된 적층형 인덕터 및 그 제조 방법을 제공함에 따라, 제품의 신뢰성과 생산성을 높일 수 있다.
Description
본 발명은 적층형 인덕터 및 그 제조 방법에 관한 것으로, 보다 상세하게는 서로 다른 재질로 이루어진 시트를 교대로 적층한 적층형 인덕터 및 그 제조 방법에 관한 것이다.
인덕터는 저항, 커패시터와 더불어 전자 회로를 이루는 중요한 수동 소자 중의 하나로, 노이즈(noise)를 제거하거나 LC 공진 회로를 이루는 부품으로 사용된다. 이러한 인덕터는 페라이트(ferrite) 코어에 코일을 감거나 인쇄를 하고 양단에 전극을 형성하여 제조될 수 있고, 자성체층 또는 유전체층에 내부 전극을 인쇄한 후 적층하여 제조될 수도 있다.
인덕터는 구조에 따라서 적층형, 권선형, 박막형 등 여러 가지로 분류할 수 있다.
종래에는 자성체인 페라이트 코어 주위에 도전성 코일을 권선하여 제작한 권선형 인덕터가 주로 사용되었다. 권선형 인덕터는 페라이트 분말을 분말압축성형 등의 방법으로 성형한 후 소성공정을 거쳐 페라이트 코어를 제조하므로 대량생산이 곤란하고, 완성된 제품의 크기 및 부피가 커서 소형 전자기기에는 사용할 수 없는 문제가 있다.
이에 따라, 적층형이 널리 보급되어 가고 있는 추세이다. 권선형 인덕터의 경우, 권선형 인덕터와 달리, 그 외형이 소형이고, 박(薄)형의 칩 형상으로 형성되어 전자 기기의 소형화·박형화에 대응된 고성능의 인덕터로서, 전자 기기의 전원 회로, 예컨대 DC-DC컨버터를 구성하는 파워 인덕터로서 널리 이용되고 있다.
이러한 적층형 인덕터는, 다수의 (페라이트 또는 저율전율의 유전체로 이루어진) 세라믹 시트들이 적층된 적층체 형태로 제조된다. 세라믹 시트 상에는 코일 형태의 금속 패턴이 형성되어 있는데, 각의 세라믹 시트 상에 형성된 코일 형태의 금속 패턴은 각 세라믹 시트에 형성된 도전성 비아에 의해 순차적으로 접속되고, 적층방향에 따라 중첩되어 나선구조를 갖는 코일을 이룬다. 상기 코일의 양단은 적층체의 외부면에 인출되어 외부단자와 접속된다.
한편, 통상의 파워 인덕터는 코일(인덕터)에 전류를 증가시키면 자기력도 증가하는데, 더 이상 자속밀도가 증가하지 않는 자기포화 상태가 되면 자기력이 더 이상 증가하지 않게 된다. 자기포화가 되면 자기장의 세기(H)를 높여도 자속밀도(B)의 증가가 거의 없으므로 투자율(B/H)이 떨어지게 되어 인덕턴스도 급격히 떨어진다. 자기포화가 되면 인덕턴스가 급격히 떨어질 뿐만 아니라 열이 심하게 발생하게 된다. 보통 자기포화시 온도가 120℃ ~ 150℃ 정도가 되는데, 이 온도를 퀴리 포인트라 하고 이 정도의 온도가 되면 투자율이 급격히 떨어진다.
일반적으로 적층형 인덕터가 권선형 인덕터에 비해 대부분 낮은 전류에서 자기포화된다. 즉, 적층형 인덕터의 자성체 재료로 주로 사용되는 산화물 페라이트계는 투자율과 전기저항이 높은 반면, 포화자속밀도가 낮아 자기포화에 의하여 급격한 인덕턴스 저하(즉, 직류중첩특성의 저하)가 발생하는 단점이 있다.
따라서, 현재에는 이러한 급격한 인덕턴스 저하 즉, 직류중첩특성의 저하를 방지하고자 하는 연구가 다양하게 이루어지고 있는 실정이다.
이와 관련하여, 대한민국특허청 공개특허공보에 게재된 공개번호 제10-2010-0129580호(이하, 선행기술문헌)은, 비자성체층이 복수의 자성체층의 사이에 적층되어 형성된 적층형 파워 인덕터를 제안하고 있다. 즉, 직류중첩 특성을 확보하기 위하여 별도의 비자성체층을 갭으로서 층간에 삽입하여 자속을 끊어주는 것이다.
그러나 이러한 경우, 갭으로서 사용하는 비자성체층과 페라이트로 구성된 자성체층 간의 소결계수 차이로 인하여, 적층 후 소결과정에서 층간의 뒤틀림 현상이 발생할 수 있고, 이는 결국 제품 불량으로 이어지는 문제가 있다.
또한, 제조된 적층형 인덕터는 제품 사양에서 정하고 있는 인덕턴스 스펙 및 전기저항 스펙에 적합하여야 하고 적층형 인덕터의 크기도 제품 사양에서 정하고 있는 스펙을 만족하여야 하는데, 최종 제품의 두께가 1mm 이하로 양산되는 적층형 인덕터에 있어서 이러한 비자성체층의 두께는 제품 양산에 있어 제약이 될 수밖에 없다.
상기와 같은 문제점들을 해결하기 위하여 창안된 본 발명은, 서로 다른 재질로 이루어진 시트를 교대로 적층한 적층형 인덕터 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여 창안된 본 발명은, 내부 전극이 형성된 시트가 복수 개 접합되고, 상기 각 내부 전극은 비아(via)를 통해 상호 연결되어 코일을 형성하는 적층체; 및 상기 적층체의 양 단부에 형성되고 상기 최상층 및 최하층의 내부 전극의 일단과 각각 연결된 한 쌍의 외부 전극 단자;를 포함하되, 상기 적층체를 구성하는 복수 개의 시트는, 서로 다른 재질로 이루어진 제1 시트 및 제2 시트가 교대로 적층된, 적층형 인덕터를 제공한다.
이때, 상기 제1 시트는 페라이트(Ferrite) 재질로 이루어지고, 상기 제2 시트는 금속자성 재질로 이루어지는, 적층형 인덕터를 제공한다.
그리고, 상기 금속자성 재질은, 철(Fe), Fe-Si계 합금, 센더스트(Fe-Si-Al, Sendust), 퍼멀로이(Fe-Ni, Permalloy), Fe-Si-Cr계 합금, Fe-Si-B-Cr계 비정질 합금 중에서 선택되는 적어도 한 물질 또는 적어도 두 물질의 혼합물인, 적층형 인덕터를 제공한다.
또한, 상기 적층체의 상면 및/또는 하면에 구비된 커버층;을 더 포함하는, 적층형 인덕터를 제공한다.
또한, 상기 내부 전극은, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 또는 백금(Pt) 중 선택되는 적어도 한 물질 또는 적어도 두 물질의 혼합물인, 적층형 인덕터를 제공한다.
상기와 같은 목적을 달성하기 위하여 창안된 본 발명은, 서로 다른 재질로 이루어진 복수 개의 제1 및 제2 그린 시트를 준비하는 단계; 상기 복수 개의 제1 및 제2 그린 시트의 일면에 일정한 패턴에 따라 내부 전극 및 소정의 위치에 비아를 형성하는 단계; 상기 복수 개의 제1 및 제2 그린 시트를 교대로 적층하는 단계;상기의 적층된 복수 개의 제1 및 제2 그린 시트를 압착 후, 소성하는 단계; 및 압착, 소성된 적층체의 양 단부에 상기 최상층 및 최하층의 내부 전극의 일단과 각각 연결되는 한 쌍의 외부전극단자를 형성하는 단계;를 포함하는, 적층형 인덕터의 제조 방법을 제공한다.
이때, 상기 서로 다른 재질로 이루어진 복수 개의 제1 및 제2 그린 시트를 준비하는 단계는, 페라이트(Ferrite) 분말이 포함된 슬러리와 금속자성 분말이 포함된 슬러리를 각각 준비하는 단계; 상기 각 슬러리를 캐리어 필름 상에 캐스팅(Casting)하는 단계; 및 상기 캐리어 필름을 제거하는 단계;를 통해 이루어지는, 적층형 인덕터의 제조 방법을 제공한다.
그리고, 상기 금속자성 분말은, 철(Fe), Fe-Si계 합금, 센더스트(Fe-Si-Al, Sendust), 퍼멀로이(Fe-Ni, Permalloy), Fe-Si-Cr계 합금, Fe-Si-B-Cr계 비정질 합금 중에서 선택되는 적어도 한 물질 또는 적어도 두 물질의 혼합물인, 적층형 인덕터의 제조 방법을 제공한다.
또한, 상기의 적층된 복수 개의 제1 및 제2 그린 시트를 압착 후, 소성하는 단계 이후, 상기의 적층체의 상면 및/또는 하면에 커버층을 구비하는 단계;를 더 포함하는, 적층형 인덕터의 제조 방법을 제공한다.
또한, 상기 내부 전극은, 스크린 프린팅 방식에 의해 형성되는, 적층형 인덕터의 제조 방법을 제공한다.
본 발명에 따른 적층형 인덕터 및 그 제조 방법에 따르면, 페라이트 재질로 이루어진 제1 시트와 금속자성 재질로 이루어진 제2 시트를 교대로 적층함으로써, DC-Bias 인가시 페라이트 재질로 이루어진 제1 시트의 자기포화를 억제하는 한편, 금속자성 재질로 이루어진 제2 시트의 부족한 투자율을 페라이트 재질로 이루어진 제1 시트로 보완할 수 있고, 이에 따라 인덕터의 초기용량을 확보할 수 있다.
또한, 종래 인덕터와 달리 인덕턴스 향상을 위한 비자성체층이 구비되지 않으므로 제조시 비자성체층의 소결계수 차이로 인한 층간 뒤틀림 현상을 방지할 있어 제품의 신뢰성을이 향상시킬 수 있고, 요구되는 제품 크기에 있어 제약을 받지 않으므로 제품의 생산성을 높일 수 있다.
도 1은 본 발명에 따른 적층형 인덕터의 분해 사시도이다.
도 2는 본 발명에 따른 적층형 인덕터의 외부 사시도이다.
도 3은 금속자성 재질과 페라이트 재질의 포화자화를 비교한 그래프이다.
도 4는 포화자화가 다른 두 재질의 자속밀도 변화를 비교한 그래프이다.
도 5는 포화자화가 다른 두 재질의 인덕턴스 변화를 비교한 그래프이다.
도 6은 본 발명에 따른 적층형 인덕터의 주파수에 따른 인덕턴스의 변화를 나타낸 그래프이다.
도 7은 본 발명에 따른 적층형 인덕터의 제조 방법을 순서대로 나타낸 플로우 차트이다.
도 2는 본 발명에 따른 적층형 인덕터의 외부 사시도이다.
도 3은 금속자성 재질과 페라이트 재질의 포화자화를 비교한 그래프이다.
도 4는 포화자화가 다른 두 재질의 자속밀도 변화를 비교한 그래프이다.
도 5는 포화자화가 다른 두 재질의 인덕턴스 변화를 비교한 그래프이다.
도 6은 본 발명에 따른 적층형 인덕터의 주파수에 따른 인덕턴스의 변화를 나타낸 그래프이다.
도 7은 본 발명에 따른 적층형 인덕터의 제조 방법을 순서대로 나타낸 플로우 차트이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 기술 등은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예는 본 발명의 개시가 완전하도록 함과 더불어, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공될 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어들은 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
이하에서는 첨부된 도면을 참조하여 본 발명의 구성 및 작용효과를 더욱 상세하게 설명한다.
도 1은 본 발명에 따른 적층형 인덕터(100)의 분해 사시도이고, 도 2는 본 발명에 따른 적층형 인덕터(100)의 외부 사시도이다.
도 1 및 도 2를 참조하면, 본 발명에 따른 적층형 인덕터(100)는 다수 개의 내부 전극(111a,112a,113a,114a)을 포함하는 적층체(110), 상기 적층체(110)의 양 단부에 형성된 한 쌍의 외부 전극 단자(131,132)를 포함할 수 있다.
상기 외부 전극 단자(131)는 최상층의 내부 전극(114a)의 일단으로부터 인출된 전극(114ab)과 전기적으로 연결되고, 외부 전극 단자(132)는 최하층의 내부 전극(111a)의 일단으로부터 인출된 전극(111ab)과 전기적으로 연결될 수 있다. 상기 내부 전극(111a,112a,113a,114a)은 상기 한 쌍의 외부 전극 단자(131,132)를 통해 외부 회로와 전기적으로 연결될 수 있다.
상기 내부 전극(111a,112a,113a,114a)은 전원이 인가되면 전류가 도통되어 자기장을 발생하는 도체 패턴으로, 이는 전기 전도도가 우수한 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 또는 백금(Pt) 중 선택되는 적어도 한 물질 또는 적어도 두 물질의 혼합물로 이루어질 수 있다.
상기 내부 전극(111a,112a,113a,114a)은 시트(111,112,113,114)의 일면에 각각 형성될 수 있고, 내부 전극(111a,112a,113a,114a)이 형성된 각 시트(111,112,113,114)는 복수 개 접합되어 하나의 적층체(110)를 이룬다.
이에 더하여, 최상층에 위치하는 시트(114)의 일면에 형성된 내부 전극(114a)은 외부로 노출되므로, 최상층에 위치하는 시트(114) 상면에 외부 시트(115)가 추가로 구비될 수 있다.
본 발명에 따른 적층형 인덕터(100)는 상기 적층체(110)의 상면 및/또는 하면에 구비된 상,하부 커버층(121,122)을 더 포함할 수 있다. 상기 커버층(121,122)은 상기 적층체(110)를 외부로부터 보호하는 동시에 자기경로(Magnetic roop)가 형성되므로, 투자율이 높은 페라이트 재질로 형성하는 것이 바람직하다.
내부 전극(111a,112a,113a,114a)이 인쇄된 각 시트(111,112,113,114)에는 소정의 위치, 예를 들어, 내부 전극(111a,112a,113a,114a)의 일단에 비아(via,110a)가 형성될 수 있다. 이러한 상기 비아(110a)를 통해 각 시트(111,112,113,114)에 형성된 내부 전극(111a,112a,113a,114a)은 전기적으로 상호 연결되어 하나의 코일을 형성한다.
특히, 상기 적층체(110)를 구성하는 복수 개의 시트(111,112,113,114)는 서로 다른 재질로 이루어진 제1 시트(111,113) 및 제2 시트(112,114)가 교대로 접합하여 적층된다. 즉, 제1 시트(111) 상면에 제2 시트(112)가 접합하고, 제2 시트(112) 상면에 다시 제1 시트(113)가 접합하며, 제1 시트(113) 상면에 다시 제2 시트(114)가 접합된다.
도 1에서는 상기 제1 시트(111,113)와 제2 시트(112,114)가 각각 두개씩 교대로 접합된 적층체(110)를 도시하고 있으나, 제1 시트(111,113)와 제2 시트(112,114)의 개수는 일정한 개수로 정해자는 것은 아니고, 최종 완성된 인덕터의 두께 및 제품 사양에서 정해진 인덕턴스값을 고려하여 임의의 개수로 구성될 수 있다.
상기 제1 시트(111,113)와 제2 시트(112,114)의 재질을 구체적으로 살펴보면, 상기 제1 시트(111,113)는 페라이트(Ferrite) 재질로 이루어지고, 상기 제2 시트(112,114)는 금속자성 재질로 이루어질 수 있다.
여기서, 상기 금속자성 재질은 철(Fe), Fe-Si계 합금, 센더스트(Fe-Si-Al, Sendust), 퍼멀로이(Fe-Ni, Permalloy), Fe-Si-Cr계 합금, Fe-Si-B-Cr계 비정질 합금 중에서 선택되는 적어도 한 물질 또는 적어도 두 물질의 혼합물일 수 있다.
아래 표 1은 상기 금속자성 재질의 포화자화 값(Ms)을 나타낸 표이고, 도 3은 금속자성 재질과 페라이트 재질의 포화자화를 비교한 그래프이다.
표1 및 도 3을 참조하면, 일반적으로, 금속자성 재질이 페라이트 재질에 비해 포화자화 값(Ms)이 큰 것을 알 수 있다.
도 4는 포화자화가 다른 두 재질의 자속밀도 변화를 비교한 그래프이고, 도 5는 포화자화가 다른 두 재질의 인덕턴스 변화를 비교한 그래프이다. 여기서, A곡선이 B곡선에 비해 포화자화가 큰 재질의 그래프이다.
도 4에 도시된 바와 같이, 초기 투자율이 같은 두 재질에서 DC-bias에 따른 자속밀도의 변화는 포화자화 값(Ms)이 큰 재질이 작은 재질에 비해 더 작다. 이에 따라, 도 5에 도시된 바와 같이, 포화자화 값(Ms)이 큰 재질이 포화자화 값(Ms)이 작은 재질에 비해 DC-bias에 따른 인덕턴스의 감소가 작게 나타난다.
본 발명에서는 페라이트 재질로 이루어진 제1 시트(111,113)와 금속자성 재질로 이루어진 제2 시트(112,114)를 교대로 적층함으로써, DC-Bias 인가시 페라이트 재질로 이루어진 제1 시트(111,113)의 자기포화를 억제하는 한편, 금속자성 재질로 이루어진 제2 시트(112,114)의 부족한 투자율을 페라이트 재질로 이루어진 제1 시트(111,113)로 보완할 수 있고, 이에 따라 인덕터의 초기용량을 확보할 수 있다.
도 6은 본 발명에 따른 적층형 인덕터(100)의 주파수에 따른 인덕턴스의 변화를 나타낸 그래프이다. 1KHz~1GHz의 주파수 대역에서 임피던스 분석기를 이용하여 인덕턴스를 측정하였다.
페라이트 재질로 이루어진 시트만으로 형성된 종래 적층형 인덕터의 경우, 일반적으로 최대 100MHz 이내에서 인덕턴스가 크게 증가하나, 도 6에 도시된 바와 같이, 본 발명에 따른 적층형 인덕터(100)의 경우, 100MHz를 넘는 상태에서 인덕턴스가 증가하므로 허용주파수(스위칭 주파수를 증가시켰을 때 초기값 대비 20% 이내로 허용되는 스위칭 주파수 영역)가 매우 높게 된다.
이제, 본 발명에 따른 적층형 인덕터(100)의 제조 방법에 대해 살펴보기로 한다. 본 발명에 따른 적층형 인덕터(100)의 제조 방법에 따라 완성되는 최종 제품은 도 1 및 도 2의 적층형 인덕터(100)가 되므로, 이하의 각 부호는 도1 및 도 2의 부호임을 미리 밝혀둔다.
도 7은 본 발명에 따른 적층형 인덕터(100)의 제조 방법을 순서대로 나타낸 플로우 차트이다.
도 7을 참조하면, 본 발명에 따른 적층형 인덕터(100)의 제조 방법은 먼저, 서로 다른 재질로 이루어진 복수 개의 제1 및 제2 그린 시트(111,112,113,114)를 준비하는 단계를 수행한다(S10).
구체적으로 상기 S10 단계는 먼저, 페라이트(Ferrite) 분말이 포함된 슬러리와 금속자성 분말이 포함된 슬러리를 각각 준비한다. 이때, 상기 금속자성 분말의 재료는 철(Fe), Fe-Si계 합금, 센더스트(Fe-Si-Al, Sendust), 퍼멀로이(Fe-Ni, Permalloy), Fe-Si-Cr계 합금, Fe-Si-B-Cr계 비정질 합금 중에서 선택되는 적어도 한 물질 또는 적어도 두 물질의 혼합물일 수 있다.
각 슬러리는, 페라이트(Ferrite) 분말 또는 금속자성 분말, 유전체 분말, 바인더, 가소제 등의 원료를 이본 롤밀(two-roll mill), 삼본 롤밀(three-rollmill), 볼밀(ball mill), 트롬밀, 디스퍼서(disperser), 니더, 코니더, 호모지나이저, 블렌더, 단축 또는 2축의 압출기 등으로 분쇄 혼합하여 제조될 수 있다.
이와 같이 제조된 각각의 슬러리를 캐리어 필름(carrier film)상에 캐스팅(Casting)한다. 본 발명에서는 닥터브레이드 테이프 캐스팅(Doctor Blade Tape Casting) 방식을 이용하여 캐리어 필름 위에 상기 각각의 슬러리를 도포한다. 캐리어 필름으로는 PET 필름을 사용하며, 이 밖에도 다른 재료들이 사용될 수 있다.
캐리어 필름 상에 각각의 슬러리를 도포하여 서로 다른 재질의 제1 그린 시트(111,112,113,114)와 제2 그린 시트(111,112,113,114)가 완성되면 상기 캐리어 필름을 제거한다.
캐리어 필름이 제거된 상기 제1 및 제2 그린 시트(111,112,113,114)의 일면에 일정한 패턴에 따라 내부 전극(111a,112a,113a,114a) 및 비아(110a)를 형성하는 단계를 수행한다(S20).
상기 내부 전극(111a,112a,113a,114a)은 스크린 프린팅 방법에 의해 정밀하게 상기 제1 및 제2 그린 시트(111,112,113,114)의 일면에 형성될 수 있다.
스크린 인쇄는 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 또는 백금(Pt) 중 선택되는 적어도 한 물질 또는 적어도 두 물질의 혼합물로 이루어진 도전성 페이스트가 일정한 패턴이 형성된 스크린 마스크 위를 통과함에 따라 소정의 패턴이 인쇄되는 방법이다. 물론 상기 내부 전극(111a,112a,113a,114a)을 형성하는 방법은 이에 한정되는 것은 아니고, 본 발명이 속하는 기술 분야에서 일반적으로 잘 알려진 다양한 방법에 의해서도 형성될 수 있음을 밝혀둔다.
한편, 상기 비아(110a)는 각 시트(111,112,113,114)에 형성된 내부 전극(111a,112a,113a,114a)이 상호 연결될 수 있도록 소정의 위치, 예컨대 내부 전극(111a,112a,113a,114a)의 일단이 위치하는 부분에 레이저 펀칭 또는 메카니컬 펀칭 등을 이용하여 형성할 수 있다.
상기 복수 개의 제 및 제2 그린 시트(111,112,113,114)에 내부 전극(111a,112a,113a,114a) 및 비아(110a)가 형성되면, 제1 시트(111) 상면에 제2 시트(112)를 적층하고, 제2 시트(112) 상면에 다시 제1 시트(113)를 적층한 다음,제1 시트(113) 상면에 다시 제2 시트(114)를 적층하는 단계를 수행한다(S30).
그 다음, 상기의 적층된 복수 개의 제1 및 제2 그린 시트(111,112,113,114)를 압착 후, 소성하는 단계를 수행한다(S40).
상기 제1 및 제2 그린 시트(111,112,113,114) 제조시 사용되는 슬러리에는 성형성을 유지하기 위한 유기물들이 포함되어 있고, 이러한 유기물들은 인덕터의 성능에 좋지 않은 영향을 미치므로 이러한 유기물을 제거하기 위하여 먼저 350 ℃ ~ 500 ℃ 사이에서 열처리를 한 후, 이어서 850 ℃ ~ 900 ℃ 사이에서 동시 소성하여 적층체(110)를 형성한다.
한편, 본 발명에 따른 적층형 인덕터(100)의 제조 방법은, 상기의 적층체(110)의 상면 및/또는 하면에 커버층(121,122)을 구비하는 단계를 더 포함할 수 있다. 상기 커버층(121,122)은 상기 적층체(110)를 외부로부터 보호하는 동시에 자기경로(Magnetic roop)가 형성되므로 투자율이 높은 페라이트 재질로 형성하는 것이 바람직하며, 상기 S10 단계에서 제조된 제1 그린 시트(111,112,113,114)를 여러 장 적층하여 제작할 수 있다.
마지막으로, 압착, 소성된 적층체(110)의 양 단부에 최상층의 내부 전극(114a)의 일단으로부터 인출된 전극(114ab)과 전기적으로 연결되는 외부 전극 단자(131)과, 최하층의 내부 전극(111a)의 일단으로부터 인출된 전극(111ab)과 연결되는 외부 전극 단자(132)를 형성하는 단계를 수행함으로써(S50), 본 발명에 따른 적층형 인덕터(100)를 완성될 수 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
100 : 본 발명에 따른 적층형 인덕터
110: 적층체
111, 113 : 제1 시트
112, 114 : 제2 시트
115 : 외부 시트
111a, 112a, 113a, 114a : 내부 전극
121, 122 : 커버층
131, 132 : 외부 전극 단자
110: 적층체
111, 113 : 제1 시트
112, 114 : 제2 시트
115 : 외부 시트
111a, 112a, 113a, 114a : 내부 전극
121, 122 : 커버층
131, 132 : 외부 전극 단자
Claims (8)
- 내부 전극이 형성된 시트가 복수 개 접합되고, 상기 각 내부 전극은 비아(via)를 통해 상호 연결되어 코일을 형성하는 적층체;
상기 적층체의 양 단부에 형성되고 최상층 및 최하층에 위치하는 상기 내부 전극의 일단과 각각 연결된 한 쌍의 외부 전극 단자; 및
상기 적층체의 상면 및 하면에 구비되고, 페라이트(Ferrite) 재질로 이루어지는 커버층;을 포함하되,
상기 적층체를 구성하는 복수 개의 시트는, 서로 다른 재질로 이루어진 제1 시트 및 제2 시트가 교대로 적층된 적층형 구조이며, 상기 제1 시트는 페라이트(Ferrite) 재질로 이루어지고, 상기 제2 시트는 금속자성 재질로 이루어지는, 적층형 인덕터.
- 제 1 항에 있어서,
상기 금속자성 재질은,
철(Fe), Fe-Si계 합금, 센더스트(Fe-Si-Al, Sendust), 퍼멀로이(Fe-Ni, Permalloy), Fe-Si-Cr계 합금, Fe-Si-B-Cr계 비정질 합금 중에서 선택되는 적어도 한 물질 또는 적어도 두 물질의 혼합물인,
적층형 인덕터.
- 제 1 항에 있어서,
상기 내부 전극은,
은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 또는 백금(Pt) 중 선택되는 적어도 한 물질 또는 적어도 두 물질의 혼합물인,
적층형 인덕터.
- 페라이트(Ferrite) 재질로 이루어지는 제1 그린 시트와, 금속자성 재질로 이루어지는 제2 그린 시트를 준비하는 단계;
상기 복수 개의 제1 및 제2 그린 시트의 일면에 일정한 패턴에 따라 내부 전극 및 소정의 위치에 비아를 형성하는 단계;
상기 복수 개의 제1 및 제2 그린 시트를 교대로 적층하는 단계;
상기의 적층된 복수 개의 제1 및 제2 그린 시트를 압착 후, 850 ℃ ~ 900 ℃ 사이에서 동시 소성하는 단계; 및
압착, 소성된 적층체의 양 단부에 최상층 및 최하층에 위치하는 상기 내부 전극의 일단과 각각 연결되는 한 쌍의 외부전극단자를 형성하는 단계;
를 포함하는,
적층형 인덕터의 제조 방법.
- 제 4 항에 있어서,
상기 제1 및 제2 그린 시트를 준비하는 단계는,
페라이트(Ferrite) 분말이 포함된 슬러리와 금속자성 분말이 포함된 슬러리를 각각 준비하는 단계;
상기 각 슬러리를 캐리어 필름 상에 캐스팅(Casting)하는 단계; 및
상기 캐리어 필름을 제거하는 단계;
를 통해 이루어지는,
적층형 인덕터의 제조 방법.
- 제 5 항에 있어서,
상기 금속자성 분말은,
철(Fe), Fe-Si계 합금, 센더스트(Fe-Si-Al, Sendust), 퍼멀로이(Fe-Ni, Permalloy), Fe-Si-Cr계 합금, Fe-Si-B-Cr계 비정질 합금 중에서 선택되는 적어도 한 물질 또는 적어도 두 물질의 혼합물인,
적층형 인덕터의 제조 방법.
- 제 4 항에 있어서,
상기의 적층된 복수 개의 제1 및 제2 그린 시트를 압착 후, 소성하는 단계 이후, 상기의 적층체의 상면 및 하면에 커버층을 구비하는 단계;
를 더 포함하는,
적층형 인덕터의 제조 방법.
- 제 4 항에 있어서,
상기 내부 전극은,
스크린 프린팅 방식에 의해 형성되는,
적층형 인덕터의 제조 방법.
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