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KR20150019853A - 반도체 장치의 트렌치 형성 방법 - Google Patents

반도체 장치의 트렌치 형성 방법 Download PDF

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KR20150019853A
KR20150019853A KR20130097254A KR20130097254A KR20150019853A KR 20150019853 A KR20150019853 A KR 20150019853A KR 20130097254 A KR20130097254 A KR 20130097254A KR 20130097254 A KR20130097254 A KR 20130097254A KR 20150019853 A KR20150019853 A KR 20150019853A
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윤보언
윤영상
한정남
권기상
윤두성
조병권
차지훈
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삼성전자주식회사
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Abstract

반도체 장치의 트렌치 형성 방법이 제공된다. 반도체 장치의 트렌치 형성 방법은, 산화막 내에 트렌치를 형성하고, 상기 트렌치의 표면을 따라 컨포말하게 제1 반응막을 형성하되, 상기 제1 반응막은 상기 트렌치의 상부에 배치된 제1 영역과 상기 트렌치의 하부에 배치된 제2 영역을 포함하고, 제1 양의 식각 가스를 상기 제1 반응막의 상기 제1 영역과 반응시켜 베리어막을 형성하고, 상기 제1 양보다 많은 제2 양의 식각 가스를 상기 제1 반응막의 상기 제2 영역과 반응시켜 상기 제2 영역 하부에 배치된 상기 산화막을 식각하는 것을 포함한다.

Description

반도체 장치의 트렌치 형성 방법{Method for forming a trench of semiconductor device}
본 발명은 반도체 장치의 트렌치 형성 방법 및 반도체 장치의 제조 방법 에 관한 것이다.
반도체 장치의 고집적화가 요구되면서 반도체 소자의 디자인 룰(design rule)이 급격하게 감소되고 있으며, 이에 따라 저전력 및 고속화를 요구하는 반도체 소자들이 사용되고 있다. 반도체 소자의 선폭이 미세화됨에 따라 스케일링 다운(scaling down)시키기 위한 다양한 방법이 사용되고 있다.
반도체 장치를 제조하는 과정에서, 트렌치, 홀 등을 형성하기 위해 식각 공정과 세정 공정을 진행한다. 그런데, 이러한 공정에서 트렌치, 홀 등의 폭이 넓어져 트렌치, 홀 등의 주변 소자가 노출되어 손상되거나 브릿지가 발생하는 문제점이 있었다.
본 발명이 해결하고자 하는 기술적 과제는 트렌치, 홀 등의 하부만을 식각하여 반도체 장치의 신뢰도를 개선시킬 수 있는 반도체 장치 내의 트렌치 형성 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 트렌치, 홀 등의 하부만을 식각하여 반도체 장치의 신뢰도를 개선시킬 수 있는 반도체 장치의 트렌치 형성 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 트렌치 형성 방법은, 산화막 내에 트렌치를 형성하고, 상기 트렌치의 표면을 따라 컨포말하게 제1 반응막을 형성하되, 상기 제1 반응막은 상기 트렌치의 상부에 배치된 제1 영역과 상기 트렌치의 하부에 배치된 제2 영역을 포함하고, 제1 양의 식각 가스를 상기 제1 반응막의 상기 제1 영역과 반응시켜 베리어막을 형성하고, 상기 제1 양보다 많은 제2 양의 식각 가스를 상기 제1 반응막의 상기 제2 영역과 반응시켜 상기 제2 영역 하부에 배치된 상기 산화막을 식각하는 것을 포함한다.
상기 제1 반응막은 NH3를 포함할 수 있다.
상기 식각 가스는 HF 및 HF3 중 적어도 하나를 포함할 수 있고, 상기 제2 영역 하부에 배치된 상기 산화막을 식각하는 것은, 비활성 기체, N2 및 NH3 중 적어도 하나를 더 포함하는 상기 식각 가스를 이용하여 상기 제2 영역 하부에 배치된 상기 산화막을 식각하는 것을 포함할 수 있다.
상기 베리어막을 형성하는 것은, 상기 제2 영역 하부에 배치된 상기 산화막을 식각하는 것보다 낮은 압력에서 상기 식각 가스를 제공받아 상기 베리어막을 형성하는 것을 포함할 수 있다.
상기 제1 반응막을 형성하는 것은, 상기 산화막의 상면에도 상기 제1 반응막을 형성하는 것을 포함할 수 있고, 상기 베리어막을 형성하는 것은, 상기 산화막의 상면에도 상기 베리어막을 형성하는 것을 포함할 수 있다.
상기 산화막은 기판과, 상기 기판 상에 형성된 게이트 구조체를 덮고, 상기 트렌치는 상기 게이트 구조체의 적어도 일 측에 형성된 소오스/드레인 상에 형성될 수 있다. 상기 기판과 상기 게이트 구조체 사이에 형성되는 핀을 더 포함할 수 있다. 상기 산화막 내에 상기 트렌치를 형성하는 것은, 상기 소오스/드레인 상면을 노출시키는 트렌치를 형성하되, 상기 소오스/드레인 상면에 자연 박막이 형성되는 것을 포함하고, 상기 제2 영역 하부에 배치된 상기 산화막을 식각하는 것은, 상기 자연 박막을 제거하여 상기 소오스/드레인 상면을 노출시키는 것을 포함할 수 있고, 상기 자연 박막은 산화막일 수 있다. 상기 제2 영역 하부에 배치된 상기 산화막을 식각한 후에, 상기 트렌치 내에 컨택을 형성하는 것을 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치의 트렌치 형성 방법은, 제1 영역과 제2 영역을 포함하는 절연막 내에 트렌치를 형성하고, 상기 절연막의 표면을 따라 컨포말하게 제1 반응막을 형성하고, 식각 가스를 상기 제1 영역 상면에 형성된 상기 제1 반응막과 반응시켜 베리어막을 형성하되, 상기 제1 영역은 제1 두께만큼 식각되고, 상기 식각 가스를 상기 제2 영역 상면에 형성된 상기 제1 반응막과 반응시켜 상기 제2 영역을 상기 제1 두께보다 두꺼운 제2 두께만큼 식각하는 것을 포함한다.
상기 절연막은 산화막일 수 있다.
상기 베리어막을 형성할 때보다 상기 제2 영역을 식각할 때, 상기 식각 가스의 양이 더 많고 상기 식각 가스의 압력이 더 높을 수 있다.
상기 제1 반응막은 NH3를 포함하고, 상기 식각 가스는 HF 및 HF3 중 적어도 하나를 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 트렌치 형성 방법에 대한 순서도이다.
도 2 내지 도 6은 본 발명의 제1 실시예에 따른 반도체 장치의 트렌치 형성 방법을 설명하기 위한 중간 단계 도면들이다.
도 7 내지 도 8은 본 발명의 제2 실시예에 따른 반도체 장치의 트렌치 형성 방법을 설명하기 위한 중간 단계 도면들이다.
도 9 내지 도 14는 본 발명의 제3 실시예에 따른 반도체 장치의 트렌치 형성 방법을 설명하기 위한 중간 단계 도면들이다.
도 15 내지 도 23은 본 발명의 제4 실시예에 따른 반도체 장치의 트렌치 형성 방법을 설명하기 위한 중간 단계 도면들이다.
도 24는 본 발명의 몇몇 실시예에 따라 제조된 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 25 및 도 26은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 내지 도 6을 참조하여 본 발명의 제1 실시예에 따른 반도체 장치의 트렌치 형성 방법에 대해 설명하기로 한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 트렌치 형성 방법에 대한 순서도이고, 도 2 내지 도 6은 본 발명의 제1 실시예에 따른 반도체 장치의 트렌치 형성 방법을 설명하기 위한 중간 단계 도면들이다.
먼저, 도 1 및 도 2를 참조하면, 절연막(10) 내에 제1 트렌치(11)를 형성한다(S100). 절연막(10)은 화학기상증착(CVD) 등의 공정을 통해 형성할 수 있다. 절연막(10)은 산화막일 수 있으며, 예를 들어 실리콘 산화막일 수 있으나, 이에 제한되는 것은 아니다. 절연막(10)은 TEOS(tetraethylortho silicate) 가스 등으로 형성할 수 있다.
도 2에서는 절연막(10)이 단일막으로 도시되어 있으나, 이에 제한되는 것은 아니며, 절연막(10)은 복수개의 층으로 형성될 수 있다.
제1 트렌치(11)는 절연막(10) 내에 형성된다. 제1 트렌치(11)는, 예를 들어, 제1 트렌치(11)가 형성되는 부분을 제외한 나머지 부분의 절연막(10) 상면에 포토 레지스트 패턴을 형성하고 노출된 절연막(10) 상면을 식각하여 형성할 수 있다. 제1 트렌치(11)를 형성하기 위한 식각 공정은 예를 들어 건식 식각 공정일 수 있고, 식각 가스로 CF4를 사용할 수 있다. 그러나, 본 발명은 이에 제한되는 것은 아니며, 다양한 방법, 다양한 식각 공정으로 제1 트렌치(11)를 형성할 수 있다.
제1 트렌치(11)의 높이(H1)와 하면의 폭(W1)은 반도체 장치의 크기, 용도 등에 따라서 임의로 결정될 수 있다.
한편, 도면에는 제1 트렌치(301)의 상하 폭이 다른 것으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니며, 상하 폭이 동일할 수도 있다.
이어서, 도 1 및 도 3을 참조하면, 제1 트렌치(11)의 표면을 따라 컨포말하게 제1 반응막(13)을 형성한다. 제1 반응막(13)은 예를 들어, CVD 공정을 통해 형성될 수 있다. 제1 반응막(13)은 절연막(10)의 상면에도 형성될 수 있다. 제1 반응막(13)은 NH3를 포함할 수 있다.
제1 트렌치(11) 내의 제1 반응막(13)은 제1 영역(13a)과 제2 영역(13b)으로 구분할 수 있다. 제1 반응막의 제1 영역(13a)은 제1 트렌치(11) 내의 상부에 배치될 수 있고, 제1 반응막의 제2 영역(13b)은 트렌치(13) 내의 하부에 배치될 수 있다. 제1 영역(13a)은 추후 서술할 베리어막(15)이 형성되는 부분이다.
이어서, 도 1, 도 3 및 도 4를 참조하면, 제1 양의 식각 가스(21)를 제1 반응막의 제1 영역(13a)과 반응시켜 베리어막(15)을 형성한다(S300).
도 3과 같이, 제1 트렌치(11) 내에 제1 반응막(13)을 형성하고, 제1 양의 식각 가스(21)를 제공한다. 이어서, 도 4를 참조하면, 제1 양의 식각 가스(21)는 제1 반응막의 제1 영역(13a)과 반응하여 베리어막(15)을 형성한다.
제1 양의 식각 가스(21)는 F를 포함할 수 있다. 예를 들어, 식각 가스(21)는 HF 및 HF3 중 적어도 하나를 포함할 수 있다.
NH3와, HF 또는 HF3는 건식 식각 공정에 사용되는 물질이다. 따라서, NH3, HF 또는 HF3, 산화막(예를 들어, SiO2)을 포함하는 절연막(10)이 반응하여 절연막(10)은 식각될 수 있다. 그러나, 제1 양의 식각 가스(21)를 소량으로 낮은 압력에서 제공하면, 제1 양의 식각 가스(21)는 적은 에너지를 가진 상태로 절연막(10)과는 반응하지 않고 제1 반응막(13)하고만 반응을 한다. 즉, 제1 양의 식각 가스(21)는 서서히 제1 반응막(13)과 반응을 하여 베리어막(15)을 형성한다.
제1 양의 식각 가스(21)는 소량이고 낮은 압력에서 제공되어 작은 에너지를 가지기 때문에, 제1 트렌치(11) 내의 하부까지 도달하지 못한다. 따라서, 제1 트렌치(11) 내의 하부에는 제1 양의 식각 가스(21)와 반응하지 못한 제1 반응막(13)이 존재한다. 제1 반응막의 제1 영역(13a)은 제1 양의 식각 가스(21)와 반응하는 부분이고 제1 반응막의 제2 영역(13b)은 제1 양의 식각 가스(21)와 반응하지 못한 부분이다. 제1 영역(13a)과 제2 영역(13b)의 면적은 제1 양의 식각 가스(21)의 양, 압력 등에 의하여 바뀔 수 있다. 예를 들어, 제1 양의 식각 가스(21) 양이 증가할수록 제1 반응막의 제2 영역(13b)의 면적은 좁아지고 제1 반응막의 제1 영역(13a)의 면적은 넓어질 수 있다. 제1 반응막의 제1 영역(13a)은 적어도 제1 트렌치(11) 내의 하면을 완전히 덮을 정도의 면적은 포함한다.
한편, 절연막(10)의 상면에도 제1 반응막(13)이 형성되어 있으므로, 제1 반응막(13)과 제1 양의 식각 가스(21)가 반응하여 절연막(10) 상면에도 베리어막(15)을 형성할 수 있다.
이어서, 도 1을 다시 참조하면, 제2 양의 식각 가스(23)를 제1 반응막의 제2 영역(13b)과 반응시켜 제1 반응막의 제2 영역(13b) 하부에 배치된 산화막을 식각한다(S400). 산화막, 즉 절연막(10)을 식각하기 위하여, 먼저 도 4와 같이 제2 양의 식각 가스(23)를 제공한다. 제2 양은 제1 양보다 많으며, 제2 양의 식각 가스(23)는 고압으로 제공될 수 있다. 제2 양의 식각 가스(23)는 제1 양의 식각 가스(21)보다 에너지가 크고 양이 많기 때문에, 트렌치(13)의 하부까지 도달하여 제1 반응막의 제2 영역(13b)과 반응할 수 있고, 제1 반응막의 제2 영역(13b) 하부에 배치된 절연막(10)을 식각할 수 있다.
제2 양의 식각 가스(13b)는 제1 양의 식각 가스(13a)와 같이 HF, HF3 중 적어도 하나를 포함할 수 있다. 또한, 제2 양의 식각 가스(13b)는 제1 반응막의 제2 영역(13b) 하부에 배치된 절연막(10)을 효과적으로 식각하기 위해 추가적으로 비활성 기체, N2 및 NH3 중 적어도 하나를 더 포함할 수 있다. 비활성 기체, N2 및 NH3 중 적어도 하나를 포함하면 제2 양의 식각 가스(23)와 절연막(10)의 반응이 촉진될 수 있다.
제2 양의 식각 가스(23)를 제공하면, 제2 양의 식각 가스(23), 제1 반응막의 제2 영역(13b), 제1 반응막의 제2 영역(13b) 하부에 배치된 절연막(10)이 반응한다. 이에 의하여 제1 반응막의 제2 영역(13b)이 존재하던 부분에는 제2 반응막(17)이 형성되고, 제1 반응막의 제2 영역(13b) 하부에 배치된 절연막(10)은 식각된다. 베리어막(15)이 형성된 부분은 베리어막(150)에 의해 제2 양의 식각 가스(23)가 절연막(10)과 반응하지 못하므로 절연막(10)이 식각되지 않는다.
제2 양의 식각 가스(23), 제1 반응막의 제2 영역(13b) 및 제1 반응막의 제2 영역(13b) 하부의 절연막(10)이 반응하여 제1 트렌치(11) 내에 제2 반응막(17)이 형성될 수 있다.
이어서, 절연막(10)에 후열처리(post heat treatment, PHT)를 수행하면, 제1 반응막(15)과 제2 반응막(17)은 승화되어 제거된다. 결국, 제1 반응막의 제2 영역(13b) 하부에 배치된 절연막(10)만을 식각하여, 도 6과 같이 제2 트렌치(12)를 형성할 수 있다. 제1 트렌치(11)의 하부에 배치된 절연막(10)을 식각했기 때문에, 제2 트렌치(12) 하면의 폭(W2)은 제1 트렌치(11) 하면의 폭(W1)보다 길고, 제2 트렌치(12)의 높이(H2)는 제1 트렌치(11)의 높이(H1)보다 크다.
본 발명과 같이 트렌치를 형성하면, 트렌치 내의 상부를 식각하지 않으면서 트렌치 내의 하부만을 선택적으로 식각할 수 있다. 따라서, 트렌치를 형성할 때 트렌치 상부의 CD(critical dimension)가 증가하는 것을 방지할 수 있어 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 7 및 도 8을 참조하여 본 발명의 제2 실시예에 따른 반도체 장치의 트렌치 형성 방법을 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하고 차이점을 위주로 설명하기로 한다.
도 7 내지 도 8은 본 발명의 제2 실시예에 따른 반도체 장치의 트렌치 형성 방법을 설명하기 위한 중간 단계 도면들이다.
본 발명의 제2 실시예에 따른 반도체 장치의 트렌치 형성 방법은 도 2 및 도 3과 같이 절연막(10) 내에 제1 트렌치(11)를 형성하고, 제1 트렌치(11) 내의 표면에 제1 반응막(13)을 컨포말하게 형성하는 것은 동일하다.
이어서, 도 3 및 도 7을 참조하면, 제1 양의 식각 가스(21)를 제1 반응막의 제1 영역(13a)과 반응시켜 베리어막(15)을 형성한다. 이 때, 본 발명의 제1 실시예에 다른 반도체 장치의 트렌치 형성 방법과 달리, 제1 반응막의 제1 영역(13a) 하부에 배치된 절연막(10)이 제1 양의 식각 가스(21)와 일부 반응하여 식각될 수 있다.
구체적으로, 절연막(10)은 제1 반응막의 제1 영역(13a) 하부에 배치된 제1 영역 절연막(10a)과 제1 반응막의 제2 영역(13b) 하부에 배치된 제2 영역 절연막(10b)으로 구분될 수 있다. 제1 양의 식각 가스(21)는 제1 반응막의 제1 영역(13a)과 반응하여 베리어막(15)을 형성할 수 있다. 그런데, 이 때, 제1 양의 식각 가스(21)는 제1 영역 절연막(10a)의 일부와 반응할 수 있고, 따라서, 제1 영역 절연막(10a)은 일부 식각될 수 있다. 제1 영역 절연막(10a)이 식각되는 양은 소량이며, 반도체 장치의 퍼포먼스에 영향을 미치지 않을 정도의 양이다.
한편, 제1 양의 식각 가스(21)는 소량이고 낮은 압력으로 제공되기 때문에, 트렌치(11) 하부에 배치되는 제1 반응막의 제2 영역(13b)까지 도달하지 못하여 제1 반응막의 제2 영역(13b)은 잔존한다.
이어서, 도 7에 도시된 것처럼 제2 양의 식각 가스(23)를 제공하여, 도 8과 같이 제1 반응막의 제2 영역(13b) 하부에 배치된 절연막(10b)을 식각한다. 제1 영역 절연막(10a)은 베리어막(15)에 의해 제2 양의 식각 가스(23)와 반응하지 않으며, 제2 영역의 절연막(10b)만이 제2 양의 식각 가스(23)와 반응하여 식각될 수 있다. 제2 양의 식각 가스(23), 제1 반응막의 제2 영역(13b) 및 제2 영역 절연막(10)이 반응하여 트렌치(11)의 하부에 제2 반응막(17)이 형성될 수 있다.
제1 영역 절연막(10a)은 제2 영역 절연막(10b)과 비교할 때 매우 적은 양만이 식각된다. 구체적으로, 제1 영역 절연막(10a)은 제1 두께(T1)만큼 식각되고 제2 영역 절연막(10b)은 제2 두께(T2)만큼 식각될 수 있다. 여기서, 제2 두께(T2)는 제1 두께(T1)보다 두꺼울 수 있다. 제1 두께(T1)는 트랜지스터의 퍼포먼스에 영향을 미치지 않을 정도로 작으며, 본 발명의 제2 실시예에 따른 반도체 장치의 트렌치 형성 방법은 제1 실시예에 따른 반도체 장치의 트렌치 형성 방법과 동일한 효과를 가질 수 있다.
이어서, PHT를 수행하면 베리어막(15)과 제2 반응막(17)은 제거되고 하부만 선택적으로 식각된 트렌치를 형성할 수 있다.
도 9 내지 도 14를 참조하여 본 발명의 제3 실시예에 따른 반도체 장치의 트렌치 형성 방법을 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하기로 한다.
도 9 내지 도 14는 본 발명의 제3 실시예에 따른 반도체 장치의 트렌치 형성 방법을 설명하기 위한 중간 단계 도면들이다.
먼저, 도 9를 참조하면, 기판(101)과, 기판(101) 상에 형성된 게이트 구조체(110)를 덮는 층간 절연막(210)을 형성한다.
기판(101)은 단결정 실리콘 기판, 폴리 실리콘 기판 또는 선택적 에피택셜 성장에 의해 형성된 실리콘 기판 등일 수 있으나, 이는 예시적인 것에 불과하다.
게이트 구조체(110)는 게이트 절연막(105), 게이트 전극(111), 및 하드마스크막(113)을 포함할 수 있다. 기판(101) 상에는 게이트 절연막(105)이 형성될 수 있다. 예를 들어, 게이트 절연막(105)은 실리콘 산화막, SiON, GexOyNz, GexSiyOz, 고유전율 물질, 이들의 조합물 또는 이들이 차례로 적층된 적층막등이 사용될 수 있다. 고유전율 물질은 HfO2, ZrO2, Al2O3, Ta2O5, 하프늄 실리케이트, 지르코늄 실리케이트 또는 이들의 조합막 등을 예로 들수 있다.
게이트 절연막(105) 상에는 게이트 전극(111)이 형성될 수 있다. 예를 들어, 게이트 전극(111)은 폴리 실리콘막, 실리사이드막, 금속막과 같은 단일의 도전막으로 이루어지거나, 또는 이들이 적층된 형태일 수 있다.
게이트 전극(111) 상에는 하드마스크막(113)이 형성될 수 있다.
게이트 구조체(110)의 양 측 중 적어도 일 측의 기판(101) 내에는 소오스/드레인(130)이 형성될 수 있다. 소오스/드레인(130)은 N형 또는 P형 불순물이 도핑되어 있을 수 있다.
나아가, 도면에 도시된 바와 같이, 게이트 전극(110)의 양 측벽에는 스페이서(120)가 형성될수 있다. 도면에는 스페이서(120)가 단층으로 도시되어 있으나, 본 발명은 이에 제한되지 않으며, 스페이서(120)는 여러 개의 층을 갖도록 형성될 수 있다.
기판(101) 상에 이러한 게이트 구조체(110)를 형성하는 공정은 당업계에 잘 알려진 공정에 의할 수 있으며, 본 발명이 이러한 제조 방법에 의해 제한되지 않음은 물론이다.
층간 절연막(210)은 예를 들어, 화학기상증착(CVD) 등의 증착 공정으로 형성될 수 있다. 층간 절연막(210)이 단일막으로 형성되는 것으로 도시되어 있으나, 이와 달리 복합막으로 형성될 수도 있다. 층간 절연막(210)은 산화막일 수 있다.
이어서, 도 10을 참조하면, 층간 절연막(210) 내에 제1 트렌치(301)를 형성한다.
제1 트렌치(301)는 소오스/드레인(130) 상에 형성될 수 있다. 도 10에서는 제1 트렌치(301)의 상하 폭이 다른 것으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니며, 상하 폭이 동일할 수도 있다.
제1 트렌치(301)를 형성하기 위하여, 예를 들어, 제1 트렌치(301) 형성 영역을 제외한 나머지 부분을 마스킹하는 포토 레지스트 패턴(미도시)을 층간 절연막(210) 상에 형성하고, 포토 레지스트 패턴에 의해 노출된 제1 트렌치(301) 형성 영역을 식각하여 소오스/드레인 영역(130)의 상면을 노출시키는 제1 트렌치(301)를 형성할 수 있다. 이러한 식각 공정은, 예를 들어 건식 식각 공정일 수 있으나 이에 제한되는 것은 아니다.
제1 트렌치(301)를 소오스/드레인(130) 상에 형성할 때, 소오스/드레인(130)의 상면에는 자연 박막(310)이 형성된다. 제1 트렌치(301)를 형성하기 위한 식각 공정에 사용된 식각 가스가 층간 절연막(210)에 포함된 산소와의 상호 반응 작용을 일으킬 수 있다. 이에 따라, 제1 트렌치(301)에 의해 노출되는 소오스/드레인(130) 상면에 박막이 형성될 수 있다. 이러한 자연 박막(310)은 산화막일 수 있다. 자연 박막(310)의 두께는 제1 트렌치(301)를 형성하기 위한 식각 공정의 공정 시간 등과 같은 공정 조건에 따라 다르게 형성될 수 있음은 물론이다.
도면에 도시된 바와 같이, 자연 박막(310)은 제1 트렌치(301) 내의 소오스/드레인역(130) 상면의 계면에 형성될 수 있다. 즉, 제1 트렌치(301)에 의해 노출된 소오스/드레인(130)의 상면 표면에 자연 박막(310)이 형성될 수 있다. 이러한 자연 박막(310)은, 예를 들어, 기판(101)이 실리콘 기판일 경우, Si, O, F, C 및 N 원소 등을 포함할 수 있다.
이어서, 도 11을 참조하면, 제1 트렌치(301) 내에 제1 반응막(220)을 형성한다. 제1 반응막(220)은 제1 트렌치(301)의 측벽과 자연 박막(310)의 상면을 따라 컨포말하게 형성될 수 있다. 또한, 제1 반응막(220)은 층간 절연막(210)의 상면에도 형성될 수 있다. 제1 반응막(220)은 NH3를 포함할 수 있다.
제1 반응막(220)은 제1 양의 식각 가스(320)와 반응하는 제1 반응막의 제1 영역(220a)과, 제1 양의 식각 가스(320)와 반응하지 않고 제2 양의 식각 가스(330)와 반응하는 제1 반응막의 제2 영역(220b)으로 구분할 수 있다.
제1 반응막(220)이 형성되면, 제1 양의 식각 가스(320)를 제공한다.
이어서, 도 12를 참조하면, 제1 반응막의 제1 영역(220a)은 제1 양의 식각 가스(320)와 반응하여 베리어막(230)을 형성한다.
제1 양이 소량이고 제1 양의 식각 가스(320)는 낮은 압력에 있기 때문에 에너지가 작다. 따라서, 제1 양의 식각 가스(320)는 트렌치(301)의 하부에 도달하지 못해 제1 반응막의 제1 영역(220a)과 반응하여 베리어막(230)을 형성할 뿐, 제1 반응막의 제2 영역(220b)과는 반응하지 않는다.
제1 양의 식각 가스(320)는 제1 반응막의 제1 영역(220a)뿐만 아니라 제1 반응막의 제1 영역(220a) 하부에 배치된 층간 절연막(210) 일부와 반응하여 층간 절연막(210)을 일부 식각할 수 있다.
베리어막(230)이 형성되면, 제2 양의 식각 가스(330)를 제공한다.
이어서, 도 13을 참조하면, 제1 양보다 많은 제2 양의 식각 가스(330)를 제1 반응막의 제2 영역(220b)와 반응시켜 제1 반응막의 제2 영역(220b) 하부에 배치된 자연 박막(310)을 제거한다.
제2 양의 식각 가스(330)는 제1 양의 식각 가스(330)보다 높은 압력을 갖기 때문에, 제1 양의 식각 가스(320)보다 높은 에너지를 갖는다. 또한, 제2 양은 제1 양보다 많은 양이기 때문에, 트렌치(301)의 하부까지 제2 양의 식각 가스(330)는 도달할 수 있으며, 제1 반응막의 제2 영역(220b)과 반응할 수 있다. 제2 양의 식각 가스(330)는 높은 에너지를 갖기 때문에, 제1 반응막의 제2 영역(220b) 하부에 배치된 층간 절연막(210)과 자연 박막(310)과도 반응한다. 따라서, 제1 반응막의 제2 영역(220b) 하부에 배치된 층간 절연막(210)과 자연 박막(310)은 식각될 수 있다. 층간 절연막(210)과 자연 박막(310)은 둘다 산화막이므로 식각될 수 있다. 제1 반응막의 제2 영역(220b)이 자연 박막(310) 상에만 형성된다면, 층간 절연막(210)은 식각되지 않고, 자연 박막(310)만 식각될 수 있다.
한편, 제1 및 제2 양의 식각 가스(320, 330)는 HF 및 HF3 중 적어도 하나를 포함할 수 있으며, 제2 양의 식각 가스(330)는 반응성을 높이기 위하여 추가적으로 비활성 가스, N2 및 NH3 중 적어도 하나를 더 포함할 수 있다.
층간 절연막(210)은 베리어막(230) 하부에 배치된 제1 영역 층간 절연막(210a)과 제1 반응막의 제2 영역(210b) 하부에 배치된 제2 영역 층간 절연막(210b)으로 구분될 수 있다. 제1 영역 층간 절연막(210a)은 그 상면에 형성된 베리어막(230)에 의하여 제2 양의 식각 가스(330)와 반응하지 않는다. 그러나, 제2 영역 층간 절연막(210b) 측면에는 베리어막(230)이 형성되어 있지 않으므로 제2 양의 식각 가스(330)와 반응하여 식각될 수 있다.
제1 반응막의 제2 영역(220b), 제2 영역 층간 절연막(210b), 자연 박막(310) 및 제2 양의 식각 가스(330)가 서로 반응하여 제2 반응막(240)을 형성할 수 있다.
제1 영역 층간 절연막(210a)은 낮은 에너지를 갖는 제1 양의 식각 가스(320)와 소량 반응하여 식각되는 양이 적으나, 제2 영역 층간 절연막(210b)은 높은 에너지를 갖는 제2 양의 식각 가스(330)와 대량 반응하여 식각되는 양이 많다. 구체적으로, 제1 영역 층간 절연막(210a)의 식각 두께(T3)는 제2 영역 층간 절연막(220b)과 자연 박막(310)이 식각되는 두께(T4)보다 작다. 따라서, 자연 박막(310)을 제거하는 과정에서, 트렌치(301) 상부의 CD(critical dimension)가 증가하는 것을 방지할 수 있다.
이어서, PHT 공정을 수행하면, 도 14와 같이 베리어막(230)과 제2 반응막(240)이 제거되어 제2 트렌치(303)를 형성할 수 있다. 제2 반응막(240)이 제거되면 소오스/드레인(130) 상면은 노출된다.
제2 트렌치(303)를 제1 트렌치(도 10의 301)와 비교하면, 제1 트렌치(301) 상부의 폭(W3)과 제2 트렌치(303) 상부의 폭(W5)은 거의 차이가 없으나, 제1 트렌치(301) 하부는 선택적으로 식각되었기 때문에 제1 트렌치(301) 하부의 폭(W4)과 제2 트렌치(303) 하부의 폭(W6)은 차이가 크며, 제2 트렌치(303) 하부의 폭(W6)은 제1 트렌치(301) 하부의 폭(W4)보다 크다.
이어서, 제2 트렌치(303) 내에 컨택을 형성하여 신뢰성이 향상된 트랜지스터를 제조할 수 있다.
도 15 내지 도 23을 참조하여 본 발명의 제4 실시예에 따른 반도체 장치의 트렌치 형성 방법을 설명하기로 한다.
도 15 내지 도 23은 본 발명의 제4 실시예에 따른 반도체 장치의 트렌치 형성 방법을 설명하기 위한 중간 단계 도면들이고, 도 16은 도 15의 A-A를 따라 절단한 단면도이고, 도 18 내지 도 23은 도 17의 B-B를 따라 절단한 단면도이다.
도 15 및 도 16을 참조하면, 핀(F1) 상에 게이트 구조체(449)를 형성한다.
기판(400) 상에는 핀(F1)이 형성되어 있다. 이러한 핀(F1)은, 예를 들어, 기판(400) 상에 마스크 패턴(미도시)을 형성한 후, 식각 공정을 진행하여 형성할 수 있으나, 이에 제한되는 것은 아니다. 핀(F1)은 제2 방향(Y1)을 따라 연장될 수 있다.
기판(400) 상에는 핀(F1)의 측벽을 덮는 소자 분리막(410)을 형성한다. 소자 분리막(410)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
한편, 소자 분리막(410) 위로 돌출된 핀(F1)의 일부는, 에피 공정에 의하여 형성될 수도 있다. 구체적으로, 소자 분리막(410) 형성 후, 리세스 공정없이 소자 분리막(410)에 의하여 노출된 핀(F1)의 상면을 씨드로 하는 에피 공정에 의하여 핀(F1)의 일부가 형성될 수 있다.
또한, 핀(F1)에 문턱 전압 조절용 도핑이 수행될 수 있다. NMOS 트랜지스터를 형성하고자 하는 경우 불순물은 붕소(B)일 수 있고, PMOS 트랜지스터를 형성하고자 하는 경우 불순물은 인(P) 또는 비소(As)일 수 있다.
핀(F1) 상에는 핀(F1)과 교차하여 제1 방향(X1)으로 연장되는 게이트 구조체(449)를 형성한다. 게이트 구조체(449)는 게이트 절연막(445) 및 게이트 전극(447)을 포함한다. 게이트 절연막(445)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(445)은 HfO2, ZrO2 또는 Ta2O5 등을 포함할 수 있다. 게이트 절연막(445)은 핀(F1)의 측벽 및 상면을 따라 컨포말하게 형성될 수 있다.
게이트 전극(447)은 금속층(MG1, MG2)을 포함할 수 있다. 게이트 전극(447)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1) TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 또는, 게이트 전극(447)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다.
게이트 전극(447)도 게이트 절연막(445)과 같이 핀(F1)의 측벽 및 상면을 따라 컨포말하게 형성될 수 있다.
스페이서(451)는 게이트 구조체(449) 측면에 형성된다. 스페이서(151)는 예를 들어, 실리콘 질화막 또는 실리콘 산질화막일 수 있다.
게이트 구조체(449)의 양 측에 소오스/드레인(460)을 형성한다. 소오스/드레인(460)은 상부가 일부 제거된 핀(F1) 상에 형성될 수 있으며, 소오스/드레인(460)은 상승된(elevated) 소오스/드레인 형태일 수 있다. 즉, 소오스/드레인(460)의 상면은 제1 층간 절연막(471)의 하면보다 높을 수 있다. 또한, 소오스/드레인(460)과 게이트 전극(447)은 스페이서(451)에 의하여 절연될 수 있다.
P형 트랜지스터를 형성하고자할 경우, 소오스/드레인(460)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 핀(F1)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
한편, N형 트랜지스터를 형성하고자할 경우, 소오스/드레인(460)은 기판(400)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(400)이 Si일 때, 소오스/드레인(460)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다.
상승된 소오스/드레인(460)은 에피 공정에 의해서 형성할 수 있으며, 상승된 소오스/드레인(460)은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도 15에서는 예시적으로 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 도시하였다.
소오스/드레인(460)의 하면은 도시된 바와 달리 핀(F1)의 상면보다 넓은 폭을 가질 수 있다.
소오스/드레인(460) 상에는 제1 층간 절연막(471)이 형성된다. 제1 층간 절연막(471) 상면과 게이트 구조체(449) 상면의 높이는 같을 수 있다. 제1 층간 절연막(471)은 산화막일 수 있다.
이어서, 도 17 및 도 18을 참조하면, 도 15의 결과물 상에, 제2 층간 절연막(472)을 형성한다. 제2 층간 절연막(472)은 산화막일 수 있다.
이어서, 도 19를 참조하면, 제1 층간 절연막(471)과 제2 층간 절연막(472)을 관통하는 제1 트렌치(465)를 소오스/드레인(460) 상에 형성한다.
제1 트렌치(465)를 형성할 때, 소오스/드레인(460) 상면에는 자연 박막(462)이 형성된다. 제1 트렌치(465)를 형성하기 위한 식각 공정에 사용된 식각 가스가 제1 및 제2 층간 절연막(471, 472)에 포함된 산소와의 상호 반응 작용을 일으킬 수 있다. 이에 따라, 제1 트렌치(465)에 의해 노출되는 소오스/드레인(460) 상면에 박막이 형성될 수 있다. 이러한 자연 박막(462)은 산화막일 수 있다. 자연 박막(462)의 두께는 제1 트렌치(465)를 형성하기 위한 식각 공정의 공정 시간 등과 같은 공정 조건에 따라 다르게 형성될 수 있음은 물론이다.
이어서, 도 20을 참조하면, 제1 트렌치(465)의 표면을 따라 컨포말하게 제1 반응막(481)을 형성한다. 제1 반응막(481)은 NH3를 포함할 수 있으며, 제2 층간 절연막(472) 상면에도 형성될 수 있다.
제1 반응막(481)을 형성한 후, 제1 양의 식각 가스(483)가 제공된다. 도 21을 참조하면, 제1 양의 식각 가스(483)는 제1 반응막의 제1 영역(481a)과 반응하여 베리어막(485)을 형성하며, 제1 반응막의 제2 영역(481b)은 잔존한다.
한편, 제1 양의 식각 가스(483)가 제1 반응막의 제1 영역(481a) 하부에 배치된 제2 층간 절연막(472)과 반응하여 제2 층간 절연막(472) 일부가 식각될 수도 있다. 그러나 이는 소량이며 트랜지스터의 퍼포먼스에 영향을 미치지 않는다.
도면에서는 베리어막(485)이 제2 층간 절연막(472) 상에만 형성되는 것으로 도시되어 있으나, 베리어막(485)은 제1 층간 절연막(472) 상에도 형성될 수 있다.
이어서, 제2 양의 식각 가스(487)를 제공한다. 제2 양은 제1 양보다 많으며, 제2 양의 식각 가스(487)는 높은 압력을 갖기 때문에 제1 트렌치(465)의 하부에 위치하는 제1 반응막의 제2 영역(481b)과 반응할 수 있다.
제2 양의 식각 가스(487)를 제1 반응막의 제2 영역(481b)과 반응시키면, 도 22와 같이 제1 반응막의 제2 영역(481b) 하부에 배치된 제1 및 제2 층간 절연막(471, 472)과 자연 박막(462)을 식각할 수 있다. 베리어막(485)이 형성된 부분의 제2 층간 절연막(472)은 제2 양의 식각 가스(487)에 의해 식각되지 않는다. 결국, 트렌치(465) 상부의 CD 폭은 유지하면서 자연 박막(462)을 선택적으로 식각할 수 있다.
제2 양의 식각 가스(487)에 의해 식각된 자연 박막(462)과 제1 및 제2 층간 절연막(471, 472)의 두께(T6)는, 제1 양의 식각 가스(483)에 의해 식각된 제2 층간 절연막(472)의 두께(T5)보다 크다.
제1 및 제2 층간 절연막(471, 472), 자연 박막(462), 제1 반응막의 제2 영역(481b) 및 제2 양의 식각 가스(487)가 반응하여 트렌치(465) 하부에 제2 반응막(489)이 형성될 수 있다.
만약, 제1 반응막의 제2 영역(481b)이 제1 층간 절연막(471)과 자연 박막(462)만을 덮고 있다면, 제1 층간 절연막(471), 자연 박막(462), 제1 반응막의 제2 영역(481b) 및 제2 양의 식각 가스(487)가 반응하여 트렌치(465) 하부에 제2 반응막(489)이 형성될 수 있다.
이어서 PHT 공정을 수행하면, 도 23과 같이 베리어막(485)과 제2 반응막(489)은 제거되고, 소오스/드레인(460) 상면을 노출시키는 제2 트렌치(467)가 형성된다. 베리어막(485)과 제2 반응막(489)은 승화되어 제거될 수 있다.
이어서, 제2 트렌치(467) 내에 컨택(미도시)을 형성할 수 있다.
도 24를 참조하여, 본 발명의 몇몇 실시예에 따라 제조된 반도체 장치를 포함하는 전자 시스템에 대해 설명하도록 한다.
도 24는 본 발명의 몇몇 실시예에 따라 제조된 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 24를 참조하면, 본 발명의 몇몇 실시예에 따라 제조된 반도체 장치를 포함하는 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.
본 발명의 실시예들에 따라 제조된 반도체 장치는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 25 및 도 26은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 25는 태블릿 PC이고, 도 26은 노트북을 도시한 것이다. 본 발명의 실시예들에 따라 제조된 반도체 장치 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 절연막 11, 301, 465: 제1 트렌치
12, 303, 467: 제2 트렌치 13, 220, 481: 제1 반응막
15, 230, 485: 베리어막 17, 240, 489: 제2 반응막
21, 320, 483: 제1 양의 식각 가스 23, 330, 487: 제2 양의 식각 가스
101, 400 기판 110, 449: 게이트 구조체
120, 451: 스페이서 130, 461: 소오스/드레인
210, 471, 472: 층간 절연막

Claims (10)

  1. 산화막 내에 트렌치를 형성하고,
    상기 트렌치의 표면을 따라 컨포말하게 제1 반응막을 형성하되, 상기 제1 반응막은 상기 트렌치의 상부에 배치된 제1 영역과 상기 트렌치의 하부에 배치된 제2 영역을 포함하고,
    제1 양의 식각 가스를 상기 제1 반응막의 상기 제1 영역과 반응시켜 베리어막을 형성하고,
    상기 제1 양보다 많은 제2 양의 식각 가스를 상기 제1 반응막의 상기 제2 영역과 반응시켜 상기 제2 영역 하부에 배치된 상기 산화막을 식각하는 것을 포함하는 반도체 장치의 트렌치 형성 방법.
  2. 제 1항에 있어서,
    상기 제1 반응막은 NH3를 포함하는 반도체 장치의 트렌치 형성 방법.
  3. 제 1항에 있어서,
    상기 식각 가스는 HF 및 HF3 중 적어도 하나를 포함하는 반도체 장치의 트렌치 형성 방법.
  4. 제 1항에 있어서,
    상기 베리어막을 형성하는 것은,
    상기 제2 영역 하부에 배치된 상기 산화막을 식각하는 것보다 낮은 압력에서 상기 식각 가스를 제공받아 상기 베리어막을 형성하는 것을 포함하는 반도체 장치의 트렌치 형성 방법.
  5. 제 1항에 있어서,
    상기 산화막은 기판과, 상기 기판 상에 형성된 게이트 구조체를 덮고,
    상기 트렌치는 상기 게이트 구조체의 적어도 일 측에 형성된 소오스/드레인 상에 형성되는 반도체 장치의 트렌치 형성 방법.
  6. 제 5항에 있어서,
    상기 기판과 상기 게이트 구조체 사이에 형성되는 핀을 더 포함하는 반도체 장치의 트렌치 형성 방법.
  7. 제 5항에 있어서,
    상기 산화막 내에 상기 트렌치를 형성하는 것은,
    상기 소오스/드레인 상면을 노출시키는 트렌치를 형성하되, 상기 소오스/드레인 상면에 자연 박막이 형성되는 것을 포함하고,
    상기 제2 영역 하부에 배치된 상기 산화막을 식각하는 것은,
    상기 자연 박막을 제거하여 상기 소오스/드레인 상면을 노출시키는 것을 포함하는 반도체 장치의 트렌치 형성 방법.
  8. 제 7항에 있어서,
    상기 자연 박막은 산화막인 반도체 장치의 트렌치 형성 방법.
  9. 제1 영역과 제2 영역을 포함하는 절연막 내에 트렌치를 형성하고,
    상기 절연막의 표면을 따라 컨포말하게 제1 반응막을 형성하고,
    식각 가스를 상기 제1 영역 상면에 형성된 상기 제1 반응막과 반응시켜 베리어막을 형성하되, 상기 제1 영역은 제1 두께만큼 식각되고,
    상기 식각 가스를 상기 제2 영역 상면에 형성된 상기 제1 반응막과 반응시켜 상기 제2 영역을 상기 제1 두께보다 두꺼운 제2 두께만큼 식각하는 것을 포함하는 반도체 장치의 트렌치 형성 방법.
  10. 제 9항에 있어서,
    상기 절연막은 산화막인 반도체 장치의 트렌치 형성 방법.
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