KR20150016908A

KR20150016908A - 제로-딜레이 바이패스 멀티 플렉서 삽입을 위한 플립-플롭 회로 및 그것의 동작 방법

Info

Publication number: KR20150016908A
Application number: KR1020140099934A
Authority: KR
Inventors: 크리스티나 웰스; 매트 베르진스; 김민수
Original assignee: 삼성전자주식회사
Priority date: 2013-08-05
Filing date: 2014-08-04
Publication date: 2015-02-13
Also published as: CN104348449B; TWI643460B; US20150036447A1; TW201513573A; CN104348449A; KR102191232B1; US9793881B2

Abstract

본 발명의 실시 예에 따른 플립-플롭 회로는 입력 데이터, 입력 클럭 신호, 및 바이패스 신호를 수신하고, 중간 신호를 제 1 노드로 출력하는 마스터 회로; 및 상기 제 1 노드에서 상기 중간 신호를 수신하고, 상기 입력 클럭 신호 및 상기 바이패스 신호를 수신하고, 출력 클럭 신호를 출력하는 슬레이브 회로를 포함하고, 상기 바이패스 신호는 상기 슬레이브 회로를 제어하여, 상기 바이패스 신호의 로직 레벨을 기반으로 버퍼링된 입력 클럭 신호 및 스트레치 클럭 신호 중 어느 하나를 상기 출력 클럭 신호로서 출력한다.

Description

제로-딜레이 바이패스 멀티 플렉서 삽입을 위한 플립-플롭 회로 및 그것의 동작 방법{FLIP-FLOP CIRCUIT FOR INSERTING ZERO-DELAY BYPASS MUX AND OPERATING METHOD THEREOF}

본 발명은 지연이 없는(제로-딜레이) 바이패스 멀티플렉서를 포함하는 플립-플롭에 관한 것으로, 더욱 상세하게는 추가 지연을 발생하지 않고 DFT(Design For Test) 범위를 확보할 수 있는 지연이 없는 바이패스 멀티플렉서를 포함하는 플립-플롭에 관한 것이다.

종래 기술 분야에서 마스터-슬레이브 플립-플롭 구조는 일반적으로 적어도 하나의 메모리 회로로 입력되는 입력 클럭을 가공하기 위하여 사용된다. 예를 들어, 가공된 입력 클럭은 분할된 클럭(divided clock)이거나 또는 스트레치 클럭(stretched clock)일 수 있다.

그러나, 종래 기술 분야에서, 마스터-슬레이브 플립-플롭에 의해 입력 클럭이 가공되는 경우, 메모리 회로를 위한 DFT(Design For Test) 영역이 소실될 수 있다. 그러므로, 마스터-슬레이브 플립-플롭 구조의 다운스트림(downstream)에 위치한 메모리 회로는 DFT 테스트를 위하여 정규 입력 클럭을 요구한다.

메모리 회로의 DFT를 위한 정규 입력 클럭이 요구되는 문제점을 해결하기 위하여 종래 기술 분야에서는 다운스트림 멀티플렉서(downstream multiplexer)를 추가하여 메모리 회로의 DFT 테스트를 위하여 사용될 수 있는 정규 클럭을 생성한다. 그러나, 다운스트림 멀티플렉서를 추가하는 것은 시간 지연을 증가시킨다. 시간 지연은 홀드 타임을 위반할 수 있다. 이 경우, 메모리 회로가 정규 입력 클럭을 메모리 회로의 제한된 시간을 위반한 시간에서 정규 입력 클럭을 수신할 때, 홀드 타임 위반이 발생한다. 더욱이, 홀드 타임 위반은 시간 지연으로 인하여 추가적인 홀드 버퍼를 요구하여 정규 클럭은 메모리 회로의 제한된 시간 내에 수신될 수 있다. 즉, 다운스트림 멀티플렉서가 종래 기술에 추가될 경우, 전력 소모, 시간 지연 및 회로 사이즈가 증가할 수 있다. 추가적인 전력 소모 다운스트림 멀티플렉서 및 추가 홀드 버퍼들로 인하여 발행된다. 즉, 회로 사이즈, 시간 지연, 및 전력 소보의 증가 없이 DFT를 위한 향상된 구조가 요구된다.

본 발명의 목적은 감소된 전력 소모, 감소된 시간 지연, 및 감소된 면적을 갖는 플립-플롭 회로 및 그것의 동작 방법을 제공하는 데 있다.

실시 예로서, 상기 마스터 회로는 제 1 소스 전압 및 제 3 PMOS 트랜지스터와 연결되고, 바이패스 신호에 의해 제어되는 바이패스 PMOS 트랜지스터; 및 제 3 노드 및 접지 사이에 연결되고, 상기 바이패스 신호에 의해 제어되는 바이패스 NMOS 트랜지스터를 포함한다.

실시 예로서, 상기 마스터 회로는 상기 제 1 소스 전압 및 상기 제 1 노드 사이에 연결되고, 상기 입력 클럭 신호에 의해 제어되는 제 1 PMOS 트랜지스터; 상기 제 1 소스 전압 및 상기 제 1 노드 사이에 연결되고, 제 2 노드에 의해 제어되는 제 2 PMOS 트랜지스터; 상기 제 1 노드 및 제 2 NMOS 트랜지스터 사이에 연결되고, 상기 입력 데이터에 의해 제어되는 제 1 NMOS 트랜지스터; 상기 제 2 NMOS 트랜지스터 및 상기 접지 사이에 연결되고, 상기 제 2 노드에 의해 제어되는 제 3 NMOS 트랜지스터; 상기 제 1 NMOS 트랜지스터 및 상기 제 3 NMOS 트랜지스터 사이에 연결되고, 상기 입력 클럭 신호에 의해 제어되는 상기 제 2 NMOS 트랜지스터; 상기 바이패스 PMOS 트랜지스터 및 상기 제 2 노드 사이에 연결되고, 상기 입력 클럭 신호에 의해 제어되는 상기 제 3 PMOS 트랜지스터; 상기 제 1 소스 전압 및 상기 제 2 노드 사이에 연결되고, 상기 중간 신호에 의해 제어되는 제 4 PMOS 트랜지스터; 상기 제 1 노드 및 제 9 NMOS 트랜지스터 사이에 연결되고, 상기 제 1 노드의 반전 신호에 의해 제어되는 제 4 NMOS 트랜지스터; 상기 제 2 노드 및 상기 제 3 노드 사이에 연결되고, 상기 중간 신호에 의해 제어되는 제 5 NMOS 트랜지스터; 상기 제 3 노드 및 제 7 NMOS 트랜지스터 사이에 연결되고, 상기 입력 데이터의 반전 신호에 의해 제어되는 제 6 NMOS 트랜지스터; 상기 제 6 NMOS 트랜지스터 및 상기 접지 사이에 연결되고, 상기 입력 클럭 신호에 의해 제어되는 상기 제 7 NMOS 트랜지스터; 상기 제 9 NMOS 트랜지스터 및 상기 접지 사이에 연결되고, 상기 입력 클럭 신호에 의해 제어되는 상기 제 8 NMOS 트랜지스터; 및 상기 제 8 트랜지스터 및 상기 제 2 노드 사이에 연결되고, 상기 제 2 노드의 반전 신호에 의해 제어되는 상기 제 9 NMOS 트랜지스터를 포함한다.

실시 예로서, 상기 슬레이브 회로는 상기 바이패스 신호 및 제 6 노드의 신호를 수신하고, 제 4 노드의 신호를 출력하는 바이패스 NOR 게이트를 포함한다.

실시 예로서, 상기 슬레이브 회로는 상기 제 1 소스 전압 및 제 10 NMOS 트랜지스터 사이에 연결되고, 상기 제 1 노드의 상기 중간 신호에 의해 제어되는 제 5 PMOS 트랜지스터; 상기 제 5 PMOS 트랜지스터 및 제 11 NMOS 트랜지스터 사이에 연결되고, 상기 입력 클럭 신호에 의해 제어되는 제 10 NMOS 트랜지스터; 제 10 NMOS 트랜지스터 및 접지 사이에 연결되고, 상기 제 4 노드의 신호에 의해 제어되는 제 6 PMOS 트랜지스터; 상기 제 6 PMOS 트랜지스터 및 제 12 NMOS 트랜지스터 사이에 연결되고, 상기 입력 클럭 신호에 의해 제어되는 제 7 PMOS 트랜지스터; 및 상기 제 7 PMOS 트랜지스터 및 제 5 노드 사이에 연결되고, 상기 제 4 노드의 신호에 의해 제어되는 상기 제 12 NMOS 트랜지스터를 더 포함한다.

실시 예로서, 상기 슬레이브 회로는 상기 제 6 노드의 신호를 반전시켜 상기 출력 클럭 신호를 출력하는 인버터를 더 포함한다.

실시 예로서, 상기 출력 클럭 신호를 사용하여 적어도 하나의 외부 회로를 테스트하는데 사용된다.

실시 예로서, 상기 적어도 하나의 외부 회로는 적어도 하나의 메모리 회로이다.

실시 예로서, 로직 하이의 상기 바이패스 신호에 응답하여 상시 마스터 회로는 비활성화디고, 상기 입력 클럭 신호는 버퍼링되고, 상기 버퍼링된 입력 클럭 신호는 상기 출력 클럭 신호로서 상기 슬레이브 회로로부터 출력된다.

실시 예로서, 로직 로우의 상기 바이패스 신호에 응답하여, 상기 스트레치 클럭 신호는 상기 출력 신호로서 상기 슬레이브 회로로부터 출력되고, 상기 스트레치 회로는 상기 입력 클럭 신호와 비교하여 늘어진 신호이다.

본 발명의 다른 실시 예에 따른 제 1 및 제 2 회로들을 포함하는 플립-플롭 회로의 동작 방법은 입력 데이터, 입력 클럭 신호, 및 바이패스 신호를 상기 제 1 회로에서 수신하는 단계; 상기 제 1 회로의 제 1 노드로 중간 신호를 출력하는 단계; 상기 제 2 회로에서 상기 바이패스 신호, 상기 입력 클럭 신호, 및 상기 제 1 노드에서 상기 중간 신호를 수신하는 단계; 및 상기 제 2 회로로부터 출력 클럭 신호를 출력하는 단계를 포함하고, 상기 제 1 회로 및 상기 제 2 회로의 모드들을 기반으로 버퍼링된 입력 클럭 신호 및 스트레치 클럭 신호 중 하나를 상기 출력 클럭 신호로서 출력한다.

실시 예로서, 바이패스 모드동안 상기 제 1 회로를 비활성화하는 단계; 상기 바이패스 모드동안 상기 제 2 회로에서 상기 입력 클럭 신호를 버퍼링하는 단계; 및 상기 바이패스 모드동안 상기 버퍼링된 입력 클럭 신호를 상기 출력 클럭 신호로서 상기 제 2 회로부터 출력하는 단계를 더 포함한다.

실시 예로서, 상기 바이패스 모드는 상기 바이패스 신호가 로직 하이이다.

실시 예로서, 비-바이패스 모드동안 상기 스트레치 클럭 신호를 상기 출력 클럭 신호로서 상기 제 2 회로로부터 출력하는 단계를 더 포함하고, 상기 스트레지 클럭 신호는 상기 입력 클럭 신호와 비교하여 늘어진 신호이다.

실시 예로서, 상기 비-바이패스 모드는 상기 바이패스 신호가 로직 로우이다.

실시 예로서, 상기 출력 클럭 신호를 사용하여 적어도 하나의 외부 회로를 테스트하는 단계를 더 포함한다.

본 발명의 또 다른 실시 예에 따른 플립-플롭 회로는 입력 클럭 신호를 수신하는 제 1 회로; 및 상기 입력 클럭 신호를 수신하고, 출력 클럭 신호를 출력하는 제 2 회로를 포함하고, 상기 제 1 회로는 소스 전압 및 제 1 PMOS 트랜지스터 사이에 연결되고, 상기 바이패스 신호에 의해 제어되는 바이패스 PMOS 트랜지스터; 및 제 1 NMOS 트랜지스터 및 접지 사이에 연결되고, 상기 바이패스 신호에 의해 제어되는 바이패스 NMOS 트랜지스터를 포함하고, 상기 제 2 회로는 제 1 노드의 신호 및 상기 바이패스 신호를 수신하고, 제 2 노드의 신호를 출력하는 바이패스 NOR 게이트; 및 상기 제 1 노드의 신호를 반전시켜 출력 신호를 출력하는 인버터를 포함하고, 상기 제 2 노드의 신호는 상기 제 2 회로의 제 2 PMOS 트랜지스터 및 제 2 NMOS 트랜지스터의 입력 제어 신호이고, 상기 바이패스 신호는 상기 제 2 회로를 제어하여 상기 바이패스 신호의 로직 레벨을 기반으로 버퍼링된 입력 클럭 신호 및 스트레치 클럭 신호 중 하나를 상기 출력 클럭 신호로서 출력한다.

실시 예로서, 로직 하이의 상기 바이패스 신호에 응답하여 상기 제 1 회로는 비활성화 되고, 상기 입력 클럭 신호는 버퍼링되고, 상기 버퍼링된 입력 클럭 신호는 상기 출력 클럭으로서 상기 제 2 회로로부터 출력된다.

실시 예로서, 로직 로우의 바이패스 신호에 응답하여, 상기 스트레치 신호는 상기 출력 클럭 신호로서 상기 제 2 회로로부터 출력되고, 상기 스트레치 출력 신호는 상기 입력 클럭 신호와 비교하여 늘어진 신호이다.

본 발명에 따르면, 감소된 전력 소모, 감소된 시간 지연, 및 감소된 면적을 갖는 플립-플롭 회로 및 그것의 동작 방법이 제공된다.

도 1은 메모리의 DFT(Design For Test)의 구조를 보여주는 도면이다.
도 2는 예시적인 실시 예에 따른 DFT 구성을 보여주는 도면이다.
도 3은 예시적인 실시 예에 따른 도 2의 플립-플롭 회로를 보여주는 도면이다.
도 4는 예시적인 실시 예에 따른 도 3의 플립-플롭 회로(100)의 상위 레벨 구조를 보여주는 도면이다.
도 5는 예시적인 실시 예에 따른 DFT 구조을 위한 순서도이다.

본 발명의 기술적 사상에 대한 다양한 예시적인 실시 예들은 첨부된 도면들을 참조하여 더욱 상세하게 설명될 것이다. 그러나 본 발명의 기술적 사상은 본문에서 설명된 실시 예들에 한정되어 구성되지 않으며, 다양한 다른 형태들로 구현될 수 있다. 또한, 실시 예들이 본 발명이 속하는 기술 분야에서의 통상의 기술자에게 전달되어 용이하게 실시될 수 있도록 실시 예들이 제공된다. 도면들에서 계층들 및 영역들 간의 크기들 및 상대적인 크기들은 명확성을 위하여 과장될 수 있다. 유사한 구성 요들은 유사한 참조번호들이 참조된다.

비록 다양한 구성 요소들을 설명하기 위하여 제 1, 제 2, 제 3, 등의 용어들이 사용될 수 있으나, 이 구성 요소들이 상술된 용어들에 한정되지 않음은 잘 이해될 것이다. 상술된 용어들은 다른 구성 요소들로부터 하나의 구성 요소를 구분하기 위하여 사용될 수 있다. 즉, 본문에서 언급되는 제 1 구성 요소는 실시 예들로부터 제외되지 않고, 제 2 구성 요소를 지칭할 수 있다. 본문에서 사용되는 바와 같이, "및/또는"의 용어는 언급된 구성들의 어느 하나 또는 그 이상의 모든 조합 및 일부의 조합을 포함한다.

본문에서 어느 하나의 구성 요소가 다른 구성 요소와 "연결되거나", "부착되거나" 할 때, 이는 직접적으로(directly) 다른 구성 요소와 연결되거나, 부착될 수 있고, 또는 하나의 구성 요소와 다른 구성 요소 사이에 또 다른 구성 요소가 존재할 수 있다. 대조적으로, 어느 하나의 구성 요소가 다른 구성 요소와 "직접적으로 연결되거나" 또는 "직접적으로 부착되거나" 할 경우, 어느 하나의 구성 요소와 다른 구성 요소 사이의 구성 요소들은 존재하지 않는다. 구성 요소들 사이의 관계를 설명하기 위하여 사용되는 다른 용어들은 유사한 방식(예를 들어, "사이의" 대 "직접적인 사이의", "인접한" 대 "직접적으로 인접한" 등)으로 해석될 수 있다.

본문에서 사용되는 전문 용어는 오직 특정 예시적인 실시 예들의 설명의 편의를 위함이며, 실시 예들의 한정으로 해석되지 않는다. 본문에서 사용되는 바와 같이, "하나", "어느 하나", 및 "그" 와 같은 단수 용어들은 내용 상에서 명백하게 언급되지 않는 한 복수 용어들을 포함하는 것으로 해석된다. 상세한 설명에서 상요되는 "포함하다" 및/또는 "포함하는"의 용어들은 정해진 특징들, 인자들, 단계들, 구성들, 동작들, 요소들, 및/또는 구성 요소들 명시하는 것으로 이해될 것이다. 그러나, 하나 또는 그 이상의 다른 특징들, 인자들, 단계들, 구성들, 동작들, 요소들, 구성 요소들, 및/또는 그것들의 그룹들의 존재 또는 추가를 배제하는 것은 아니다.

다르게 정의되지 않는 한, 본원에서 사용 된 기술적이거나 과학적인 용어를 포함해서 모든 용어는 일반적으로 이들 실시 속하는 당업자에 의해 이해되는 것과 동일한 의미를 갖는다. 공용 사전에서 정의된 바와 같이 용어들은 본문에서 명확하게 정의되지 않는 한 관련 기술의 맥락에서의 그것들의 의미로서 해석되어야 하고, 이상적이거나 전형적으로 해석되지 않아야 함은 잘 이해될 것이다.

도 1은 메모리의 DFT(Design For Test)의 구조를 보여주는 도면이다.

도 1의 DFT의 구조는 플립-플롭 회로(10), 멀티플렉서(20), 복수의 홀드 버퍼들(30), 및 DFT의 대상인 메모리(40)를 포함한다.

도 1의 DFT 구조에서, 플립-플롭 회로(10)는 직렬로 배치된 3개의 마스터-슬레이브 플립-플롭들로 구성된다. 그러나, 플립-플롭 회로(10)는 이하에서 설명되는 본 발명의 예시적인 실시 예에 따른 DFT 구성과 비교하기 위하여 3개의 마스터-슬레이브 플립-플롭들을 포함하는 것으로 도시된다. 반면에, 플립-플롭 회로(10)는 3개 이상 또는 그 이하의 마스터-슬레이브 플립-플롭 회로들을 포함할 수 있다.

도 1의 플립-플롭 회로(10)는 3개의 마스터-슬레이브 플립-플롭들의 조합의 입력으로써 클럭 신호(CK)를 수신한다. 플립-플롭 회로(10)에 입력된 클럭 신호(CK)는 3개의 마스터-슬레이브 플립-플롭들로 집적 입력된다. 멀티 플렉서(20)는 클럭 신호를 선택하기 위하여 추가된다. 상세하게, 멀티 플렉서(20)는 입력 클럭(CK) 및 지연된 가공 클럭(CKm)인 플립-플롭 회로(10)의 출력을 수신한다. 도 1에 도시된 바와 같이, 지연된 가공 신호(CKm)는 마스터-슬레이브 플립-플롭 조합들에 의해 가공된 입력 클럭 신호(CK)이다. 멀티 플렉서(20)는 바이패스 활성화 신호(BYP)를 기반으로 지연된 가공 신호(CKm) 및 입력 클럭(CK) 중 어느 하나를 선택하고, 선택된 클럭 신호(CKout)를 출력한다.

도 1의 DFT 구조에서, 플립-플롭 회로(10)는 복수의 마스터-슬레이브 플립-플롭 조합들을 포함할 수 있으나, 플립-플롭 회로(10)는 오직 하나의 마스터-슬레이브 플립-플롭 조합을 포함할 수 있다. 더욱이, 도 1은 플립-플롭 회로(10)는 하나의 마스터-슬레이브 플립-플롭 조합으로 입력하기 위한 입력 클럭 신호(CK)를 수신할 수 있다.

도 1의 DFT 구조에서, 멀티 플렉서(20)를 플립-플롭 회로(10)의 다운스트림에 추가하는 것은 추가적인 시간 지연을 발생할 수 있다. 지연은 홀드 타임의 위반을 발생한다. 도 1에서 홀드 타임 위반을 방지하기 위하여 복수의 홀드 버퍼들(30)이 요구된다. 그러므로, 도 1의 DFT 구조에서, 전력 소모, 시간 지연, 및 회로 사이즈가 증가한다.

도 2는 예시적인 실시 예에 따른 DFT 구성을 보여주는 도면이다.

도 2의 DFT 구성의 예시적인 실시 예는 플립-플롭 회로(100), 멀티 플렉서(200), 및 메모리(400)를 포함한다. 메모리(400)는 도 1에 도시된 DFT 구성에서의 메모리(40)와 유사할 수 있다. 더욱이, 플립-플롭 회로(100)는 복수의 마스터-슬레이브 플립-플롭 조합들을 포함할 수 있다.

도 1에 도시된 DFT 구조과 대조적으로, 도 2의 예시적인 실시 예에서의 멀티플렉서(200)는 플립-플롭 회로(100)에 포함될 수 있다. 그러므로, 예시적인 실시 예의 플립-플롭 회로(100)는 입력 클럭 신호(CK) 및 바이패스 활성화 신호(BYP)를 수신할 수 있고, 바이패스 활성화 신호(BYP)를 기반으로 선택된 출력 클럭 신호(CKout)를 출력할 수 있다. 마스터-슬레이브 플립-플롭 조합은 플립-플롭 회로(100)에 포함된 멀티 플렉서(200)가 존재하지 않는다.

도 2에 도시된 바와 같이 멀티 플렉서(200)가 플립-플롭 회로(100)에 포함될 경우, 도 1의 DFT 구조에서 도시된 바와 같은 멀티 플렉서(20)에 의한 추가 시간 지연은 발생되지 않는다. 그러므로, 도 2의 DFT 구조에서, 전력 소모, 시간 지연, 및 회로 사이즈는 증가하지 않는다. 도 2에 도시된 바와 같이 추가 지연이 없기 때문에, 도 1의 DFT 구조에서 요구된 복수의 홀드 버퍼들(300)은 요구되지 않는다.

도 3은 예시적인 실시 예에 따른 도 2의 플립-플롭 회로를 보여주는 도면이다. 특히, 도 3은 도 2의 플립-플롭 회로(100) 중 하나의 마스터-슬레이브 플립-플롭 조합을 상세하게 보여준다.

도 3에서, 도 2의 플립-플롭 회로(100)는 마스터 회로(50) 및 슬레이브 회로(70)를 포함할 수 있다.

마스터 회로(50)는 복수의 트랜지스터들을 포함할 수 있다. 마스터 회로(50)는 제 1 PMOS 트랜지스터(51), 제 2 PMOS 트랜지스터(52), 제 3 PMOS 트랜지스터(53), 및 제 4 PMOS 트랜지스터(54)를 포함할 수 있다. 마스터 회로(50)는 제 1 NMOS 트랜지스터(61), 제 2 NMOS 트랜지스터(62), 제 3 NMOS 트랜지스터(63), 제 4 NMOS 트랜지스터(64), 제 5 NMOS 트랜지스터(65), 제 6 NMOS 트랜지스터(66), 제 7 NMOS 트랜지스터(67), 제 8 NMOS 트랜지스터(68), 및 제 9 NMOS 트랜지스터(69)를 더 포함할 수 있다.

마스터 회로(50)는 바이패스 PMOS 트랜지스터(55), 바이패스 NMOS 트랜지스터(56), 제 1 인버터(57), 제 2 인버터(58), 및 제 3 인버터(59)를 포함할 수 있다. 마스터 회로(50)는 입력 데이터(D), 입력 클럭 신호(CK), 및 바이패스 활성화 신호(BYP)를 수신하고, 중간 신호(INTM; intermediate signal)을 제 1 노드(N1)로 출력할 수 있다.

특히, 도 3의 제 1 PMOS 트랜지스터(51)는 제 1 소스 전압(Vs) 및 제 1 노드(N1) 사이에 연결될 수 있다. 제 2 PMOS 트랜지스터(52) 또한 제 1 소스 전압(Vs) 및 제 1 노드(N1) 사이에 연결될 수 있다. 제 3 PMOS 트랜지스터(53)는 바이패스 PMOS 트랜지스터(55) 및 제 2 노드(N2) 사이에 연결될 수 있다. 제 4 PMOS 트랜지스터(54)는 제 1 소스 전압(Vs) 및 제 2 노드(N2) 사이에 연결될 수 있다.

바이패스 PMOS 트랜지스터(55)는 제 1 소스 전압(Vs) 및 제 3 PMOS 트랜지스터(53) 사이에 연결될 수 있다. 바이패스 NMOS 트랜지스터(56)는 제 3 노드(N3) 및 접지 사이에 연결될 수 있다.

제 1 NMOS 트랜지스터(61)는 제 1 노드(N1) 및 제 2 NMOS 트랜지스터(62) 사이에 연결될 수 있다. 제 2 NMOS 트랜지스터(62)는 제 1 NMOS 트랜지스터(61) 및 제 3 NMOS 트랜지스터(63) 사이에 연결될 수 있다. 제 3 NMOS 트랜지스터(63)는 제 2 NMOS 트랜지스터(62) 및 접지 사이에 연결될 수 있다. 제 4 NMOS 트랜지스터(68)는 제 1 노드(N1) 및 제 8 NMOS 트랜지스터(68) 사이에 연결될 수 있다. 제 5 NMOS 트랜지스터(65)는 제 2 노드(N2) 및 제 3 노드(N3) 사이에 연결될 수 있다. 제 6 NMOS 트랜지스터(66)는 제 3 노드(N3) 및 제 7 NMOS 트랜지스터(67) 사이에 연결된다. 제 7 NMOS 트랜지스터(67)는 제 6 NMOS 트랜지스터(66) 및 접지 사이에 연결된다. 제 8 NMOS 트랜지스터(68)는 제 9 NMOS 트랜지스터(69) 및 접지 사이에 연결된다. 제 9 NMOS 트랜지스터(69)는 제 2 노드(N2) 및 제 8 NMOS 트랜지스터(68) 사이에 연결된다.

제 1 PMOS 트랜지스터(51), 제 2 NMOS 트랜지스터(62), 제 3 PMOS 트랜지스터(53), 제 7 NMOS 트랜지스터(67), 및 제 8 NMOS 트랜지스터(68) 전체는 입력 클럭 신호(CK)에 의해 제어된다. 다시 말해서, 입력 클럭 신호(CK)는 상술된 트랜지스터들의 게이트들로 입력된다.

제 2 PMOS 트랜지스터(52) 및 제 3 NMOS 트랜지스터(63)는 제 2 노드(N2)에 의해 제어된다. 다시 말해서, 제 2 노드(N2)는 상술된 트랜지스터들의 게이트들로 입력된다. 제 9 NMOS 트랜지스터(69)는 제 2 인버터(58)를 통해 제 2 노드(N2)의 반전 신호에 의해 제어된다.

제 1 NMOS 트랜지스터(61)는 입력 데이터(D)에 의해 제어된다. 다시 말해서, 입력 데이터(D)는 제 1 NMOS 트랜지스터(61)의 게이트로 입력된다. 제 6 NMOS 트랜지스터(66)는 제 3 인버터(59)를 통해 입력 데이터(D)의 반전 신호에 의해 제어된다.

제 4 PMOS 트랜지스터(54) 및 제 5 NMOS 트랜지스터(65)는 중간 신호(INTM)에 의해 제어된다. 다시 말해서, 중간 신호(INTM)는 상술된 트랜지스터들의 게이트들에 입력된다. 제 4 NMOS 트랜지스터(64)는 제 1 인버터(57)를 통해 중간 신호(INTM)의 반전 신호에 제어된다.

바이패스 PMOS 트랜지스터(55) 및 바이패스 NMOS 트랜지스터(56)는 바이패스 활성화 신호(BYP)에 의해 제어된다.

비록 실시 예에 따른 마스터 회로(50)가 도 3을 참조하여 설명되었으나, 플립-플롭 회로(100)는 상술된 설명에 한정되지 않는다. 다시 말해서, 통상의 기술자가 동일한 기능들을 구현하기 위하여 다른 회로 구성에서 바이패스 트랜지스터들을 사용할 수 있다. 다른 개수의 트랜지스터들이 사용될 수 있고, 회로 구성은 동일한 기능을 구현하기 위하여 다양하게 수정될 수 있다.

도 3에서, 플립-플롭 회로(100)의 슬레이브 회로(70)는 제 5 PMOS 트랜지스터(71), 제 6 PMOS 트랜지스터(72), 제 7 PMOS 트랜지스터(73), 제 10 NMOS 트랜지스터(80), 제 11 NMOS 트랜지스터(81), 및 제 12 NMOS 트랜지스터(82)를 포함할 수 있다.

더욱이, 슬레이브 회로(70)는 제 4 인버터(83) 및 바이패스 NOR 게이트(84)를 포함할 수 있다. 슬레이브 회로(70)는 중간 신호(INTM), 입력 클럭 신호(CK), 및 바이패스 활성화 신호(BYP)를 수신할 수 있고, 출력 클럭 신호(CKout)를 출력할 수 있다.

제 5 PMOS 트랜지스터(71)는 제 1 소스 전압(Vs) 및 제 10 NMOS 트랜지스터(80) 사이에 연결될 수 있다. 제 6 PMOS 트랜지스터(72)는 제 1 소스 전압(Vs) 및 제 7 PMOS 트랜지스터(73) 사이에 연결될 수 있다. 제 7 PMOS 트랜지스터(73)는 제 6 PMOS 트랜지스터(72) 및 제 12 NMOS 트랜지스터(82) 사이에 연결될 수 있다.

제 10 NMOS 트랜지스터(80)는 제 5 PMOSE 트랜지스터(71) 및 제 11 NMOS 트랜지스터(81) 사이에 연결될 수 있다. 제 11 NMOS 트랜지스터(81)는 제 10 NMOS 트랜지스터(80) 및 접지 사이에 연결될 수 있다. 제 12 NMOS 트랜지스터(82)는 제 7 PMOS 트랜지스터(73) 및 제 5 노드(N5) 사이에 연결될 수 있다.

바이패스 NOR 게이트(84)는 제 6 노드(N6)의 신호 및 바이패스 활성화 신호(BYP)를 수신하고, 제 4 노드(N4)의 신호를 출력하도록 구성된다. 제 4 인버터(83)는 제 6 노드(N6)의 신호를 수신하여 제 6 노드(N6)의 신호를 반전할 수 있고, 출력 클럭 신호(CKout)로서 제 6 노드(N6)의 반전된 신호를 출력할 수 있다.

제 7 PMOS 트랜지스터(73) 및 제 10 NMOS 트랜지스터(80)는 입력 클럭 신호(CK)에 의해 제어된다. 다시 말해서, 입력 클럭 신호(CK)는 상술된 트랜지스터들의 게이트들에 입력된다.

제 5 PMOS 트랜지스터(71) 및 제 11 NMOS 트랜지스터(81)는 중간 신호(INTM)에 의해 제어된다. 다시 말해서, 중간 신호(INTM)는 상술된 트랜지스터들의 게이트들에 입력된다.

제 6 PMOS 트랜지스터(72) 및 제 12 NMOS 트랜지스터(82)는 제 4 노드(N4)의 신호에 의해 제어된다. 다시 말해서, 제 4 노드(N4)의 신호는 상술된 트랜지스터들의 게이트들로 입력된다.

비록 실시 예에 따른 플립-플롭 회로(100)의 슬레이브 회로(70)가 도 3을 참조하여 설명되었으나, 슬레이브 회로(70)가 상술된 설명에 한정되는 것은 아니다. 다시 말해서, 통상의 기술자가 동일한 기능들을 구현하기 위하여 다른 회로 구성에서 바이패스 트랜지스터들을 사용할 수 있다. 다른 개수의 트랜지스터들이 사용될 수 있고, 회로 구성은 동일한 기능을 구현하기 위하여 다양하게 수정될 수 있다.

도 3에 도시된 바와 같이 바이패스 PMOS 트랜지스터(55), 바이패스 NMOS 트랜지스터(56), 및 바이패스 NOR 게이트(84)는 플립-플롭 회로(100)에 포함된다. 상이러한 구성 요소들을 플립-플롭 회로(100)에 추가할 때, 타이밍 저하(timming degradation)가 최소화될 수 있다. 도 3의 구성들은 임계 시간이 아닌 추가적인 프리차지 시간을 요구한다. 비록 도 3 명확하게 도시되지 않았으나, 프리차지 회로는 노드들(N1~N2)을 소즈 전압(Vs)으로 프리차지할 수 있다. 프리차지 회로는 플립-플롭 회로(100) 내에 포함되거나, 또는 외부 회로로부터 플립-플롭 회로(100)을 프리차지할 수 있다. 그러므로, 프리차지 타이밍은 DFT의 대상인 메모리 회로에 요구되는 임계 시간에 영향을 주지 않는다.

대조적으로, 멀티 플렉서가 플립-플롭 회로(10)(도 1의 DFT 구조에 도시된 바와 같은)의 다운스트림에 위치할 경우, 전체 DFT 구조의 복잡도가 증가한다. 이러한 복잡도는 회로 사이즈 및 전력 소모를 증가시킨다. 플립-플롭 회로(10)의 다운스트림에 멀티플렉서가 위치하는 것은 레이턴시를 증가시킨다. 그러므로, DFT 구조에서 플립-플롭 회로(10)의 다운스트림에 멀티플렉서가 위치할 경우, 규정 입력 클럭이 DFT의 대상인 메모리 회로의 임계시간 요구들과 매치되기 위하여 홀드 버퍼들(30)이 요구될 수 있다.

그러므로, 예시적인 실시 예에서, 전력 소모 및 시간 지연은 종래 기술과 비교하여 감소된다. 예시적인 실시 예들에서, 회로 사이즈가 종래 기술과 비교하여 증가되지 않는다. 바이패스 PMOS 트랜지스터(55), 바이패스 NMOS 트랜지스터(56), 및 바이패스 NOR 트랜지스터(84)가 플립-플롭 회로(100)로서 동일한 전력을 사용하기 때문에, 예시적인 실시 예에서, 전력 소모가 감소될 수 있다. 다시 말해서, 상술된 구성 요소들을 위한 추가 전력이 요구되지 않는다.

대조적으로, 종래 기술에서, 멀티 플렉서는 플립-플롭 회로(10)의 다운 스트림에 위치한다. 그러므로, 종래 기술에서, 플립-플롭 회로(10)의 다운스트림에 위치하는 멀티 플렉서는 추가 전력을 요구할 수 있다.

도 4는 예시적인 실시 예에 따른 도 3의 플립-플롭 회로(100)의 상위 레벨 구조를 보여주는 도면이다.

도 4에서 입력 클럭(CK) 및 바이패스 활성화 신호(BYP)는 플립-플롭 회로(100)로 입력될 수 있다. 상위 레벨 구조에서 도시된 바와 같이, 플립-플롭 회로(100)는 입력 클럭 신호(CK), 데이터 신호(D), 및 바이패스 활성화 신호(BYP)를 기반으로 출력 클럭 신호(CKout)를 출력한다.

DFT 구조의 동작은 도 2 내지 도 4를 참조하여 설명된다.

도 2 내지 도 4에서, 바이패스 활성화 신호가 "1"인 경우, 제 2 노드(N2)는 로우 레벨을 유지하고, 중간 신호(INTM)는 하이 레벨을 유지하고, 입력 클럭(CK)은 출력 클럭 신호(CKout)를 통과한다. 그러므로, 바이패스 모드(즉, 바이패스 활성화 신호가 로직 하이 또는 "1"인 모드)에서, 입력 클럭은 DFT 구조에서 사용될 입력 클럭 신호(CK)를 위하여 입력 클럭은 출력을 통해 전달된다. 예시적인 실시 예에서, 입력 클럭 신호(CK)는 출력 클럭 신호(CKout)를 통해 전달되어 메모리 회로와 같은 하드웨어 회로를 테스트한다.

도 2 내지 도 4에서 바이패스 활성화 신호(BYP)가 "0"인 경우, (즉, 바이패스 모드가 아닌 경우), 입력 클럭 신호(CK)는 출력 클럭 신호(CKout)를 통해 전달되기 전에 가공된다. 예시적인 실시 예에서, 출력을 통해 전달되기 전에 가공된 입력 클럭 신호(CK)는 스트레치 클럭(CKm, stretched clock)이다. 스트레지 클럭(CKm)은 입력 클럭 신호(CK)와 비교하여 늘어진 신호이다.

비록 도 2 내지 도 4에 도시된 플립-플롭 회로(100)는 상술된 실시 예들에 따라 D 타입 플립-플롭들을 사용하여 구성되나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 예를 들어, 플립-플롭 회로(100)는 SR 타입 플립-플롭들, T 타입 플립-플롭들, JK 플립-플롭들, 또는 상술된 플립-플롭들의 조합을 사용하여 구성된다.

도 5는 예시적인 실시 예에 따른 DFT 구조을 위한 순서도이다. 101 단계에서, 제 1 회로는 입력 데이터, 입력 클럭 신호, 및 바이패스 신호를 제 1 회로에서 수신한다. 102 단계에서, 중간 신호는 제 1 회로의 제 1 노드로 출력된다. 103 단계에서, 중간 신호, 입력 클럭 신호, 및 바이패스 신호는 제 2 회로에서 수신된다. 중간 신호는 제 1 노드에서 수신된다. 마지막으로, 104 단계에서, 출력 클럭 신호는 제 2 회로로부터 출력된다. 도 5의 예시적인 실시 예에서, 제 1 회로 및 제 2 회로는 각각 마스터 회로(50) 및 슬레이브 회로(70)와 대응될 수 있다.

도 5의 순서도에서, 바이패스 모드는 제 1 회로 및 제 2 회로의 기능들을 제어할 수 있다. 바이패스 모드가 활성화될 경우, 제 1 회로는 비활성화되고, 제 2 회로에서 입력 클럭 신호는 버퍼링되고, 버퍼링된 입력 클럭 신호는 출력 클럭 신호로서 제 2 회로로부터 출력될 수 있다. 바이패스 모드는 바이패스 신호가 로직 하이인 모드일 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 바이패스 모드는 바이패스 신호가 로직 로우일 때 활성화될 수 있다.

도 5의 순서도에서, 비-바이패스 모드(non-bypass mode)는 제 1 회로 및 제 2 회로의 기능들을 제어할 수 있다. 비-바이패스 모드가 발생할 경우, 스트레치 클럭 신호는 출력 클럭 신호로서 제 2 회로로부터 출력된다. 스트레치 클럭 신호는 입력 클럭 신호와 비교하여 늘어진 신호이다. 비-바이패스 모드는 바이패스 신호가 로직 로우인 모드일 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 비-바이패스 모드는 바이패스 신호가 로직 하이일 때 활성화될 수 있다.

본문에서 기재된 기술적 사상과 연관된 알고리즘 또는 방법의 단계들은 하드웨어, 프로세서에 의해 구동되는 소프트웨어, 또는 하드웨어 및 소프트웨어의 조합에 직접적으로 실장될 수 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터, 하드 디스크, 착탈식 디스크, CD-ROM, 또는 본 발명의 기술 분야에서 잘 알려진 저장 매체의 다른 형태들에 포함될 수 있다. 예시적인 저장 매체(예를 들어, 메모리(40)는 프로세서와 연결되고, 프로세서는 저장 매체로부터 정보를 읽거나 쓸 수 있다. 예시적으로, 저장 매체는 프로세서에 필수적일 수 있다. 어떤 측면에서, 프로세서 및 저장 매체는 ASIC(application specific integrated circuit)에 포함될 수 있다. 더욱이, ASIC은 사용자 단말기에 포함될 수 있다. 프로세서 및 저장 매체는 사용자 단말기에서 별개의 구성 요소들로 포함될 수 있다.

상술된 내용은 예시적인 실시 예들이며, 그것들의 한정으로 해석되지 않는다. 일부 예시적인 실시 예들이 설명되었으나, 통상의 기술가는 실시 예들의 이점 및 새로운 지침으로부터 용이하게 예시적인 실시 예들을 다양하게 변형하는 것이 가능할 것이다. 따라서, 다양한 변형들은 특허청구범위에 정의된 실시 예들의 사상 내에 포함되도록 해석된다. 그러므로, 상술된 내용은 다양한 예시적인 실시 예들이며, 특정 실시 예에 국한되지 않음은 잘 이해될 것이다. 상술된 예시적인 실시 예들의 변형들 및 다른 예시적인 실시 예들은 첨부된 특허청구범위의 사상 내에 포함되는 것으로 해석된다.

100 : 플립-플롭 회로
200 : 멀티플렉서
400 : 메모리
50 : 마스터 회로
70 : 슬레이브 회로
CK : 입력 클럭 신호
BYP : 바이패스 활성화 신호
INTM : 중간 신호
CKout : 출력 클럭 신호

Claims

입력 데이터, 입력 클럭 신호, 및 바이패스 신호를 수신하고, 중간 신호를 제 1 노드로 출력하는 마스터 회로; 및
상기 제 1 노드에서 상기 중간 신호를 수신하고, 상기 입력 클럭 신호 및 상기 바이패스 신호를 수신하고, 출력 클럭 신호를 출력하는 슬레이브 회로를 포함하고,
상기 바이패스 신호는 상기 슬레이브 회로를 제어하여, 상기 바이패스 신호의 로직 레벨을 기반으로 버퍼링된 입력 클럭 신호 및 스트레치 클럭 신호 중 어느 하나를 상기 출력 클럭 신호로서 출력하는 플립-플롭 회로.
제 1 항에 있어서,
상기 마스터 회로는
제 1 소스 전압 및 제 3 PMOS 트랜지스터와 연결되고, 바이패스 신호에 의해 제어되는 바이패스 PMOS 트랜지스터; 및
제 3 노드 및 접지 사이에 연결되고, 상기 바이패스 신호에 의해 제어되는 바이패스 NMOS 트랜지스터를 포함하는 플립-플롭 회로.
제 2 항에 있어서,
상기 마스터 회로는
상기 제 1 소스 전압 및 상기 제 1 노드 사이에 연결되고, 상기 입력 클럭 신호에 의해 제어되는 제 1 PMOS 트랜지스터;
상기 제 1 소스 전압 및 상기 제 1 노드 사이에 연결되고, 제 2 노드에 의해 제어되는 제 2 PMOS 트랜지스터;
상기 제 1 노드 및 제 2 NMOS 트랜지스터 사이에 연결되고, 상기 입력 데이터에 의해 제어되는 제 1 NMOS 트랜지스터;
상기 제 2 NMOS 트랜지스터 및 상기 접지 사이에 연결되고, 상기 제 2 노드에 의해 제어되는 제 3 NMOS 트랜지스터;
상기 제 1 NMOS 트랜지스터 및 상기 제 3 NMOS 트랜지스터 사이에 연결되고, 상기 입력 클럭 신호에 의해 제어되는 상기 제 2 NMOS 트랜지스터;
상기 바이패스 PMOS 트랜지스터 및 상기 제 2 노드 사이에 연결되고, 상기 입력 클럭 신호에 의해 제어되는 상기 제 3 PMOS 트랜지스터;
상기 제 1 소스 전압 및 상기 제 2 노드 사이에 연결되고, 상기 중간 신호에 의해 제어되는 제 4 PMOS 트랜지스터;
상기 제 1 노드 및 제 9 NMOS 트랜지스터 사이에 연결되고, 상기 제 1 노드의 반전 신호에 의해 제어되는 제 4 NMOS 트랜지스터;
상기 제 2 노드 및 상기 제 3 노드 사이에 연결되고, 상기 중간 신호에 의해 제어되는 제 5 NMOS 트랜지스터;
상기 제 3 노드 및 제 7 NMOS 트랜지스터 사이에 연결되고, 상기 입력 데이터의 반전 신호에 의해 제어되는 제 6 NMOS 트랜지스터;
상기 제 6 NMOS 트랜지스터 및 상기 접지 사이에 연결되고, 상기 입력 클럭 신호에 의해 제어되는 상기 제 7 NMOS 트랜지스터;
상기 제 9 NMOS 트랜지스터 및 상기 접지 사이에 연결되고, 상기 입력 클럭 신호에 의해 제어되는 상기 제 8 NMOS 트랜지스터; 및
상기 제 8 트랜지스터 및 상기 제 2 노드 사이에 연결되고, 상기 제 2 노드의 반전 신호에 의해 제어되는 상기 제 9 NMOS 트랜지스터를 포함하는 플립-플롭 회로.
제 1 항에 있어서,
상기 슬레이브 회로는
상기 바이패스 신호 및 제 6 노드의 신호를 수신하고, 제 4 노드의 신호를 출력하는 바이패스 NOR 게이트를 포함하는 플립-플롭 회로.
제 4 항에 있어서,
상기 슬레이브 회로는
상기 제 1 소스 전압 및 제 10 NMOS 트랜지스터 사이에 연결되고, 상기 제 1 노드의 상기 중간 신호에 의해 제어되는 제 5 PMOS 트랜지스터;
상기 제 5 PMOS 트랜지스터 및 제 11 NMOS 트랜지스터 사이에 연결되고, 상기 입력 클럭 신호에 의해 제어되는 제 10 NMOS 트랜지스터;
제 10 NMOS 트랜지스터 및 접지 사이에 연결되고, 상기 제 4 노드의 신호에 의해 제어되는 제 6 PMOS 트랜지스터;
상기 제 6 PMOS 트랜지스터 및 제 12 NMOS 트랜지스터 사이에 연결되고, 상기 입력 클럭 신호에 의해 제어되는 제 7 PMOS 트랜지스터; 및
상기 제 7 PMOS 트랜지스터 및 제 5 노드 사이에 연결되고, 상기 제 4 노드의 신호에 의해 제어되는 상기 제 12 NMOS 트랜지스터를 더 포함하는 플립-플롭 회로.
제 5 항에 있어서,
상기 슬레이브 회로는
상기 제 6 노드의 신호를 반전시켜 상기 출력 클럭 신호를 출력하는 인버터를 더 포함하는 플립-플롭 회로.
제 1 항에 있어서,
상기 출력 클럭 신호를 사용하여 적어도 하나의 외부 회로를 테스트하는데 사용되는 플립-플롭 회로.
제 7 항에 있어서,
상기 적어도 하나의 외부 회로는 적어도 하나의 메모리 회로인 플립-플롭 회로.
제 1 항에 있어서,
로직 하이의 상기 바이패스 신호에 응답하여 상시 마스터 회로는 비활성화디고, 상기 입력 클럭 신호는 버퍼링되고, 상기 버퍼링된 입력 클럭 신호는 상기 출력 클럭 신호로서 상기 슬레이브 회로로부터 출력되는 플립-플롭 회로.
제 1 항에 있어서,
로직 로우의 상기 바이패스 신호에 응답하여, 상기 스트레치 클럭 신호는 상기 출력 신호로서 상기 슬레이브 회로로부터 출력되고,
상기 스트레치 회로는 상기 입력 클럭 신호와 비교하여 늘어진 신호인 플립-플롭 회로.
제 1 회로 및 제 2 회로를 포함하는 플립-플롭 회로의 동작 방법에 있어서,
입력 데이터, 입력 클럭 신호, 및 바이패스 신호를 제 1 회로에서 수신하는 단계;
상기 제 1 회로의 제 1 노드로 중간 신호를 출력하는 단계;
제 2 회로에서 상기 바이패스 신호, 상기 입력 클럭 신호, 및 상기 제 1 노드에서 상기 중간 신호를 수신하는 단계; 및
상기 제 2 회로로부터 출력 클럭 신호를 출력하는 단계를 포함하고,
상기 제 1 회로 및 상기 제 2 회로의 모드들을 기반으로 버퍼링된 입력 클럭 신호 및 스트레치 클럭 신호 중 하나를 상기 출력 클럭 신호로서 출력하는 동작 방법.
제 11 항에 있어서,
바이패스 모드동안 상기 제 1 회로를 비활성화하는 단계;
상기 바이패스 모드동안 상기 제 2 회로에서 상기 입력 클럭 신호를 버퍼링하는 단계; 및
상기 바이패스 모드동안 상기 버퍼링된 입력 클럭 신호를 상기 출력 클럭 신호로서 상기 제 2 회로부터 출력하는 단계를 더 포함하는 동작 방법.
제 12 항에 있어서,
상기 바이패스 모드는 상기 바이패스 신호가 로직 하이인 동작 방법.
제 11 항에 있어서,
비-바이패스 모드동안 상기 스트레치 클럭 신호를 상기 출력 클럭 신호로서 상기 제 2 회로로부터 출력하는 단계를 더 포함하고,
상기 스트레지 클럭 신호는 상기 입력 클럭 신호와 비교하여 늘어진 신호인 동작 방법.
제 14 항에 있어서,
상기 비-바이패스 모드는 상기 바이패스 신호가 로직 로우인 동작 방법.
제 11 항에 있어서,
상기 출력 클럭 신호를 사용하여 적어도 하나의 외부 회로를 테스트하는 단계를 더 포함하는 동작 방법.
제 16 항에 있어서,
상기 적어도 하나의 외부 회로는 적어도 하나의 메모리 회로인 동작 방법.
입력 클럭 신호를 수신하는 제 1 회로; 및
상기 입력 클럭 신호를 수신하고, 출력 클럭 신호를 출력하는 제 2 회로를 포함하고,
상기 제 1 회로는
소스 전압 및 제 1 PMOS 트랜지스터 사이에 연결되고, 상기 바이패스 신호에 의해 제어되는 바이패스 PMOS 트랜지스터; 및
제 1 NMOS 트랜지스터 및 접지 사이에 연결되고, 상기 바이패스 신호에 의해 제어되는 바이패스 NMOS 트랜지스터를 포함하고,
상기 제 2 회로는
제 1 노드의 신호 및 상기 바이패스 신호를 수신하고, 제 2 노드의 신호를 출력하는 바이패스 NOR 게이트; 및
상기 제 1 노드의 신호를 반전시켜 출력 신호를 출력하는 인버터를 포함하고,
상기 제 2 노드의 신호는 상기 제 2 회로의 제 2 PMOS 트랜지스터 및 제 2 NMOS 트랜지스터의 입력 제어 신호이고,
상기 바이패스 신호는 상기 제 2 회로를 제어하여 상기 바이패스 신호의 로직 레벨을 기반으로 버퍼링된 입력 클럭 신호 및 스트레치 클럭 신호 중 하나를 상기 출력 클럭 신호로서 출력하는 플립-플롭 회로.
제 18 항에 있어서,
로직 하이의 상기 바이패스 신호에 응답하여 상기 제 1 회로는 비활성화 되고, 상기 입력 클럭 신호는 버퍼링되고, 상기 버퍼링된 입력 클럭 신호는 상기 출력 클럭으로서 상기 제 2 회로로부터 출력되는 플립-플롭 회로.
제 18 항에 있어서,
로직 로우의 바이패스 신호에 응답하여, 상기 스트레치 신호는 상기 출력 클럭 신호로서 상기 제 2 회로로부터 출력되고,
상기 스트레치 출력 신호는 상기 입력 클럭 신호와 비교하여 늘어진 신호인 플립-플롭 회로.