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KR20150006693A - 입력 버퍼의 프로세스 변화 보상 회로 및 이의 동작 방법 - Google Patents

입력 버퍼의 프로세스 변화 보상 회로 및 이의 동작 방법 Download PDF

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KR20150006693A
KR20150006693A KR20130080469A KR20130080469A KR20150006693A KR 20150006693 A KR20150006693 A KR 20150006693A KR 20130080469 A KR20130080469 A KR 20130080469A KR 20130080469 A KR20130080469 A KR 20130080469A KR 20150006693 A KR20150006693 A KR 20150006693A
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KR
South Korea
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input buffer
buffer
input
output
replica
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Application number
KR20130080469A
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유혜승
김준배
Original Assignee
삼성전자주식회사
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Publication date
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Abstract

본 발명의 일 실시예에 따른 입력 버퍼의 프로세스 변화 보상 회로는 소신호(small signal) 입력을 증폭하여 출력하는 적어도 하나의 입력 버퍼, 및 상기 적어도 하나의 입력 버퍼와 동일한 구조를 갖는 레플리카 버퍼를 포함하고, 상기 입력 버퍼의 프로세스 변화(variation)를 감지해서 그 비교 결과를 출력하는 프로세스 감지기를 포함한다. 상기 적어도 하나의 입력 버퍼는 상기 비교 결과에 따라 출력 신호를 조절한다.

Description

입력 버퍼의 프로세스 변화 보상 회로 및 이의 동작 방법{PROCESS VARIATION COMPENSATION CIRCUIT OF INPUT BUFFER AND METHOD THEREOF}
본 발명은 입력 버퍼의 프로세스 변화 보상 회로 및 이의 동작 방법에 관한 것이다.
입력 버퍼는 소신호 스윙을 갖는 입력 신호를 반도체 장치 내부에서 처리하기 위해 더 큰 스윙의 신호(예컨대 CMOS 레벨의 신호)로 증폭시키는 회로이다. 입력 버퍼로는 차동 증폭기(differential amplifier)가 이용된다.
입력 버퍼의 특성은 프로세스 변화(process variation)에 따라 변할 수 있다. 입력 버퍼는 동작 주파수에서 안정적으로 동작하기 위하여, 일정 범위 내의 듀티 특성을 갖도록 최적화되어야 하며, 최적화 과정에서 추가 전류가 소모된다.
예컨대 입력 버퍼의 입력 신호가 50%의 듀티비를 갖는 경우, 입력 버퍼의 프로세스 변화에 따라 입력 버퍼의 출력 신호의 듀티비가 달라진다. 출력 신호의 듀티비 변화는 입력 버퍼의 프로세스 코너(process corner)가 SS(Slow-Slow), TT(Typical-Typical), FF(Fast-Fast)일 때보다 SF(Slow-Fast), FS(Fast-Slow)일 때 더 크게 나타난다.
본 발명이 이루고자 하는 기술적인 과제는 보다 효율적으로 프로세스 변화에 대한 보상을 수행하는 입력 버퍼의 프로세스 변화 보상 회로 및 이의 동작 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 입력 버퍼의 프로세스 변화 보상 회로는 소신호(small signal) 입력을 증폭하여 출력하는 적어도 하나의 입력 버퍼, 및 상기 적어도 하나의 입력 버퍼와 동일한 구조를 갖는 레플리카 버퍼를 포함하고, 상기 입력 버퍼의 프로세스 변화(variation)를 감지하고 그 비교 결과를 출력하는 프로세스 감지기를 포함한다. 상기 적어도 하나의 입력 버퍼는 상기 비교 결과에 따라 출력 신호를 조절한다.
상기 적어도 하나의 입력 버퍼는 상기 비교 신호에 따라 출력 단자의 바이어스 전압을 조절할 수 있다.
상기 입력 버퍼는 기준 전압 및 상기 소신호 입력을 수신하여 차동 증폭하는 입력 버퍼용 차동 증폭기를 포함하며, 상기 레플리카 버퍼는 두 입력 단자 각각에 상기 기준 전압이 인가되고, 레플리카 전압을 출력하는 레플리카 버퍼용 차동 증폭기를 포함할 수 있다.
상기 적어도 하나의 입력 버퍼는 상기 프로세스 변화가 SF(Slow-Fast)이면 상기 출력 단자의 바이어스 전압을 낮추고, 상기 프로세스 변화가 FS(Fast-Slow)이면 상기 출력 단자의 바이어스 전압을 높이는 출력 조절부를 더 포함할 수 있다.
상기 입력 버퍼의 프로세스 변화 보상 회로는 상기 레플리카 전압을 제1 기준 전압과 비교하고, 비교 결과에 따라 제1 비교 신호를 출력하는 제1 비교기, 및 상기 레플리카 전압을 제2 기준 전압과 비교하고, 비교 결과에 따라 제2 비교 신호를 출력하는 제2 비교기를 더 포함할 수 있다.
상기 입력 버퍼의 프로세스 변화 보상 회로는 상기 제1 비교 신호를 저장하는 제1 저장부, 및 상기 제2 비교 신호를 저장하는 제2 저장부를 더 포함할 수 있다.
상기 입력 버퍼는 상기 입력 버퍼용 차동 증폭기 내에서 상기 출력 단자의 바이어스 전압 이하의 바이어스 전압을 갖는 제1 풀다운 노드 및 상기 제1 풀다운 노드보다 낮은 바이어스 전압을 갖는 제2 풀다운 노드 사이에 병렬 연결되고, 상기 제1 비교 신호에 따라 선택적으로 스위치되는 풀다운부, 및 상기 입력 버퍼용 차동 증폭기 내에서 상기 출력 단자의 바이어스 전압 이상의 바이어스 전압을 갖는 제1 풀업 노드 및 상기 제1 풀업 노드보다 높은 바이어스 전압을 갖는 제2 풀업 노드 사이에 병렬 연결되고, 상기 제2 비교 신호에 따라 선택적으로 스위치되는 풀업부를 더 포함할 수 있다.
상기 제1 기준 전압 및 상기 제2 기준 전압은 상기 입력 버퍼의 기설정된 프로세스 코너 조건(condition of process corners)에 따라 설정될 수 있다.
상기 입력 버퍼용 차동 증폭기 및 상기 레플리카 버퍼용 차동 증폭기는 바제스형 버퍼(Bazes type buffer), N-P형 버퍼(N-P type buffer), 또는 바제스형 버퍼 및 N-P형 버퍼의 조합일 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치는 상기 입력 버퍼의 프로세스 변화 보상 회로를 포함할 수 있다.
상기 반도체 장치는 어드레스 신호, 커맨드 신호 및 데이터 입력 신호를 수신하는 DRAM(Dynamic Random Access Memory)이고, 상기 적어도 하나의 입력 버퍼는 상기 어드레스 신호, 상기 커맨드 신호 또는 상기 데이터 입력 신호를 증폭할 수 있다.
본 발명의 또 다른 실시예에 따르면, 반도체 장치의 입력 버퍼의 프로세스 변화를 보상하는 방법에 있어서, 상기 입력 버퍼와 동일한 구조의 레플리카 버퍼를 이용하여 상기 입력 버퍼의 프로세스 변화를 감지하는 단계, 및 상기 감지한 프로세스 변화에 따라 상기 입력 버퍼의 출력을 조절하는 단계를 포함하는 입력 버퍼의 프로세스 변화 보상 방법이 제공된다.
상기 프로세스 변화를 감지하는 단계는 상기 레플리카 버퍼의 출력을 기설정된 기준 전압과 비교하고 비교 결과에 따른 로직 레벨을 출력하는 단계를 포함할 수 있다.
상기 프로세스 변화를 감지하는 단계는 상기 로직 레벨을 레지스터에 저장하는 단계를 더 포함하고, 상기 입력 버퍼의 출력은 상기 레지스터에 저장된 상기 로직 레벨에 따라 조절될 수 있다.
상기 반도체 장치는 DRAM(Dynamic Random Access Memory)이며, 상기 프로세스 변화를 감지하는 단계는 상기 DRAM의 ZQ 캘리브레이션과 병렬적으로 수행될 수 있다.
본 발명의 실시예에 따른 프로세스 변화 보상 회로 및 이의 동작 방법은 입력 버퍼의 프로세스 변화를 감지하여 입력 버퍼의 듀티 특성을 보정함으로써, 입력 버퍼의 최적화 과정에서 소모되는 추가 전류를 줄일 수 있다.
또는 최적화 과정에서 동일한 전류를 소모하는 경우, 입력 버퍼의 듀티 특성이 보다 개선되는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 입력 버퍼의 프로세스 변화 보상 회로를 나타내는 블록도이다.
도 2는 도 1의 입력 버퍼의 프로세스 변화 보상 회로를 보다 자세히 나타낸 블록도이다.
도 3은 도 1의 입력 버퍼의 프로세스 코너에 따른 비교 신호를 나타낸 표이다.
도 4는 도 2의 입력 버퍼를 보다 자세히 나타낸 회로도이다.
도 5는 도 2의 레플리카 버퍼를 보다 자세히 나타낸 회로도이다.
도 6은 도 4의 입력 버퍼의 출력 신호를 나타낸 타이밍도이다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 나타낸 도면이다.
도 8은 본 발명의 다른 실시예에 따른 메모리 장치를 나타낸 도면이다.
도 9는 본 발명의 실시예들에 따른 입력 버퍼의 프로세스 변화 보상 방법을 나타낸 순서도이다.
도 10은 본 발명의 일 실시예에 따른 DRAM의 초기화 과정을 나타내는 순서도이다.
도 11은 프로세스 변화의 보상 여부에 따른 듀티비 변화를 나타낸 도면이다.
도 12는 도 7에 도시된 메모리 장치를 포함하는 메모리 시스템의 일 실시 예를 나타낸다.
도 13은 도 7에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 나타낸다.
도 14는 도 7에 도시된 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시 예를 나타낸다.
도 15는 도 7에 도시된 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시 예를 나타낸다.
도 16은 도 7에 도시된 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시 예를 나타낸다.
도 17은 도 7에 도시된 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시 예를 나타낸다.
도 18은 도 17에 도시된 메모리 시스템을 포함하는 데이터 처리 장치의 실시 예를 나타낸다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명에 따른 실시예는 다양한 변경을 가할 수 있고 여러가지 형태를 가질 수 있으므로 특정실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 입력 버퍼의 프로세스 변화 보상 회로를 나타내는 블록도이다.
도 1을 참조하면, 프로세스 변화 보상 회로(10)는 프로세스 감지기(1) 및 입력 버퍼(5)를 포함한다.
입력 버퍼(5)는 소신호(small signal) 입력(IN)을 증폭하여 출력 신호(OUT)로 출력하기 위한 회로이다. 입력 버퍼(5)는 예컨대 차동 증폭기(미도시)를 포함할 수 있다.
프로세스 감지기(1)는 입력 버퍼(5)와 동일한 구조를 갖는 레플리카 버퍼(3)를 포함한다. 프로세스 감지기(1)는 레플리카 버퍼(3)를 이용하여 입력 버퍼(5)의 프로세스 변화(variation)를 감지하고, 입력 버퍼(5)의 프로세스 변화를 나타내는 비교 신호(C_OUT)를 입력 버퍼(5)로 출력한다.
입력 버퍼(5)는 비교 신호(C_OUT)에 따라 출력 신호(OUT)를 조절한다. 예컨대 입력 버퍼(5)는 기설정된 듀티비(duty ratio, 예컨대 50%)를 갖는 소신호 입력(IN)을 수신할 수 있다. 입력 버퍼(5)의 출력 신호(OUT)는 소신호 입력(IN)과 동일한 듀티비(예컨대 50%)를 가져야 하나, 입력 버퍼(5)의 프로세스 변화에 따라 출력 신호(OUT)의 듀티비가 50%에서 벗어날 수 있다. 따라서 입력 버퍼(5)는 출력 신호(OUT)의 듀티비를 조절하여, 듀티비가 50%에서 기설정된 범위 이상 벗어나지 않도록 할 수 있다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니다.
실시예에 따라, 입력 버퍼(5)는 출력 단자의 바이어스 전압을 조절함으로써 출력 신호(OUT)의 듀티비를 조절할 수 있다.
다른 실시예에 따라, 입력 버퍼(5)는 출력 신호(OUT)의 로직 레벨이 천이(예컨대, 하이에서 로우로 천이 또는 로우에서 하이로 천이)하는 데 걸리는 시간을 조절함으로써 출력 신호(OUT)의 듀티비를 조절할 수 있다.
도 2는 도 1의 입력 버퍼의 프로세스 변화 보상 회로를 보다 자세히 나타낸 블록도이고, 도 3은 도 1의 입력 버퍼의 프로세스 코너에 따른 비교 신호를 나타낸 표이다. 도 4는 도 2의 입력 버퍼를 보다 자세히 나타낸 회로도이고, 도 5는 도 2의 레플리카 버퍼를 보다 자세히 나타낸 회로도이다.
도 2 내지 도 5를 참조하면, 입력 버퍼(5)는 입력 버퍼용 차동 증폭기(21) 및 입력 버퍼용 출력 조절부(23)를 포함할 수 있다.
입력 버퍼용 차동 증폭기(21)는 소신호 입력(IN) 및 기준 전압(VREF)을 수신하여 차동 증폭할 수 있다. 즉 입력 버퍼용 차동 증폭기(21)는 소신호 입력(IN)과 기준 전압(VREF)의 전압 차이를 증폭한 출력 신호(OUT)를 출력할 수 있다.
입력 버퍼용 출력 조절부(23)는 프로세스 감지기(1)로부터 제1 비교 신호(C_OUT1) 및 제2 비교 신호(C_OUT2)를 수신하고, 제1 비교 신호(C_OUT1) 및 제2 비교 신호(C_OUT2)에 따라 출력 신호(OUT)를 조절할 수 있다.
예컨대, 입력 버퍼용 출력 조절부(23)는 출력 단자(N2)의 바이어스 전압을 조절하여 출력 신호(OUT)의 듀티비를 조절할 수 있다.
설명의 편의를 위해 입력 버퍼(5)의 입력 버퍼용 차동 증폭기(21) 및 입력 버퍼용 출력 조절부(23)의 세부 구성에 대하여는 후술한다.
프로세스 감지기(1)는 레플리카 버퍼(3), 제1 비교기(11), 제2 비교기(12), 제1 저장부(13) 및 제2 저장부(14)를 포함할 수 있다.
레플리카 버퍼(3)는 입력 버퍼(5)와 동일한 구조를 갖는다. 즉, 레플리카 버퍼(3)는 입력 버퍼용 차동 증폭기(21)와 동일한 구조를 갖는 레플리카 버퍼용 차동 증폭기(21') 및 입력 버퍼용 출력 조절부(23)와 동일한 구조를 갖는 레플리카 버퍼용 출력 조절부(23')를 포함할 수 있다.
레플리카 버퍼용 차동 증폭기(21)의 두 입력 단자 각각에는 동일한 전압, 예컨대 기준 전압(VREF)이 인가될 수 있다. 이때 레플리카 버퍼용 차동 증폭기(21)는 특정한 바이어스 전압(R_OUT)을 출력한다. 이하에서는 상기 바이어스 전압을 레플리카 전압이라 칭하기로 한다.
제1 비교기(11)는 레플리카 전압(R_OUT)을 제1 기준 전압(VREF_H)과 비교하고, 비교 결과에 따라 제1 비교 신호(C_OUT1)를 출력한다.
제2 비교기(12)는 레플리카 전압(R_OUT)을 제2 기준 전압(VREF_L)과 비교하고, 비교 결과에 따라 제2 비교 신호(C_OUT2)를 출력한다.
실시예에 따라, 제1 비교기(11)는 레플리카 전압(R_OUT)이 제1 기준 전압(VREF_H) 이상이면 제1 로직 레벨(예컨대, 하이 레벨)을 출력하고, 레플리카 전압(R_OUT)이 제1 기준 전압(VREF_H) 미만이면 제1 로직 레벨과 다른 제2 로직 레벨(예컨대, 로우 레벨)을 출력할 수 있다.
한편, 제2 비교기(12)는 레플리카 전압(R_OUT)이 제2 기준 전압(VREF_L) 이하이면 제1 로직 레벨을 출력하고, 레플리카 전압(R_OUT)이 제1 기준 전압(VREF_H)을 초과하면 제2 로직 레벨을 출력할 수 있다.
그러나 본 발명의 범위가 상기 실시예에 한정되는 것은 아니며, 제1 비교기(11) 및 제2 비교기(12)의 비교 동작은 달리 구현될 수 있다.
제1 기준 전압(VREF_H) 및 제2 기준 전압(VREF_L)은 입력 버퍼(5)의 기설정된 프로세스 코너 조건(condition of process corners)에 따라 설정될 수 있다.
프로세스 코너는 NMOS(n-channel metal-oxide-semiconductor field-effect transistor) 및 PMOS(p-channel metal-oxide-semiconductor field-effect transistor) 각각의 캐리어 이동도(carrier mobilities)에 따라 FF(fast-fast), SS(slow-slow), FS(fast-slow), SF(slow-fast) 및 TT(typical-typical)로 나뉠 수 있다.
실시예에 따라, 프로세스 코너 조건은 NMOS 및 PMOS의 캐리어 이동도가 TT일 때의 NMOS 및 PMOS 캐리어 이동도보다 특정 비율 이상 높을 경우를 F로 설정하고, TT일 때의 NMOS 및 PMOS 캐리어 이동도보다 특정 비율 이상 낮을 경우를 S로 설정하는 조건일 수 있다. 상기 비율은 기설정된 값일 수 있다.
상기 비율이 예컨대 10%인 경우, 제1 기준 전압(VREF_H)은 NMOS의 캐리어 이동도가 10% 낮고, PMOS의 캐리어 이동도가 10% 높을 때 레플리카 버퍼(3)가 출력하는 레플리카 전압(R_OUT)으로 설정될 수 있다.
제2 기준 전압(VREF_L)은 NMOS의 캐리어 이동도가 10% 높고, PMOS의 캐리어 이동도가 10% 낮을 때 레플리카 버퍼(3)가 출력하는 레플리카 전압(R_OUT)으로 설정될 수 있다.
입력 버퍼(5) 및 레플리카 버퍼(1)는 동일한 웨이퍼에서 제조되어, 동일한 프로세스 코너를 가질 수 있다.
입력 버퍼(5) 및 레플리카 버퍼(1)의 프로세스 코너가 FS인 경우, 레플리카 전압(R_OUT)은 프로세스 코너가 TT일 때보다 낮아져, 제2 기준 전압(VREF_L) 이하가 된다. 따라서 제1 비교 신호(C_OUT1)는 로우 레벨을 갖고, 제2 비교 신호(C_OUT2)는 하이 레벨을 가질 수 있다.
한편, 입력 버퍼(5) 및 레플리카 버퍼(1)의 프로세스 코너가 SF인 경우, 레플리카 전압(R_OUT)은 프로세스 코너가 TT일 때보다 높아져, 제1 기준 전압(VREF_H) 이상이 된다. 따라서 제1 비교 신호(C_OUT1)는 하이 레벨을 갖고, 제2 비교 신호(C_OUT2)는 로우 레벨을 가질 수 있다.
제1 저장부(13)는 제1 비교 신호(C_OUT1)를 저장하고, 입력 버퍼(5)로 출력할 수 있다. 제2 저장부(14)는 제2 비교 신호(C_OUT2)를 저장하고, 입력 버퍼(5)로 출력할 수 있다. 실시예에 따라, 제1 저장부(13) 및 제2 저장부(14)는 플립플롭일 수 있다.
입력 버퍼(5)가 특정한 반도체 장치에 이용되는 경우, 프로세스 감지기(1)는 상기 반도체 장치의 초기화 시 제1 비교 신호(C_OUT1) 및 제2 비교 신호(C_OUT2)를 생성하여 제1 저장부(13) 및 제2 저장부(14)에 각각 저장할 수 있다.
프로세스 감지기(1)는 저장한 제1 비교 신호(C_OUT1) 및 제2 비교 신호(C_OUT2)를 입력 버퍼(5)로 출력하고, 입력 버퍼(5)는 제1 비교 신호(C_OUT1) 및 제2 비교 신호(C_OUT2)에 따라 출력 단자(N2)의 바이어스 전압을 조절할 수 있다.
이하에서는 입력 버퍼(5)의 입력 버퍼용 차동 증폭기(21) 및 입력 버퍼용 출력 조절부(23)의 세부 구성에 대하여 설명한다.
입력 버퍼용 차동 증폭기(21)는 제1 전원라인, 제2 전원라인, 전류원(I), 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)를 포함할 수 있다.
제1 전원라인은 제1 기준 전압(VDD)을 제공하고, 제2 전원라인은 제2 기준 전압(VSS)을 제공한다.
전류원(I)은 상기 제2 전원라인과 상기 제3 노드(N3) 사이에 연결된다.
제1 트랜지스터(M1)는 제1 노드(N1)와 제3 노드(N3) 사이에 연결되고, 게이트에는 소신호 입력(IN)이 인가된다.
제2 트랜지스터(M2)는 제2 노드(N2)와 제3 노드(N3) 사이에 연결되고, 게이트에는 기준 전압(VREF)이 인가된다.
제3 트랜지스터(M3)는 제1 노드(N1)와 상기 제1 전원라인 사이에 연결되고, 게이트는 제1 노드(N1)에 연결된다.
제4 트랜지스터(M4)는 제2 노드(N2)와 상기 제1 전원라인 사이에 연결되고, 게이트는 제1 노드(N1)에 연결된다.
입력 버퍼용 차동 증폭기(21)는 제2 노드(N2, 또는 출력 단자)에 소신호 입력(IN)과 기준 전압(VREF)의 전압 차이를 증폭한 출력 신호(OUT)를 출력할 수 있다.
그러나 상술한 세부 구성은 하나의 실시예일 뿐이며, 입력 버퍼용 차동 증폭기(21)의 구성은 다양하게 변형 실시될 수 있다.
다른 실시예에 따라, 입력 버퍼용 차동 증폭기(21)는 바제스형 버퍼(Bazes type buffer), N-P형 버퍼(N-P type buffer), 또는 바제스형 버퍼 및 N-P형 버퍼의 조합일 수 있다.
입력 버퍼용 출력 조절부(23)는 입력 버퍼(5)의 프로세스 코너가 SF(Slow-Fast)이면 출력 단자(N2)의 바이어스 전압을 낮추고, 입력 버퍼(5)의 프로세스 코너가 FS(Fast-Slow)이면 출력 단자(N2)의 바이어스 전압을 높일 수 있다. 출력 단자(N2)의 바이어스 전압은 소신호 입력(IN)이 기준 전압(VREF)과 동일할 때 출력 단자(N2)에 출력되는 전압을 의미한다.
입력 버퍼용 출력 조절부(23)는 풀다운부(M5) 및 풀업부(M6)를 포함할 수 있다.
풀다운부(M5)는 제1 비교 신호(C_OUT1)에 따라 출력 단자(N2)의 바이어스 전압을 낮추는 회로일 수 있다.
풀다운부(M5)는 제1 풀다운 노드 및 제2 풀다운 노드 사이에 병렬 연결되고, 제1 비교 신호(C_OUT1)에 따라 선택적으로 스위치될 수 있다.
제1 풀다운 노드는 입력 버퍼용 차동 증폭기(21) 내에서 출력 단자(N2)의 바이어스 전압 이하의 바이어스 전압을 갖는 노드이고, 제2 풀다운 노드는 입력 버퍼용 차동 증폭기(21) 내에서 제1 풀다운 노드보다 낮은 바이어스 전압을 갖는 노드를 의미한다. 바이어스 전압은 소신호 입력(IN)이 기준 전압(VREF)과 동일할 때 해당 노드에 출력되는 전압을 의미한다.
예컨대 제1 풀다운 노드는 제2 노드(N2)이고, 제2 풀다운 노드는 제3 노드(N3)일 수 있다. 실시예에 따라 풀다운부(M5)는 NMOS 트랜지스터이고, 제1 비교 신호(C_OUT1)가 제1 로직 레벨일 때 활성화될 수 있다.
그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 풀다운부(M5)의 구성 및 연결은 당업자에게 자명한 범위 내에서 다양하게 변형 실시될 수 있다.
다른 실시예에 따라 풀다운부(M5)의 구성은 복수 개의 직렬 또는 병렬 연결되는 NMOS 트랜지스터로 변형 실시될 수 있다.
또 다른 실시예에 따라 제2 풀다운 노드는 제2 전원라인 또는 제2 트랜지스터(M2)의 게이트로 설정될 수 있으며, 제1 노드(N1)와 제1 트랜지스터(M1) 사이 및 제2 노드(N2)와 제2 트랜지스터(M2) 사이에 캐스코드 트랜지스터(미도시)가 추가로 포함되는 경우 제1 풀다운 노드는 제2 노드(N2) 또는 제2 트랜지스터(M2)의 드레인으로 설정될 수 있다.
풀업부(M6)는 제2 비교 신호(C_OUT2)에 따라 출력 단자(N2)의 바이어스 전압을 높이는 회로일 수 있다.
풀업부(M6)는 제1 풀업 노드 및 제2 풀업 노드 사이에 병렬 연결되고, 제2 비교 신호(C_OUT2)에 따라 선택적으로 스위치될 수 있다.
제1 풀업 노드는 입력 버퍼용 차동 증폭기(21) 내에서 출력 단자(N2)의 바이어스 전압 이상의 바이어스 전압을 갖는 노드이고, 제2 풀업 노드는 입력 버퍼용 차동 증폭기(21) 내에서 제1 풀업 노드보다 높은 바이어스 전압을 갖는 노드를 의미한다.
예컨대 제1 풀업 노드는 제2 노드(N2)이고, 제2 풀업 노드는 제1 전원라인일 수 있다. 실시예에 따라 풀업부(M6)는 PMOS 트랜지스터이고, 반전된 제2 비교 신호(C_OUT2)가 제2 로직 레벨일 때, 즉 제2 비교 신호(C_OUT2)가 제1 로직 레벨일 때 활성화될 수 있다.
그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 풀업부(M6)의 구성 및 연결은 당업자에게 자명한 범위 내에서 다양하게 변형 실시될 수 있다.
이하에서는 레플리카 버퍼(3)의 레플리카 버퍼용 차동 증폭기(21') 및 레플리카 버퍼용 출력 조절부(23')의 입력 신호에 대하여 설명한다. 레플리카 버퍼(3)의 세부 구성은 입력 버퍼(5)와 동일하므로 설명을 생략하기로 한다.
레플리카 버퍼용 차동 증폭기(21')의 제1 트랜지스터(M1)의 게이트 및 제2 트랜지스터(M2)의 게이트에는 동일한 기준 전압(VREF)이 인가된다.
레플리카 버퍼(3)는 입력 버퍼용 출력 조절부(23)의 기생 커패시터 등에 의해 발생하는 효과를 반영하기 위해 레플리카 버퍼용 출력 조절부(23')를 포함할 수 있다.
레플리카 버퍼용 출력 조절부(23')는 비활성화된다. 예컨대, 풀업부(M6)의 PMOS 트랜지스터의 게이트에는 제1 기준 전압(VDD)이 인가되고, 풀다운부(M5)의 NMOS 트랜지스터의 게이트에는 제2 기준 전압(VSS)이 인가되어 풀업부(M6)와 풀다운부(M5)가 비활성화될 수 있다.
이상에서는 프로세스 감지기(1)가 레플리카 전압(R_OUT)을 2개의 비교기(11, 12)에서 기준 전압(VREF_H, VREF_H)과 비교하여 2개의 비교 신호(C_OUT1, C_OUT2)를 생성하고, 입력 버퍼(5)가 2개의 비교 신호(C_OUT1, C_OUT2)에 따라 입력 버퍼(5)의 출력 신호(OUT)를 조절하는 실시예를 설명하였다.
그러나 본 발명의 범위가 이에 한정되는 것은 아니다. 프로세스 감지기(1)는 k(k는 임의의 자연수)개의 비교기를 포함할 수 있으며, 상기 비교기가 k개의 비교 신호를 생성하고, 입력 버퍼(5)가 k개의 비교 신호에 따라 입력 버퍼(5)의 출력 신호(OUT)를 조절할 수 있다.
도 6은 도 4의 입력 버퍼의 출력 신호(OUT)를 나타낸 타이밍도이다.
도 2 내지 도 6을 참조하고, 입력 버퍼(5)가 주기가 T이고 듀티비가 50%인 소신호 입력(IN)을 수신하며, 입력 버퍼(5)의 프로세스 코너는 FS라고 가정한다. 프로세스 코너가 FS이므로, 제1 비교 신호(C_OUT1)는 로우 레벨을 갖고, 제2 비교 신호(C_OUT2)는 하이 레벨을 가질 수 있다.
또한 바이어스 전압(VOUT)이 풀업될 때 출력 신호(OUT)가 로우 레벨에서 하이 레벨로 천이하는 구간에서의 슬루율(slew rate) 변화는 무시할 수 있을 만큼 충분히 작다고 가정하기로 한다.
출력 신호(OUT)는 주기가 T이고, 제1 기준 전압(VDD) 이하의 제1 스윙 전압(VH) 및 제2 기준 전압(VSS) 이상의 제2 스윙 전압(VL) 사이에서 스윙하는 신호일 수 있다.
입력 버퍼(5)가 입력 버퍼용 출력 조절부(23)를 포함하지 않는 경우, 프로세스 코너가 FS이므로, 프로세스 코너가 TT일 때보다 NMOS의 캐리어 이동성이 크고 PMOS의 캐리어 이동성이 작다. 따라서 출력 신호(OUT)의 바이어스 전압(VOUT')이 낮아진다.
따라서 T1이 증가하므로, 출력 신호(OUT)의 듀티비(T1/T)가 50%보다 증가한다. 이러한 듀티비 변화가 클수록 입력 버퍼는 동작 주파수에서 안정적으로 동작하지 않을 수 있다.
입력 버퍼(5)가 입력 버퍼용 출력 조절부(23)를 포함하는 경우, 풀다운부(M5)의 게이트에 입력되는 제1 비교 신호(C_OUT1)는 로우 레벨이므로 풀다운부(M5)는 비활성화된다.
한편, 풀업부(M6)의 게이트에 입력되는 반전된 제2 비교 신호(/C_OUT2)는 로우 레벨이므로 풀업부(M6)는 활성화된다.
따라서 풀업부(M6)가 출력 신호(OUT)의 바이어스 전압(VOUT)을 풀업시키므로, 조절된 출력 신호(OUT)의 듀티비(T2/T)는 50%에 가까워질 수 있다.
입력 버퍼(5)의 프로세스 코너가 SF인 경우에도 같은 방법으로 듀티비가 개선될 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 나타낸 도면이다.
도 7을 참조하면, 메모리 장치(100a)는 메모리 어레이 회로(110) 및 주변 회로(peripheral circuit, 120a)를 포함한다.
어레이 회로(110)는 복수 개의 반도체 소자들을 포함하며, 각 소자들을 이용하여 데이터를 저장한다. 어레이 회로(110)는 휘발성 메모리 장치 또는 불휘발성 메모리 장치로 구현될 수 있다.
상기 휘발성 메모리 장치는 DRAM(dynamic random access memory), SRAM (static random access memory), T-RAM(thyristor RAM), Z-RAM(zero capacitor RAM), 또는 TTRAM(Twin Transistor RAM)으로 구현될 수 있다.
상기 불휘발성 메모리 장치는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시(flash) 메모리, MRAM(Magnetic RAM), 스핀전달토크 MRAM(Spin-Transfer Torque(STT)-MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), PRAM(Phase change RAM), 저항 메모리(Resistive RAM: RRAM), 나노튜브 RRAM(nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(nano Floating Gate Memory: nFGm), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)로 구현될 수 있다.
주변 회로(120a)는 제어부(121), 커맨드/어드레스 입력 버퍼부(5a), 데이터 입력 버퍼부(5b) 및 프로세스 감지기(1a)를 포함할 수 있다.
커맨드/어드레스 입력 버퍼부(5a)는 외부로부터 커맨드 신호(CMD) 및 어드레스 신호(ADDR)를 수신하고 증폭하여 제어부(121)로 출력한다.
데이터 입력 버퍼부(5b)는 외부로부터 데이터 입력 신호(DQ)를 수신하고 증폭하여 제어부(121)로 출력한다.
커맨드/어드레스 입력 버퍼부(5a)는 각각이 커맨드 신호(CMD) 및 어드레스 신호(ADDR)가 입력되는 메모리 장치(100a)의 핀들 각각에 상응하는 복수의 입력 버퍼들(미도시)을 포함할 수 있다.
데이터 입력 버퍼부(5b)는 각각이 데이터 입력 신호(DQ)가 입력되는 메모리 장치(100a)의 핀들 각각에 상응하는 복수의 입력 버퍼들(미도시)을 포함할 수 있다.
커맨드/어드레스 입력 버퍼부(5a) 및 데이터 입력 버퍼부(5b)에 포함되는 입력 버퍼들(미도시)의 구조는 동일할 수 있다. 예컨대, 상기 입력 버퍼들(미도시)은 도 4의 구조를 가질 수 있다.
프로세스 감지기(1a)는 상기 입력 버퍼들(미도시)과 동일한 구조를 갖는 레플리카 버퍼(미도시)를 포함할 수 있다. 예컨대 프로세스 감지기(1a)는 도 2의 구조를 가질 수 있다.
프로세스 감지기(1a)는 메모리 장치(100a)의 초기화 시 상기 입력 버퍼들(미도시)의 프로세스 변화를 나타내는 비교 신호(C_OUT)를 저장하고, 이후 비교 신호(C_OUT)를 출력할 수 있다.
커맨드/어드레스 입력 버퍼부(5a) 및 데이터 입력 버퍼부(5b)는 비교 신호(C_OUT)에 따라 상기 입력 버퍼들(미도시)의 출력을 조절할 수 있다.
제어부(121)는 커맨드/어드레스 입력 버퍼부(5a) 및 데이터 입력 버퍼부(5b)에서 증폭된 커맨드 신호(CMD), 어드레스 신호(ADDR) 및 데이터 입력 신호(DQ)에 따라 어레이 회로(110)의 동작을 제어할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 메모리 장치를 나타낸 도면이다. 도 8의 메모리 장치(100b)의 구성은 도 7에 도시된 것과 대부분 동일하므로, 설명의 편의를 위해 이하에서 차이점을 위주로 설명한다.
도 8을 참조하면, 메모리 장치(100b)는 메모리 어레이 회로(110) 및 주변 회로(peripheral circuit, 120b)를 포함한다.
주변 회로(120b)는 제어부(121), 커맨드/어드레스 입력 버퍼(5c), 데이터 입력 버퍼(5d), 커맨드/어드레스용 프로세스 감지기(1b) 및 데이터용 프로세스 감지기(1c)를 포함할 수 있다.
커맨드/어드레스 입력 버퍼부(5c)는 각각이 커맨드 신호(CMD) 및 어드레스 신호(ADDR)가 입력되는 메모리 장치(100a)의 핀들 각각에 상응하는 복수의 제1 입력 버퍼들(미도시)을 포함할 수 있다.
데이터 입력 버퍼부(5d)는 각각이 데이터 입력 신호(DQ)가 입력되는 메모리 장치(100a)의 핀들 각각에 상응하는 복수의 제2 입력 버퍼들(미도시)을 포함할 수 있다.
제1 입력 버퍼들(미도시) 및 제2 입력 버퍼들(미도시)의 구조는 서로 다를 수 있다. 예컨대, 제1 입력 버퍼들(미도시) 각각은 바제스형 버퍼(Bazes type buffer)를 포함하고, 제2 입력 버퍼들(미도시) 각각은 N-P형 버퍼(N-P type buffer)를 포함할 수 있으나, 이는 예시일 뿐이며 본 발명의 범위가 이에 한정되는 것은 아니다.
커맨드/어드레스용 프로세스 감지기(1b)는 제1 입력 버퍼들(미도시)과 동일한 구조를 갖는 제1 레플리카 버퍼(미도시)를 포함할 수 있다.
커맨드/어드레스용 프로세스 감지기(1b)는 메모리 장치(100b)의 초기화 시 제1 입력 버퍼들(미도시)의 프로세스 변화를 나타내는 CA 비교 신호(C_OUT_CA)를 저장하고, 이후 CA 비교 신호(C_OUT_CA)를 출력할 수 있다.
데이터용 프로세스 감지기(1c)는 제2 입력 버퍼들(미도시)과 동일한 구조를 갖는 제2 레플리카 버퍼(미도시)를 포함할 수 있다.
데이터용 프로세스 감지기(1c)는 메모리 장치(100b)의 초기화 시 제2 입력 버퍼들(미도시)의 프로세스 변화를 나타내는 DQ 비교 신호(C_OUT_DQ)를 저장하고, 이후 DQ 비교 신호(C_OUT_DQ)를 출력할 수 있다.
커맨드/어드레스 입력 버퍼부(5c)는 CA 비교 신호(C_OUT_CA)에 따라 제1 입력 버퍼들(미도시)의 출력을 조절할 수 있다.
데이터 입력 버퍼부(5d)는 DQ 비교 신호(C_OUT_DQ)에 따라 제2 입력 버퍼들(미도시)의 출력을 조절할 수 있다.
도 9는 본 발명의 실시예들에 따른 입력 버퍼의 프로세스 변화 보상 방법을 나타낸 순서도이다. 도 9의 프로세스 변화 보상 방법은 도 1의 프로세스 변화 보상 회로에 의해 수행될 수 있다.
도 1 및 도 9를 참조하면, 프로세스 감지기(1)는 입력 버퍼(5)와 동일한 구조의 레플리카 버퍼(3)를 이용하여 입력 버퍼의 프로세스 변화를 감지한다(S201).
입력 버퍼(5)는 상기 감지한 프로세스 변화에 따라 입력 버퍼(5)의 출력을 조절한다(S203).
도 10은 본 발명의 일 실시예에 따른 DRAM의 초기화 과정을 나타내는 순서도이다.
도 10을 참조하면, DRAM에 전원이 인가되어 DRAM이 파워 온 상태가 된다(S301).
DRAM이 파워 온 상태가 되면, DRAM은 외부에서 리셋 신호를 받아 DRAM을 재시작시키는 리셋 동작을 수행할 수 있다(S303).
DRAM은 리셋 동작 이후 초기화 동작을 수행할 수 있다(S305). 초기화 동작은 DRAM의 기입(write)/독출(read) 등의 동작에 필요한 기본 코드를 세팅하는 동작으로서, 내부의 모드 레지스터(mode register; MRS)를 디폴트 모드로 세팅하고, DLL을 온/오프 설정하며, 독출 레이턴시(read latency)를 설정하는 동작을 포함할 수 있다.
이후 DRAM은 고속 동작시 반송파에 의한 신호 왜곡을 방지하기 위하여 ZQ 캘리브레이션을 수행할 수 있다(S307). ZQ 캘리브레이션은 DRAM의 ZQ 핀을 사용하여 전송 측과 수신 측 사이의 임피던스 매칭을 수행하는 것을 의미할 수 있다.
S301 단계 내지 S307 단계는 JEDEC(Joint Electron Device Engineering Council) 규격과 동일하다. 이후 DRAM은 모드 레지스터(MRS)를 변경하거나, 독출(read) 및 기입(write) 동작 등을 수행할 수 있다.
ZQ 캘리브레이션(S307)과 병렬적으로 입력 버퍼의 프로세스 변화 보상이 수행될 수 있다(S309). 프로세스 변화 보상 단계(S309)는 도 7의 단계들(S201, S203)을 포함할 수 있다.
도 10은 프로세스 변화 보상 단계(S309)가 ZQ 캘리브레이션(S307)과 병렬적으로 수행되는 실시예에 관한 것이나, 본 발명의 범위가 이에 한정되는 것은 아니다. 프로세스 변화 보상(S309)의 실행 순서는 다양하게 변형될 수 있다.
실시예에 따라, 프로세스 변화 보상(S309)은 리셋 단계(S303) 및 초기화 단계(S305) 사이에 수행될 수 있다. 다른 실시예에 따라, 프로세스 변화 보상(S309)은 초기화 단계(S305)와 병렬적으로 수행될 수 있다.
또 다른 실시예에 따라, 프로세스 변화 보상(S309)은 초기화 단계(S305) 및 ZQ 캘리브레이션(S307) 사이에 수행될 수 있다. 또 다른 실시예에 따라, 프로세스 변화 보상(S309)은 ZQ 캘리브레이션(S307)이 완료된 이후 수행될 수 있다.
도 11은 프로세스 변화의 보상 여부에 따른 듀티비 변화를 나타낸 도면이다.
도 11을 참조하고, 소신호 입력의 듀티비는 50%이며, 프로세스 코너가 SS, TT 및 FF일 때 출력 신호의 듀티비는 49% 내지 51%라고 가정한다. 한편, 프로세스 코너가 SF 또는 FS일 때, 출력 신호의 듀티비는 48% 내지 52%라고 가정한다.
본 발명의 실시예에 따르면, 프로세스 코너가 SF 또는 FS인 경우 출력 신호를 조절하여, 듀티비가 프로세스 코너가 SS, TT 및 FF일 때 출력 신호의 듀티비 범위인 49%~51% 내에 들어오게 한다.
따라서 입력 버퍼의 듀티 특성을 개선할 수 있으며, 입력 버퍼의 최적화 과정에서 소모되는 추가 전류를 줄일 수 있다.
이상에서 반도체 장치, 특히 메모리 장치의 입력 버퍼의 프로세스 변화를 보상하는 방법에 대하여 설명하였다. 그러나 상기 반도체 장치는 NMOS 및 PMOS를 포함하는 입력 버퍼를 이용하는 장치를 모두 포함할 수 있다.
실시예에 따라 상기 반도체 장치는 메모리 컨트롤러일 수 있다. 다른 실시예에 따라 상기 반도체 장치는 주문형 반도체(Application Specific Integrated Circuit; ASIC)일 수 있다.
도 12는 도 7에 도시된 메모리 장치를 포함하는 메모리 시스템의 일 실시 예를 나타낸다.
도 12를 참조하면, 메모리 시스템(400)은 이동 전화기(cellular phone), 스마트 폰(smart phone), PDA(personal digital assistant), 또는 무선 통신 장치로 구현될 수 있다.
메모리 시스템(400)은 메모리 장치(100)와 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(450)를 포함한다. 메모리 장치(100)는 도 7에 도시된 메모리 장치일 수 있다.
메모리 컨트롤러(450)는 프로세서(410)의 제어에 따라 메모리 장치(100)의 데이터 액세스 동작을 제어할 수 있다.
메모리 장치(100)에 프로그램된 데이터는 프로세서(410) 및/또는 메모리 컨트롤러(450)의 제어에 따라 디스플레이(420)를 통하여 디스플레이될 수 있다.
무선 송수신기(430)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(430)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(410)에서 처리될 수 있는 신호로 변경할 수 있다.
따라서, 프로세서(410)는 무선 송수신기(430)로부터 출력된 신호를 처리하고 처리된 신호를 메모리 컨트롤러(450) 또는 디스플레이(420)로 전송할 수 있다. 메모리 컨트롤러(450)는 프로세서(410)에 의하여 처리된 신호를 메모리 장치(100)에 프로그램할 수 있다.
또한, 무선 송수신기(430)는 프로세서(410)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다.
입력 장치(440)는 프로세서(410)의 동작을 제어하기 위한 제어 신호 또는 프로세서(410)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
프로세서(410)는 메모리 컨트롤러(450)로부터 출력된 데이터, 무선 송수신기 (430)로부터 출력된 데이터, 또는 입력 장치(440)로부터 출력된 데이터가 디스플레이(420)를 통하여 디스플레이될 수 있도록 디스플레이(420)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(450)는 프로세서(410)의 일부로서 구현될 수 있고 또한 프로세서(410)와 별도의 칩으로 구현될 수 있다.
도 13은 도 7에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 나타낸다.
도 13에 도시된 메모리 시스템(500)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(500)은 메모리 장치(100)와, 메모리 장치(100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(540)를 포함한다. 메모리 장치(100)는 도 7에 도시된 메모리 장치일 수 있다.
프로세서(510)는 입력 장치(520)를 통하여 입력된 데이터에 따라 메모리 장치(100)에 저장된 데이터를 디스플레이(530)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(520)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(510)는 메모리 시스템(500)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(540)의 동작을 제어할 수 있다.
실시 예에 따라 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(540)는 프로세서(510)의 일부로서 구현될 수 있고 또한 프로세서(510)와 별도의 칩으로 구현될 수 있다.
도 14는 도 7에 도시된 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시 예를 나타낸다. 도 14에 도시된 메모리 시스템(600)은 메모리 카드 (memory card) 또는 스마트 카드(smart card)로 구현될 수 있다.
메모리 시스템 (600)은 메모리 장치(100), 메모리 컨트롤러(610), 및 카드 인터페이스(620)를 포함한다. 메모리 장치(100)는 도 7에 도시된 메모리 장치일 수 있다.
메모리 컨트롤러(610)는 메모리 장치(100)와 카드 인터페이스(620) 사이에서 데이터의 교환을 제어할 수 있다.
실시 예에 따라, 카드 인터페이스(620)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(620)는 호스트(630)의 프로토콜에 따라 호스트(630)와 메모리 컨트롤러(610) 사이에서 데이터 교환을 인터페이스할 수 있다.
실시 예에 따라 카드 인터페이스(620)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스라 함은 호스트(630)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어, 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(600)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(630)의 호스트 인터페이스(650)와 접속될 때, 호스트 인터페이스(650)는 마이크로프로세서(640)의 제어에 따라 카드 인터페이스(620)와 메모리 컨트롤러(610)를 통하여 메모리 장치(100)와 데이터 통신을 수행할 수 있다.
도 15는 도 7에 도시된 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시 예를 나타낸다.
도 15에 도시된 메모리 시스템(700)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(700)은 메모리 장치(100)와 메모리 장치(100)의 데이터 처리 동작, 예컨대 프로그램 동작, 이레이즈 동작, 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(740)를 포함한다. 메모리 장치(100)는 도 7에 도시된 메모리 장치일 수 있다.
메모리 시스템(700)의 이미지 센서(720)는 광학 이미지를 디지털 신호들로 변환하고, 변환된 디지털 신호들은 프로세서(710) 또는 메모리 컨트롤러(740)로 전송된다. 프로세서(710)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이 (730)를 통하여 디스플레이되거나 또는 메모리 컨트롤러(740)를 통하여 메모리 장치(100)에 저장될 수 있다.
또한, 메모리 장치(100)에 저장된 데이터는 프로세서(710) 또는 메모리 컨트롤러(740)의 제어에 따라 디스플레이(730)를 통하여 디스플레이된다.
실시 예에 따라 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(740)는 프로세서(710)의 일부로서 구현될 수 있고 또한 프로세서(710)와 별개의 칩으로 구현될 수 있다.
도 16은 도 7에 도시된 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시 예를 나타낸다.
도 16을 참조하면, 메모리 시스템(800)은 메모리 장치(100), 및 메모리 장치(100)의 동작을 제어할 수 있는 CPU(central processing unit; 810)를 포함한다.
메모리 시스템(800)은 CPU(810)의 동작 메모리(operation memory)로서 사용될 수 있는 메모리 장치(850)를 포함한다. 메모리 장치(850)는 ROM(read only memory)과 같은 비휘발성 메모리로 구현될 수 있고 SRAM(Static random access memory)과 같은 휘발성 메모리로 구현될 수 있다.
메모리 장치들(100, 850) 중 적어도 하나는 도 7에 도시된 메모리 장치일 수 있다.
메모리 시스템(800)에 접속된 호스트(HOST)는 메모리 인터페이스(820)와 호스트 인터페이스(840)를 통하여 메모리 장치(100)와 데이터 통신을 수행할 수 있다.
CPU(810)의 제어에 따라 에러 정정 코드(error correction code(ECC)) 블록 (830)은 메모리 인터페이스(820)를 통하여 메모리 장치(100)로부터 출력된 데이터에 포함된 에러 비트를 검출하고, 상기 에러 비트를 정정하고, 에러 정정된 데이터를 호스트 인터페이스(840)를 통하여 호스트(HOST)로 전송할 수 있다.
CPU(810)는 버스(801)를 통하여 메모리 인터페이스(820), ECC 블럭(830), 호스트 인터페이스(840), 및 메모리 장치(850) 사이에서 데이터 통신을 제어할 수 있다.
메모리 시스템(800)은 플래시 메모리 드라이브, USB 메모리 드라이브, IC-USB 메모리 드라이브, 또는 메모리 스틱(memory stick)으로 구현될 수 있다.
도 17은 도 7에 도시된 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시 예를 나타낸다.
도 17을 참조하면, 메모리 시스템(900)은 SSD(solid state drive)와 같은 데이터 처리 장치로 구현될 수 있다.
메모리 시스템(900)은 다수의 메모리 장치들(100), 다수의 메모리 장치들(100) 각각의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(910), DRAM과 같은 휘발성 메모리 장치(930), 메모리 컨트롤러(910)와 호스트(940) 사이에서 주고받는 데이터를 휘발성 메모리 장치(930)에 저장하는 것을 제어하는 버퍼 매니저(920)를 포함할 수 있다. 다수의 메모리 장치들(100) 각각은 도 7에 도시된 메모리 장치일 수 있다.
도 18은 도 17에 도시된 메모리 시스템을 포함하는 데이터 처리 장치의 실시 예를 나타낸다.
도 17과 도 18을 참조하면, RAID(redundant array of independent disks) 시스템으로 구현될 수 있는 데이터 처리 장치(1000)는 RAID 컨트롤러(1010)와 다수의 메모리 시스템들(900-1~900-n; n는 자연수)을 포함할 수 있다.
다수의 메모리 시스템들(900-1~900-n) 각각은 도 16에 도시된 메모리 시스템 (900)일 수 있다. 다수의 메모리 시스템들(900-1~900-n)은 RAID 어레이를 구성할 수 있다. 데이터 처리 장치(1000)는 PC(personal computer) 또는 SSD로 구현될 수 있다.
프로그램 동작 동안, RAID 컨트롤러(1010)는 호스트(HOST)로부터 출력된 프로그램 명령에 따라 호스트(HOST)로부터 출력된 프로그램 데이터를 RAID 레벨에 따라 다수의 메모리 시스템들(900-1~900-n) 중에서 적어도 어느 하나의 메모리 시스템로 출력할 수 있다.
리드 동작 동안, RAID 컨트롤러(1010)는 호스트(HOST)로부터 출력된 리드 명령에 따라 다수의 메모리 시스템들(900-1~900-n) 중에서 적어도 어느 하나의 메모리 시스템으로부터 읽혀진 데이터를 호스트(HOST)로 전송할 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
1: 프로세스 감지기 5: 입력 버퍼
10: 프로세스 변화 보상 회로 100: 메모리 장치
IN: 소신호 입력 OUT: 출력 신호
C_OUT: 비교 신호 VREF: 기준 전압
21: 입력 버퍼용 차동 증폭기 23: 입력 버퍼용 출력 조절부
C_OUT1: 제1 비교 신호 C_OUT2: 제2 비교 신호
I: 전류원
M1: 제1 트랜지스터 M2: 제2 트랜지스터
M3: 제3 트랜지스터 M4: 제4 트랜지스터
VDD: 제1 기준 전압 VSS: 제2 기준 전압
110: 메모리 어레이 회로 120: 주변 회로

Claims (10)

  1. 소신호(small signal) 입력을 증폭하여 출력하는 적어도 하나의 입력 버퍼; 및
    상기 적어도 하나의 입력 버퍼와 동일한 구조를 갖는 레플리카 버퍼를 포함하고, 상기 입력 버퍼의 프로세스 변화(variation)를 나타내는 비교 신호를 출력하는 프로세스 감지기를 포함하며,
    상기 적어도 하나의 입력 버퍼는
    상기 비교 신호에 따라 출력 신호를 조절하는 입력 버퍼의 프로세스 변화 보상 회로.
  2. 제1항에 있어서, 상기 적어도 하나의 입력 버퍼는
    상기 비교 신호에 따라 출력 단자의 바이어스 전압을 조절하는 입력 버퍼의 프로세스 변화 보상 회로.
  3. 제1항에 있어서, 상기 입력 버퍼는
    기준 전압 및 상기 소신호 입력을 수신하여 차동 증폭하는 입력 버퍼용 차동 증폭기를 포함하며,
    상기 레플리카 버퍼는
    두 입력 단자 각각에 상기 기준 전압이 인가되고, 레플리카 전압을 출력하는 레플리카 버퍼용 차동 증폭기를 포함하는 입력 버퍼의 프로세스 변화 보상 회로.
  4. 제3항에 있어서, 상기 적어도 하나의 입력 버퍼는
    상기 프로세스 변화가 SF(Slow-Fast)이면 상기 출력 단자의 바이어스 전압을 낮추고, 상기 프로세스 변화가 FS(Fast-Slow)이면 상기 출력 단자의 바이어스 전압을 높이는 출력 조절부를 더 포함하는 입력 버퍼의 프로세스 변화 보상 회로.
  5. 제3항에 있어서, 상기 입력 버퍼의 프로세스 변화 보상 회로는
    상기 레플리카 전압을 제1 기준 전압과 비교하고, 비교 결과에 따라 제1 비교 신호를 출력하는 제1 비교기; 및
    상기 레플리카 전압을 제2 기준 전압과 비교하고, 비교 결과에 따라 제2 비교 신호를 출력하는 제2 비교기를 더 포함하는 입력 버퍼의 프로세스 변화 보상 회로.
  6. 제5항에 있어서, 상기 입력 버퍼의 프로세스 변화 보상 회로는
    상기 제1 비교 신호를 저장하는 제1 저장부; 및
    상기 제2 비교 신호를 저장하는 제2 저장부를 더 포함하는 입력 버퍼의 프로세스 변화 보상 회로.
  7. 반도체 장치의 입력 버퍼의 프로세스 변화를 보상하는 방법에 있어서,
    상기 입력 버퍼와 동일한 구조의 레플리카 버퍼를 이용하여 상기 입력 버퍼의 프로세스 변화를 감지하는 단계; 및
    상기 감지한 프로세스 변화에 따라 상기 입력 버퍼의 출력을 조절하는 단계를 포함하는 입력 버퍼의 프로세스 변화 보상 방법.
  8. 제7항에 있어서, 상기 프로세스 변화를 감지하는 단계는
    상기 레플리카 버퍼의 출력을 기설정된 기준 전압과 비교하고 비교 결과에 따른 로직 레벨을 출력하는 단계를 포함하는 입력 버퍼의 프로세스 변화 보상 방법.
  9. 제7항에 있어서, 상기 프로세스 변화를 감지하는 단계는
    상기 로직 레벨을 레지스터에 저장하는 단계를 더 포함하고,
    상기 입력 버퍼의 출력은
    상기 레지스터에 저장된 상기 로직 레벨에 따라 조절되는 입력 버퍼의 프로세스 변화 보상 방법.
  10. 제7항에 있어서, 상기 반도체 장치는
    DRAM(Dynamic Random Access Memory)이며,
    상기 프로세스 변화를 감지하는 단계는
    상기 DRAM의 ZQ 캘리브레이션과 병렬적으로 수행되는 입력 버퍼의 프로세스 변화 보상 방법.
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