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KR20150002030A - Gate shift register and method for driving the same - Google Patents

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KR20150002030A
KR20150002030A KR1020130075286A KR20130075286A KR20150002030A KR 20150002030 A KR20150002030 A KR 20150002030A KR 1020130075286 A KR1020130075286 A KR 1020130075286A KR 20130075286 A KR20130075286 A KR 20130075286A KR 20150002030 A KR20150002030 A KR 20150002030A
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clock
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voltage
sub
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강규태
장훈
이슬
원규식
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엘지디스플레이 주식회사
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Abstract

The present invention relates to a gate shift register capable of easily implementing a narrow bezel and a driving method thereof. The gate shift register according to the present invention includes a plurality of stages which output at least two scan pulses. Each stage includes a node control unit which charges a first node in response to a carry signal provided from a front step stage formed before at least one step or a start pulse and discharges the first node in response to any one of a plurality of inputted clocks, and an output buffer unit which is switched according to the voltage state of the first node and successively outputs the scan pulse one by one.

Description

게이트 쉬프트 레지스터 및 그의 구동 방법{GATE SHIFT REGISTER AND METHOD FOR DRIVING THE SAME}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a gate shift register,

본 발명은 네로우 베젤(narrow bezel)의 구현이 용이한 게이트 쉬프트 레지스터 및 그의 구동 방법에 관한 것이다.The present invention relates to a gate shift register which is easy to implement a narrow bezel and a driving method thereof.

최근, 게이트 드라이버를 패널에 내장해서 표시 장치의 부피와 무게를 감소시키고 제조 비용을 절감할 수 있는 GIP(Gate In Panel)형 표시 장치가 소개되었다. GIP형 표시 장치에서 게이트 드라이버는 비정질 실리콘 박막 트랜지스터(이하, TFT)를 이용하여 패널의 비표시 영역에 내장된다. 이러한 게이트 드라이버는 다수의 게이트 라인에 스캔 펄스를 순차적으로 공급하는 게이트 쉬프트 레지스터를 포함한다.Recently, a GIP (Gate In Panel) type display device has been introduced in which a gate driver is embedded in a panel to reduce the volume and weight of the display device and reduce the manufacturing cost. In the GIP type display device, the gate driver is embedded in the non-display region of the panel using an amorphous silicon thin film transistor (hereinafter, TFT). Such a gate driver includes a gate shift register for sequentially supplying scan pulses to a plurality of gate lines.

한편, 최근의 표시 장치는 고해상도 추세, 네로우 베젤 추세에 있다. 따라서, 패널 내장형 게이트 쉬프트 레지스터의 설계 면적을 줄이기 위한 노력이 계속 요구되고 있다.On the other hand, recent display devices are in a high-resolution trend and narrow bezel trend. Therefore, there is a continuing need for efforts to reduce the design area of the panel built-in gate shift register.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 네로우 베젤의 구현이 용이한 게이트 쉬프트 레지스터 및 그의 구동 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a gate shift register and a driving method thereof that can easily implement a narrow bezel.

상기와 같은 목적을 달성하기 위해 본 발명의 실시 예에 따른 게이트 쉬프트 레지스터는 및 그의 구동 방법은 스캔 펄스를 적어도 2개씩 출력하는 다수의 스테이지를 구비하고; 상기 각 스테이지는 스타트 펄스 또는 적어도 1단 이전에 구비된 전단 스테이지로부터 제공된 캐리 신호에 응답하여 제1 노드를 충전하고, 입력된 다수의 클럭 중 어느 하나에 응답하여 상기 제1 노드를 방전시키는 노드 제어부와; 상기 제1 노드의 전압 상태에 따라 스위칭 되어 상기 스캔 펄스를 1개씩 순차적으로 출력하는 출력 버퍼부를 구비하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a gate shift register comprising: a plurality of stages for outputting at least two scan pulses; Wherein each of the stages charges a first node in response to a start pulse or a carry signal provided from a preceding stage provided at least one stage before and discharges the first node in response to any one of a plurality of inputted clocks, Wow; And an output buffer unit which is switched according to a voltage state of the first node and sequentially outputs the scan pulses one by one.

상기 노드 제어부는 순차적으로 지연되고 순환 반복되는 8상의 클럭 중에서 k 번째 및 k+2 번째 클럭이 입력되고, 상기 스타트 펄스 또는 상기 캐리 신호에 응답하여 고전위 전압을 상기 제1 노드에 인가하는 제1 스위칭 소자와; 상기 k+2 번째 클럭에 응답하여 저전위 전압을 상기 제1 노드에 인가하는 제2 스위칭 소자와; 상기 제1 노드의 전압 상태에 따라 스위칭 되어 상기 저전위 전압을 제2 노드에 인가하는 제3 스위칭 소자와; 상기 제2 노드의 전압 상태에 따라 스위칭 되어 상기 저전위 전압을 상기 제1 노드에 인가하는 제4 스위칭 소자와; 상기 k 번째 클럭의 입력단과 상기 제1 노드 사이에 접속된 제1 커패시터와; 상기 k 번째 클럭의 입력단과 상기 제2 노드 사이에 접속된 제2 커패시터를 구비하는 것을 특징으로 한다.Wherein the node controller receives the kth and k + 2th clocks of the eight-phase clocks that are sequentially delayed and cyclically repeated, and outputs the first and second clocks to the first node in response to the start pulse or the carry signal, A switching element; A second switching element for applying a low potential voltage to the first node in response to the (k + 2) -th clock; A third switching element that is switched according to a voltage state of the first node to apply the low potential voltage to a second node; A fourth switching device that is switched according to a voltage state of the second node to apply the low potential voltage to the first node; A first capacitor connected between the input terminal of the k-th clock and the first node; And a second capacitor connected between the input terminal of the k-th clock and the second node.

상기 출력 버퍼부는 순차적으로 지연되고 순환 반복되며, 상기 클럭들보다 폭이 작은 4상의 서브 클럭이 입력되고, 상기 제1 노드의 전압 상태에 따라 스위칭 되어 상기 제1 서브 클럭을 제1 스캔 펄스로서 출력하는 제5 스위칭 소자와; 상기 제1 노드의 전압 상태에 따라 스위칭 되어 상기 제2 서브 클럭을 제2 스캔 펄스로서 출력하는 제6 스위칭 소자와; 상기 제3 서브 클럭에 응답하여 상기 저전위 전압을 상기 제1 스캔 펄스의 출력단에 인가하는 제7 스위칭 소자와; 상기 제4 서브 클럭에 응답하여 상기 저전위 전압을 상기 제2 스캔 펄스의 출력단에 인가하는 제8 스위칭 소자를 구비하는 것을 특징으로 한다.The output buffer unit is sequentially delayed and cyclically repeated, and a 4-phase subclock having a width smaller than the clocks is input. The output buffer unit is switched according to a voltage state of the first node, and outputs the first subclock as a first scan pulse A fifth switching element which is connected to the first switching element; A sixth switching device that is switched according to a voltage state of the first node and outputs the second sub-clock as a second scan pulse; A seventh switching device for applying the low potential voltage to the output terminal of the first scan pulse in response to the third sub clock; And an eighth switching element for applying the low potential voltage to the output terminal of the second scan pulse in response to the fourth sub-clock.

상기 제2 스캔 펄스는 상기 캐리 신호로서 적어도 1단 이후에 구비된 후단 스테이지에 공급되는 것을 특징으로 한다.And the second scan pulse is supplied to the subsequent stage provided at least one stage after the carry signal.

본 발명에 따른 게이트 쉬프트 레지스터는 각 스테이지가 스캔 펄스를 적어도 2개씩 출력하도록 구성하여 TFT의 개수와 면적을 줄일 수 있다. 따라서, 본 발명에 의한 게이트 쉬프트 레지스터는 네로우 베젤 구현이 용이하고 소비 전력을 절감할 수 있다.In the gate shift register according to the present invention, each stage outputs at least two scan pulses, thereby reducing the number and area of the TFTs. Therefore, the gate shift register according to the present invention can easily implement a narrow bezel and can reduce power consumption.

도 1은 본 발명의 실시 예에 따른 게이트 쉬프트 레지스터를 포함한 평판 표시 장치의 구성도이다.
도 2는 본 발명에 따른 게이트 쉬프트 레지스터의 구동 파형도이다.
도 3은 본 발명의 실시 예에 따른 게이트 쉬프트 레지스터의 구성도이다.
도 4는 도 3에 도시된 제3 스테이지(ST3)의 구성도이다.
도 5는 도 4에 도시된 제3 스테이지(ST3)의 구동 파형도이다.1 is a configuration diagram of a flat panel display including a gate shift register according to an embodiment of the present invention.
2 is a driving waveform diagram of a gate shift register according to the present invention.
3 is a configuration diagram of a gate shift register according to an embodiment of the present invention.
4 is a configuration diagram of the third stage ST3 shown in Fig.
5 is a driving waveform diagram of the third stage ST3 shown in Fig.

이하, 본 발명의 실시 예에 따른 게이트 쉬프트 레지스터 및 그의 구동 방법을 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, a gate shift register and a driving method thereof according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시 예에 따른 게이트 쉬프트 레지스터를 포함한 평판 표시 장치의 구성도이다.1 is a configuration diagram of a flat panel display including a gate shift register according to an embodiment of the present invention.

도 1에 도시된 평판 표시 장치는 표시 패널(2)과, 게이트 드라이버(4)와, 데이터 드라이버(6)와, 타이밍 컨트롤러(8)를 구비한다.The flat panel display device shown in Fig. 1 includes a display panel 2, a gate driver 4, a data driver 6, and a timing controller 8.

표시 패널(2)은 서로 교차하는 다수의 게이트 라인(GL1~GLn)과 다수의 데이터 라인(DL1~DLm)을 구비하고, 이들의 교차 영역에는 다수의 화소(P)들이 구비된다. 각 화소(P)들은 게이트 라인(GL)으로부터 공급되는 스캔 펄스(Vout)에 응답하여 데이터 라인(DL)으로부터 공급되는 영상 신호(데이터 전압)에 따른 영상을 표시한다.The display panel 2 includes a plurality of gate lines GL1 to GLn and a plurality of data lines DL1 to DLm intersecting with each other and a plurality of pixels P are provided in the intersection regions thereof. Each pixel P displays an image according to a video signal (data voltage) supplied from the data line DL in response to a scan pulse Vout supplied from the gate line GL.

게이트 드라이버(4)는 GIP(gate in panel)형 게이트 드라이버로서, 표시 패널(2)의 비표시 영역에 형성된다. 게이트 드라이버(4)는 타이밍 컨트롤러(8)로부터 제공된 다수의 게이트 제어 신호(GCS)에 따라 다수의 게이트 라인(GL1~GLn)에 스캔 펄스(Vout)를 공급하는 게이트 쉬프트 레지스터를 구비한다.The gate driver 4 is a GIP (gate in panel) type gate driver and is formed in a non-display area of the display panel 2. [ The gate driver 4 has a gate shift register for supplying a scan pulse Vout to the plurality of gate lines GL1 to GLn in accordance with a plurality of gate control signals GCS provided from the timing controller 8. [

특히, 본 발명은 게이트 쉬프트 레지스터에 구비된 각 스테이지가 스캔 펄스(Vout)를 적어도 2개씩 출력하도록 구성됨으로써, 게이트 드라이버(4)의 크기를 줄여 네로우 베젤의 구현이 용이하다. 이러한 게이트 쉬프트 레지스터에 관해서 도 2 내지 도 7을 참조하여 구체적으로 후술한다.In particular, the present invention is configured such that each stage provided in the gate shift register outputs at least two scan pulses (Vout), thereby reducing the size of the gate driver 4 and facilitating implementation of a narrow bezel. Such a gate shift register will be described later in detail with reference to Figs. 2 to 7.

데이터 드라이버(6)는 타이밍 컨트롤러(8)로부터 제공된 다수의 데이터 제어 신호(DCS)에 따라 타이밍 컨트롤러(8)로부터 입력되는 디지털 영상 데이터(RGB)를 기준 감마 전압을 이용하여 데이터 전압으로 변환하고, 변환된 데이터 전압을 다수의 데이터 라인(DL)에 공급한다. 이를 위해, 데이터 드라이버(6)는 샘플링 신호를 출력하는 데이터 쉬프트 레지스터와, 영상 데이터를 래치하는 래치와, 디지털-아날로그 컨버터 등을 구비한다.The data driver 6 converts digital image data RGB input from the timing controller 8 into data voltages using a reference gamma voltage in accordance with a plurality of data control signals DCS provided from the timing controller 8, And supplies the converted data voltage to the plurality of data lines DL. To this end, the data driver 6 includes a data shift register for outputting a sampling signal, a latch for latching image data, and a digital-analog converter.

타이밍 컨트롤러(8)는 외부로부터 입력되는 영상 데이터(RGB)를 표시 패널(2)의 크기 및 해상도에 알맞게 정렬하여 데이터 드라이버(6)에 공급한다. 타이밍 컨트롤러(8)는 외부로부터 입력되는 동기 신호들, 예를 들어 도트클럭(DCLK), 데이터 인에이블 신호(DE), 수평 동기신호(Hsync), 수직 동기신호(Vsync)를 이용해 다수의 게이트 및 데이터 제어신호(GCS, DCS)를 생성하여 게이트 드라이버(4) 및 데이터 드라이버(6)에 각각 공급한다.The timing controller 8 arranges image data (RGB) input from the outside in accordance with the size and resolution of the display panel 2 and supplies the image data to the data driver 6. The timing controller 8 uses a plurality of gates and a plurality of gates and a plurality of gates using external synchronous signals such as a dot clock DCLK, a data enable signal DE, a horizontal synchronous signal Hsync and a vertical synchronous signal Vsync. And supplies the data control signals GCS and DCS to the gate driver 4 and the data driver 6, respectively.

다수의 게이트 제어신호(GCS)는 서로 다른 위상을 갖는 다수의 클럭(CLK) 및 다수의 서브 클럭(sub_CLK)과, 게이트 드라이버(4)의 구동 시작을 지시하는 게이트 스타트 펄스(Vst)를 포함한다. 여기서, 서브 클럭(sub_CLK)들의 폭은 다수의 클럭(CLK)이 갖는 폭보다 작게 설계된다.The plurality of gate control signals GCS includes a plurality of clocks CLK and a plurality of sub clocks sub_CLK having different phases and a gate start pulse Vst for instructing start of driving of the gate driver 4 . Here, the width of the sub-clocks sub_CLKs is designed to be smaller than the width of the plurality of clocks CLKs.

도 2에 도시한 바와 같이, 이하에서는 다수의 클럭(CLK)이 순차적으로 지연되고 순환 반복되는 8상의 클럭(CLK1~8)을 포함하는 것으로 설명하고, 다수의 서브 클럭(sub_CLK)이 순차적으로 지연되고 순환 반복되는 4상의 서브 클럭(sub_CLK1~4)을 포함하는 것으로 설명하고, 게이트 스타트 펄스(Vst)가 제1 및 제2 게이트 스타트 펄스(Vst1, Vst2)를 포함하는 것으로 설명한다.As shown in FIG. 2, the following description will be made on the assumption that a plurality of clocks (CLK) are sequentially delayed and cyclically repeated and include eight clocks (CLK1 to CLK8), and a plurality of subclocks (sub_CLK) (Sub_CLK1 to 4), and the gate start pulse Vst includes the first and second gate start pulses Vst1 and Vst2.

도 3은 본 발명의 실시 예에 따른 게이트 쉬프트 레지스터의 구성도이다.3 is a configuration diagram of a gate shift register according to an embodiment of the present invention.

도 3을 참조하면, 게이트 쉬프트 레지스터는 n/2개의 스테이지, 즉 제1 내지 제n/2 스테이지(ST1~STn/2)를 구비하여 n개의 스캔 펄스(Vout 1~Vout n)를 출력한다. 구체적으로, 각 스테이지(ST1~STn/2)는 스캔 펄스를 2개씩 출력하며, 제1 스테이지(ST1)로부터 제n/2 스테이지(STn/2)까지 순차적으로 스캔 펄스를 출력한다. 예를 들어, 제1 스테이지(ST1)는 제1 및 제2 스캔 펄스(Vout 1, Vout 2)를 순차적으로 출력하고, 이어서 제2 스테이지(ST2)는 제3 및 제4 스캔 펄스(Vout 3, Vout 4)를 순차적으로 출력하며, 맨 마지막에 제n/2 스테이지(STn/2)는 제n-1 스캔 펄스 및 제n 스캔 펄스(Vout n-1, Vout n)를 순차적으로 출력한다.Referring to FIG. 3, the gate shift register includes n / 2 stages, that is, first through n / 2 stages ST1 through STn / 2 to output n scan pulses Vout 1 through Vout n. Specifically, each of the stages ST1 to STn / 2 outputs two scan pulses, and sequentially outputs scan pulses from the first stage ST1 to the n / 2th stage STn / 2. For example, the first stage ST1 sequentially outputs the first and second scan pulses Vout1 and Vout2, and the second stage ST2 sequentially outputs the third and fourth scan pulses Vout3, 2 stage sequentially outputs the (n-1) th scan pulse and the n th scan pulse (Vout n-1, Vout n) at the end of the n / 2 stage STn.

이를 위해, 각 스테이지(ST1~STn/2)는 8상의 클럭(CLK1~8) 중에서 k 번째 및 k+2 번째 클럭을 입력받고, 4상의 서브 클럭(sub_CLK1~4)을 입력받는다. 그리고 각 스테이지(ST1~STn/2)는 고전위 전압(VDD)과, 저전위 전압(VSS)를 입력받는다. 여기서, 고전위 전압(VDD)은 저전위 전압(VSS)보다 높은 전압을 갖는다. 그리고 저전위 전압(VSS)은 접지 전압(GND)일 수 있다.To this end, each of the stages ST1 to STn / 2 receives the kth and k + 2th clocks among the eight-phase clocks CLK1 to CLK8 and receives the four-phase sub clocks sub_CLK1 to 4. Each of the stages ST1 to STn / 2 receives the high potential voltage VDD and the low potential voltage VSS. Here, the high-potential voltage VDD has a voltage higher than the low-potential voltage VSS. And the low potential voltage VSS may be the ground voltage GND.

한편, 각 스테이지(ST1~STn/2)로부터 출력되는 스캔 펄스는 표시 패널(2)의 게이트 라인(GL)에 인가됨과 동시에, 후단 스테이지로 전달되는 캐리 신호로서 역할을 한다. 예를 들어, 제1 스테이지(ST1)로부터 출력되는 제2 스캔 펄스(Vout2)는 캐리 신호로서 제3 스테이지(ST3)에 공급된다.On the other hand, the scan pulse output from each of the stages ST1 to STn / 2 is applied to the gate line GL of the display panel 2 and serves as a carry signal transmitted to the subsequent stage. For example, the second scan pulse Vout2 output from the first stage ST1 is supplied to the third stage ST3 as a carry signal.

이러한 각 스테이지(ST1~STn/2)는 적어도 1단 이전에 구비된 전단 스테이지로부터 제공된 캐리 신호에 응답하여 2개의 스캔 펄스(Vout)를 순차적으로 출력한다. 단, 제1 및 제2 스테이지(ST1, ST2)는 캐리 신호 대신 제1 및 제2 게이트 스타트 펄스(Vst1, Vst2)를 입력받고, 이에 응답하여 스캔 펄스(Vout)를 출력한다.Each of the stages ST1 to STn / 2 sequentially outputs two scan pulses Vout in response to a carry signal provided from a preceding stage provided at least one stage earlier. However, the first and second stages ST1 and ST2 receive the first and second gate start pulses Vst1 and Vst2 instead of the carry signal, and output the scan pulse Vout in response thereto.

상기에서 "전단 스테이지"는 기준이 되는 스테이지(ST)의 상부에 위치하는 것으로, 예컨대 제 k(1<k<n) 스테이지(STk)에 기준한 전단 스테이지는 "제1 스테이지(ST1)~제k-1 스테이지(STk-1)" 중 어느 하나를 지시한다. 그리고 "후단 스테이지"는 기준이 되는 스테이지의 하부에 위치하는 것으로, 예컨대 제k 스테이지(STk)에 기준한 후단 스테이지는 "제k+1 스테이지(STk+1)~제n/2 스테이지(STn/2)" 중 어느 하나를 지시한다.The shearing stage based on k (1 &lt; k &lt; n) stage STk is, for example, a stage in which the first stage ST1 k-1 stage STk-1 &quot;. Stage stage STk + 1 to STn + 1 stage STn + 1 stage STn + 1 stage STn + 1 stage STn + 1 stage STn + 2) "

이하, 본 발명의 실시 예에 따른 게이트 쉬프트 레지스터를 보다 구체적으로 설명한다. 참고로, 각 스테이지(ST1~STn/2)는 회로 구성과 동작 방법이 모두 동일하며, 이하에서는 제3 스테이지(ST3)를 예를 들어 설명하기로 한다. 그리고 이하에서는 각 스테이지(ST)에서 출력되는 2개의 스캔 펄스(Vout) 중에서 먼저 출력되는 스캔 펄스를 "제1 스캔 펄스"로 정의하고, 나중에 출력되는 스캔 펄스를 "제2 스캔 펄스"로 정의한다.Hereinafter, the gate shift register according to the embodiment of the present invention will be described more specifically. For reference, the circuit configuration and operation method are the same for each of the stages ST1 to STn / 2, and the third stage ST3 will be described below by way of example. Hereinafter, a scan pulse output first from among the two scan pulses Vout output from each stage ST is defined as a "first scan pulse ", and a scan pulse output later is defined as a" second scan pulse " .

도 4는 도 3에 도시된 제3 스테이지(ST3)의 구성도이다. 도 5는 도 4에 도시된 제3 스테이지(ST3)의 구동 파형도이다.4 is a configuration diagram of the third stage ST3 shown in Fig. 5 is a driving waveform diagram of the third stage ST3 shown in Fig.

도 4를 참조하면, 제3 스테이지(ST3)는 고전위 전압(VDD)과, 저전위 전압(VSS)과, 제3 및 제5 클럭(CLK3, CLK5)과, 제1 내지 제4 서브 클럭(sub_CLK1~4)이 입력된다. 그리고 제3 스테이지(ST3)는 8개의 TFT와, 2개의 커패시터를 구비하여 제1 및 제2 스캔 펄스(Vout 5, Vout 6)를 출력한다.Referring to FIG. 4, the third stage ST3 includes a high-potential voltage VDD, a low-potential voltage VSS, third and fifth clocks CLK3 and CLK5, first through fourth sub- sub_CLK1 to 4) are input. The third stage ST3 includes eight TFTs and two capacitors, and outputs first and second scan pulses Vout 5 and Vout 6.

제3 스테이지(ST3)는 크게 노드 제어부와, 출력 버퍼부로 구분된다.The third stage ST3 is largely divided into a node control section and an output buffer section.

노드 제어부는 전단 스테이지로부터 제공된 캐리 신호(Vout 2)에 응답하여 제1 노드(Q)를 충전하고, 입력된 다수의 클럭 중 어느 하나(CLK5)에 응답하여 제1 노드(Q)를 방전시킨다. 단, 제1 및 제2 스테이지(ST1, ST2)에 구비된 노드 제어부는 캐리 신호 대신 제1 및 제2 게이트 스타트 펄스(Vst1, Vst2)를 입력받는다.The node controller charges the first node Q in response to the carry signal Vout 2 provided from the front stage and discharges the first node Q in response to any one of the input clocks CLK5. However, the node controller included in the first and second stages ST1 and ST2 receives the first and second gate start pulses Vst1 and Vst2 instead of the carry signal.

출력 버퍼부는 제1 노드(Q)의 전압 상태에 따라 스위칭 되어 스캔 펄스(Vout 5, Vout 6)를 1개씩 순차적으로 출력한다.The output buffer unit is switched according to the voltage state of the first node Q to sequentially output the scan pulses Vout 5 and Vout 6 one by one.

구체적으로, 노드 제어부는 제1 내지 제4 TFT(T1~T4)와, 제1 및 제2 커패시터(C1, C2)를 구비한다.Specifically, the node control unit includes first to fourth TFTs T1 to T4 and first and second capacitors C1 and C2.

제1 TFT(T1)는 캐리 신호(Vout 2)에 응답하여 고전위 전압(VDD)을 제1 노드(Q)에 인가한다.The first TFT T1 applies the high potential voltage VDD to the first node Q in response to the carry signal Vout2.

제2 TFT(T2)는 k+2 번째 클럭(CLK5)에 응답하여 저전위 전압(VSS)을 제1 노드(Q)에 인가한다.The second TFT T2 applies the low potential voltage VSS to the first node Q in response to the (k + 2) -th clock CLK5.

제3 TFT(T3)는 제1 노드(Q)의 전압 상태에 따라 스위칭 되어 저전위 전압(VSS)을 제2 노드(QB)에 인가한다.The third TFT T3 is switched according to the voltage state of the first node Q to apply the low potential voltage VSS to the second node QB.

제4 TFT(T4)는 제2 노드(QB)의 전압 상태에 따라 스위칭 되어 저전위 전압(VSS)을 제1 노드(Q)에 인가한다.The fourth TFT T4 is switched in accordance with the voltage state of the second node QB to apply the low potential voltage VSS to the first node Q. [

제1 커패시터(C1)는 k 번째 클럭(CLK3)의 입력단과 제1 노드(Q) 사이에 접속된다.The first capacitor C1 is connected between the input terminal of the k &lt; th &gt; clock CLK3 and the first node Q. [

제2 커패시터(C2)는 k 번째 클럭(CLK3)의 입력단과 제2 노드(QB) 사이에 접속된다.The second capacitor C2 is connected between the input terminal of the k-th clock CLK3 and the second node QB.

한편, 출력 버퍼부는 제5 내지 제8 TFT(T5~T8)를 구비한다.On the other hand, the output buffer section includes the fifth to eighth TFTs T5 to T8.

제5 TFT(T5)는 제1 노드(Q)의 전압 상태에 따라 스위칭 되어 제1 서브 클럭(sub_CLK1)을 제1 스캔 펄스(Vout 5)로서 출력한다.The fifth TFT T5 is switched according to the voltage state of the first node Q to output the first sub-clock sub_CLK1 as the first scan pulse Vout5.

제6 TFT(T6)는 제1 노드(Q)의 전압 상태에 따라 스위칭 되어 제2 서브 클럭(sub_CLK2)을 제2 스캔 펄스(Vout 6)로서 출력한다.The sixth TFT T6 is switched according to the voltage state of the first node Q to output the second sub-clock sub_CLK2 as the second scan pulse Vout6.

제7 TFT(T7)는 제3 서브 클럭(sub_CLK3)에 응답하여 저전위 전압(VSS)을 제1 스캔 펄스(Vout 5)의 출력단에 인가한다.The seventh TFT T7 applies the low potential voltage VSS to the output terminal of the first scan pulse Vout5 in response to the third sub-clock sub_CLK3.

제8 TFT(T8)는 제4 서브 클럭(sub_CLK4)에 응답하여 저전위 전압(VSS)을 제2 스캔 펄스(Vout 6)의 출력단에 인가한다.The eighth TFT T8 applies the low potential voltage VSS to the output terminal of the second scan pulse Vout6 in response to the fourth sub-clock sub_CLK4.

이하, 상기 제3 스테이지(ST3)의 동작 방법을 도 4 및 도 5를 결부하여 설명한다.Hereinafter, an operation method of the third stage ST3 will be described with reference to FIGS. 4 and 5. FIG.

먼저, 제3 스테이지(ST3)에 제1 스테이지(ST1)로부터 제공된 캐리 신호(Vout 2)가 입력된다. 그러면, 제1 TFT(T1)가 턴-온되고, 제1 TFT(T1)를 통해 고전위 전압(VDD)이 제1 노드(Q)에 인가됨으로써, 제1 노드(Q)가 프리 차지 된다.First, the carry signal (Vout2) provided from the first stage (ST1) is input to the third stage (ST3). Then, the first TFT (T1) is turned on and the high potential voltage (VDD) is applied to the first node (Q) through the first TFT (T1), so that the first node (Q) is precharged.

이어서, 제3 스테이지(ST3)에 하이 상태의 k 번째 클럭(CLK3)이 입력된다. 그러면, 제1 커패시터(C1)의 커플링에 의해 제1 노드(Q)의 전압이 더 높은 전위로 부트스트랩핑(bootstrapping) 된다. 이에 따라, 제5 및 제 6 TFT(T5, T6)는 턴-온 된다.Then, the k-th clock CLK3 in the high state is input to the third stage ST3. Then, the voltage of the first node Q is bootstrapped to a higher potential by the coupling of the first capacitor Cl. Thus, the fifth and sixth TFTs T5 and T6 are turned on.

이어서, 제3 스테이지(ST3)에 하이 상태의 제1 서브 클럭(sub_CLK1)이 입력되고, 턴-온 된 제5 TFT(T5)는 하이 상태로 입력되는 제1 서브 클럭(sub_CLK1)을 제1 스캔 펄스(Vout 5)로서 출력한다.The first sub-clock sub_CLK1 of the high state is input to the third stage ST3 and the fifth sub-clock T5 of the turn-on state of the first sub-clock sub_CLK1, And outputs it as a pulse Vout 5.

이어서, 제3 스테이지(ST3)에 하이 상태의 제2 서브 클럭(sub_CLK2)이 입력되고, 턴-온 된 제6 TFT(T6)는 하이 상태로 입력되는 제2 서브 클럭(sub_CLK2)을 제2 스캔 펄스(Vout 6)로서 출력한다. 이때, 제2 스캔 펄스(Vout 6)는 게이트 라인(GL)에 인가됨과 동시에 캐리 신호로서 후단 스테이지(ST5)에 공급된다.The second sub-clock sub_CLK2 in a high state is input to the third stage ST3. The sixth TFT T6 turned on receives a second sub-clock sub_CLK2 input in a high state, And outputs it as a pulse Vout6. At this time, the second scan pulse Vout 6 is applied to the gate line GL and simultaneously supplied to the subsequent stage ST5 as a carry signal.

이어서, 제3 스테이지(ST3)에 하이 상태의 제3 서브 클럭(sub_CLK3)이 입력된다. 그러면, 제7 TFT(T7)는 턴-온 되고, 제7 TFT(T7)를 통해 저전위 전압(VSS)이 제1 스캔 펄스(Vout 5)의 출력단에 인가된다.Subsequently, the third sub clock (sub_CLK3) in a high state is input to the third stage (ST3). Then, the seventh TFT T7 is turned on, and the low potential voltage VSS is applied to the output terminal of the first scan pulse Vout5 through the seventh TFT T7.

이어서, 제3 스테이지(ST3)에 하이 상태의 제4 서브 클럭(sub_CLK4)이 입력된다. 그러면, 제8 TFT(T8)는 턴-온 되고, 제8 TFT(T8)를 통해 저전위 전압(VSS)이 제2 스캔 펄스(Vout 6)의 출력단에 인가된다.Subsequently, the fourth sub clock (sub_CLK4) in the high state is input to the third stage (ST3). Then, the eighth TFT T8 is turned on and the low potential voltage VSS is applied to the output terminal of the second scan pulse Vout6 through the eighth TFT T8.

마지막으로, 제3 스테이지(ST3)에 하이 상태의 k+2 번째 클럭(CLK5)이 입력된다. 그러면, 제2 TFT(T2)는 턴-온 되고, 제2 TFT(T2)를 통해 저전위 전압(VSS)이 제1 노드(Q)에 인가됨으로써, 제1 노드(Q)는 방전된다. 이에 따라, 제5 및 제6 TFT(T5, T6)는 턴-오프 된다.Finally, the (k + 2) -th clock CLK5 in the high state is input to the third stage ST3. Then, the second TFT T2 is turned on and the low potential voltage VSS is applied to the first node Q through the second TFT T2, so that the first node Q is discharged. Thus, the fifth and sixth TFTs T5 and T6 are turned off.

이 후에는, 제2 노드(Q)의 전압이 제2 커패시터(C2)의 커플링에 의해 충전된다. 그러면, 제4 TFT(T4)가 턴-온 되고, 제4 TFT(T4)를 통해 저전위 전압(VSS)이 제1 노드(Q)에 인가된다. 따라서, 제1 노드(Q)는 제3 스테이지(ST3)에 다음 캐리 신호(Vout 2)가 입력될 때까지 방전된 상태를 유지한다.Thereafter, the voltage of the second node Q is charged by the coupling of the second capacitor C2. Then, the fourth TFT T4 is turned on, and the low potential voltage VSS is applied to the first node Q through the fourth TFT T4. Therefore, the first node Q maintains the discharged state until the next carry signal Vout 2 is input to the third stage ST3.

상술한 바와 같이, 본 발명의 실시 예에 따른 게이트 쉬프트 레지스터는 각 스테이지가 스캔 펄스를 2개씩 출력하도록 8개의 TFT와 2개의 커패시터로 구성됨으로써, TFT의 개수와 면적을 줄일 수 있다. 따라서, 본 발명에 의한 게이트 쉬프트 레지스터는 네로우 베젤 구현이 용이하고 소비 전력을 절감할 수 있다. 한편, 상기 실시 예에서는 각 스테이지의 출력 버퍼부가 제1 노드(Q)의 전압 상태에 응답하여 2개의 스캔 펄스를 순차적으로 출력하였지만, TFT의 개수와 서브 클럭(sub_CLK)의 수를 늘린다면 각 스테이지가 2개 이상의 스캔 펄스를 출력하는 것도 가능하다.As described above, the gate shift register according to the embodiment of the present invention is composed of eight TFTs and two capacitors so that each stage outputs two scan pulses, thereby reducing the number and area of the TFTs. Therefore, the gate shift register according to the present invention can easily implement a narrow bezel and can reduce power consumption. In the above embodiment, the output buffer unit of each stage sequentially outputs two scan pulses in response to the voltage state of the first node Q. However, if the number of TFTs and the number of sub clocks sub_CLK are increased, It is also possible to output two or more scan pulses.

이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the general inventive concept as defined by the appended claims and their equivalents. Will be clear to those who have knowledge of.

CLK1~8: 다수의 클럭 sub_CLK1~4: 다수의 서브 클럭CLK1 to 8: a plurality of clocks sub_CLK1 to 4: a plurality of sub clocks

Claims (8)

스캔 펄스를 적어도 2개씩 출력하는 다수의 스테이지를 구비하고;
상기 각 스테이지는
스타트 펄스 또는 적어도 1단 이전에 구비된 전단 스테이지로부터 제공된 캐리 신호에 응답하여 제1 노드를 충전하고, 입력된 다수의 클럭 중 어느 하나에 응답하여 상기 제1 노드를 방전시키는 노드 제어부와;
상기 제1 노드의 전압 상태에 따라 스위칭 되어 상기 스캔 펄스를 1개씩 순차적으로 출력하는 출력 버퍼부를 구비하는 것을 특징으로 하는 게이트 쉬프트 레지스터.A plurality of stages for outputting at least two scan pulses;
Each of the stages
A node controller for charging the first node in response to a start pulse or a carry signal provided from a previous stage provided at least one stage before and discharging the first node in response to any one of the input clocks;
And an output buffer unit which is switched according to a voltage state of the first node and sequentially outputs the scan pulses one by one. 청구항 1에 있어서,
상기 노드 제어부는
순차적으로 지연되고 순환 반복되는 8상의 클럭 중에서 k 번째 및 k+2 번째 클럭이 입력되고,
상기 스타트 펄스 또는 상기 캐리 신호에 응답하여 고전위 전압을 상기 제1 노드에 인가하는 제1 스위칭 소자와;
상기 k+2 번째 클럭에 응답하여 저전위 전압을 상기 제1 노드에 인가하는 제2 스위칭 소자와;
상기 제1 노드의 전압 상태에 따라 스위칭 되어 상기 저전위 전압을 제2 노드에 인가하는 제3 스위칭 소자와;
상기 제2 노드의 전압 상태에 따라 스위칭 되어 상기 저전위 전압을 상기 제1 노드에 인가하는 제4 스위칭 소자와;
상기 k 번째 클럭의 입력단과 상기 제1 노드 사이에 접속된 제1 커패시터와;
상기 k 번째 클럭의 입력단과 상기 제2 노드 사이에 접속된 제2 커패시터를 구비하는 것을 특징으로 하는 게이트 쉬프트 레지스터.The method according to claim 1,
The node control unit
The k-th and (k + 2) -th clocks are input from the 8-phase clocks sequentially delayed and cyclically repeated,
A first switching element for applying a high potential voltage to the first node in response to the start pulse or the carry signal;
A second switching element for applying a low potential voltage to the first node in response to the (k + 2) -th clock;
A third switching element that is switched according to a voltage state of the first node to apply the low potential voltage to a second node;
A fourth switching device that is switched according to a voltage state of the second node to apply the low potential voltage to the first node;
A first capacitor connected between the input terminal of the k-th clock and the first node;
And a second capacitor connected between the input terminal of the k-th clock and the second node. 청구항 2에 있어서,
상기 출력 버퍼부는
순차적으로 지연되고 순환 반복되며, 상기 클럭들보다 폭이 작은 4상의 서브 클럭이 입력되고,
상기 제1 노드의 전압 상태에 따라 스위칭 되어 상기 제1 서브 클럭을 제1 스캔 펄스로서 출력하는 제5 스위칭 소자와;
상기 제1 노드의 전압 상태에 따라 스위칭 되어 상기 제2 서브 클럭을 제2 스캔 펄스로서 출력하는 제6 스위칭 소자와;
상기 제3 서브 클럭에 응답하여 상기 저전위 전압을 상기 제1 스캔 펄스의 출력단에 인가하는 제7 스위칭 소자와;
상기 제4 서브 클럭에 응답하여 상기 저전위 전압을 상기 제2 스캔 펄스의 출력단에 인가하는 제8 스위칭 소자를 구비하는 것을 특징으로 하는 게이트 쉬프트 레지스터.The method of claim 2,
The output buffer unit
A 4-phase sub-clock having a width smaller than that of the clocks is input,
A fifth switching element which is switched according to a voltage state of the first node and outputs the first sub-clock as a first scan pulse;
A sixth switching device that is switched according to a voltage state of the first node and outputs the second sub-clock as a second scan pulse;
A seventh switching device for applying the low potential voltage to the output terminal of the first scan pulse in response to the third sub clock;
And an eighth switching element for applying the low potential voltage to the output terminal of the second scan pulse in response to the fourth sub-clock. 청구항 3에 있어서,
상기 제2 스캔 펄스는 상기 캐리 신호로서 적어도 1단 이후에 구비된 후단 스테이지에 공급되는 것을 특징으로 하는 게이트 쉬프트 레지스터.The method of claim 3,
And the second scan pulse is supplied to a subsequent stage provided at least one stage after the carry signal. 스캔 펄스를 적어도 2개씩 출력하는 다수의 스테이지를 구비한 게이트 쉬프트 레지스터의 구동 방법에 있어서,
상기 각 스테이지가 상기 스캔 펄스를 출력하는 단계는
스타트 펄스 또는 적어도 1단 이전에 구비된 전단 스테이지로부터 제공된 캐리 신호에 응답하여 제1 노드를 충전하고, 입력된 다수의 클럭 중 어느 하나에 응답하여 상기 제1 노드를 방전하는 단계와;
상기 제1 노드의 전압 상태에 따라 스위칭 되어 상기 스캔 펄스를 1개씩 순차적으로 출력하는 단계를 포함하는 것을 특징으로 하는 게이트 쉬프트 레지스터의 구동 방법.A driving method of a gate shift register having a plurality of stages for outputting at least two scan pulses,
The step of outputting the scan pulse by each of the stages
Charging a first node in response to a start pulse or a carry signal provided from a preceding stage provided at least one stage before and discharging the first node in response to any one of a plurality of inputted clocks;
And sequentially switching the scan pulses according to a voltage state of the first node to sequentially output the scan pulses one by one. 청구항 5에 있어서,
상기 노드 제어부는
순차적으로 지연되고 순환 반복되는 8상의 클럭 중에서 k 번째 및 k+2 번째 클럭이 입력되고,
상기 스타트 펄스 또는 상기 캐리 신호에 응답하여 고전위 전압을 상기 제1 노드에 인가하는 제1 스위칭 소자와;
상기 k+2 번째 클럭에 응답하여 저전위 전압을 상기 제1 노드에 인가하는 제2 스위칭 소자와;
상기 제1 노드의 전압 상태에 따라 스위칭 되어 상기 저전위 전압을 제2 노드에 인가하는 제3 스위칭 소자와;
상기 제2 노드의 전압 상태에 따라 스위칭 되어 상기 저전위 전압을 상기 제1 노드에 인가하는 제4 스위칭 소자와;
상기 k 번째 클럭의 입력단과 상기 제1 노드 사이에 접속된 제1 커패시터와;
상기 k 번째 클럭의 입력단과 상기 제2 노드 사이에 접속된 제2 커패시터를 구비하고;
상기 노드 제어부가 상기 제1 노드를 충전하는 단계는
상기 제1 스위칭 소자가 상기 스타트 펄스 또는 상기 캐리 신호에 응답하여 상기 고전위 전압을 상기 제1 노드에 인가하는 단계와,
상기 k 번째 클럭의 입력에 따라 상기 제1 커패시터가 커플링됨으로써 상기 제1 노드의 전압이 부트스트랩핑(bootstrapping)되는 단계를 포함하고,
상기 노드 제어부가 상기 제1 노드를 방전하는 단계는
상기 제2 스위칭 소자가 상기 k+2 번째 클럭에 응답하여 상기 저전위 전압을 상기 제1 노드에 인가하는 단계와;
상기 k 번째 클럭의 입력에 따라 상기 제2 커패시터가 커플링됨으로써 상기 제2 노드의 전압을 충전시키고, 상기 제4 스위칭 소자가 충전된 제2 노드의 전압에 응답하여 상기 저전위 전압을 상기 제1 노드에 인가하는 단계를 포함하는 것을 특징으로 하는 게이트 쉬프트 레지스터의 구동 방법.The method of claim 5,
The node control unit
The k-th and (k + 2) -th clocks are input from the 8-phase clocks sequentially delayed and cyclically repeated,
A first switching element for applying a high potential voltage to the first node in response to the start pulse or the carry signal;
A second switching element for applying a low potential voltage to the first node in response to the (k + 2) -th clock;
A third switching element that is switched according to a voltage state of the first node to apply the low potential voltage to a second node;
A fourth switching device that is switched according to a voltage state of the second node to apply the low potential voltage to the first node;
A first capacitor connected between the input terminal of the k-th clock and the first node;
And a second capacitor connected between an input terminal of the k-th clock and the second node;
The step of the node control unit charging the first node
The first switching element applying the high potential voltage to the first node in response to the start pulse or the carry signal,
And the voltage of the first node is bootstrapped by coupling the first capacitor according to the input of the kth clock,
The step of the node controller discharging the first node
The second switching element applies the low potential voltage to the first node in response to the (k + 2) -th clock;
And the fourth switching element charges the voltage of the second node by coupling the second capacitor according to the input of the k-th clock, and in response to the voltage of the second node charged by the fourth switching element, And applying a voltage to the gate of the gate shift register. 청구항 6에 있어서,
상기 출력 버퍼부는
순차적으로 지연되고 순환 반복되며, 상기 클럭들보다 폭이 작은 4상의 서브 클럭이 입력되고,
상기 제1 노드의 전압 상태에 따라 스위칭 되어 상기 제1 서브 클럭을 제1 스캔 펄스로서 출력하는 제5 스위칭 소자와;
상기 제1 노드의 전압 상태에 따라 스위칭 되어 상기 제2 서브 클럭을 제2 스캔 펄스로서 출력하는 제6 스위칭 소자와;
상기 제3 서브 클럭에 응답하여 상기 저전위 전압을 상기 제1 스캔 펄스의 출력단에 인가하는 제7 스위칭 소자와;
상기 제4 서브 클럭에 응답하여 상기 저전위 전압을 상기 제2 스캔 펄스의 출력단에 인가하는 제8 스위칭 소자를 구비하고;
상기 출력 버퍼부가 상기 스캔 펄스를 1개씩 순차적으로 출력하는 단계는
상기 제5 스위칭 소자가 상기 제1 노드의 전압에 응답하여 상기 제1 서브 클럭을 제1 스캔 펄스로서 출력하는 단계와;
상기 제6 스위칭 소자가 상기 제1 노드의 전압에 응답하여 상기 제2 서브 클럭을 제2 스캔 펄스로서 출력하는 단계와;
상기 제7 스위칭 소자 상기 제3 서브 클럭에 응답하여 상기 저전위 전압을 상기 제1 스캔 펄스의 출력단에 인가하는 단계와;
상기 제8 스위칭 소자 상기 제4 서브 클럭에 응답하여 상기 저전위 전압을 상기 제2 스캔 펄스의 출력단에 인가하는 단계를 포함하는 것을 특징으로 하는 게이트 쉬프트 레지스터의 구동 방법.The method of claim 6,
The output buffer unit
A 4-phase sub-clock having a width smaller than that of the clocks is input,
A fifth switching element which is switched according to a voltage state of the first node and outputs the first sub-clock as a first scan pulse;
A sixth switching device that is switched according to a voltage state of the first node and outputs the second sub-clock as a second scan pulse;
A seventh switching device for applying the low potential voltage to the output terminal of the first scan pulse in response to the third sub clock;
And an eighth switching element for applying the low potential voltage to the output terminal of the second scan pulse in response to the fourth sub-clock;
Wherein the output buffer sequentially outputs the scan pulses one by one
Wherein the fifth switching element outputs the first sub-clock as a first scan pulse in response to a voltage of the first node;
The sixth switching element outputs the second sub-clock as a second scan pulse in response to the voltage of the first node;
Applying the low potential voltage to the output terminal of the first scan pulse in response to the seventh switching device;
And applying the low potential voltage to the output terminal of the second scan pulse in response to the eighth switching element and the fourth sub clock. 청구항 7에 있어서,
상기 제2 스캔 펄스는 상기 캐리 신호로서 적어도 1단 이후에 구비된 후단 스테이지에 공급되는 것을 특징으로 하는 게이트 쉬프트 레지스터의 구동 방법.The method of claim 7,
And the second scan pulse is supplied to a subsequent stage provided at least one stage after the carry signal.
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