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KR20150000949A - 표시 장치 및 이의 제조 방법 - Google Patents

표시 장치 및 이의 제조 방법 Download PDF

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KR20150000949A
KR20150000949A KR20130073239A KR20130073239A KR20150000949A KR 20150000949 A KR20150000949 A KR 20150000949A KR 20130073239 A KR20130073239 A KR 20130073239A KR 20130073239 A KR20130073239 A KR 20130073239A KR 20150000949 A KR20150000949 A KR 20150000949A
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KR
South Korea
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electrode
pixel
transistor
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layer
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Application number
KR20130073239A
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English (en)
Inventor
배주한
권성규
유동현
전형일
Original Assignee
삼성디스플레이 주식회사
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Publication date
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Abstract

표시 장치는 기판, 상기 기판 상에 형성되고, 제1 방향으로 연장된 복수의 게이트 라인들, 상기 기판 상에 형성되고, 상기 제1 방향에 수직한 제2 방향으로 연장된 복수의 데이터 라인들 및 상기 복수의 게이트 라인들 및 상기 복수의 데이터 라인들에 각각 연결된 복수의 픽셀들을 포함한다. 픽셀들 각각은, 상기 복수의 데이터 라인들 중 대응하는 데이터 라인과 연결된 일단, 타단 그리고 상기 복수의 게이트 라인들 중 대응하는 게이트 라인과 연결된 게이트 전극을 포함하는 트랜지스터와, 터널상 공동 내에 제공된 액정층과, 상기 액정층에 전계를 인가하는 제1 전극 및 제2 전극을 포함하며, 상기 픽셀들 각각의 제1 전극은 상기 트랜지스터의 상기 타단과 연결되고, 소정 픽셀의 제2 전극은 제1 인접 픽셀의 제1 전극과 중첩하고, 상기 소정 픽셀의 제1 전극은 제2 인접 픽셀의 제2 전극과 중첩하도록 형성된다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 액정 표시 장치에 관한 것이다.
최근 기존의 브라운관을 대체하여 액정 표시 장치, 전기 영동 표시 장치 등의 표시 장치가 많이 사용되고 있다.
상기 표시 장치는 서로 대향하는 두 기판과 상기 두 기판 사이에 개재된 액정층이나 전기 영동층과 같은 영상 표시층을 포함한다. 상기 표시 장치에서는 두 기판이 서로 대향하여 접착되며 두 기판 사이에 상기 영상 표시층이 구비되도록 상기 두 기판 사이의 간격이 유지된다.
상기 표시 장치를 제조하기 위해서는 상기 두 기판 중 어느 하나의 기판에는 상기 두 기판 사이의 간격을 유지하기 위한 스페이서를 형성하고, 접착제를 이용하여 상기 스페이서와 다른 하나의 기판을 접착시켜야 하는 과정이 필요하다. 이로 인해, 상기 표시 장치 제조 공정이 복잡해지고 비용이 증가된다.
본 발명의 목적은 제조 방법이 간단하고 표시 품질이 향상된 표시 장치를 제공하는 것이다.
이와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 표시 장치는, 기판과, 상기 기판 상에 형성되고, 제1 방향으로 연장된 복수의 게이트 라인들과, 상기 기판 상에 형성되고, 상기 제1 방향에 수직한 제2 방향으로 연장된 복수의 데이터 라인들, 및 상기 복수의 게이트 라인들 및 상기 복수의 데이터 라인들에 각각 연결된 복수의 픽셀들을 포함한다. 상기 픽셀들 각각은, 상기 복수의 데이터 라인들 중 대응하는 데이터 라인과 연결된 일단, 타단 그리고 상기 복수의 게이트 라인들 중 대응하는 게이트 라인과 연결된 게이트 전극을 포함하는 트랜지스터와, 터널상 공동 내에 제공된 액정층과, 상기 액정층에 전계를 인가하는 제1 전극 및 제2 전극을 포함하며, 상기 픽셀들 각각의 제1 전극은 상기 트랜지스터의 상기 타단과 연결되고, 소정 픽셀의 제2 전극은 제1 인접 픽셀의 제1 전극과 중첩하고, 상기 소정 픽셀의 제1 전극은 제2 인접 픽셀의 제2 전극과 중첩하도록 형성된다.
이 실시예에서, 상기 제1 인접 픽셀, 상기 소정 픽셀 및 상기 제2 인접 픽셀은 상기 제2 방향으로 순차적으로 배열된다.
이 실시예에서, 상기 소정 픽셀 내 상기 트랜지스터의 불량이 검출될 때 상기 소정 픽셀의 상기 제2 전극은 상기 제1 인접 픽셀의 상기 제1 전극과 전기적으로 연결되고, 상기 소정 픽셀의 상기 제1 전극은 상기 제2 방향으로 인접한 상기 제2 인접 픽셀의 상기 제2 전극과 전기적으로 연결된다.
이 실시예에서, 상기 복수의 픽셀들의 상기 제2 전극들은 상기 제1 방향으로 연장되어 공통 전압 라인과 연결된다.
이 실시예에서, 상기 소정 픽셀 내 상기 트랜지스터의 불량이 검출될 때 상기 트랜지스터의 상기 타단과 상기 소정 픽셀의 상기 제1 전극은 전기적으로 분리된다.
이 실시예에서, 상기 픽셀들 각각은 표시 영역 및 비표시 영역을 포함하고, 상기 소정 픽셀 내 상기 트랜지스터의 불량이 검출될 때 상기 소정 픽셀의 상기 제2 전극은 상기 제1 방향으로 비표시 영역에서 커팅된다.
이 실시예에서, 상기 소정 픽셀의 상기 비표시 영역 내 상기 제1 전극이 형성된 영역에 레이저를 조사하는 것에 의해서 상기 소정 픽셀의 상기 제1 전극과 상기 트랜지스터의 타단이 전기적으로 분리된다.
이 실시예에서, 상기 복수의 픽셀들의 상기 제2 전극들의 상기 제2 방향의 길이는 상기 비표시 영역에서의 길이가 상기 표시 영역에서의 길이보다 짧다.
이 실시예에서, 표시 장치는 상기 기판 상에 상기 터널상 공동을 정의하는 커버층, 및 상기 터널상 공동을 밀폐하는 봉지층을 더 포함한다.
본 발명의 다른 특징에 의하면, 베이스 기판 상에 트랜지스터 및 제1 전극을 형성하는 단계와, 상기 베이스 기판 상에 제1 방향으로 연장된 희생층을 형성하는 단계와, 상기 희생층 상에 제2 전극을 형성하는 단계와, 상기 희생층을 식각하여 상기 제1 전극과 상기 제2 전극 사이에 터널상 공동을 형성하는 단계, 상기 터널상 공동에 영상 표시부를 형성하는 단계와, 상기 터널상 공동을 밀폐하는 봉지막을 형성하는 단계, 및 상기 트랜지스터의 동작을 테스트하는 단계를 포함한다. 소정 픽셀의 상기 제2 전극은 제1 인접 픽셀의 제1 전극과 중첩하고, 상기 소정 픽셀의 상기 제1 전극은 제2 인접 픽셀의 제2 전극과 중첩한다.
이 실시예에서, 상기 테스트 단계는, 상기 소정 픽셀의 상기 트랜지스터의 불량이 검출될 때, 상기 소정 픽셀의 상기 제2 전극을 제1 인접 픽셀의 제1 전극과 전기적으로 연결하고, 상기 소정 픽셀의 상기 제1 전극을 제2 인접 픽셀의 제2 전극과 전기적으로 연결하는 리페어 단계를 포함한다.
이 실시예에서, 상기 제1 인접 픽셀, 상기 소정 픽셀 및 상기 제2 인접 픽셀은 제2 방향으로 순차적으로 배열된다.
이 실시예에서, 복수의 픽셀들의 상기 제2 전극들은 제1 방향으로 연장되어 공통 전압 라인과 연결된다.
이 실시예에서, 상기 리페어 단계는, 상기 소정 픽셀 내 상기 트랜지스터의 불량이 검출될 때 상기 트랜지스터의 상기 타단과 상기 소정 픽셀의 상기 제1 전극은 전기적으로 분리된다.
본 발명의 실시예들에 따른 표시 장치는, 제조시 두 기판을 합착하는 공정이 생략된다. 또한, 기판과 액정의 사용량이 일반적인 표시 장치에 비해 매우 줄어든다. 이에 따라, 표시 장치의 제조 시간과 소요 비용이 대폭 감소한다.
또한, 본 발명의 실시예들에 따르면 표시 장치의 제조 공정에서 불량 픽셀이 발견된 경우, 불량 픽셀 내 액정 커패시터를 인접 픽셀과 연결함으로써 불량 픽셀이 인지되는 것을 방지할 수 있다. 따라서, 표시 장치의 표시 품질이 향샹된다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 회로 구성을 보여주는 도면이다.
도 2는 도 1에 도시된 표시 패널에 배열되는 픽셀들의 연결을 보여주는 도면이다.
도 3은 도 1에 도시된 표시 패널에 배열되는 픽셀들 중 불량이 발생한 픽셀을 리페어 한 후 픽셀들의 연결을 보여주는 도면이다.
도 4는 도 3에 도시된 표시 패널의 일부를 나타낸 평면도이다.
도 5a는 도 4의 I-I'선에 따른 단면도, 도 5b는 II-II'선에 따른 단면도, 도 5c는 III-III'선에 따른 단면도이다.
도 6은 본 발명의 일 실시예에 따른 표시 장치를 제조하는 방법을 순차적으로 설명한 순서도이다.
도 7a 내지 도 11a는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법 중 일부를 도시한 평면도이다. 도 7b 내지 도 11b는 도 7a 내지 도 11a의 I-I'선에 따른 단면도이다. 도 12a 내지 도 23a, 및 도 12b 내지 도 23b는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법 중 나머지 일부를 도시한 것으로, 도 12a 내지 도 23a는 도 11a의 II-II'선에 대응하는 순차적인 단면도이며, 도 12c 내지 도 23c는 도 11a의 III-III'선에 대응하는 순차적인 단면도이다.
도 24는 본 발명의 다른 실시예에 따른 표시 장치의 일부를 나타낸 평면도이다.
이하 본 발명의 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 회로 구성을 보여주는 도면이다.
도 1을 참조하면, 표시 장치(100)는 표시 패널(110), 타이밍 컨트롤러(120), 전압 발생기(130), 게이트 드라이버(140) 및 데이터 드라이버(150)를 포함한다.
표시 패널(110)은 제1 방향(D1)으로 신장된 복수의 게이트 라인들(GL1-GLn), 복수의 게이트 라인들(GL1-GLn)에 교차하여 제2 방향(D2)으로 신장된 복수의 데이터 라인들(DL1-DLm) 그리고 그들의 교차 영역에 행렬의 형태로 배열된 복수의 픽셀들(PX)을 포함한다. 복수의 게이트 라인들(GL1-GLn)과 복수의 데이터 라인들(DL1-DLm)은 서로 절연되어 있다. 각 픽셀(PX)은 대응하는 데이터 라인 및 게이트 라인에 연결된 스위칭 트랜지스(T1)와 이에 연결된 액정 커패시터(crystal capacitor, CLC)를 포함한다.
타이밍 컨트롤러(120)는 외부로부터 영상 신호(RGB) 및 이의 표시를 제어하기 위한 제어 신호들(CTRL) 예를 들면, 수직 동기 신호, 수평 동기 신호, 메인 클럭 신호 및 데이터 인에이블 신호 등을 제공받는다. 타이밍 컨트롤러(120)는 제어 신호들(CTRL)에 기초하여 영상 신호(RGB)를 표시 패널(110)의 동작 조건에 맞게 처리한 데이터 신호(DATA) 및 제1 제어 신호(CONT1)를 데이터 드라이버(150)로 제공하고, 제2 제어 신호(CONT2)를 게이트 드라이버(140)로 제공한다. 제1 제어 신호(CONT1)는 수평 동기 시작 신호, 클럭 신호 및 라인 래치 신호를 포함하고, 제2 제어 신호(CONT2)는 수직 동기 시작 신호 및 출력 인에이블 신호를 포함할 수 있다. 타이밍 컨트롤러(120)는 전압 발생기(130)의 동작을 제어하기 위한 전압 제어 신호(CTRLV)를 전압 발생기(130)로 제공한다.
전압 발생기(130)는 타이밍 컨트롤러(120)로부터의 전압 제어 신호(CTRLV)에 응답해서 게이트 온 전압(VON), 게이트 오프 전압(VOFF) 및 공통 전압(VCOM)을 발생한다.
게이트 드라이버(140)는 타이밍 컨트롤러(120)로부터의 제2 제어 신호(CONT2)와 전압 발생기(130)로부터의 게이트 온 전압(VON) 및 게이트 오프 전압(VOFF)에 응답해서 복수의 게이트 라인들(GL1-GLn)을 구동한다.
데이터 드라이버(150)는 타이밍 컨트롤러(120)로부터의 데이터 신호(DATA) 및 제1 제어 신호(CONT1)에 따라서 데이터 라인들(DL1-DLm)을 구동하기 위한 계조 전압들을 출력한다.
게이트 드라이버(140)에 의해서 게이트 라인들(GL1-GLn) 중 어느 하나의 게이트 라인에 게이트 온 전압(VON) 레벨의 게이트 구동 신호가 인가된 동안 이에 연결된 스위칭 트랜지스터(T1)가 턴 온되어서 데이터 드라이버(150)로부터의 계조 전압들이 데이터 라인들(DL1-DLm)로 제공됨으로써 영상이 표시될 수 있다.
도 2는 도 1에 도시된 표시 패널에 배열되는 픽셀들의 연결을 보여주는 도면이다.
도 2를 참조하면, 표시 패널(110)은 제2 방향(D2)으로 순차적으로 배열된 복수의 픽셀들(PXk-1, PXk, PXk+1)을 포함한다. 복수의 픽셀들(PXk-1, PXk, PXk+1) 각각은 하나의 박막 트랜지스터와 하나의 액정 커패시터를 포함한다. 이하 설명에서 픽셀(PXk)을 기준으로 픽셀(PXk-1)은 제1 인접 픽셀로 픽셀(PXk+1)은 제2 인접 픽셀로 칭한다.
제1 인접 픽셀(PXk-1)은 박막 트랜지스터(Tk-1)와 액정 커패시터(CLCk-1)를 포함하고, 픽셀(PXk)은 박막 트랜지스터(Tk)와 액정 커패시터(CLCk)를 포함하고, 제2 인접 픽셀(PXk+1)은 박막 트랜지스터(Tk+1)와 액정 커패시터(CLCk+1)를 포함한다. 액정 커패시터(CLCk-1, CLCk, CLCk+1) 각각은 제1 전극 및 제2 전극을 포함한다.
제1 인접 픽셀(PXk-1) 내 박막 트랜지스터(Tk-1)의 일단은 대응하는 데이터 라인(DLj)과 연결되고, 타단은 액정 커패시터(CLCk-1)의 제1 전극(EL1_1)에 연결되고, 게이트 전극은 대응하는 게이트 라인(GLk-1)과 연결된다. 액정 커패시터(CLCk-1)의 제2 전극(EL2_1)은 공통 전압 라인(VCL)을 통해 공급되는 공통 전압(VCOM)과 연결된다.
픽셀(PXk) 내 박막 트랜지스터(Tk)의 일단은 대응하는 데이터 라인(DLj)과 연결되고, 타단은 액정 커패시터(CLCk)의 제1 전극(EL1)에 연결되고, 게이트 전극은 대응하는 게이트 라인(GLk)과 연결된다. 액정 커패시터(CLCk)의 제2 전극(EL2)은 공통 전압 라인(VCL)을 통해 공급되는 공통 전압(VCOM)과 연결된다.
제2 인접 픽셀(PXk+1) 내 박막 트랜지스터(Tk+1)의 일단은 대응하는 데이터 라인(DLj)과 연결되고, 타단은 액정 커패시터(CLCk+1)의 제1 전극(EL1_2)에 연결되고, 게이트 전극은 대응하는 게이트 라인(GLk+1)과 연결된다. 액정 커패시터(CLCk+1)의 제2 전극(EL2_2)은 공통 전압 라인(VCL)을 통해 공급되는 공통 전압(VCOM)과 연결된다.
이와 같은 연결 관계를 갖는 표시 패널(110)의 제조 공정 중 픽셀(PXk)의 박막 트랜지스터(Tk)에 손상이 발생한 경우, 박막 트랜지스터(Tk)의 정상적인 턴 온/오프 동작이 수행되기 어렵다. 이러한 경우, 액정 커패시터(CLCk)는 원하는 영상 대신 블랙 영상 또는 화이트 영상을 표시하게 되므로 사용자가 패널 불량을 인식할 수 있다.
도 3은 도 1에 도시된 표시 패널에 배열되는 픽셀들 중 불량이 발생한 픽셀을 리페어 한 후 픽셀들의 연결을 보여주는 도면이다.
도 3을 참조하면, 소정 픽셀(PXk) 내 박막 트랜지스터(Tk)의 불량이 검출되면, 액정 커패시터(CLCk)를 인접 픽셀들과 전기적으로 연결한다. 즉, 픽셀(PXk) 내 액정 커패시터(CLCk)의 제1 전극(EL1)과 박막 트랜지스터(Tk)의 연결을 끊고, 액정 커패시터(CLCk)의 제1 전극(EL1)을 제2 인접 픽셀(PXk+1) 내 액정 커패시터(CLCk+1)의 제2 전극(EL2_2)과 연결한다. 또한, 픽셀(PXk) 내 액정 커패시터(CLCk)의 제2 전극(EL2)과 공통 전압 라인(VCL)의 연결을 끊고, 액정 커패시터(CLCk)의 제2 전극(EL2)을 제1 인접 픽셀(PXk-1) 내 액정 커패시터(CLCk-1)의 제1 전극(EL1_1)과 전기적으로 연결한다. 따라서, 소정 픽셀(PXk) 내 액정 커패시터(CLCk)는 제1 인접 픽셀(PXk-1) 내 박막 트랜지스터(Tk-1)의 턴 온/오프에 응답해서 액정 커패시터(CLCk-1)와 동일한 영상을 표시하게 된다. 불량이 발생한 픽셀(PXk)이 인접한 픽셀(PXk-1)과 동일한 영상을 표시하도록 리페어 함으로써 표시 패널(110)의 불량 인식을 최소화할 수 있다.
도 4는 도 3에 도시된 표시 패널의 일부를 나타낸 평면도이다.
도 5a는 도 4의 I-I'선에 따른 단면도, 도 5b는 II-II'선에 따른 단면도, 도 5c는 III-III'선에 따른 단면도이다.
도 4, 도 5a, 도 5b, 및 도 5c를 참조하면, 본 발명의 일 실시예에 따른 표시 패널(DP)은 베이스 기판(BS), 베이스 기판(BS) 상에 제공된 컬러 필터들(CF), 컬러 필터들(CF) 사이에 제공된 블랙 매트릭스(BM), 및 픽셀을 포함한다.
본 발명의 실시예들에 따른 표시 장치는 복수의 픽셀들을 가질 수 있으며, 픽셀들은 복수의 열과 복수의 행을 가진 매트릭스 형태로 배열된다. 픽셀들은 서로 동일한 구조를 가지므로, 이하에서는, 설명의 편의상 하나의 픽셀만을 일 예로서 설명한다. 여기서, 도 4 및 도 5a 내지 도 5c에서는 설명의 편의상 하나의 픽셀(PXk)과 픽셀(PXk)에 인접한 제1 인접 픽셀(PXk-1)의 일부 및 제2 인접 픽셀(PXk+1)의 일부만을 표시하였다. 도면들에 있어서, 픽셀은 일 방향으로 길게 연장된 직사각형 모양으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 픽셀의 평면에서의 형상은 V 자 형상, Z 자 형상 등 다양하게 변형될 수 있으며, 이에 대해서는 후술한다.
베이스 기판(BS)은 투명 또는 불투명한 절연 기판으로, 실리콘 기판, 유리 기판, 플라스틱 기판을 포함할 수 있다. 베이스 기판(BS)은 복수의 픽셀에 일대일로 대응하는 픽셀 영역들을 포함하며, 각 픽셀 영역은 영상을 표시하는 표시 영역(DA)과, 표시 영역(DA)의 적어도 일측에 제공되며 표시 영역(DA)를 제외한 영역에 대응하는 비표시 영역(NDA)을 포함한다.
베이스 기판(BS) 상에는 픽셀에 신호를 전달하는 배선부와 픽셀을 구동하는 박막 트랜지스터(TFT)가 제공된다. 배선부는 비표시 영역(NDA)에 제공된 게이트 라인(GL) 및 데이터 라인(DL)을 포함한다. 게이트 라인(GL)은 베이스 기판(BS)에 제1 방향(D1)으로 연장된다.
데이터 라인(DL)은 베이스 기판(BS)상에 제1 절연막(INS1)을 사이에 두고 게이트 라인(GL)과 절연된다. 게이트 라인(GL) 상에는 제1 절연막(INS1)이 제공된다. 제1 절연막(INS1)은 절연 물질로 이루어질 수 있는 바, 예를 들어, 실리콘 질화물이나, 실리콘 산화물을 포함할 수 있다. 데이터 라인(DL)은 제1 방향(D1)에 교차하는 제2 방향(D2)으로 연장된다.
박막 트랜지스터(TFT)는 게이트 라인(GL)과 데이터 라인(DL)에 연결되며, 게이트 전극(GE), 반도체층(SM), 소스 전극(SE), 및 드레인 전극(DE)을 포함한다.
게이트 전극(GE)은 게이트 라인(GL)으로부터 돌출되거나 게이트 라인(GL)의 일부 영역 상에 제공된다. 게이트 라인(GL)과 게이트 전극(GE)은 금속으로 이루어질 수 있다. 게이트 라인(GL)과 게이트 전극(GE)은 니켈, 크롬, 몰리브덴, 알루미늄, 티타늄, 구리, 텅스텐, 및 이들을 포함하는 합금으로 이루어질 수 있다. 게이트 라인(GL)과 게이트 전극(GE)은 금속을 이용한 단일막 또는 다중막으로 형성될 수 있다. 예를 들어, 게이트 라인(GL)과 게이트 전극(GE)은 몰리브덴, 알루미늄, 및 몰리브덴이 순차적으로 적층된 삼중막이거나, 티타늄과 구리가 순차적으로 적층된 이중막일 수 있다. 또는 티타늄과 구리의 합금으로 된 단일막일 수 있다.
제1 절연막(INS1)은 베이스 기판(BS)의 전면에 제공되어, 게이트 전극(GE)을 커버한다.
반도체층(SM)은 제1 절연막(INS1)을 사이에 두고 게이트 라인(GL) 상에 제공된다. 소스 전극(SE)은 데이터 라인(DL)으로부터 분지되며 반도체층(SM) 상에 중첩한다. 드레인 전극(DE)은 반도체층(SM) 상에 소스 전극(SE)으로부터 이격된다. 여기서, 반도체층(SM)은 소스 전극(SE) 및 드레인 전극(DE) 사이에서 전도 채널(conductive channel)을 이룬다.
소스 전극(SE)과 드레인 전극(DE) 각각은 도전성 물질, 예컨대 금속으로 이루어질 수 있다. 소스 전극(SE)과 드레인 전극(DE) 각각은 단일 금속으로 형성될 수도 있으나, 이에 한정되는 것은 아니다. 예를 들어, 소스 전극(SE)과 드레인 전극(DE)은 두 종 이상의 금속, 또는 두 종 이상 금속의 합금 등으로 이루어질 수 있다. 상게 금속은 니켈, 크롬, 몰리브덴, 알루미늄, 티타늄, 구리, 텅스텐, 및 이들을 포함하는 합금을 포함한다. 또한 소스 전극(SE)과 드레인 전극(DE) 각각은 단일층 또는 다중층으로 형성될 수 있다. 예를 들어, 소스 전극(SE)과 드레인 전극(DE) 각각은 티타늄과 구리로 이루어진 이중막으로 이루어질 수 있다.
각 컬러 필터(CF)는 각 픽셀을 투과하는 광에 색을 제공한다. 컬러 필터들(CF)는 적색 컬러 필터, 녹색 컬러 필터, 및 청색 컬러 필터 중 어느 하나일 수 있으며, 각 픽셀 영역(PA)에 대응하여 제공될 수 있다. 또한, 컬러 필터들(CF)은 색 이외에도 다른 색을 더 포함할 수 있는 바, 예를 들어 백색 컬러 필터를 더 포함할 수 있다. 컬러 필터들(CF)에 있어서, 서로 인접한 픽셀이 서로 다른 컬러를 나타내도록 서로 다른 색을 갖도록 배치될 수 있다. 여기서, 본 발명의 일 실시예에서는 도시하지 않았으나, 서로 인접한 컬러 필터들(CF)은 픽셀의 경계에서 일부가 서로 중첩될 수 있다.
블랙 매트릭스(BM)는 비표시 영역(NDA)에 제공되어 영상을 구현함에 있어 불필요한 광을 차단한다. 블랙 매트릭스(BM)은 후술할 영상 표시층의 가장자리에서 발생할 수 있는 액정 분자들의 이상 거동에 의한 빛샘이나, 컬러 필터들(CF)의 중첩에 의해 픽셀들의 가장자리에서 나타날 수 있는 혼색을 차단한다. 블랙 매트릭스(BM)는 각 컬러 필터(CF)의 적어도 일측에 제공될 수 있으며, 예를 들어 각 컬러 필터(CF)를 둘러쌀 수 있다.
블랙 매트릭스(BM)에는 콘택홀(CH)이 그 내부에 제공된다. 콘택홀(CH)은 박막 트랜지스터(TFT)의 드레인 전극(DE)의 일부를 노출한다.
도시하지는 않았으나, 컬러 필터부와 박막 트랜지스터(TFT) 사이에는 박막 트랜지스터(TFT)의 채널을 보호하는 보호막이 제공될 수 있다. 보호막은 노출된 반도체층(SM)의 상부를 커버한다.
픽셀은 베이스 기판(BS) 상에 제공된다. 픽셀은 베이스 기판(BS) 상에 베이스 기판(BS)과 함께 터널 상 공동(TSC; tunnel shaped cavity)을 정의하는 커버층(CVL), 커버층(CVL)을 지지하는 지지부(SP), 터널 상 공동(TSC) 내에 제공되는 액정층(LC), 액정층(LC)의 액정 분자들을 배향하는 배향막(ALN), 및 액정층(LC)을 제어하는 제1 전극(EL1) 및 제2 전극(EL2)을 포함한다.
제1 전극(EL1)은 컬러 필터(CF) 상에 제공된다. 제1 전극(EL1)은 블랙 매트릭스(BM)의 콘택홀(CH)을 통해 박막 트랜지스터(TFT)에 연결된다. 제1 전극(EL1) 상에는 제1 전극(EL1)을 보호하는 제2 절연막(INS2)이 제공된다. 제2 절연막(INS2)은 생략될 수 있다. 제2 절연막(INS2)는 무기 절연 재료 또는 유기 절연 재료로 이루어질 수 있다.
본 실시예에서 콘택홀(CH)은 블랙 매트릭스(BM)이 형성된 영역을 오픈함으로써 형성되었지만, 이에 한정하는 것은 아니다. 일 실시예에서, 제1 콘택홀은 컬러 필터(CF)를 오픈하여 형성될 수 있다.
커버층(CVL)은 제1 전극(EL1) 상에, 실질적으로는 제2 절연막(INS2) 상에 제1 방향(D1)으로 연장된다. 커버층(CVL)은 제2 절연막(INS2)의 상면으로부터 이격되어, 제2 절연막(INS2)와 함께 터널 상 공동(TSC)을 정의한다. 다시 말해, 커버층(CVL)은 표시 영역(DA)에서 제2 절연막(INS2)으로부터 상부 방향으로 이격되어 커버층(CVL)과 제2 절연막(INS2) 사이에 소정 공간을 형성한다. 커버층(CVL)은 비표시 영역(NDA)에서는 제2 방향(D2)을 따라 커버층(CVL)과 제2 절연막(INS2) 사이에 공간을 형성하지 않는다. 그 결과, 터널 상 공동(TSC)은 제2 방향(D2)으로 연장된 형상을 가지며, 터널 상 공동(TSC)의 양 단부, 즉, 터널 상 공동(TSC)의 제2 방향(D2) 단부와 제2 방향(D2)의 반대 방향 단부는 양 단부에 대응하는 영역에 커버층(CVL)이 형성되지 않기 때문에 개구된다. 양 단부에 대응하며 터널상 공동(TSP)가 개구된 부분을 입구부라 칭하기로 한다. 그러나, 커버층(CVL)의 형성 방향은 이에 한정되는 것은 아니며, 커버층(CVL)은 방향과 다른 방향을 따라 연장될 수 있다.
커버층(CVL)은 유기 또는 무기 절연막으로 이루어질 수 있다. 또한, 본 발명의 일 실시예에 있어서 커버층(CVL)은 단일층으로 형성된 것이 도시되었으나, 이에 한정되는 것은 아니다. 커버층(CVL)은 다중층, 예를 들어, 삼중층으로 형성될 수 있다. 커버층이 삼중층으로 형성된 경우, 순차적으로 무기 절연막, 유기 절연막, 및 무기 절연막으로 이루어질 수 있다. 제2 전극(EL2)은 커버층(CVL)의 하면을 따라 제공되며, 커버층(CVL)의 연장 방향, 예를 들어 제1 방향(D1)으로 길게 연장되어 형성된다. 이 실시예에서, 비표시 영역(NDA)에서 제2 전극(EL2)의 제2 방향(D2)의 길이는 표시 영역(DA)에서 제2 전극(EL2)의 제2 방향(D2)의 길이보다 좁다.
또한, 이 실시예에서, 픽셀(PXk)의 제1 전극(EL1)의 일부가 제2 인접 픽셀(PXk+1)의 제2 전극(EL2_2)의 일부와 중첩되도록 형성된다. 마찬가지로 제1 인접 픽셀(PXk-1)의 제1 전극(EL1_1)의 일부가 픽셀(PXk)의 제2 전극(EL2)의 일부와 중첩되도록 형성된다.
제2 전극(EL2)은 제1 전극(EL1)과 함께 전계를 형성한다. 제2 전극(EL2)는 연장 방향으로 배열된 픽셀들에 공유(share)된다. 제2 전극(EL2)은 표시 영역(DA)에서 제2 절연막(INS2)으로부터 상부 방향으로 이격되며, 제2 전극(EL2)은 비표시 영역(NDA)에서 제2 절연막(INS2)과 직접 접촉한다.
제2 전극(EL2)는 비표시 영역(NDA)에 제공된 공통 전압 라인(미도시) 에 연결된다. 제2 전극(EL2)은 공통 전압 라인으로부터 공통 전압을 인가받는다.
제1 전극(EL1)과 제2 전극(EL2) 각각은 투명한 도전 물질로 이루어지거나 불투명한 도전 물질, 예를 들어, 금속으로 이루어질 수 있다. 즉, 제1 전극(EL1)과 제2 전극(EL2) 각각의 재료는 본 발명의 일 실시예에 따른 표시 장치의 작동 모드에 따라 투명하거나 불투명한 것으로 선택될 수 있다. 예를 들어, 본 발명의 일 실시예에 따른 표시 장치가 베이스 기판(BS)의 하부에 백라이트 유닛이 배치된 투과형 표시 장치로 작동하는 경우, 제1 전극(EL1)과 제2 전극(EL2)은 모두 투명 도전 물질로 이루어질 수 있으며, 별도의 광원 없이 반사형 표시 장치로 작동하는 경우, 제1 전극(EL1)과 제2 전극(EL2) 중 제1 전극(EL1)은 불투명 물질(특히 반사 가능한 물질)로 제2 전극(EL2)은 투명 물질로 형성될 수 있다. 투명 도전성 물질은 ITO(indium tin oxide), IZO(indium zinc oxide), ITZO(indium tin zinc oxide) 등의 투명 도전성 산화물(Transparent Conductive Oxide)을 포함한다. 불투명 도전 물질은 니켈, 크롬, 몰리브덴, 알루미늄, 티타늄, 구리, 텅스텐, 및 이들을 포함하는 합금 등의 금속을 포함한다. 커버층(CVL)을 비롯한 다른 구성 요소 또한 표시 장치의 작동 모드에 따라 투명 또는 불투명한 물질로 이루어질 수 있음은 물론이다.
액정층(LC)은 터널 상 공동(TSC) 내에 제공된다. 본 발명의 일 실시예에 따르면, 액정층(LC)은 서로 대향하는 제1 전극(EL1)과 제2 전극(EL2) 사이에 제공되며, 전계에 의해 제어되어 영상을 표시한다.
액정층(LC)은 광학적 이방성을 갖는 액정 분자들을 포함한다. 액정 분자들은 전계에 의해 구동되어 액정층(LC)을 지나는 광을 투과시키거나 차단시켜 영상을 표시한다.
배향막(ALN)은 제1 전극(EL1)과 액정층(LC) 사이 및 제2 전극(EL2)과 액정층(LC) 사이에 제공된다. 배향막(ALN)은 액정층(LC)의 액정 분자들을 초기배향하기 위한 것으로서, 폴리이미드 및/또는 폴리아믹산과 같은 유기 고분자로 이루어질 수 있다.
한편, 액정층(LC)과 제2 전극(EL2) 사이, 및/또는 제2 전극(EL2)과 커버층(CVL) 사이에는 무기 절연막이 추가로 제공될 수 있다. 무기 절연막은 실리콘 질화물이나 실리콘 산화물과 같은 물질을 포함할 수 있다. 무기 절연막은 커버층(CVL)이 안정적으로 터널 상 공동(TSC)을 유지할 수 있도록 지지한다.
커버층(CVL) 상에는 봉지층(SL)이 제공된다. 봉지층(SL)은 표시 영역(DA)과 비표시 영역(NDA)를 모두를 커버한다. 봉지층(SL)은 터널 상 공동(TSC) 양단의 개구를 막아 터널 상 공동(TSC)을 밀폐한다. 즉, 공간은 제2 절연막(INS2)(제2 절연막(INS2)이 생략되는 경우 제1 전극(EL1)), 제2 전극(EL2), 및 봉지층(SL)에 의해 밀폐된다.
봉지층(SL)은 유기 고분자로 이루어질 수 있다. 유기 고분자의 예로는 폴리(p-자일렌)폴리머(poly(p-xylene)polymer, 즉, 파릴렌(parylene))을 들 수 있다.
상기한 구조를 갖는 본 발명의 일 실시예에서는 액정 분자들이 포지티브 타입으로 사용된 ECB(electrically controlled birefringence) 모드로 구동된다. 다만, 본 발명의 실시예들에 있어서, 액정층(LC)의 타입(즉, 포지티브 또는 네거티브) 및 표시 장치의 구동 타입(예를 들어, IPS(in plane switching) 모드, VA(vertical alignment) 모드, 또는 ECB모드 등)에 따라 광학 부재는 일부가 생략될 수 있으며, 또는 추가 구성요소를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 장치에 있어서, 게이트 라인(GL)을 통해 게이트 전극(GE)에 게이트 신호가 제공되고 데이터 라인(DL)을 통해 소스 전극(SE)에 데이터 신호가 제공되면 반도체층(SM)에 도전 채널(conductive channel, 이하 채널)이 형성된다. 이에 따라, 박막 트랜지스터(TFT)가 턴온되어 데이터 신호가 제1 전극(EL1)에 제공되며, 제1 전극(EL1)과 제2 전극(EL2)에 사이에는 전계가 형성된다. 전계에 따라 액정이 구동되며 그 결과 액정층(LC)을 투과하는 광량에 따라 화상이 표시된다.
도 6은 본 발명의 일 실시예에 따른 표시 장치를 제조하는 방법을 순차적으로 설명한 순서도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 표시 장치를 제조하기 위해서는 먼저 베이스 기판(BS) 상에 박막 트랜지스터와 컬러 필터부를 형성한다(S110, S120). 다음, 컬러 필터부 상에 제1 전극(EL1), 희생층(SCR), 제2 전극(EL2), 및 지지부(SP)/커버층(CVL)을 순차적으로 형성(S130, S140, S150, S160)한 후, 희생층(SCR)을 제거(S170)한다. 그 다음 배향막(ALN)을 형성(S180)하고, 액정층(LC)을 형성(S190)한 후, 액정층(LC)을 봉지하는 봉지막(SL)을 형성(S200)한다. 다음으로, 표시 패널(110)에 대한 테스트를 수행한다(S210).
테스트 과정에서, 소정 박막 트랜지스터(Tk)가 불량인 것으로 판정되면 앞서 도 3에서 설명된 바와 같이, 액정 커패시터(CLCk)를 인접 픽셀들과 연결하는 리페어를 수행한다(S220). 즉, 픽셀(PXk) 내 액정 커패시터(CLCk)의 제1 전극(EL1)과 박막 트랜지스터(Tk)의 연결을 끊고, 액정 커패시터(CLCk)의 제1 전극(EL1)을 제2 인접 픽셀(PXk+1) 내 액정 커패시터(CLCk+1)의 제2 전극(EL2_2)과 전기적으로 연결한다. 또한, 픽셀(PXk) 내 액정 커패시터(CLCk)의 제2 전극(EL2)과 공통 전압 라인(VCL)의 연결을 끊고, 액정 커패시터(CLCk)의 제2 전극(EL2)을 제1 인접 픽셀(PXk-1) 내 액정 커패시터(CLCk-1)의 제1 전극(EL1_1)과 전기적으로 연결한다.
리페어가 완료된 후 광학 부재를 부착한다(S230).
도 7a 내지 도 11a는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법 중 일부를 도시한 평면도이다. 도 7b 내지 도 11b는 도 7a 내지 도 11a의 I-I'선에 따른 단면도이다. 도 12a 내지 도 23a, 및 도 12b 내지 도 23b는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법 중 나머지 일부를 도시한 것으로, 도 12a 내지 도 23a는 도 11a의 II-II'선에 대응하는 순차적인 단면도이며, 도 12c 내지 도 23c는 도 11a의 III-III'선에 대응하는 순차적인 단면도이다.
도 7a 와 도 7b를 참조하면, 베이스 기판(BS) 상에 게이트 배선부가 형성된다. 게이트 배선부는 게이트 라인(GL) 및 게이트 전극(GE)을 포함한다.
게이트 배선부는 도전성 물질, 예컨대 금속으로 형성할 수 있다. 게이트 배선부는 베이스 기판(BS)의 전면에 금속층을 형성하고 포토리소그래피 공정으로 금속층을 패터닝하여 단일 공정으로 형성될 수 있다. 게이트 배선부는 단일 금속 또는 합금으로 이루어진 단일층으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 두 종 이상의 금속 및/또는 이들의 합금으로 이루어진 다중층으로 형성될 수 있다.
도 8a 및 도 8b를 참조하면, 게이트 배선부 상에 제1 절연막(INS1)이 형성되고, 제1 절연막(INS1) 상에 반도체층(SM)이 형성된다. 반도체층(SM)은 게이트 전극(GE)의 상부에 제공되며, 평면상에서 볼 때 게이트 전극(GE)의 적어도 일부와 중첩하여 형성된다. 반도체층(SM)은 도핑되거나 비도핑된 실리콘, 또는 산화물 반도체로 이루어질 수 있다.
도 9a 및 도 9b를 참조하면, 반도체층(SM) 상에 데이터 배선부가 형성된다. 데이터 배선부는 데이터 라인(DL), 소스 전극(SE), 및 드레인 전극(DE)을 포함한다.
데이터 배선부는 도전성 물질, 예컨대 금속으로 형성할 수 있다. 데이터 배선부는 베이스 기판(BS)의 전면에 금속층을 형성하고 포토리소그래피 공정으로 금속층을 패터닝하여 단일 공정으로 형성될 수 있다. 데이터 배선부는 단일 금속 또는 합금으로 이루어진 단일층으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 두 종 이상의 금속 및/또는 이들의 합금으로 이루어진 다중층으로 형성될 수 있다.
공정으로 형성된 게이트 전극(GE), 소스 전극(SE), 드레인 전극(DE), 및 반도체층(SM)은 박막 트랜지스터(TFT)를 이룬다. (S110)
도 10a 및 도 10b를 참조하면, 데이터 배선부가 형성된 베이스 기판(BS) 상에 컬러 필터(CF)와 블랙 매트릭스(BM)이 형성(S120)되고, 드레인 전극(DE)의 일부를 노출하는 콘택홀(CH)이 형성된다.
컬러 필터(CF)는 베이스 기판(BS) 상에 적색, 녹색, 청색, 또는 기타 색을 나타내는 컬러층을 형성하고, 컬러층을 포토리소그래피를 이용하여 패터닝함으로써 형성할 수 있다. 컬러 필터(CF)의 형성 방법은 이에 한정되는 것은 아니며, 본 발명의 다른 실시예에서는 포토리소그래피 대신 잉크젯 방법 등으로 형성할 수 있음은 물론이다. 블랙 매트릭스(BM) 또한 베이스 기판(BS) 상에 광을 흡수하는 차광층을 형성하고 차광층을 포토리소스래피를 이용하여 패터닝함으로써 형성할 수 있으며, 선택적으로 다른 방법, 예를 들어 잉크젯 방법 등으로도 형성할 수 있다. 컬러 필터(CF)의 컬러층과 블랙 매트릭스(BM)은 설명한 것과 달리 다양한 순서로 형성될 수 있으며, 예를 들어, 적색, 녹색, 청색 컬러층을 형성하고나서 블랙 매트릭스(BM)를 형성할 수 있으며, 이와 달리, 블랙 매트릭스(BM)를 형성하고 적색, 녹색, 청색 컬러층을 형성할 수 있다. 또한, 컬러층의 형성 순서 또한 필요에 따라 달라질 수 있음은 물론이다.
콘택홀(CH)은 포토리소그래피 공정으로 제1 절연막(INS1)과 블랙 매트릭스(BM)의 일부를 패터닝함으로써 형성될 수 있다.
한편, 도시하지는 않았으나, 박막 트랜지스터(TFT)와 컬러 필터부 사이에는 선택적으로 추가 절연막(예를 들어, 패시베이션층)이 제공될 수 있다. 추가 절연막은 박막 트랜지스터(TFT)의 채널부를 보호하며 동시에 컬러 필터부로부터의 불순물이 박막 트랜지스터(TFT)로 확산되는 것을 방지할 수 있다.
도 11a 및 도 11b를 참조하면, 컬러 필터부 상에 제1 전극(EL1)이 형성된다.(S130)
제1 전극(EL1)은 컬러 필터부 상에 도전 물질로 도전층을 형성한 다음 포토리소그래피 공정을 이용하여 도전층을 패터닝함으로써 형성될 수 있다. 제1 전극(EL1)은 콘택홀(CH)을 통해 드레인 전극(DE)에 연결된다.
제1 전극(EL1) 상에는 제1 전극(EL1)을 보호하는 제2 절연막(INS2)이 제공될 수 있다.
도 12a 및 도 12b를 참조하면, 제2 절연막(INS2) 상에 희생층(SCR)이 형성된다. (S140)
희생층(SCR)은 표시 영역(DA)을 커버하며 제2 방향(D2)으로 연장되도록 형성된다. 즉, 희생층(SCR)은 픽셀들이 제1 방향(D1)을 행 방향, 제2 방향(D2)을 열 방향으로 배열될 때, 열을 따라 연장된 긴 막대 형상으로 제공된다. 그러나, 희생층(SCR)의 연장 방향은 이에 한정되는 것은 아니며, 선택적으로, 제1 방향(D1)으로 연장되도록 형성될 수 있다.
희생층(SCR)은 제거되어 터널 상 공동(TSC)을 형성하기 위한 것으로서, 이후 액정층(LC)이 형성될 위치에 터널 상 공동(TSC)의 폭과 높이에 대응하는 폭과 높이로 형성된다.
도 13a 및 도 13b를 참조하면, 희생층(SCR) 상에 도전층이 형성되고, 도전층 상에 포토 레지스트 패턴(PR)이 형성된다.
도전층은 ITO나 IZO와 같은 투명 도전성 물질로 이루어질 수 있으며, 물리적 기상 증착 등의 방법을 이용하여 형성될 수 있다.
포토 레지스트 패턴(PR)은 제2 전극(EL2)이 형성될 영역에 형성된다. 포토 레지스트 패턴(PR)은 도전층 상에 포토 레지스트를 도포하고, 포토 레지스트를 1차로 노광하고 노광된 포토 레지스트를 현상함으로써 형성될 수 있다.
도 14a 및 도 14b를 참조하면, 희생층(SCR) 상에 제2 전극(EL2)이 형성된다. (S150) 제2 전극(EL2)은 포토 레지스트 패턴(PR)을 마스크로 하여 도전층을 식각함으로써 형성될 수 있다. 포토 레지스트 패턴(PR)이 제거된다.
도 15a 및 도 15b를 참조하면, 제2 전극(EL2)이 형성된 베이스 기판(BS) 상에 커버층(CVL)이 형성(S160)된다.
커버층(CVL)은 제1 방향(D1)으로 연장되며, 제2 전극(EL2)을 커버한다. 여기서, 제2 전극(EL2)과 커버층(CVL)은 평면상에서 중첩하며 실질적으로 동일한 형상을 가질 수 있다. 다만, 커버층(CVL)은 설계상 마진을 고려하여 제2 전극(EL2)을 완전히 커버하도록 더 넓은 면적을 갖게 형성될 수 있다. 커버층(CVL)은 표시 영역(DA)의 제2 방향(D2)의 양 단부에는 형성되지 않는다. 이에 따라, 표시 영역(DA)의 제2 방향(D2)의 단부에 해당하는 영역의 희생층(SCR)의 상면이 노출된다.
도 16a 및 도 16b를 참조하면, 건식 식각 공정 또는 습식 식각 공정을 통해 희생층(SCR)이 제거되어 터널 상 공동(TSC)이 형성된다(S170). 건식 식각 공정은 플라즈마를 이용하여 수행될 수 있으며, 습식 식각 공정은 희생층(SCR)을 제거하기 위한 것으로, 희생층(SCR)의 재료에 따라 다양한 식각액이 사용될 수 있다. 희생층(SCR)은 습식 식각에 의해 희생층(SCR)의 노출된 상면으로부터 희생층(SCR)의 내부까지 순차적으로 식각된다. 이에 따라 표시 영역(DA)에 대응하는 제2 절연막(INS2)의 상면과 제2 전극(EL2)의 하면이 노출되며, 제2 절연막(INS2)의 상면, 제2 전극(EL2)의 하면, 및 표시 영역(DA)의 제2 방향(D2)의 양 단부로 정의되는 터널 상 공동(TSC)이 형성된다.
제2 전극(EL2)을 형성하기 전에 희생층(SCR) 상에 무기 절연막을 형성할 수 있으며, 또한, 커버층(CVL)을 형성하기 전에 제2 전극(EL2) 상에 추가 무기 절연막을 형성할 수 있다. 무기 절연막은 희생층(SCR) 식각시 커버층(CVL)이 안정적으로 터널 상 공동(TSC)을 유지할 수 있도록 지지한다.
도 17a 및 도 17b를 참조하면, 터널상 공동(TSP) 내에 배향막(ALN)이 형성된다(S180). 배향막(ALN)은 배향 물질(예를 들어 폴리이미드나 폴리아믹산과 같은 유기 고분자)과 용매를 포함하는 배향액을 터널상 공동 내에 배치시킨 후, 압력을 낮추거나 열을 가하는 방식으로, 용매를 제거함으로써 형성할 수 있다.
도 18a 및 도 18b를 참조하면, 터널 상 공동(TSC) 내에 액정층(LC), 예를 들어, 액정층이 형성된다(S190). 액정은 용매에 녹인 유체로 제공되므로 터널 상 공동(TSC) 근처에 제공되면 모세관 현상에 의해 터널 상 공동(TSC) 내로 이동한다. 액정들은 마이크로피펫을 이용한 잉크젯을 이용하여 터널 상 공동(TSC) 근처에 제공할 수 있다. 그 결과, 액정층(LC)는 터널 상 공동(TSC) 내와, 서로 인접한 터널상 공동들(TSC) 사이 영역에 제공된다.
여기서, 액정층은 진공 액정 주입 장치를 이용하여 터널 상 공동(TSC) 내로 제공할 수 있다. 진공 액정 주입 장치를 이용하는 경우, 터널 상 공동(TSC)이 형성된 베이스 기판(BS)의 일부를 챔버 내의 액정 재료가 든 용기에 침지하고 챔버의 압력을 낮추면 모세관 현상에 의해 터널 상 공동(TSC) 내로 액정이 공급된다.
도 19a 및 도 19b를 참조하면, 터널 상 공동(TSC) 이외의 액정이 제거되고 터널 상 공동(TSC)을 둘러싸는 봉지층(SL)이 형성된다(S190). 봉지층(SL)은 터널 상 공동(TSC)의 입구부, 즉 모세관 현상에 의해 액정이 주입되었던 입구 부분을 막는다.
봉지층(SL)은 유기 고분자로 이루어질 수 있다. 봉지층(SL)은 진공 증착에 의해 터널상 공동(TSC)를 봉지할 수 있는 것이면 특별히 한정되는 것은 아니다. 유기 고분자의 예로는 폴리(p-자일렌)폴리머(poly(p-xylene)polymer, 즉, 파릴렌(parylene))을 들 수 있다.
계속해서 표시 패널(110)에 대한 테스트를 수행한다(S210). 테스트 과정에서, 소정 박막 트랜지스터(Tk)가 불량인 것으로 판정되면, 레이저를 조사하여 액정 커패시터(CLCk)를 인접 픽셀들과 연결하는 리페어를 수행한다(S220).
도 20을 참조하면, 박막 트랜지스터(Tk)의 불량이 검출되면, 레이저를 이용하여 픽셀(PXk) 의 제1 전극(EL1)과 박막 트랜지스터(Tk)의 연결을 끊고(CUT1), 픽셀(PXk)의 제1 전극(EL1)을 제2 인접 픽셀(PXk+1)의 제2 전극(EL2_2)과 연결한다. 또한, 레이저를 이용하여 픽셀(PXk) 의 제2 전극(EL2)과 공통 전압 라인(VCL)의 연결을 끊고(CUT2, CUT3), 액정 커패시터(CLCk)의 제2 전극(EL2)을 제1 인접 픽셀(PXk-1) 내 액정 커패시터(CLCk-1)의 제1 전극(EL1_1)과 전기적으로 연결한다.
도 21a를 참조하면, 비표시 영역(NDA)의 베이스 기판(BS) 하면으로부터 제1 전극(EL1)이 형성된 방향으로 레이저를 조사하여 픽셀(PXk) 의 제1 전극(EL1)과 박막 트랜지스터(Tk)의 연결을 커팅한다. 또한, 봉지층(SL) 상부에서 베이스 기판(BS) 방향으로 제2 인접 픽셀(PXk+1)의 제2 전극(EL2_2)이 형성된 영역에 레이저를 조사하여 픽셀(PXk)의 제1 전극(EL1)을 제2 인접 픽셀(PXk+1)에 전기적으로 연결한다. 즉, 도 22a에 도시된 바와 같이, 제2 인접 픽셀(PXk+1)의 제2 전극(EL2_2)이 형성된 영역에 레이저를 조사하면, 제2 절연막(INS2)에 홀이 형성되고, 그 결과 제2 전극(EL2_2)이 홀을 메우면서 하부에 배치된 제1 전극(EL1)과 전기적으로 연결된다.
도 21b를 참조하면, 봉지층(SL) 상부에서 베이스 기판(BS) 방향으로 제2 전극(EL2)이 형성된 영역에 레이저를 조사하여 픽셀(PXk) 의 제2 전극(EL2)의 제1 방향(DL1)으로의 연결을 커팅한다. 즉, 도 22b에 도시된 바와 같이, 제2 전극(EL2)이 형성된 영역에 레이저를 조사하여 픽셀(PXk)의 제2 전극(EL2)으로의 공통 전압(VOCM) 공급을 차단한다.
도 21c를 참조하면, 봉지층(SL) 상부에서 베이스 기판(BS) 방향으로 레이저를 조사하여 픽셀(PXk)의 제1 전극(EL1)을 제2 인접 픽셀(PXk+1)의 제2 전극(EL2_2)과 전기적으로 연결한다. 또한, 레이저를 조사하여 픽셀(PXk)의 제2 전극(EL2)을 제1 인접 픽셀(PXk-1)의 제1 전극(EL1_1)과 전기적으로 연결한다. 즉, 도 22c에 도시된 바와 같이, 제2 인접 픽셀(PXk+1)의 제2 전극(EL2_2)이 형성된 영역에 레이저를 조사하면, 제2 절연막(INS2)에 홀이 형성되고, 그 결과 제2 전극(EL2_2)이 홀을 메우면서 하부에 배치된 제1 전극(EL1)과 전기적으로 연결된다. 한편,
제1 인접 픽셀(PXk-1)의 제2 전극(EL2)이 형성된 영역에 레이저를 조사하면, 제2 절연막(INS2)에 홀이 형성되고, 그 결과 픽셀(PXk)의 제2 전극(EL2)이 홀을 메우면서 하부에 배치된 제1 인접 픽셀(PXk-1)의 제1 전극(EL1_1)과 전기적으로 연결한다. 따라서, 불량으로 판별된 픽셀(PXk)의 제2 전극(EL2)으로 제1 인접 픽셀(PXk-1)과 동일한 신호를 제공할 수 있다. 그 결과 불량이 발생된 픽셀을 리페어할 수 있다(S220).
다음으로 도 23a 및 도 23b를 참조하면, 상기한 방식으로 제조한 표시 패널(DP)에 광학 부재가 부착된다(S230). 광학 부재는 제1 및 제2 편광판들(POL1, POL2)을 포함한다.
도 24는 본 발명의 다른 실시예에 따른 표시 장치의 일부를 나타낸 평면도이다.
도 24에 도시된 표시 장치의 픽셀(PXk)의 제2 전극(EL2)은 제1 방향(D1)으로 길게 연장되어 형성된다. 이러한 표시 장치의 리페어 단계에서, 레이저를 이용하여 제2 전극(EL2)을 제2 방향(D2)으로 길게 커팅함으로써(CUT2, CUT3) 제2 전극(EL2)과 공통 전압 라인(미 도시됨)의 연결을 차단한다. 다른 리페어 과정은 앞서 도 21a 내지 도 22c에서 설명된 바와 동일하므로 중복되는 설명은 생략한다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
BM : 블랙 매트릭스 CF : 컬러 필터
CVL : 커버층 DA : 표시 영역
DL : 데이터 라인 LC : 액정층
EL1 : 제1 전극 EL2 : 제2 전극
GL : 게이트 라인 SL : 봉지층
TFT : 박막 트랜지스터 TSC : 터널 상 공동

Claims (14)

  1. 기판과;
    상기 기판 상에 형성되고, 제1 방향으로 연장된 복수의 게이트 라인들과;
    상기 기판 상에 형성되고, 상기 제1 방향에 수직한 제2 방향으로 연장된 복수의 데이터 라인들; 및
    상기 복수의 게이트 라인들 및 상기 복수의 데이터 라인들에 각각 연결된 복수의 픽셀들을 포함하되;
    상기 픽셀들 각각은,
    상기 복수의 데이터 라인들 중 대응하는 데이터 라인과 연결된 일단, 타단 그리고 상기 복수의 게이트 라인들 중 대응하는 게이트 라인과 연결된 게이트 전극을 포함하는 트랜지스터와;
    터널상 공동 내에 제공된 액정층과;
    상기 액정층에 전계를 인가하는 제1 전극 및 제2 전극을 포함하며;
    상기 픽셀들 각각의 제1 전극은 상기 트랜지스터의 상기 타단과 연결되고,
    소정 픽셀의 제2 전극은 제1 인접 픽셀의 제1 전극과 중첩하고, 상기 소정 픽셀의 제1 전극은 제2 인접 픽셀의 제2 전극과 중첩하도록 형성되는 것을 특징으로 하는 표시 장치.
  2. 제 1 항에 있어서,
    상기 제1 인접 픽셀, 상기 소정 픽셀 및 상기 제2 인접 픽셀은 상기 제2 방향으로 순차적으로 배열되는 것을 특징으로 하는 표시 장치.
  3. 제 1 항에 있어서,
    상기 소정 픽셀 내 상기 트랜지스터의 불량이 검출될 때 상기 소정 픽셀의 상기 제2 전극은 상기 제1 인접 픽셀의 상기 제1 전극과 전기적으로 연결되고, 상기 소정 픽셀의 상기 제1 전극은 상기 제2 방향으로 인접한 상기 제2 인접 픽셀의 상기 제2 전극과 전기적으로 연결되는 것을 특징으로 하는 표시 장치.
  4. 제 3 항에 있어서,
    상기 복수의 픽셀들의 상기 제2 전극들은 상기 제1 방향으로 연장되어 공통 전압 라인과 연결되는 것을 특징으로 하는 표시 장치.
  5. 제 4 항에 있어서,
    상기 소정 픽셀 내 상기 트랜지스터의 불량이 검출될 때 상기 트랜지스터의 상기 타단과 상기 소정 픽셀의 상기 제1 전극은 전기적으로 분리되는 것을 특징으로 하는 표시 장치.
  6. 제 4 항에 있어서,
    상기 픽셀들 각각은 표시 영역 및 비표시 영역을 포함하고,
    상기 소정 픽셀 내 상기 트랜지스터의 불량이 검출될 때 상기 소정 픽셀의 상기 제2 전극은 상기 제1 방향으로 비표시 영역에서 커팅되는 것을 특징으로 하는 표시 장치.
  7. 제 6 항에 있어서,
    상기 소정 픽셀의 상기 비표시 영역 내 상기 제1 전극이 형성된 영역에 레이저를 조사하는 것에 의해서 상기 소정 픽셀의 상기 제1 전극과 상기 트랜지스터의 타단이 전기적으로 분리되는 것을 특징으로 하는 표시 장치.
  8. 제 6 항에 있어서,
    상기 복수의 픽셀들의 상기 제2 전극들의 상기 제2 방향의 길이는 상기 비표시 영역에서의 길이가 상기 표시 영역에서의 길이보다 짧은 것을 특징으로 하는 표시 장치.
  9. 제 1 항에 있어서,
    상기 기판 상에 상기 터널상 공동을 정의하는 커버층; 및
    상기 터널상 공동을 밀폐하는 봉지층을 더 포함하는 것을 특징으로 하는 표시 장치.
  10. 베이스 기판 상에 트랜지스터 및 제1 전극을 형성하는 단계와;
    상기 베이스 기판 상에 제1 방향으로 연장된 희생층을 형성하는 단계와;
    상기 희생층 상에 제2 전극을 형성하는 단계와;
    상기 희생층을 식각하여 상기 제1 전극과 상기 제2 전극 사이에 터널상 공동을 형성하는 단계;
    상기 터널상 공동에 영상 표시부를 형성하는 단계와;
    상기 터널상 공동을 밀폐하는 봉지막을 형성하는 단계; 및
    상기 트랜지스터의 동작을 테스트하는 단계를 포함하되;
    소정 픽셀의 상기 제2 전극은 제1 인접 픽셀의 제1 전극과 중첩하고, 상기 소정 픽셀의 상기 제1 전극은 제2 인접 픽셀의 제2 전극과 중첩하는 것을 특징으로 하는 표시 장치의 제조 방법.
  11. 제 10 항에 있어서,
    상기 테스트 단계는,
    상기 소정 픽셀의 상기 트랜지스터의 불량이 검출될 때, 상기 소정 픽셀의 상기 제2 전극을 제1 인접 픽셀의 제1 전극과 전기적으로 연결하고, 상기 소정 픽셀의 상기 제1 전극을 제2 인접 픽셀의 제2 전극과 전기적으로 연결하는 리페어 단계를 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  12. 제 10 항에 있어서,
    상기 제1 인접 픽셀, 상기 소정 픽셀 및 상기 제2 인접 픽셀은 제2 방향으로 순차적으로 배열되는 것을 특징으로 하는 표시 장치 제조 방법.
  13. 제 12 항에 있어서,
    복수의 픽셀들의 상기 제2 전극들은 제1 방향으로 연장되어 공통 전압 라인과 연결되는 것을 특징으로 하는 표시 장치 제조 방법.
  14. 제 12 항에 있어서,
    상기 리페어 단계는,
    상기 소정 픽셀 내 상기 트랜지스터의 불량이 검출될 때 상기 트랜지스터의 상기 타단과 상기 소정 픽셀의 상기 제1 전극은 전기적으로 분리되는 것을 특징으로 하는 표시 장치 제조 방법.
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