KR20140086615A

KR20140086615A - Duty cycle correction circuit and operation method thereof

Info

Publication number: KR20140086615A
Application number: KR1020120157319A
Authority: KR
Inventors: 장재민; 김용주; 최해랑
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2012-12-28
Filing date: 2012-12-28
Publication date: 2014-07-08

Abstract

클럭 신호의 듀티 비(duty rate)를 보정할 수 있는 듀티 싸이클 보정 회로에 관한 것으로, 제1 동작 타입을 통해 생성되는 듀티 제어 신호에 따라 클럭 신호의 듀티 비를 제1 목표 듀티 비로 보정하는 제1 락킹 동작 단계, 및 상기 제1 락킹 동작 단계 이후 제2 동작 타입을 통해 생성되는 듀티 제어 신호에 따라 상기 클럭 신호의 듀티 비를 제2 목표 듀티 비로 보정하는 제2 락킹 동작 단계를 포함하는 듀티 싸이클 보정 회로의 동작 방법이 제공된다.A duty cycle correction circuit capable of correcting a duty ratio of a clock signal, comprising: a first duty ratio correction circuit for correcting a duty ratio of a clock signal to a first target duty ratio in accordance with a duty control signal generated through a first operation type; And a second locking operation step of correcting the duty ratio of the clock signal to a second target duty ratio in accordance with a duty control signal generated through a locking operation step and a second operation type after the first locking operation step, A method of operating a circuit is provided.

Description

[0001] DUTY CYCLE CORRECTION CIRCUIT AND OPERATION METHOD THEREOF [0002]

본 발명은 반도체 설계 기술에 관한 것으로, 특히 클럭 신호의 듀티 비(duty rate)를 보정할 수 있는 듀티 싸이클 보정 회로에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor design technique, and more particularly, to a duty cycle correction circuit capable of correcting a duty ratio of a clock signal.

일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 장치는 예컨대, 중앙 처리 장치와 같은 외부 컨트롤러로부터 여러 가지 신호를 제공받아 컨트롤러가 원하는 동작을 수행한다. 이러한 반도체 장치는 사용자의 요구에 따라 고속 동작을 위한 방향으로 발전하고 있으며 이를 위하여 외부로부터 고주파수의 클럭 신호를 제공받는 것을 기본으로 한다. 외부 클럭 신호는 내부적으로 사용하는 내부 클럭 신호의 소오스가 되며, 외부 클럭 신호 및 내부 클럭 신호의 주파수가 곧 반도체 장치의 동작 주파수가 된다. 따라서, 이러한 클럭 신호의 주파수를 높이기만 하더라도 반도체 장치의 동작 속도를 빠르게 하는 것이 가능하다. 하지만, 클럭 신호의 주파수를 높여주는 데에는 한계가 있으며 이를 극복하기 위하여 다양한 방법들이 제안되었다. 그 중 하나가 클럭 신호의 활용도를 높이는 것으로 이를 DDR 방식이라 한다.In general, a semiconductor device including a DDR SDRAM (Double Data Rate Synchronous DRAM) receives various signals from an external controller such as a central processing unit, for example, and performs a desired operation of the controller. Such a semiconductor device is developed in a direction for high-speed operation according to a demand of a user, and a clock signal of a high frequency is supplied from the outside for this purpose. The external clock signal becomes the source of the internal clock signal used internally, and the frequency of the external clock signal and the internal clock signal becomes the operating frequency of the semiconductor device. Therefore, it is possible to increase the operating speed of the semiconductor device by increasing the frequency of the clock signal. However, there are limitations in raising the frequency of the clock signal, and various methods have been proposed to overcome it. One of them increases the utilization of the clock signal, which is called DDR method.

이전에 사용하던 SDR(Single Data Rate) 방식은 클럭 신호의 라이징 에지(rising edge)에 응답하여 예컨대, 데이터를 출력하는 방식이라면, DDR 방식은 클럭 신호의 라이징 에지와 폴링 에지(falling edge) 각각에 응답하여 데이터를 출력하는 방식이다. 즉, 클럭 신호의 한 주기에 두 개의 데이터가 출력된다. 따라서, DDR 방식을 사용하는 반도체 장치와 SDR 방식을 사용하는 반도체 장치가 동일한 주파수의 클럭 신호를 제공받더라도 DDR 방식이 SDR 방식에 비하여 동일한 시간 대비 2 배 이상의 데이터를 처리하는 것이 가능하다. 이는 곧 반도체 장치의 회로 동작이 2 배 이상 빨라짐을 의미한다.If the SDR (Single Data Rate) method used in the past is a method of outputting data in response to a rising edge of a clock signal, for example, the DDR method may be applied to both the rising edge and the falling edge of the clock signal And outputs the data in response. That is, two data are output in one period of the clock signal. Therefore, even if the semiconductor device using the DDR method and the semiconductor device using the SDR method are provided with the clock signal of the same frequency, the DDR method can process twice or more times the same time compared to the SDR method. This means that the circuit operation of the semiconductor device is two times faster.

한편, DDR 방식과 같이 클럭 신호의 한 주기에 2 개의 데이터를 처리하기 위해서는 클럭 신호의 듀티 비를 50:50 으로 유지하는 것이 가장 중요하다. 즉, 클럭 신호의 논리'하이' 구간과 논리'로우' 구간이 서로 동일해야만 한다. 만약, 클럭 신호의 듀티 비가 지터(jitter) 성분 및 다른 이유로 인하여 50:50 에서 많이 벗어나게 되면 그 클럭 신호에 응답하여 출력되는 데이터의 신뢰성은 보장해 줄 수 없다.On the other hand, in order to process two data in one period of a clock signal like the DDR method, it is most important to maintain the duty ratio of the clock signal at 50:50. That is, the logic high period and the logic low period of the clock signal must be the same. If the duty ratio of the clock signal deviates much from 50:50 due to the jitter component and other reasons, the reliability of the data output in response to the clock signal can not be guaranteed.

다른 한편, 위에서 설명한 바와 같이 반도체 장치는 사용자의 요구에 따라 그 동작 속도가 점점 빨라지고 있다. 동작 속도가 빨라진다는 것은 클럭 신호의 주파수가 점점 높아진다는 것을 의미하며, 이는 곧 클럭 신호의 듀티 비를 제어하기가 점점 어려워진다는 것을 의미한다. 따라서, 이러한 높은 주파수를 가지는 클럭 신호의 듀티 비를 50:50 으로 빠르고 정밀하게 제어하기 위한 방안들이 연구되어야만 한다.
On the other hand, as described above, the operation speed of the semiconductor device is getting faster according to the demand of the user. A faster operating speed means that the frequency of the clock signal is increasingly higher, which means that it becomes increasingly difficult to control the duty ratio of the clock signal. Accordingly, a method for quickly and precisely controlling the duty ratio of the clock signal having such a high frequency to 50:50 must be studied.

클럭 신호의 듀티 비에 따라 듀티 제어 신호의 생성하는 동작 타입을 달리하고 이렇게 생성되는 듀티 제어 신호를 이용하여 클럭 신호의 듀티 비를 보정할 수 있는 듀티 싸이클 보정 회로를 제공하고자 한다.A duty cycle correction circuit capable of correcting a duty ratio of a clock signal by using a duty control signal generated by varying an operation type of generating a duty control signal according to a duty ratio of a clock signal is provided.

또한, 다수의 비트로 구성되는 듀티 제어 신호를 생성하는데 있어서, 다수의 비트에 서로 다른 동작 타입을 반영할 수 있는 듀티 싸이클 보정 회로의 동작 방법을 제공하고자 한다.An operation method of a duty cycle correction circuit capable of reflecting a different operation type in a plurality of bits in generating a duty control signal composed of a plurality of bits is provided.

또한, 최초 락킹 동작과 이후 락킹 동작시 생성되는 듀티 제어 신호를 서로 다른 동작 타입으로 생성할 수 있는 듀티 싸이클 보정 회로의 동작 방법을 제공하고자 한다.
Also, an operation method of a duty cycle correction circuit capable of generating duty control signals generated in an initial locking operation and a subsequent locking operation in different operation types is provided.

본 발명의 실시예에 따른 듀티 싸이클 보정 회로는, 클럭 신호의 듀티 비를 제어하기 위한 듀티 제어 신호를 제1 또는 제2 동작 타입을 반영하여 생성하기 위한 제어 신호 생성부; 상기 클럭 신호의 듀티 비에 대응하는 동작 타입 선택 신호에 응답하여 상기 제1 또는 제2 동작 타입을 설정하기 위한 동작 타입 설정부; 및 상기 듀티 제어 신호에 응답하여 상기 클럭 신호를 보정하기 위한 클럭 보정부를 구비할 수 있다.A duty cycle correction circuit according to an embodiment of the present invention includes a control signal generation unit for generating a duty control signal for controlling a duty ratio of a clock signal by reflecting a first or second operation type; An operation type setting unit for setting the first or second operation type in response to an operation type selection signal corresponding to a duty ratio of the clock signal; And a clock correction unit for correcting the clock signal in response to the duty control signal.

바람직하게, 상기 제1 동작 타입은 SAR(Successive Approximation Register) 동작 타입을 포함하고, 상기 제2 동작 타입은 선형 동작 타입을 포함하는 것을 특징으로 할 수 있다.Advantageously, the first operation type includes a successive approximation register (SAR) operation type, and the second operation type includes a linear operation type.

본 발명의 다른 실시예에 따른 듀티 사이클 보정 회로의 동작 방법은, 클럭 신호의 듀티 비를 보정하기 위한 듀티 제어 신호를 다수의 비트로 생성하는 단계; 상기 클럭 신호의 듀티 비에 따라 상기 다수의 비트 중 제1 및 제2 동작 타입이 반영되는 비트를 설정하는 단계; 상기 다수의 비트 중 해당 비트를 제1 동작 타입으로 생성하는 단계; 상기 다수의 비트 중 해당 비트를 제2 동작 타입으로 생성하는 단계; 및 상기 제1 및 제2 동작 타입으로 생성하는 단계에서 생성되는 듀티 제어 신호에 응답하여 상기 클럭 신호의 듀티 비를 보정하는 단계를 포함할 수 있다.According to another aspect of the present invention, there is provided a method of operating a duty cycle correction circuit, the method comprising: generating a duty control signal for correcting a duty ratio of a clock signal with a plurality of bits; Setting a bit in which the first and second operation types of the plurality of bits are reflected according to a duty ratio of the clock signal; Generating a corresponding bit of the plurality of bits as a first operation type; Generating a corresponding bit of the plurality of bits as a second operation type; And correcting a duty ratio of the clock signal in response to a duty control signal generated in the generating of the first and second operation types.

바람직하게, 상기 다수의 비트 중 일부 비트는 상기 제1 동작 타입이 반영되고 상기 다수의 비트 중 나머지 비트는 상기 제2 동작 타입이 반영되는 것을 특징으로 할 수 있다.Advantageously, some of the plurality of bits reflect the first operation type and the remaining bits of the plurality of bits reflect the second operation type.

본 발명의 또 다른 실시예에 따른 듀티 싸이클 보정 회로의 동작 방법은, 제1 동작 타입을 통해 생성되는 듀티 제어 신호에 따라 클럭 신호의 듀티 비를 제1 목표 듀티 비로 보정하는 제1 락킹 동작 단계; 및 상기 제1 락킹 동작 단계 이후 제2 동작 타입을 통해 생성되는 듀티 제어 신호에 따라 상기 클럭 신호의 듀티 비를 제2 목표 듀티 비로 보정하는 제2 락킹 동작 단계를 포함할 수 있다.According to another aspect of the present invention, there is provided a method of operating a duty cycle correction circuit, including: a first locking operation step of correcting a duty ratio of a clock signal to a first target duty ratio in accordance with a duty control signal generated through a first operation type; And a second locking operation step of correcting the duty ratio of the clock signal to a second target duty ratio in accordance with the duty control signal generated through the second operation type after the first locking operation step.

바람직하게, 상기 제1 락킹 동작 단계와 상기 제2 락킹 동작 단계는 서로 다른 단위 동작 구간을 가지는 것을 특징으로 할 수 있다.
Preferably, the first locking operation step and the second locking operation step have different unit operation periods.

본 발명의 실시예에 따른 듀티 싸이클 보정 회로는 클럭 신호의 듀티 비에 따라 듀티 제어 신호의 생성하는 동작 타입을 달리하고 이렇게 생성되는 듀티 제어 신호를 이용하여 클럭 신호의 듀티 비를 보정함으로써, 원하는 듀티 비를 가지는 클럭 신호를 보다 정밀하고 빠르게 생성하는 것이 가능하다.The duty cycle correcting circuit according to the embodiment of the present invention corrects the duty ratio of the clock signal by using the duty control signal generated in such a manner that the duty type of the duty control signal is different according to the duty ratio of the clock signal, It is possible to generate the clock signal having the ratio more precisely and quickly.

또한, 듀티 제어 신호의 일부 비트에 제1 동작 타입을 반영하고 나머지 일부 비트에 제2 동작 타입을 반영하여 듀티 제어 신호를 생성함으로써, 환경에 따라 최적의 듀티 제어 신호를 생성하는 것이 가능하다.In addition, it is possible to generate an optimum duty control signal according to the environment by reflecting the first operation type to some bits of the duty control signal and reflecting the second operation type to some remaining bits to generate the duty control signal.

또한, 최초 락킹 동작과 이후 락킹 동작시 서로 다른 동작 타입으로 듀티 제어 신호를 생성함으로써, 환경에 따라 최적의 듀티 제어 신호를 생성하는 것이 가능하다.
In addition, it is possible to generate an optimum duty control signal in accordance with the environment by generating the duty control signal in different operation types in the initial locking operation and the subsequent locking operation.

원하는 목표 듀티 비를 가지는 클럭 신호를 보다 빠르게 생성하여 반도체 장치로 하여금 이 클럭 신호를 이용할 수 있는 환경을 보다 빠르게 제공할 수 있는 효과를 얻을 수 있다.
A clock signal having a desired target duty ratio can be generated more quickly, and the semiconductor device can be provided with an environment capable of using the clock signal more quickly.

도 1 은 본 발명의 실시예에 따른 듀티 싸이클 보정 회로를 설명하기 위한 블록도이다.
도 2 는 도 1 의 제어 신호 생성부(120)를 설명하기 위한 블록도이다.
도 3 은 도 1 의 제어 신호 생성부(120)의 다른 실시예를 설명하기 위한 블록도이다.
도 4 및 도 5 는 본 발명의 실시예에 따른 듀티 싸이클 보정 회로의 동작 방법을 설명하기 위한 순서도이다.1 is a block diagram illustrating a duty cycle correction circuit according to an embodiment of the present invention.
2 is a block diagram illustrating the control signal generator 120 of FIG.
3 is a block diagram for explaining another embodiment of the control signal generator 120 of FIG.
4 and 5 are flowcharts for explaining an operation method of a duty cycle correction circuit according to an embodiment of the present invention.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention. .

도 1 은 본 발명의 실시예에 따른 듀티 싸이클 보정 회로를 설명하기 위한 블록도이다.1 is a block diagram illustrating a duty cycle correction circuit according to an embodiment of the present invention.

도 1 을 참조하면, 듀티 싸이클 보정 회로는 클럭 보정부(110)와, 제어 신호 생성부(120), 및 동작 타입 설정부(130)를 구비한다.Referring to FIG. 1, the duty cycle correction circuit includes a clock correction unit 110, a control signal generation unit 120, and an operation type setting unit 130.

클럭 보정부(110)는 듀티 제어 신호(CTR_DT)에 응답하여 입력 클럭 신호(CLK_IN)의 듀티 비를 보정하여 출력 클럭 신호(CLK_CRR)를 생성한다. 여기서, 입력 클럭 신호(CLK_IN)는 보정 전 클럭 신호를 의미하고, 출력 클럭 신호(CLK_CRR)는 보정 후 클럭 신호를 의미한다. 출력 클럭 신호(CLK_CRR)가 원하는 듀티 비(이하, '목표 듀티 비'라 칭함)를 가지기 위해서는 소정의 시간이 소요되며, 듀티 제어 신호(CTR_DT)에 의한 제어가 반영되지 않은 경우 출력 클럭 신호(CLK_CRR)의 듀티 비는 보정 전 클럭 신호인 입력 클럭 신호(CLK_IN) 듀티 비와 거의 동일하다고 할 수 있다.The clock correction unit 110 generates the output clock signal CLK_CRR by correcting the duty ratio of the input clock signal CLK_IN in response to the duty control signal CTR_DT. Here, the input clock signal CLK_IN means a pre-correction clock signal, and the output clock signal CLK_CRR means a post-correction clock signal. A predetermined time is required for the output clock signal CLK_CRR to have a desired duty ratio (hereinafter referred to as a target duty ratio). When the control by the duty control signal CTR_DT is not reflected, the output clock signal CLK_CRR Can be said to be substantially equal to the duty ratio of the input clock signal CLK_IN which is the pre-correction clock signal.

제어 신호 생성부(120)는 타입 선택 신호(SEL_TY)에 대응하는 동작 타입을 반영하여 듀티 제어 신호(CTR_DT)를 생성한다. 여기서, 듀티 제어 신호(CTR_DT)를 생성하는데 있어서 반영되는 동작 타입에는 SAR(Successive Approximation Register) 동작 타입 및 선형(linear) 동작 타입 등이 포함될 수 있다. 그리고, 최종적으로 생성되는 듀티 제어 신호(CTR_DT)는 디지털 신호 또는 아날로그 신호가 될 수 있다.The control signal generation unit 120 generates the duty control signal CTR_DT by reflecting the operation type corresponding to the type selection signal SEL_TY. Here, the operation type reflected in generating the duty control signal CTR_DT may include a successive approximation register (SAR) operation type and a linear operation type. The finally generated duty control signal CTR_DT may be a digital signal or an analog signal.

동작 타입 설정부(130)는 출력 클럭 신호(CLK_CRR)의 듀티 비에 대응하는 동작 타입 선택 신호(SEL_TY)를 생성하기 위한 것으로, 제어 신호 생성부(120)는 이 동작 타입 선택 신호(SEL_TY)에 응답하여 SAR 동작 타입으로 듀티 제어 신호(CTR_DT)를 생성하거나 또는 선형 동작 타입으로 듀티 제어 신호(CTR_DT)를 생성한다.The operation type setting unit 130 is for generating an operation type selection signal SEL_TY corresponding to the duty ratio of the output clock signal CLK_CRR and the control signal generation unit 120 generates the operation type selection signal SEL_TY Generates a duty control signal CTR_DT in response to the SAR operation type or generates a duty control signal CTR_DT in a linear operation type.

본 발명의 실시예에 따른 듀티 싸이클 보정 회로는 출력 클럭 신호(CLK_CRR)의 듀티 비에 따라 SAR 동작 타입 또는 선형 동작 타입으로 듀티 제어 신호(CTR_DT)를 생성하는 것이 가능하다. 본 발명의 실시예에서는 클럭 신호의 듀티 비에 따라 SAR 동작 타입과 선형 동작 타입을 이용하여 듀티 제어 신호(CTR_DT)를 생성하는 경우를 일례로 하였지만, 본 발명은 듀티 제어 신호(CTR_DT)를 생성하는데 있어서 여러 가지 동작 타입을 이용하는 경우를 모두 포함한다.
The duty cycle correction circuit according to the embodiment of the present invention can generate the duty control signal CTR_DT in the SAR operation type or the linear operation type according to the duty ratio of the output clock signal CLK_CRR. Although the duty control signal CTR_DT is generated using the SAR operation type and the linear operation type according to the duty ratio of the clock signal in the embodiment of the present invention, the present invention generates the duty control signal CTR_DT And includes cases in which various operation types are used.

도 2 는 도 1 의 제어 신호 생성부(120)를 설명하기 위한 블록도이다.2 is a block diagram illustrating the control signal generator 120 of FIG.

도 2 를 참조하면, 제어 신호 생성부(120)는 듀티 비 검출부(210)와, 제1 제어 신호 생성부(220)와, 제2 제어 신호 생성부(230), 및 선택 출력부(240)를 구비한다.2, the control signal generator 120 includes a duty ratio detector 210, a first control signal generator 220, a second control signal generator 230, and a selection output unit 240, Respectively.

듀티 비 검출부(210)는 출력 클럭 신호(CLK_CRR)의 듀티 비를 검출하여 그에 대응하는 검출 정보(INF_DET)를 제1 및 제2 제어 신호 생성부(220, 230)에 제공한다. 이 검출 정보(INF_DET)는 듀티 비 정보 및 락킹 정보 등이 될 수 있으며, 여기서 락킹 정보란 출력 클럭 신호(CLK_CRR)가 예정된 목표 듀티 비로 보정되었다는 정보를 의미한다. 이어서, 제1 제어 신호 생성부(220)는 검출 정보(INF_DET)에 따라 SAR 동작 타입을 반영하여 제1 듀티 제어 신호(CTR1)를 생성하고, 제2 제어 신호 생성부(230)는 검출 정보(INF_DET)에 따라 선형 동작 타입을 반영하여 제2 듀티 제어 신호(CTR2)를 생성한다. 그리고, 선택 출력부(240)는 동작 타입 선택 신호(SEL_TY)에 응답하여 제1 듀티 제어 신호(CTR1)와 제2 듀티 제어 신호(CTR2)를 선택적으로 출력한다. 이후 다시 설명하겠지만, 제2 제어 신호 생성부(230)는 제1 듀티 제어 신호(CTR1)의 정보(INF_CTR)를 초깃값으로 하여 제2 듀티 제어 신호(CTR2)를 생성할 수 있다. 따라서, 이 경우 제1 제어 신호 생성부(220)는 제1 듀티 제어 신호(CTR1)의 정보(INF_CTR)를 제2 제어 신호 생성부(230)로 제공한다.The duty ratio detector 210 detects the duty ratio of the output clock signal CLK_CRR and provides the corresponding detection information INF_DET to the first and second control signal generators 220 and 230. [ The detection information INF_DET may be duty ratio information, locking information, or the like, and the locking information is information indicating that the output clock signal CLK_CRR has been corrected to a predetermined target duty ratio. The first control signal generation unit 220 generates the first duty control signal CTR1 by reflecting the SAR operation type according to the detection information INF_DET and the second control signal generation unit 230 generates the detection information INF INF_DET) to generate the second duty control signal CTR2. The selection output unit 240 selectively outputs the first duty control signal CTR1 and the second duty control signal CTR2 in response to the operation type selection signal SEL_TY. As will be described later, the second control signal generator 230 may generate the second duty control signal CTR2 using the information INF_CTR of the first duty control signal CTR1 as a default value. Accordingly, in this case, the first control signal generator 220 provides the information (INF_CTR) of the first duty control signal CTR1 to the second control signal generator 230.

도 1 및 도 2 를 참조하여, 본 발명의 실시예에 따른 듀티 싸이클 보정 회로의 간단한 회로 동작을 살펴보기로 한다.A brief circuit operation of the duty cycle correction circuit according to the embodiment of the present invention will be described with reference to FIGS. 1 and 2. FIG.

우선, 클럭 보정부(110)는 입력 클럭 신호(CLK_IN)를 입력받아 출력 클럭 신호(CLK_CRR)를 생성한다. 이때, 출력 클럭 신호(CLK_CRR)는 듀티 제어 신호(CTR_DT)에 의하여 제어되는데, 초기에는 듀티 제어 신호(CTR_DT)는 클럭 신호를 보정하기 위한 정보가 반영되어 있지 않기 때문에 입력 클럭 신호(CLK_IN)가 그대로 출력 클럭 신호(CLK_CRR)가 된다.First, the clock correction unit 110 receives the input clock signal CLK_IN and generates an output clock signal CLK_CRR. At this time, the output clock signal CLK_CRR is controlled by the duty control signal CTR_DT. In the beginning, since the duty control signal CTR_DT does not reflect the information for correcting the clock signal, the input clock signal CLK_IN remains unchanged And becomes the output clock signal CLK_CRR.

한편, 타입 설정부(130)는 출력 클럭 신호(CLK_CRR)의 듀티 비에 따라 이에 대응하는 동작 타입 선택 신호(SEL_TY)를 생성한다. 예컨대, 출력 클럭 신호(CLK_CRR)의 듀티 비가 비교적 큰 경우나, 듀티 비가 비정상적으로 변화하는 경우 타입 설정부(130)는 동작 타입 선택 신호(SEL_TY)를 이용하여 제어 신호 생성부(120)의 동작 타입을 제어하는 것이 가능하다.Meanwhile, the type setting unit 130 generates an operation type selection signal SEL_TY corresponding to the duty ratio of the output clock signal CLK_CRR. For example, when the duty ratio of the output clock signal CLK_CRR is relatively large or when the duty ratio changes abnormally, the type setting unit 130 sets the operation type of the control signal generation unit 120 using the operation type selection signal SEL_TY Can be controlled.

이어서, 제어 신호 생성부(120)는 동작 타입 선택 신호(SEL_TY)에 응답하여 제1 제어 신호 생성부(220)에서 생성되는 제1 듀티 제어 신호(CTR1) 또는 제2 제어 신호 생성부(230)에서 생성되는 제2 듀티 제어 신호(CTR2)를 듀티 제어 신호(CTR_DT)로 출력한다. 즉, SAR 동작 타입이 반영되는 제1 듀티 제어 신호(CTR1)를 듀티 제어 신호(CTR_DT)로 출력하거나 선형 동작 타입이 반영되는 제2 듀티 제어 신호(CTR2)를 듀티 제어 신호(CTR_DT)로 출력한다. 클럭 보정부(110)는 이렇게 출력되는 듀티 제어 신호(CTR_DT)에 응답하여 입력 클럭 신호(CLK_IN)의 듀티 비를 보정하여 출력 클럭 신호(CLK_CRR)를 생성한다.The control signal generator 120 generates the first duty control signal CTR1 or the second control signal generator 230 generated in the first control signal generator 220 in response to the operation type selection signal SEL_TY, And outputs the second duty control signal CTR2 generated by the duty control signal CTR_DT. That is, the first duty control signal CTR1 reflecting the SAR operation type is outputted as the duty control signal CTR_DT or the second duty control signal CTR2 reflecting the linear operation type is outputted as the duty control signal CTR_DT . The clock correction unit 110 generates the output clock signal CLK_CRR by correcting the duty ratio of the input clock signal CLK_IN in response to the duty control signal CTR_DT thus outputted.

본 발명의 실시예에 따른 듀티 싸이클 보정 회로는 출력 클럭 신호(CLK_CRR)의 듀티 비에 따라 SAR 동작 타입 또는 선형 동작 타입이 반영되는 듀티 제어 신호(CTR_DT)를 생성하고, 이 듀티 제어 신호(CTR_DT)에 따라 입력 클럭 신호(CLK_IN)의 듀티 비를 보정하여 출력 클럭 신호(CLK_CRR)의 듀티 비가 목표 듀티 비가 될 수 있도록 제어하는 것이 가능하다.
The duty cycle correction circuit according to the embodiment of the present invention generates the duty control signal CTR_DT reflecting the SAR operation type or the linear operation type according to the duty ratio of the output clock signal CLK_CRR and outputs the duty control signal CTR_DT, It is possible to correct the duty ratio of the input clock signal CLK_IN to control the duty ratio of the output clock signal CLK_CRR to be the target duty ratio.

도 3 은 도 1 의 제어 신호 생성부(120)의 다른 실시예를 설명하기 위한 블록도이다.3 is a block diagram for explaining another embodiment of the control signal generator 120 of FIG.

도 3 을 참조하면, 제어 신호 생성부(120)는 듀티 비 검출부(310)와, 제1 및 제2 제어 신호 생성부(320, 530)를 구비한다.Referring to FIG. 3, the control signal generator 120 includes a duty ratio detector 310 and first and second control signal generators 320 and 530.

도 3 의 실시예의 경우 도 2 와 비교하여 도 2 의 선택 출력부(240)를 제거하고, 이 선택 출력부(240)를 제어하던 동작 타입 선택 신호(SEL_TY)를 이용하여 제1 및 제2 제어 신호 생성부(320, 330)의 활성화 동작을 제어하도록 설계하였다. 보다 자세히 설명하면, 제1 및 제2 제어 신호 생성부(320, 330)는 동작 타입 선택 신호(SEL_TY)에 응답하여 활성화되며, 특히 제1 제어 신호 생성부(320)와 제2 제어 신호 생성부(330)의 활성화 구간을 서로 독립적으로 제어한다. 즉, 제1 제어 신호 생성부(320)가 활성화되는 구간에서는 제2 제어 신호 생성부(330)가 비활성화되며, 반대로 제2 제어 신호 생성부(330)가 활성화되는 구간에서는 제1 제어 신호 생성부(320)가 비활성화된다.3, the selection output unit 240 of FIG. 2 is removed, and the operation type selection signal SEL_TY that controls the selection output unit 240 is used to perform the first and second control operations And controls the activation of the signal generators 320 and 330. More specifically, the first and second control signal generators 320 and 330 are activated in response to the operation type selection signal SEL_TY. In particular, the first and second control signal generators 320 and 330 are activated in response to the operation type selection signal SEL_TY, (330) are controlled independently of each other. In other words, the second control signal generator 330 is deactivated during the period in which the first control signal generator 320 is activated, and in the period during which the second control signal generator 330 is activated, (320) is deactivated.

참고로, 도 3 의 실시예에 따른 각 구성과 이에 대응하는 도 2 의 실시예의 따른 각 구성은 서로 동일한 동작을 수행하며, 최종적으로 생성되는 듀티 제어 신호(CTR_DT) 역시 동일하다. 하지만, 도 3 의 실시예의 경우에서는 제1 및 제2 제어 신호 생성부(320, 330)가 꼭 필요한 부분에서만 동작을 수행하기 때문에 그만큼 불필요한 전력 소모를 줄여주는 것이 가능하다.For reference, the respective configurations according to the embodiment of FIG. 3 and the corresponding configurations according to the embodiment of FIG. 2 perform the same operation, and the duty control signal CTR_DT finally generated is also the same. However, in the embodiment of FIG. 3, since the first and second control signal generators 320 and 330 perform operations only in a necessary portion, it is possible to reduce unnecessary power consumption.

본 발명의 실시예에 따른 듀티 싸이클 보정 회로는 SAR 동작 타입으로 동작하는 제1 제어 신호 생성부(320)와 선형 동작 타입으로 동작하는 제2 제어 신호 생성부(330)의 동작 구간을 제어하여 듀티 보정 동작시 소모되는 전력을 최소화하는 것이 가능하다.
The duty cycle correction circuit according to the embodiment of the present invention controls the operation period of the first control signal generator 320 operating as a SAR operation type and the second control signal generator 330 operating as a linear operation type, It is possible to minimize the power consumed in the correction operation.

도 4 는 본 발명의 실시예에 따른 듀티 싸이클 보정 회로의 동작 방법을 설명하기 위한 순서도로써, 듀티 제어 신호(CTR_DT)와 제1 및 제2 동작 타입과의 관계를 중심으로 설명한다. 설명의 편의를 위하여 듀티 제어 신호(CTR_DT)가 다수의 비트로 구성되는 경우를 일례로 한다.FIG. 4 is a flowchart for explaining an operation method of the duty cycle correcting circuit according to an embodiment of the present invention, and focuses on the relationship between the duty control signal CTR_DT and the first and second operation types. For convenience of explanation, the case where the duty control signal CTR_DT is composed of a plurality of bits is an example.

도 4 에는 클럭 신호의 듀티 비를 검출하는 단계(S410)와, 동작 타입이 반영되는 비트를 설정하는 단계(S420)와, 제1 동작 타입의 듀티 제어 신호를 생성 및 듀티 비를 보정하는 단계(S430)와, 설정된 모든 비트에 제1 동작 타입이 반영되었는가를 판단하는 단계(S440)와, 제2 동작 타입의 듀티 제어 신호를 생성 및 듀티 비를 보정하는 단계(S450), 및 설정된 모든 비트에 제2 동작 타입이 반영되었는가를 판단하는 단계(S460)를 포함한다.FIG. 4 is a flowchart illustrating a method of controlling a duty ratio of a clock signal according to an exemplary embodiment of the present invention. Referring to FIG. 4, a duty ratio of a clock signal is detected (S410) A step S440 of determining whether the first operation type is reflected in all the set bits, a step S450 of generating the duty control signal of the second operation type and correcting the duty ratio S450, And determining whether the second operation type is reflected (S460).

도 1 및 도 4 를 참조하면, 'S410' 단계는 출력 클럭 신호(CTR_CRR)의 듀티 비를 검출하고, 'S420' 단계는 'S410' 단계에서 검출되는 결과 즉, 듀티 비가 예정된 범위를 기준으로 크거나 작거나에 대한 결과에 따라 듀티 제어 신호(CTR_DT)의 다수의 비트 중 제1 및 제2 동작 타입이 반영되는 비트를 설정한다. 예컨대, 듀티 제어 신호(CTR_DT)가 5 개의 비트로 구성되는 경우, 'S410' 단계의 결과에 따라 2 개의 비트에 제1 동작 타입인 SAR 동작 타입이 반영되도록 설정하고, 나머지 3 개의 비트에 제2 동작 타입인 선형 동작 타입이 반영되도록 설정한다.Referring to FIGS. 1 and 4, the duty ratio of the output clock signal CTR_CRR is detected in step S410, and the duty ratio of the output clock signal CTR_CRR is detected in step S410. And sets the bit in which the first and second operation types of the plurality of bits of the duty control signal CTR_DT are reflected in accordance with the result of the duty control signal CTR_DT. For example, when the duty control signal CTR_DT is composed of five bits, the SAR operation type, which is the first operation type, is reflected to the two bits according to the result of step S410, and the second operation Type linear operation type is reflected.

이어서, 'S430' 단계에서는 'S420' 단계에서 설정된 비트에 제1 동작 타입 즉, SAR 동작 타입을 반영하여 생성하고, 'S440' 단계에서는 설정된 모든 비트에 SAR 동작 타입이 반영되었는가를 판단하여 설정된 모든 비트에 SAR 동작 타입이 반영되지 않은 경우(아니오) 'S430' 단계를 다시 수행하고, 설정된 모든 비트에 SAR 동작 타입이 반영된 경우(예) 'S450' 단계를 수행한다. In step S430, a first operation type, that is, a SAR operation type is reflected on the bits set in step S420. In step S440, it is determined whether the SAR operation type is reflected in all the bits set. If the SAR operation type is not reflected in the bit (NO), the step 'S430' is performed again, and if the SAR operation type is reflected in all the set bits (YES), the step 'S450' is performed.

이어서, 'S450' 단계에서는 'S420' 단계에서 설정된 비트에 제2 동작 타입 즉, 선형 동작 타입을 반영하여 생성하고, 'S450' 단계에서는 설정된 모든 비트에 선형 동작 타입이 반영되었는가를 판단하여 설정된 모든 비트에 선형 동작 타입이 반영되지 않은 경우(아니오) 'S450' 단계를 다시 수행하고, 설정된 모든 비트에 선형 동작 타입이 반영된 경우(예) 'S460' 단계를 수행한다.In step S450, a second operation type, that is, a linear operation type is reflected on the bit set in step S420. In step S450, it is determined whether the linear operation type is reflected in all bits set. If the linear operation type is not reflected in the bit (No), the step 'S450' is performed again, and if the linear operation type is reflected in all the set bits (Yes), 'S460' is performed.

본 발명의 실시예에 따른 듀티 싸이클 보정 회로는 위와 같은 방법을 통해 듀티 제어 신호(CTR_DT)를 생성하여 다수의 비트로 구성되는 듀티 제어 신호(CTR_DT) 중 일부 비트에 SAR 동작 타입을 반영하고 나머지 일부 비트에 선형 동작 타입을 반영하는 것이 가능하다. 그리고, 이렇게 생성되는 듀티 제어 신호(CTR_DT)는 클럭 신호의 조그마한 변화에도 보다 민감하게 반응할 수 있으며, 이는 곧 클럭 신호의 듀티 비 보정 동작을 보다 빠르고 정밀하게 수행할 수 있음을 의미한다.The duty cycle correction circuit according to the embodiment of the present invention generates the duty control signal CTR_DT through the above method to reflect the SAR operation type in some bits of the duty control signal CTR_DT composed of a plurality of bits, It is possible to reflect the linear motion type. Also, the duty control signal CTR_DT generated in this way can respond more sensitively to a small change in the clock signal, which means that the duty ratio correction operation of the clock signal can be performed more quickly and precisely.

도 5 는 본 발명의 실시예에 따른 듀티 싸이클 보정 회로의 동작 방법을 설명하기 위한 순서도로써, 듀티 제어 신호(CTR_DT)와 제1 및 제2 락킹 동작과의 관계를 중심으로 설명한다. 여기서, 락킹 동작은 클럭 신호가 예정된 듀티 비로 보정되는 동작을 말한다.5 is a flowchart for explaining an operation method of the duty cycle correcting circuit according to the embodiment of the present invention, and focuses on the relationship between the duty control signal CTR_DT and the first and second locking operations. Here, the locking operation refers to an operation in which the clock signal is corrected to a predetermined duty ratio.

도 5 에는 최초 락킹 동작인가를 판단하는 단계(S510)와, 제1 동작 타입으로 듀티 제어 신호를 생성하는 단계(S520)와, 제1 락킹 동작을 수행하는 단계(S530)와, 제2 동작 타입으로 듀티 제어 신호를 생성하는 단계(S540)와, 제2 락킹 동작을 수행하는 단계(S550)를 포함한다.FIG. 5 is a flowchart illustrating a method for controlling a locking operation according to an exemplary embodiment of the present invention. Referring to FIG. 5, a first locking operation is performed in operation S510, a duty control signal is generated in operation S520, a first locking operation is performed in operation S530, A step S540 of generating a duty control signal with respect to the duty control signal, and a step S550 of performing a second locking operation.

도 1 및 도 5 를 참조하면, 'S510' 단계에서는 이후 설명될 'S530' 단계의 제1 락킹 동작과 'S550' 단계의 제2 락킹 동작을 선택하기 위한 것으로, 최초 락킹 동작인 경우(예) 'S520' 단계를 수행하고 최초 락킹 동작이 아닌 경우(아니오) 'S550' 단계를 수행한다. Referring to FIGS. 1 and 5, a first locking operation in step S530 and a second locking operation in step S550 will be described later in step S510. In the first locking operation, Step S520 is performed, and if it is not the initial locking operation (No), step S550 is performed.

'S510' 단계에서 최초 락킹 동작인 경우(예), 'S520' 단계에서는 제1 동작 타입인 SAR 동작 타입으로 듀티 제어 신호(CTR_DT)를 생성하고, 'S530' 단계에서는 이렇게 생성되는 듀티 제어 신호(CTR_DT)에 따라 출력 클럭 신호(CTR_CRR)의 듀티 비를 보정하여 제1 락킹 동작을 수행한다. 여기서, 제1 락킹 동작은 출력 클럭 신호(CTR_CRR)의 듀티 비를 예정된 목표 듀티 비(이하, '제1 목표 듀티 비'라 칭함)로 보정하기 위한 동작을 의미한다. 따라서, 'S530' 단계에서 출력 클럭 신호(CTR_CRR)는 제1 목표 듀티 비로 보정된다.In step S520, a duty control signal CTR_DT is generated as a first operation type as a first operation type in step S520, and a duty control signal CTR_DT is generated in a step S530 as a duty control signal The duty ratio of the output clock signal CTR_CRR is corrected according to the duty ratio CTR_DT to perform the first locking operation. Here, the first locking operation means an operation for correcting the duty ratio of the output clock signal CTR_CRR to a predetermined target duty ratio (hereinafter, referred to as 'first target duty ratio'). Accordingly, in step 'S530', the output clock signal CTR_CRR is corrected to the first target duty ratio.

한편, 최초 락킹 동작인 제1 락킹 동작 이후 출력 클럭 신호(CTR_CRR)의 듀티 비는 외부 환경에 의하여 다시 틀어질 수 있다. 즉, 제1 락킹 동작 이후 다시금 듀티 비 보정 동작을 수행해야할 필요하며, 이때 수행되는 동작을 본 발명의 실시예에서는 '제2 락킹 동작'이라 칭한다. 여기서, 제1 락킹 동작과 제2 락킹 동작은 서로 다른 동작 구간을 가지며, 제2 락킹 동작의 경우 제1 락킹 동작에 비하여 클럭 신호의 듀티 비가 조금 틀어진 경우가 될 수 있다.On the other hand, the duty ratio of the output clock signal CTR_CRR after the first locking operation, which is the initial locking operation, can be turned back by the external environment. That is, it is necessary to perform the duty ratio correcting operation again after the first locking operation, and the operation performed at this time is referred to as a 'second locking operation' in the embodiment of the present invention. Here, the first locking operation and the second locking operation have different operation intervals, and in the case of the second locking operation, the duty ratio of the clock signal may be slightly different from the first locking operation.

'S510' 단계에서 최초 락킹 동작이 아닌 경우(아니오), 'S540' 단계에서는 제2 동작 타입인 선형 동작 타입으로 듀티 제어 신호(CTR_DT)를 생성하고, 'S550' 단계에서는 이렇게 생성되는 듀티 제어 신호(CTR_DT)에 따라 출력 클럭 신호(CTR_CRR)의 듀티 비를 보정하여 제2 락킹 동작을 수행한다. 여기서, 제2 락킹 동작은 출력 클럭 신호(CTR_CRR)의 듀티 비를 예정된 목표 듀티 비(이하, 제2 목표 듀티 비'라 칭함)로 보정하기 위한 동작을 의미한다. 따라서, 'S540' 단계에서 출력 클럭 신호(CTR_CRR)는 제2 목표 듀티 비로 보정된다.The duty control signal CTR_DT is generated as a linear operation type which is the second operation type in the step S540, and the duty control signal CTR_DT is generated as the duty control signal CTR_DT in the step S550, The duty ratio of the output clock signal CTR_CRR is corrected according to the second clock signal CTR_DT to perform the second locking operation. Here, the second locking operation means an operation for correcting the duty ratio of the output clock signal CTR_CRR to a predetermined target duty ratio (hereinafter, referred to as a second target duty ratio). Accordingly, in step 'S540', the output clock signal CTR_CRR is corrected to the second target duty ratio.

본 발명의 실시예에 따른 듀티 싸이클 보정 회로는 클럭 신호를 제1 목표 듀티 비로 보정하는 제1 락킹 동작 구간과 클럭 신호를 제2 목표 듀티 비로 보정하는 제2 락킹 동작 구간으로 나뉘어 동작한다. 다시 말하면, 최초 락킹 동작인 제1 락킹 동작 구간은 SAR 동작 타입이 반영되는 듀티 제어 신호(CTR_DT)를 이용하여 듀티 보정 동작을 수행하고, 이후 락킹 동작인 제2 락킹 동작 구간은 선형 동작 타입이 반영되는 듀티 제어 신호(CTR_DT)를 이용하여 듀티 보정 동작을 수행하는 것이 가능하다. 여기서, 제1 및 제2 목표 듀티 비는 상황에 따라 서로 다르게 또는 같게 설정될 수 있다. 결국, 듀티 제어 신호(CTR_DT)는 락킹 동작 구간에 따라 서로 다른 동작 타입이 반영된다. 그리고, 이렇게 생성되는 듀티 제어 신호(CTR_DT)는 클럭 신호의 조그마한 변화에도 보다 민감하게 반응할 수 있으며, 이는 곧 클럭 신호의 듀티 비 보정 동작을 보다 빠르고 정밀하게 수행할 수 있음을 의미한다.
The duty cycle correction circuit according to the embodiment of the present invention operates by dividing into a first locking operation period for correcting the clock signal to the first target duty ratio and a second locking operation period for correcting the clock signal to the second target duty ratio. In other words, the first locking operation period, which is the initial locking operation, performs the duty correction operation using the duty control signal CTR_DT reflecting the SAR operation type, and then the second locking operation period, which is the locking operation, It is possible to perform the duty correction operation using the duty control signal CTR_DT. Here, the first and second target duty ratios may be set differently or the same depending on the situation. As a result, the duty control signal CTR_DT reflects different operation types according to the locking operation period. Also, the duty control signal CTR_DT generated in this way can respond more sensitively to a small change in the clock signal, which means that the duty ratio correction operation of the clock signal can be performed more quickly and precisely.

전술한 바와 같이, 본 발명의 실시예에 따른 듀티 싸이클 보정 회로는 클럭 신호의 듀티 비에 따라 동작 타입을 달리하여 듀티 제어 신호(CTR_DT)를 생성하는 것이 가능하다. 그리고, 이 듀티 제어 신호(CTR_DT)를 이용하여 클럭 신호의 듀티 비 보정 동작을 보다 빠르고 정밀하게 수행하는 것이 가능하다.
As described above, the duty cycle correction circuit according to the embodiment of the present invention can generate the duty control signal CTR_DT by changing the operation type according to the duty ratio of the clock signal. It is possible to perform the duty ratio correcting operation of the clock signal more quickly and precisely by using the duty control signal CTR_DT.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit and scope of the invention.

S510 : 최초 락킹 동작인가를 판단하는 단계
S520 : 제1 동작 타입으로 듀티 제어 신호를 생성하는 단계
S530 : 제1 락킹 동작을 수행하는 단계
S540 : 제2 동작 타입으로 듀티 제어 신호를 생성하는 단계
S550 : 제2 락킹 동작을 수행하는 단계S510: Step of judging whether or not the initial locking operation is performed
S520: generating a duty control signal with the first operation type
S530: Performing the first locking operation
S540: generating a duty control signal with a second operation type
S550: Performing the second locking operation

Claims

A first locking operation step of correcting the duty ratio of the clock signal to a first target duty ratio in accordance with the duty control signal generated through the first operation type; And
A second locking operation step of correcting the duty ratio of the clock signal to a second target duty ratio in accordance with the duty control signal generated through the second operation type after the first locking operation step
The duty cycle correction circuit comprising:

The method according to claim 1,
Wherein the first locking operation step and the second locking operation step have different unit operation periods.

The method according to claim 1,
Further comprising the step of determining whether the first locking operation step is completed and selecting the first locking operation step or the second locking operation step.

The method according to claim 1,
Wherein the first and second target duty ratios include duty ratios that are equal to each other.

The method according to claim 1,
Wherein the first operation type includes a SAR (Successive Approximation Register) operation type, and the second operation type includes a linear operation type.