KR20140081548A - Semiconductor package and manufacturing method for the same - Google Patents
Semiconductor package and manufacturing method for the same Download PDFInfo
- Publication number
- KR20140081548A KR20140081548A KR1020120151425A KR20120151425A KR20140081548A KR 20140081548 A KR20140081548 A KR 20140081548A KR 1020120151425 A KR1020120151425 A KR 1020120151425A KR 20120151425 A KR20120151425 A KR 20120151425A KR 20140081548 A KR20140081548 A KR 20140081548A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- protective layer
- magnetic
- magnetic particles
- semiconductor chip
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 86
- 238000004519 manufacturing process Methods 0.000 title abstract description 11
- 239000006249 magnetic particle Substances 0.000 claims abstract description 104
- 239000011241 protective layer Substances 0.000 claims abstract description 85
- 239000010410 layer Substances 0.000 claims abstract description 65
- 230000005291 magnetic effect Effects 0.000 claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 239000000463 material Substances 0.000 claims description 37
- 230000001681 protective effect Effects 0.000 claims description 32
- 238000000034 method Methods 0.000 claims description 23
- 238000000465 moulding Methods 0.000 claims description 10
- 239000012530 fluid Substances 0.000 claims description 9
- 239000002344 surface layer Substances 0.000 claims description 9
- 239000003989 dielectric material Substances 0.000 claims description 8
- 229920005989 resin Polymers 0.000 claims description 5
- 239000011347 resin Substances 0.000 claims description 5
- 239000004593 Epoxy Substances 0.000 claims description 3
- 239000012778 molding material Substances 0.000 claims description 3
- 230000001939 inductive effect Effects 0.000 abstract 1
- UQSXHKLRYXJYBZ-UHFFFAOYSA-N Iron oxide Chemical compound [Fe]=O UQSXHKLRYXJYBZ-UHFFFAOYSA-N 0.000 description 14
- 239000000843 powder Substances 0.000 description 10
- 229910000859 α-Fe Inorganic materials 0.000 description 10
- 229920006336 epoxy molding compound Polymers 0.000 description 7
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 6
- SZVJSHCCFOBDDC-UHFFFAOYSA-N ferrosoferric oxide Chemical compound O=[Fe]O[Fe]O[Fe]=O SZVJSHCCFOBDDC-UHFFFAOYSA-N 0.000 description 6
- 239000011777 magnesium Substances 0.000 description 6
- 239000003822 epoxy resin Substances 0.000 description 5
- 229920000647 polyepoxide Polymers 0.000 description 5
- 239000010949 copper Substances 0.000 description 4
- 239000011572 manganese Substances 0.000 description 4
- 239000002245 particle Substances 0.000 description 4
- 239000004925 Acrylic resin Substances 0.000 description 3
- 229920000178 Acrylic resin Polymers 0.000 description 3
- -1 Fe2O4 Inorganic materials 0.000 description 3
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052788 barium Inorganic materials 0.000 description 3
- DSAJWYNOEDNPEQ-UHFFFAOYSA-N barium atom Chemical compound [Ba] DSAJWYNOEDNPEQ-UHFFFAOYSA-N 0.000 description 3
- 229910017052 cobalt Inorganic materials 0.000 description 3
- 239000010941 cobalt Substances 0.000 description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 3
- JEIPFZHSYJVQDO-UHFFFAOYSA-N iron(III) oxide Inorganic materials O=[Fe]O[Fe]=O JEIPFZHSYJVQDO-UHFFFAOYSA-N 0.000 description 3
- 229910052749 magnesium Inorganic materials 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229920000642 polymer Polymers 0.000 description 3
- 229920002803 thermoplastic polyurethane Polymers 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910018605 Ni—Zn Inorganic materials 0.000 description 2
- 239000012790 adhesive layer Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000000945 filler Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000000696 magnetic material Substances 0.000 description 2
- 239000011701 zinc Substances 0.000 description 2
- PWHULOQIROXLJO-UHFFFAOYSA-N Manganese Chemical compound [Mn] PWHULOQIROXLJO-UHFFFAOYSA-N 0.000 description 1
- 229910001289 Manganese-zinc ferrite Inorganic materials 0.000 description 1
- 229910001053 Nickel-zinc ferrite Inorganic materials 0.000 description 1
- JIYIUPFAJUGHNL-UHFFFAOYSA-N [O--].[O--].[O--].[O--].[O--].[O--].[O--].[O--].[O--].[O--].[O--].[O--].[O--].[O--].[O--].[O--].[O--].[O--].[O--].[O--].[Mn++].[Mn++].[Mn++].[Fe+3].[Fe+3].[Fe+3].[Fe+3].[Fe+3].[Fe+3].[Fe+3].[Fe+3].[Fe+3].[Fe+3].[Zn++].[Zn++] Chemical compound [O--].[O--].[O--].[O--].[O--].[O--].[O--].[O--].[O--].[O--].[O--].[O--].[O--].[O--].[O--].[O--].[O--].[O--].[O--].[O--].[Mn++].[Mn++].[Mn++].[Fe+3].[Fe+3].[Fe+3].[Fe+3].[Fe+3].[Fe+3].[Fe+3].[Fe+3].[Fe+3].[Fe+3].[Zn++].[Zn++] JIYIUPFAJUGHNL-UHFFFAOYSA-N 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000005294 ferromagnetic effect Effects 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 239000007791 liquid phase Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 229910052748 manganese Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 239000002907 paramagnetic material Substances 0.000 description 1
- 229910000889 permalloy Inorganic materials 0.000 description 1
- 229910000702 sendust Inorganic materials 0.000 description 1
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K9/00—Screening of apparatus or components against electric or magnetic fields
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
Description
본 출원은 반도체 패키지에 관한 것으로, 보다 상세하게는 전자파 차폐 수단을 포함하는 반도체 패키지 및 제조 방법에 관한 것이다. The present invention relates to a semiconductor package, and more particularly, to a semiconductor package including an electromagnetic wave shielding means and a manufacturing method.
전자 기기들에 요구되는 전자 소자는 다양한 전자 회로 요소들을 포함할 수 있으며, 이러한 전자 회로 요소들은 반도체 칩(chip) 또는 다이(die)로 불리는 반도체 기판에 집적될 수 있다. 메모리 반도체 칩 또한 칩 패키지(package) 형태로서, 컴퓨터(computer)나 모바일(mobile) 기기 또는 데이터 스토리지(data storage)와 같은 전자 시스템(electronic system)에 채용되고 있다. Electronic devices required for electronic devices may include various electronic circuit elements, which may be integrated into a semiconductor substrate called a semiconductor chip or die. Memory semiconductor chips are also employed in chip package form in electronic systems such as computers, mobile devices or data storage.
스마트 폰(smart phone)과 같은 모바일 제품의 경량 및 소형화에 따라 모바일 제품에 탑재되는 반도체 패키지에 전자파 간섭을 극복하고자 하는 노력들이 많이 이루어지고 있다. 전자파 간섭(EMI: Electromagnetic Emission/Interface)은 반도체 칩과 같은 전자 소자로부터 방사(RE: Radiated Emission), 또는 전도(CE: Conducted Emission)되는 전자파 신호에 의해 발생될 수 있다. 전자파 간섭은 인접한 다른 칩 또는 소자의 동작을 방해하여, 회로의 전체적인 성능을 저하시키고 오동작을 야기할 수 있다. As mobile products such as smart phones are becoming smaller and lighter, efforts are being made to overcome electromagnetic interference in semiconductor packages mounted on mobile products. Electromagnetic Emission / Interface (EMI) can be generated by an electromagnetic wave signal that is radiated (RE) or conduction (CE) from an electronic device such as a semiconductor chip. Electromagnetic interference may interfere with the operation of other adjacent chips or devices, thereby degrading the overall performance of the circuit and causing malfunctions.
본 출원은 전자파 간섭 신호들을 차폐하여 동작 신뢰성을 향상할 수 있는 반도체 패키지 및 제조 방법을 제시하고자 한다. This application proposes a semiconductor package and a fabrication method capable of shielding electromagnetic interference signals to improve operational reliability.
본 출원의 일 관점은, 패키지 기판 상에 실장된 반도체 칩; 상기 반도체 칩을 덮어 보호하는 보호층; 및 상기 보호층에 함침된 자성 입자들이 밀집되어 이루어진 자성입자층을 포함하는 전자파 차폐부를 포함하는 반도체 패키지를 제시한다. One aspect of the present application relates to a semiconductor chip mounted on a package substrate; A protective layer covering and protecting the semiconductor chip; And a magnetic particle layer in which the magnetic particles impregnated in the protective layer are densely packed.
본 출원의 다른 일 관점은, 패키지 기판 상에 반도체 칩을 실장하는 단계; 자성 입자들이 분산된 보호재를 유동 상태로 유동시켜 상기 반도체 칩을 덮는 보호층을 형성하는 단계; 및 상기 보호재가 유동 상태를 유지할 때 상기 보호층에 자기장을 인가하여 상기 보호층의 국부 부분에 상기 자성 입자들이 밀집된 자성입자층을 포함하는 전자파 차폐부를 유도하는 단계를 포함하는 반도체 패키지 제조 방법을 제시한다. According to another aspect of the present application, there is provided a method of manufacturing a semiconductor device, comprising: mounting a semiconductor chip on a package substrate; Forming a protective layer covering the semiconductor chip by flowing a protective material in which magnetic particles are dispersed in a fluidized state; And applying a magnetic field to the protective layer when the protective material is maintained in a fluid state to induce an electromagnetic wave shielding portion including a magnetic particle layer in which the magnetic particles are densely packed in a local portion of the protective layer .
본 출원의 다른 일 관점은, 패키지 기판 상에 반도체 칩을 실장하는 단계; 상기 자성 입자들이 분산된 보호재를 몰딩(molding)하여 보호층을 형성하는 단계; 및 상기 몰딩 시 상기 보호재를 유동 상태로 유지하며 상기 보호층에 자기장을 인가하여 상기 보호층의 국부 부분에 상기 자성 입자들이 밀집된 자성입자층을 포함하는 전자파 차폐부를 유도하는 단계를 포함하는 반도체 패키지 제조 방법을 제시한다. According to another aspect of the present application, there is provided a method of manufacturing a semiconductor device, comprising: mounting a semiconductor chip on a package substrate; Molding the protective material in which the magnetic particles are dispersed to form a protective layer; And applying a magnetic field to the protective layer to keep the protective material in a fluid state during the molding and to induce an electromagnetic wave shielding portion including a magnetic particle layer in which the magnetic particles are densely packed in a local portion of the protective layer .
상기 자기장에 의해 상기 자성 입자들이 이동하고 모여 밀집되어 상기 자성입자층을 이룰 수 있다. The magnetic particles can be moved and gathered by the magnetic field to form the magnetic particle layer.
상기 보호층을 형성하는 단계는 상기 보호층에 형상을 부여하고 상기 자기장을 제공할 몰드(mold) 내에 상기 패키지 기판을 도입하는 단계를 포함할 수 있다. The step of forming the protective layer may include the step of imparting a shape to the protective layer and introducing the package substrate into a mold to provide the magnetic field.
상기 몰드는 상기 자기장을 제공하기 위해서 자성 몰드로 도입될 수 있다. The mold may be introduced into a magnetic mold to provide the magnetic field.
상기 몰드는 상기 자기장을 제공하기 위한 자석부(magnetic part)를 포함하여 도입될 수 있다. The mold may be introduced with a magnetic part for providing the magnetic field.
상기 보호재는 유전 물질, 수지(resin) 또는 에폭시몰딩재(EMC)를 포함할 수 있다. The protective material may include a dielectric material, a resin, or an epoxy molding material (EMC).
상기 패키지 기판은 배선으로서의 접지부를 포함하여 도입되고, 상기 전자파 차폐부는 상기 접지부에 전기적으로 연결될 수 있다. 상기 전자파 차폐부의 상기 자성입자층이 직접적으로 상기 접지부에 전기적으로 연결될 수 있다. The package substrate may include a ground portion as wiring, and the electromagnetic wave shield portion may be electrically connected to the ground portion. And the magnetic particle layer of the electromagnetic wave shielding portion may be electrically connected to the ground portion directly.
상기 자성입자층은 상기 보호층에 상기 반도체 칩을 내측에 위치하게 하는 돔(dome) 또는 캡(cap) 형상의 층을 이뤄 단부가 상기 접지부에 접촉할 수 있다. The magnetic particle layer may have a dome or cap-shaped layer that allows the semiconductor chip to be positioned inside the protective layer, and an end portion may contact the ground portion.
상기 자성입자층은 상기 자성 입자들이 상기 보호층 내의 국부 부분에 다른 층위 부분 보다 상대적으로 밀집되어 이루어질 수 있다. The magnetic particle layer may be formed such that the magnetic particles are densely packed in the local portion in the protective layer relative to other layer portions.
상기 자성입자층은 상기 자성 입자들이 상기 보호층의 표면 및 상기 표면 아래의 표층부에 내부 부분 보다 상대적으로 밀집되어 이루어질 수 있다. The magnetic particle layer may be formed such that the magnetic particles are denser than the inner surface of the protective layer and the surface layer below the surface.
상기 자성입자층은 상기 자성 입자들이 상기 보호층의 표면과 상기 반도체 칩 표면 사이의 상기 보호층의 내부 중간 층위 부분에 다른 부분 보다 상대적으로 밀집되어 이루어질 수 있다. The magnetic particle layer may be formed such that the magnetic particles are denser than other portions of the inner intermediate layer portion of the protective layer between the surface of the protective layer and the surface of the semiconductor chip.
상기 자성입자층은 상기 자성 입자들이 상대적으로 더 밀집된 두꺼운 두께의 제1부분 및 상대적으로 덜 밀집되어 얇은 두께의 제2부분을 포함하여 두께가 영역별로 다를 수 있다. The magnetic particle layer may have a thickness different from region to region, including a first portion of a thicker thickness and a second portion of a less dense and thinner thickness, wherein the magnetic particles are relatively more dense.
본 출원의 실시예들에 따르면, 전자파 간섭 신호들을 차폐하여 동작 신뢰성을 향상할 수 있는 반도체 패키지 및 제조 방법을 제시할 수 있다. According to the embodiments of the present application, it is possible to provide a semiconductor package and a manufacturing method that can shield electromagnetic interference signals to improve operational reliability.
도 1 및 도 2는 본 출원의 실시예들에 따른 반도체 패키지의 일례를 설명하기 위해서 제시한 도면들이다.
도 3 및 도 4는 본 출원의 실시예들에 따른 반도체 패키지의 다른 예들을 설명하기 위해서 제시한 도면들이다.
도 5 내지 도 10은 본 출원의 실시예들에 따른 반도체 패키지 제조 방법을 설명하기 위해서 제시한 도면들이다. FIG. 1 and FIG. 2 are views for explaining an example of a semiconductor package according to the embodiments of the present application.
FIGS. 3 and 4 are diagrams for illustrating other examples of the semiconductor package according to the embodiments of the present application.
FIGS. 5 to 10 are views for explaining a semiconductor package manufacturing method according to embodiments of the present application.
본 출원에 따른 반도체 패키지 및 제조 방법은, 보호층을 이룰 보호재 내에 자성 입자들을 분산 분포시키고, 보호재를 몰딩(molding)하는 과정에서 유동 상태 또는 액상의 유체 상태로 유지되고 있는 보호재에 자기장을 인가하여 몰딩 또는 형성되는 보호층의 국부 부분에 자성 입자들이 밀집되어 층을 이룬 자성입자층을 유도하여 전자파 차폐부(EMI shielding part)를 형성한다. 이후에, 유동 상태의 보호재를 고형화함으로써, 자성입자층이 보호층에 함침(embedding)된 상태로 고정될 수 있다. The semiconductor package and the manufacturing method according to the present application are characterized in that a magnetic field is applied to a protective material that is maintained in a fluid state or a fluid state in a process of dispersing and distributing magnetic particles in a protective material forming a protective layer and molding the protective material The magnetic particles are densely packed in a local portion of the protective layer to be molded or formed to induce a layer of magnetic particles to form an electromagnetic shielding part. Thereafter, by solidifying the protective material in the fluidized state, the magnetic particle layer can be immersed in the protective layer.
보호층의 표면에 별도의 전자파 차폐를 위한 부재, 예컨대, 도전성 시트(sheet)나 자성 시트, 차폐 캡(shielding cap)을 부착하는 과정이 생략될 수 있다. 자성입자층을 포함하는 전자파 차폐부가 보호층과 실질적으로 일체화되므로, 별도의 전자파 차폐를 위한 부재를 부착할 때 전자파 차폐 부재와 보호층의 계면 접착력이 부족하여 전자파 차폐 부재가 떨어져 나가는 현상을 억제할 수 있다. 또한, 별도의 전자파 차폐를 위한 부재를 도입할 경우, 몰딩으로 그 형상이 이미 이루어진 보호층의 형상에 전자파 차폐 부재의 크기 또는 부피만큼 전체 패키지 크기 또는 부피가 증가될 수 있지만, 자성입자층을 포함하는 전자파 차폐부가 보호층과 실질적으로 일체화되므로 패키지 크기의 증가를 실질적으로 방지할 수 있다. 따라서, 패키지 제품 크기의 정밀도를 보다 높게 구현할 수 있다. A process of attaching a member for shielding electromagnetic waves, for example, a conductive sheet, a magnetic sheet, or a shielding cap to the surface of the protective layer may be omitted. Since the electromagnetic wave shielding portion including the magnetic particle layer is substantially integrated with the protective layer, when the member for shielding electromagnetic waves is attached, the phenomenon that the electromagnetic wave shielding member is separated from the electromagnetic wave shielding member due to insufficient interfacial adhesion between the electromagnetic wave shielding member and the protective layer have. In addition, when a member for shielding electromagnetic waves is introduced, the entire package size or volume can be increased by the size or volume of the electromagnetic shielding member in the shape of the protective layer whose shape has already been formed by molding, Since the electromagnetic shielding portion is substantially integrated with the protective layer, the increase in the package size can be substantially prevented. Therefore, the accuracy of the package product size can be more enhanced.
본 출원의 실시예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부" 또는 "하부", "내측"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다의 기재는, 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다. "직접적으로 연결"되거나 "직접적으로 접속"되는 경우는 중간에 다른 구성 요소들이 존재하지 않은 것으로 해석될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들에서도 마찬가지의 해석이 적용될 수 있다. In the description of the embodiments of the present application, the description such as "first" and "second" is for distinguishing members and is not used to limit members or to denote specific orders. Further, the base on which the member is located on the " upper "or" lower "or" inside "of the member means a relative positional relationship. The member directly contacts the member, But does not limit the specific case. It is also to be understood that the description of a component being "connected" or " connected "to another component may be directly connected or connected to another component, Elements may be intervened to form a connection or connection relationship. In the case of "directly connected" or "directly connected ", it can be interpreted that there are no other components in between. The same interpretation can be applied to other expressions that describe the relationship between the components.
"칩"의 기재는 집적회로가 집적된 반도체 칩을 의미할 수 있으며, DRAM이나 SRAM, FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나 반도체 기판이거나 논리 집적회로가 집적된 로직(logic) 칩 또는 AP(Application Processor) 칩을 의미할 수 있다. 칩은 집적회로가 집적된 다이(die) 또는 기판(substrate)으로 해석될 수도 있다. The description of "chip" may refer to a semiconductor chip on which integrated circuits are integrated, and may be a memory chip or a semiconductor substrate on which memory integrated circuits such as DRAM, SRAM, FLASH, MRAM, ReRAM, FeRAM or PcRAM are integrated, May refer to a logic chip or AP (Application Processor) chip in which integrated circuits are integrated. The chip may be interpreted as a die or substrate on which the integrated circuit is integrated.
"자성 입자"의 기재는 자화된 자성체와 같이 입자 자체가 자성을 가지는 경우뿐만 아니라 철(Fe) 또는 산화철과 같이 자기장에 의해 자성이 유도되어 자기장에 의해 이끌릴 수 있는 입자들로 해석될 수 있다. "자성 입자"는 강자성, 연자성 또는 상자성의 물질로 이루어진 분말 입자일 수 있다. "자성 입자"는 산화철(FeO, Fe2O3, Fe2O4, Fe3O4 등) 또는 니켈-아연 페라이트(Ni-Zn ferrite), 망간-아연 페라이트(Mn-Zn ferrite)와 같은 페라이트(ferrite) 물질의 분말이거나 퍼멀로이(permalloy) 또는 센더스트(sendust)일 수 있으며, 니켈(Ni), 아연(Zn), 망간(Mn), 코발트(Co), 마그네슘(Mg), 알루미늄(Al), 바륨(Ba), 구리(Cu) 또는 철(Fe)과 같은 금속 분말을 포함할 수 있다. 또한, 페라이트 분말과 금속 분말이 혼합되어 사용될 수도 있다. "자성 입자"는 1 ㎛ 내외의 크기 또는 수 ㎛ 내외의 크기 또는 수십 ㎛ 내외의 크기를 가지는 입상 또는 판상 형상을 가질 수 있다. The base material of "magnetic particle" can be interpreted not only as a magnetized magnetic material, but also as particles that can be attracted by a magnetic field such as iron (Fe) or iron oxide . The "magnetic particle" may be a powder particle composed of a ferromagnetic, soft magnetic or paramagnetic material. "Magnetic particles" are powders of ferrite materials such as iron oxide (FeO, Fe2O3, Fe2O4, Fe3O4, etc.) or nickel-zinc ferrite or manganese-zinc ferrite, permalloy or sendust and may be selected from the group consisting of nickel (Ni), zinc (Zn), manganese (Mn), cobalt (Co), magnesium (Mg), aluminum (Al), barium (Ba) ) Or iron (Fe). The ferrite powder and the metal powder may be mixed and used. The "magnetic particle" may have a granular or plate-like shape having a size of about 1 mu m or less, a size of about several mu m or less, or a size of about several tens of mu m.
본 출원의 실시예의 기재에서 "보호층" 및 "보호재"는 반도체 칩을 보호하기 위한 부재로 고분자(polymer)를 포함하는 유전 물질로 이루어질 수 있다. 에폭시몰딩재(EMC: Epoxy Molding Compound)와 같이 에폭시 수지에 필러(filler)들이 분산된 유전 물질일 수 있으며,아크릴계 수지, 에폭시계 수지 또는 우레탄계 수지를 포함하거나 이들 수지들을 복합재를 포함하는 유전 물질일 수 있다. In the description of the embodiments of the present application, the "protective layer" and "protective material" may be made of a dielectric material including a polymer as a member for protecting a semiconductor chip. A dielectric material in which fillers are dispersed in an epoxy resin such as an epoxy molding compound (EMC), and may be a dielectric material containing an acrylic resin, an epoxy resin, or a urethane resin, .
특정하게 정의되지 않는 한 기술적이거나 과학적인 용어를 포함해서 사용되는 용어들은 본 출원이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미로 해석될 수 있다. 용어들에 대한 사전적 의미는 관련 기술의 문맥상 가지는 의미와 일치하는 의미로 해석되는 것이 유효하며, 특정하게 정의되지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되기 위해 의도적으로 사용된 것은 아니다. Unless defined otherwise, terms including technical or scientific terms may be interpreted in the same sense as commonly understood by one of ordinary skill in the art to which this application belongs. The lexical meaning of the terms is valid to be interpreted in a manner consistent with the meaning of the context in the relevant art and is not intended to be interpreted as an ideal or overly formal sense unless expressly defined .
도 1 및 도 2는 본 출원의 실시예들에 따른 반도체 패키지의 일례를 설명하기 위해서 제시한 도면들이다. FIG. 1 and FIG. 2 are views for explaining an example of a semiconductor package according to the embodiments of the present application.
도 1을 참조하면, 반도체 패키지는 패키지 기판(100) 상에 반도체 칩들(200: 210, 230)이 적층된 구조를 포함할 수 있다. 반도체 칩(200)이 하부 반도체 칩(210) 상에 상부 반도체 칩(230)이 계단을 이루며 적층되는 경우를 도 1에 예시하고 있지만, 패키지 기판(100) 상에 하나의 반도체 칩(200)이 실장되거나 또는 다수의 반도체 칩(200)들이 실질적으로 수직하게 적층되게 적층될 수도 있다. 반도체 칩들(210, 230)은 동종의 칩들일 수 있으며, 그 크기, 모양, 또는 기능이 다른 종류의 칩들일 수 있다. 반도체 칩들(210, 230)은 메모리 반도체 칩일 수 있으며, 경우에 따라 콘트롤러(controller) 칩이나 통신 칩을 포함할 수 있다. Referring to FIG. 1, a semiconductor package may include a structure in which
반도체 칩(200)은 패키지 기판(100)과의 계면(101)에 접착층(도시되지 않음)을 개재하여 실장될 수 있다. 하부 반도체 칩(210)과 상부 반도체 칩(230) 사이 계면에도 접착층(도시되지 않음)이 개재되어 하부 반도체 칩(210)에 상부 반도체 칩(230)이 부착될 수 있다. 패키지 기판(100)은 인쇄회로기판(PCB: Printed Circuit Board)일 수 있으며, 경우에 따라 인터포저(interposer)나 내장형 기판(embedded substrate)일 수도 있다. 패키지 기판(100)은 다양한 형태의 배선들을 포함할 수 있다. 접지를 위한 접지부(111), 접지부(111)를 외부로 전기적 연결하는 접지 단자(115) 및 접지 단자(115)와 접지부(111)를 상호 연결하도록 기판(100)을 관통하는 연결 비아(via: 113)을 포함하는 접지 배선부(110)가 패키지 기판(100)에 배선의 일종으로 구비될 수 있다. The
패키지 기판(100)은 접지 배선부(110) 이외에도 반도체 칩(200)을 외부와 전기적으로 연결하기 위한 다양한 형상의 배선들을 더 포함할 수 있다. 예컨대, 반도체 칩(200)에 연결되는 본딩 와이어(bonding wire)와 같은 연결 배선(250)이 접속되는 접속 단자로서의 본딩 핑거(bonding finger: 도시되지 않음)들 및 이들에 연결되는 배선 트레이스(trace: 도시되지 않음)들을 더 구비할 수 있다. 연결 배선(250)은 본딩 와이어 형태로 제시되고 있지만, 반도체 칩(200)들 간의 연결 수단 또는 반도체 칩(200)과 패키지 기판(100) 간의 연결 수단으로 범프(bump: 도시되지 않음) 체결 구조가 사용될 수 있다. The
패키지 기판(100) 상에 실장된 반도체 칩(200)들을 덮어 보호하는 보호층(310)이 형성될 수 있다. 적층형 패키지의 경우 보호층(310)은 에폭시몰딩재(EMC)를 보호재로 이용하는 몰딩(molding) 과정으로 형성될 수 있다. 경우에 따라 보호층(310)은 보호재를 주입(injection)하는 과정으로 반도체 칩(200)을 덮어 보호하도록 형성될 수 있으며, 내장형 기판 형태의 패키지의 경우 유전 필름(film) 형태로 합지(lamination) 과정으로 형성될 수 있다. 보호재는 EMC로 도입되거나 또는, 아크릴계 수지, 에폭시계 수지 또는 우레탄계 수지와 같은 수지 성분 또는 고분자(polymer) 성분을 포함하는 유전 물질로 도입될 수 있다. A
보호층(310)에 전자파 차폐부(330)가 함침된다. 전자파 차폐부(330)는, 도 2에 예시된 바와 같이, 자성 입자(331)들이 보호층(310)에 함침되어 이루어질 수 있다. 자성 입자(331)들은 상호 밀집되어 자성 입자(331)들의 층을 이루며, 자성입자층으로 전자파 차폐부(330)가 구비될 수 있다. 자성 입자(331)들은 보호층(310)을 이루는 보호재, 예컨대, EMC에 함침되어 보호층(310)과 실질적으로 일체화되어 고정될 수 있다. 이에 따라, 전자파 차폐부(330)가 보호층(310)으로부터 벗겨지거나 이탈되는 것이 유효하게 방지될 수 있다. The electromagnetic
보호층(310)과 자성입자층의 전자파 차폐부(330)이 일체화를 이루므로, 별도의 전자파 차폐 수단을 시트(sheet) 형태나 페이스트(paste) 형태 또는 캡(cap) 형태로 부착할 필요가 없으며, 이에 따라, 보호층(310)을 포함하는 반도체 패키지가 전체 크기가 전자파 차폐 수단의 부착에 의해 증가되는 것을 방지할 수 있다. 보호층(310)의 크기 또는 두께는 몰딩 과정에 도입되는 몰드(mold)의 캐비티(cavity)에 의해 정밀하게 제한되므로, 전자파 차폐부(330)의 도입에 의해 반도체 패키지의 크기가 증가되는 것을 억제할 수 있다. 이에 따라, 반도체 패키지의 크기를 작게 유도할 수 있고, 두께를 보다 얇게 유도할 수 있다. Since the
자성 입자(331)들은 산화철(FeO, Fe2O3, Fe2O4, Fe3O4 등) 또는 니켈-아연 페라이트(Ni-Zn ferrite), 망간-아연 페라이트(Mn-Zn ferrite)와 같은 페라이트(ferrite) 물질의 분말이거나 퍼멀로이(permalloy) 또는 센더스트(sendust)일 수 있으며, 니켈(Ni), 아연(Zn), 망간(Mn), 코발트(Co), 마그네슘(Mg), 알루미늄(Al), 바륨(Ba), 구리(Cu) 또는 철(Fe)과 같은 금속 분말을 포함할 수 있다. 또한, 페라이트 분말과 금속 분말이 혼합되어 사용될 수도 있다. The
자성 입자(331)들은 반도체 칩(200)을 내측에 위치하게 하는 돔(dome) 또는 캡(cap) 형상의 층을 이루고 단부가 접지부(111)에 직접적으로 접촉하는 층으로 밀집되어 보호층(310) 내에 고정될 수 있다. 자성 입자(331)이 밀집된 층이 직접적으로 접지부(111)에 접촉 연결될 수 있으므로, 접지부(111)와 자성 입자(331)의 층을 상호 전기적으로 연결하기 위한 별도의 연결 수단이 생략될 수 있다. The
전자파 차폐부(330)을 이루는 자성 입자(331)들의 층은, 자성 입자(331)들이 보호층(310) 내의 국부적 영역 부분에 다른 층위 부분 보다 상대적으로 밀집되어 이루어질 수 있다. 도 1 및 도 2에 예시된 바와 같이, 자성 입자(331)들이 보호층(310)의 표면 및 표면 아래의 표층부에 그 아래의 내부 부분 보다 상대적으로 밀집되어 자성 입자(331)들의 층이 이루어질 수 있다. 일부 자성 입자(331)들이 보호층(310)의 표층부 아래의 내부 부분에 위치하게 고정될 수도 있지만, 표층부에 위치하는 자성 입자(331)들의 수가 실질적으로 크게, 자성 입자(331)들을 보호층(310) 내에서 불균일하게 편재될 수 있다. 보호층(310)의 표층부는 표면에 인근하는 부분으로 그 아래의 보호층(310)의 내측 부분이나 상부 반도체 칩(230)의 표면에 인근하는 부분과 대비되는 반대측에 위치하는 부분을 지칭하는 용어로 이해될 수 있다. The layer of the
도 3 및 도 4는 본 출원의 실시예들에 따른 반도체 패키지의 다른 예들을 설명하기 위해서 제시한 도면들이다.FIGS. 3 and 4 are diagrams for illustrating other examples of the semiconductor package according to the embodiments of the present application.
도 3을 참조하면, 반도체 패키지의 보호층(310)에 함침된 자성 입자(331)의 층을 포함하는 전자파 차폐부(350)은, 자성 입자(331)들이 상대적으로 더 밀집된 두꺼운 두께의 제1부분(353) 및 상대적으로 덜 밀집되어 얇은 두께의 제2부분(355)을 포함하는 자성입자층으로 형성될 수 있다. 자성입자층(353, 355)은 보호층(310)의 표면 및 표층부에 위치하게 고정될 수 있다. 보호층(310)의 제1부분(313)은 전자파 발생이 상대적으로 높은 반도체 칩(200)의 일부 영역 부분을 덮는 부분이며, 제2부분(315)는 전자파 발생이 보다 낮은 반도체 칩(200)의 다른 일부 영역 부분을 덮는 부분일 수 있다. 자성입자층(353, 355)의 제1부분(353)은 전자파 발생이 상대적으로 높은 반도체 칩(200)의 일부 영역 부분에 중첩되는 보호층(310)의 제1부분(313)에 위치하게 고정되고, 자성입자층(353, 355)의 제2부분(355)은 전자파 발생이 상대적으로 낮은 반도체 칩(200)의 다른 일부 영역 부분에 중첩되는 보호층(310)의 제2부분(315)에 위치하게 고정될 수 있다. 3, the electromagnetic
도 4를 참조하면, 반도체 패키지의 보호층(310)에 함침된 자성 입자(331)의 층을 포함하는 전자파 차폐부(370)은, 자성 입자(331)들이 보호층(310)의 표면과 반도체 칩(200) 표면 사이의 보호층(310)의 내부 중간 층위 부분에 밀집되어 층을 이루어 형성될 수 있다. 자성 입자(331)들의 층은 보호층(310)의 중간 층위 부분에 위치하게 고정될 수 있으며, 상측 및 하측의 보호층(310)의 다른 부분들 보다 상대적으로 자성 입자(331)들이 더 밀집되어 이루어질 수 있다. 4, the electromagnetic
도 5 내지 도 9는 본 출원의 실시예들에 따른 반도체 패키지 제조 방법을 설명하기 위해서 제시한 도면들이다. 도 10은 본 출원의 실시예에 따른 몰드(mold)를 설명하기 위해서 제시한 도면이다. FIGS. 5 to 9 are views for explaining a semiconductor package manufacturing method according to the embodiments of the present application. Fig. 10 is a view for explaining a mold according to an embodiment of the present application. Fig.
도 5을 참조하면, 자성 입자(331)들이 분산된 보호재(311)를 준비한다. 보호재(311)는 수지 성분, 예컨대, 아크릴계 수지, 에폭시계 수지 또는 우레탄계 수지, 또는 고분자(polymer) 성분을 포함하는 유전 물질로 도입될 수 있다. 또는, 도 6에 제시된 바와 같이, 보호재(314)는 에폭시 수지와 같은 수지 성분(312)에 세라믹(ceramic) 성분의 필러(filler: 313)가 충진된 EMC와 같은 복합 유전 물질로 도입될 수 있다. 이러한 보호재(도 5의 311, 도 6의 314) 내에 자성 입자(331)들을 혼합 분산시킨다. Referring to FIG. 5, a
자성 입자(331)들은 산화철(FeO, Fe2O3, Fe2O4, Fe3O4 등) 또는 니켈-아연 페라이트(Ni-Zn ferrite), 망간-아연 페라이트(Mn-Zn ferrite)와 같은 페라이트(ferrite) 물질의 분말이거나 퍼멀로이(permalloy) 또는 센더스트(sendust)일 수 있으며, 니켈(Ni), 아연(Zn), 망간(Mn), 코발트(Co), 마그네슘(Mg), 알루미늄(Al), 바륨(Ba), 구리(Cu) 또는 철(Fe)과 같은 금속 분말을 포함할 수 있다. 또한, 페라이트 분말과 금속 분말이 혼합되어 사용될 수도 있다. The
도 7을 참조하면, 패키지 기판(100) 상에 반도체 칩(200)을 실장한다. 반도체 칩(200)들이 다수 적층된 구조를 형성할 수도 있다. 상부 반도체 칩(210) 상에 하부 반도체 칩(230)을 계단 형상을 이루게 적층한 구조로 반도체 칩(200)들이 패키지 기판(100) 상에 실장될 수 있다. 반도체 칩들(210, 230)은 동종의 칩들일 수 있으며, 그 크기, 모양, 또는 기능이 다른 종류의 칩들일 수 있다.Referring to FIG. 7, a
보호재(311)를 사용하여 반도체 칩(200)을 실장한 패키지 기판(100) 상을 덮어 반도체 칩(200)을 보호하는 보호층(310)을 형성한다. 보호재(311)에 열을 가해액상과 같은 유체의 유동 상태로 전환시킨 후, 유동 상태의 보호재(311)가 반도체 칩(200)을 덮도록 주입 또는 흘러들게 유도될 수 있다. 예컨대, 몰드(mold: 400) 내에 반도체 칩(200)이 몰드(400) 내측의 캐비티(cavity)에 삽입되게 패키지 기판(100) 상에 몰드(400)를 도입한 후, 몰드(400) 내측의 캐비티 내로 유체 또는 유동 상태의 보호재(311)를 주입하는 몰딩(molding) 과정을 수행할 수 있다. A
몰드(400)에 주입된 보호재(311)는 유동 상태로 유지되고, 유동 상태로 유지된 보호재(311)가 몰드(400)에 의해 보호층(310)의 형상을 유지하는 상태에서, 보호층(310)에 자기장(410)을 외측으로부터 인가한다. 몰드(400) 자체가 자성을 가지는 자성 몰드로 이루어져 자기장(410)을 제공할 수 있다. 또는 도 10에 제시된 바와 같이, 캐비티(407)을 가지는 몰드(405)의 외측에 자석부(455)들을 배치하여 자기장(도 7의 410)을 인가할 수 있다. 이때, 자석부(455)는 단일 또는 다수의 영구 자석들을 포함하여 이루어질 수 있으며, 또는, 전자석을 포함하여 이루어질 수 있다. The
몰드(400) 내에 주입된 보호재(311) 또는 보호층(310)에 자기장(410)이 인가되며, 자기장(410)에 의해 자성 입자(331)들은, 도 8에 제시된 바와 같이 몰드(400)쪽으로 이동(430)되어 보호층(310) 내의 국부 영역 부분에 밀집될 수 있다. 자기장(410)에 이끌린 자성 입자(331)들의 이동(430)에 의해, 자성 입자(331)들은 유동 상태로 유지되고 있는 보호층(310) 내의 국부 영역 부분에 밀집되어 자성 입자(331)들의 층을 이룰 수 있다. 자기장(410)에 의해서 반도체 칩(200)을 내측에 위치하게 하는 돔(dome) 또는 캡(cap) 형상의 자성입자층을 이루게 자성 입자(331)들을 이동될 수 있다. 보호층(310)을 이루는 보호재(311)가 고형화되며 이동된 자성 입자(331)들 고정되어 전자파 차폐부(330)를 이룰 수 있다. The
자기장(410)에 의해 자성 입자(331)들이 몰드(400)와 보호층(310)의 경계 부분에까지 이동(430)될 경우, 도 8 및 도 1에 제시된 바와 같이 자성입자층으로 이루어지는 전자파 차폐부(330)는 보호층(310)의 표면 및 표면 아래의 표층부에 그 아래의 내부 부분 보다 상대적으로 밀집된 자성 입자(331)들의 층으로 이루어질 수 있다. 이때, 자기장(410)의 세기, 보호재(311)의 유동성 정도, 몰딩 온도 등을 조절함으로써, 자성 입자(331)의 이동(430) 정도 또는 이동 거리를 제어하여, 도 4에 제시된 바와 같이, 자성 입자(331)들이 보호층(310)의 표면과 반도체 칩(200) 표면 사이의 보호층(310) 내부의 중간 층위 부분에 밀집되어 층을 이루게 모이도록 유도할 수 있다. When the
도 9를 참조하면, 몰드(400)의 영역들(401, 403) 별로 서로 다른 세기의 자기장들(411, 413)을 인가함으로써, 자성 입자(331)들의 층의 두께를 영역 별로 달리 유도할 수 있다. 몰드(400)의 제1영역(401)에 상대적으로 더 센 세기의 제1자기장(411)을 인가하고, 다른 나머지 제2영역(403)에 상대적으로 약한 세기의 제2자기장(413)을 인가할 경우, 자성 입자(331)들이 상대적으로 더 밀집된 두꺼운 두께의 제1부분(353) 및 상대적으로 덜 밀집되어 얇은 두께의 제2부분(355)을 포함하는 자성입자층이 유도될 수 있다. 제1자기장(411)에 의해 보다 많은 자성 입자(331)들이 제1이동(431)하여 자성입자층의 제1부분(353)이 이루어질 수 있고, 제2자기장(413)에 의해서 보다 적은 수의 자성 입자(331)들이 제2이동(433)하여 자성입자층의 제2부분(355)가 이루어질 수 있다. 이에 따라, 자성입자층의 제1부분(353) 및 제2부분(355)은 포함하는 전자파 차폐부(350)가 도 3을 참조하여 설명한 바와 같이 유도될 수 있다. Referring to FIG. 9, by applying
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.Although the embodiments of the present application as described above illustrate and describe the drawings, it is intended to illustrate what is being suggested in the present application and is not intended to limit what is presented in the present application in a detailed form. Various other modifications will be possible as long as the technical ideas presented in this application are reflected.
100: 패키지 기판, 200, 210, 230: 반도체 칩,
310: 보호층, 331: 자성 입자,
330: 전자파 차폐부, 400, 405: 몰드,
455: 자석부. 100: package substrate, 200, 210, 230: semiconductor chip,
310: protective layer, 331: magnetic particles,
330: electromagnetic wave shielding part, 400, 405: mold,
455: Magnet section.
Claims (20)
상기 반도체 칩을 덮어 보호하는 보호층; 및
상기 보호층에 함침된 자성 입자들이 밀집되어 이루어진 자성입자층을 포함하는 전자파 차폐부를 포함하는 반도체 패키지.
A semiconductor chip mounted on a package substrate;
A protective layer covering and protecting the semiconductor chip; And
And a magnetic particle layer in which the magnetic particles impregnated in the protective layer are densely packed.
상기 패키지 기판은
배선으로서의 접지부를 포함하고,
상기 전자파 차폐부는 상기 접지부에 전기적으로 연결된 반도체 패키지.
The method according to claim 1,
The package substrate
And a ground portion as a wiring,
And the electromagnetic wave shielding portion is electrically connected to the grounding portion.
상기 전자파 차폐부의 상기 자성입자층이 직접적으로 상기 접지부에 전기적으로 연결된 반도체 패키지.
3. The method of claim 2,
And the magnetic particle layer of the electromagnetic wave shielding portion is electrically connected to the grounding portion directly.
상기 자성입자층은 상기 보호층에 상기 반도체 칩을 내측에 위치하게 하는 돔(dome) 또는 캡(cap) 형상의 층을 이뤄 단부가 상기 접지부에 접촉하는 반도체 패키지.
The method of claim 3,
Wherein the magnetic particle layer has a dome or a cap-shaped layer for allowing the semiconductor chip to be positioned in the protective layer, and an end portion of the magnetic particle layer contacts the grounding portion.
상기 자성입자층은
상기 자성 입자들이 상기 보호층 내의 국부 부분에 다른 층위 부분 보다 상대적으로 밀집되어 이루어진 반도체 패키지.
The method according to claim 1,
The magnetic particle layer
Wherein the magnetic particles are relatively more dense than other layer portions in the local portion in the protective layer.
상기 자성입자층은
상기 자성 입자들이 상기 보호층의 표면 및 상기 표면 아래의 표층부에 내부 부분 보다 상대적으로 밀집되어 이루어진 반도체 패키지.
The method according to claim 1,
The magnetic particle layer
Wherein the magnetic particles are denser than a surface of the protective layer and an inner portion of the surface layer portion beneath the surface.
상기 자성입자층은
상기 자성 입자들이 상기 보호층의 표면과 상기 반도체 칩 표면 사이의 상기 보호층의 내부 중간 층위 부분에 다른 부분 보다 상대적으로 밀집되어 이루어진 반도체 패키지.
The method according to claim 1,
The magnetic particle layer
Wherein the magnetic particles are relatively denser than other portions of the inner intermediate layer portion of the protective layer between the surface of the protective layer and the surface of the semiconductor chip.
상기 자성입자층은
상기 자성 입자들이 상대적으로 더 밀집된 두꺼운 두께의 제1부분 및 상대적으로 덜 밀집되어 얇은 두께의 제2부분을 포함하여 두께가 영역별로 다른 반도체 패키지.
The method according to claim 1,
The magnetic particle layer
Wherein the magnetic particles are different in thickness by region including a first portion of a thicker thickness and a second portion of a less dense and thinner thickness.
자성 입자들이 분산된 보호재를 유동 상태로 유동시켜 상기 반도체 칩을 덮는 보호층을 형성하는 단계; 및
상기 보호재가 유동 상태를 유지할 때 상기 보호층에 자기장을 인가하여 상기 보호층의 국부 부분에 상기 자성 입자들이 밀집된 자성입자층을 포함하는 전자파 차폐부를 유도하는 단계를 포함하는 반도체 패키지 제조 방법.
Mounting a semiconductor chip on a package substrate;
Forming a protective layer covering the semiconductor chip by flowing a protective material in which magnetic particles are dispersed in a fluidized state; And
And applying a magnetic field to the protective layer when the protective material is maintained in a fluid state to induce an electromagnetic wave shielding portion including a magnetic particle layer in which the magnetic particles are densely packed in a local portion of the protective layer.
상기 자성 입자들이 분산된 보호재를 몰딩(molding)하여 보호층을 형성하는 단계; 및
상기 몰딩 시 상기 보호재를 유동 상태로 유지하며 상기 보호층에 자기장을 인가하여 상기 보호층의 국부 부분에 상기 자성 입자들이 밀집된 자성입자층을 포함하는 전자파 차폐부를 유도하는 단계를 포함하는 반도체 패키지 제조 방법.
Mounting a semiconductor chip on a package substrate;
Molding the protective material in which the magnetic particles are dispersed to form a protective layer; And
Applying a magnetic field to the protective layer while maintaining the protective material in a flowing state during the molding to induce an electromagnetic wave shielding portion including a magnetic particle layer in which the magnetic particles are densely packed in a local portion of the protective layer.
상기 보호층을 형성하는 단계는
상기 보호층에 형상을 부여하고 상기 자기장을 제공할 몰드(mold) 내에 상기 패키지 기판을 도입하는 단계를 포함하는 반도체 패키지 제조 방법.
11. The method of claim 10,
The step of forming the protective layer
Applying a shape to the protective layer and introducing the package substrate into a mold to provide the magnetic field.
상기 몰드는 상기 자기장을 제공하기 위해서 자성 몰드로 도입되는 반도체 패키지 제조 방법.
12. The method of claim 11,
Wherein the mold is introduced into the magnetic mold to provide the magnetic field.
상기 몰드는
상기 자기장을 제공하기 위한 자석부(magnetic part)를 포함하여 도입되는 반도체 패키지 제조 방법.
12. The method of claim 11,
The mold
And a magnetic part for providing the magnetic field.
상기 보호재는
유전 물질, 수지(resin) 및 에폭시몰딩재(EMC)를 포함하는 일군에서 선택된 어느 하나로 도입되는 반도체 패키지 제조 방법.
11. The method of claim 10,
The protective material
A dielectric material, a resin, and an epoxy molding material (EMC).
상기 패키지 기판은 배선으로서의 접지부를 포함하여 도입되고,
상기 전자파 차폐부는 상기 접지부에 전기적으로 연결되게 유도되는 반도체 패키지 제조 방법.
11. The method of claim 10,
Wherein the package substrate is introduced including a ground portion as wiring,
Wherein the electromagnetic wave shielding portion is guided to be electrically connected to the grounding portion.
상기 자성 입자들은
상기 자기장에 의해서 상기 반도체 칩을 내측에 위치하게 하는 돔(dome) 또는 캡(cap) 형상의 층을 이루게 상기 보호층 내에서 이동되는 반도체 패키지 제조 방법.
11. The method of claim 10,
The magnetic particles
Wherein the semiconductor chip is moved in the protective layer so as to form a dome or a cap-like layer which locates the semiconductor chip inside by the magnetic field.
상기 자성 입자들은
상기 자기장에 의해서 상기 보호층 내의 국부 부분에 다른 층위 부분 보다 상대적으로 밀집되게 모이도록 이동되는 반도체 패키지 제조 방법.
11. The method of claim 10,
The magnetic particles
Wherein the magnetic field is moved so as to converge more densely on the local portion in the protective layer than on other layer portions.
상기 자성 입자들은
상기 자기장에 의해서 상기 보호층의 표면 및 상기 표면 아래의 표층부에 내부 부분 보다 상대적으로 밀집되게 모이도록 이동되는 반도체 패키지 제조 방법.
11. The method of claim 10,
The magnetic particles
The surface of the protective layer and the surface layer beneath the surface are moved to be gathered more densely than the inner portion by the magnetic field.
상기 자성 입자들은
상기 자기장에 의해서 상기 보호층의 표면과 상기 반도체 칩 표면 사이의 상기 보호층의 내부 중간 층위 부분에 다른 부분 보다 상대적으로 밀집되게 모이도록 이동되는 반도체 패키지 제조 방법.
11. The method of claim 10,
The magnetic particles
Wherein the protective layer is moved so as to be gathered more densely than other portions in the inner intermediate layer portion of the protective layer between the surface of the protective layer and the surface of the semiconductor chip by the magnetic field.
상기 자성 입자들은
상기 자기장에 의해서 이동되어 상기 자성입자층이 상기 자성 입자들이 상대적으로 더 밀집된 두꺼운 두께의 제1부분 및 상대적으로 덜 밀집되어 얇은 두께의 제2부분을 포함하여 두께가 영역별로 다르게 유도되는 반도체 패키지 제조 방법.
11. The method of claim 10,
The magnetic particles
Wherein the magnetic particle layer comprises a first portion of a thicker thickness and a second portion of a less dense thickness wherein the magnetic particles are relatively more dense, .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020120151425A KR20140081548A (en) | 2012-12-21 | 2012-12-21 | Semiconductor package and manufacturing method for the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020120151425A KR20140081548A (en) | 2012-12-21 | 2012-12-21 | Semiconductor package and manufacturing method for the same |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20140081548A true KR20140081548A (en) | 2014-07-01 |
Family
ID=51732817
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020120151425A KR20140081548A (en) | 2012-12-21 | 2012-12-21 | Semiconductor package and manufacturing method for the same |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR20140081548A (en) |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20160029595A (en) * | 2014-09-05 | 2016-03-15 | 삼성전자주식회사 | Semiconductor package |
KR20180051932A (en) * | 2016-11-09 | 2018-05-17 | 엔트리움 주식회사 | Electronic component package for electromagnetic interference shielding and method for manufacturing the same |
US10074799B2 (en) | 2015-04-29 | 2018-09-11 | Samsung Electronics Co., Ltd. | Magneto-resistive chip package including shielding structure |
WO2019143118A1 (en) * | 2018-01-18 | 2019-07-25 | 삼성전자주식회사 | Electromagnetic wave shielding structure |
KR20190088872A (en) * | 2018-01-19 | 2019-07-29 | 주식회사 네패스 | Semiconductor package |
KR20200058704A (en) * | 2018-11-20 | 2020-05-28 | 주식회사 에스모머티리얼즈 | Apparatus for molding semiconductor package and semiconductor package manufactured by the same |
KR20200084302A (en) * | 2019-01-01 | 2020-07-10 | 차이 시안-총 | Semiconductor package with in-package compartmental shielding and active electro-magnetic compatibility shielding |
US11011502B2 (en) | 2018-01-19 | 2021-05-18 | Nepes Co., Ltd. | Semiconductor package |
US11069588B2 (en) | 2018-08-01 | 2021-07-20 | Samsung Electronics Co., Ltd. | Semiconductor package and method of manufacturing the same |
CN113539982A (en) * | 2020-04-21 | 2021-10-22 | 新特美有限公司 | Semiconductor package and method of manufacturing the same |
US11211340B2 (en) | 2018-11-28 | 2021-12-28 | Shiann-Tsong Tsai | Semiconductor package with in-package compartmental shielding and active electro-magnetic compatibility shielding |
US11239179B2 (en) | 2018-11-28 | 2022-02-01 | Shiann-Tsong Tsai | Semiconductor package and fabrication method thereof |
-
2012
- 2012-12-21 KR KR1020120151425A patent/KR20140081548A/en not_active Application Discontinuation
Cited By (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20160029595A (en) * | 2014-09-05 | 2016-03-15 | 삼성전자주식회사 | Semiconductor package |
US10074799B2 (en) | 2015-04-29 | 2018-09-11 | Samsung Electronics Co., Ltd. | Magneto-resistive chip package including shielding structure |
US10923650B2 (en) | 2015-04-29 | 2021-02-16 | Samsung Electronics Co., Ltd. | Magneto-resistive chip package including shielding structure |
KR20180051932A (en) * | 2016-11-09 | 2018-05-17 | 엔트리움 주식회사 | Electronic component package for electromagnetic interference shielding and method for manufacturing the same |
WO2019143118A1 (en) * | 2018-01-18 | 2019-07-25 | 삼성전자주식회사 | Electromagnetic wave shielding structure |
KR20190088220A (en) * | 2018-01-18 | 2019-07-26 | 삼성전자주식회사 | Electromagnetic interference shielding structure |
KR20190088872A (en) * | 2018-01-19 | 2019-07-29 | 주식회사 네패스 | Semiconductor package |
US11011502B2 (en) | 2018-01-19 | 2021-05-18 | Nepes Co., Ltd. | Semiconductor package |
US11069588B2 (en) | 2018-08-01 | 2021-07-20 | Samsung Electronics Co., Ltd. | Semiconductor package and method of manufacturing the same |
US11699626B2 (en) | 2018-08-01 | 2023-07-11 | Samsung Electronics Co., Ltd. | Semiconductor package and method of manufacturing the same |
KR20200058704A (en) * | 2018-11-20 | 2020-05-28 | 주식회사 에스모머티리얼즈 | Apparatus for molding semiconductor package and semiconductor package manufactured by the same |
WO2020106053A1 (en) * | 2018-11-20 | 2020-05-28 | 주식회사 에스모소재기술연구원 | Molding apparatus for manufacturing semiconductor package and semiconductor package manufactured therethrough |
US11239179B2 (en) | 2018-11-28 | 2022-02-01 | Shiann-Tsong Tsai | Semiconductor package and fabrication method thereof |
US11211340B2 (en) | 2018-11-28 | 2021-12-28 | Shiann-Tsong Tsai | Semiconductor package with in-package compartmental shielding and active electro-magnetic compatibility shielding |
KR20200084302A (en) * | 2019-01-01 | 2020-07-10 | 차이 시안-총 | Semiconductor package with in-package compartmental shielding and active electro-magnetic compatibility shielding |
CN113539982A (en) * | 2020-04-21 | 2021-10-22 | 新特美有限公司 | Semiconductor package and method of manufacturing the same |
CN113539982B (en) * | 2020-04-21 | 2023-10-27 | 新特美有限公司 | Semiconductor package and method for manufacturing the same |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR20140081548A (en) | Semiconductor package and manufacturing method for the same | |
CN102339763B (en) | The method of assembling integrated circuit (IC)-components | |
CN108133912B (en) | Electronic circuit package | |
US10170431B2 (en) | Electronic circuit package | |
US11367552B2 (en) | Inductor component | |
US10269726B2 (en) | Electronic circuit package | |
JP6394719B2 (en) | Electronic circuit package | |
CN107230664A (en) | Electronic circuit package | |
CN109390324A (en) | Semiconductor packages and its manufacturing method | |
US9685413B1 (en) | Semiconductor package having an EMI shielding layer | |
CN108074878A (en) | Composite magnetic sealing material and use its electronic circuit package body | |
CN109671551A (en) | Inductance component | |
US11239179B2 (en) | Semiconductor package and fabrication method thereof | |
CN103718279B (en) | EMI shielding and thermal dissipation for semiconductor device | |
CN104067389A (en) | Semiconductor device including electromagnetic absorption and shielding | |
CN109119380A (en) | Use the electronic circuit package of composite magnetic sealing material | |
CN207489847U (en) | The chip-packaging structure of EMI protection | |
CN106531880A (en) | Semiconductor device | |
KR102240759B1 (en) | Electronic device and methods of fabricating the same | |
KR102378155B1 (en) | Semiconductor package with in-package compartmental shielding and active electro-magnetic compatibility shielding | |
CN105552063A (en) | System in a package (SIP) structure | |
KR20200064869A (en) | Semiconductor package and fabrication method thereof | |
KR20200013185A (en) | Semiconductor package manufacturing method | |
CN105529312A (en) | Packaging structure | |
CN108962837B (en) | SoC chip local magnetic shielding packaging method and SoC chip local magnetic shielding packaging piece |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20121221 |
|
PG1501 | Laying open of application | ||
PC1203 | Withdrawal of no request for examination | ||
WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |