KR20140078987A

KR20140078987A - Regulator, Voltage generator and Semiconductor memory device

Info

Publication number: KR20140078987A
Application number: KR20120148378A
Authority: KR
Inventors: 최성욱
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2012-12-18
Filing date: 2012-12-18
Publication date: 2014-06-26
Also published as: US8867296B2; US20140169064A1

Abstract

A regulator includes a variable resistance unit which is connected to an input node receiving a pumping voltage and a control node and changes the size of resistance in response to a control signal changed according to a set target voltage; a voltage output unit configured to control the pumping voltage according to the potential of the control node and output the pumping voltage; and a regulation unit configured to control the potential of the control node according to a voltage outputted in order to output the target voltage. The regulator reduces current consumption by controlling the size of internal resistance according to the size of the target voltage.

Description

(Regulator, Voltage Generator and Semiconductor memory device)

본 발명은 전자기기에 관한 것으로, 보다 구체적으로는 레귤레이터, 전압 발생기 및 반도체 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electronic apparatus, and more particularly, to a regulator, a voltage generator, and a semiconductor memory device.

반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Non-volatile memory device)로 구분된다. Semiconductor memory devices are classified into a volatile memory device and a non-volatile memory device.

휘발성 메모리 장치는 쓰기 및 읽기 속도가 빠르지만 전원 공급이 차단되면 저장된 데이터가 소실된다. 불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장된 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read-Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase-change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.Volatile memory devices have fast write and read speeds, but stored data is lost when the power supply is interrupted. A non-volatile memory device maintains stored data even if the write and read rates are relatively slow, but the power supply is interrupted. Therefore, a nonvolatile memory device is used to store data to be maintained regardless of power supply. A nonvolatile memory device includes a ROM (Read Only Memory), a MROM (Mask ROM), a PROM (Programmable ROM), an EPROM (Erasable Programmable ROM), an EEPROM (Electrically Erasable Programmable ROM) (Random Access Memory), MRAM (Magnetic RAM), RRAM (Resistive RAM) and FRAM (Ferroelectric RAM). Flash memory is divided into NOR type and NOR type.

플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.Flash memory has the advantages of RAM, which is free to program and erase data, and ROM, which can save stored data even when power supply is cut off. Flash memories are widely used as storage media for portable electronic devices such as digital cameras, PDAs (Personal Digital Assistants) and MP3 players.

다양한 원인들로 인해, 반도체 메모리 장치의 소모전류가 증가한다. 특히, 반도체 메모리 장치의 전압 발생기는 고전압을 생성하기 때문에 소모전류가 더욱 커지는 문제점이 있다.Due to various causes, the consumption current of the semiconductor memory device increases. Particularly, since the voltage generator of the semiconductor memory device generates a high voltage, there is a problem that the consumed current becomes larger.

본 발명의 실시예는 소모전류를 감소시킬 수 있는 레귤레이터 및 전압 발생기를 제공한다.An embodiment of the present invention provides a regulator and a voltage generator capable of reducing a consumed current.

본 발명의 실시예에 따른 레귤레이터는 설정된 목표전압에 따라 변경되는 제어신호에 응답하여, 입력되는 펌핑전압을 조절하여 출력하도록 구성된 입력전압 조절부, 및 조절된 펌핑전압을 레귤레이션하여 상기 목표전압을 출력하도록 구성된 레귤레이션부를 포함할 수 있다.A regulator according to an embodiment of the present invention includes an input voltage regulator configured to regulate and output an input pumping voltage in response to a control signal changed according to a set target voltage, And the like.

상기 입력전압 조절부는 상기 펌핑전압의 크기를 감소시키도록 구성된 다수의 전압 강하부들을 포함하고, 상기 제어신호에 따라 활성화되는 전압 강하부의 개수가 증가하도록 구성된다.The input voltage regulator includes a plurality of voltage drop units configured to reduce the magnitude of the pumping voltage, and the number of voltage drop units activated in response to the control signal increases.

본 발명의 일 실시예에 따른 전압 발생기는 외부전압을 펌핑하여 펌핑전압을 생성하도록 구성된 펌프, 및 상기 펌핑전압을 레귤레이션하여 목표전압을 출력하도록 구성된 레귤레이터를 포함하되, 상기 레귤레이터는 상기 목표전압의 설정치에 따라 변경되는 제어신호에 응답하여, 상기 펌핑전압을 조절하여 출력하도록 구성된 입력전압 조절부, 및 조절된 펌핑전압을 레귤레이션하여 상기 목표전압을 출력하도록 구성된 레귤레이션부를 포함할 수 있다.A voltage generator according to an embodiment of the present invention includes a pump configured to pump an external voltage to generate a pumping voltage, and a regulator configured to output a target voltage by regulating the pumping voltage, An input voltage regulator configured to regulate and output the pumping voltage in response to a control signal changed in accordance with the control signal, and a regulator configured to regulate the regulated pumping voltage and output the target voltage.

본 발명의 다른 실시예에 따른 전압 발생기는 외부전압을 펌핑하여 펌핑전압을 생성하도록 구성된 펌프, 설정된 목표전압에 따라 변경되는 제어신호에 응답하여, 상기 펌핑전압을 조절하여 출력하도록 구성된 펌핑전압 조절기, 조절된 펌핑전압을 레귤레이션하여 상기 목표전압을 출력하도록 구성된 레귤레이터를 포함할 수 있다.A voltage generator according to another embodiment of the present invention includes a pump configured to pump an external voltage to generate a pumping voltage, a pumping voltage regulator configured to regulate and output the pumping voltage in response to a control signal changed according to a set target voltage, And a regulator configured to regulate the regulated pumping voltage to output the target voltage.

본 발명의 일 실시예에 따른 반도체 메모리 장치는 워드라인들에 연결된 메모리 셀들을 포함하는 메모리 어레이, 및 상기 워드라인들에 공급하기 위한 전압을 생성하도록 구성된 전압발생기를 포함하되, 상기 전압발생기는 외부전압을 펌핑하여 펌핑전압을 생성하도록 구성된 펌프, 및 상기 펌핑전압을 레귤레이션하여 목표전압을 출력하도록 구성된 레귤레이터를 포함하고, 상기 레귤레이터는 상기 목표전압의 설정치에 따라 변경되는 제어신호에 응답하여, 상기 펌핑전압을 조절하여 출력하도록 구성된 입력전압 조절부, 및 조절된 펌핑전압을 레귤레이션하여 상기 목표전압을 출력하도록 구성된 레귤레이션부를 포함할 수 있다.A semiconductor memory device according to an embodiment of the present invention includes a memory array including memory cells coupled to word lines and a voltage generator configured to generate a voltage for supplying to the word lines, A pump configured to pump a voltage to generate a pumping voltage; and a regulator configured to regulate the pumping voltage to output a target voltage, the regulator responsive to a control signal changing in accordance with a set value of the target voltage, An input voltage regulator configured to regulate and output a voltage, and a regulator configured to regulate the regulated pumping voltage to output the target voltage.

본 발명의 다른 실시예에 따른 반도체 메모리 장치는 워드라인들에 연결된 메모리 셀들을 포함하는 메모리 어레이, 및 상기 워드라인들에 공급하기 위한 전압을 생성하도록 구성된 전압발생기를 포함하되, 상기 전압발생기는 외부전압을 펌핑하여 펌핑전압을 생성하도록 구성된 펌프, 설정된 목표전압에 따라 변경되는 제어신호에 응답하여, 상기 펌핑전압을 조절하여 출력하도록 구성된 펌핑전압 조절기, 및 조절된 펌핑전압을 레귤레이션하여 상기 목표전압을 출력하도록 구성된 레귤레이터를 포함할 수 있다.A semiconductor memory device according to another embodiment of the present invention includes a memory array including memory cells connected to word lines and a voltage generator configured to generate a voltage for supplying to the word lines, A pump configured to pump a voltage to generate a pumping voltage; a pumping voltage regulator configured to regulate and output the pumping voltage in response to a control signal that varies according to a set target voltage; And a regulator configured to output the output signal.

본 발명의 실시예에 따른 전압 발생 방법은 레귤레이터에서 출력할 목표전압에 따라 상기 레귤레이터에 입력되는 펌핑전압을 조절하는 단계, 및 상기 레귤레이터에서 조절된 펌핑전압을 레귤레이션하여 상기 목표전압을 출력하는 단계를 포함할 수 있다.The voltage generating method according to the embodiment of the present invention includes the steps of adjusting a pumping voltage input to the regulator according to a target voltage to be output from a regulator, and outputting the target voltage by regulating a pumping voltage adjusted by the regulator .

본 발명의 실시예에 따른 레귤레이터 및 전압 발생기는 목표전압에 따라 내부 저항의 크기를 조절함으로써 레귤레이터 및 전압 발생기의 소모전류를 줄일 수 있다.The regulator and the voltage generator according to the embodiment of the present invention can reduce the consumption current of the regulator and the voltage generator by adjusting the magnitude of the internal resistance according to the target voltage.

도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 전압발생기를 설명하기 위한 블록도이다.
도 3은 도 2에 도시된 레귤레이터를 설명하기 위한 블록도이다.
도 4는 도 3에 도시된 레귤레이터를 설명하기 위한 회로도이다.
도 5는 도 4에 도시된 레귤레이션부에 의해 목표전압이 출력되는 과정을 설명하기 위한 도면이다.
도 6은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 7은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 8은 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.1 is a block diagram illustrating a semiconductor memory device according to an embodiment of the present invention.
2 is a block diagram for explaining the voltage generator shown in FIG.
3 is a block diagram for explaining a regulator shown in Fig.
4 is a circuit diagram for explaining the regulator shown in FIG.
5 is a diagram for explaining a process of outputting a target voltage by the regulation unit shown in FIG.
6 is a simplified block diagram of a memory system in accordance with an embodiment of the present invention.
7 is a simplified block diagram illustrating a fusion memory device or a fusion memory system that performs program operations in accordance with various embodiments described above.
8 is a block diagram briefly illustrating a computing system including a flash memory device according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. It is to be understood that both the foregoing general description and the following detailed description are exemplary and explanatory and are intended to provide further explanation of the invention as claimed.

도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다. 1 is a circuit diagram for explaining a semiconductor memory device according to an embodiment of the present invention.

본 발명의 실시예에 따른 반도체 메모리 장치는 워드라인들에 연결된 메모리 셀들을 포함하는 메모리 어레이(100), 워드라인들에 동작전압을 공급하도록 구성된 전압공급기(300), 전압공급기(300)를 제어하도록 구성된 제어기(200)를 포함한다. A semiconductor memory device according to an embodiment of the present invention includes a memory array 100 including memory cells connected to word lines, a voltage supply 300 configured to supply an operating voltage to the word lines, a voltage supplier 300, Gt; 200 < / RTI >

메모리 어레이(100)는 복수의 메모리 블록들을 포함한다. 각각의 메모리 블록은 비트라인들과 공통 소스 라인 사이에 연결된 다수의 스트링들을 포함한다. 즉, 스트링들은 대응하는 비트 라인들과 각각 연결되고 공통 소스 라인과 공통으로 연결된다. 각각의 스트링은 소스가 공통 소스 라인에 연결되는 소스 셀렉트 트랜지스터, 복수의 메모리 셀들, 그리고 드레인이 비트라인에 연결되는 드레인 셀렉트 트랜지스터를 포함한다. 메모리 셀들은 셀렉트 트랜지스터들 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터의 게이트는 소스 셀렉트 라인에 연결되고, 메모리 셀들의 게이트들은 워드라인들에 각각 연결되며, 드레인 셀렉트 트랜지스터의 게이트는 드레인 셀렉트 라인에 연결된다. The memory array 100 includes a plurality of memory blocks. Each memory block includes a plurality of strings coupled between bit lines and a common source line. That is, the strings are each connected to the corresponding bit lines and connected in common with the common source line. Each string includes a source select transistor whose source is connected to a common source line, a plurality of memory cells, and a drain select transistor whose drain is coupled to the bit line. The memory cells are connected in series between the select transistors. The gate of the source select transistor is connected to the source select line, the gates of the memory cells are connected to the word lines, respectively, and the gate of the drain select transistor is connected to the drain select line.

제어기(200)는 외부로부터 입출력 회로를 통해 입력되는 명령 신호(CMD)에 응답하여 프로그램 동작, 검증 동작, 리드 동작 또는 소거 동작을 수행하기 위해 필요한 전압을 생성하기 위한 전압 제어 신호(VCON)를 출력한다. 또한, 제어기(200)는 입출력 회로를 통해 외부로부터 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD)를 출력한다. The controller 200 outputs a voltage control signal VCON for generating a voltage necessary for performing a program operation, a verify operation, a read operation, or an erase operation in response to a command signal CMD input from an external input / output circuit do. In addition, the controller 200 outputs the row address signal RADD in response to the address signal ADD input from the outside through the input / output circuit.

전압공급기(300)는 제어기(200)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 프로그램 동작, 리드 동작 및 소거 동작에 필요한 동작 전압들(Vop, 예: Verase, Vpgm, Vread, Vpass, Vvfy, Vdsl, Vssl, Vcsl)을 선택된 메모리 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL0~WLn) 및 소스 셀렉트 라인(SSL)를 포함하는 로컬 라인들로 공급한다. 이러한 전압공급기(300)는 전압 발생기(400) 및 로우 디코더(500)를 포함한다. The voltage supplier 300 responds to the voltage control signal VCON of the controller 200 to supply the operating voltages Vop (e.g., Verase, Vpgm, Vread, Vpass, Vvfy) required for the program operation, Vdsl, Vssl and Vcsl to the local lines including the drain select line DSL of the selected memory block, the word lines WL0 to WLn and the source select line SSL. This voltage supply 300 includes a voltage generator 400 and a row decoder 500.

전압 발생기(400)는 제어기(200)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 동작에 필요한 동작 전압들(Vop)을 글로벌 라인들로 출력한다. The voltage generator 400 outputs the operating voltages Vop necessary for the operation of the memory cells to the global lines in response to the voltage control signal VCON of the controller 200. [

로우 디코더(500)는 제어기(200)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 발생기(400)에서 글로벌 라인들로 출력된 동작 전압들이 메모리 어레이(100)에서 선택된 메모리 블록의 로컬 라인들(DSL, WL0~WLn, SSL)로 전달될 수 있도록 글로벌 라인들과 로컬 라인들(DSL, WL0~WLn, SSL)을 연결한다. The row decoder 500 responds to the row address signals RADD of the controller 200 so that the operating voltages output from the voltage generator 400 to the global lines are applied to the local lines of the selected memory block in the memory array 100 (DSL, WL0 to WLn, SSL) so that the global lines can be transmitted to the local lines (DSL, WL0 to WLn, SSL).

도 2는 도 1에 도시된 전압발생기를 설명하기 위한 블록도이다. 2 is a block diagram for explaining the voltage generator shown in FIG.

도 2를 참조하면, 전압 발생기(400)는 펌프(410) 및 레귤레이터(430)를 포함한다. Referring to FIG. 2, the voltage generator 400 includes a pump 410 and a regulator 430.

펌프(410)는 외부전압을 펌핑하여 펌핑전압(Vpp)을 생성하도록 구성된다. The pump 410 is configured to pump the external voltage to produce the pumping voltage Vpp.

레귤레이터(430)는 펌핑전압(Vpp)을 레귤레이션하여 목표전압을 출력하도록 구성된다.The regulator 430 is configured to regulate the pumping voltage Vpp to output the target voltage.

제어기(200)는 펌프(410)를 제어하기 위한 제어신호(PCON)를 출력한다. 또한 제어기(200)는 레귤레이터(430)의 내부저항을 제어하기 위한 신호(S1~Sn)를 출력한다. 제어기(200)는 레귤레이터(430)에 기준전압(Vref)을 공급한다. 이를 위해 제어기(200)는 기준전압 생성부(미도시)를 포함한다. 실시예로서, 기준전압 생성부는 제어기 외부에 위치하고, 제어기(200)가 기준전압을 생성하도록 기준전압 생성부를 제어할 수 있다.The controller 200 outputs a control signal PCON for controlling the pump 410. [ The controller 200 also outputs signals S1 to Sn for controlling the internal resistance of the regulator 430. [ The controller 200 supplies the reference voltage Vref to the regulator 430. [ For this, the controller 200 includes a reference voltage generator (not shown). As an embodiment, the reference voltage generator may be located outside the controller, and the controller 200 may control the reference voltage generator to generate the reference voltage.

도 3은 도 2에 도시된 레귤레이터를 설명하기 위한 블록도이다. 3 is a block diagram for explaining a regulator shown in Fig.

도 3을 참조하면, 레귤레이터(430)는 가변 저항부(431), 전압 출력부(432) 및 레귤레이션부(433)를 포함한다. Referring to FIG. 3, the regulator 430 includes a variable resistor portion 431, a voltage output portion 432, and a regulation portion 433.

가변 저항부(431)는 펌핑전압(Vpp)이 입력되는 입력노드(N1)과 제어노드(N2) 사이에 접속되며 설정된 목표전압에 따라 변경되는 제어신호(S1~Sn)에 응답하여 저항의 크기를 변경한다. 가변 저항부(431)는 제어신호(S1~Sn)에 응답하여 목표전압이 작아질수록 저항의 크기를 감소시키도록 구성된다.The variable resistance unit 431 is connected between the input node N1 and the control node N2 to which the pumping voltage Vpp is input and is connected to the control node N2 in response to control signals S1- . The variable resistance unit 431 is configured to decrease the magnitude of the resistance as the target voltage decreases in response to the control signals S1 to Sn.

전압 출력부(432)는 제어노드(N2)의 전위에 따라 펌핑전압(Vpp)을 조절하여 출력하도록 구성된다.The voltage output section 432 is configured to regulate and output the pumping voltage Vpp according to the potential of the control node N2.

레귤레이션부(433)는 목표전압을 출력하기 위해 출력된 전압(Vout)에 따라 제어노드(N2)의 전위를 제어하도록 구성된다. The regulation section 433 is configured to control the potential of the control node N2 according to the voltage Vout output to output the target voltage.

레귤레이션부(433)는 전압 분배부(434), 차동 증폭부(435), 및 전압 제어부(436)를 포함한다. The regulator 433 includes a voltage divider 434, a differential amplifier 435, and a voltage controller 436.

전압 분배부(434)는 출력전압(Vout)을 분배하여 분배전압(Vdiv)을 출력하도록 구성된다. The voltage divider 434 is configured to divide the output voltage Vout and output the divided voltage Vdiv.

차동 증폭부(435)는 기준전압(Vref)과 분배전압(Vdiv)을 비교하여 증폭신호(AS)를 출력하도록 구성된다. 레귤레이터(430)는 선형 레귤레이터(linear regulator)이기 때문에 차동 증폭부(435)에서 출력되는 증폭신호(AS)는 아날로그 신호이다. 기준전압(Vref)과 분배전압(Vdiv)의 차이가 클수록 더 큰 증폭신호(AS)가 출력된다. The differential amplifier 435 is configured to compare the reference voltage Vref with the divided voltage Vdiv to output the amplified signal AS. Since the regulator 430 is a linear regulator, the amplified signal AS output from the differential amplifier 435 is an analog signal. The larger the difference between the reference voltage Vref and the divided voltage Vdiv, the larger the amplified signal AS is outputted.

전압 제어부(436)는 증폭신호(AS)에 응답하여 제어노드(N2)의 전위를 제어하도록 구성된다. The voltage control unit 436 is configured to control the potential of the control node N2 in response to the amplified signal AS.

도 4는 도 3에 도시된 레귤레이터를 설명하기 위한 회로도이다.4 is a circuit diagram for explaining the regulator shown in FIG.

도 4를 참조하면, 가변 저항부(431)는 입력노드(N1)와 제어노드(N2) 사이에 직렬 접속된 복수 개의 저항들(R11~R1n)과, 각 제어신호에 응답하여 각 저항의 양단을 연결하도록 구성된 스위칭 소자들(N11~N1n)을 포함한다. 즉, 제1 스위칭 소자(N11)는 제1 제어신호(S1)에 응답하여 저항(R11) 양단을 연결한다. 따라서 저항(R11)을 통해 전류가 흐르지 않고, 제1 스위칭 소자(N11)를 통해 전류가 흐른다. 4, the variable resistance unit 431 includes a plurality of resistors R11 to R1n connected in series between an input node N1 and a control node N2, Lt; RTI ID = 0.0 > N11-N1n < / RTI > That is, the first switching device N11 connects both ends of the resistor R11 in response to the first control signal S1. Therefore, no current flows through the resistor R11, and a current flows through the first switching element N11.

가변 저항부(431)는 설정된 목표전압이 작을수록 제어신호(S1~Sn)에 응답하여 활성화되는 스위칭 소자들의 개수를 증가시킨다. 본 발명의 실시예에 따른 전압발생기는 종래와 달리 펌프로부터 출력되는 펌핑전압을 1차 레귤레이션하는 레귤레이터를 포함하지 않는다. 목표전압의 크기와 관계없이 고전압인 펌핑전압이 레귤레이터로 바로 입력된다. 설정된 목표전압의 크기가 작을 경우, 입력노드(N1)의 전위와 제어노드(N2)의 전위 차가 커진다. 이로인해 입력노드(N1)로부터 제어노드(N2)로 흐르는 전류가 증가하여 소모전류가 증가한다. 본 발명의 실시예에 따른 레귤레이터(431)는 설정된 목표전압이 작을수록 제어신호(S1~Sn)에 응답하여 활성화되는 스위칭 소자들의 개수를 증가시켜 입력노드(N1)와 출력노드(N2) 사이의 저항의 크기를 감소시킨다. 따라서 입력노드(N1)로부터 제어노드(N2)로 흐르는 전류를 감소시킬 수 있다.The variable resistance unit 431 increases the number of switching elements that are activated in response to the control signals S1 to Sn as the set target voltage is smaller. The voltage generator according to the embodiment of the present invention does not include a regulator for primarily regulating the pumping voltage output from the pump unlike the prior art. Regardless of the magnitude of the target voltage, the high voltage pumping voltage is directly input to the regulator. When the set target voltage is small, the potential difference between the input node N1 and the control node N2 increases. As a result, the current flowing from the input node N1 to the control node N2 increases and the consumed current increases. The regulator 431 according to the embodiment of the present invention increases the number of switching elements that are activated in response to the control signals S1 to Sn as the set target voltage becomes smaller to increase the number of switching elements activated between the input node N1 and the output node N2 Reducing the size of the resistor. Therefore, the current flowing from the input node N1 to the control node N2 can be reduced.

전압 출력부(432)는 제1 NMOS 트랜지스터(M1)을 포함한다. 제1 NMOS 트랜지스터(M1)는 드레인이 입력노드(N1)에 접속되고, 게이트가 제어노드(N2)에 접속되고, 소스가 출력노드(N3)에 접속된다. 제1 NMOS 트랜지스터(M1)는 제어노드(N2)의 전위에 따라 펌핑전압(Vpp)을 출력노드(N3)로 전달한다. 전압 출력부(432)는 펌핑전압(Vpp)가 입력노드(N1)로 입력되면 제어노드(N2)의 전위보다 제1 NMOS 트랜지스터(M1)의 문턱전압(Vth)만큼 작은 전압을 출력노드(N3)에 출력한다. The voltage output unit 432 includes a first NMOS transistor M1. The first NMOS transistor M1 has a drain connected to the input node N1, a gate connected to the control node N2, and a source connected to the output node N3. The first NMOS transistor M1 transfers the pumping voltage Vpp to the output node N3 in accordance with the potential of the control node N2. When the pumping voltage Vpp is input to the input node N1, the voltage output unit 432 outputs a voltage lower than the potential of the control node N2 by the threshold voltage Vth of the first NMOS transistor M1 to the output node N3 .

전압 분배부(434)는 출력노드(N3)와 접지단자 사이에 직렬 접속된 제2 저항(R2) 및 제3 저항(R3)을 포함한다. 출력노드(N3)의 전압을 제2 저항(R2) 및 제3 저항(R3)에 의해 분배한 분배전압(Vdiv)를 출력한다. 분배전압(Vdiv)는 분배노드(N4)의 전압이다. The voltage divider 434 includes a second resistor R2 and a third resistor R3 connected in series between the output node N3 and the ground terminal. And outputs the divided voltage Vdiv obtained by dividing the voltage of the output node N3 by the second resistor R2 and the third resistor R3. The distribution voltage Vdiv is the voltage at the distribution node N4.

차동 증폭부(435)는 증폭기(OPAMP)를 포함한다. 증폭기(OPAMP)의 (-)단자로 기준전압(Vref)가 입력되고, (+)단자로 분배전압(Vdiv)가 입력된다. 증폭기(OPAMP)는 분배전압(Vdiv)과 기준전압(Vref)의 차이를 증폭하여 증폭신호(AS)를 출력한다. 증폭신호(AS)는 분배전압(Vdiv)과 기준전압(Vref)의 차이에 따라 변경되는 아날로그 신호이다.The differential amplifier 435 includes an amplifier OPAMP. The reference voltage Vref is input to the (-) terminal of the amplifier OPAMP and the distribution voltage Vdiv is input to the (+) terminal. The amplifier OPAMP amplifies the difference between the divided voltage Vdiv and the reference voltage Vref and outputs the amplified signal AS. The amplified signal AS is an analog signal that changes in accordance with the difference between the divided voltage Vdiv and the reference voltage Vref.

전압 제어부(436)는 제2 NMOS 트랜지스터(M2)를 포함한다. 제2 NMOS 트랜지스터는 증폭신호(AS)에 응답하여 제어노드(N2)의 전위를 제어한다. 제2 NMOS 트랜지스터(M2)는 선형 영역(linear region)에서 동작한다. 제2 NMOS 트랜지스터(M2)는 정전류원(static current source)으로 동작하며, 증폭신호(AS)가 커질수록 더 많은 전류를 흐르게 한다. 증폭신호(AS) 커질수록 제어노드(N2)의 전위는 낮아진다. The voltage control unit 436 includes a second NMOS transistor M2. The second NMOS transistor controls the potential of the control node N2 in response to the amplified signal AS. The second NMOS transistor M2 operates in a linear region. The second NMOS transistor M2 operates as a static current source, and the larger the amplification signal AS, the more current flows. As the amplified signal AS becomes larger, the potential of the control node N2 becomes lower.

이와 같이, 본 발명의 실시예에 따른 레귤레이터는 설정된 목표전압의 크기가 작을수록 가변저항부(431)의 저항이 작아지도록 제어신호(S11~S1n)가 입력된다. 설정된 목표전압의 크기가 작을수록 입력노드(N1)와 제어노드(N2)의 전위 차가 작아지므로, 저항(R11~R1n)을 통해 흐르는 전류가 작아진다. 따라서 소모 전류를 감소시킬 수 있다. 또한 종래에 전압발생기에 포함되었던 제1 레귤레이터를 전압발생기로부터 제거함으로써 면적효율을 증가시킬 수 있다. As described above, in the regulator according to the embodiment of the present invention, the control signals S11 to S1n are inputted so that the resistance of the variable resistance portion 431 becomes smaller as the set target voltage is smaller. Since the potential difference between the input node N1 and the control node N2 becomes smaller as the set target voltage is smaller, the current flowing through the resistors R11 to R1n becomes smaller. Therefore, the consumption current can be reduced. Also, the area efficiency can be increased by removing the first regulator conventionally included in the voltage generator from the voltage generator.

도 5는 도 4에 도시된 레귤레이션부에 의해 목표전압이 출력되는 과정을 설명하기 위한 도면이다.5 is a diagram for explaining a process of outputting a target voltage by the regulation unit shown in FIG.

도 4및 도 5를 참조하면, t1 구간에서, 레귤레이터의 출력노드(N3)의 전위(Vout)는 목표전압보다 낮다. 전압 출력부(432)가 제어노드(N2)의 전위보다 제2 NMOS 트랜지스터의 문턱전압(Vth)만큼 작은 전압을 출력하면, 출력노드(N3)의 전위(Vout)는 상승한다. 전압 분배부(434)에서 분배된 전압(Vdiv)이 차동증폭부(435)로 입력되면 차동증폭부(435)는 분배전압(Vdiv)과 기준전압(Vref)의 차이를 증폭한다. 분배전압(Vdiv)이 기준전압(Vdiv) 보다 작기 때문에 차동 증폭부(435)는 증폭신호(AS)를 출력하지 않는다. 전압 제어부(436)에 의해 제어노드(N2)는 디스차지되지 않으므로 전압 출력부(433)에서 펌핑전압(Vpp)를 출력노드(N3)로 전달하여 출력노드(N3)의 전위는 계속 상승한다. Referring to Figs. 4 and 5, in the period t1, the potential Vout of the output node N3 of the regulator is lower than the target voltage. When the voltage output unit 432 outputs a voltage smaller than the potential of the control node N2 by the threshold voltage Vth of the second NMOS transistor, the potential Vout of the output node N3 rises. The differential amplifier 435 amplifies the difference between the divided voltage Vdiv and the reference voltage Vref when the divided voltage Vdiv from the voltage divider 434 is input to the differential amplifier 435. The differential amplifying unit 435 does not output the amplified signal AS because the divided voltage Vdiv is smaller than the reference voltage Vdiv. The control node N2 is not discharged by the voltage control unit 436 so that the voltage output unit 433 transfers the pumping voltage Vpp to the output node N3 so that the potential of the output node N3 continues to rise.

t2 구간에서, 출력노드(N3)의 전위(Vout)는 목표전압보다 높다. 출력노드(N3)의 전위가 목표전압보다 커질수록 전압 분배부(434)의 분배전압(Vdiv)이 기준전압(Vref) 보다 커진다. 차동 증폭부(435)는 분배전압(Vdiv)이 기준전압(Vref) 보다 커질수록 큰 증폭신호(AS)를 출력한다. 증폭신호(AS)가 커질수록 전압 제어부(436)의 제2 NMOS 트랜지스터(M2)가 턴온되는 정도가 증가하고, 이에 따라 제어노드(N2)의 전위가 낮아진다. 따라서 출력노드(N3)의 전위(Vout)는 낮아진다. In the period t2, the potential Vout of the output node N3 is higher than the target voltage. As the potential of the output node N3 becomes larger than the target voltage, the divided voltage Vdiv of the voltage divider 434 becomes larger than the reference voltage Vref. The differential amplifier 435 outputs a larger amplified signal AS as the divided voltage Vdiv becomes larger than the reference voltage Vref. As the amplification signal AS becomes larger, the degree to which the second NMOS transistor M2 of the voltage control unit 436 is turned on increases, thereby lowering the potential of the control node N2. Therefore, the potential Vout of the output node N3 is lowered.

t3 구간에서는 t2 구간에서와 반대의 동작에 의해 출력노드(N3)의 전위(Vout)가 상승한다. 이와 같은 과정이 반복됨으로써 목표전압이 출력된다. 따라서 종래의 제1 레귤레이터를 제거하여도 펌핑전압(Vpp)을 레귤레이션하여 목표전압을 출력할 수 있다. In the t3 period, the potential Vout of the output node N3 rises by the opposite operation to that in the t2 period. This process is repeated to output the target voltage. Therefore, even if the conventional first regulator is removed, the target voltage can be output by regulating the pumping voltage Vpp.

도 6은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다. 6 is a simplified block diagram of a memory system in accordance with an embodiment of the present invention.

도 6을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)를 포함한다.Referring to FIG. 6, a memory system 600 according to an embodiment of the present invention includes a non-volatile memory device 620 and a memory controller 610.

불휘발성 메모리 장치(620)는 메모리 컨트롤러(610)와의 호환성을 위해 앞서 설명한 반도체 메모리 장치로 구성되고 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(610)는 불휘발성 메모리 장치(620)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(611)은 프로세싱 유닛(612)의 동작 메모리로써 사용된다. 호스트 인터페이스(613)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(614)은 불휘발성 메모리 장치(620)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(614)는 본 발명의 불휘발성 메모리 장치(620)와 인터페이싱 한다. 프로세싱 유닛(612)은 메모리 컨트롤러(610)의 데이터 교환을 위한 제반 제어 동작을 수행한다.For compatibility with the memory controller 610, the nonvolatile memory device 620 may be constructed of the above-described semiconductor memory device and operated in the manner described above. The memory controller 610 will be configured to control the non-volatile memory device 620. [ May be provided as a memory card or a solid state disk (SSD) by the combination of the nonvolatile memory device 620 and the memory controller 610. The SRAM 611 is used as an operation memory of the processing unit 612. [ The host interface 613 has a data exchange protocol of a host connected to the memory system 600. The error correction block 614 detects and corrects errors included in data read from the nonvolatile memory device 620. The memory interface 614 interfaces with the nonvolatile memory device 620 of the present invention. The processing unit 612 performs all the control operations for exchanging data of the memory controller 610.

비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(610)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.Although it is not shown in the drawing, the memory system 600 according to the present invention may be further provided with a ROM (not shown) or the like for storing code data for interfacing with a host, To those who have learned. The non-volatile memory device 620 may be provided in a multi-chip package comprising a plurality of flash memory chips. The memory system 600 of the present invention can be provided as a highly reliable storage medium with a low probability of occurrence of errors. In particular, the flash memory device of the present invention can be provided in a memory system such as a solid state disk (SSD) which has been actively studied recently. In this case, the memory controller 610 is configured to communicate with an external (e.g., host) through one of various interface protocols such as USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, will be.

도 7은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(700)에 본 발명의 기술적 특징이 적용될 수 있다.7 is a simplified block diagram illustrating a fusion memory device or a fusion memory system that performs program operations in accordance with various embodiments described above. For example, the technical features of the present invention can be applied to a one-nAND flash memory device 700 as a fusion memory device.

원낸드 플래시 메모리 장치(700)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(710)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(720)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(730)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(740) 및 불휘발성 메모리 셀과 페이지 버퍼를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(750)를 포함한다. 호스트로부터의 쓰기 요청에 응답하여 원낸드 플래시 메모리 장치는 앞서 설명한 방식에 따라 데이터를 프로그램하게 된다.The one-NAND flash memory device 700 includes a host interface 710 for exchanging various information with devices using different protocols, a buffer RAM 720 for embedding codes for driving the memory devices or temporarily storing data, A control unit 730 for controlling read, program and all states in response to control signals and commands issued from the outside, a command and address, and a configuration for defining a system operating environment in the memory device And a NAND flash cell array 750 composed of an operation circuit including a nonvolatile memory cell and a page buffer. In response to a write request from the host, the OneNAND flash memory device programs the data according to the manner described above.

도 8에는 본 발명에 따른 플래시 메모리 장치(812)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.8, a computing system including a flash memory device 812 in accordance with the present invention is schematically illustrated.

본 발명에 따른 컴퓨팅 시스템(800)은 시스템 버스(860)에 전기적으로 연결된 마이크로프로세서(820), 램(830), 사용자 인터페이스(840), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(850) 및 메모리 시스템(810)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(800)이 모바일 장치인 경우, 컴퓨팅 시스템(800)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(800)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(810)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(810)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.A computing system 800 in accordance with the present invention includes a microprocessor 820 electrically coupled to a system bus 860, a RAM 830, a user interface 840, a modem 850 such as a baseband chipset, Memory system 810. When the computing system 800 according to the present invention is a mobile device, a battery (not shown) for supplying the operating voltage of the computing system 800 will additionally be provided. Although it is not shown in the drawing, it is to be appreciated that the computing system 800 in accordance with the present invention may be further provided with application chipsets, camera image processors (CIS), mobile DRAMs, It is obvious to those who have acquired knowledge. The memory system 810 may comprise, for example, a solid state drive / disk (SSD) using nonvolatile memory to store data. Alternatively, the memory system 810 may be provided as a fusion flash memory (e.g., a one-nAND flash memory).

이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다. The embodiments of the present invention described above are not only implemented by the apparatus and method but may be implemented through a program for realizing the function corresponding to the configuration of the embodiment of the present invention or a recording medium on which the program is recorded, The embodiments can be easily implemented by those skilled in the art from the description of the embodiments described above.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, It belongs to the scope of right.

100: 메모리 어레이 200: 제어기
300: 전압 공급기 400: 전압발생기
500: 로우 디코더 100: memory array 200: controller
300: voltage supplier 400: voltage generator
500: Low decoder

Claims

A variable resistor connected between an input node to which a pumping voltage is input and a control node and changing a size of a resistor in response to a control signal changed according to a set target voltage;
A voltage output unit configured to regulate and output the pumping voltage according to a potential of the control node; And
And a regulator configured to control the potential of the control node according to the output voltage to output the target voltage.

The variable resistor according to claim 1,
And to reduce the size of the resistor in response to the control signal as the target voltage decreases.

The variable resistor according to claim 2,
A plurality of resistors serially connected between the input node and the control node;
And switching elements configured to couple both ends of each resistor in response to each control signal,
And the number of switching elements to be activated increases as the target voltage decreases.

The apparatus of claim 1, wherein the regulation unit
A voltage divider configured to divide the output voltage and output a divided voltage;
A differential amplifier configured to amplify a difference between the reference voltage and the divided voltage and output an amplified signal; And
And a voltage control unit configured to control the potential of the control node in response to the amplified signal.

A pump configured to pump an external voltage to generate a pumping voltage; And
And a regulator configured to regulate the pumping voltage to output a target voltage,
The regulator
A variable resistor connected between the input node to which the pumping voltage is input and the control node and changing the size of the resistor in response to a control signal changed according to the set target voltage;
A voltage output unit configured to regulate and output the pumping voltage according to a potential of the control node; And
And a regulation section configured to control the potential of the control node according to the output voltage to output the target voltage.

6. The apparatus of claim 5, wherein the variable resistor
And to reduce the magnitude of the resistor as the target voltage decreases in response to the control signal.

7. The variable resistance unit according to claim 6,
A plurality of resistors serially connected between the input node and the control node;
And switching elements configured to couple both ends of each resistor in response to each control signal,
And the number of switching elements to be activated increases as the target voltage decreases.

6. The apparatus according to claim 5, wherein the regulation section
A voltage divider configured to divide the output voltage and output a divided voltage;
A differential amplifier configured to amplify a difference between the reference voltage and the divided voltage and output an amplified signal; And
And a voltage control unit configured to control the potential of the control node in response to the amplified signal.

A memory array including memory cells coupled to word lines; And
A voltage generator configured to generate a voltage for supplying to the word lines,
The voltage generator
A pump configured to pump an external voltage to generate a pumping voltage; And
And a regulator configured to regulate the pumping voltage to output a target voltage,
The regulator
A variable resistor connected between the input node to which the pumping voltage is input and the control node and changing the size of the resistor in response to a control signal changed according to the set target voltage;
A voltage output unit configured to regulate and output the pumping voltage according to a potential of the control node; And
And a regulation section configured to control a potential of the control node in accordance with the output voltage to output the target voltage.

The apparatus as claimed in claim 9, wherein the variable resistor
And to decrease the size of the resistor in response to the control signal as the target voltage decreases.

11. The apparatus as claimed in claim 10, wherein the variable resistor
A plurality of resistors serially connected between the input node and the control node;
And switching elements configured to couple both ends of each resistor in response to each control signal,
And the number of switching elements to be activated increases as the target voltage becomes smaller.

The apparatus as claimed in claim 9, wherein the regulation section
A voltage divider configured to divide the output voltage and output a divided voltage;
A differential amplifier configured to amplify a difference between the reference voltage and the divided voltage and output an amplified signal; And
And a voltage control unit configured to control a potential of the control node in response to the amplified signal.