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KR20140069925A - Semiconductor memory device and Manufacturing method thereof - Google Patents

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KR20140069925A
KR20140069925A KR1020120137804A KR20120137804A KR20140069925A KR 20140069925 A KR20140069925 A KR 20140069925A KR 1020120137804 A KR1020120137804 A KR 1020120137804A KR 20120137804 A KR20120137804 A KR 20120137804A KR 20140069925 A KR20140069925 A KR 20140069925A
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KR
South Korea
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film
trench
channel
metal film
interlayer insulating
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Application number
KR1020120137804A
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Korean (ko)
Inventor
곽상현
Original Assignee
에스케이하이닉스 주식회사
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Publication date
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Priority to US13/830,912 priority patent/US20140151784A1/en
Priority to CN201310283813.1A priority patent/CN103855165A/en
Priority to TW102124705A priority patent/TWI576991B/en
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Abstract

The present invention relates to a semiconductor memory device and a manufacturing method thereof. The semiconductor memory device according to an embodiment of the present invention includes interlayer insulating films which surround a channel layer; a seed layer pattern which is formed along a surface of a trench; and a metal layer which fills the trench and is formed on the seed layer pattern. According to an embodiment of the present invention, the interlayer insulating films are laminated while having the trench in-between.

Description

반도체 메모리 소자 및 그 제조방법{Semiconductor memory device and Manufacturing method thereof}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a semiconductor memory device,

본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로 교대로 적층된 절연막 및 도전막을 포함하는 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device and a method of manufacturing the same, and more specifically, to a semiconductor memory device including an insulating film and a conductive film alternately stacked, and a manufacturing method thereof.

반도체 메모리 소자 분야에서 집적도 향상시킬 수 있는 다양한 기술이 개발되고 있다. 집적도를 향상시키기 위해 제안된 기술 중 하나로서 기판 상부에 메모리 셀들을 3차원으로 배열한 3차원 반도체 메모리 소자가 제안된 바 있다.Various techniques for improving integration in the field of semiconductor memory devices have been developed. As one of the proposed techniques for improving the degree of integration, a three-dimensional semiconductor memory device in which memory cells are arranged in three dimensions on a substrate has been proposed.

도 1a 내지 도 1d는 종래 3차원 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.1A to 1D are cross-sectional views illustrating a method of manufacturing a conventional three-dimensional semiconductor memory device.

도 1a를 참조하면, 다수의 제1 물질막(11A 내지 11E)과 다수의 제2 물질막(13A 내지 13D)을 교대로 적층한다. 다수의 제1 물질막(11A 내지 11E) 각각은 층간 절연막이 형성될 층에 형성되며, 층간 절연막용 절연물로 형성될 수 있다. 다수의 제2 물질막(13A 내지 13D) 각각은 도전막 패턴(예를 들어, 워드 라인 또는 셀렉트 라인)이 형성될 층에 형성되며, 제1 물질막(11A 내지 11E)에 대한 식각 선택비가 큰 제1 희생막용 물질막으로 형성될 수 있다.Referring to FIG. 1A, a plurality of first material films 11A to 11E and a plurality of second material films 13A to 13D are alternately laminated. Each of the plurality of first material films 11A to 11E is formed in a layer on which an interlayer insulating film is to be formed, and may be formed of an insulating material for an interlayer insulating film. Each of the plurality of second material films 13A to 13D is formed in a layer in which a conductive film pattern (for example, a word line or a select line) is to be formed, and the etching selectivity for the first material film 11A to 11E is large And may be formed of a material film for the first sacrificial film.

이 후, 다수의 제1 물질막(11A 내지 11E)과 다수의 제2 물질막(13A 내지 13D)을 식각하여 채널홀들(21)을 형성한다. 이 후, 채널홀들(21) 각각의 측벽에 메모리막(23)을 형성할 수 있다. 이어서, 메모리막(23)이 형성된 채널홀들(21) 각각의 내부에 채널막(25)을 형성한다.Thereafter, the plurality of first material films 11A to 11E and the plurality of second material films 13A to 13D are etched to form the channel holes 21. Thereafter, the memory film 23 can be formed on the side walls of each of the channel holes 21. Then, a channel film 25 is formed in each of the channel holes 21 in which the memory film 23 is formed.

그리고 나서, 채널막들(25) 사이의 다수의 제1 물질막(11A 내지 11E)과 다수의 제2 물질막(13A 내지 13D)을 식각하여 슬릿(31)을 형성한다. 슬릿(31)은 다수의 제2 물질막(13A 내지 13D) 측벽이 노출될 수 있도록 형성된다.Then, a plurality of first material films 11A to 11E and a plurality of second material films 13A to 13D between the channel films 25 are etched to form the slits 31. Then, The slit 31 is formed so that the sidewalls of the plurality of second material films 13A to 13D can be exposed.

도 1b를 참조하면, 제1 물질막(11A 내지 11E)과 제2 물질막(13A 내지 13D) 사이의 큰 식각 선택비를 이용한 식각 공정으로 다수의 제2 물질막(13A 내지 13D)을 선택적으로 제거한다. 다수의 제2 물질막(13A 내지 13D) 제거된 영역들 각각에는 트렌치(41)가 형성된다.Referring to FIG. 1B, a plurality of second material films 13A to 13D are selectively etched by an etching process using a large etch selectivity between the first material films 11A to 11E and the second material films 13A to 13D Remove. A plurality of trenches 41 are formed in each of the removed second material films 13A to 13D.

도 1c를 참조하면, 트렌치(41)가 채워지도록 도전막(51)을 형성한다. 도전막(51)을 형성하는 과정에서 트렌치(41) 내부에 보이드(53)가 형성될 수 있다.Referring to FIG. 1C, a conductive film 51 is formed so that the trench 41 is filled. The voids 53 may be formed in the trenches 41 in the process of forming the conductive films 51.

도 1d를 참조하면, 도전막(51)이 트렌치(41) 내부에만 잔류할 수 있도록 슬릿(31) 내부에 형성된 도전막(51)의 일부를 식각 공정으로 제거한다. 이로써 트렌치(41) 별로 분리된 도전막 패턴(51P)이 형성된다. 1D, a part of the conductive film 51 formed in the slit 31 is removed by an etching process so that the conductive film 51 can be left only in the trench 41. Referring to FIG. Thus, the conductive film pattern 51P separated for each trench 41 is formed.

도 1c에서 상술한 도전막(51) 형성 공정시 도전막(51)이 균일한 두께로 형성되지 않을 수 있다. 그리고, 도전막(51)을 식각하는 과정에서 식각 두께가 영역별로 불균일할 수 있다. 이에 따라, 도전막(51)을 식각하는 과정에서 트렌치(41) 내부의 보이드(53)가 개구될 수 있다. 더욱 심하게는 보이드(53)를 통해 식각 물질이 침투하여 트렌치(41) 내부의 도전막(51)이 모두 제거되어 트렌치(41) 내부에 도전막 패턴(51P)이 잔류하지 않을 수 있다. 이러한 도전막 패턴(51P)의 손실을 줄이기 위해 도전막(51)의 식각 두께를 줄이면 도전막(51)이 트렌치(41) 별로 분리되지 못하는 불량이 발생할 수 있다.The conductive film 51 may not be formed in a uniform thickness in the process of forming the conductive film 51 described with reference to FIG. In addition, the thickness of the etching may be nonuniform in each region in the course of etching the conductive film 51. Accordingly, the voids 53 inside the trenches 41 can be opened in the process of etching the conductive film 51. The etching material penetrates through the voids 53 to remove all of the conductive film 51 in the trench 41 and the conductive film pattern 51P may not remain in the trench 41. [ If the etching thickness of the conductive film 51 is reduced in order to reduce the loss of the conductive film pattern 51P, the conductive film 51 may not be separated by the trenches 41.

상술한 문제들로 인하여 절연막 및 도전막이 교대로 적층된 구조물을 제조하는 공정 난이도가 증가한다.Due to the above-described problems, the degree of difficulty of manufacturing a structure in which an insulating film and a conductive film are alternately stacked is increased.

본 발명의 실시 예는 공정 난이도를 개선할 수 있는 반도체 메모리 소자 및 그 제조방법을 제공한다.
Embodiments of the present invention provide a semiconductor memory device capable of improving process difficulty and a method of manufacturing the same.

본 발명의 실시 예에 따른 반도체 메모리 소자는 채널막을 감싸며 형성되고, 트렌치를 사이에 두고 적층된 층간 절연막들; 상기 트렌치의 표면을 따라 형성된 시드막 패턴; 및 상기 트렌치 내부를 채우며 상기 시드막 패턴 상에 형성된 금속막을 포함할 수 있다.
A semiconductor memory device according to an embodiment of the present invention includes interlayer insulating films formed to surround a channel film and stacked with a trench interposed therebetween; A seed film pattern formed along the surface of the trench; And a metal film filling the trench and formed on the seed film pattern.

본 발명의 실시 예에 따른 반도체 메모리 소자의 제조방법은 채널막을 감싸며 트렌치를 사이에 두고 이격되어 적층된 층간 절연막들을 형성하는 단계; 상기 트렌치의 표면을 포함한 상기 층간 절연막들의 표면을 따라 시드막을 형성하는 단계; 상기 트렌치를 내부에 희생막 패턴을 형성하는 단계; 상기 희생막 패턴을 식각 베리어로 이용하여 상기 시드막을 식각함으로써 상기 트렌치 내부에 시드막 패턴을 형성하는 단계; 및 상기 시드막 패턴으로부터 금속막을 성장시켜 상기 트렌치 내부에 상기 금속막을 형성하는 단계를 포함할 수 있다.
According to another aspect of the present invention, there is provided a method of fabricating a semiconductor memory device, including: forming interlayer insulating films stacked with a trench interposed therebetween to surround a channel film; Forming a seed film along a surface of the interlayer insulating films including a surface of the trench; Forming a sacrificial pattern within the trench; Forming a seed film pattern in the trench by etching the seed film using the sacrificial film pattern as an etching barrier; And growing the metal film from the seed film pattern to form the metal film in the trench.

본 기술은 층간 절연막들 사이의 트렌치를 금속막으로 채움으로써 교대로 적층된 절연막 및 도전막을 포함하는 반도체 메모리 소자를 형성할 수 있다.The present technology can form a semiconductor memory device including an insulating film and a conductive film alternately stacked by filling a trench between interlayer insulating films with a metal film.

본 기술은 트렌치를 금속막으로 채울 때, 트렌치 내부에 형성된 시드막의 표면으로부터 금속막을 성장시킴으로써 트렌치별로 분리된 금속막을 형성할 수 있다. 이에 따라, 본 기술은 공정 난이도를 개선할 수 있다.
The technique can form a trench-separated metal film by growing a metal film from the surface of the seed film formed inside the trench when the trench is filled with the metal film. Accordingly, this technique can improve process difficulty.

도 1a 내지 도 1d는 종래 3차원 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들.
도 2는 본 발명의 제1 및 제2 실시 예에 따른 반도체 메모리 소자를 나타내는 회로도이다.
도 3a 내지 도 3g는 본 발명의 제1 실시 예에 따른 반도체 메모리 소자 및 그 제조방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 제2 실시 예에 따른 반도체 메모리 소자의 채널막을 나타내는 도면이다.
도 5는 본 발명의 제3 및 제4 실시 예에 따른 반도체 메모리 소자를 나타내는 회로도이다.
도 6a 내지 도 6d는 본 발명의 제3 실시 예에 따른 반도체 메모리 소자 및 그 제조방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 제4 실시 예에 따른 반도체 메모리 소자의 채널막을 나타내는 도면이다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 9는 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.1A to 1D are cross-sectional views illustrating a method of manufacturing a conventional three-dimensional semiconductor memory device.
2 is a circuit diagram showing a semiconductor memory device according to first and second embodiments of the present invention.
3A to 3G are cross-sectional views illustrating a semiconductor memory device and a method of manufacturing the same according to a first embodiment of the present invention.
4 is a view showing a channel film of a semiconductor memory device according to a second embodiment of the present invention.
5 is a circuit diagram showing a semiconductor memory device according to third and fourth embodiments of the present invention.
6A to 6D are cross-sectional views illustrating a semiconductor memory device and a method of manufacturing the same according to a third embodiment of the present invention.
7 is a view showing a channel film of a semiconductor memory device according to a fourth embodiment of the present invention.
8 is a block diagram illustrating a memory system according to an embodiment of the present invention.
9 is a configuration diagram illustrating a computing system according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. It is to be understood that both the foregoing general description and the following detailed description are exemplary and explanatory and are intended to provide further explanation of the invention as claimed.

도 2는 본 발명의 제1 및 제2 실시 예에 따른 반도체 메모리 소자를 나타내는 회로도이다.2 is a circuit diagram showing a semiconductor memory device according to first and second embodiments of the present invention.

도 2를 참조하면, 제1 및 제2 실시 예에 따른 반도체 메모리 소자는 공통 소스 라인(CSL), 다수의 비트라인들(BL1, BL2), 및 공통 소스 라인(CSL)과 비트라인들(BL1, BL2) 사이에 연결된 다수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함할 수 있다.2, the semiconductor memory device according to the first and second embodiments includes a common source line CSL, a plurality of bit lines BL1 and BL2, and a common source line CSL and bit lines BL1 CS2, CS21, CS22 connected between the first, second and third cell blocks BL1, BL2.

공통 소스 라인(CSL)은 다수의 셀 스트링들(CS11, CS12, CS21, CS22)의 소스 영역에 공통으로 연결된다. 소스 영역은 기판 상에 형성된 도프트 폴리 실리콘막이거나, 기판 내부에 불순물을 주입하여 형성된 영역일 수 있다.The common source line CSL is connected in common to the source regions of the plurality of cell strings CS11, CS12, CS21, and CS22. The source region may be a doped polysilicon film formed on the substrate, or may be a region formed by implanting impurities into the substrate.

비트 라인들(BL1, BL2)은 다수의 셀 스트링들(CS11, CS12, CS21, CS22) 상에 배치된 도전성 라인들이다. 비트 라인들(BL1, BL2) 각각에는 비트 라인들(BL1, BL2) 각각의 연장 방향을 따라 배열된 일렬의 셀 스트링들이 병렬로 연결된다.The bit lines BL1 and BL2 are conductive lines arranged on the plurality of cell strings CS11, CS12, CS21 and CS22. In each of the bit lines BL1 and BL2, a series of cell strings arranged in the extending direction of each of the bit lines BL1 and BL2 are connected in parallel.

다수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 공통 소스 라인(CSL)에 연결된 제1 셀렉트 트랜지스터(LST), 다수의 비트 라인들(BL1, BL2) 중 하나에 연결된 제2 셀렉트 트랜지스터(UST), 및 제1 셀렉트 트랜지스터(LST)와 제2 셀렉트 트랜지스터(UST) 사이에 적층된 다수의 메모리 셀 트랜지스터들(MC1 내지 MCn)를 포함한다. 다수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각을 구성하는 제1 셀렉트 트랜지스터(LST), 다수의 메모리 셀 트랜지스터들(MC1 내지 MCn), 및 제2 셀렉트 트랜지스터(UST)는 채널막을 통해 직렬로 연결된다.Each of the plurality of cell strings CS11, CS12, CS21, and CS22 includes a first select transistor LST connected to the common source line CSL, a second select transistor CS connected to one of the plurality of bit lines BL1 and BL2, UST and a plurality of memory cell transistors MC1 to MCn stacked between a first select transistor LST and a second select transistor UST. The first select transistor LST, the plurality of memory cell transistors MC1 to MCn, and the second select transistor UST constituting each of the plurality of cell strings CS11, CS12, CS21 and CS22 are connected through a channel film They are connected in series.

제1 셀렉트 트랜지스터(LST)의 게이트는 제1 셀렉트 라인(LSL)에 연결되고, 제2 셀렉트 트랜지스터(UST)의 게이트는 제2 셀렉트 라인(USL1 또는 USL2)에 연결된다. 다수의 메모리 셀 트랜지스터들(MC1 내지 MCn)의 게이트들은 워드 라인들(WL1 내지 WLn)에 연결된다. 제1 셀렉트 라인(LSL)에는 동일층에 배열된 다수의 제1 셀렉트 트랜지스터들(LST)의 게이트들이 공통으로 연결될 수 있다. 제2 셀렉트 라인들(USL1 또는 USL2) 각각에는 동일한 층에서 동일한 열에 배열된 다수의 제2 셀렉트 트랜지스터들(UST)의 게이트들이 공통으로 연결될 수 있다. 워드 라인들(WL1 내지 WLn) 각각에는 동일층에 배열된 다수의 메모리 셀들의 게이트들이 공통으로 연결될 수 있다. 제1 셀렉트 라인(LSL), 워드 라인들(WL1 내지 WLn), 및 제2 셀렉트 라인들(USL1 또는 USL2)은 기판 상에 적층된 금속막들로 형성될 수 있다. 채널막은 기판 상에 적층된 도전막들로 둘러싸인다.The gate of the first select transistor LST is connected to the first select line LSL and the gate of the second select transistor UST is connected to the second select line USL1 or USL2. The gates of the plurality of memory cell transistors MC1 to MCn are connected to the word lines WL1 to WLn. The gates of the first select transistors LST arranged in the same layer may be commonly connected to the first select line LSL. The gates of the plurality of second select transistors UST arranged in the same column in the same layer can be commonly connected to each of the second select lines USL1 or USL2. Gates of a plurality of memory cells arranged in the same layer may be commonly connected to each of the word lines WL1 to WLn. The first select line LSL, the word lines WL1 to WLn, and the second select lines USL1 and USL2 may be formed of metal films stacked on a substrate. The channel film is surrounded by the conductive films stacked on the substrate.

이하 본 발명의 제1 및 제2 실시 예에 따른 반도체 메모리 소자 및 그 제조방법에 대해 보다 구체적으로 설명한다.Hereinafter, the semiconductor memory device according to the first and second embodiments of the present invention will be described in more detail.

도 3a 내지 도 3g는 본 발명의 제1 실시 예에 따른 반도체 메모리 소자 및 그 제조방법을 설명하기 위한 단면도들이다.3A to 3G are cross-sectional views illustrating a semiconductor memory device and a method of manufacturing the same according to a first embodiment of the present invention.

도 3a를 참조하면, 반도체 기판(101) 상에 제1 물질막들(111A 내지 111I) 및 제2 물질막들(113A 내지 113H)을 교대로 적층한다. 반도체 기판(101) 내에는 불순물이 주입된 소스 영역(S)이 형성될 수 있다. 소스 영역(S)은 반도체 기판(101) 상에 도프트 폴리 실리콘막을 형성한 후, 이를 패터닝하여 형성할 수 있다.Referring to FIG. 3A, first material layers 111A to 111I and second material layers 113A to 113H are alternately stacked on a semiconductor substrate 101. FIG. In the semiconductor substrate 101, a source region S into which an impurity is implanted may be formed. The source region S may be formed by forming a doped polysilicon film on the semiconductor substrate 101 and then patterning the doped polysilicon film.

제1 물질막들(111A 내지 111I) 및 제2 물질막들(113A 내지 113H)의 적층 수는 반도체 기판(101) 상에 적층하고자 하는 메모리 셀들의 개수 및 셀렉트 트랜지스터들의 개수에 따라 다양하게 변경될 수 있다. 제1 물질막들(111A 내지 111I) 은 층간 절연막들이 형성될 층에 형성되며, 층간 절연막용 절연물로 형성될 수 있다. 제2 물질막들(113A 내지 113H)은 제1 셀렉트 라인, 워드 라인들 및 제2 셀렉트 라인이 형성될 층에 형성될 수 있다. 제2 물질막들(113A 내지 113H)은 제1 물질막들(111A 내지 111I)에 대한 식각 선택비가 큰 물질막으로 형성될 수 있다. 예를 들어, 제1 물질막들(111A 내지 111I)은 층간 절연막용 산화막으로 형성되고, 제2 물질막들(113A 내지 113H)은 제1 희생막용 질화막으로 형성될 수 있다.The number of stacks of the first material films 111A to 111I and the second material films 113A to 113H may be variously changed depending on the number of memory cells to be stacked on the semiconductor substrate 101 and the number of select transistors . The first material films 111A to 111I are formed in a layer in which interlayer insulating films are to be formed, and may be formed of an insulating material for an interlayer insulating film. The second material films 113A to 113H may be formed in a layer in which a first select line, a word line, and a second select line are to be formed. The second material films 113A to 113H may be formed of a material film having a large etch selectivity to the first material films 111A to 111I. For example, the first material films 111A to 111I may be formed of an oxide film for an interlayer insulating film, and the second material films 113A to 113H may be formed of a nitride film for the first sacrificial film.

이어서, 마스크 공정으로 제1 물질막들(111A 내지 111I) 및 제2 물질막들(113A 내지 113H)을 식각하여 제1 물질막들(111A 내지 111I) 및 제2 물질막들(113A 내지 113H)을 관통하는 채널홀(121)을 형성한다. 제1 물질막들(111A 내지 111I) 및 제2 물질막들(113A 내지 113H)이 산화막 및 질화막과 같이 절연성 물질로 형성되면, 제1 물질막들(111A 내지 111I)이 절연성 물질로 형성되고 제2 물질막들(113A 내지 113H)이 도전성 물질로 형성된 경우보다 식각 공정의 난이도를 낮출 수 있다.Subsequently, the first material films 111A to 111I and the second material films 113A to 113H are etched by the mask process to form the first material films 111A to 111I and the second material films 113A to 113H, A channel hole 121 is formed. When the first material films 111A to 111I and the second material films 113A to 113H are formed of an insulating material such as an oxide film and a nitride film, the first material films 111A to 111I are formed of an insulating material, 2 material films 113A to 113H are formed of a conductive material, the difficulty of the etching process can be lowered.

도 3b를 참조하면, 채널홀(121) 내부에 채널막(125)을 형성한다. 채널막(125)은 실리콘막 등의 반도체막을 증착하여 형성할 수 있다. 채널막(125)은 도면에 도시된 바와 같이 채널홀(121)을 채우도록 형성될 수 있다.Referring to FIG. 3B, a channel layer 125 is formed in the channel hole 121. The channel film 125 can be formed by depositing a semiconductor film such as a silicon film. The channel film 125 may be formed to fill the channel hole 121 as shown in the figure.

채널막(125)을 형성하는 단계 이 전, 채널홀(121)의 측벽을 따라 메모리막(123)이 형성될 수 있다. 메모리막(123)은 채널홀(121)의 측벽을 따라 순차로 형성된 전하 차단막, 정보 저장막, 및 터널 절연막을 포함한다. 전하 차단막 및 터널 절연막은 산화막으로 형성되고, 정보 저장막은 전하 트랩이 가능한 질화막으로 형성될 수 있다. 또는 채널막(125)을 형성하는 단계 이 전, 메모리막(123)의 일부가 형성될 수 있다. 예를 들어, 채널막(125)의 측벽을 따라 전하 차단막을 제외한 정보 저장막 및 터널 절연막을 형성하거나, 전하 차단막 및 정보 저장막을 제외한 터널 절연막을 형성할 수 있다.The memory film 123 may be formed along the sidewalls of the channel hole 121 before forming the channel film 125. [ The memory film 123 includes a charge blocking film, an information storage film, and a tunnel insulating film sequentially formed along the sidewalls of the channel hole 121. The charge blocking film and the tunnel insulating film are formed of an oxide film, and the information storage film may be formed of a nitride film capable of charge trapping. Or a part of the memory film 123 may be formed before the step of forming the channel film 125. [ For example, an information storage film and a tunnel insulating film may be formed along the sidewall of the channel film 125 except for the charge blocking film, or a tunnel insulating film may be formed except for the charge blocking film and the information storage film.

이어서, 마스크 공정으로 제1 물질막들(111A 내지 111I) 및 제2 물질막들(113A 내지 113H)을 식각하여 제1 물질막들(111A 내지 111I) 및 제2 물질막들(113A 내지 113H)을 관통하여 제2 물질막들(113A 내지 113H)의 측벽을 노출하는 슬릿(131)을 형성한다. 슬릿(131)은 제1 물질막들(111A 내지 111I) 및 제2 물질막들(113A 내지 113H)을 메모리 블록별 또는 라인별로 분리할 수 있다. 슬릿(131)의 형태 및 위치는 다양하게 변경될 수 있다.Subsequently, the first material films 111A to 111I and the second material films 113A to 113H are etched by the mask process to form the first material films 111A to 111I and the second material films 113A to 113H, Thereby forming a slit 131 which exposes a sidewall of the second material films 113A to 113H. The slits 131 may separate the first material films 111A to 111I and the second material films 113A to 113H by memory blocks or lines. The shape and position of the slit 131 can be variously changed.

도 3c를 참조하면, 제1 물질막들(111A 내지 111I)에 대한 제2 물질막들(113A 내지 113H)의 높은 식각 선택비를 이용한 식각 공정으로 슬릿(131)을 통해 노출된 제2 물질막들(113A 내지 113H)을 제거한다. 이로써, 제2 물질막들(113A 내지 113H)이 제거된 영역에 트렌치들(141)이 형성된다.Referring to FIG. 3C, the second material layers 113A to 113H are etched using the high etch selectivity of the first material layers 111A to 111I, 113A to 113H. Thereby, the trenches 141 are formed in the region where the second material films 113A to 113H are removed.

도 3d를 참조하면, 슬릿(131)에 의해 노출된 제1 물질막들(111A 내지 111I)의 측벽을 포함한 트렌치들(141)의 표면을 따라 시드막(145)을 형성한다. 시드막(145)은 후속 공정에서 형성될 금속막의 핵 성장 사이트로 작용하는 막이다. 시드막(145)은 환원 가스를 공급하여 형성할 수 있다. 예를 들어, 후속 공정에서 형성될 금속막이 텅스텐막일 경우, 환원 가스는 모노실란(SiH4), 디실란(Si2H6) 및 디클로로실란(SiCl2H2) 중 적어도 어느 하나를 포함할 수 있다. 상술한 예의 환원 가스가 공급되면, 실리콘을 포함하는 시드막(145)이 형성된다. 실리콘은 후속 공정에서 텅스텐의 핵 성장 사이트로 작용한다.3D, the seed film 145 is formed along the surfaces of the trenches 141 including the sidewalls of the first material films 111A to 111I exposed by the slits 131. In this case, The seed film 145 is a film serving as a nucleation site of a metal film to be formed in a subsequent process. The seed film 145 can be formed by supplying a reducing gas. For example, when the metal film to be formed in the subsequent process is a tungsten film, the reducing gas may include at least one of monosilane (SiH 4 ), disilane (Si 2 H 6 ), and dichlorosilane (SiCl 2 H 2 ) have. When the above-mentioned reducing gas is supplied, a seed film 145 containing silicon is formed. Silicon serves as a nucleation site for tungsten in subsequent processes.

한편, 시드막(145) 형성 전 제1 물질막들(111A 내지 111I)의 측벽을 포함한 트렌치들(141)의 표면을 따라 베리어 메탈막(143)을 더 형성할 수 있다. 베리어 메탈막(143)은 텅스텐 등의 금속막을 형성할 때 글루막(glue layer) 역할을 하거나, 육불화텅스텐(WF6) 가스를 이용하여 금속막을 형성할 때 WF6에 포함되어 있는 불소(F)의 침투를 방지하는 역할을 할 수 있다. 베리어 메탈막(143)으로서 티타늄 질화막을 이용할 수 있다. 티타늄 질화막은 사염화티탄(TiCl4) 가스 및 암모니아(NH3)가스를 이용하여 형성할 수 있다. 베리어 메탈막(143)은 스텝 커버리지(step coverage) 특성이 양호하여 균일한 두께로 증착하기가 용이한 화학기상증착(CVD:chemical mechanical deposition) 방식으로 형성될 수 있다.The barrier metal film 143 may be further formed along the surfaces of the trenches 141 including the sidewalls of the first material films 111A to 111I before the seed film 145 is formed. Barrier metal film 143 is fluorine (F that is included in the WF 6 in forming the role glue layer (glue layer) when forming a metal film such as tungsten, or a metal film using a tungsten hexafluoride (WF 6) gas And the like. As the barrier metal film 143, a titanium nitride film can be used. The titanium nitride film can be formed using titanium tetrachloride (TiCl 4 ) gas and ammonia (NH 3 ) gas. The barrier metal film 143 may be formed by a chemical mechanical deposition (CVD) method in which the step coverage characteristic is good and the deposition is easy with a uniform thickness.

한편, 시드막(145)으로서 텅스텐 질화막(WN)을 형성할 수 있다. 텅스텐 질화막(WN)은 금속막을 형성하는 후속 공정에서 텅스텐의 핵 성장 사이트로서 역할과 베리어 메탈의 역할을 동시에 수행할 수 있다. 따라서, WN을 시드막(145)으로 형성하는 경우, 베리어 메탈막(143)을 형성하지 않아도 된다. On the other hand, a tungsten nitride film (WN) can be formed as the seed film 145. The tungsten nitride (WN) film can simultaneously serve as a nucleation site for tungsten and a barrier metal in a subsequent process for forming a metal film. Therefore, when WN is formed of the seed film 145, the barrier metal film 143 may not be formed.

도면에 도시하진 않았으나, 채널홀(121)의 측벽을 따라 메모리막(123)이 형성되지 않은 경우, 시드막(145) 및 베리어 메탈막(143) 형성 전에 트렌치들(141)의 표면을 따라 메모리막(123)을 형성할 수 있다. 또는 채널홀(121)의 측벽을 따라 메모리막(123)의 일부가 형성된 경우, 시드막(145) 및 베리어 메탈막(143) 형성 전에 트렌치들(141)의 표면을 따라 메모리막(123)의 나머지 부분을 형성할 수 있다. 예를 들어, 채널홀(121)의 측벽을 따라 메모리막(123)의 정보 저장막 및 전하 차단막이 형성되지 않은 경우, 트렌치들(141) 표면을 따라 정보 저장막 및 전하 차단막을 형성할 수 있다. 또는 채널홀(121)의 측벽을 따라 메모리막(123)이 형성되었더라도 트렌치들(141)의 표면을 따라 별도의 전하 차단막을 더 형성할 수도 있다.Although not shown in the drawing, when the memory film 123 is not formed along the sidewalls of the channel hole 121, the surface of the trenches 141 before the formation of the seed film 145 and the barrier metal film 143, The film 123 can be formed. Or a part of the memory film 123 along the side wall of the channel hole 121 is formed along the surface of the trenches 141 before the formation of the seed film 145 and the barrier metal film 143. [ The remaining portion can be formed. For example, when the information storage layer and the charge blocking layer of the memory layer 123 are not formed along the sidewalls of the channel hole 121, the information storage layer and the charge blocking layer may be formed along the surfaces of the trenches 141 . Or a separate charge blocking layer may be formed along the surface of the trenches 141 even if the memory layer 123 is formed along the sidewalls of the channel hole 121. [

이 후, 시드막(145) 상에 제2 희생막(151)을 형성한다. 제2 희생막(151)은 시드막(145)에 대한 식각 선택비가 큰 물질로 형성된다. 또한 제2 희생막(151)은 절연물로 형성한다.Thereafter, a second sacrificial film 151 is formed on the seed film 145. The second sacrificial layer 151 is formed of a material having a high etch selectivity to the seed layer 145. The second sacrificial layer 151 is formed of an insulating material.

본 발명의 제1 실시 예에서와 다르게 트렌치들(141)이 개구된 상태에서 금속막을 증착하는 경우, 금속 결정으로 인해 금속막의 표면 거칠기가 높아진다. 이 때문에 트렌치들(141)이 개구된 상태에서 금속막을 증착하는 경우, 균일한 두께의 금속막을 얻기 어렵다. 또한, 트렌치들(141) 내부에 보이드가 발생하기 쉽고 보이드의 위치가 불균일해진다. 이와 같이 보이드의 위치가 불균일하고 금속막의 두께가 불균일한 상태에서 금속막을 식각하면, 식각 정도를 균일하게 제어하기 어렵다.Unlike the first embodiment of the present invention, when the metal film is deposited with the trenches 141 opened, the surface roughness of the metal film is increased due to the metal crystal. Therefore, when a metal film is deposited in a state where the trenches 141 are opened, it is difficult to obtain a metal film having a uniform thickness. Also, voids are likely to be generated in the trenches 141 and the positions of the voids become uneven. It is difficult to uniformly control the degree of etching when the metal film is etched in such a state that the positions of the voids are uneven and the thickness of the metal film is uneven.

절연물은 금속막에 비해 균일한 두께로 증착하기 쉽다. 따라서, 본 발명의 제1 실시 예에서와 같이 트렌치들(141)이 개구된 상태에서 절연물로 제2 희생막(151)을 형성하면, 제2 희생막(151)을 균일한 두께로 형성할 수 있다. 그 결과, 후속 공정에서 제2 희생막(151)이 트랜치들(141) 내부에만 잔류할 수 있도록 식각 공정을 진행할 때, 식각 정도를 제어하기 쉽다. 제2 희생막(151)은 실리콘 산화막으로 형성될 수 있다.The insulation is easier to deposit with a uniform thickness than the metal film. Therefore, when the second sacrificial layer 151 is formed of an insulating material in a state where the trenches 141 are opened as in the first embodiment of the present invention, the second sacrificial layer 151 can be formed with a uniform thickness have. As a result, when the etching process is performed so that the second sacrificial film 151 can remain only in the trenches 141 in the subsequent process, the degree of etching can be easily controlled. The second sacrificial layer 151 may be formed of a silicon oxide layer.

제2 희생막(151)은 트렌치들(141)을 채울 수 있는 두께로 형성될 수 있으며, 슬릿(131)의 중심부가 개구될 수 있을 정도의 두께로 형성될 수 있다.The second sacrificial layer 151 may be formed to a thickness sufficient to fill the trenches 141 and may be formed to have a thickness enough to allow the central portion of the slit 131 to be opened.

도 3e를 참조하면, 제1 물질막들(111A 내지 111I)의 측벽 상에 형성된 시드막(145)이 노출되도록 제2 희생막(151) 및 시드막(145) 사이의 높은 식각 선택비를 이용한 식각 공정으로 제2 희생막(151)을 선택적으로 식각한다. 이러한 식각 공정은 트렌치들(141) 내부에 희생막 패턴들(151P)이 잔류할 수 있도록 실시된다.3E, a high etch selectivity between the second sacrificial layer 151 and the seed layer 145 is used to expose the seed layer 145 formed on the sidewalls of the first material layers 111A to 111I. The second sacrificial layer 151 is selectively etched by the etching process. This etching process is performed so that the sacrificial film patterns 151P can remain in the trenches 141. [

제2 희생막(151)을 식각하는 공정은 등방성 건식 또는 습식 방식으로 실시될 수 있다. 실리콘 산화막인 제2 희생막(151)을 등방성 건식 방식으로 식각하는 경우, HF, NH3, NF3, 및 CFX(x는 자연수) 중 적어도 어느 하나를 포함하는 식각 가스를 이용하여 제2 희생막(151)을 식각할 수 있다. 실리콘 산화막인 제2 희생막(151)을 습식 방식으로 식각하는 경우, 불산(HF) 또는 BOE(Buffer oxide etchant)을 이용하여 제2 희생막(151)을 식각할 수 있다.The process of etching the second sacrificial film 151 may be performed in an isotropic dry or wet process. When the second sacrificial layer 151 as the silicon oxide layer is etched by the isotropic dry method, the second sacrificial layer 151 is etched using an etching gas containing at least one of HF, NH 3 , NF 3 , and CF X (x is a natural number) The film 151 can be etched. When the second sacrificial layer 151, which is a silicon oxide layer, is etched by wet etching, the second sacrificial layer 151 may be etched using a fluorine acid (HF) or a buffer oxide etchant (BOE).

상기의 식각 공정에서 제2 희생막(151)의 식각 정도를 제어하여 채널막(125) 측벽으로부터의 희생막 패턴들(151P)의 폭(W2)이 채널막(125) 측벽으로부터의 제1 물질막들(111A 내지 111I)의 폭(W1)보다 좁게 형성되도록 할 수 있다.The degree of etching of the second sacrificial layer 151 is controlled in the etching process so that the width W2 of the sacrificial layer patterns 151P from the sidewalls of the channel layer 125 is greater than the width W2 of the first material from the sidewalls of the channel layer 125. [ Can be formed to be narrower than the width W1 of the films 111A to 111I.

도 3f를 참조하면, 희생막 패턴들(151P)을 식각 베리어로 한 식각 공정으로 시드막(145) 및 베리어 메탈막(143)의 노출된 영역을 식각하여 트렌치들(141) 각각의 내부에 시드막 패턴(145P) 및 베리어 메탈막 패턴(143P)을 형성한다. 시드막 패턴(145P) 및 베리어 메탈막 패턴(143P)은 트렌치들(141) 별로 분리되도록 형성된다. 이 때, 시드막 패턴(145P) 및 베리어 메탈막 패턴(143P)보다 제1 물질막들(111A 내지 111I)의 측벽이 더 돌출될 수 있다. 이 경우, 제1 물질막들(111A 내지 111I) 사이의 트렌치(141) 내에서 후속 공정에서 형성될 금속막의 부피를 크게 확보할 수 있다.Referring to FIG. 3F, the exposed regions of the seed film 145 and the barrier metal film 143 are etched by an etching process using the sacrificial pattern patterns 151P as an etching barrier, A film pattern 145P and a barrier metal film pattern 143P are formed. The seed film pattern 145P and the barrier metal film pattern 143P are formed so as to be separated by the trenches 141. [ At this time, the side walls of the first material films 111A to 111I may protrude more than the seed film pattern 145P and the barrier metal film pattern 143P. In this case, it is possible to secure a large volume of the metal film to be formed in the subsequent process in the trench 141 between the first material films 111A to 111I.

시드막(145) 및 베리어 메탈막(143)의 식각 공정은 황산(H2SO4), 암모니아(NH3), 및 과산화수소수(H2O2) 혼합물 중 적어도 어느 하나를 이용하여 실시할 수 있다.The etching process of the seed film 145 and the barrier metal film 143 can be performed using at least one of sulfuric acid (H 2 SO 4 ), ammonia (NH 3 ), and hydrogen peroxide water (H 2 O 2 ) have.

이 후, 희생막 패턴들(151P)을 제거하여 트렌치들(141) 표면을 따라 형성된 시드막 패턴(145P)을 노출시킨다.Thereafter, the sacrificial pattern 151P is removed to expose the seed film pattern 145P formed along the surface of the trenches 141. [

도 3g를 참조하면, 트렌치들(141) 각각의 내부에서 노출된 시드막 패턴(145P) 상부에 트렌치들(141)을 채우는 금속막(161)을 형성한다. 금속막(161)은 시드막 패턴(145P)으로부터 성장하여 트렌치들(141) 내부를 채운다. 이에 따라, 금속막(161)은 트렌치(141)에 접하지 않은 시드막 패턴(145P) 전면을 덮으며 형성된다.Referring to FIG. 3G, a metal film 161 filling the trenches 141 is formed on the seed film pattern 145P exposed inside the trenches 141, respectively. The metal film 161 grows from the seed film pattern 145P and fills the trenches 141 inside. Thus, the metal film 161 is formed covering the entire surface of the seed film pattern 145P that is not in contact with the trench 141.

금속막(161)은 제1 물질막(111A 내지 111I)의 측벽보다 돌출되게 형성될 수 있다. 이 때, 금속막(161)의 과도한 성장으로 금속막(161)의 일부가 트렌치(141) 외부의 슬릿(131) 측벽에 형성될 수 있다. 그러나, 금속막(161)의 식각 공정을 과도하게 실시하지 않더라도 식각 공정으로 슬릿(131) 측벽에 형성된 금속막(161)의 일부를 제거할 수 있다. 이와 같이 본 발명의 제1 실시 예에서는 금속막(161)을 과도하게 식각하지 않더라도 트렌치(141)별로 분리된 금속막(161)을 형성할 수 있다. 본 발명의 제1 실시 예에서는 금속막(161)을 과도하게 식각하지 않기 때문에 금속막(161)의 부피를 충분히 확보하여 금속막(161)의 저항을 개선할 수 있다. 한편, 도면에 도시하진 않았으나 식각 공정에 의해 금속막(161)의 측벽이 일부 두께 식각될 수 있다. 이 경우, 금속막(161)의 측벽은 제1 물질막(111A 내지 111I)의 측벽보다 돌출되지 않고 제1 물질막들(111A 내지 111I) 사이의 트렌치(141) 내부에 배치된다. 그리고, 동일한 층에서 인접한 금속막들(161) 사이의 간격을 크게 확보할 수 있어서 동일한 층에서 인접한 금속막들(161) 사이의 브릿지(bridge) 현상을 줄일 수 있다.The metal film 161 may be formed to protrude from the sidewalls of the first material films 111A to 111I. At this time, due to excessive growth of the metal film 161, a part of the metal film 161 may be formed on the side wall of the slit 131 outside the trench 141. However, even if the etching process of the metal film 161 is not performed excessively, a part of the metal film 161 formed on the side wall of the slit 131 can be removed by the etching process. As described above, according to the first embodiment of the present invention, the metal film 161 separated by the trenches 141 can be formed without excessively etching the metal film 161. In the first embodiment of the present invention, since the metal film 161 is not excessively etched, the volume of the metal film 161 can be sufficiently secured, and the resistance of the metal film 161 can be improved. On the other hand, although not shown in the drawing, the sidewalls of the metal film 161 can be partially etched by the etching process. In this case, the sidewall of the metal film 161 is not protruded from the sidewalls of the first material films 111A to 111I and is disposed inside the trench 141 between the first material films 111A to 111I. In addition, it is possible to secure a large gap between adjacent metal films 161 in the same layer, so that a bridge phenomenon between adjacent metal films 161 in the same layer can be reduced.

금속막(161)은 퍼지 가스를 공급한 후 금속 소스 가스를 공급하여 형성할 수 있다. 퍼지 가스로서 질소, 아르곤, 헬륨 중 적어도 어느 하나를 이용할 수 있다. 퍼지 가스를 공급하면, 반응하지 않은 환원 가스가 제거된다. 이 후, 금속 소스 가스를 공급한다. 예를 들어, 금속막(161)으로 텅스텐막을 형성하고자 하는 경우, 텅스텐 소스 가스로서, WF6, WCl6 및 W(CO6) 중 적어도 어느 하나를 이용할 수 있다.　 이러한 텅스텐 소스 가스를 공급하면,　시드막 패턴(145P)은 텅스텐으로 치환되고,　 소스 가스에서 텅스텐과 결합하고 있는 나머지 부분은 시드막 패턴(145P)과 결합하여 가스 상태가 된다. 예를 들어, 소스 가스에서 텅스텐과 결합하고 있는 나머지 부분은 시드막 패턴(145P)의 실리콘과 결합하여 가스 상태가 된다. 이로써, 금속막(161)은 시드막 패턴(145P) 상부에 선택적으로 형성된다. 금속막(161)은 H2SO4, NH3, 및 H2O2 혼합물 중 적어도 어느 하나를 이용하여 식각될 수 있다.
The metal film 161 can be formed by supplying a purge gas and then supplying a metal source gas. At least one of nitrogen, argon, and helium may be used as the purge gas. When the purge gas is supplied, unreacted reducing gas is removed. Thereafter, a metal source gas is supplied. For example, when a tungsten film is to be formed of the metal film 161, at least one of WF 6 , WCl 6, and W (CO 6 ) may be used as the tungsten source gas. When the tungsten source gas is supplied, the seed film pattern 145P is replaced with tungsten, and the remaining portion of the source gas that is bonded to the tungsten combines with the seed film pattern 145P to become a gaseous state. For example, the remaining portion of the source gas which is in contact with tungsten combines with the silicon of the seed film pattern 145P to become a gaseous state. Thereby, the metal film 161 is selectively formed on the seed film pattern 145P. The metal film 161 may be etched using at least one of a mixture of H 2 SO 4 , NH 3 , and H 2 O 2 .

이하, 도 3g를 참조하여 본 발명의 제1 실시 예에 따른 반도체 메모리 소자에 대해 보다 구체적으로 설명한다. 본 발명의 제1 실시 예에 따른 반도체 메모리 소자는 반도체 기판(101) 상부로 돌출된 채널막(123), 채널막(123)을 감싸면서 트렌치(141)을 사이에 두고 이격되어 적층된 제1 물질막들(111A 내지 111I), 트렌치(141)의 표면을 따라 형성된 시드막 패턴(145P), 및 시드막 패턴(145P)의 전면을 덮으며 트렌치(141)를 채우도록 형성된 금속막(161)을 포함한다. 본 발명의 제1 실시 예에 따른 반도체 메모리 소자는 트렌치(141)와 시드막 패턴(145P) 사이에 형성된 베리어 메탈막 패턴(143P)을 더 포함할 수 있다. 본 발명의 제1 실시 예에 따른 반도체 메모리 소자는 채널막(123)의 측벽을 감싸는 메모리막(123)을 더 포함한다.Hereinafter, the semiconductor memory device according to the first embodiment of the present invention will be described in more detail with reference to FIG. The semiconductor memory device according to the first embodiment of the present invention includes a channel film 123 protruding above a semiconductor substrate 101 and a first channel layer 123 surrounding the channel film 123 and spaced apart from each other with the trench 141 interposed therebetween, A metal film 161 formed so as to fill the entire surface of the seed film pattern 145P and fill the trench 141 is formed on the surface of the seed film pattern 145P, . The semiconductor memory device according to the first embodiment of the present invention may further include a barrier metal film pattern 143P formed between the trench 141 and the seed film pattern 145P. The semiconductor memory device according to the first embodiment of the present invention further includes a memory film 123 surrounding the sidewalls of the channel film 123.

상기에서 제1 물질막들(111A 내지 111I)의 측벽은 시드막 패턴(145P) 및 베리어 메탈막 패턴(143P)보다 돌출되게 형성될 수 있다. 그리고, 금속막(161)의 측벽은 제1 물질막들(111A 내지 111I)의 측벽보다 돌출되게 형성되거나, 제1 물질막들(111A 내지 111I) 사이에 배치될 수 있다. 금속막(161)은 셀렉트 트랜지스터들의 게이트들에 연결된 셀렉트 라인들 및 메모리 셀트랜지스터들의 게이트들에 연결된 워드 라인들로 이용될 수 있다. 예를 들어, 트렌치들(141)을 채우는 다수의 금속막들(161) 중 반도체 기판(101)에 인접한 적어도 한 층의 금속막은 제1 셀렉트 라인으로 이용되고, 최상층으로부터 적어도 한 층의 금속막은 제2 셀렉트 라인으로 이용되고, 제1 및 제2 셀렉트 라인들 사이의 금속막은 워드 라인들로 이용될 수 있다. 제1 및 제2 셀렉트 라인들의 두께는 워드 라인들의 두께와 동일하거나, 다르게 형성될 수 있다.The side walls of the first material films 111A to 111I may be formed to protrude from the seed film pattern 145P and the barrier metal film pattern 143P. The side walls of the metal film 161 may protrude from the sidewalls of the first material films 111A to 111I or may be disposed between the first material films 111A to 111I. The metal film 161 may be used as select lines connected to the gates of the select transistors and word lines connected to the gates of the memory cell transistors. For example, among the plurality of metal films 161 filling the trenches 141, at least one metal film adjacent to the semiconductor substrate 101 is used as a first select line, and at least one metal film from the uppermost layer 2 select line, and the metal film between the first and second select lines can be used as word lines. The thickness of the first and second select lines may be the same as or different from the thickness of the word lines.

채널막(125)은 공통 소스 라인에 연결되는 소스 영역(S)에 연결될 수 있다.The channel film 125 may be connected to a source region S connected to a common source line.

제1 셀렉트 라인과 채널막(125) 사이에 형성된 메모리막(123) 및, 제2 셀렉트 라인과 채널막(125) 사이에 형성된 메모리막(123)은 게이트 절연막으로 이용될 수 있다.The memory film 123 formed between the first select line and the channel film 125 and the memory film 123 formed between the second select line and the channel film 125 can be used as a gate insulating film.

상술한 구조에 따르면, 제1 셀렉트 라인과 채널막(125)의 교차부에 제1 셀렉트 트랜지스터가 정의되고, 워드 라인들과 채널막(125)의 교차부에 메모리 셀 트랜지스터들이 정의된다. 그리고, 제2 셀렉트 라인과 채널막(125)의 교차부에 제2 셀렉트 트랜지스터가 정의된다. 이로써 셀 스트링은 제1 및 제2 셀렉트 트랜지스터 사이에 적층되며 채널막(125)을 통해 직렬로 연결된 다수의 메모리 셀 트랜지스터들을 포함하는 구조로 형성된다.According to the above-described structure, a first select transistor is defined at the intersection of the first select line and the channel film 125, and memory cell transistors are defined at the intersection of the word lines and the channel film 125. [ A second select transistor is defined at the intersection of the second select line and the channel film 125. [ Thus, the cell string is formed of a structure including a plurality of memory cell transistors stacked between the first and second select transistors and connected in series through the channel film 125.

본 발명의 제1 실시 예에서는 시드막 패턴(145P) 상에 금속막(161)을 선택적으로 성장시켜 금속막(161)을 트렌치(141)별로 분리되게 형성할 수 있다. 이에 따라, 본 발명의 제1 실시 예에서는 금속막(161)을 과도 식각할 필요가 없으므로 공정 난이도를 낮출 수 있다. 그리고, 본 발명의 제1 실시 예에서는 금속막(161)을 시드막 패턴(145P) 상에 선택적으로 성장시키므로 시드막 패턴(145P)의 전면이 금속막(161)에 의해 덮이게 된다.
In the first embodiment of the present invention, the metal film 161 may be selectively grown on the seed film pattern 145P to separate the metal film 161 by the trench 141. Accordingly, in the first embodiment of the present invention, since it is not necessary to etch the metal film 161 excessively, the process difficulty can be lowered. In the first embodiment of the present invention, the metal film 161 is selectively grown on the seed film pattern 145P, so that the entire surface of the seed film pattern 145P is covered with the metal film 161. [

도 4는 본 발명의 제2 실시 예에 따른 반도체 메모리 소자의 채널막을 나타내는 도면이다. 본 발명의 제2 실시 예에 따른 반도체 메모리 소자는 본 발명의 제1 실시 예와 비교하여 채널막의 형태만 다를 뿐 나머지 구성은 제1 실시 예와 동일하다. 따라서, 이하에서는 본 발명의 제2 실시 예에 따른 채널막에 대해서만 설명한다.4 is a view showing a channel film of a semiconductor memory device according to a second embodiment of the present invention. The semiconductor memory device according to the second embodiment of the present invention differs from that of the first embodiment only in the shape of the channel layer, and the remaining structure is the same as that of the first embodiment. Therefore, only the channel film according to the second embodiment of the present invention will be described below.

본 발명의 제2 실시 예에 따른 채널막(225)은 채널홀의 중심부를 개구시키며 채널홀의 측벽을 따라 형성될 수 있다. 이 경우, 채널막(225) 형성 후 채널홀 중심부를 채우는 절연막(227)을 더 형성할 수 있다. 이에 따라, 본 발명의 제2 실시 예에 따른 채널막(225)은 채널홀 중심부를 채우는 절연막(227)을 감싸며 형성된다.
The channel film 225 according to the second embodiment of the present invention may be formed along the sidewalls of the channel hole, opening the center of the channel hole. In this case, after forming the channel film 225, an insulating film 227 filling the central portion of the channel hole can be further formed. Accordingly, the channel film 225 according to the second embodiment of the present invention is formed to surround the insulating film 227 filling the center of the channel hole.

도 5는 본 발명의 제3 및 제4 실시 예에 따른 반도체 메모리 소자를 나타내는 회로도이다.5 is a circuit diagram showing a semiconductor memory device according to third and fourth embodiments of the present invention.

도 5를 참조하면, 본 발명의 제3 및 제4 실시 예에 따른 반도체 메모리 소자는 공통 소스 라인(CSL), 다수의 비트라인들(BL1, BL2), 및 공통 소스 라인(CSL)과 비트라인들(BL1, BL2) 사이에 연결된 다수의 셀 스트링들(CS1, CS2)을 포함할 수 있다.Referring to FIG. 5, the semiconductor memory device according to the third and fourth embodiments of the present invention includes a common source line CSL, a plurality of bit lines BL1 and BL2, and a common source line CSL, And a plurality of cell strings CS1 and CS2 connected between the cells BL1 and BL2.

공통 소스 라인(CSL)은 셀 스트링들(CS1, CS2) 상에 배치된 도전성 라인이다. 공통 소스 라인(CSL) 하부에는 다수의 셀 스트링들(CS1, CS2)이 연결된다.The common source line CSL is a conductive line disposed on the cell strings CS1 and CS2. A plurality of cell strings CS1 and CS2 are connected under the common source line CSL.

비트 라인들(BL1, BL2) 각각은 다수의 셀 스트링들(CS1, CS2) 상에 배치된 도전성 라인이며, 공통 소스 라인(CSL)과 격리되도록 공통 소스 라인(CSL)과 다른 층에 배치된다. 비트 라인들(BL1, BL2) 각각에는 비트 라인들(BL1, BL2) 각각의 연장 방향을 따라 배열된 일렬의 셀 스트링들이 병렬로 연결된다.Each of the bit lines BL1 and BL2 is a conductive line disposed on the plurality of cell strings CS1 and CS2 and is disposed on the other layer with the common source line CSL so as to be isolated from the common source line CSL. In each of the bit lines BL1 and BL2, a series of cell strings arranged in the extending direction of each of the bit lines BL1 and BL2 are connected in parallel.

다수의 셀 스트링들(CS1, CS2) 각각은 공통 소스 라인(CSL)에 연결된 제1 셀렉트 트랜지스터(SST), 다수의 비트 라인들(BL1, BL2) 중 하나에 연결된 제2 셀렉트 트랜지스터(DST), 제1 및 제2 셀렉트 트랜지스터(DST, SST) 하부에 형성된 파이프 트랜지스터(Ptr), 파이프 트랜지스터(Ptr)와 제1 셀렉트 트랜지스터(SST) 사이에 적층된 제1 그룹의 메모리 셀 트랜지스터들(MC1 내지 MCk), 및 파이프 트랜지스터(Ptr)와 제2 셀렉트 트랜지스터(DST) 사이에 적층된 제2 그룹의 메모리 셀 트랜지스터들(MCk+1 내지 MCn)을 포함한다. 다수의 셀 스트링들(CS1, CS2) 각각을 구성하는 제1 셀렉트 트랜지스터(SST), 제1 그룹의 메모리 셀 트랜지스터들(MC1 내지 MCk), 파이프 트랜지스터(Ptr), 제2 그룹의 메모리 셀 트랜지스터들(MCk+1 내지 MCn), 및 제2 셀렉트 트랜지스터(DST)는 채널막을 통해 직렬로 연결된다.Each of the plurality of cell strings CS1 and CS2 includes a first select transistor SST connected to the common source line CSL, a second select transistor DST connected to one of the plurality of bit lines BL1 and BL2, A first group of memory cell transistors MC1 to MCk (hereinafter, referred to as " MC1 to MCk ") which are stacked between a pipe transistor Ptr, a pipe transistor Ptr and a first select transistor SST formed under the first and second select transistors DST and SST, And a second group of memory cell transistors MCk + 1 to MCn stacked between the pipe transistor Ptr and the second select transistor DST. The first select transistor SST, the first group of memory cell transistors MC1 to MCk, the pipe transistor Ptr, the second group of memory cell transistors MC1 to MCn constituting each of the plurality of cell strings CS1 and CS2, (MCk + 1 to MCn), and the second select transistor (DST) are connected in series through the channel film.

제1 셀렉트 트랜지스터(SST)의 게이트는 제1 셀렉트 라인(SSL)에 연결되고, 제2 셀렉트 트랜지스터(DST)의 게이트는 제2 셀렉트 라인(DSL)에 연결된다. 제1 및 제2 그룹의 메모리 셀 트랜지스터들(MC1 내지 MCn)의 게이트들은 워드 라인들(WL1 내지 WLn)에 연결된다. 파이프 트랜지스터(Ptr)의 게이트는 파이프 게이트(PG)에 연결된다. 제1 셀렉트 라인(SSL), 워드 라인들(WL1 내지 WLn), 및 제2 셀렉트 라인(DSL)은 일방향을 따라 연장되어 라인 형태로 형성될 수 있다. 제1 셀렉트 라인(SSL)에는 제1 셀렉트 라인(SSL)의 연장 방향과 동일한 방향을 따라 배치되고, 동일한 층에 배치된 다수의 제1 셀렉트 트랜지스터들(SST)의 게이트들이 공통으로 연결될 수 있다. 제2 셀렉트 라인(DSL)에는 제2 셀렉트 라인(DSL)의 연장 방향과 동일한 방향을 따라 배치되고, 동일한 층에 배치된 다수의 제2 셀렉트 트랜지스터들(DST)의 게이트들이 공통으로 연결될 수 있다. 워드 라인들(WL1 내지 WLn) 각각에는 워드 라인들(WL1 내지 WLn) 각각의 연장 방향을 따라 배열되며, 동일한 층에 배치된 다수의 메모리 셀들의 게이트들이 공통으로 연결될 수 있다. 파이프 게이트(PG)는 메모리 블록을 구성하는 다수의 파이프 트랜지스터들(Ptr)에 공통으로 연결될 수 있다. 워드 라인들(WL1 내지 WLn)과 제1 및 제2 셀렉트 라인(SSL, DSL)은 파이프 게이트(PG) 상에 순차로 적층된 금속막들로 형성된다. 채널막은 금속막들에 의해 둘러싸이며, 채널막의 저면은 파이프 게이트(PG)에 의해 둘러싸인다.
The gate of the first select transistor SST is connected to the first select line SSL and the gate of the second select transistor DST is connected to the second select line DSL. The gates of the first and second groups of memory cell transistors MC1 to MCn are connected to the word lines WL1 to WLn. The gate of the pipe transistor Ptr is connected to the pipe gate PG. The first select line (SSL), the word lines (WL1 to WLn), and the second select line (DSL) may extend in one direction and be formed in a line shape. The gates of the plurality of first select transistors SST arranged in the same layer may be commonly connected to the first select line SSL along the same direction as the extending direction of the first select line SSL. The gates of the plurality of second select transistors DST arranged in the same layer can be commonly connected to the second select line DSL along the same direction as the extending direction of the second select line DSL. Each of the word lines WL1 to WLn is arranged along the extension direction of each of the word lines WL1 to WLn and gates of the plurality of memory cells arranged in the same layer can be connected in common. The pipe gate PG may be connected in common to the plurality of pipe transistors Ptr constituting the memory block. The word lines WL1 to WLn and the first and second select lines SSL and DSL are formed of metal films sequentially stacked on the pipe gate PG. The channel film is surrounded by the metal films, and the bottom surface of the channel film is surrounded by the pipe gate (PG).

이하 본 발명의 제3 및 제4 실시 예에 따른 반도체 메모리 소자 및 그 제조방법에 대해 보다 구체적으로 설명한다.Hereinafter, the semiconductor memory device and the manufacturing method thereof according to the third and fourth embodiments of the present invention will be described more specifically.

도 6a 내지 도 6d는 본 발명의 제3 실시 예에 따른 반도체 메모리 소자 및 그 제조방법을 설명하기 위한 단면도들이다.6A to 6D are cross-sectional views illustrating a semiconductor memory device and a method of manufacturing the same according to a third embodiment of the present invention.

도 6a를 참조하면, 반도체 기판(301) 상에 절연막(303)을 형성한다. 이 후, 절연막(303) 상에 제1 파이프 도전막(305)을 형성하고, 제1 파이프 도전막(305)의 일부를 식각하여 파이프 트랜치(PT)를 형성한다. 이어서, 파이프 트랜치(PT) 내부를 파이프 희생막(307)으로 채운다. 계속해서, 파이프 희생막(307)을 포함하는 제1 파이프 도전막(305) 상부에 제2 파이프 도전막(309)을 더 형성할 수 있다. 이 후, 제1 및 제2 파이프 도전막들(305, 309)을 식각하여 파이프 게이트(PG)를 형성할 수 있다.Referring to FIG. 6A, an insulating film 303 is formed on a semiconductor substrate 301. Thereafter, a first pipe conductive film 305 is formed on the insulating film 303, and a part of the first pipe conductive film 305 is etched to form a pipe trench PT. The interior of the pipe trench PT is then filled with a pipe sacrificial film 307. Next, a second pipe conductive film 309 may be further formed on the first pipe conductive film 305 including the pipe sacrificial film 307. Thereafter, the first and second pipe conductive films 305 and 309 may be etched to form the pipe gate PG.

이어서, 제1 물질막들(311A 내지 311E) 및 제2 물질막들(313A 내지 313D)을 교대로 적층한다. 제1 물질막들(311A 내지 311E) 및 제2 물질막들(313A 내지 313D)의 적층 수는 반도체 기판(301) 상에 적층하고자 하는 메모리 셀들의 개수 및 셀렉트 트랜지스터들의 개수에 따라 다양하게 변경될 수 있다. 제1 물질막들(311A 내지 311E)은 층간 절연막들이 형성될 층에 형성되며, 층간 절연막용 절연물로 형성될 수 있다. 제2 물질막들(313A 내지 313D)은 제1 셀렉트 라인, 워드 라인들 및 제2 셀렉트 라인이 형성될 층에 형성될 수 있다. 제1 물질막들(311A 내지 311E) 및 제2 물질막들(313A 내지 313D)은 서로에 대한 식각 선택비가 큰 물질막으로 형성될 수 있으며, 구체적인 예는 도 3a에서 상술한 바와 동일하다.Subsequently, the first material films 311A to 311E and the second material films 313A to 313D are alternately laminated. The number of stacks of the first material films 311A to 311E and the second material films 313A to 313D may be variously changed depending on the number of memory cells to be stacked on the semiconductor substrate 301 and the number of select transistors . The first material films 311A to 311E may be formed in a layer in which interlayer insulating films are to be formed and may be formed of an insulating material for an interlayer insulating film. The second material films 313A to 313D may be formed in a layer in which a first select line, a word line, and a second select line are to be formed. The first material films 311A to 311E and the second material films 313A to 313D may be formed of a material film having a large etch selectivity ratio with respect to each other, and a specific example is the same as that described above with reference to FIG. 3A.

이 후, 마스크 공정으로 제1 물질막들(311A 내지 311E) 및 제2 물질막들(313A 내지 313D)을 식각하여 제1 물질막들(311A 내지 311E) 및 제2 물질막들(313A 내지 313D)을 관통하는 채널홀들(321A, 321B)을 형성한다. 제2 파이프 도전막(309)이 형성된 경우, 채널홀들(321A, 321B)은 제2 파이프 도전막(309)을 더 관통한다. 채널홀들(321A, 321B)은 파이프 희생막(307)의 일측을 노출시키는 제1 채널홀(321A)과 파이프 희생막(307)의 타측을 노출시키는 제2 채널홀(321B)로 구분될 수 있다.Thereafter, the first material films 311A to 311E and the second material films 313A to 313D are etched by the mask process to form the first material films 311A to 311E and the second material films 313A to 313D The channel holes 321A and 321B passing through the channel holes 321A and 321B are formed. When the second pipe conductive film 309 is formed, the channel holes 321A and 321B further penetrate the second pipe conductive film 309. The channel holes 321A and 321B may be divided into a first channel hole 321A for exposing one side of the pipe sacrificial film 307 and a second channel hole 321B for exposing the other side of the pipe sacrificial film 307 have.

도 6b를 참조하면, 제1 및 제2 채널홀(321A, 321B)을 통해 노출된 파이프 희생막(307)을 제거하여 파이프 트랜치(PT)를 개구시킨다. 이 때, 파이프 희생막(307)이 제1 물질막들(311A 내지 311E) 및 제2 물질막들(313A 내지 313D)에 대한 식각 선택비가 높은 물질로 형성된 경우, 별도의 식각 베리어 형성 공정을 실시하지 않고 파이프 희생막(307)을 제거할 수 있다. 이와는 다르게 파이프 희생막(307)이 제1 물질막들(311A 내지 311E) 또는 제2 물질막들(313A 내지 313D)에 대한 식각 선택비가 낮은 물질로 형성된 경우, 제1 및 제2 채널홀(321A, 321B)의 측벽에 식각 베리어용 스페이서를 더 형성할 수 있다. 식각 베리어용 스페이서는 희생막(307) 제거 후 제거된다.Referring to FIG. 6B, the pipe sacrificial layer 307 exposed through the first and second channel holes 321A and 321B is removed to open the pipe trench PT. At this time, if the pipe sacrificial layer 307 is formed of a material having a high etching selection ratio for the first material films 311A to 311E and the second material films 313A to 313D, a separate etching barrier forming process is performed The pipe sacrificial film 307 can be removed. Alternatively, when the pipe sacrificial film 307 is formed of a material having a low etching selectivity to the first material films 311A to 311E or the second material films 313A to 313D, the first and second channel holes 321A And 321B may be further formed on the sidewalls thereof. The spacer for the etch barrier is removed after removing the sacrificial layer 307.

파이프 트랜치(PT)를 개구시킨 후, 제1 및 제2 채널홀(321A, 321B)과 파이프 트랜치(PT) 내부를 반도체막으로 채워서, 파이프 트랜치(PT) 내부에 배치된 파이프 채널막(325P), 제1 채널홀(321A) 내부에 배치된 제1 채널막(325A), 및 제2 채널홀(321B) 내부에 배치된 제2 채널막(325B)을 형성한다. 반도체막 형성 전, 파이프 트랜치(PT), 제1 및 제2 채널홀(321A, 321B)의 표면을 따라 메모리막(323)을 더 형성할 수 있다. 메모리막(323)의 구성은 도 3b에서 상술한 바와 같다.After the pipe trench PT is opened, the first and second channel holes 321A and 321B and the inside of the pipe trench PT are filled with the semiconductor film to form the pipe channel film 325P disposed inside the pipe trench PT, A first channel film 325A disposed in the first channel hole 321A and a second channel film 325B disposed in the second channel hole 321B are formed. The memory film 323 may be further formed along the surfaces of the pipe trench PT and the first and second channel holes 321A and 321B before the semiconductor film is formed. The structure of the memory film 323 is as described above with reference to FIG. 3B.

도 6c를 참조하면, 파이프 채널막(325P)과 제1 및 제2 채널막(325A, 325B) 형성 후, 마스크 공정으로 제1 물질막들(311A 내지 311E) 및 제2 물질막들(313A 내지 313D)을 식각하여 슬릿(331)을 형성한다. 슬릿(331)은 제1 물질막들(311A 내지 311E) 및 제2 물질막들(313A 내지 313D)을 관통하여 제2 물질막들(313A 내지 313D)의 측벽을 노출시킨다. 슬릿(331)은 제1 물질막들(311A 내지 311E) 및 제2 물질막들(313A 내지 313D)을 메모리 블록별 또는 라인별로 분리할 수 있다. 특히, 슬릿(331)은 제1 및 제2 채널막(325A, 325B) 사이의 제1 물질막들(311A 내지 311E) 및 제2 물질막들(313A 내지 313D)을 관통하도록 형성될 수 있다.Referring to FIG. 6C, after the pipe channel film 325P and the first and second channel films 325A and 325B are formed, the first material films 311A to 311E and the second material films 313A to 311E are formed by a mask process, 313D are etched to form the slits 331. [ The slit 331 exposes the sidewalls of the second material films 313A to 313D through the first material films 311A to 311E and the second material films 313A to 313D. The slits 331 may separate the first material films 311A to 311E and the second material films 313A to 313D by memory blocks or lines. In particular, the slit 331 may be formed to penetrate the first material films 311A to 311E and the second material films 313A to 313D between the first and second channel films 325A and 325B.

이 후, 도 3c에서 상술한 바와 같이 식각 공정을 실시하여 트렌치들(341)을 형성한다. 이어서, 도 3d에서 상술한 바와 같이 시드막을 형성하거나, 베리어 메탈막 및 시드막을 형성한다. 이어서, 도 3d에서 상술한 바와 같이 트렌치들(341)을 제2 희생막으로 채운다. 이 후, 도 3e에서 상술한 바와 같이 식각 공정을 실시하여 희생막 패턴(351P)을 형성한다. 그리고 나서, 도 3f에서 상술한 바와 같이 식각 공정을 실시하여 베리어 메탈막 패턴(343P) 및 시드막 패턴(345P)을 형성한다. 본 발명의 제1 실시 예에서도 상술하였듯, 베리어 메탈막 패턴(343P)은 경우에 따라 형성하지 않을 수 있다.
Thereafter, the etching process is performed as described above with reference to FIG. 3C to form the trenches 341. Subsequently, a seed film is formed as described above in Fig. 3D, or a barrier metal film and a seed film are formed. Then, the trenches 341 are filled with the second sacrificial film as described above in Fig. 3D. Thereafter, the sacrificial film pattern 351P is formed by performing the etching process as described above with reference to FIG. 3E. Then, the barrier metal film pattern 343P and the seed film pattern 345P are formed by performing the etching process as described above with reference to FIG. 3F. As described in the first embodiment of the present invention, the barrier metal film pattern 343P may not be formed as the case may be.

도 6d를 참조하면, 희생막 패턴들(351P)을 제거하여 트렌치들(341) 표면을 따라 형성된 시드막 패턴(345P)을 노출시킨다. 이 후, 도 3g에서 상술한 바와 같이 시드막 패턴(345P)으로부터 금속막(361)을 성장시켜 트렌치들(341) 각각의 내부를 금속막(361)으로 채운다.
Referring to FIG. 6D, the sacrificial pattern 351P is removed to expose the seed film pattern 345P formed along the surface of the trenches 341. 3G, the metal film 361 is grown from the seed film pattern 345P to fill the inside of each of the trenches 341 with the metal film 361. Then, as shown in Fig.

이하, 도 6d를 참조하여, 본 발명의 제3 실시 예에 따른 반도체 메모리 소자에 대해 보다 구체적으로 설명한다. 본 발명의 제3 실시 예에 따른 반도체 메모리 소자는 반도체 기판(301) 상부에 형성된 절연막(303), 절연막(303) 상부에 형성된 파이프 게이트(PG), 및 파이프 게이트(PG) 내에 형성된 파이프 채널막(325P)을 포함한다. 그리고, 본 발명의 제3 실시 예에 따른 반도체 메모리 소자는 파이프 채널막(325P) 상부로 돌출된 제1 및 제2 채널막(325A, 325B), 제1 및 제2 채널막(325A, 325B) 각각을 감싸면서 트렌치(341)를 사이에 두고 이격되어 적층된 층간 절연막용 제1 물질막들(311A 내지 311E)을 포함한다. 또한, 본 발명의 제3 실시 예에 따른 반도체 메모리 소자는 트렌치(341)의 표면을 따라 형성된 시드막 패턴(343P), 시드막 패턴(343P)의 전면을 덮으며 트렌치(341)를 채우도록 형성된 금속막(361)을 포함한다. 본 발명의 제3 실시 예에 따른 반도체 메모리 소자는 트렌치(341)와 시드막 패턴(345P) 사이에 형성된 베리어 메탈막 패턴(343P)을 더 포함할 수 있다. 본 발명의 제3 실시 예에 따른 반도체 메모리 소자는 파이프 채널막(325P), 제1 및 제2 채널막(325A, 325B)을 감싸는 메모리 막(323)을 더 포함한다.Hereinafter, a semiconductor memory device according to a third embodiment of the present invention will be described in more detail with reference to FIG. 6D. The semiconductor memory device according to the third embodiment of the present invention includes an insulating film 303 formed on a semiconductor substrate 301, a pipe gate PG formed on the insulating film 303, (325P). The semiconductor memory device according to the third embodiment of the present invention includes first and second channel films 325A and 325B, first and second channel films 325A and 325B protruded above the pipe channel film 325P, And first material films 311A to 311E for interlayer insulating films stacked with the trenches 341 interposed therebetween. The semiconductor memory device according to the third embodiment of the present invention further includes a seed film pattern 343P formed along the surface of the trench 341 and a seed film pattern 343P formed so as to fill the entire surface of the seed film pattern 343P and fill the trench 341. [ And a metal film 361. The semiconductor memory device according to the third embodiment of the present invention may further include a barrier metal film pattern 343P formed between the trench 341 and the seed film pattern 345P. The semiconductor memory device according to the third embodiment of the present invention further includes a memory film 323 surrounding the pipe channel film 325P and the first and second channel films 325A and 325B.

상기에서 제1 물질막들(311A 내지 311E)의 측벽은 시드막 패턴(345P) 및 베리어 메탈막 패턴(343P)보다 돌출되게 형성될 수 있다. 그리고, 금속막(361)의 측벽은 제1 물질막들(311A 내지 311E)의 측벽보다 돌출되게 형성되거나, 제1 물질막들(311A 내지 311E) 사이에 배치될 수 있다. 금속막(361)은 셀렉트 트랜지스터들의 게이트들에 연결된 셀렉트 라인들 및 메모리 셀트랜지스터들의 게이트들에 연결된 워드 라인들로 이용될 수 있다. 예를 들어, 트렌치들(341)을 채우는 다수의 금속막들(361) 중 최상층으로부터 적어도 한층의 금속막들은 제1 및 제2 셀렉트 라인으로 이용될 수 있다. 여기서, 제1 셀렉트 라인은 제1 채널막(325A)을 감싸도록 형성된 것이며, 제2 셀렉트 라인은 제2 채널막(325B)을 감싸도록 형성된 것일 수 있다. 그리고, 파이프 게이트(PG) 및 제1 셀렉트 라인 사이와, 파이프 게이트(PG) 및 제2 셀렉트 라인 사이의 금속막들은 워드 라인들로 이용될 수 있다. 제1 및 제2 셀렉트 라인들의 두께는 워드 라인들의 두께와 동일하거나, 다르게 형성될 수 있다.The side walls of the first material films 311A to 311E may be formed to protrude from the seed film pattern 345P and the barrier metal film pattern 343P. The sidewall of the metal film 361 may protrude from the sidewalls of the first material films 311A to 311E or may be disposed between the first material films 311A to 311E. The metal film 361 may be used as select lines connected to the gates of the select transistors and word lines connected to the gates of the memory cell transistors. For example, at least one layer of the metal film from the uppermost layer among the plurality of metal films 361 filling the trenches 341 may be used as the first and second select lines. Here, the first select line may be formed to surround the first channel film 325A, and the second select line may be formed to surround the second channel film 325B. Metal films between the pipe gate PG and the first select line and between the pipe gate PG and the second select line may be used as word lines. The thickness of the first and second select lines may be the same as or different from the thickness of the word lines.

제1 셀렉트 라인과 제1 채널막(325A) 사이에 형성된 메모리막(323), 제2 셀렉트 라인과 제2 채널막(325B) 사이에 형성된 메모리막(323), 및 파이프 게이트(PG)와 파이프 채널막(325P) 사이에 형성된 메모리막(323)은 게이트 절연막으로 이용될 수 있다.A memory film 323 formed between the first select line and the first channel film 325A, a memory film 323 formed between the second select line and the second channel film 325B, and a pipe gate PG, The memory film 323 formed between the channel films 325P can be used as a gate insulating film.

상술한 구조에 따르면, 제1 셀렉트 라인과 제1 채널막(325A)의 교차부에 제1 셀렉트 트랜지스터가 정의되고, 제2 셀렉트 라인과 제2 채널막(325B)의 교차부에 제2 셀렉트 트랜지스터가 정의된다. 또한, 워드 라인들과 제1 채널막(325A)의 교차부와 워드 라인들과 제2 채널막(325B)의 교차부에 메모리 셀 트랜지스터들이 정의되고, 파이프 게이트(PG)와 파이프 채널막(325P)의 교차부에 파이프 트랜지스터가 정의된다. 이로써 셀 스트링은 제1 및 제2 셀렉트 트랜지스터 사이에서 채널막들(325A, 325P, 325B)을 통해 직렬로 연결된 다수의 메모리 셀 트랜지스터들을 포함하는 구조로 형성된다.According to the above-described structure, the first select transistor is defined at the intersection of the first select line and the first channel film 325A, and the second select transistor is formed at the intersection of the second select line and the second channel film 325B. Is defined. In addition, memory cell transistors are defined at the intersections of the word lines and the first channel film 325A and the intersections of the word lines and the second channel film 325B, and the pipe gate (PG) and the pipe channel film 325P Quot;) is defined at the intersection of the gate and the drain. Thus, the cell string is formed in a structure including a plurality of memory cell transistors connected in series through the channel films 325A, 325P, and 325B between the first and second select transistors.

본 발명의 제3 실시 예는 제1 실시 예에서와 동일한 방식으로 트렌치(341) 내부에 금속막(361)을 형성하므로 공정 난이도를 낮출 수 있다.
The third embodiment of the present invention can reduce the process difficulty by forming the metal film 361 in the trench 341 in the same manner as in the first embodiment.

도 7은 본 발명의 제4 실시 예에 따른 반도체 메모리 소자의 채널막을 나타낸 도면이다. 본 발명의 제4 실시 예에 따른 반도체 메모리 소자는 본 발명의 제3 실시 예와 비교하여 채널막의 형태만 다를 뿐 나머지 구성은 제3 실시 예와 동일하
7 is a view showing a channel film of a semiconductor memory device according to a fourth embodiment of the present invention. The semiconductor memory device according to the fourth embodiment of the present invention differs from the semiconductor memory device according to the third embodiment only in the shape of the channel layer,

도 4는 본 발명의 제2 실시 예에 따른 반도체 메모리 소자의 채널막을 나타내는 도면이다. 본 발명의 제2 실시 예에 따른 반도체 메모리 소자는 본 발명의 제1 실시 예와 비교하여 채널막의 형태만 다를 뿐 나머지 구성은 제1 실시 예와 동일하다. 따라서, 이하에서는 본 발명의 제4 실시 예에 따른 채널막에 대해서만 설명한다.4 is a view showing a channel film of a semiconductor memory device according to a second embodiment of the present invention. The semiconductor memory device according to the second embodiment of the present invention differs from that of the first embodiment only in the shape of the channel layer, and the remaining structure is the same as that of the first embodiment. Therefore, only the channel film according to the fourth embodiment of the present invention will be described below.

본 발명의 제4 실시 예에 따른 파이프 채널막(425P)은 파이프 트랜치의 중심부를 개구시키며 파이프 트랜치의 표면을 따라 형성되고, 제1 및 제2 채널막(425A, 425B)은 제1 및 제2 채널홀의 중심부를 개구시키며 제1 및 제2 채널홀의 표면을 따라 형성될 수 있다. 이 경우, 파이프 채널막(425P), 제1 및 제2 채널막(425A, 425B) 형성 후 파이프 트랜치의 중심부와 제1 및 제2 채널홀의 중심부를 채우는 절연막(427)을 더 형성할 수 있다. 이에 따라, 본 발명의 제4 실시 예에 따른 파이프 채널막(425P)은 파이프 트랜치 중심부를 채우는 절연막(427)을 감싸며 형성되고, 제1 및 제2 채널막(425A, 425B)은 제1 및 제2 채널홀 중심부를 채우는 절연막(427)을 감싸며 형성된다.
The pipe channel film 425P according to the fourth embodiment of the present invention is formed along the surface of the pipe trench with the center portion of the pipe trench opening and the first and second channel films 425A and 425B are formed in the first and second And may be formed along the surface of the first and second channel holes, opening the center of the channel hole. In this case, an insulating film 427 filling the central portion of the pipe trench and the central portions of the first and second channel holes may be further formed after the first and second channel films 425A and 425B are formed. Accordingly, the pipe channel film 425P according to the fourth embodiment of the present invention is formed by surrounding the insulating film 427 filling the center of the pipe trench, and the first and second channel films 425A and 425B are formed by the first and second channel films 425A and 425B. And an insulating film 427 filling the center of the two-channel holes.

도 8은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.8 is a block diagram illustrating a memory system according to an embodiment of the present invention.

도 8을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(1100)은 비휘발성 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다. Referring to FIG. 8, a memory system 1100 according to an embodiment of the present invention includes a non-volatile memory element 1120 and a memory controller 1110.

비휘발성 메모리 소자(1120)는 도 2 내지 도 7에서 상술한 실시예를 참조하여 설명한 반도체 메모리 소자를 포함한다. 또한, 비휘발성 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.The nonvolatile memory element 1120 includes the semiconductor memory element described with reference to the embodiment described above with reference to FIGS. In addition, the non-volatile memory element 1120 may be a multi-chip package composed of a plurality of flash memory chips.

메모리 컨트롤러(1110)는 비휘발성 메모리 소자(1120)를 제어하도록 구성되며, SRAM(1111), CPU(1112), 호스트 인터페이스(1113), ECC(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 비휘발성 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 비휘발성 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM 등을 더 포함할 수 있다.The memory controller 1110 is configured to control the non-volatile memory element 1120 and may include an SRAM 1111, a CPU 1112, a host interface 1113, an ECC 1114, a memory interface 1115 . The SRAM 1111 is used as an operation memory of the CPU 1112 and the CPU 1112 performs all control operations for data exchange of the memory controller 1110 and the host interface 1113 is connected to the memory system 1100 And a host computer. The ECC 1114 also detects and corrects errors contained in the data read from the non-volatile memory element 1120 and the memory interface 1115 performs interfacing with the non-volatile memory element 1120. In addition, the memory controller 1110 may further include a ROM or the like for storing code data for interfacing with a host.

이와 같이, 구성을 갖는 메모리 시스템(1100)은 비휘발성 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
Thus, the memory system 1100 having the configuration can be a memory card or a solid state disk (SSD) in which the nonvolatile memory element 1120 and the controller 1110 are combined. For example, if the memory system 1100 is an SSD, the memory controller 1110 may be connected to the external (e.g., via a USB), MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE, For example, a host).

도 9는 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.9 is a configuration diagram illustrating a computing system according to an embodiment of the present invention.

도 9를 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.9, a computing system 1200 according to an embodiment of the present invention includes a CPU 1220 electrically coupled to a system bus 1260, a RAM 1230, a user interface 1240, a modem 1250, a memory 1250, System 1210 shown in FIG. In addition, when the computing system 1200 is a mobile device, a battery for supplying an operating voltage to the computing system 1200 may be further included, and an application chipset, a camera image processor (CIS), a mobile deem, .

메모리 시스템(1210)은 앞서 도 8을 참조하여 설명한 바와 같이, 비휘발성 메모리(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.The memory system 1210 may include a nonvolatile memory 1212 and a memory controller 1211 as described above with reference to FIG.

101, 301: 반도체 기판
125, 225, 325P, 325A, 325B, 425P, 425A, 425B: 채널막
111A 내지 111I, 311A 내지 311E: 층간 절연막용 제1 물질막
113A 내지 113H, 313A 내지 313D: 제1 희생막용 제2 물질막
121, 321A, 321B: 채널홀 PT: 파이프 트랜치
307: 파이프 희생막 125, 325: 메모리막
131, 331: 슬릿 141, 341: 트렌치
143, 343 : 베리어 메탈막 145, 345: 시드막
151P, 351P: 희생막 패턴 161, 361: 금속막101, 301: semiconductor substrate
125, 225, 325P, 325A, 325B, 425P, 425A, 425B:
111A to 111I, 311A to 311E: First material film for an interlayer insulating film
113A to 113H, 313A to 313D: a second material film for the first sacrificial film
121, 321A, 321B: channel hole PT: pipe trench
307: pipe sacrificial film 125, 325: memory film
131, 331: Slit 141, 341: Trench
143, 343: Barrier metal film 145, 345: Seed film
151P, 351P: a sacrificial film pattern 161, 361: a metal film

Claims (15)

채널막을 감싸며 형성되고, 트렌치를 사이에 두고 적층된 층간 절연막들;
상기 트렌치의 표면을 따라 형성된 시드막 패턴; 및
상기 트렌치 내부를 채우며 상기 시드막 패턴 상에 형성된 금속막을 포함하는 반도체 메모리 소자.Interlayer insulating films formed to surround the channel films and stacked with the trenches interposed therebetween;
A seed film pattern formed along the surface of the trench; And
And a metal film filling the trench and formed on the seed film pattern. 제 1 항에 있어서,
상기 금속막은 상기 시드막 패턴 전면을 덮도록 형성된 반도체 메모리 소자.The method according to claim 1,
Wherein the metal film covers the entire surface of the seed film pattern. 제 1 항에 있어서,
상기 층간 절연막들의 측벽은 상기 시드막 패턴보다 돌출된 반도체 메모리 소자.The method according to claim 1,
And the sidewalls of the interlayer insulating films protrude from the seed film pattern. 제 1 항에 있어서,
상기 금속막의 측벽은 상기 층간 절연막들의 측벽보다 돌출되거나, 상기 층간 절연막들 사이에 배치된 반도체 메모리 소자.The method according to claim 1,
And a side wall of the metal film protrudes from a side wall of the interlayer insulating films or is disposed between the interlayer insulating films. 제 1 항에 있어서,
상기 시드막 패턴과 상기 트렌치 사이에 형성된 베리어 메탈막 패턴을 더 포함하는 반도체 메모리 소자.The method according to claim 1,
And a barrier metal film pattern formed between the seed film pattern and the trench. 제 1 항에 있어서,
상기 금속막은 텅스텐으로 형성된 반도체 메모리 소자.The method according to claim 1,
Wherein the metal film is formed of tungsten. 채널막을 감싸며 트렌치를 사이에 두고 이격되어 적층된 층간 절연막들을 형성하는 단계;
상기 트렌치의 표면을 포함한 상기 층간 절연막들의 표면을 따라 시드막을 형성하는 단계;
상기 트렌치를 내부에 희생막 패턴을 형성하는 단계;
상기 희생막 패턴을 식각 베리어로 이용하여 상기 시드막을 식각함으로써 상기 트렌치 내부에 시드막 패턴을 형성하는 단계; 및
상기 시드막 패턴으로부터 금속막을 성장시켜 상기 트렌치 내부에 상기 금속막을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조방법.Forming a stacked interlayer insulating film surrounding the channel film and spaced apart with the trench interposed therebetween;
Forming a seed film along a surface of the interlayer insulating films including a surface of the trench;
Forming a sacrificial pattern within the trench;
Forming a seed film pattern in the trench by etching the seed film using the sacrificial film pattern as an etching barrier; And
And growing a metal film from the seed film pattern to form the metal film in the trench. 제 7 항에 있어서,
상기 채널막을 감싸며 트렌치를 사이에 두고 이격되어 적층된 층간 절연막들을 형성하는 단계는
상기 층간 절연막들 및 희생막들을 교대로 적층하는 단계;
상기 층간 절연막들 및 상기 희생막들을 관통하는 상기 채널막을 형성하는 단계;
상기 층간 절연막들 및 상기 희생막들을 식각하여 상기 희생막들을 노출시키는 슬릿을 형성하는 단계; 및
상기 희생막들을 제거하여 상기 트렌치를 형성하는 단계를 포함하는 반도체 메모리 소자의 제조방법.8. The method of claim 7,
The step of forming the interlayer insulating films which surround the channel film and are spaced apart with the trench interposed therebetween
Alternately laminating the interlayer insulating films and the sacrificial layers;
Forming the channel film through the interlayer insulating films and the sacrificial films;
Etching the interlayer insulating films and the sacrificial layers to form slits exposing the sacrificial layers; And
And removing the sacrificial layers to form the trench. 제 7 항에 있어서,
상기 시드막을 형성하는 단계 이전,
상기 트렌치의 표면을 포함한 상기 층간 절연막들의 표면을 따라 베리어 메탈막을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 제조방법.8. The method of claim 7,
Before the step of forming the seed film,
And forming a barrier metal film along the surface of the interlayer insulating films including the surface of the trench. 제 7 항에 있어서,
상기 희생막 패턴을 식각 베리어로 이용하여 상기 베리어 메탈막을 식각하여 상기 시드막 패턴 하부에 베리어 메탈막 패턴을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 제조방법.8. The method of claim 7,
Forming a barrier metal film pattern under the seed film pattern by etching the barrier metal film using the sacrificial film pattern as an etching barrier. 제 7 항에 있어서,
상기 채널막 측벽으로부터의 상기 희생막 패턴의 폭은 상기 채널막 측벽으로부터의 상기 층간 절연막 패턴 폭보다 좁게 형성되는 반도체 메모리 소자의 제조방법.8. The method of claim 7,
Wherein a width of the sacrificial film pattern from the sidewall of the channel film is formed to be narrower than a width of the interlayer insulating film pattern from the sidewall of the channel film. 제 7 항에 있어서,
상기 금속막은 상기 시드막 패턴의 전면을 덮도록 형성되는 반도체 메모리 소자의 제조방법.8. The method of claim 7,
Wherein the metal film is formed to cover the entire surface of the seed film pattern. 제 7 항에 있어서,
상기 금속막의 측벽은 상기 층간 절연막들의 측벽보다 돌출되게 형성되거나, 상기 층간 절연막들 사이에 배치되는 반도체 메모리 소자의 제조방법.8. The method of claim 7,
Wherein a side wall of the metal film is formed to protrude from a side wall of the interlayer insulating films or is disposed between the interlayer insulating films. 제 7 항에 있어서,
상기 시드막을 형성하는 단계는
환원 가스를 공급하여 형성하는 반도체 메모리 소자의 제조방법.8. The method of claim 7,
The step of forming the seed film
And a reducing gas is supplied. 제 14 항에 있어서,
상기 금속막을 형성하는 단계는
퍼지 가스를 공급하여 상기 환원 가스를 제거하는 단계; 및
금속 소스 가스를 공급하여 상기 시드막 패턴을 상기 금속막으로 치환시키는 단계를 포함하는 반도체 메모리 소자의 제조방법.15. The method of claim 14,
The step of forming the metal film
Supplying purge gas to remove the reducing gas; And
And supplying a metal source gas to replace the seed film pattern with the metal film.
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