KR20140067445A

KR20140067445A - 전력 반도체 소자

Info

Publication number: KR20140067445A
Application number: KR1020120134700A
Authority: KR
Inventors: 송인혁; 엄기주; 장창수; 박재훈; 서동수
Original assignee: 삼성전기주식회사
Priority date: 2012-11-26
Filing date: 2012-11-26
Publication date: 2014-06-05
Also published as: US9184247B2; CN103839995A; US20140145291A1

Abstract

본 발명의 실시예에 의한 전력 반도체 소자는, 제2 도전형 웰층의 일측에 접촉되게 형성된 제2 도전형 제1 JTE(Junction Termination Extension)층; 제2 도전형 제1 JTE층과 동일 선상에 형성되되, 제2 도전형 제1 JTE층으로부터 기판의 길이 방향으로 이격되게 형성된 제2 도전형 제2 JTE층; 및 제2 도전형 웰층 및 제2 도전형 제1 JTE층의 상부에 접촉되게 형성된 폴리 실리콘층을 포함할 수 있다.

Description

전력 반도체 소자{POWER SEMICONDUCTOR DEVICE}

본 발명은 전력 반도체 소자에 관한 것이다.

특허문헌 1을 비롯하여 전력 반도체 소자에서 터미네이션(Termination) 영역은 고내압 소자에서 액티브 셀 엣지(Active Cell Edge)부의 전계 필드(Electric Field)의 집중을 방지하기 위해서 별도의 구조를 적용하여 내압을 지지하는 목적으로 사용되고 있으며, 가장 널리 사용되고 있는 구조는 링(Ring) 구조 또는 링 구조와 폴리 필드 플레이트(Poly Field Plate) 구조를 사용하고 있다.

상술한 구조의 전력 반도체 소자는 일정 간격의 P층을 서로 연결하여 오프 모드(Off Mode) 동작 시 공핍층의 확장을 늘여 주는 방식으로 필요한 내압을 내기 위해서는 넓은 폭의 터미네이션 영역의 확보가 필요하다.

하지만 터미네이션 폭의 증가는 온 모드(On Mode) 동작 시 동일한 칩 사이즈를 기준으로 볼 때 액티브 영역(Active Region)의 감소가 발생하여 도통 손실의 증가를 가져오며 소자의 열 발생 증가 또는 동일한 액티브 영역 면적을 유지하기 위해서 칩 사이즈의 증가에 따른 생산 비용 증가를 야기시킬 수 있다.

이에, 운용자는 내압을 유지하면서 사이즈를 줄일 수 있는 구조의 전력 반도체 소자를 필요로 하게 되었다.

US 2011-0180813 A

본 발명의 일 측면은 고 내압을 유지하면서 소자의 사이즈를 줄일 수 있는 전력 반도체 소자를 제공하기 위한 것이다.

본 발명의 실시예에 따른 전력 반도체 소자는,

일면 및 타면을 갖고, 액티브 영역(Active Region), 콘넥트 영역(Connect Region) 및 터미네이션 영역(Termination Region)으로 구분된 제1 도전형 드리프트(Drift)층;

상기 제1 도전형 드리프트층의 타면에 형성된 제2 도전형 반도체 기판;

상기 제1 도전형 드리프트층의 일면으로부터 두께 방향을 기준으로 임의의 깊이로 형성되되, 상기 액티브 영역에 형성된 제2 도전형 웰(Well)층;

상기 제2 도전형 웰층의 일측에 접촉되게 형성된 제2 도전형 제1 JTE(Junction Termination Extension)층;

상기 제2 도전형 제1 JTE층과 동일 선상에 형성되되, 상기 제2 도전형 제1 JTE층으로부터 기판의 길이 방향으로 이격되게 형성된 제2 도전형 제2 JTE층; 및

상기 제2 도전형 웰층 및 상기 제2 도전형 제1 JTE층의 상부에 접촉되게 형성된 폴리 실리콘층;을 포함할 수 있다.

본 발명의 실시예에 따른 전력 반도체 소자의 제2 도전형 제1 JTE층과 제2 도전형 제2 JTE층은 제2 도전형 웰층보다 농도가 낮을 수 있다.

본 발명의 실시예에 따른 전력 반도체 소자의 폴리 실리콘층은 기판의 길이 방향을 기준으로 제2 도전형 제2 JTE층 보다 제2 도전형 웰층에 인접하게 형성될 수 있다.

본 발명의 실시예에 따른 전력 반도체 소자는,

상기 제2 도전형 제1 JTE층의 상부로부터 상기 제2 도전형 제2 JTE층의 상부에 걸쳐 접촉되게 형성된 제1 절연막;

을 더 포함하고,

상기 폴리 실리콘층은 상기 제2 도전형 웰층 및 상기 제2 도전형 제1 JTE층의 상부에 접촉되게 형성되되, 상기 제1 절연막의 측면으로부터 상부면 중 임의의 영역까지 접촉되게 형성될 수 있다.

본 발명의 실시예에 따른 전력 반도체 소자의 제2 도전형 제2 JTE층은 제2 도전형 제1 JTE층 보다 기판의 길이 방향을 기준으로 길게 형성될 수 있다.

본 발명의 실시예에 따른 전력 반도체 소자는,

상기 제2 도전형 웰층을 포함하여 상기 제1 도전형 드리프트(Drift)층의 일면으로부터 상기 제2 도전형 웰층을 두께 방향으로 관통하도록 형성된 트렌치;를 더 포함할 수 있다.

본 발명의 실시예에 따른 전력 반도체 소자는, 상기 트렌치의 내측면을 포함하여 상기 제2 도전형 웰(Well)층 및 상기 제2 도전형 제1 JTE층 상에 형성된 제2 절연막;을 더 포함할 수 있다.

본 발명의 실시예에 따른 전력 반도체 소자는,

제2 도전형 웰층 상부에 형성되되, 상기 트렌치 양측 외벽에 형성된 제2 전극영역;

상기 제1 도전형 드리프트(Drift)층의 일면 중 상기 트렌치 상부 및 상기 트렌치 상부로부터 기판의 길이방향을 기준으로 이격된 상기 폴리 실리콘층을 포함하여 상기 제1 절연막 상부에 제1 전극 형성용 오픈부를 포함하도록 형성된 제3 절연막; 및

상기 트렌치 상부측 상기 제3 절연막을 포함하여 상기 제1 도전형 드리프트층의 일면에 형성된 제2 전극;을 더 포함할 수 있다.

본 발명의 실시예에 따른 전력 반도체 소자는,

상기 제3 절연막의 상기 제1 전극 형성용 오픈부를 포함하여 상기 제3 절연막의 상부 중 임의의 영역에 형성된 제1 전극;을 더 포함할 수 있다.

본 발명의 실시예에 따른 전력 반도체 소자는,

상기 제2 도전형 반도체 기판 하부면에 형성된 제3 전극;을 더 포함할 수 있다.

본 발명의 실시예에 따른 전력 반도체 소자는,

상기 제1 도전형 드리프트층과 상기 제2 도전형 반도체 기판 사이에 형성된 제1 도전형 버퍼층;을 더 포함할 수 있다.

본 발명의 실시예에 따른 전력 반도체 소자의 제1 도전형은 N형이고, 제2 도전형은 P형일 수 있다.

본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.

이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.

본 발명의 일 실시예에 의한 전력 반도체 소자는 P타입의 웰(Well)층에 비해 저농도의 P층으로 구성되어 서로 이격된 형태의 제1 JTE(Junction Termination Extension)와 제2 JTE(Junction Termination Extension)를 적용함에 따라, 고 내압을 유지하는 동시에 래치업(Latch-up) 현상을 방지할 수 있다는 효과를 기대할 수 있다.

도 1은 본 발명의 실시예에 의한 전력 반도체 소자의 구성을 나타내는 단면도.
도 2는 도 1의 전력 반도체 소자의 홀 이동 경로를 설명하기 위한 단면도.
도 3은 도 1의 전력 반도체 소자의 공핍층 구조를 설명하기 위한 단면도.
도 4는 본 발명의 다른 실시예에 의한 전력 반도체 소자의 구성을 나타내는 단면도.

본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서에서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.

전력 반도체 소자

도 1은 본 발명의 실시예에 의한 전력 반도체 소자의 구성을 나타내는 단면도이고, 도 2는 도 1의 전력 반도체 소자의 홀 이동 경로를 설명하기 위한 단면도이며, 도 3은 도 1의 전력 반도체 소자의 공핍층 구조를 설명하기 위한 단면도이고, 도 4는 본 발명의 다른 실시예에 의한 전력 반도체 소자의 구성을 나타내는 단면도이다.

도 1 내지 도 3에서 도시하는 바와 같이, 본 발명의 실시예에 의한 전력 반도체 소자(100)는 일면 및 타면을 갖고, 액티브 영역(Active Region), 콘넥트 영역(Connect Region) 및 터미네이션 영역(Termination Region)으로 구분된 제1 도전형 드리프트(Drift)층(130), 상기 제1 도전형 드리프트층(130)의 타면에 형성된 제2 도전형 반도체 기판(120), 상기 제1 도전형 드리프트층(130)의 일면으로부터 두께 방향을 기준으로 임의의 깊이로 형성되되, 상기 액티브 영역에 형성된 제2 도전형 웰(Well)층(141), 상기 제2 도전형 웰층(141)의 일측에 접촉되게 형성된 제2 도전형 제1 JTE(Junction Termination Extension)층(151), 상기 제2 도전형 제1 JTE층(151)과 동일 선상에 형성되되, 상기 제2 도전형 제1 JTE층(151)으로부터 기판의 길이 방향으로 이격되게 형성된 제2 도전형 제2 JTE층(153) 및 상기 제2 도전형 웰층(141) 및 상기 제2 도전형 제1 JTE층(151)의 상부에 접촉되게 형성된 폴리 실리콘층(163)을 포함할 수 있다.

또한, 제2 도전형 제1 JTE층(151)과 제2 도전형 제2 JTE층(153)은 제2 도전형 웰층(141)보다 농도가 낮게 형성될 수 있다.

또한, 도 1에서 도시하는 바와 같이, 폴리 실리콘층(163)은 기판의 길이 방향을 기준으로 제2 도전형 제2 JTE층(153) 보다 제2 도전형 웰층(141)에 인접하게 형성될 수 있다.

또한, 전력 반도체 소자(100)는 제2 도전형 제1 JTE층(151)의 상부로부터 제2 도전형 제2 JTE층(153)의 상부에 걸쳐 접촉되게 형성된 제1 절연막(161)을 더 포함할 수 있다.

이때, 폴리 실리콘층(163)은 제2 도전형 웰층(141) 및 제2 도전형 제1 JTE층(151)의 상부에 접촉되게 형성되되, 제1 절연막(161)의 측면으로부터 상부면 중 임의의 영역까지 접촉되게 형성될 수 있다.

즉, 도 1과 같이, 폴리 실리콘층(163)은 제1 절연막(161)의 일측으로부터 상부면으로 타고 올라가는 형상으로 형성될 수 있는 것이다.

또한, 도 1에서 도시하는 바와 같이, 본 발명의 실시예에 의한 전력 반도체 소자(100)는 기존 구조 대비하여 폴리 실리콘층(163) 하부에 제1 절연막(161)이 삽입되어 있기 때문에, 제1 전극(예를 들어, 게이트 전극)(169)과 제2 전극(예를 들어, 이미터 전극)(167) 간 커패시턴스(Capacitance) 감소 효과를 기대할 수 있다. 즉, 기생 커패시턴스를 줄일 수 있다는 것이다.

또한, 제2 도전형 제2 JTE층(153)은 제2 도전형 제1 JTE층(151) 보다 기판의 길이 방향을 기준으로 길게 형성될 수 있다.

이때, 제2 도전형 제1 JTE층(151)의 사이즈는 고정되되, 제2 도전형 제2 JTE층(153)의 사이즈는 내압 정격에 따라 변경 가능할 수 있다.

또한, 전력 반도체 소자(100)는 제2 도전형 웰층(141)을 포함하여 제1 도전형 드리프트(Drift)층(130)의 일면으로부터 제2 도전형 웰층(141)을 두께 방향으로 관통하도록 형성된 트렌치(145)를 더 포함할 수 있다.

또한, 전력 반도체 소자(100)는 트렌치(145)의 내측면을 포함하여 제2 도전형 웰(Well)층(141) 및 제2 도전형 제1 JTE층(151) 상에 형성된 제2 절연막(147)을 포함할 수 있다.

또한, 전력 반도체 소자(100)는 제2 도전형 웰층(141) 상부에 형성되되, 트렌치(145) 양측 외벽에 형성된 제2 전극영역(143)을 포함할 수 있다.

또한, 전력 반도체 소자(100)는 제1 도전형 드리프트(Drift)층(130)의 일면 중 트렌치(145) 상부 및 트렌치(145) 상부로부터 기판의 길이방향을 기준으로 이격된 폴리 실리콘층(163)을 포함하여 제1 절연막(161) 상부에 제1 전극 형성용 오픈부를 포함하도록 형성된 제3 절연막(165)을 포함할 수 있다.

또한, 전력 반도체 소자(100)는 트렌치(145) 상부측 제3 절연막(165)을 포함하여 제1 도전형 드리프트층(130)의 일면에 형성된 제2 전극(167)을 포함할 수 있다.

이때, 제2 전극(167)은 이미터 전극(Emitter Metal)일 수 있다.

또한, 전력 반도체 소자(100)는 제3 절연막(165)의 제1 전극 형성용 오픈부를 포함하여 제3 절연막(165)의 상부 중 임의의 영역에 형성된 제1 전극(169)을 포함할 수 있다.

이때, 제1 전극(169)은 게이트 전극(Gate Metal)일 수 있다.

또한, 전력 반도체 소자(100)는 제2 도전형 반도체 기판(120) 하부면에 형성된 제3 전극(110)을 포함할 수 있다.

이때, 제3 전극(110)은 컬렉터 전극(Collector Metal)일 수 있다.

도 2에서 도시하는 바와 같이, 본 발명에 실시예에 의한 전력 반도체 소자(100)는 액티브 영역과 터미네이션 영역에서 각각 A와 B 경로를 통해 홀(+)이 이동하는데, 일반적인 구조와 달리, 본 발명은 제2 도전형 제1 JTE층(151)과 제2 도전형 제2 JTE층(153)이 서로 이격된 상태로 형성되었기 때문에, 래치업(Latch-up) 저항이 낮아져 래치업 발생을 억제할 수 있다는 효과를 기대할 수 있는 것이다.

즉, 본 발명의 전력 반도체 소자(100)는 제2 도전형 제1 JTE층(151)과 제2 도전형 제2 JTE층(153)이 서로 이격된 구조이기 때문에, 서로 결합된 구조에 비해 온(On) 동작 시 제2 도전형 반도체 기판(120)(예를 들어, P Collector)으로부터 주입된 홀의 경로(기판의 길이 방향 경로)가 단축되어 래치업 저항을 줄일 수 있는 것이다.

이때, 홀의 경로가 단축되어 래치업 저항을 줄이는 것은 제2 도전형 제1 JTE층(151)으로부터 이격된 제2 도전형 제2 JTE층(153)에서 발생되는 래치업 저항을 줄이는 것을 의미할 수 있다.

또한, 도 2에서 도시하는 바와 같이, 본 발명의 실시예에 의한 전력 반도체 소자(100)는 제2 도전형 제2 JTE층(153)이 액티브 영역으로부터 이격된 구조와 동시에 폴리 실리콘층(163)이 제1 절연막(161) 상부에 형성된 구조이기 때문에, 액티브 영역의 에지(Edge) 영역에 전계가 집중되어 내압 감소가 발생될 수 있는 현상을 미연에 방지할 수 있는 것이다.

이때, 폴리 실리콘층(163)은 제1 전극(예를 들어, 게이트 전극)(169)과 연결되어 오프 모드(Off Mode) 발생 시 게이트 전압은 항상 0V가 되며, 이는 제1 도전형 드리프트(Drift)층(N- Drift)(130)의 전자를 밀어냄으로서 공핍층의 확장(도 3의 D)을 이룰 수 있는 것이다.

도 3을 참고하면, 참조부호 C의 영역은 폴리 실리콘층의 필드 플레이트 적용 전 제1 도전형 드리프트층(130)의 공핍층 구조를 의미하는 것이고, 참조부호 D의 영역은 폴리 실리콘층의 구조 변경 시 제1 도전형 드리프트층(130) 영역의 공핍층 구조를 의미하는 것이다.

한편, 본 발명의 실시예에 의한 전력 반도체 소자(100)는 도 4에서 도시하는 바와 같이, 제1 도전형 드리프트층(130)과 제2 도전형 반도체 기판(120) 사이에 형성된 제1 도전형 버퍼층(170)을 더 포함할 수 있다.

본 발명의 실시예에 의한 전력 반도체 소자(100)는 제2 도전형 제1 JTE층(151)과 제2 도전형 제1 JTE층(151)으로부터 기판의 길이 방향으로 이격되게 형성된 제2 도전형 제2 JTE층(153) 및 폴리 실리콘층(163) 구조로 인해, 내압은 그대로 유지하는 동시에, 전력 반도체 소자(100)의 사이즈는 축소시키며, 래치업 저항의 발생을 억제할 수 있다는 효과를 기대할 수 있는 것이다.

이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.

본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.

100 : 전력 반도체 소자 110 : 제3 전극
120 : 제2 도전형 반도체 기판 130 : 제1 도전형 드리프트층
141 : 제2 도전형 웰층 143 : 제2 전극영역
145 : 트렌치 147 : 제2 절연막
151 : 제2 도전형 제1 JTE층 153 : 제2 도전형 제2 JTE층
161 : 제1 절연막 163 : 폴리 실리콘층
165 : 제3 절연막 167 : 제2 전극
169 : 제1 전극 170 : 제1 도전형 버퍼층

Claims

일면 및 타면을 갖고, 액티브 영역(Active Region), 콘넥트 영역(Connect Region) 및 터미네이션 영역(Termination Region)으로 구분된 제1 도전형 드리프트(Drift)층;
상기 제1 도전형 드리프트층의 타면에 형성된 제2 도전형 반도체 기판;
상기 제1 도전형 드리프트층의 일면으로부터 두께 방향을 기준으로 임의의 깊이로 형성되되, 상기 액티브 영역에 형성된 제2 도전형 웰(Well)층;
상기 제2 도전형 웰층의 일측에 접촉되게 형성된 제2 도전형 제1 JTE(Junction Termination Extension)층;
상기 제2 도전형 제1 JTE층과 동일 선상에 형성되되, 상기 제2 도전형 제1 JTE층으로부터 기판의 길이 방향으로 이격되게 형성된 제2 도전형 제2 JTE층; 및
상기 제2 도전형 웰층 및 상기 제2 도전형 제1 JTE층의 상부에 접촉되게 형성된 폴리 실리콘층;
을 포함하는 전력 반도체 소자.
청구항 1에 있어서,
상기 제2 도전형 제1 JTE층과 상기 제2 도전형 제2 JTE층은 상기 제2 도전형 웰층보다 농도가 낮은 전력 반도체 소자.
청구항 1에 있어서,
상기 폴리 실리콘층은 기판의 길이 방향을 기준으로 상기 제2 도전형 제2 JTE층 보다 상기 제2 도전형 웰층에 인접하게 형성된 전력 반도체 소자.
청구항 1에 있어서,
상기 제2 도전형 제1 JTE층의 상부로부터 상기 제2 도전형 제2 JTE층의 상부에 걸쳐 접촉되게 형성된 제1 절연막;
을 더 포함하고,
상기 폴리 실리콘층은 상기 제2 도전형 웰층 및 상기 제2 도전형 제1 JTE층의 상부에 접촉되게 형성되되, 상기 제1 절연막의 측면으로부터 상부면 중 임의의 영역까지 접촉되게 형성된 전력 반도체 소자.
청구항 1에 있어서,
상기 제2 도전형 제2 JTE층은 상기 제2 도전형 제1 JTE층 보다 기판의 길이 방향을 기준으로 길게 형성된 전력 반도체 소자.
청구항 1에 있어서,
상기 제2 도전형 웰층을 포함하여 상기 제1 도전형 드리프트(Drift)층의 일면으로부터 상기 제2 도전형 웰층을 두께 방향으로 관통하도록 형성된 트렌치;
를 더 포함하는 전력 반도체 소자.
청구항 6에 있어서,
상기 트렌치의 내측면을 포함하여 상기 제2 도전형 웰(Well)층 및 상기 제2 도전형 제1 JTE층 상에 형성된 제2 절연막;
을 더 포함하는 전력 반도체 소자.
청구항 6에 있어서,
제2 도전형 웰층 상부에 형성되되, 상기 트렌치 양측 외벽에 형성된 제2 전극영역;
상기 제1 도전형 드리프트(Drift)층의 일면 중 상기 트렌치 상부 및 상기 트렌치 상부로부터 기판의 길이방향을 기준으로 이격된 상기 폴리 실리콘층을 포함하여 상기 제1 절연막 상부에 제1 전극 형성용 오픈부를 포함하도록 형성된 제3 절연막; 및
상기 트렌치 상부측 상기 제3 절연막을 포함하여 상기 제1 도전형 드리프트층의 일면에 형성된 제2 전극;
을 더 포함하는 전력 반도체 소자.
청구항 8에 있어서,
상기 제3 절연막의 상기 제1 전극 형성용 오픈부를 포함하여 상기 제3 절연막의 상부 중 임의의 영역에 형성된 제1 전극;
을 더 포함하는 전력 반도체 소자.
청구항 1에 있어서,
상기 제2 도전형 반도체 기판 하부면에 형성된 제3 전극;
을 더 포함하는 전력 반도체 소자.
청구항 1에 있어서,
상기 제1 도전형 드리프트층과 상기 제2 도전형 반도체 기판 사이에 형성된 제1 도전형 버퍼층;
을 더 포함하는 전력 반도체 소자.
청구항 1에 있어서,
상기 제1 도전형은 N형이고, 상기 제2 도전형은 P형인 전력 반도체 소자.