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KR20140045248A - 집적회로 패키지 제조방법 - Google Patents

집적회로 패키지 제조방법 Download PDF

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KR20140045248A
KR20140045248A KR1020120111560A KR20120111560A KR20140045248A KR 20140045248 A KR20140045248 A KR 20140045248A KR 1020120111560 A KR1020120111560 A KR 1020120111560A KR 20120111560 A KR20120111560 A KR 20120111560A KR 20140045248 A KR20140045248 A KR 20140045248A
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solder ball
wiring terminal
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최정선
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에스티에스반도체통신 주식회사
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Abstract

본 발명은 집적회로 패키지 및 그 제조방법에 관한 것으로, 본 발명의 집적회로 패키지는 회로패턴 및 배선 단자를 구비하는 기판과; 상기 기판의 일면에 탑재되는 반도체 칩과; 상기 기판의 상기 일면에 상기 기판과 이격되도록 부착되며, 상기 반도체 칩이 노출되도록 형성된 칩 개구부와 예정된 몰딩 관통 비아와 대응하는 위치에 상기 몰딩 관통 비아 보다 더 큰 크기로 형성된 비아홀을 구비하는 보강재와; 상기 반도체 칩을 밀봉하도록 상기 기판의 상기 일면에 걸쳐 형성되며, 상기 기판의 상기 일면에 형성된 상기 배선 단자가 노출되도록 상기 몰딩 관통 비아가 형성된 몰딩부; 및 상기 몰딩 관통 비아 내에 상기 배선 단자와 접속되도록 형성된 제1 솔더볼을 포함하는 것을 특징으로 한다.

Description

집적회로 패키지 및 그 제조방법{INTEGRATED CIRCUIT PACKAGE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 집적회로 패키지 및 그 제조방법에 관한 것으로, TMV(through mold via) 패키지 온 패키지 구조의 집적회로 패키지 및 그 제조방법에 관한 것이다.
통상, 반도체 산업은 저렴한 가격에 더욱 경량화, 소형화, 다기능화 및 고성능화가 요구되고 있다. 이와 같은 요구를 충족시키기 위하여 요구되는 중요한 기술 중의 하나가 바로 집적회로 패키징 기술이다.
집적회로 패키징은 각종 전자 회로 및 배선이 적층되어 형성된 단일 소자 및 집적회로 등의 반도체 칩을 먼지, 습기, 전기적, 기계적 부하 등의 각종 외부 환경으로부터 보호하고 반도체 칩의 전기적 성능을 최적화, 극대화하기 위해 리드 프레임이나 인쇄회로기판(Printed Circuit Board) 등을 이용해 메인보드로의 신호 입/출력 단자를 형성하고 봉지재를 이용하여 몰딩한 것을 일컫는다.
한편, 최근의 집적회로 패키지가 실장되는 제품들은 경박단소화되고, 많은 기능이 요구됨에 따라 집적회로 패키지 기술은 집적회로 패키지 내에 복수의 반도체 칩을 실장하는 SIP(System in Package), POP(Package on Package) 등과 같은 방식을 사용하는 추세이다.
이와 같은 집적회로 패키지의 용량이 증가함에 따라 입출력 단자의 수가 증가하는데, 집적회로 패키지의 전체 크기를 증가시키지 않으면서도 입출력 단자의 수를 증가시키기 위하여 몰드부에 관통홀을 형성하여 도전성 페이스트로 충진함으로써 TMV(Through Mold Via)를 형성하는 방법이 제안되었다.
도 1은 종래기술에 따른 TMV 타입 집적회로 패키지의 구조를 나타낸 단면도이다.
도 1을 참조하면, 종래의 TMV 타입 집적회로 패키지는 배선 단자(12), 솔더볼(18)이 연결되는 외부 단자(14) 및 배선 단자(12)와 외부 단자(14)를 전기적으로 연결하는 관통홀(16)을 포함하는 기판(10)과, 본딩패드(24, 32)가 배선 단자(12)와 와이어(26, 36)를 통하여 연결되고 접착층(22)을 통하여 기판(10) 상에 적층되는 다수의 반도체 칩(20, 30)과, 다수의 반도체 칩(20, 30)를 밀봉하며 배선 단자들(12, 50)을 전기적으로 연결하는 비어홀(42)이 형성되는 몰딩부(40)와, 몰딩부(40)의 상면에 형성되는 배선 단자(50)를 포함한다.
그러나, 전술한 종래의 TMV 타입 집적회로 패키지의 경우 고온 워패이지(warpage)를 줄이는데 한계가 있으며 이로 인해 SMT 적층 수율이 저하되는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 일반적인 목적은 종래 기술에서의 한계와 단점에 의해 발생되는 다양한 문제점을 실질적으로 보완할 수 있는 집적회로 패키지 및 그 제조방법을 제공하기 위한 것이다.
본 발명의 보다 구체적인 다른 목적은 TMV 타입 집적회로 패키지의 고온 워패이지(Warpage)를 개선할 수 있는 집적회로 패키지 및 그 제조방법을 제공하기 위한 것이다.
이를 위해 본 발명의 일 실시예에 따른 집적회로 패키지는 회로패턴 및 배선 단자를 구비하는 기판과; 상기 기판의 일면에 탑재되는 반도체 칩과; 상기 기판의 상기 일면에 상기 기판과 이격되도록 부착되며, 상기 반도체 칩이 노출되도록 형성된 칩 개구부와 예정된 몰딩 관통 비아와 대응하는 위치에 상기 몰딩 관통 비아 보다 더 큰 크기로 형성된 비아홀을 구비하는 보강재와; 상기 반도체 칩을 밀봉하도록 상기 기판의 상기 일면에 걸쳐 형성되며, 상기 기판의 상기 일면에 형성된 상기 배선 단자가 노출되도록 상기 몰딩 관통 비아가 형성된 몰딩부; 및 상기 몰딩 관통 비아 내에 상기 배선 단자와 접속되도록 형성된 제1 솔더볼을 포함하는 것을 특징으로 한다.
본 발명의 일 실시예의 집적회로 패키지에서, 상기 보강재는 상기 배선 단자와 동일한 열팽창 계수를 갖는 물질로 이루어질 수 있으며, 특히 구리를 포함하는 물질로 이루어질 수 있다.
본 발명의 일 실시예의 집적회로 패키지에서, 상기 기판의 타면에 접속된 제2 솔더볼을 더 포함하며, 상기 솔더볼은 상기 기판의 상기 타면에 형성된 외부 단자와 연결될 수 있다.
본 발명의 일 실시예의 집적회로 패키지에서, 상기 몰딩부 위에 탑재되는 상부 반도체 패키지를 더 포함하며, 상기 제1 솔더볼은 상기 몰딩 관통 비아 내에서 상기 상부 반도체 패키지의 하면에 형성된 제3 솔더볼과 연결되도록 상기 몰딩부 위로 노출되지 않고 상기 몰딩 관통 비아 내에 형성될 수 있다.
또한, 본 발명의 일 실시예에 따른 집적회로 패키지 제조방법은 (a) 배선 단자와 외부 단자를 구비하며, 적어도 하나의 반도체 칩이 적층된 기판을 준비하는 과정과; (b) 상기 반도체 칩을 노출시키는 칩 개구부와, 예정된 몰딩 관통 비아와 대응하는 위치에 상기 몰딩 관통 비아와 동일 패턴으로 상기 몰딩 관통 비아보다 더 큰 크기로 형성된 비아홀을 구비하는 보강재를 상기 기판의 일면에 상기 기판과 이격되도록 부착하는 과정; 및 (c) 상기 몰딩 관통 비아를 구비하도록 상기 반도체 칩과 상기 보강재를 포함하는 상기 기판의 일면을 몰딩하는 과정을 포함할 수 있다.
본 발명의 일 실시예의 집적회로 패키지 제조방법은, 상기 (a) 과정에서 적어도 하나의 상기 반도체 칩은 상기 기판의 일면에 플립칩 본딩 공정에 의해 적층될 수 있다.
본 발명의 일 실시예의 집적회로 패키지 제조방법은, 상기 (b) 과정에서 상기 보강재는 상기 배선 단자와 절연되며, 상기 기판과 이격되도록 상기 기판의 일면 가장자리에 형성된 접착층을 매개로 부착될 수 있다.
본 발명의 일 실시예의 집적회로 패키지 제조방법에서, 상기 (c) 과정은 상기 반도체 칩과 상기 보강재를 밀봉하도록 상기 기판의 일면을 봉지재로 몰딩하여 몰딩부를 형성하는 단계와; 예정된 몰딩 관통 비아 영역의 상기 몰딩부를 제거하여 상기 배선 단자를 노출시키는 단계를 포함할 수 있다.
본 발명의 일 실시예의 집적회로 패키지 제조방법에서, 상기 (a) 과정은 상기 배선 단자와 전기적으로 연결되도록 상기 기판의 상면에 솔더볼 패드를 형성하는 단계를 더 포함하며, 상기 (c) 과정은 상기 반도체 칩과 상기 보강재를 밀봉하도록 상기 기판의 일면을 봉지재로 몰딩하여 몰딩부를 형성하는 단계와; 예정된 몰딩 관통 비아 영역의 상기 몰딩부를 제거하여 상기 솔더볼 패드를 노출시키는 단계를 포함할 수 있다.
본 발명의 일 실시예의 집적회로 패키지 제조방법에서, (d) 상기 배선 단자와 접속되도록 상기 몰딩 관통 비아 내에 제1 솔더볼을 형성하는 과정을 더 포함할 수 있다.
본 발명의 일 실시예의 집적회로 패키지 제조방법에서, (e) 상기 외부 단자와 접속되도록 상기 기판의 하면에 제2 솔더볼을 형성하는 과정을 더 포함할 수 있다.
본 발명에 따른 집적회로 패키지 및 그 제조방법에 의하면, 기판과 몰딩부 사이에 보강재를 개재함으로써 고온 리플로우 공정시 열팽창계수 차이로 인한 워패이(warpage)를 최소화할 수 있다.
도 1은 종래기술에 따른 TMV 타입 집적회로 패키지의 구조를 나타낸 단면도이다.
도 2는 본 발명의 일 실시예에 따른 집적회로 패키지의 구조를 나타낸 단면도이다.
도 3은 본 발명의 일 실시예에 따른 보강재의 구조를 설명하기 위한 평면도이다.
도 4a 내지 도 4h는 본 발명의 일 실시예에 따른 집적회로 패키지 제조과정을 나타낸 단면도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 또한, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자의 의도 또는 판례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 2는 본 발명의 제1 실시예에 따른 집적회로 패키지의 구조를 나타낸 단면도이다.
도 2를 참조하면, 본 발명의 제1 실시예에 따른 집적회로 패키지는 기판(100)과, 반도체 칩(110)과, 보강재(120)와, 몰딩부(130)와, 몰딩 관통 비아(131)와, 상부(제1) 솔더볼(140) 및 하부(제2) 솔더볼(150)을 포함한다.
상기 기판(100)은 상면(일면)에 형성되는 배선 단자(101)와, 하면(타면)에 형성되며 하부 솔더볼(150)을 통하여 외부와 접속하기 위한 외부 단자(103) 및 배선 단자(101)와 외부 단자(103)를 연결하기 위해 기판(100)을 관통하도록 형성된 비아콘택(103)을 포함한다. 또한, 상면에 형성되는 솔더볼 패드(104)를 포함할 수도 있다.
상기 반도체 칩(110)은 기판(110)의 상면에 형성된 배선 단자(101)에 솔더볼(111)을 통하여 플립칩 본딩된다. 즉, 반도체 칩(110)은 페이스-다운(face-down)으로 기판(110) 상에 적층되는데, 반도체 칩(110) 상면에 형성된 본딩패드(112)가 솔더볼(111)을 통하여 기판(110)의 배선 단자(110)와 전기적으로 연결된다. 또한, 반도체 칩(110)과 기판(100) 사이는 언더필(113)로 충진되어 있다.
본 실시예에서는 하나의 반도체 칩(110)이 플립칩 본딩되는 것으로 설명하였으나, 이에 제한되지 않고 다수의 반도체 칩이 적층될 수 있으며, 페이스-업으로 적층되어 와이어 본딩될 수도 있다.
상기 보강재(120)는 고온 리플로우 공정시 기판과 반도체 칩, 몰딩부 간의 열팽창계수 차이로 인한 워패이지를 감소시키기 위한 것으로, 접착층(121)에 의해 기판(100)의 상면에 부착되어 있다. 여기서, 보강재(120)는 반도체 칩(110)을 노출시키는 칩 개구부(122)와, 이후 몰딩부(130)에 형성될 몰딩 관통 비아(131)와 대응하는 위치에 동일 패턴으로 형성되는 비아홀(124)을 구비하며, 비아홀(124)은 몰딩 관통 비아(131) 보다 더 큰 크기로 형성된다. 또한, 보강재(120)는 배선 단자와 동일한 열팽창 계수 또는 동일한 물질 예를 들면, 구리로 이루어지며, 집적회로 패키지의 전기적 특성에 영향을 끼치지 않도록 절연성 접착제(121)에 의해 기판(100)의 절연층 위에 부착되는 것이 바람직하다.
도 3은 본 발명의 일 실시예에 따른 보강재의 구조를 설명하기 위한 평면도로, 기판(100) 상면에 반도체 칩(110)을 플립칩 본딩하고 언더필(113)로 충진시킨 후 기판(100) 상면에 보강재(120)를 부착한 상태를 도시한 것이다.
도 3에 도시된 바와 같이 본 실시예에 따른 보강재(120)는 중앙에 반도체 칩(110)을 노출시키기 위한 칩 개구부(122)가 형성되어 있고, 칩 개구부(122) 주위로 몰딩 관통 비아(131)와 대응하는 위치에 몰딩 관통 비아(131)와 동일 패턴, 예를 들면 원형 단면의 비아홀(124)이 형성되어 있다. 여기서, 비아홀(124)의 직경은 몰딩 관통 비아(131)의 직경보다 크게 형성되어 비아홀(124)과 몰딩 관통 비아(131) 사이에 몰딩부재가 채워지도록 함으로써 이후 몰딩 관통 비아(131) 내에 솔더볼 형성시 보강재(120)와 연결되지 않도록 한다. 도면에서 미설명 부호 104은 기판(100)의 배선 단자와 연결되도록 솔더볼을 접속하기 위한 솔더볼 패드로서 솔더볼 패드(104)를 적용하지 않고 배선 단자 위에 솔더볼을 직접 접속시킬 수도 있다.
상기 몰딩부(130)는 반도체 칩(110)과 보강재(120)를 밀봉하도록 기판(100)의 상면 전체에 몰딩되며, 예를 들면, 에폭시 수지, 실리콘 수지 또는 그 등가물 중 선택된 어느 하나로 이루어질 수 있다. 몰딩부(130)에는 기판(100) 상면의 솔더볼 패드(104)가 노출되도록 몰딩 관통 비아(131)가 형성되어 있다.
상기 제1 솔더볼(140)은 배선 단자(101)와 접속되도록 형성몰딩 관통 비아(131) 내의 솔더볼 패드(104)에 부착되며, 솔더볼(140)을 통해 하부 반도체 패키지의 배선 단자(101)와 몰딩부(130) 상에 적층되는 상부 반도체 패키지(미도시)의 배선 단자 또는 외부 단자를 접속함으로써 하부 반도체 패키지와 상부 반도체 패키지가 전기적으로 연결될 수 있다.
상기 제2 솔더볼(150)은 기판(100)의 하면에 형성된 외부 단자(102)에 부착되며, 하부 반도체 패키지 위에 상부 반도체 패키지가 적층되는 PoP 반도체 패키지에서 하부 반도체 패키지와 상부 반도체 패키지가 솔더볼(150)을 통해 적층될 수 있도록 한다.
본 실시예에서는 몰딩 관통 비어(131)가 기판(100)의 양측에 2개씩 형성된 것으로 설명하였으나, 이에 제한되지 않고, 배선 단자(101)의 위치 및 몰딩부(130)의 상측에 형성되는 배선 단자 또는 외부 단자와의 연결 관계에 따라 다양하게 형성될 수 있다.
또한, 몰딩 관통 비어(131) 내에 솔더볼(140)이 부착되지 않고 도전성 페이스트 예를 들면, 금(Au), 은(Ag), 구리(Cu), 주석(Sb), 납(Pb) 또는 이들의 합금이 충진되도록 할 수도 있다.
전술한 바와 같이 본 실시예에서는 기판과 몰딩부 사이에 보강재를 개재함으로써 고온 리플로우 공정시 열팽창계수 차이로 인한 워패이(warpage)를 최소화할 수 있다.
도 4a 내지 도 4h는 본 발명의 일 실시예에 따른 반도체 패키지 제조과정을 나타낸 단면도로서, 도 4a 내지 도 4h를 참조하여 본 발명의 일 실시예에 따른 반도체 패키지 제조방법을 설명하면 다음과 같다.
먼저, 도 4a에 도시된 바와 같이, 상면에 배선 단자(101)와 솔더볼 패드(104)가 형성되고 하면에 외부 단자(102)가 형성되며 배선 단자(101)와 외부 단자(118)를 연결하는 비어콘택(103)이 형성된 기판(100)을 준비한다.
다음으로, 도 4b에 도시된 바와 같이, 기판(100)의 배선 단자(101) 상에 반도체 칩(120)를 플립칩 본딩한 다음 반도체 칩(110)과 기판(100) 사이는 언더필(113)로 충진한다. 여기서, 배선 단자(101)에 플럭스(flux)를 도포하거나 솔더 프린트를 수행한 후 반도체 칩(120)를 페이스-다운하여 반도체 칩(110) 상면에 형성된 본딩패드(112)가 솔더볼(111)을 통해 기판(110)의 배선 단자(110)와 전기적으로 연결되도록 한다.
또한, 본 실시예에서는 하나의 반도체 칩(110)이 플립칩 본딩되는 것으로 설명하였으나, 이에 제한되지 않고 다수의 반도체 칩이 적층될 수 있으며, 페이스-업으로 적층되어 와이어 본딩될 수도 있다.
다음으로, 도 4c에 도시된 바와 같이, 기판(100)의 상면에 접착층(121)을 형성한다. 여기서, 접착층(121)은 이후 보강재(120)를 부착하기 위한 것으로, 보강재(120) 부착으로 인해 집적회로 패키지의 전기적 특성에 영향을 끼치지 않도록 절연성 재질로 이루어지며, 기판(100)의 절연부 상에 부착되는 것이 바람직하다. 또한, 보강재(120)가 기판(100)으로부터 이격 부착되도록 보강재(120)가 부착되는 기판(100)의 가장자리 부분에 형성된다.
다음으로, 도 4d에 도시된 바와 같이, 접착층(121)을 매개로 기판(100) 위에 보강재(120)를 부착한다. 여기서, 보강재(120)는 고온 리플로우 공정시 기판과 반도체 칩, 몰딩부 간의 열팽창계수 차이로 인한 워패이지를 감소시키기 위한 것으로, 접착층(121)에 의해 기판(100)의 상면에 부착되어 있다. 이러한, 보강재(120)는 반도체 칩(110)을 노출시키는 칩 개구부(122)와, 이후 몰딩부(130)에 형성될 몰딩 관통 비아(131)와 대응하는 위치에 동일 패턴으로 형성되는 비아홀(124)을 구비하며, 비아홀(124)은 몰딩 관통 비아(131) 보다 더 큰 크기로 형성된다. 또한, 보강재(120) 중앙부에 형성된 칩 개구부(122)를 통해 반도체 칩(110)이 노출되도록 하며 보강재(120)가 반도체 칩(110) 위쪽으로 돌출되지 않는 것이 바람직하다.
다음으로, 도 4e에 도시된 바와 같이, 반도체 칩(110)과 보강재(120)를 밀봉하도록 기판(100)의 상면 전체를 봉지재로 몰딩하여 몰딩부(130)를 형성하며, 봉지재는 예를 들면, 에폭시 수지, 실리콘 수지 또는 그 등가물 중 선택된 어느 하나로 이루어질 수 있다.
다음으로, 도 4f에 도시된 바와 같이, 레이저 가공 등의 공정을 이용하여 몰딩부에 몰딩 관통 비아(131)를 형성하여 기판(100) 상면의 솔더볼 패드(104)가 노출되도록 한다. 본 실시예에서는 솔더볼 패드(104)를 적용하였으마, 솔더볼 패드(104)를 적용하지 않는 경우 기판(100) 상면의 배선 단자(101)가 노출되도록 몰딩 관통 비아(131)를 형성할 수도 있다.
다음으로, 도 4g에 도시된 바와 같이, 몰딩 관통 비아(131) 내에 제1 솔더볼(140)을 삽입하여 솔더볼 패드(104)와 융착되도록 한다. 여기서, 솔더볼(140)은 몰딩부(130) 위로 노출되지 않고 몰딩 관통 비아(131) 내에 형성되어 이후 상부 반도체 패키지 적층시 상부 반도체 패키지 하면에 형성된 솔더볼(제3 솔더볼)과 몰딩 관통 비아(131) 내에서 연결될 수 있도록 한다.
다음으로, 도 4h에 도시된 바와 같이, 기판(100)의 하면에 형성된 외부 단자(103)에 제2 솔더볼(150)을 형성한다.
전술한 실시예에서는 몰딩부 형성 후 레이저 가공 공정 등을 이용하여 몰딩 콘택 비아를 형성하는 공정을 진행하는 경우를 예로서 설명하였으나 몰딩부와 몰딩 콘택 비아를 동시에 형성할 수도 있다.
한편, 본 발명의 상세한 설명 및 첨부도면에서는 구체적인 실시예에 관해 설명하였으나, 본 발명은 개시된 실시예에 한정되지 않고 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다. 따라서, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들을 포함하는 것으로 해석되어야 할 것이다.
100 : 기판 101, 112 : 배선 단자
102 : 외부 단자 110 : 반도체 칩
111, 140, 150 : 솔더볼 120 : 보강재
130 : 몰딩부 131 : 몰딩 관통 비아

Claims (12)

  1. 회로패턴 및 배선 단자를 구비하는 기판과;
    상기 기판의 일면에 탑재되는 반도체 칩과;
    상기 기판의 상기 일면에 상기 기판과 이격되도록 부착되며, 상기 반도체 칩이 노출되도록 형성된 칩 개구부와 예정된 몰딩 관통 비아와 대응하는 위치에 상기 몰딩 관통 비아 보다 더 큰 크기로 형성된 비아홀을 구비하는 보강재와;
    상기 반도체 칩을 밀봉하도록 상기 기판의 상기 일면에 걸쳐 형성되며, 상기 기판의 상기 일면에 형성된 상기 배선 단자가 노출되도록 상기 몰딩 관통 비아가 형성된 몰딩부; 및
    상기 몰딩 관통 비아 내에 상기 배선 단자와 접속되도록 형성된 제1 솔더볼을 포함하는 것을 특징으로 하는 집적회로 패키지.
  2. 제 1 항에 있어서, 상기 보강재는
    상기 배선 단자와 동일한 열팽창 계수를 갖는 물질로 이루어진 것을 특징으로 하는 집적회로 패키지.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 보강재는
    구리를 포함하는 물질로 이루어진 것을 특징으로 하는 집적회로 패키지.
  4. 제 1 항에 있어서, 상기 기판의 타면에 접속된 제2 솔더볼을 더 포함하며,
    상기 솔더볼은 상기 기판의 상기 타면에 형성된 외부 단자와 연결되어 있는 것을 특징으로 하는 집적회로 패키지.
  5. 제 1 항에 있어서, 상기 몰딩부 위에 탑재되는 상부 반도체 패키지를 더 포함하며, 상기 제1 솔더볼은
    상기 몰딩 관통 비아 내에서 상기 상부 반도체 패키지의 하면에 형성된 제3 솔더볼과 연결되도록 상기 몰딩부 위로 노출되지 않고 상기 몰딩 관통 비아 내에 형성되는 것을 특징으로 하는 집적회로 패키지.
  6. (a) 배선 단자와 외부 단자를 구비하며, 적어도 하나의 반도체 칩이 적층된 기판을 준비하는 과정과;
    (b) 상기 반도체 칩을 노출시키는 칩 개구부와, 예정된 몰딩 관통 비아와 대응하는 위치에 상기 몰딩 관통 비아와 동일 패턴으로 상기 몰딩 관통 비아보다 더 큰 크기로 형성된 비아홀을 구비하는 보강재를 상기 기판의 일면에 상기 기판과 이격되도록 부착하는 과정; 및
    (c) 상기 몰딩 관통 비아를 구비하도록 상기 반도체 칩과 상기 보강재를 포함하는 상기 기판의 일면을 몰딩하는 과정을 포함하는 것을 특징으로 하는 집적회로 패키지 제조방법.
  7. 제 6 항에 있어서, 상기 (a) 과정에서 적어도 하나의 상기 반도체 칩은 상기 기판의 일면에 플립칩 본딩 공정에 의해 적층되는 것을 특징으로 하는 집적회로 패키지 제조방법.
  8. 제 6 항에 있어서, 상기 (b) 과정에서
    상기 보강재는 상기 배선 단자와 절연되며, 상기 기판과 이격되도록 상기 기판의 일면 가장자리에 형성된 접착층을 매개로 부착되는 것을 특징으로 하는 집적회로 패키지 제조방법.
  9. 제 6 항에 있어서, 상기 (c) 과정은
    상기 반도체 칩과 상기 보강재를 밀봉하도록 상기 기판의 일면을 봉지재로 몰딩하여 몰딩부를 형성하는 단계와;
    예정된 몰딩 관통 비아 영역의 상기 몰딩부를 제거하여 상기 배선 단자를 노출시키는 단계를 포함하는 것을 특징으로 하는 집적회로 패키지 제조방법.
  10. 제 6 항에 있어서, 상기 (a) 과정은 상기 배선 단자와 전기적으로 연결되도록 상기 기판의 상면에 솔더볼 패드를 형성하는 단계를 더 포함하며,
    상기 (c) 과정은 상기 반도체 칩과 상기 보강재를 밀봉하도록 상기 기판의 일면을 봉지재로 몰딩하여 몰딩부를 형성하는 단계와; 예정된 몰딩 관통 비아 영역의 상기 몰딩부를 제거하여 상기 솔더볼 패드를 노출시키는 단계를 포함하는 것을 특징으로 하는 집적회로 패키지 제조방법.
  11. 제 6 항 내지 제 10 항 중 어느 하나의 항에 있어서,
    (d) 상기 배선 단자와 접속되도록 상기 몰딩 관통 비아 내에 제1 솔더볼을 형성하는 과정을 더 포함하는 것을 특징으로 하는 집적회로 패키지 제조방법.
  12. 제 11 항에 있어서,
    (e) 상기 외부 단자와 접속되도록 상기 기판의 하면에 제2 솔더볼을 형성하는 과정을 더 포함하는 것을 특징으로 하는 집적회로 패키지 제조방법.
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