KR20140025824A - 전자 칩이 내장된 회로기판의 제조 방법 - Google Patents

Abstract

전자 칩이 내장된 회로기판의 제조 방법은, 제1 적층기판을 준비하는 단계와, 제1 적층기판에 제1 패턴을 형성하는 단계와, 제1 패턴을 덮도록 절연층을 형성하고 제1 패턴의 연결 콘택트에 대응하는 위치에서 범프용 구멍을 형성하는 단계와, 연결 콘택트에 범프를 형성하는 단계와, 전자 칩을 제1 적층기판에 장착하는 단계와, 제2 적층기판을 준비하는 단계와, 제2 적층기판에 제2 패턴을 형성하는 단계와, 제1 적층기판과 제2 적층기판을 부착하는 단계와, 범프에 대응하는 제2 적층기판의 위치에서 비아홀을 형성하는 단계와, 비아홀을 도금하는 단계를 포함한다.

Description

전자 칩이 내장된 회로기판의 제조 방법{Manufacturing method of electronic chip embedded circuit board}

실시예들은 회로기판의 제조 방법에 관한 것으로, 보다 상세하게는 미세한 지름의 비아홀을 형성하여 미세한 피치의 회로 패턴을 구현할 수 있는 전자 칩이 내장된 회로기판의 제조 방법에 관한 것이다.

최근 들어 전자 기기의 부품 크기가 더욱 작아지고 있고, 하나의 제품이 여러 가지 기능을 갖추는 것을 선호하는 소비자의 욕구로 인해 부품의 개수도 증가하고 있다. 이와 같이 회로기판의 표면적이 감소하면서도 표면에 실장되어야 하는 부품의 개수가 증가함에 따라, 회로기판의 표면에 실장되던 부품들이 기판 내부에 내장되는 경우가 많다.

특별히 능동소자가 회로기판에 내장(embedded)될 때에는 수동소자와 능동소자의 사이의 거리가 단축되므로, 뛰어난 전기적 성능을 필요로 하는 패키지에 이러한 회로기판을 적용할 수 있다. 또한 회로기판에 전자 칩이 내장되면 회로기판 전체의 경박단소화가 가능해지고, 좁은 면적의 회로기판 표면에 여러 가지 부품을 실장하기 위해 소요되는 조립 공수가 감소되며, 부품의 배치를 위한 여유가 증가하므로 디자인 자유도가 향상되는 등의 장점이 있다.

일반적으로 전자 칩이 내장된 회로기판을 제작할 때에는, 복수 개의 회로기판을 적층하여 다층의 회로기판을 형성하는 빌드업(build up) 기술이 사용된다. 구체적으로, 회로기판을 적층하는 공정은 전자 칩이 부착되는 코어층(core layer)을 제작한 후에 코어층의 양면에 적층용 기판을 부착하는 단계들을 포함한다. 코어층의 양면에 접착제를 이용하여 적층용 기판을 부착한다.

전자 칩이 내장된 회로기판을 제작할 때에는, 기판을 적층한 후 가열 및 가압하여 적층체를 형성하는 작업 이외에도, 서로 다른 층들의 배선을 전기적으로 연결하거나 회로기판에 내장되는 전자 소자의 단자와 배선을 전기적으로 연결하는 인터커넥션(interconnection) 작업이 필요하다. 층간을 전기적으로 연결하는 인터커넥션 작업은 여러 가지 단계의 복잡한 공정으로 이루어진다.

전자 칩이 내장된 회로기판의 품질 및 특성은 인터커넥션 작업에서 가공되는 비아홀(via hole)에 의해 영향을 받는다. 인터커넥션 작업에서는 예를 들어 드릴을 이용하여 비아홀을 가공하고, 비아홀을 도금하여 층간을 전기적으로 연결한다.

전자 칩이 내장된 회로기판에서는 전자 소자를 내장하기 위해 절연층의 높이가 증가하므로 층과 층을 전기적으로 연결할 때에 미세한 크기의 비아홀을 가공하기가 어렵다. 미국 공개특허공보 2007/0254455호의 도 4C에 나타나는 것과 같이 회로기판에 내장된 칩을 다른 층의 회로패턴과 연결하기 위해서는 두꺼운 절연층을 가공하여 비아홀을 형성해야 하므로 절연층의 크기에 비례하여 비아홀의 크기도 증가해야 한다.

비아홀의 크기가 증가하면 도금 특성도 불량해지므로 미세한 피치를 갖는 배선 형성이 어려워진다. 또한 비아홀의 크기가 증가하면 비아홀 내부에 보이드(void; 서로 다른 물질과 물질의 사이에 생기는 공동 현상)가 발생하거나 언더컷(undercut; 에칭에 의하여 도체 패턴의 일측면에 발생하는 홈이나 오목부)이 발생하므로 회로기판의 품질이 저하된다.

미국 공개특허공보 2007/0254455호 (2007.11.01)

실시예들의 목적은 미세한 피치의 회로 패턴을 갖는 전자 소자를 내장하는 회로기판의 제조 방법을 제공하는 데 있다.

실시예들의 다른 목적은 층들을 연결하기 위한 인터커넥션 작업에서 미세한 크기의 비아홀 가공을 가능하게 함으로써 비아홀 불량 발생이 저하되고 제품 특성이 향상된 전자 소자를 내장하는 회로기판의 제조 방법을 제공하는 데 있다.

일 실시예에 관한 전자 칩이 내장된 회로기판의 제조 방법은, 양면에 도전층을 갖는 제1 적층기판을 준비하는 단계와, 제1 적층기판의 일면에 제1 패턴을 형성하는 단계와, 제1 패턴을 덮도록 절연층을 형성하고 제1 패턴의 연결 콘택트에 대응하는 위치에서 절연층을 제거하여 범프용 구멍을 형성하는 단계와, 범프용 구멍으로 노출된 연결 콘택트에 도금하여 범프를 형성하는 단계와, 전자 칩을 제1 적층기판의 일면에 장착하는 단계와, 양면에 도전층을 갖는 제2 적층기판을 준비하는 단계와, 제2 적층기판의 일면에 제2 패턴을 형성하는 단계와, 제1 패턴과 제2 패턴을 대향시켜 제1 적층기판과 제2 적층기판을 부착하는 단계와, 범프에 대응하는 제2 적층기판의 위치에서 비아홀을 형성하는 단계와, 비아홀을 도금하는 단계를 포함한다.

전자 칩이 내장된 회로기판의 제조 방법은, 제2 적층기판의 타면에 제3 패턴을 형성하고, 제1 적층기판의 타면에 제4 패턴을 형성하는 단계를 더 포함할 수 있다.

전자 칩이 내장된 회로기판의 제조 방법은, 제1 패턴을 형성하는 단계와 범프용 구멍을 형성하는 단계의 사이에 제1 패턴에서 전자 칩이 연결될 본딩 패드를 도금하는 단계를 더 포함할 수 있다.

본딩 패드를 도금하는 단계는, 본딩 패드를 제외한 제1 패턴을 덮도록 제1 적층기판의 일면에 제1 레지스트를 형성하는 단계와, 본딩 패드의 표면에 무전해 니켈 금도금법(ENIG; electroless nickel immersion gold plating)에 의해 도금층을 형성하는 단계를 포함할 수 있다.

전자 칩을 장착하는 단계는, 전자 칩과 본딩 패드의 도금층의 사이에 전도성 접착제를 개재하여 전자 칩과 도금층을 연결할 수 있다.

전자 칩이 내장된 회로기판의 제조 방법은, 범프를 형성하는 단계의 이전에 범프용 구멍으로 노출된 연결 콘택트의 표면을 세정하는 단계를 더 포함할 수 있다.

범프를 형성하는 단계는 전해 구리도금법에 의해 연결 콘택트의 표면을 도금할 수 있다.

제1 적층기판과 제2 적층기판을 부착하는 단계는 제1 적층기판과 제2 적층기판의 사이에 접착층을 배치하여 제1 적층기판과 제2 적층기판을 부착할 수 있다.

범프의 두께는 접착층의 두께의 80% 내지 90%일 수 있다.

상술한 바와 같은 실시예들에 관한 전자 칩이 내장된 회로기판의 제조 방법은, 회로기판의 층들을 연결하는 인터커넥션용 연결 콘택트에 범프를 미리 형성하므로 미세한 지름의 비아홀을 형성하여 미세한 피치의 회로 패턴을 구현할 수 있다.

또한 회로기판의 내부에 전자 칩을 수용하기 위해 접착층의 두께가 증가하더라도 범프를 미리 형성함으로써 접착층에서 비아홀 가공을 위해 천공이 되는 두께를 최소화할 수 있어서 비아홀 가공 품질 및 비아홀의 도금 품질이 개선될 수 있다.

도 1은 일 실시예에 관한 전자 칩이 내장된 회로기판의 제조 방법에서 제1 적층 기판을 준비하는 단계를 나타낸 단면도이다.
도 2는 도 1의 제1 적층 기판의 일면에 제1 패턴을 형성하는 단계를 나타낸 단면도이다.
도 3은 도 2의 제1 패턴의 위에 제1 레지스트를 형성하는 단계를 나타낸 단면도이다.
도 4는 도 2의 본딩 패드를 도금하는 단계를 나타내는 단면도이다.
도 5는 도 2의 제1 적층기판에서 제1 레지스트를 제거한 상태를 나타낸 단면도이다.
도 6은 도 5의 제1 적층기판의 일면에 절연층을 형성한 상태를 나타낸 단면도이다.
도 7은 도 6의 제1 적층기판에서 범프용 구멍을 형성하기 위한 노광 단계를 나타낸 단면도이다.
도 8은 도 7의 노광 단계에 의해 범프용 구멍이 완성된 상태를 나타낸 단면도이다.
도 9는 도 8의 범프용 구멍에서 노출된 연결 콘택트에 소프트 에칭을 실시하는 단계를 나타낸 단면도이다.
도 10은 도 9의 연결 콘택트에 산처리를 실시하는 단계를 나타낸 단면도이다.
도 11은 도 9의 범프용 구멍에 범프를 형성하는 단계를 나타낸 단면도이다.
도 12는 도 11의 범프의 형성이 완료된 상태를 나타낸 단면도이다.
도 13은 도 12에서 절연층을 제거한 상태를 나타낸 단면도이다.
도 14는 도 13의 제1 적층기판에 전자 칩을 장착하는 단계를 나타낸 단면도이다.
도 15a는 제2 적층기판을 준비하는 단계를 나타낸 단면도이다.
도 15b는 도 15a의 제2 적층기판에 제2 패턴을 형성하는 단계를 나타낸 단면도이다.
도 15c는 도 14의 제1 적층기판과 도 15b의 제2 적층기판을 부착하는 단계를 나타낸 단면도이다.
도 16은 도 15c의 제2 적층기판에 비아홀을 형성하는 단계를 나타낸 단면도이다.
도 17은 도 16의 비아홀을 도금하는 단계를 나타낸 단면도이다.
도 18은 도 17의 제2 적층기판에 제3 패턴을 형성하고, 제1 적층기판에 제4 패턴을 형성하는 단계를 나타낸 단면도이다.
도 19는 도 18의 회로기판에 보호층을 형성하는 단계를 나타낸 단면도이다.
도 20은 도 1 내지 도 19에 나타난 실시예에 관한 전자 칩이 내장된 회로기판의 제조 방법의 단계들을 나타낸 순서도이다.

이하, 첨부 도면의 실시예들을 통하여, 실시예들에 관한 전자 칩이 내장된 회로기판의 제조 방법의 구성과 작용을 상세히 설명한다.

도 1 내지 도 19는 일 실시예에 관한 전자 칩이 내장된 회로기판의 제조 방법의 각 단계들의 공정이 진행되는 모습을 개략적으로 나타낸 단면도이며, 도 20은 도 1 내지 도 19에 나타난 실시예에 관한 전자 칩이 내장된 회로기판의 제조 방법의 단계들을 나타낸 순서도이다.

도 1 내지 도 20에 나타난 실시예에 관한 전자 칩이 내장된 회로기판의 제조 방법은, 양면에 도전층(10, 30)을 갖는 제1 적층기판(100)을 준비하는 단계(S100)와, 제1 적층기판(100)의 일면에 제1 패턴(31)을 형성하는 단계(S110)와, 제1 패턴(31)을 덮도록 제1 레지스트(40)를 형성하고 제1 패턴(31)의 연결 콘택트(34, 35)에 대응하는 위치에서 절연층(60)을 제거하여 범프용 구멍(61, 62)을 형성하는 단계(S120)와, 범프용 구멍(61, 62)으로 노출된 연결 콘택트(34, 35)에 도금하여 범프(71, 72)를 형성하는 단계(S130)와, 전자 칩(80)을 제1 적층기판(100)의 일면에 장착하는 단계(S140)와, 양면에 도전층(210, 230)을 갖는 제2 적층기판(200)을 준비하는 단계(S150)와, 제2 적층기판(200)의 일면에 제2 패턴(211)을 형성하는 단계(S160)와, 제1 패턴(31)과 제2 패턴(211)을 대향시켜 제1 적층기판(100)과 제2 적층기판(200)을 부착하는 단계(S170)와, 범프(71, 72)에 대응하는 제2 적층기판(200)의 위치에서 비아홀(238, 239)을 형성하는 단계(S180)와, 비아홀(238, 239)을 도금하는 단계(S190)를 포함한다.

도 1 내지 도 20에 나타난 실시예에 관한 전자 칩이 내장된 회로기판의 제조 방법은, 제2 적층기판(200)의 타면에 제3 패턴(231)을 형성하고, 제1 적층기판(100)의 타면에 제4 패턴(11)을 형성하는 단계(S200)를 더 포함할 수 있다.

도 1은 일 실시예에 관한 전자 칩이 내장된 회로기판의 제조 방법에서 제1 적층 기판을 준비하는 단계를 나타낸 단면도이다.

제1 적층기판(100)은 절연성 소재로 이루어지는 제1 절연기판(20)과, 제1 절연기판(20)의 양면에 형성된 도전층(10, 30)을 구비한다. 유연성을 갖는 회로기판(flexible circuit board)을 제작하고자 하는 경우에는, 제1 절연기판(20)이 폴리이미드 수지와 같이 유연성을 갖는 소재를 포함할 수 있다.

제1 절연기판(20)의 양측 표면에 형성된 도전층(10, 30)은 회로기판에서 전기 신호를 전달하는 배선의 패턴을 형성하는 부분이므로, 전기 전도성을 갖는 재질로 이루어진다. 예를 들어, 도전층(10, 30)은 구리를 포함할 수 있다.

도 2는 도 1의 제1 적층 기판의 일면에 제1 패턴을 형성하는 단계를 나타낸 단면도이다.

제1 적층기판(100)이 준비되면, 제1 적층기판(100)의 일면에 제1 패턴(31)을 형성한다. 제1 패턴(31)은 제1 적층기판(100)의 일면에서 신호를 전달하는 기능을 수행한다.

제1 패턴(31)은 도전층(30)을 식각에 의해 제거하는 공정에 의해 형성될 수 있다. 즉 도전층(30)의 위에 감광성 레지스트층(미도시)을 형성하고, 그 위에 마스크(미도시)를 배치하여 노광한 후, 현상을 실시하고, 에칭 용액으로 도전층(30)의 일부를 제거하는 단계들을 통해, 제1 적층기판(100)의 위에 제1 패턴(31)을 형성할 수 있다.

제1 적층기판(100)의 위에 제1 패턴(31)을 형성함에 있어서, 실시예는 상술한 바와 같은 포토리소그래피법(photo lithography)에만 한정되는 것은 아니다. 제1 패턴(31)은 완성된 회로기판에서 전기적인 신호를 전달할 수 있으면 되므로, 도금법이나 인쇄법 등, 여러 가지 방법을 이용하여 형성될 수 있다.

도 3은 도 2의 제1 패턴의 위에 제1 레지스트를 형성하는 단계를 나타낸 단면도이고, 도 4는 도 2의 본딩 패드를 도금하는 단계를 나타내는 단면도이며, 도 5는 도 2의 제1 적층기판에서 제1 레지스트를 제거한 상태를 나타낸 단면도이다.

제1 패턴(31)을 형성하는 단계와 이하에서 설명될 범프용 구멍(61, 62)을 형성하는 단계의 사이에는 도 3 내지 도 5에 도시된 것과 같이 본딩 패드(32, 33)를 도금하는 단계가 더 실행될 수 있다.

본딩 패드(32, 33)를 도금하는 단계는, 도 3에 도시된 것과 같이 본딩 패드(32, 33)를 제외한 제1 패턴(31)을 덮도록 제1 적층기판(100)의 일면에 제1 레지스트(40)를 형성하는 단계와, 도 4에 도시된 것과 같이 본딩 패드(32, 33)의 표면에 무전해 니켈 금도금법(ENIG; electroless nickel immersion gold plating)에 의해 도금층(51, 52)을 형성하는 단계를 포함할 수 있다. 무전해 니켈 금도금법은 무전해 도금에 의한 Ni층을 Au로 치환하는 방법이다.

본딩 패드(32, 33)를 도금하여 본딩 패드(32, 33)의 표면에 도금층(51, 52)을 형성하는 것은 본딩 패드(32, 33)와 전자 칩(80)을 연결할 때(도 14 참조), 양호한 전기적 접속 성능 및 기계적 접속 성능을 구현하기 위한 것이다.

본딩 패드(32, 33)의 표면에 도금층(51, 52)을 형성한 이후에는 도 5에 도시된 것과 같이 제1 적층기판(100)의 일면에서 제1 레지스트(40)를 모두 제거하는 단계가 실행될 수 있다.

도 6은 도 5의 제1 적층기판의 일면에 절연층을 형성한 상태를 나타낸 단면도이고, 도 7은 도 6의 제1 적층기판에서 범프용 구멍을 형성하기 위한 노광 단계를 나타낸 단면도이며, 도 8은 도 7의 노광 단계에 의해 범프용 구멍이 완성된 상태를 나타낸 단면도이다.

범프용 구멍을 형성하는 단계는, 도 6에 도시된 것과 같이 제1 패턴(31)을 덮도록 제1 적층기판(100)의 일면에 절연층(60)을 형성하는 단계와, 도 7 및 도 8에 도시된 것과 같이 제1 패턴(31)의 연결 콘택트(34, 35)에 대응하는 위치에서 절연층(60)을 제거하는 단계를 포함한다.

제1 적층기판(100)의 일면에 형성된 절연층(60)은 감광성인 드라이 필름 레지스트(DFR)을 포함할 수 있다. 도 7에 도시된 것과 같이 연결 콘택트(34, 35)에 대응하는 구멍(91, 92)을 구비한 마스크(90)를 제1 적층기판(100)의 위에 배치하고 광원(400)을 이용하여 노광을 실시한다. 노광이 완료되면 현상액을 흘려 절연층(60)에서 노광된 부분을 제거하면 도 8에 도시된 것과 같이 연결 콘택트(34, 35)를 노출시키는 범프용 구멍(61, 62)이 형성된다.

도 9는 도 8의 범프용 구멍에서 노출된 연결 콘택트에 소프트 에칭을 실시하는 단계를 나타낸 단면도이고, 도 10은 도 9의 연결 콘택트에 산처리를 실시하는 단계를 나타낸 단면도이다.

범프용 구멍(61, 62)이 형성된 이후에는, 연결 콘택트(34, 35)에 대해 세미 애디티브 전해 구리도금법(semi-additive electro Cu plating)을 적용하기 위해 연결 콘택트(34, 35)의 표면을 세정하는 단계가 실행될 수 있다. 즉 도 9에 도시된 것과 같이 연결 콘택트(34, 35)의 소프트 에칭을 적용하는 단계와, 도 10에 도시된 것과 같이 연결 콘택트(34, 35)의 표면을 5~10%의 황산으로 산처리하는 단계가 실행될 수 있다.

도 11은 도 9의 범프용 구멍에 범프를 형성하는 단계를 나타낸 단면도이고, 도 12는 도 11의 범프의 형성이 완료된 상태를 나타낸 단면도이며, 도 13은 도 12에서 절연층을 제거한 상태를 나타낸 단면도이다.

범프(71, 72)를 형성하는 단계에서는 전해 구리도금법에 의해 연결 콘택트(34, 35)의 표면을 도금한다. 전해 구리도금법은 전류를 흘려 구리(Cu) 입자를 회로의 표면에 도금하는 방법이다. 도 11에는 연결 콘택트(34, 35)의 표면에 도금층(71a, 72a)이 성장하는 상태를 나타낸다.

도 12에 도시된 것과 같이 연결 콘택트(34, 35)의 표면에 범프(71, 72)가 형성되면, 도 13에 도시된 것과 같이 제1 적층기판(100)의 일면에 부착되어 있던 절연층(60)을 제거하는 단계가 실행된다.

도 14는 도 13의 제1 적층기판에 전자 칩을 장착하는 단계를 나타낸 단면도이다.

범프(71, 72)의 형성 및 절연층(60)의 제거가 완료된 이후에는, 도 14에 도시된 것과 같이 전자 칩(80)을 제1 적층기판(100)에 장착하는 단계가 실행된다. 전자 칩(80)의 장착은 예를 들어 플립칩 본딩법(flip chip bonding)을 이용하여 실행될 수 있다. 전자 칩(80)의 전극 패드(81, 82)와 본딩 패드(32, 33)의 도금층(51, 52)의 사이에 예를 들어 이방 전도성 필름(anisotropic conductive film; ACF)과 같은 전기 전도성 접착제(91, 92)를 배치함으로써, 전자 칩(80)을 본딩 패드(32, 33)와 연결할 수 있다.

이방 전도성 필름은 금속 코팅된 플라스틱 입자나 금속입자 등의 미립자 형태의 전도성 입자와, 접착제와, 첨가제(분산제) 등을 혼합하여 이루어지는 도전 접착층을 가지며, 박막의 필름형태로 제작되는 접착제이다.

도 15a는 제2 적층기판을 준비하는 단계를 나타낸 단면도이고, 도 15b는 도 15a의 제2 적층기판에 제2 패턴을 형성하는 단계를 나타낸 단면도이다.

제1 적층기판(100)과 같이 제2 적층기판(200)은 절연성 소재로 이루어지는 제2 절연기판(220)과, 제2 절연기판(220)의 양면에 형성된 도전층(210, 230)을 구비한다. 유연성을 갖는 회로기판(flexible circuit board)을 제작하고자 하는 경우에는, 제2 절연기판(220)이 폴리이미드 수지와 같이 유연성을 갖는 소재를 포함할 수 있다.

제2 적층기판(200)이 준비되면, 제2 적층기판(200)의 일면에 제2 패턴(211)을 형성한다. 제2 패턴(211)은 제2 적층기판(200)의 일면에서 신호를 전달하는 기능을 수행한다. 제2 패턴(211)은 예를 들어, 포토리소그래피법(photo lithography)이나, 도금법이나, 인쇄법 등, 여러 가지 방법을 이용하여 형성될 수 있다.

도 15c는 도 14의 제1 적층기판과 도 15b의 제2 적층기판을 부착하는 단계를 나타낸 단면도이다.

일면에 제2 패턴(211)을 구비한 제2 적층기판(200)이 준비되면, 제1 적층기판(100)과 제2 적층기판(200)을 부착하는 단계가 실행된다.

제1 적층기판(100)과 제2 적층기판(200)을 부착하는 단계는 제1 적층기판(100)과 제2 적층기판(200)의 사이에 접착층(240)을 배치하여 제1 적층기판(100)과 접착층(240)과 제2 적층기판(200)을 서로 결합시키는 단계와, 열과 압력을 가하는 단계를 포함할 수 있다.

접착층(240)은 회로기판이 유연성을 갖도록 하기 위해 폴리이미드와 같은 유연성 소재를 포함하는 절연 소재 기판의 양면에 접착제가 도포된 형태로 제조된 시트를 사용할 수 있다.

제1 적층기판(100)과 제2 적층기판(200)을 부착하는 단계에서는 진공 라미네이션법(vacuum lamination)이나 진공 상태에서 열을 가하는 진공 핫 프레스법( hot press)을 이용할 수 있다. 진공 라미네이션법이나 진공 핫 프레스법은 제1 적층기판(100)과 접착층(240)과 제2 적층기판(200)을 접합할 때에 접합이 이루어지는 공간의 기압을 대기 압력보다 낮은 압력(진공압)으로 유지함으로써, 제1 적층기판(100)과 제2 적층기판(200) 등의 사이에 존재하는 공기를 제거하여 접합시키는 방법이다. 이와 같은 진공 라미네이션법을 이용하면 가열과 가압을 위해 소요되는 시간을 축소할 수 있다.

제1 적층기판(100)과 제2 적층기판(200)을 부착하는 단계는 예를 들어 롤 라미네이션법을 이용하여 실행될 수 있다. 즉 제1 적층기판(100)과 제2 적층기판(200)과 접착층(240)의 각각을 롤에 감긴 상태로 공급하고, 롤에서 제1 적층기판(100)과 제2 적층기판(200)과 접착층(240)을 풀어가면서 연속적으로 공급하는 동안 제1 적층기판(100)과 제2 적층기판(200)과 접착층(240)을 부착하는 단계를 실행할 수 있다.

범프(71, 72)의 두께(t2)는 접착층(240)의 두께(t1)의 약 80% 내지 90%로 설정될 수 있다. 예를 들어, 접착층(240)의 두께(t1)가 50μm일 때 범프(71, 72)의 두께(t2)는 40~45μm로 형성될 수 있다.

이와 같이 범프(71, 72)의 두께(t2)와 접착층(240)의 두께(t1)를 조절함으로써, 회로기판의 내부에 전자 칩(80)을 내장하기 위해 접착층(240)의 두께(t1)를 증가시키는 경우에도 인터커넥션 작업을 위해 형성될 비아홀(238, 239; 도 16 참조)을 미세한 크기로 가공할 수 있다.

도 16은 도 15c의 제2 적층기판에 비아홀을 형성하는 단계를 나타낸 단면도이다.

비아홀(238, 239)을 형성하는 단계는 범프(71, 72)에 대응하는 제2 적층기판(200)의 위치에서 드릴 가공을 실시하여 제2 적층기판(200)과 접착층(240)에 구멍을 뚫어 비아홀(238, 239)을 형성한다. 비아홀(238, 239)은 회로기판의 층들 사이의 전기적 연결 또는 단자와 회로패턴과의 전기적 연결을 이루기 위한 부분이다.

비아홀(238, 239)은 미세한 크기의 구멍을 가공할 수 있는 자외선 레이저 드릴(500)을 이용하여 가공될 수 있다. 실시예는 이러한 비아홀(238, 239)의 가공 방법에 의해 제한되는 것은 아니며, 예를 들어 CO₂ 레이저 드릴을 이용하여 비아홀(238, 239)을 가공할 수도 있다.

비아홀(238, 239)은 접착층(240)의 전체의 두께(t1)에 대한 가공을 할 필요가 없으며, 접착층(240)에서 범프(71, 72)의 상단면까지의 두께(t1-t2) 만을 제거하면 된다. 따라서 접착층(240)의 전체의 두께(t1)를 가공하여 비아홀을 형성하였던 종래의 방법에 비해, 본 실시예에서는 미세한 크기의 비아홀(238, 239)을 가공할 수 있다.

도 17은 도 16의 비아홀을 도금하는 단계를 나타낸 단면도이다.

비아홀(238, 239)을 형성한 이후에는 비아홀(238, 239)의 표면을 구리와 같은 도전성 소재로 도금하는 단계가 실행된다. 도금이 완료되면 비아홀(238, 239)의 표면에 도금층(236, 237)이 형성된다.

비아홀(238, 239)의 도금층(236, 237)은 제1 적층기판(100)의 제1 패턴(31)의 연결 콘택트(34, 35)와 범프(71, 72)와 전기적으로 연결된 상태이므로, 도금층(236, 237)이 제1 적층기판(100)의 제1 패턴(31)과 제2 적층기판(200)의 타면의 도전층(230)을 전기적으로 연결한다.

도 18은 도 17의 제2 적층기판에 제3 패턴을 형성하고 제1 적층기판에 제4 패턴을 형성하는 단계를 나타낸 단면도이며, 도 19는 도 18의 회로기판에 보호층을 형성하는 단계를 나타낸 단면도이다.

비아홀(238, 239)의 도금이 완료되면, 제2 적층기판(200)의 타면에 제3 패턴(231)을 형성하고, 제1 적층기판(100)의 타면에 제4 패턴(11)을 형성하는 단계가 실행될 수 있다.

제2 적층기판(200)에 제3 패턴(231)을 형성하는 단계에서는 제3 패턴(231)와 비아홀(238, 239)의 도금층(236, 237)을 연결하는 랜드(239a, 239b)가 함께 형성될 수 있다. 이로써 제1 적층기판(100)의 제1 패턴(31)은 연결 콘택트(34, 35)에서 범프(71, 72)와 도금층(236, 237)과 랜드(239a, 239b)를 경유하여 제2 적층기판(200)의 제3 패턴(231)과 전기적으로 연결될 수 있다.

제3 패턴(231)과 제4 패턴(11)이 형성된 이후에는, 제3 패턴(231)과 제4 패턴(11)의 표면을 덮어서 보호하는 보호층(251, 252)을 제1 적층기판(100)과 제2 적층기판(200)에 형성하는 단계가 실행될 수 있다.

보호층(251, 252)을 형성하는 공정도 드라이 필름 레지스트(DFR)를 제1 적층기판(100)의 타면과 제2 적층기판(200)의 타면에 적층한 이후에, 노광, 현상, 에칭, 박리, 자동 광학적 검사(auto optical inspection) 등의 단계들에 실행될 수 있다.

상술한 바와 같이 범프(71, 72)의 두께(t2)를 접착층(240)의 두께(t1)의 약 80% 내지 90%로 설정함으로써, 회로기판의 내부에 전자 칩(80)을 내장하기 위해 접착층(240)의 두께(t1)를 증가시키는 경우에도 인터커넥션 작업을 위해 형성될 비아홀(238, 239)을 미세한 크기로 가공할 수 있다.

일반적인 회로기판용 비아홀 랜드는 350μm 의 폭을 갖지만, 미세한 피치의 회로 배선에서는 비아홀 랜드의 폭이 200μm 이하가 되어야 한다. 본 실시예에서는 비아홀(238, 239)이 미세한 크기로 가공됨으로써 제2 적층기판(200)의 제3 패턴(231)과 연결되는 랜드(239a, 239b)의 크기도 미세한 크기로 가공될 수 있으므로, 미세한 피치(pitch)의 회로 배선에 대응할 수 있다.

또한 비아홀의 동도금의 품질 지표는 에스펙트 비(AR; aspect ratio)는 절연층의 높이/비아홀의 크기로 정해지는데, 일반적으로 AR>1 인 경우에는 비아홀 내부에 보이드나 언더컷 등의 불량이 발생할 확률이 높아진다.

그러나 상술한 바와 같이 본 실시예에서는 회로기판의 층들을 연결하는 인터커넥션용 연결 콘택트(34, 35)에 범프(71, 72)를 미리 형성하므로 비아홀(238, 239)을 형성하기 위해 접착층(240)에서 천공이 되는 두께를 최소화할 수 있으므로, 비아홀(238, 239)의 내부의 불량 발생을 줄일 수 있고, 미세한 지름의 비아홀(238, 239)을 형성함으로써 미세한 피치의 회로 패턴에 대응할 수 있다.

본 발명에서 모든 예들 또는 예시적인 용어(예들 들어, 등등)의 사용은 단순히 본 발명을 상세히 설명하기 위한 것으로서 특허청구범위에 의해 한정되지 않는 이상 상기 예들 또는 예시적인 용어로 인해 본 발명의 범위가 한정되는 것은 아니다. 또한 기술이 속한 분야의 통상의 지식을 갖는 자는 발명의 범위와 사상에서 벗어나지 않으면서도 다양한 수정과 변경이 용이하게 이루어질 수 있음을 명확히 알 수 있다.

10, 30: 도전층 91, 92: 구멍
11: 제4 패턴 100: 제1 적층기판
20: 제1 절연기판 200: 제2 적층기판
30: 도전층 210, 230: 도전층
31: 제1 패턴 211: 제2 패턴
32, 33: 본딩 패드 220: 제2 절연기판
34, 35: 연결 콘택트 230: 도전층
40: 제1 레지스트 236, 237: 도금층
51, 52: 도금층 238, 239: 비아홀
61, 62: 범프용 구멍 231: 제3 패턴
71, 72: 범프 239a, 239b: 랜드
71a, 72a: 도금층 240: 접착층
60: 절연층 251, 252: 보호층
80: 전자 칩 400: 광원
81, 82: 전극 패드 500: 드릴
90: 마스크

Claims (9)

1. 양면에 도전층을 갖는 제1 적층기판을 준비하는 단계;
   상기 제1 적층기판의 일면에 제1 패턴을 형성하는 단계;
   상기 제1 패턴을 덮도록 절연층을 형성하고 상기 제1 패턴의 연결 콘택트에 대응하는 위치에서 상기 절연층을 제거하여 범프용 구멍을 형성하는 단계;
   상기 범프용 구멍으로 노출된 상기 연결 콘택트에 도금하여 범프를 형성하는 단계;
   전자 칩을 상기 제1 적층기판의 상기 일면에 장착하는 단계;
   양면에 도전층을 갖는 제2 적층기판을 준비하는 단계;
   상기 제2 적층기판의 일면에 제2 패턴을 형성하는 단계;
   상기 제1 패턴과 상기 제2 패턴을 대향시켜 상기 제1 적층기판과 상기 제2 적층기판을 부착하는 단계;
   상기 범프에 대응하는 상기 제2 적층기판의 위치에서 비아홀을 형성하는 단계; 및
   상기 비아홀을 도금하는 단계;를 포함하는, 전자 칩이 내장된 회로기판의 제조 방법.
2. 제1항에 있어서,
   상기 제2 적층기판의 타면에 제3 패턴을 형성하고, 상기 제1 적층기판의 타면에 제4 패턴을 형성하는 단계를 더 포함하는, 전자 칩이 내장된 회로기판의 제조 방법.
3. 제1항에 있어서,
   상기 제1 패턴을 형성하는 단계와 상기 범프용 구멍을 형성하는 단계의 사이에, 상기 제1 패턴에서 상기 전자 칩이 연결될 본딩 패드를 도금하는 단계를 더 포함하는, 전자 칩이 내장된 회로기판의 제조 방법.
4. 제3항에 있어서,
   상기 본딩 패드를 도금하는 단계는, 상기 본딩 패드를 제외한 상기 제1 패턴을 덮도록 상기 제1 적층기판의 상기 일면에 제1 레지스트를 형성하는 단계와, 상기 본딩 패드의 표면에 무전해 니켈 금도금법(ENIG; electroless nickel immersion gold plating)에 의해 도금층을 형성하는 단계를 포함하는, 전자 칩이 내장된 회로기판의 제조 방법.
5. 제4항에 있어서,
   상기 전자 칩을 장착하는 단계는, 상기 전자 칩과 상기 본딩 패드의 상기 도금층의 사이에 전도성 접착제를 개재하여 상기 전자 칩과 상기 도금층을 연결하는, 전자 칩이 내장된 회로기판의 제조 방법.
6. 제1항에 있어서,
   상기 범프를 형성하는 단계의 이전에 상기 범프용 구멍으로 노출된 상기 연결 콘택트의 표면을 세정하는 단계를 더 포함하는, 전자 칩이 내장된 회로기판의 제조 방법.
7. 제1항에 있어서,
   상기 범프를 형성하는 단계는 전해 구리도금법에 의해 상기 연결 콘택트의 표면을 도금하는, 전자 칩이 내장된 회로기판의 제조 방법.
8. 제1항에 있어서,
   상기 제1 적층기판과 상기 제2 적층기판을 부착하는 단계는 상기 제1 적층기판과 상기 제2 적층기판의 사이에 접착층을 배치하여 상기 제1 적층기판과 상기 제2 적층기판을 부착하는, 전자 칩이 내장된 회로기판의 제조 방법.
9. 제8항에 있어서,
   상기 범프의 두께는 상기 접착층의 두께의 80% 내지 90%인, 전자 칩이 내장된 회로기판의 제조 방법.

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