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KR20140003147A - Antifuse of semiconductor device and manufacturing method of the same - Google Patents

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KR20140003147A
KR20140003147A KR1020120070923A KR20120070923A KR20140003147A KR 20140003147 A KR20140003147 A KR 20140003147A KR 1020120070923 A KR1020120070923 A KR 1020120070923A KR 20120070923 A KR20120070923 A KR 20120070923A KR 20140003147 A KR20140003147 A KR 20140003147A
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서강대학교산학협력단
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Abstract

본 발명에 따른 반도체 소자의 안티퓨즈(anti-fuse)는 기판에 서로 이격 형성된 소오스 및 드레인; 일단이 상기 소오스에 접촉하고, 타단이 상기 드레인에 접촉하도록 상기 기판 상에 형성된 게이트 절연막; 및 상기 소오스 및 드레인 측의 단부 각각에, 게이트 폭 방향으로 게이트의 길이가 증가하다가 감소하는 코너부를 적어도 하나 포함하여 상기 게이트 절연막 상에 형성된 게이트 전극;을 포함하는 것을 특징으로 한다.Anti-fuse of the semiconductor device according to the present invention includes a source and a drain formed on the substrate spaced apart from each other; A gate insulating film formed on the substrate so that one end contacts the source and the other end contacts the drain; And a gate electrode formed on each of the end portions of the source and drain sides, the gate electrode being formed on the gate insulating layer including at least one corner portion in which the length of the gate increases and decreases in the gate width direction.

Description

반도체 소자의 안티퓨즈 및 그 제조 방법{ANTIFUSE OF SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME}ANTIFUSE OF SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME

본 발명은 반도체 소자에 관한 것으로, 보다 자세하게는 반도체 소자의 안티퓨즈 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to an antifuse of a semiconductor device and a method of manufacturing the same.

반도체 장치, 특히 메모리 장치는 제조 시에 수많은 메모리 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행하지 못하므로 불량품으로 처리된다. 그러나, 메모리 내의 일부 메모리 셀에만 결함이 발생하였는데도 불구하고 메모리 장치 전체를 불량품으로 폐기하는 것은 생산성 측면에서 비효율적이다. 따라서, 현재는 메모리 소자 내에 미리 제조해 둔 여분의 셀(redundancy cell)을 이용하여 불량 메모리 셀을 대체함으로써, 전체소자를 되살려 주는 방식으로 수율을 향상시키고 비용을 절감하고 있다.A semiconductor device, particularly a memory device, can not function as a memory when any one of a large number of memory cells is defective at the time of manufacturing, and therefore, it is treated as a defective product. However, in spite of defects in only some memory cells in the memory, disposing of the entire memory device as defective is inefficient in terms of productivity. Accordingly, by replacing a defective memory cell by using a redundancy cell previously prepared in the memory device, the yield is improved and the cost is reduced in a manner that restores the entire device.

상기 여분의 셀을 이용한 리페어(repair) 공정은 검사 공정을 통해 불량으로 판명된 셀을 퓨즈(fuse)를 사용하여 칩 내에 내장된 여분의 셀과 연결시켜 재생시키는 공정이다. 즉, 특정 퓨즈들만을 절단함으로써 리페어할 셀 들의 위치 정보를 생성하는 것이다.The repair process using the spare cell is a process in which a cell, which has been found to be defective through an inspection process, is connected to the spare cell embedded in the chip using a fuse to be regenerated. That is, by cutting only specific fuses to generate the location information of the cells to be repaired.

그러나, 퓨즈를 이용하여 반도체 소자를 리페어하는 방식은 웨이퍼 상태에서 리페어 하는 것으로, 패키징 이후에는 레이저 리페어 장비를 사용할 수 없기 때문에 패키지까지 완료된 상태에서 불량 셀이 존재하는 것으로 판명된 경우에는 적용할 수 없는 한계가 존재한다. 이러한 퓨즈 방식의 한계를 극복하기 위한 것으로 개발된 것이 안티퓨즈(antifuse) 방식이다.However, the method of repairing a semiconductor device using a fuse is a repair in a wafer state, and since the laser repair equipment cannot be used after packaging, it cannot be applied when a defective cell is found in the completed state up to the package. There is a limit. The antifuse method was developed to overcome the limitation of the fuse method.

안티퓨즈는 패키지 단계에서도 간단하게 결함 구제를 위한 프로그램을 할 수 있다. 안티퓨즈는 패키지 이전의 퓨즈에 대한 상대적인 의미로, 정상 상태에서는 전기적으로 개방(open)되어 있다가, 필요에 따라 고전압을 인가하여 도전체 사이의 절연체를 파괴하면 전기적으로 단락(short) 상태가 되는 퓨즈를 말한다. 이러한 안티퓨즈는 주변회로영역(periphery)에 형성하며, 안티퓨즈를 위한 여분의 셀들 또한 주변회로영역에 형성하되 통상 리프레쉬(refresh)가 필요 없는 SRAM(static random access memory) 셀로 형성한다.The anti-fuse can be programmed for defect remedies simply at the package level. Antifuse is a relative meaning to the fuse before the package, which is electrically open under normal conditions and then electrically shorted when a high voltage is applied to break the insulator between the conductors as necessary. Refers to the fuse. The antifuse is formed in the peripheral circuit area, and the extra cells for the antifuse are also formed in the peripheral circuit area, but are formed as static random access memory (SRAM) cells that do not normally require refresh.

종래의 안티퓨즈는 두 개의 도전층과 그들 사이에 유전층을 포함한 구조를 가진다. 이러한 안티퓨즈는 두 개의 도전층 사이에 전압을 인가하여 유전층을 절연 파괴(breakdown) 시킴으로써 프로그래밍된다. 프로그래밍 여부에 따라, 상기 두 도전층 사이의 전류의 크기가 달라진다. 그러나, 종래의 안티퓨즈는 파열(rupture) 위치를 소정의 확률분포에 의존할 수 밖에 없고, 도통 상태에 있어서 저항치가 불규칙한 문제가 있다.Conventional antifuse has a structure including two conductive layers and a dielectric layer between them. This antifuse is programmed by applying a voltage between two conductive layers to breakdown the dielectric layer. Depending on the programming or not, the magnitude of the current between the two conductive layers varies. However, in the conventional antifuse, the rupture position is inevitably dependent on a predetermined probability distribution, and there is a problem in that the resistance value is irregular in the conduction state.

본 발명에 관련된 선행문헌으로는 일본 공개특허공보 제2010-147072호(2010.07.01. 공개)가 있으며, 상기 문헌에는 삼각형상의 선단 모서리부를 갖는 드레인 전극을 포함하는 불휘발성 반도체기억장치가 개시되어 있다.Prior art related to the present invention is Japanese Unexamined Patent Publication No. 2010-147072 (published on July 1, 2010), which discloses a nonvolatile semiconductor memory device including a drain electrode having a triangular leading edge. .

본 발명의 하나의 목적은 게이트 전극의 형상을 변경하여 절연막의 파괴(rupture) 위치를 제어하고, 절연막 파괴 후의 저항산포를 개선할 수 있는 반도체 소자의 안티퓨즈를 제공하는 것이다.One object of the present invention is to provide an antifuse of a semiconductor device that can change the shape of the gate electrode to control the breakdown position of the insulating film and to improve the resistance distribution after the insulating film is broken.

또한, 본 발명의 다른 목적은 기존의 씨모스(complementary metal-oxide semiconductor; CMOS) 공정을 이용하여 용이하게 제조가 가능한 반도체 소자의 안티퓨즈 제조 방법을 제공하는 것이다.
In addition, another object of the present invention is to provide an anti-fuse manufacturing method of a semiconductor device that can be easily manufactured using a conventional CMOS (complementary metal-oxide semiconductor) process.

상기 하나의 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 안티퓨즈는 기판에 서로 이격 형성된 소오스 및 드레인; 일단이 상기 소오스에 접촉하고, 타단이 상기 드레인에 접촉하도록 상기 기판 상에 형성된 게이트 절연막; 및 상기 소오스 및 드레인 측의 단부 각각에 게이트 폭 방향으로 게이트의 길이가 증가하다가 감소하는 코너부를 적어도 하나 포함하여 상기 게이트 절연막 상에 형성된 게이트 전극;을 포함하는 것을 특징으로 한다.Anti-fuse of the semiconductor device according to an embodiment of the present invention for achieving the above object is a source and a drain formed on the substrate spaced from each other; A gate insulating film formed on the substrate so that one end contacts the source and the other end contacts the drain; And a gate electrode formed on the gate insulating layer including at least one corner portion at which the length of the gate increases and decreases in the gate width direction at each end of the source and drain sides.

상기 다른 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 안티퓨즈 제조 방법은 기판 상에 게이트 절연막을 형성하는 단계; 일측 및 타측 단부에 게이트 폭 방향으로 게이트의 길이가 증가하다가 감소하는 코너부를 적어도 하나 포함하는 게이트 전극을 상기 게이트 절연막 상에 형성하는 단계; 및 상기 게이트 전극의 일측 및 타측의 상기 기판에 소오스 및 드레인을 형성하는 단계;를 포함하는 것을 특징으로 한다.
Anti-fuse manufacturing method of a semiconductor device according to an embodiment of the present invention for achieving the above another object comprises the steps of forming a gate insulating film on a substrate; Forming a gate electrode on the gate insulating layer, the gate electrode including at least one corner portion at one side and the other end thereof, the length of which increases and decreases in the gate width direction; And forming a source and a drain on the substrate on one side and the other side of the gate electrode.

본 발명에 따른 반도체 소자의 안티퓨즈는 게이트 폭 방향으로 소오스 및 드레인 측 게이트 전극의 단부에 적어도 하나의 코너(corner)부가 형성됨에 따라 코너부에 전계를 집중시켜 선택적으로 코너부에 대응되는 게이트 절연막을 절연 파괴(rupture) 시킬 수 있다. 이에 따라, 안티퓨즈용 절연막의 파괴 위치의 제어가 가능하고, 절연막 파괴 후의 저항산포를 개선할 수 있다.In the anti-fuse of the semiconductor device according to the present invention, at least one corner portion is formed at the ends of the source and drain side gate electrodes in the gate width direction, thereby concentrating an electric field in the corner portion to selectively correspond to the corner portion. To break the insulation. As a result, the breakdown position of the antifuse insulating film can be controlled, and the resistance distribution after the insulating film breakdown can be improved.

또한, 본 발명의 실시예들에 따른 반도체 소자의 안티퓨즈는 통상의 표준 CMOS 제조 공정을 따르면서 제조할 수 있으므로, 메모리 어레이와 같은 셀 영역(cell region)의 소자를 형성하는 과정에서 그와 더불어 용이하게 제조할 수 있다.In addition, since the anti-fuse of the semiconductor device according to the embodiments of the present invention can be manufactured by following a conventional standard CMOS manufacturing process, it is easy to do so in the process of forming a device of a cell region such as a memory array. Can be manufactured.

도 1은 본 발명의 일 실시예에 따른 반도체 소자의 안티퓨즈를 도시한 평면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 안티퓨즈를 도시한 단면도이다.
도 3 및 도 4는 본 발명의 다른 실시예들에 따른 반도체 소자의 안티퓨즈를 도시한 평면도이다.
1 is a plan view illustrating an antifuse of a semiconductor device according to an example embodiment.
2 is a cross-sectional view illustrating an antifuse of a semiconductor device according to example embodiments.
3 and 4 are plan views illustrating antifuse of semiconductor devices according to other embodiments of the inventive concept.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.BRIEF DESCRIPTION OF THE DRAWINGS The advantages and features of the present invention, and how to accomplish them, will become apparent by reference to the embodiments described in detail below with reference to the accompanying drawings. It should be understood, however, that the invention is not limited to the disclosed embodiments, but may be embodied in many different forms and should not be construed as being limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. Is provided to fully convey the scope of the invention to those skilled in the art, and the invention is only defined by the scope of the claims. Like reference numerals refer to like elements throughout the specification.

이하 첨부된 도면을 참조하여 본 발명의 실시예들에 따른 안티퓨즈(antifuse) 및 그 제조 방법에 관하여 상세히 설명하면 다음과 같다.
Hereinafter, an antifuse according to embodiments of the present invention and a manufacturing method thereof will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 반도체 소자의 안티퓨즈를 도시한 평면도이고, 도 2는 본 발명의 일 실시예에 따른 반도체 소자의 안티퓨즈를 도시한 단면도로서, 주변회로영역에 한정된다.1 is a plan view illustrating an antifuse of a semiconductor device according to an exemplary embodiment of the present invention, and FIG. 2 is a cross-sectional view illustrating an antifuse of a semiconductor device according to an embodiment of the present invention and is limited to a peripheral circuit region. .

도 1 및 도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 소자의 안티퓨즈는, 기판(110)에 서로 이격 형성된 소오스(120a) 및 드레인(120b)을 포함하는 접합 영역(120), 게이트 절연막(130) 및 게이트 전극(140)을 포함한다.
As illustrated in FIGS. 1 and 2, an antifuse of a semiconductor device according to example embodiments may include a junction region 120 including a source 120a and a drain 120b formed on a substrate 110 and spaced apart from each other. ), A gate insulating layer 130, and a gate electrode 140.

기판(110)은 통상의 반도체 기판일 수 있다. 일례로, 기판(110)은 p형 불순물이 저농도로 도핑된 p- 기판이거나, n형 불순물이 저농도로 도핑핀 n- 기판일 수 있다. 이와 다르게, 기판(110)은 벌크 실리콘(bulk Si) 기판, SOI(silicon-on-insulator) 기판 및 그 밖의 다른 기판일 수 있다.
The substrate 110 may be a conventional semiconductor substrate. For example, the substrate 110 may be a p- substrate doped with a low concentration of p-type impurities, or may be a doped pin n- substrate with a low concentration of n-type impurities. Alternatively, the substrate 110 may be a bulk silicon substrate, a silicon-on-insulator (SOI) substrate, and other substrates.

접합 영역(120)은 소오스(120a) 및 드레인(120b)을 포함하며, 게이트 전극(140) 양측의 기판(110) 내에 형성될 수 있다. 이때, 소오스(120a)는 게이트 전극(140) 일단의 가장자리를 따라 형성될 수 있고, 드레인(120b)은 게이트 전극(140) 타단의 가장자리를 따라 형성될 수 있다.The junction region 120 may include a source 120a and a drain 120b and may be formed in the substrate 110 at both sides of the gate electrode 140. In this case, the source 120a may be formed along the edge of one end of the gate electrode 140, and the drain 120b may be formed along the edge of the other end of the gate electrode 140.

소오스(120a) 및 드레인(120b)은 안티퓨즈용 제1 전극으로서 사용된다. 이러한 소오스(120a) 및 드레인(120b)은 n형 불순물이 고농도로 도핑된 n+ 영역이거나, p형 불순물이 고농도로 도핑된 p+ 영역일 수 있다.The source 120a and the drain 120b are used as the first electrode for antifuse. The source 120a and the drain 120b may be an n + region heavily doped with n-type impurities or a p + region heavily doped with p-type impurities.

한편, 도면으로 도시하지는 않았으나, 소오스(120a) 및 드레인(120b) 각각의 일부는 게이트 절연막(130) 밑면의 일단 및 타단과 오버랩(overlap)되어 있을 수 있고, 소오스(120a) 및 드레인(120b)은 LDD(lightly doped drain) 구조를 포함할 수 있다. 소오스(120a) 및 드레인(120b) 사이의 기판(110)은 채널(channel, CH)이다.
Although not illustrated in the drawings, a part of each of the source 120a and the drain 120b may overlap one end and the other end of the bottom surface of the gate insulating layer 130, and the source 120a and the drain 120b may be overlapped with each other. May comprise a lightly doped drain (LDD) structure. The substrate 110 between the source 120a and the drain 120b is a channel CH.

게이트 절연막(130) 및 게이트 전극(140)은 일 방향으로 뻗어 있는 라인(line) 형태의 게이트 스택(gate stack)을 형성한다.The gate insulating layer 130 and the gate electrode 140 form a gate stack having a line shape extending in one direction.

이 중 게이트 절연막(130)은 비가역적(irreversible) 저항 변화 특성, 즉, 절연 파괴(breakdown) 특성을 갖는 물질로 형성될 수 있다. 일례로, 게이트 절연막(130)은 실리콘 산화물(SiO2), 실리콘 질화물(SiON), 알루미늄 산화물(Al2O3), 지르코늄 산화물(ZrO2), 하프늄 산화물(HfO2) 등을 포함하여 형성될 수 있으며, 이들이 단독 혹은 2종 이상 혼용되어 사용될 수 있다. 이러한 게이트 절연막(130)은 고저항 상태에서 저저항 상태로 비가역적 변화되는 안티퓨즈 수단의 일례일 수 있다.The gate insulating layer 130 may be formed of a material having an irreversible resistance change characteristic, that is, an insulating breakdown characteristic. For example, the gate insulating layer 130 may be formed to include silicon oxide (SiO 2 ), silicon nitride (SiON), aluminum oxide (Al 2 O 3 ), zirconium oxide (ZrO 2 ), hafnium oxide (HfO 2 ), and the like. They may be used alone or in combination of two or more thereof. The gate insulating layer 130 may be an example of an antifuse means for irreversibly changing from a high resistance state to a low resistance state.

게이트 절연막(130)은 기판(110) 상에 화학기상증착(chemical vapor deposition; CVD) 또는 원자층증착(atomic layer deposition; ALD) 방법 등을 사용하여 절연 파괴 특성을 갖는 물질로 절연막(미도시)을 증착한 후 이 절연막을 통상의 포토리소그래피(photolithography) 공정으로 패터닝하여 일 방향으로 뻗어있는 라인 타입으로 형성할 수 있다.
The gate insulating layer 130 is a material having dielectric breakdown characteristics using a chemical vapor deposition (CVD) or atomic layer deposition (ALD) method on the substrate 110. After the deposition, the insulating film may be patterned by a conventional photolithography process to form a line type extending in one direction.

게이트 전극(140)은 게이트 절연막(130) 상에 형성된다. 게이트 전극(140)은 소오스(120a) 및 드레인(120b) 측의 단부(145)가 비직선 형상을 갖도록 형성된다. 여기서, 비직선 형상이란 단위 구간을 연결하는 거리가 직선에 비교하여 길어지는 모든 형상을 포함한다.The gate electrode 140 is formed on the gate insulating layer 130. The gate electrode 140 is formed such that the end portion 145 on the side of the source 120a and the drain 120b has a non-linear shape. Here, the non-linear shape includes all shapes in which the distance connecting the unit sections is longer than the straight line.

본 발명에 따르면, 게이트 전극(140)은 소오스(120a) 및 드레인(120b) 측의 단부(145)에 게이트의 폭(gate width; W) 방향으로 게이트의 길이가 증가하다가 감소하는 뾰족한 형상의 코너부(corner portion, A)를 적어도 하나 이상 포함하여 형성된다.According to the present invention, the gate electrode 140 has a pointed corner in which the length of the gate increases and decreases in the gate width (W) direction at the end 145 of the source 120a and drain 120b sides. At least one portion (corner portion, A) is formed.

도 1에 도시된 바와 같이, 일례로, 게이트 전극(140)의 단부(145)는 삼각형상으로 형성될 수 있다. 그러나, 게이트 전극(140)의 단부(145)는 게이트 폭 방향으로 게이트 길이를 미분하였을 때 그 값이 코너부(A)에서 불연속이 되는 한, 그 형상은 특별히 이에 한정되는 것은 아니다. 또한, 게이트 전극(140)의 단부(145)는 소오스(120a) 및 드레인(120b) 측에서 서로 대칭이 되도록 형성될 수 있다.As shown in FIG. 1, as an example, the end 145 of the gate electrode 140 may be formed in a triangular shape. However, the shape of the end 145 of the gate electrode 140 is not particularly limited as long as its value becomes discontinuous at the corner portion A when the gate length is differentiated in the gate width direction. In addition, the end 145 of the gate electrode 140 may be formed to be symmetrical with each other on the source 120a and drain 120b sides.

이러한 게이트 전극(140)은 안티퓨즈용 제2 전극으로서, 도전성 재질로 형성될 수 있다. 일례로, 게이트 전극(140)은 폴리실리콘(polysilicon) 또는 금속 등의 도전성 물질을 단층 또는 다층 구조로 하여 형성될 수 있다.The gate electrode 140 is a second electrode for antifuse, and may be formed of a conductive material. For example, the gate electrode 140 may be formed by using a conductive material such as polysilicon or metal as a single layer or a multilayer structure.

게이트 전극(140)은 게이트 절연막(130)을 포함한 기판(110) 상에 물리기상증착(physiclal vapor deposition; PVD), CVD 또는 유기금속화학기상증착(metal organic chemical vapor deposition; MOCVD) 방법 또는 원자층증착(atomic layer deposition; ALD) 방법 등을 사용하여 도전성 물질을 증착하여 도전성막(미도시)을 형성한 후, 이 도전성막을 소오스(120a) 및 드레인(120b) 측의 단부(145)에서 적어도 하나의 코너부(A)을 갖도록 통상의 포토리소그래피 공정으로 패터닝하여 형성할 수 있다.The gate electrode 140 may be a physical vapor deposition (PVD), CVD, or metal organic chemical vapor deposition (MOCVD) method or atomic layer on the substrate 110 including the gate insulating layer 130. After depositing a conductive material using an atomic layer deposition (ALD) method or the like to form a conductive film (not shown), at least one conductive film is formed at the end 145 on the source 120a and drain 120b sides. It can be formed by patterning in a conventional photolithography process to have a corner portion (A) of.

포토리소그래피 공정은 감광막 패턴(미도시)을 이용할 수 있으며, 감광막 패턴은 도전성막 상에 감광성 물질이 도포되어 감광막(미도시)이 형성된 후 감광막이 기 설계된 레티클(미도시)을 이용하여 패터닝된 것으로 형성하고자 하는 게이트 전극(140)과 동일한 형상을 가진다.The photolithography process may use a photoresist pattern (not shown), and the photoresist pattern is formed by using a reticle (not shown) designed after the photoresist is coated by applying a photosensitive material on the conductive film (not shown). It has the same shape as the gate electrode 140 to be formed.

한편, 기판(110) 전면에 절연막과 도전성막의 적층막을 형성한 후 이 적층막을 포토리소그래피 공정으로 패터닝하여 적층막의 양쪽 단부에 적어도 하나 이상의 코너부(A)를 갖도록 패터닝된 게이트 절연막(130)과 게이트 전극(140)의 적층구조를 형성할 수도 있음은 물론이다.
On the other hand, after forming a laminated film of an insulating film and a conductive film on the entire surface of the substrate 110 and patterning the laminated film by a photolithography process patterned to have at least one corner portion (A) at both ends of the laminated film and Of course, the stacked structure of the gate electrode 140 may be formed.

도 3 및 도 4는 본 발명의 다른 실시예들에 따른 반도체 소자의 안티퓨즈를 도시한 단면도로서, 주변회로영역에 한정된다.3 and 4 are cross-sectional views illustrating an antifuse of a semiconductor device in accordance with other embodiments of the present invention, and are limited to the peripheral circuit region.

도 3을 참조하면, 도 1에서와 달리, 게이트 전극(140)은 소오스(120a) 측 단부(145)에 하나의 코너부(A)를 갖고, 드레인(120b) 측 단부(145)에 복수개의 코너부(A)를 가지고 비대칭으로 형성될 수 있다. 도 3 및 도 4에서, 코너부(A)는 도 1에서와 마찬가지로, 게이트의 폭(gate width; W) 방향으로 게이트의 길이가 증가하다가 감소하는 영역으로 정의하기로 한다. 한편, 설명의 편의를 위하여, 도 3에서는 드레인(120b) 측 단부(145)가 세 개의 코너부(A)를 갖는 것으로 도시하였으나, 코너부(A)의 개수는 이에 특별히 한정되는 것은 아니다. 또한, 이와는 반대로 게이트 전극(140) 단부(145)에서의 코너부(A)의 개수는 소오스(120a) 측과 드레인(120b) 측에서 뒤바꾸어 형성될 수도 있다. Referring to FIG. 3, unlike in FIG. 1, the gate electrode 140 has one corner portion A at the side end 145 of the source 120a and a plurality of corners A at the side end 145 of the drain 120b. It may be formed asymmetrically with the corner portion (A). 3 and 4, the corner portion A is defined as a region in which the length of the gate increases and decreases in the gate width (W) direction as in FIG. 1. Meanwhile, for convenience of description, the drain 120b side end 145 is illustrated as having three corner portions A, but the number of corner portions A is not particularly limited thereto. In addition, the number of corners A at the end 145 of the gate electrode 140 may be reversely formed on the source 120a side and the drain 120b side.

도 4를 참조하면, 도 1에서와 달리, 게이트 전극(140)은 소오스(120a) 및 드레인(120b) 측 단부(145) 모두에서 복수개의 코너부(A)를 가지고 대칭 또는 비대칭으로 형성될 수 있다. 도면에는, 소오스(120a) 및 드레인(120b) 측 게이트 전극(140) 단부(145)에 각각 두 개와 세 개의 비대칭인 코너부(A)를 도시하였으나, 코너부(A)의 개수는 이에 특별히 한정되는 것은 아니며, 대칭으로도 형성될 수도 있다.Referring to FIG. 4, unlike in FIG. 1, the gate electrode 140 may be formed symmetrically or asymmetrically with a plurality of corner portions A at both the source 120a and the drain 120b side ends 145. have. In the figure, two and three asymmetric corner portions A are shown at the source electrode 140 end portion 145 at the source 120a and drain 120b sides, but the number of corner portions A is particularly limited thereto. It is not necessary, and may be formed symmetrically.

게이트 전극(140)의 단부(145) 중 소오스(120a) 또는 드레인(120b) 측의 어느 한 쪽에만 코너부(A)가 형성될 경우, 표준 CMOS 공정을 이용하기가 어렵고, 게이트 절연막(130)의 파열(rupture) 현상이 한쪽으로 편중되어 발생할 수 있기 때문에, 코너부(A)는 게이트 전극(140)의 소오스(120a) 및 드레인(120b) 측 단부(145) 모두에 형성되는 것이 보다 바람직하다.When the corner portion A is formed at only one of the source 120a or the drain 120b side of the end 145 of the gate electrode 140, it is difficult to use a standard CMOS process, and the gate insulating layer 130 Since the rupture phenomenon may occur due to one side bias, the corner portion A is more preferably formed at both the source 120a and the drain 120b side end 145 of the gate electrode 140. .

또한, 코너부(A)는 게이트 전극(140)의 단부(145)에서 대칭 또는 비대칭으로 형성될 수 있으나, 전계 집중 효과 향상 측면에서는 대칭으로 형성하는 것이 보다 바람직할 수 있다.
In addition, although the corner portion A may be formed symmetrically or asymmetrically at the end 145 of the gate electrode 140, it may be more preferable to form symmetrically in terms of improving the electric field concentration effect.

접합 영역(120)은 게이트 전극(140)을 형성한 후, 게이트 전극(140) 상에 마스크 패턴(미도시)을 형성한 다음, 통상의 불순물 이온 주입(ion implantation) 공정을 이용하여 고농도의 n형 또는 p형 불순물을 게이트 전극(140)의 일측 및 타측의 기판(110) 노출부에 도핑하여 형성할 수 있다.
After forming the gate electrode 140, the junction region 120 forms a mask pattern (not shown) on the gate electrode 140, and then has a high concentration of n using a conventional impurity ion implantation process. Type or p-type impurities may be formed by doping the exposed portion of the substrate 110 on one side and the other side of the gate electrode 140.

전술한 도 1 내지 도 4의 접합 영역(120), 게이트 절연막(130) 및 게이트 전극(140)은 주변회로영역에 형성되며, 통상의 표준 CMOS 제조 공정 중 메모리 어레이와 같은 셀 영역(cell region)의 접합 영역, 게이트 절연막 및 게이트 전극을 형성하는 과정에서 용이하게 형성할 수 있다.
The junction region 120, the gate insulating layer 130, and the gate electrode 140 of FIGS. 1 to 4 described above are formed in a peripheral circuit region, and may be a cell region such as a memory array during a typical standard CMOS fabrication process. Can be easily formed in the process of forming the junction region, the gate insulating film and the gate electrode.

본 발명의 소오스(120a), 드레인(120b), 게이트 절연막(130) 및 게이트 전극(140)은 일종의 트랜지스터를 구성할 수 있는데, 이 트랜지스터는 NMOS(n-channel metal-oxide-semiconductor) 트랜지스터 또는 PMOS(p-channel metal-oxide-semiconductor) 트랜지스터일 수 있다. 본 발명의 실시예들에서는 소오스(120a), 드레인(120b), 게이트 절연막(130) 및 게이트 전극(140)은 안티퓨즈를 구성한다.
The source 120a, the drain 120b, the gate insulating layer 130, and the gate electrode 140 of the present invention may constitute a kind of transistor, which is an n-channel metal-oxide-semiconductor (NMOS) transistor or a PMOS. It may be a (p-channel metal-oxide-semiconductor) transistor. In embodiments of the present invention, the source 120a, the drain 120b, the gate insulating layer 130, and the gate electrode 140 constitute an antifuse.

이러한 구조를 갖는 본 발명의 실시예들에 따른 안티퓨즈는 게이트 절연막(130)의 절연 파괴(breakdown) 현상을 이용한다.The antifuse according to embodiments of the present invention having such a structure uses an insulation breakdown phenomenon of the gate insulating layer 130.

상기 안티퓨즈는 게이트 전극(140)과 기판(110) 사이에 프로그래밍 전압을 인가하면 게이트 전극(140)과 채널(CH) 영역 사이에 임계 전압 이상의 전압이 인가되어 게이트 전극(140)의 코너부(A)에 대응되는 게이트 절연막(130)의 절연 파괴가 발생할 수 있다. In the antifuse, when a programming voltage is applied between the gate electrode 140 and the substrate 110, a voltage greater than or equal to a threshold voltage is applied between the gate electrode 140 and the channel CH region, thereby providing a corner portion of the gate electrode 140. Insulation breakdown of the gate insulating layer 130 corresponding to A) may occur.

이는, 리페어 공정 중 게이트 전극(140)의 단부(145)에 형성된 코너부(A)가 전계를 집중시키는 전계 강화 영역으로 작용하기 때문이다. 이로 인해, 동일한 게이트 전압이 인가되더라도 코너부(A)가 형성되지 않은 영역에 대응되는 게이트 절연막(130)에 걸리는 전압보다 코너부(A)에 대응되는 게이트 절연막(130)에 걸리는 전압이 높게 된다.This is because the corner portion A formed at the end 145 of the gate electrode 140 serves as an electric field strengthening region for concentrating the electric field during the repair process. Therefore, even if the same gate voltage is applied, the voltage applied to the gate insulating film 130 corresponding to the corner portion A is higher than the voltage applied to the gate insulating film 130 corresponding to the region where the corner portion A is not formed. .

이와 같이 게이트 절연막(130)을 절연 파괴시키는 동작을 프로그래밍 동작이라고 한다. 안티퓨즈의 프로그램 동작은 충분한 시간 동안 안티퓨즈 단자들을 통해 고전압을 인가하여 접합 영역(120)과 게이트 전극(140) 사이의 게이트 절연막(130)을 파괴하는 방식으로 프로그래밍한다. As described above, the operation of insulating breaking the gate insulating layer 130 is called a programming operation. The program operation of the antifuse is programmed in such a manner that a high voltage is applied through the antifuse terminals for a sufficient time to destroy the gate insulating layer 130 between the junction region 120 and the gate electrode 140.

프로그래밍 동작시 충분한 시간 동안 안티퓨즈 단자들을 통해 고전압을 인가하면, 선택적으로 게이트 전극(140)의 코너부(A)에 대응되는 게이트 절연막(130)에서 절연 파괴가 발생하고, 그 결과 코너부(A) 하부의 게이트 절연막(130)이 단락되어 게이트 전극(140)과 접합 영역(120)이 도통된다.
When a high voltage is applied through the anti-fuse terminals for a sufficient time during a programming operation, dielectric breakdown occurs in the gate insulating layer 130 corresponding to the corner portion A of the gate electrode 140 selectively, resulting in corner portion A. The gate insulating layer 130 at the bottom thereof is shorted to conduct the gate electrode 140 and the junction region 120 to each other.

이렇듯, 본 발명의 실시예들에 따른 안티퓨즈는, 리페어 공정 시 인가된 전압에서 게이트 전극(140) 코너부(A)에서의 전계 집중 효과를 이용하여 게이트 전극(140)의 코너부(A)에 대응되는 게이트 절연막(130)을 선택적으로 절연 파괴시킬 수 있기 때문에 안티퓨즈용 절연막의 파괴 위치의 제어가 가능하다.As described above, in the anti-fuse according to the embodiments of the present invention, the corner portion A of the gate electrode 140 may be formed by using an electric field concentration effect at the corner portion A of the gate electrode 140 at the voltage applied during the repair process. Since the gate insulating film 130 corresponding to the insulating film can be selectively destroyed, the break position of the insulating film for antifuse can be controlled.

또한, 안티퓨즈가 프로그램되면 게이트 전극(140)의 단부(145)와 소오스(120a) 및 드레인(120b)이 단락되어 저항은 작은 값이 되는데, 상기 안티퓨즈를 이용하면 게이트 절연막(130) 절연 파괴 후의 저항산포를 개선할 수 있다.
In addition, when the anti-fuse is programmed, the end 145 of the gate electrode 140 and the source 120a and the drain 120b are short-circuited so that the resistance becomes a small value. Later resistance spread can be improved.

본 발명의 실시예들에 따른 안티퓨즈는 복수개로 배열되어 이차원 어레이(array) 구조를 가질 수 있고, 반도체 메모리 장치, 로직 장치, 마이크로프로세서(microprocessor), FPGA(field programmable gate array) 및 그 밖의 VLSI(very large scale integration) 회로 등에 다양한 목적으로 적용될 수 있다.
The antifuse according to embodiments of the present invention may be arranged in plural and have a two-dimensional array structure, and may include a semiconductor memory device, a logic device, a microprocessor, a field programmable gate array (FPGA), and other VLSIs. (very large scale integration) It can be applied to various purposes such as a circuit.

이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 기술자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 이러한 변경과 변형은 본 발명이 제공하는 기술 사상의 범위를 벗어나지 않는 한 본 발명에 속한다고 할 수 있다. 따라서 본 발명의 권리범위는 이하에 기재되는 청구범위에 의해 판단되어야 할 것이다.
Although the preferred embodiments of the present invention have been disclosed for illustrative purposes, those skilled in the art will appreciate that various modifications, additions and substitutions are possible, without departing from the scope and spirit of the invention as disclosed in the accompanying claims. These changes and modifications may be made without departing from the scope of the present invention. Accordingly, the scope of the present invention should be determined by the following claims.

110 : 기판 120 : 접합 영역
120a : 소오스 120b : 드레인
130 : 게이트 절연막 140 : 게이트 전극
145 : 게이트 전극의 단부 A : 코너부
W : 게이트의 폭
110 substrate 120 junction region
120a: source 120b: drain
130: gate insulating film 140: gate electrode
145: end A of the gate electrode A: corner
W: width of gate

Claims (10)

기판에 서로 이격 형성된 소오스 및 드레인;
일단이 상기 소오스에 접촉하고, 타단이 상기 드레인에 접촉하도록 상기 기판 상에 형성된 게이트 절연막; 및
상기 소오스 및 드레인 측의 단부 각각에 게이트 폭 방향으로 게이트의 길이가 증가하다가 감소하는 코너부를 적어도 하나 포함하여 상기 게이트 절연막 상에 형성된 게이트 전극;을 포함하는 것을 특징으로 하는 반도체 소자의 안티퓨즈.
Sources and drains formed spaced apart from each other on the substrate;
A gate insulating film formed on the substrate so that one end contacts the source and the other end contacts the drain; And
And a gate electrode formed on the gate insulating film, each of the end portions of the source and drain sides including at least one corner portion of which the gate length increases and decreases in the gate width direction.
제1항에 있어서,
상기 게이트 전극의 단부는
게이트 폭 방향으로 게이트 길이를 미분하였을 때의 값이 상기 코너부에서 불연속적인 것을 특징으로 하는 반도체 소자의 안티퓨즈.
The method of claim 1,
An end of the gate electrode
The value when the gate length is differentiated in the gate width direction is discontinuous at the corner portion.
제2항에 있어서,
상기 게이트 전극의 코너부는
뾰족한 형상인 것을 특징으로 하는 반도체 소자의 안티퓨즈.
3. The method of claim 2,
Corner portion of the gate electrode
An anti-fuse of a semiconductor device, characterized in that the pointed shape.
제1항에 있어서,
상기 게이트 전극의 코너부는
상기 소오스 및 드레인 측의 단부에 대칭으로 형성되는 것을 특징으로 하는 반도체 소자의 안티퓨즈.
The method of claim 1,
Corner portion of the gate electrode
The anti-fuse of the semiconductor device, characterized in that formed on the ends of the source and drain symmetrically.
제1항에 있어서,
상기 게이트 절연막은
상기 게이트 전극과 상기 기판 사이에 인가된 전압에 의해 절연성이 파괴되는 것을 특징으로 하는 반도체 소자의 안티퓨즈.
The method of claim 1,
The gate insulating film
The insulation of the semiconductor device is broken by the voltage applied between the gate electrode and the substrate.
제5항에 있어서,
상기 게이트 절연막은
실리콘 산화물(SiO2), 실리콘 질화물(SiON), 알루미늄 산화물(Al2O3), 지르코늄 산화물(ZrO2) 및 하프늄 산화물(HfO2) 중 하나 이상을 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 안티퓨즈.
The method of claim 5,
The gate insulating film
A semiconductor device comprising at least one of silicon oxide (SiO 2 ), silicon nitride (SiON), aluminum oxide (Al 2 O 3 ), zirconium oxide (ZrO 2 ), and hafnium oxide (HfO 2 ). Antifuse.
기판 상에 게이트 절연막을 형성하는 단계;
일측 및 타측 단부에 게이트 폭 방향으로 게이트의 길이가 증가하다가 감소하는 코너부를 적어도 하나 포함하는 게이트 전극을 상기 게이트 절연막 상에 형성하는 단계; 및
상기 게이트 전극의 일측 및 타측의 상기 기판에 소오스 및 드레인을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 안티퓨즈 제조 방법.
Forming a gate insulating film on the substrate;
Forming a gate electrode on the gate insulating layer, the gate electrode including at least one corner portion at one side and the other end thereof, the length of which increases and decreases in the gate width direction; And
And forming a source and a drain on the substrates on one side and the other side of the gate electrode.
제7항에 있어서,
상기 게이트 전극의 단부는
게이트 폭 방향으로 게이트 길이를 미분하였을 때의 값이 상기 코너부에서 불연속적이 되도록 형성되는 것을 특징으로 하는 반도체 소자의 안티퓨즈 제조 방법.
The method of claim 7, wherein
An end of the gate electrode
And a value obtained when the gate length is differentiated in the gate width direction is discontinuous at the corner portion.
제7항에 있어서,
상기 게이트 전극의 코너부는
뾰족한 형상인 것을 특징으로 하는 반도체 소자의 안티퓨즈 제조 방법.
The method of claim 7, wherein
Corner portion of the gate electrode
Anti-fuse manufacturing method of a semiconductor device, characterized in that the pointed shape.
제7항에 있어서,
상기 게이트 전극, 게이트 절연막, 소오스 및 드레인은
상기 반도체 소자의 셀 영역을 형성하는 과정에서 형성하는 것을 특징으로 하는 반도체 소자의 안티퓨즈 제조 방법.
The method of claim 7, wherein
The gate electrode, gate insulating film, source and drain are
And forming a cell region of the semiconductor device.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9633943B2 (en) 2015-08-14 2017-04-25 International Business Machines Corporation Method and structure for forming on-chip anti-fuse with reduced breakdown voltage
CN113224062A (en) * 2020-02-04 2021-08-06 亿而得微电子股份有限公司 Low voltage anti-fuse element
CN113224062B (en) * 2020-02-04 2025-07-11 亿而得微电子股份有限公司 Low Voltage Antifuse Components

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070010077A (en) * 2004-05-06 2007-01-19 싸이던스 코포레이션 Isolated Channel Antifuse Array Architecture
KR20090089965A (en) * 2008-02-20 2009-08-25 매그나칩 반도체 유한회사 Anti-fuse and method of forming the same, unit cell of nonvolatile memory device having same

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008066562A (en) 2006-09-08 2008-03-21 Toshiba Corp Semiconductor device and manufacturing method thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070010077A (en) * 2004-05-06 2007-01-19 싸이던스 코포레이션 Isolated Channel Antifuse Array Architecture
KR20090089965A (en) * 2008-02-20 2009-08-25 매그나칩 반도체 유한회사 Anti-fuse and method of forming the same, unit cell of nonvolatile memory device having same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9633943B2 (en) 2015-08-14 2017-04-25 International Business Machines Corporation Method and structure for forming on-chip anti-fuse with reduced breakdown voltage
US10083907B2 (en) 2015-08-14 2018-09-25 International Business Machines Corporation Method and structure for forming on-chip anti-fuse with reduced breakdown voltage
CN113224062A (en) * 2020-02-04 2021-08-06 亿而得微电子股份有限公司 Low voltage anti-fuse element
CN113224062B (en) * 2020-02-04 2025-07-11 亿而得微电子股份有限公司 Low Voltage Antifuse Components

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