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KR20130140749A - 표시 장치용 기판 및 그 제조방법, 표시장치 - Google Patents

표시 장치용 기판 및 그 제조방법, 표시장치 Download PDF

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Publication number
KR20130140749A
KR20130140749A KR1020137013456A KR20137013456A KR20130140749A KR 20130140749 A KR20130140749 A KR 20130140749A KR 1020137013456 A KR1020137013456 A KR 1020137013456A KR 20137013456 A KR20137013456 A KR 20137013456A KR 20130140749 A KR20130140749 A KR 20130140749A
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KR
South Korea
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substrate
display device
semiconductor layer
film
protective layer
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Application number
KR1020137013456A
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English (en)
Inventor
도쿠아키 구니요시
Original Assignee
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샤프 가부시키가이샤 filed Critical 샤프 가부시키가이샤
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Abstract

박막 트랜지스터 기판(20a)은, 절연기판(10a)과, 절연기판(10a) 상에 형성되어, 채널영역(C)을 갖는 반도체층(13a)과, 채널영역(C)에 형성된 채널 보호층(25)을 구비한다. 채널 보호층(25)은, 제 1 절연막과 제 2 절연막이 교대로 적층된 적층막에 의해 형성되며, 제 1 절연막의 굴절률을 Ra, 제 2 절연막의 굴절률을 Rb로 한 경우에, Rb/Ra≥1.3가 되는 관계가 성립한다.

Description

표시 장치용 기판 및 그 제조방법, 표시장치{SUBSTRATE FOR DISPLAY DEVICE, METHOD FOR PRODUCING SAME, AND DISPLAY DEVICE}
본 발명은, 표시 장치용 기판 및 그 제조방법, 표시장치에 관한 것이다.
박막 트랜지스터 기판에서는, 화상의 최소 단위인 각 화소마다, 스위칭 소자로써, 예를 들어, 박막 트랜지스터(Thin Film Transistor, 이하 "TFT"라고도 칭함)가 형성되어 있다.
또, 일반적으로, 박막 트랜지스터 기판에서는, 화상의 최소 단위인 각 화소의 스위칭 소자로서, 비정질 실리콘(amorphous silicon)의 반도체층을 이용한 박막 트랜지스터가 사용되고 있다.
일반적인 보텀 게이트형의 TFT는, 예를 들어, 절연기판 상에 형성된 게이트 전극과, 게이트 전극을 피복하도록 형성된 게이트 절연막과, 게이트 절연막 상에서 게이트 전극에 겹쳐지도록 섬 형상으로 형성된 반도체층과, 반도체층 상에서 서로 대치(對峙)하도록 형성된 소스전극 및 드레인 전극을 구비하고 있다.
또, 이 보텀 게이트형의 TFT에서는, 채널영역의 상부가, SiO2 등으로 이루어진 층간 절연막에 의해 피복됨과 동시에, 이 층간 절연막 상에 화소전극이 형성된 박막 트랜지스터 기판이 제조된다. 그리고, 박막 트랜지스터 기판에 대향하도록 대향기판을 형성하고, 박막 트랜지스터 기판 및 대향기판 사이에 액정층을 형성함으로써, 액정표시장치가 제조된다.
여기서, 종래의 TFT 제조에서는, 반도체층은 게이트 전극의 상층에 위치하므로, 게이트 전극이 차광막(遮光膜)으로서 기능하고 있으나, 액정표시장치에서는, 박막 트랜지스터 기판측으로부터 백 라이트의 광을 표시영역으로 조사(照射)하고 있다. 따라서, 일단, 차광막 이외의 부분으로부터 입사(入射)한 빛이 대향기판 등으로 반사되고, TFT의 상측으로부터 반도체층으로 입사한 경우, 차광막이 존재하지 않으므로, 비정질 실리콘에 의해 형성된 반도체층의 채널영역에 빛이 조사되게 된다. 따라서, 광여기(光勵起)에 기인하여, TFT의 오프(OFF) 상태에서 누설 전류(leakage current)가 발생하거나, 비정질 실리콘의 광열화(光劣化)가 발생되어 버리고, 결과적으로, TFT 특성이 저하되어, 액정표시장치의 표시품위가 저하된다는 문제가 있었다.
그래서, 이와 같은 문제를 회피하기 위한 박막 트랜지스터 기판이 제안되고 있다. 보다 구체적으로는, 게이트 배선과 소스 배선의 교차부 근방에 TFT가 형성되고, TFT와 화소전극이 접속된 박막 트랜지스터 기판에 있어서, TFT의 채널영역 상에서 절연층을 개재하고, 차광용 금속층을 형성한 박막 트랜지스터 기판이 개시되어 있다(예를 들어, 특허문헌 1 참조).
일본 특허공개 평성10-186402호 공보
그러나, 상기 특허문헌 1에 기재된 박막 트랜지스터 기판에 있어서는, 차광용의 금속층이 도전성 금속재료(소스전극 및 드레인 전극을 형성하는 금속재료)에 의해 형성되므로, 반도체층의 채널영역과 금속층과의 거리에 따라서는, TFT 특성에 악영향을 미친다는 문제가 있었다.
보다 구체적으로는, 예를 들어, 게이트 전극에 전압을 걸어 TFT를 ON 시킬 시에, 채널영역 상에 도전성의 금속층이 있으면, 이 금속층이 기생용량으로서 기능한다. 그리고, 채널영역과 금속층과의 거리가 가까운 경우, 예를 들어, 게이트 전압을 반전(反轉)시켜 OFF 시킬 시에, 대전(帶電)된 금속층의 전하에 의해 당겨지고, 반도체층의 채널영역이 빠르게 ON에서 OFF로 전환되지 않아, TFT의 동작에 악영향을 미친다는 문제가 있었다.
그래서, 본 발명은, 상술한 문제를 감안하여 이루어진 것이고, TFT 특성에 영향을 미치는 일 없이, 채널영역으로의 빛의 조사를 효과적으로 억제할 수 있는 표시 장치용 기판 및 그 제조방법, 표시장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명에 관한 제 1 표시 장치용 기판은, 절연기판과, 절연기판 상에 형성되어, 채널영역을 갖는 반도체층과, 채널영역에 형성된 채널 보호층을 구비한 표시 장치용 기판에 있어서, 채널 보호층이, 제 1 절연막과 제 2 절연막이 교대로 적층된 적층막에 의해 형성되며, 제 1 절연막의 굴절률을 Ra, 제 2 절연막의 굴절률을 Rb로 한 경우에, Rb/Ra≥1.3가 되는 관계가 성립하는 것을 특징으로 한다.
동 구성에 의하면, 채널 보호층을, 제 1 절연막과 제 2 절연막이 교대로 적층된 적층막에 의해 형성하는 구성으로 하고, 또, 제 1 절연막의 굴절률을 Ra, 제 2 절연막의 굴절률을 Rb로 한 경우에, Rb/Ra≥1.3가 되는 관계가 성립하는 구성으로 한다. 따라서, 반도체층이, 박막 트랜지스터의 반도체층인 경우, 특정의 파장을 갖는 빛(특히, 박막 트랜지스터의 광열화를 유기(誘起)하는 600㎚ 이하의 단파장의 빛)을 효과적으로 반사시키는 것이 가능해지고, 반도체층의 열화를 유기하는 특정 파장의 빛이, 반도체층의 채널영역에 입사하지 않도록 할 수 있다. 그 결과, 반도체층의 채널영역으로의 광조사에 기인하는 박막 트랜지스터의 특성 저하를 효과적으로 억제하는 것이 가능해진다.
또한, 채널 보호층은, 제 1 및 제 2 절연막이 적층된 적층막에 의해 형성되므로, 도전성 금속재료에 의해 형성된 차광용 금속층이 형성된 상기 종래기술과는 달리, 채널 보호층이 박막 트랜지스터의 특성에 영향을 미치는 일 없이, 채널영역으로의 빛의 조사를 효과적으로 억제할 수 있다.
또, 본 실시형태에서는, 채널 보호층은, 제 1 및 제 2 절연막이 적층된 적층막에 의해 형성되므로, 예를 들어, 플라즈마 CVD법에 의해, 질화 실리콘막과 산화 실리콘막을 차례로 성막(成膜)하고, 제 1 및 제 2 절연막이 적층된 적층막을 형성할 시에, 플라즈마 장치 내의 원료가스 교환만으로 채널 보호층을 형성할 수 있다. 따라서, 도전성 금속재료에 의해 형성된 차광용 금속층과는 달리, 금속막의 성막과, 포토 마스크를 이용한 포토리소 그래피(photolithography)에 의한 레지스트(resist)의 패터닝, 금속막에 대한 ? 에칭(wet etching) 및 레지스트의 박리 세척 등의 공정이 필요 없게 되어, 공정 수를 감소시킬 수 있다. 그 결과, 제조원가의 증가를 억제하여, 수율(yield)의 저하를 억제하는 것이 가능하게 된다.
본 발명에 관한 제 1 표시 장치용 기판에 있어서는, 적층막에서 적층 수가 5층 이상이라도 된다. 동 구성에 의하면, 반도체층의 열화(劣化)를 유기하는 특정 파장의 빛을 확실하게 반사시킬 수 있다.
본 발명에 관한 제 2 표시 장치용 기판은, 절연기판과, 절연기판 상에 형성되어, 채널영역을 갖는 반도체층과, 채널영역에 형성되어, 절연성 재료에 의해 형성된 채널 보호층을 구비한 표시 장치용 기판에 있어서, 채널 보호층의, 반도체층측과 반대측의 표면에, 오목부와 볼록부로 이루어진 미세한 요철(凹凸)구조가 형성되는 것을 특징으로 한다.
동 구성에 의하면, 채널 보호층의, 반도체층측과 반대측의 표면에, 오목부와 볼록부로 이루어진 미세한 요철구조를 형성한다. 따라서, 반도체층이, 박막 트랜지스터의 반도체층인 경우, 특정의 파장을 갖는 빛(특히, 박막 트랜지스터의 광열화를 유기하는 600㎚ 이하의 단(短)파장의 빛)을 효과적으로 반사시키는 것이 가능해지며, 반도체층의 열화를 유기하는 특정 파장의 빛이, 반도체층의 채널영역에 입사하지 않도록 할 수 있다. 그 결과, 반도체층의 채널영역으로의 광조사에 기인하는 박막 트랜지스터 특성의 저하를 효과적으로 억제하는 것이 가능해진다.
또한, 채널 보호층이 절연성 재료에 의해 형성되므로, 도전성 금속재료에 의해 형성된 차광용 금속층이 형성된 상기 종래기술과는 달리, 채널 보호층이 박막 트랜지스터의 특성에 영향을 미치는 일 없이, 채널영역으로의 빛의 조사를 효과적으로 억제할 수 있다.
본 발명에 관한 제 2 표시 장치용 기판에 있어서는, 요철구조에서 인접하는 볼록부 사이, 또는 인접하는 오목부 사이의 거리가, 380㎚ 이하인 것을 특징으로 한다.
동 구성에 의하면, 가시광역(360㎚에서 760㎚)에서, 채널 보호층에 의해 넓게 빛을 반사시킬 수 있다.
본 발명에 관한 제 2 표시 장치용 기판에서는, 볼록부의 높이, 또는 오목부의 깊이가, 760㎚ 이상인 것을 특징으로 한다.
동 구성에 의하면, 가시광역(360㎚에서 760㎚)에서, 채널 보호층에 의해 넓게 빛을 반사시킬 수 있다.
본 발명에 관한 표시 장치용 기판에 있어서, 반도체층은, 박막 트랜지스터의 반도체층이라도 된다.
또, 본 발명에 관한 표시 장치용 기판에 있어서, 반도체층은, 광센서를 구성하여도 된다.
또한, 본 발명에 관한 표시 장치용 기판은, 박막 트랜지스터 또는 광센서의 특성에 영향을 미치는 일 없이, 채널영역으로의 빛의 조사를 효과적으로 억제할 수 있다는 우수한 특성을 구비한다. 따라서, 본 발명은, 표시 장치용 기판과, 표시 장치용 기판에 대향하여 배치된 다른 표시 장치용 기판과, 표시 장치용 기판 및 다른 표시 장치용 기판 사이에 형성된 표시 매체층을 구비하는 표시장치에 적합하게 사용할 수 있다. 또, 본 발명의 표시장치는, 표시 매체층이 액정층인 표시장치에 적합하게 사용할 수 있다.
본 발명에 관한 제 1 표시 장치용 기판의 제조방법은, 절연기판 상에, 채널영역을 갖는 반도체층을 형성하는 반도체층 형성공정과, 채널영역에, 제 1 절연막과 제 2 절연막이 교대로 적층된 적층막에 의해 구성되고, 제 1 절연막의 굴절률을 Ra, 제 2 절연막의 굴절률을 Rb로 한 경우에, Rb/Ra≥1.3가 되는 관계가 성립하는 채널 보호층을 형성하는 채널 보호층 형성공정을 적어도 구비하는 것을 특징으로 한다.
동 구성에 의하면, 반도체층의 채널영역에, 제 1 절연막과 제 2 절연막이 교대로 적층된 적층막에 의해 구성되고, 제 1 절연막의 굴절률을 Ra, 제 2 절연막의 굴절률을 Rb로 한 경우에, Rb/Ra≥1.3가 되는 관계가 성립하는 채널 보호층을 형성하므로, 반도체층이, 박막 트랜지스터의 반도체층인 경우, 특정의 파장을 갖는 빛(특히, 박막 트랜지스터의 광열화를 유기하는 600㎚ 이하의 단파장의 빛)을 효과적으로 반사시키는 것이 가능하게 되고, 반도체층의 열화를 유기하는 특정 파장의 빛이, 반도체층의 채널영역에 입사하지 않도록 할 수 있다. 그 결과, 반도체층의 채널영역으로의 광조사에 기인하는 박막 트랜지스터의 특성 저하를 효과적으로 억제하는 것이 가능해지는 표시 장치용 기판을 제공할 수 있다.
또, 채널 보호층은, 제 1 및 제 2 절연막이 적층된 적층막에 의해 형성되므로, 도전성 금속재료에 의해 형성된 차광용 금속층이 형성된 상기 종래기술과는 달리, 채널 보호층이 박막 트랜지스터의 특성에 영향을 미치는 일 없이, 채널영역으로의 빛의 조사를 효과적으로 억제할 수 있는 표시 장치용 기판을 제공할 수 있다.
또한, 본 실시형태에 있어서, 채널 보호층은, 제 1 및 제 2 절연막이 적층된 적층막에 의해 형성되므로, 예를 들어, 플라즈마 CVD법에 의해, 질화 실리콘막과 산화 실리콘막을 차례로 성막하고, 제 1 및 제 2 절연막이 적층된 적층막을 형성할 시에, 플라즈마 장치 내의 원료가스 교환만으로 채널 보호층을 형성할 수 있다. 따라서, 도전성 금속재료에 의해 형성된 차광용 금속층과는 달리, 금속막의 성막과, 포토 마스크를 이용한 포토리소 그래피에 의한 레지스트의 패터닝, 금속막에 대한 ? 에칭 및 레지스트의 박리 세척 등의 공정이 필요 없게 되어, 공정 수를 감소시킬 수 있다. 그 결과, 제조원가의 증가를 억제하여, 수율의 저하를 억제하는 것이 가능해지는 표시 장치용 기판을 제공할 수 있다.
본 발명에 관한 제 2 표시 장치용 기판의 제조방법은, 절연기판 상에, 채널영역을 갖는 반도체층을 형성하는 반도체층 형성공정과, 채널영역에, 절연성 재료에 의해 형성되어, 반도체층측과 반대측의 표면에, 오목부와 볼록부로 이루어진 미세한 요철구조를 갖는 채널 보호층을 형성하는 채널 보호층 형성공정을 적어도 구비하는 것을 특징으로 한다.
동 구성에 의하면, 반도체층의 채널영역에, 반도체층측과 반대측 표면에, 오목부와 볼록부로 이루어진 미세한 요철구조를 갖는 채널 보호층을 형성하므로, 반도체층이, 박막 트랜지스터의 반도체층인 경우, 특정의 파장을 갖는 빛(특히, 박막 트랜지스터의 광열화를 유기하는 600㎚ 이하의 단파장의 빛)을 효과적으로 반사시키는 것이 가능하게 되고, 반도체층의 열화를 유기하는 특정 파장의 빛이, 반도체층의 채널영역에 입사하지 않도록 할 수 있다. 그 결과, 반도체층의 채널영역으로의 광조사에 기인하는 박막 트랜지스터의 특성 저하를 효과적으로 억제하는 것이 가능해지는 표시 장치용 기판을 제공할 수 있다.
또, 채널 보호층이 절연성 재료에 의해 형성되므로, 도전성 금속재료에 의해 형성된 차광용 금속층이 형성된 상기 종래기술과는 달리, 채널 보호층이 박막 트랜지스터의 특성에 영향을 미치는 일 없이, 채널영역으로의 빛의 조사를 효과적으로 억제할 수 있는 표시 장치용 기판을 제공할 수 있다.
본 발명에 의하면, TFT 특성에 영향을 미치는 일 없이, 채널영역으로의 빛의 조사를 효과적으로 억제할 수 있다.
도 1은, 본 발명의 제 1 실시형태에 관한 박막 트랜지스터 기판을 갖는 액정표시장치의 단면도이다.
도 2는, 본 발명의 제 1 실시형태에 관한 박막 트랜지스터 기판의 평면도이다.
도 3은, 본 발명의 제 1 실시형태에 관한 박막 트랜지스터 기판의 화소부 및 단자부를 확대한 평면도이다.
도 4는, 도 3 중의 A-A선을 따른 박막 트랜지스터 기판의 단면도이다.
도 5는, 본 발명의 제 1 실시형태에 관한 박막 트랜지스터 기판에서의 채널 보호층을 설명하기 위한 단면도이다.
도 6은, 적층막에서 제 1 및 제 2 절연막의 적층 수가 5층인 경우의 P 편광(偏光)의 파장과 반사율과의 관계를 나타내는 그래프이다.
도 7은, 본 발명의 제 1 실시형태에 관한 박막 트랜지스터 기판에서의 채널 보호층을 설명하기 위한 단면도이다.
도 8은, 적층막에서 제 1 및 제 2 절연막의 적층 수가 6층인 경우의 P 편광의 파장과 반사율과의 관계를 나타내는 그래프이다.
도 9는, 본 발명의 제 1 실시형태에 관한 박막 트랜지스터 기판에서의 채널 보호층을 설명하기 위한 단면도이다.
도 10은, 적층막에서 제 1 및 제 2 절연막의 적층 수가 7층인 경우의 P 편광의 파장과 반사율과의 관계를 나타내는 그래프이다.
도 11은, 본 발명의 제 1 실시형태에 관한 박막 트랜지스터 기판에서의 채널 보호층을 설명하기 위한 단면도이다.
도 12는, 적층막에서 제 1 및 제 2 절연막의 적층 수가 8층인 경우의 P 편광의 파장과 반사율과의 관계를 나타내는 그래프이다.
도 13은, 본 발명의 제 1 실시형태에 관한 박막 트랜지스터 기판에서의 채널 보호층을 설명하기 위한 단면도이다.
도 14는, 적층막에서 제 1 및 제 2 절연막의 적층 수가 10층인 경우의 P 편광의 파장과 반사율과의 관계를 나타내는 그래프이다.
도 15는, 본 발명의 제 1 실시형태에 관한 TFT 및 박막 트랜지스터 기판의 제조공정을 단면으로 나타내는 설명도이다.
도 16은, 본 발명의 제 1 실시형태에 관한 대향기판의 제조공정을 단면으로 나타내는 설명도이다.
도 17은, 본 발명의 제 2 실시형태에 관한 박막 트랜지스터 기판의 단면도이다.
도 18은, 본 발명의 제 2 실시형태에 관한 박막 트랜지스터 기판에서의 채널 보호층을 설명하기 위한 단면도이다.
도 19는, 본 발명의 제 2 실시형태에 관한 박막 트랜지스터 기판에서의 채널 보호층을 설명하기 위한 사시도이다.
도 20은, 본 발명의 제 2 실시형태에 관한 박막 트랜지스터 기판에서의 채널 보호층을 나노 임프린트 리소그래피(nanoimprint lithography)를 이용하여 형성하는 공정을 설명하기 위한 단면도이다.
도 21은, 본 발명의 제 2 실시형태에 관한 박막 트랜지스터 기판에서의 채널 보호층을 나노 임프린트 리소그래피를 이용하여 형성하는 공정을 설명하기 위한 단면도이다.
도 22는, 본 발명의 제 2 실시형태에 관한 박막 트랜지스터 기판의 채널 보호층을 나노 임프린트 리소그래피를 이용하여 형성하는 공정을 설명하기 위한 단면도이다.
도 23은, 본 발명의 제 2 실시형태에 관한 TFT 및 박막 트랜지스터 기판의 제조공정을 단면으로 나타내는 설명도이다.
도 24는, 본 발명의 제 3 실시형태에 관한 박막 트랜지스터 기판의 단면도이다.
(제 1 실시형태)
이하, 본 발명의 실시형태에 대해, 도면을 참조하면서 상세하게 설명한다. 여기서, 본 발명은 이하의 실시형태에 한정되는 것은 아니다.
도 1은, 본 발명의 제 1 실시형태에 관한 박막 트랜지스터 기판을 갖는 액정표시장치의 단면도이고, 도 2는, 본 발명의 제 1 실시형태에 관한 박막 트랜지스터 기판의 평면도이다. 또, 도 3은, 본 발명의 제 1 실시형태에 관한 박막 트랜지스터 기판의 화소부 및 단자부를 확대한 평면도이고, 도 4는, 도 3 중의 A-A선을 따른 박막 트랜지스터 기판의 단면도이다. 또한, 도 5는, 본 발명의 제 1 실시형태에 관한 박막 트랜지스터 기판의 채널 보호층을 설명하기 위한 단면도이다.
액정표시장치(50)는, 도 1에 나타내듯이, 서로 대향하도록 형성된 표시장치용 기판인 박막 트랜지스터 기판(20a) 및 다른 표시 장치용 기판인 대향기판(30)과, 박막 트랜지스터 기판(20a) 및 대향기판(30) 사이에 형성된 표시 매체층인 액정층(40)을 구비한다. 또, 액정표시장치(50)는, 박막 트랜지스터 기판(20a) 및 대향기판(30)을 서로 접착시킴과 동시에, 박막 트랜지스터 기판(20a) 및 대향기판(30) 사이에 액정층(40)을 봉입(封入)하기 위해 틀 형상으로 형성된 실링재(sealing material)(35)를 구비한다.
또, 액정표시장치(50)에서는, 도 1에 나타내듯이, 실링재(35)의 내측 부분에 화상표시를 행하는 표시영역(D)이 규정되고, 박막 트랜지스터 기판(20a)의 대향기판(30)으로부터 돌출되는 부분에 단자영역(T)이 규정된다.
박막 트랜지스터 기판(20a)은, 도 2, 도 3 및 도 4에 나타내듯이, 절연기판(10a)과, 표시영역(D)에서, 절연기판(10a) 상에 서로 평행으로 연장되도록 형성된 복수의 주사(走査)배선(11a)과, 각 주사배선(11a) 사이에 각각 형성되어, 서로 평행으로 연장되는 복수의 보조 용량배선(11b)과, 각 주사배선(11a)과 직교하는 방향에 서로 평행으로 연장되도록 형성된 복수의 신호배선(16a)을 구비한다. 또, 박막 트랜지스터(20a)는, 각 주사배선(11a) 및 각 신호배선(16a)의 교차부분마다, 즉, 각 화소마다 각각 형성된 복수의 TFT(5a)와, 각 TFT(5a)를 피복하도록 형성된 층간절연막(17)과, 층간절연막(17) 상에 매트릭스형으로 형성되어, 각 TFT(5a)에 각각 접속된 화소전극(19a)과, 각 화소전극(19a)을 피복하도록 형성된 배향막(도시 않음)을 구비한다.
주사배선(11a)은, 도 2 및 도 3에 나타내듯이, 단자영역(T)(도 1 참조)의 게이트 단자영역(Tg)에 인출되고, 이 게이트 단자영역(Tg)에서, 게이트 단자(19b)에 접속된다.
보조 용량배선(11b)은, 도 3에 나타내듯이, 보조 용량간선(16c) 및 중계배선(11d)을 개재하고 보조 용량단자(19d)에 접속된다. 여기서, 보조 용량간선(16c)은, 게이트 절연막(12)에 형성된 콘택트 홀(Cc)을 통해 보조 용량배선(11b)에 접속됨과 동시에, 게이트 절연막(12)에 형성된 콘택트 홀(Cd)을 통해 중계배선(11d)에 접속된다.
신호배선(16a)은, 도 2 및 도 3에 나타내듯이, 단자영역(T)(도 1 참조)의 소스단자 영역(Ts)에 중계배선(11c)으로서 인출되고, 이 소스단자 영역(Ts)에서, 소스단자(19c)에 접속된다.
여기서, 신호배선(16a)은, 도 3에 나타내듯이, 게이트 절연막(12)에 형성된 콘택트 홀(Cb)을 통해 중계배선(11c)에 접속된다.
TFT(5a)는, 보텀 게이트 구조를 가지며, 도 3 및 도 4에 나타내듯이, 절연기판(10a) 상에 형성된 게이트 전극(11aa)과, 게이트 전극(11aa)을 피복하도록 형성된 게이트 절연막(12)과, 게이트 절연막(12) 상에서 게이트 전극(11aa)에 겹쳐지도록 섬 형상으로 형성된 채널영역(C)을 갖는 반도체층(13a)을 구비한다. 또, TFT(5a)는, 반도체층(13a) 상에서 게이트 전극(11aa)에 겹쳐짐과 동시에 채널영역(C)을 사이에 두고 대치하도록 형성된 소스전극(16aa) 및 드레인 전극(16b)을 구비한다.
여기서, 반도체층(13a)의 채널영역(C) 상에는, 소스전극(16aa) 및 드레인 전극(16b)(즉, TFT(5a))을 피복하는 층간 절연막(17)이 형성된다.
또, 게이트 전극(11aa)은, 도 3에 나타내듯이, 주사배선(11a)의 측방으로 돌출된 부분이다. 또한, 소스전극(16aa)은, 도 3에 나타내듯이, 신호배선(16a)의 측방으로 돌출된 부분이고, 도 4에 나타내듯이, 제 1 도전층(14a) 및 제 2 도전층(15a)의 적층막에 의해 구성된다.
또한, 드레인 전극(16b)은, 도 3 및 도 4에 나타내듯이, 제 1 도전층(14b) 및 제 2 도전층(15b)의 적층막에 의해 구성되고, 층간 절연막(17)에 형성된 콘택트 홀(Ca)을 통해 화소전극(19a)에 접속된다. 또, 드레인 전극(16b)은, 게이트 절연막(12)을 개재하고 보조 용량배선(11b)과 겹쳐짐으로써 보조용량을 구성한다.
또, 반도체층(13a)은, 예를 들어, 산화인듐갈륨아연(IGZO) 등의 산화물 반도체와, 비정질 실리콘을 사용할 수 있다. 그리고, 비정질 실리콘을 사용하는 경우는, 하층의 진성(眞性) 비정질 실리콘층과, 그 상층의 인(燐)이 도핑된 n+ 비정질 실리콘층을 구비하고, 소스전극(16aa) 및 드레인 전극(16b)으로부터 노출되는 진성 비정질 실리콘층이 채널영역(C)을 구성한다.
대향기판(30)은, 후술하는 도 16의 (c)에 나타내듯이, 절연기판(10b)과, 절연기판(10b) 상에 격자상(格子狀)으로 형성된 블랙 매트릭스(21) 그리고 블랙 매트릭스(21)의 각 격자 사이에 각각 형성된 적색층, 녹색층 및 청색층 등의 착색층(22)을 갖는 컬러 필터층을 구비한다. 또, 대향기판(30)은, 이 컬러 필터층을 피복하도록 형성된 공통전극(23)과, 공통전극(23) 상에 형성된 포토 스페이서(24)와, 공통전극(23)을 피복하도록 형성된 배향막(도시 않음)을 구비한다.
액정층(40)은, 예를 들어, 전기광학 특성을 갖는 네마틱(nematic) 액정재료 등에 의해 구성된다.
상기 구성의 액정표시장치(50)에서는, 각 화소에 있어서, 게이트 드라이버(도시 않음)로부터 게이트 신호가 주사배선(11a)을 개재하고 게이트 전극(11aa)에 보내져, TFT(5a)가 온 상태가 된 때에, 소스 드라이버(도시 않음)로부터 소스신호가 신호배선(16a)을 개재하고 소스전극(16aa)에 보내지고, 반도체층(13a) 및 드레인 전극(16b)을 개재하고, 화소전극(19a)에 소정의 전하가 기록된다.
이 때, 박막 트랜지스터 기판(20a)의 각 화소전극(19a)과 대향기판(30)의 공통전극(23)과의 사이에 전위차가 발생하고, 액정층(40), 즉, 각 화소의 액정용량, 및 그 액정용량에 병렬로 접속된 보조용량에 소정의 전압이 인가된다.
그리고, 액정표시장치(50)에서는, 각 화소에서, 액정층(40)에 인가되는 전압의 크기에 의해 액정층(40)의 배향상태를 바꿈으로써, 액정층(40)의 광투과율을 조정하여 화상이 표시된다.
또, 본 실시형태에서는, 도 4에 나타내듯이, 반도체층(13a)의 채널영역(C)에, 이 채널영역(C)을 보호하기 위한 채널 보호층(에칭 스토퍼층)(25)이 형성된다. 이 채널 보호층(25)을 형성함으로써, 후술하는 소스 드레인 형성공정에 있어서, 에칭에 의해 패터닝하고, 소스전극(16aa), 드레인 전극(16b)을 형성할 시에, 반도체층(13a)의 채널영역(C)을 에칭하지 않도록 보호하는 것이 가능해진다.
또한, 본 실시형태에서는, 도 5에 나타내듯이, 채널 보호층(25)이, 굴절률 비(比)가 1.3배 이상 다른 제 1 절연막(25a)과 제 2 절연막(25b)이 교대로 적층된 적층막에 의해 형성되는 점에 특징이 있다.
예를 들어, 제 1 절연막(25a)의 굴절률 Ra, 제 2 절연막(25b)의 굴절률을 Rb로 한 경우에, Rb/Ra≥1.3가 되는 관계가 성립한다.
또, 제 1 및 제 2 절연막(25a, 25b)은, 예를 들어, 질화 실리콘막, 산화 실리콘막, 질화산화 실리콘막 등의 절연성 재료에 의해 형성된다.
그리고, 본 실시형태에서는, 이와 같은 구성에 의해, 특정의 파장을 갖는 빛(특히, TFT(5a)의 광열화를 유기하는 600㎚ 이하의 단파장의 빛)을, 채널 보호층(25)에 의해 효과적으로 반사시키는 것이 가능하게 되고, 반도체층(13a)의 열화를 유기하는 특정 파장의 빛이, 반도체층(13a)의 채널영역(C)에 입사하지 않도록 할 수 있다. 따라서, 반도체층(13a)의 채널영역(C)으로의 광조사에 기인하는 TFT 특성 저하와 액정표시장치(50)의 표시품위 저하를 효과적으로 억제하는 것이 가능해진다.
또한, 채널 보호층(25)은 제 1 및 제 2 절연막(25a, 25b)이 적층된 적층막에 의해 형성되므로, 도전성의 금속재료에 의해 형성된 차광용 금속층이 형성된 상기 종래기술과는 달리, 채널 보호층(25)이 TFT(5a) 특성에 영향을 미치는 일 없이, 채널영역(C)으로의 빛의 조사를 효과적으로 억제할 수 있다.
또, 상기 종래기술에서는, 금속층을 형성할 시에, 금속층의 성막이나, 소정 패턴형상을 갖는 포토 마스크를 이용한 포토리소 그래피에 의한 레지스트의 패터닝, 금속막에 대한 ? 에칭 및 레지스트의 박리 세척 등의 공정이 필요하게 되어, 공정 수가 증가하므로, 제조원가가 증가함과 동시에, 수율이 저하한다는 문제가 있었다.
한편, 본 실시형태에서, 채널 보호층(25)은, 제 1 및 제 2 절연막(25a, 25b)이 적층된 적층막에 의해 형성되므로, 예를 들어, 플라즈마 CVD법에 의해, 질화 실리콘막과 산화 실리콘막을 차례로 성막하고, 제 1 및 제 2 절연막(25a, 25b)이 적층된 적층막을 형성할 시에, 플라즈마 장치 내의 원료가스 교환만으로 채널 보호층(25)을 형성할 수 있다. 따라서, 도전성 금속재료에 의해 형성된 차광용 금속층과는 달리, 금속막의 성막과, 포토 마스크를 이용한 포토리소 그래피에 의한 레지스트의 패터닝, 금속막에 대한 ? 에칭 및 레지스트의 박리 세척 등의 공정이 필요 없게 되어, 공정 수를 감소시킬 수 있다. 그 결과, 제조원가의 증가를 억제하여, 수율 저하를 억제하는 것이 가능하게 된다.
또한, 반도체층(13a)의 열화를 유기하는 특정 파장의 빛을 확실하게 반사시키는 관점에서, 채널 보호층(25)을 구성하는 적층막에서 절연막(25a, 25b)의 적층 수는 5층 이상이 바람직하고, 5층 이상이면, 특별히 한정되지 않는다.
이하, 본 특징을 상세히 설명한다. 도 6은, 적층막에서 제 1 및 제 2 절연막(25a, 25b)의 적층 수가 5층인 경우의 P 편광의 파장과 반사율과의 관계를 나타내는 그래프이다.
그리고, 도 6에 나타내는 관계에서는, 제 1 절연막(25a)으로서, 굴절률 Ra=1.4, 막 두께가 60㎚의 산화 실리콘막을 사용하고, 제 2 절연막(25b)으로서, 굴절률 Rb=2, 막 압력이 60㎚의 질화 실리콘막을 사용했다. 또, 층간 절연막(17)으로서, 굴절률=1.4, 막 두께가 265㎚의 산화 실리콘막을 사용하고, 액정층(40)으로서, 굴절률=1의 네마틱 액정재료를 사용하며, 반도체층(13a)으로서, 굴절률=2의 산화인듐갈륨아연(IGZO)을 사용한다. 그리고, 채널 보호층(25)에 대해, 액정층(40)의 방향으로부터 수직으로 P 편광을 입사시키고, 입사시킨 P 편광의 파장을, 300㎚∼900㎚의 파장역(波長域)에서 1㎚ 단위로 변화시켜, 반사율을 측정했다.
도 6에 나타내듯이, 제 1 및 제 2 절연막(25a, 25b)에 의해 형성된 채널 보호층(25)은, 가시광역(360㎚에서 760㎚)에서, 넓게 빛을 반사하도록 되어 있으며, 특히 450㎚의 파장을 갖는 P 편광을 약 60%의 비율로 반사하는 것을 알 수 있다.
또, 채널 보호층(25)으로서, 추가로 제 2 절연막(25b)을 1층 추가하여, 6층 구조로 한 경우(도 7 참조)의 P 편광의 파장과 반사율과의 관계를 도 8에 나타낸다.
도 8에 나타내듯이, 채널 보호층(25)은, 가시광역(360㎚에서 760㎚)에서, 넓게 빛을 반사하도록 되어 있으며, 특히 400㎚의 파장을 갖는 P 편광을 약 80%의 비율로 반사하는 것을 알 수 있다.
또, 채널 보호층(25)으로서, 추가로 제 1 절연막(25a)을 1층 추가하여, 7층 구조로 한 경우(도 9 참조)의 P 편광의 파장과 반사율과의 관계를 도 10에 나타낸다.
도 10에 나타내듯이, 채널 보호층(25)은, 가시광역(360㎚에서 760㎚)에서, 넓게 빛을 반사하도록 되어 있으며, 특히 440㎚의 파장을 갖는 P 편광을 약 80%의 비율로 반사하는 것을 알 수 있다.
또, 채널 보호층(25)으로서, 추가로 제 2 절연막(25b)을 1층 추가하여, 8층 구조로 한 경우(도 11 참조) P 편광의 파장과 반사율과의 관계를 도 12에 나타낸다.
도 12에 나타내듯이, 채널 보호층(25)은, 가시광역(360㎚에서 760㎚)에서, 넓게 빛을 반사하도록 되어 있으며, 특히 400㎚의 파장을 갖는 P 편광을 약 90%의 비율로 반사하는 것을 알 수 있다.
또, 채널 보호층(25)으로서, 추가로 제 1 절연막(25a)과 제 2 절연막(25b)을 각각 1층 추가하여, 10층 구조로 한 경우(도 13 참조)의 P 편광의 파장과 반사율과의 관계를 도 14에 나타낸다.
도 14에 나타내듯이, 채널 보호층(25)은, 가시광역(360㎚에서 760㎚)에서, 넓게 빛을 반사하도록 되어 있으며, 특히 400㎚의 파장을 갖는 P 편광을 약 95%의 비율로 반사하는 것을 알 수 있다.
이상과 같이, 제 1 및 제 2 절연막(25a, 25b)의 적층 수가 5층 이상이면, 채널 보호층(25)에 의해, TFT(5a)의 광열화를 유기하는 600㎚ 이하의 단파장의 빛을 효과적으로 반사할 수 있는 것을 알 수 있고, 제 1 및 제 2 절연막(25a, 25b)의 적층 수가 많아질수록, 빛의 반사효율이 향상되는 것을 알 수 있다.
다음에, 본 실시형태의 액정표시장치(50) 제조방법의 일례에 대해, 도 15, 도 16을 이용하여 설명한다. 도 15는, TFT 및 박막 트랜지스터 기판의 제조공정을 단면으로 나타내는 설명도이고, 도 16은, 대향기판의 제조공정을 단면으로 나타내는 설명도이다. 그리고, 본 실시형태의 제조방법은, 박막 트랜지스터 기판 제작공정, 대향기판 제작공정 및 액정주입공정을 구비한다.
먼저, TFT 및 박막 트랜지스터 기판 제작공정에 대해 설명한다.
<게이트 전극 형성공정>
먼저, 유리기판, 실리콘 기판, 내열성을 갖는 플라스틱 기판 등의 절연기판(10a)의 기판 전체에, 스퍼터링법(sputtering)에 의해, 예를 들어, 몰리부덴막(두께 150㎚ 정도) 등을 성막한다. 그 후, 이 몰리부덴막에 대해, 포토리소 그래피, ? 에칭 및 레지스트의 박리 세척을 행함으로써, 도 3, 도 15의 (a)에 나타내듯이, 주사배선(11a), 게이트 전극(11aa), 보조 용량배선(11b), 그리고 중계배선(11c, 11d)을 형성한다.
그리고, 본 실시형태에서는, 게이트 전극(11aa)을 구성하는 금속막으로서, 단층구조의 몰리부덴막을 예시했으나, 예를 들어, 알루미늄막, 텅스텐막, 탄탈막, 크롬막, 티타늄막, 구리막 등의 금속막, 또는, 이들의 합금막이나 금속 질화물로 이루어진 막에 의해 게이트 전극(11aa)을, 50㎚∼300㎚의 두께로 형성하는 구성으로 하여도 된다.
또, 상기 플라스틱 기판을 형성하는 재료로는, 예를 들어, 폴리에틸렌 테레프타레이트(polyethylene terephthalate) 수지, 폴리에틸렌 나프탈레이트(polyethylene naphthalate) 수지, 폴리에테르설폰(polyether sulfone) 수지, 아크릴 수지, 및 폴리이미드 수지를 사용할 수 있다.
<반도체층 형성공정>
계속해서, 주사배선(11a), 게이트 전극(11aa), 보조 용량배선(11b), 그리고 중계배선(11c, 11d)이 형성된 기판 전체에, CVD법에 의해, 예를 들어, 질화 실리콘막(두께 200㎚∼500㎚ 정도)을 성막하고, 도 15의 (b)에 나타내듯이, 게이트 전극(11aa), 및 보조 용량배선(11b)을 피복하도록 게이트 절연막(12)을 형성한다.
그리고, 게이트 절연막(12)을 2층의 적층구조로 형성하는 구성으로 하여도 된다. 이 경우, 상술한 질화 실리콘막(SiNx) 이외에, 예를 들어, 산화 실리콘막(SiOx), 산화질화 실리콘막(SiOxNy, x>y), 질화산화 실리콘막(SiNxOy, x>y) 등을 사용할 수 있다.
또한, 절연기판(10a)으로부터의 불순물 등의 확산방지 관점에서, 하층측의 게이트 절연막으로서, 질화 실리콘막, 또는 질화산화 실리콘막을 사용함과 동시에, 상층측의 게이트 절연막으로서, 산화 실리콘막, 또는 산화질화 실리콘막을 사용하는 구성으로 하는 것이 바람직하다. 예를 들어, 하층측의 게이트 절연막에, SiH4과 NH3을 반응가스로써 막 두께 100㎚에서 200㎚의 질화 실리콘막을 형성함과 동시에, 상층측의 게이트 절연막에, N2O, SiH4를 반응가스로써 막 두께 50㎚에서 100㎚의 산화 실리콘막을 형성할 수 있다.
또, 낮은 성막온도에 의해, 게이트 리크 전류가 적은 치밀한 게이트 절연막(12)을 형성한다는 관점에서, 아르곤 가스 등의 희(希)가스를 반응가스 중에 함유시켜 절연막 중에 혼입시키는 것이 바람직하다.
그 후, 스퍼터링법에 의해, 예를 들어 IGZO계의 산화물 반도체막(두께 30㎚∼100㎚ 정도)을 성막하고, 그 후, 이 산화물 반도체막에 대해, 포토리소 그래피, ? 에칭, 및 레지스트의 박리 세척을 행함으로써, 도 15의 (b)에 나타내듯이, 채널영역을 갖는 반도체층(13a)을 형성한다.
<채널 보호층 형성공정>
이어서, 반도체층(13a)이 형성된 기판 전체에, 플라즈마 CVD법에 의해, 예를 들어, 질화 실리콘막과 산화 실리콘막을 차례로 성막하고, 도 5에 나타내는 제 1 및 제 2 절연막(25a, 25b)이 적층된 적층막을 형성하며, 도 15의 (c)에 나타내듯이, 반도체층(13a)의 채널영역(C)에 이 채널영역(C)을 보호하기 위한 채널 보호층(25)을 두께 50∼150㎚ 정도로 형성한다.
이 때, 상술과 같이, 채널 보호층(25)은, 제 1 및 제 2 절연막(25a, 25b)이 적층된 적층막에 의해 구성되므로, 플라즈마 장치 내의 원료가스 교환만으로 채널 보호층(25)을 형성할 수 있다.
또, 제 1 절연막(25a)으로서, 예를 들어, 굴절률 Ra=1.4, 막 두께가 60㎚의 산화 실리콘막을 형성하고, 제 2 절연막(25b)으로서, 예를 들어, 굴절률 Rb=2, 막 압력이 60㎚의 질화 실리콘막을 형성한다.
<소스 드레인 형성공정>
이어서, 반도체층(13a)이 형성된 기판 전체에, 스퍼터링법에 의해, 예를 들어, 티타늄막(두께 30㎚∼150㎚) 및 구리막(두께 50㎚~400㎚ 정도) 등을 차례로 성막한다. 그 후, 이 구리막에 대해 포토리소 그래피 및 ? 에칭을 행함과 동시에, 이 티타늄막에 대해 드라이 에칭, 그리고 레지스트의 박리 세척을 행함으로써, 도 15의 (d)에 나타내듯이, 신호배선(16a)(도 3 참조), 소스전극(16aa), 드레인 전극(16b) 및 보조 용량간선(16c)(도 3 참조)을 형성함과 동시에, 반도체층(13a)의 채널영역(C)을 노출시킨다.
즉, 본 공정에서는, 반도체층 형성공정에서 형성된 반도체층(13a) 상에, 드라이 에칭에 의해 소스전극(16aa) 및 드레인 전극(16b)을 형성하고, 반도체층(13a)의 채널영역(C)을 노출시킨다.
그리고, 본 실시형태에서는, 소스전극(16aa) 및 드레인 전극(16b)을 구성하는 금속막으로서, 적층구조의 티타늄막 및 구리막을 예시했으나, 예를 들어, 알루미늄막, 텅스텐막, 탄탈막, 크롬막 등의 금속막, 또는 이들의 합금막이나 금속 질화물로 이루어진 막에 의해 소스전극(16aa) 및 드레인 전극(16b)을 형성하는 구성으로 하여도 된다.
또, 에칭 가공으로서는, 상술한 드라이 에칭 또는 ? 에칭 중 어느 쪽을 사용하여도 되나, 대면적 기판을 처리하는 경우는, 드라이 에칭을 사용하는 것이 바람직하다. 에칭가스로서는, CF4, NF3, SF6, CHF3 등의 불소계 가스, Cl2, BCl3, SiCl4, CCl4 등의 염소계 가스, 산소가스 등을 사용할 수 있고, 헬륨과 아르곤 등의 불활성 가스를 첨가하는 구성으로 하여도 된다.
<층간 절연막 형성공정>
이어서, 소스전극(16aa) 및 드레인 전극(16b)가 형성된(즉, TFT(5a)가 형성된) 기판 전체에, 플라즈마 CVD법에 의해, 예를 들어, 산화 실리콘막을 성막하고, 도 15의 (e)에 나타내듯이, TFT(5a)를 피복하는(즉, 반도체층(13a), 소스전극(16aa) 및 드레인 전극(16b)을 피복하는) 층간 절연막(17)을 두께 265㎚ 정도로 형성한다.
<개구부 형성공정>
이어서, 층간 절연막(17)에 대해, 노광 및 현상을 행함으로써, 도 15의 (f)에 나타내듯이, 층간 절연막(17)에, 드레인 전극(16b)에 도달하는 콘택트 홀(Ca)이 형성된다.
<화소전극 형성공정>
이어서, 층간 절연막(17)이 형성된 기판 전체에, 스퍼터링법에 의해, 예를 들어, 인듐주석 산화물로 이루어진 ITO막(두께 50㎚∼200㎚ 정도) 등의 투명 도전막을 성막한다. 그 후, 이 투명 도전막에 대해, 포토리소 그래피, ? 에칭 및 레지스트의 박리 세척을 행함으로써, 도 4에 나타내듯이, 화소전극(19a), 게이트 단자(19b), 소스단자(19c) 및 보조 용량단자(19d)(도 3 참조)를 형성한다.
이 때, 도 4에 나타내듯이, 화소전극(19a)은, 콘택트 홀(Ca)의 표면을 피복하도록, 층간 절연막(17)의 표면 상에 형성된다.
그리고, 화소전극(19a)은, 투과형의 액정표시장치(50)를 형성하는 경우는, 산화 텅스텐을 포함하는 인듐산화물과 인듐아연 산화물, 산화 티타늄을 포함하는 인듐산화물과 인듐주석 산화물 등을 사용할 수 있다. 또, 상술한 인듐주석 산화물(ITO) 이외에, 인듐아연 산화물(IZO), 산화규소를 함유하는 인듐주석 산화물(ITSO) 등을 사용할 수 있다.
또, 반사형의 액정표시장치(50)를 형성하는 경우는, 반사성을 갖는 금속 박막으로서, 티타늄, 텅스텐, 니켈, 금, 백금, 은, 알루미늄, 마그네슘, 칼슘, 리튬, 및 이들 합금으로 이루어진 도전막을 사용하여, 이 금속 박막을 화소전극(19a)으로서 사용하는 구성으로 할 수 있다.
이상과 같이 하여, 도 4에 나타내는 박막 트랜지스터 기판(20a)을 제작할 수 있다.
<대향기판 제작공정>
먼저, 유리기판 등 절연기판(10b)의 기판 전체에, 스핀 코팅(spin coating)법 또는 슬릿 코팅(slit coating)법에 의해, 예를 들어, 흑색으로 착색된 감광성 수지를 도포한 후에, 이 도포막을 노광 및 현상함으로써, 도 16의 (a)에 나타내듯이, 블랙 매트릭스(21)를 두께 1.0㎛ 정도로 형성한다.
이어서, 블랙 매트릭스(21)가 형성된 기판 전체에, 스핀 코팅법 또는 슬릿 코팅법에 의해, 예를 들어, 적색, 녹색 또는 청색으로 착색된 감광성 수지를 도포한다. 그 후, 이 도포막을 노광 및 현상함으로써, 도 16의 (a)에 나타내듯이, 선택한 색의 착색층(22)(예를 들어, 적색층)을 두께 2.0㎛ 정도로 형성한다. 그리고, 다른 2색에 대해서도 마찬가지 공정을 반복하여, 다른 2색의 착색층(22)(예를 들어, 녹색층 및 청색층)을 두께 2.0㎛ 정도로 형성한다.
또한, 각 색의 착색층(22)이 형성된 기판 상에, 스퍼터링법에 의해, 예를 들어, ITO막 등의 투명 도전막을 퇴적시킴으로써, 도 16의 (b)에 나타내듯이, 공통전극(23)을 두께 50㎚~200㎚ 정도로 형성한다.
마지막에, 공통전극(23)이 형성된 기판 전체에, 스핀 코팅법 또는 슬릿 코팅법에 의해, 감광성 수지를 도포한 후에, 이 도포막을 노광 및 현상함으로써, 도 16의 (c)에 나타내듯이, 포토 스페이서(24)를 두께 4㎛ 정도로 형성한다.
이상과 같이 하여, 대향기판(30)을 제작할 수 있다.
<액정주입공정>
먼저, 상기 박막 트랜지스터 기판 제작공정에서 제작된 박막 트랜지스터 기판(20a), 및 상기 대향기판 제작공정에서 제작된 대향기판(30)의 각 표면에, 인쇄법에 의해 폴리이미드의 수지막을 도포한 후에, 이 도포막에 대해, 소성(燒成) 및 러빙(rubbing)처리를 행함으로써, 배향막을 형성한다.
이어서, 예를 들어, 상기 배향막이 형성된 대향기판(30)의 표면에, UV(ultraviolet) 경화(硬化) 및 열 경화 병용형 수지 등으로 이루어진 실링재를 틀 형상으로 인쇄한 후에, 실링재의 내측에 액정재료를 적하(滴下)한다.
또한, 상기 액정재료가 적하된 대향기판(30)과, 상기 배향막이 형성된 박막 트랜지스터 기판(20a)을, 감압 하에서 맞붙인 후에, 이 맞붙인 접합체를 대기압에 개방함으로써, 이 접합체의 표면 및 이면을 가압한다.
그리고, 상기 접합체에 협지(挾持)된 실링재에 UV광을 조사한 후에, 이 접합체를 가열함으로써 실링재를 경화시킨다.
마지막에, 상기 실링재를 경화시킨 접합체를, 예를 들어, 다이싱(Dicing)에 의해 절단함으로써, 불필요한 부분을 제거한다.
이상과 같이 하여, 본 실시형태의 액정표시장치(50)를 제조할 수 있다.
이상 설명한 본 실시형태에 의하면, 이하의 효과를 얻을 수 있다.
(1)본 실시형태에 있어서는, 채널 보호층(25)을, 제 1 절연막(25a)과 제 2 절연막(25b)이 교대로 적층된 적층막에 의해 형성하는 구성으로 한다. 또, 제 1 절연막(25a)의 굴절률을 Ra, 제 2 절연막(25b)의 굴절률을 Rb로 한 경우에, Rb/Ra≥1.3가 되는 관계가 성립하는 구성으로 한다. 따라서, 채널 보호층(25)에 의해, TFT(5a)의 광열화를 유기하는 600㎚ 이하의 단파장의 빛을 효과적으로 반사하는 것이 가능해지며, 반도체층(13a)의 열화를 유기하는 특정 파장의 빛이, 반도체층(13a)의 채널영역(C)에 입사하지 않도록 할 수 있다. 그 결과, 반도체층(13a)의 채널영역(C)으로의 광조사에 기인하는 TFT 특성의 저하를 효과적으로 억제하는 것이 가능해진다.
(2)또한, 채널 보호층(25)이 제 1 및 제 2 절연막(25a, 25b)이 적층된 적층막에 의해 형성되므로, 도전성의 금속재료에 의해 형성된 차광용 금속층이 형성된 상기 종래기술과는 달리, 채널 보호층(25)이 TFT(5a)의 특성에 영향을 미치는 일 없이, 채널영역(C)으로의 빛의 조사를 효과적으로 억제할 수 있다.
(3)또, 채널 보호층(25)은, 제 1 및 제 2 절연막(25a, 25b)이 적층된 적층막에 의해 형성되므로, 제 1 및 제 2 절연막(25a, 25b)이 적층된 적층막을 형성할 시에, 플라즈마 장치 내의 원료가스 교환만으로 채널 보호층(25)을 형성할 수 있다. 따라서, 공정 수를 감소시킬 수 있으므로, 제조원가의 증가를 억제하여, 수율의 저하를 억제하는 것이 가능해진다.
(4)본 실시형태에서는, 적층막에서 적층 수를 5층 이상으로 설정하는 구성으로 한다. 따라서, 반도체층(13a)의 열화를 유기하는 특정 파장의 빛을 확실하게 반사할 수 있다.
(제 2 실시형태)
다음에, 본 발명의 제 2 실시형태에 대해 설명한다. 도 17은, 본 발명의 제 2 실시형태에 관한 박막 트랜지스터 기판의 단면도이고, 도 18은, 본 발명의 제 2 실시형태에 관한 박막 트랜지스터 기판의 채널 보호층을 설명하기 위한 단면도이다. 또, 도 19는, 본 발명의 제 2 실시형태에 관한 박막 트랜지스터 기판의 채널 보호층을 설명하기 위한 사시도이다. 그리고, 본 실시형태에서는, 상기 제 1 실시형태와 마찬가지 구성부분에 대해서는 동일 부호를 사용하고 그 설명을 생략한다. 또한, 액정표시장치의 전체구성 및 제조방법에 대해서는, 상술한 제 1 실시형태에서 설명한 것과 마찬가지이므로, 여기서는 상세한 설명을 생략한다.
본 실시형태에서는, 도 17에 나타내듯이, 상술한 채널 보호층(25) 대신에, 표면에 미세한 요철(凹凸)구조를 갖는 채널 보호층(33)이 형성되는 점에 특징이 있다.
보다 구체적으로는, 도 17∼도 19에 나타내듯이, 채널 보호층(33)의, 반도체층(13a)측과 반대측의 표면(33a)에, 오목부(34)와 볼록부(36)로 이루어진 미세한 요철구조(32)가 형성되고, 오목부(34) 및 볼록부(36)는, 단면이 거의 직사각형을 이룬다.
또, 채널 보호층(33)은, 상술의 채널 보호층(25)과 마찬가지로, 예를 들어, 질화 실리콘막, 산화 실리콘막, 질화산화 실리콘막 등의 절연성 재료에 의해 형성된다.
그리고, 본 실시형태에 있어서는, 가시광역(360㎚에서 760㎚)에서, 채널 보호층(33)에 의해 넓게 빛을 반사시킨다는 관점에서, 요철구조(32)에서 인접하는 볼록부(36) 사이(또는 인접하는 오목부(34) 사이)의 거리(즉, 피치) P는, 가시광의 반(半)파장 이하인 380㎚ 이하(즉, P≤380㎚)로 설정된다.
또, 마찬가지 관점에서, 볼록부(36)의 높이(또는, 오목부(34)의 깊이) H는, 가시광역의 최대파장 이상인 760㎚ 이상(즉, H≥760㎚)으로 설정된다.
그리고, 본 실시형태에서도, 상기 요철구조(32)에 의한 빛의 회절(回折) 작용에 의해, 상술한 제 1 실시형태의 경우와 마찬가지로, 특정의 파장을 갖는 빛(특히, TFT(5a)의 광열화를 유기하는 760㎚ 이하의 가시광)을 효과적으로 반사하는 것이 가능해진다. 따라서, 반도체층(13a)의 열화를 유기하는 특정 파장의 빛이, 반도체층(13a)의 채널영역(C)에 입사하지 않도록 할 수 있다. 그 결과, 반도체층(13a)의 채널영역(C)으로의 광조사에 기인하는 TFT 특성의 저하와 액정표시장치(50)의 표시품위의 저하를 효과적으로 억제하는 것이 가능해진다.
또, 채널 보호층(33)이 절연성 재료에 의해 형성되므로, 도전성의 금속재료에 의해 형성된 차광용 금속층이 형성된 상기 종래기술과는 달리, 채널 보호층(33)이 TFT(5a)의 특성에 영향을 미치는 일 없이, 채널영역(C)으로의 빛의 조사를 효과적으로 억제할 수 있다.
그리고, 채널 보호층(33)의 요철구조(32)는, 포토리소 그래피와 나노임프린트 리소그래피(nanoimprint lithography)를 이용하여 형성할 수 있다.
여기서, 나노임프린트 리소그래피를 이용하여 채널 보호층(33)의 요철구조를(32)를 형성하는 경우는, 먼저, 도 20에 나타내듯이, 예를 들어, 채널 보호층(33)을 형성하는 질화 실리콘막(45)을 성막한 후, 질화 실리콘막(45) 상에 레지스트(46)를 형성한다. 이어서, 레지스트(46)에 전사(轉寫)되는 요철형상이 형성된 몰드(47)를, 도 20에 나타내는 화살표 방향으로 이동시켜, 몰드(47)를 레지스트(46)에 누르고, 열 또는 빛에 의해 레지스트(46)를 경화시킨다. 그리고, 몰드(47)를 떼어내면, 도 21에 나타내듯이, 몰드(47)의 요철형상에 대응하여, 레지스트(46)에 소정의 마스크 패턴이 형성된다. 이어서, 이 레지스트(46)를 마스크로써, 질화 실리콘막(45)에 대한 에칭을 행하면, 레지스트(46)의 두께가 얇은 부분일수록, 빨리 레지스트의 에칭이 완료되고, 결과적으로, 도 22에 나타내듯이, 레지스트(46)의 형상에 맞추어 질화 실리콘막(45)의 표면도 에칭되어, 요철구조(32)를 갖는 채널 보호층(33)이 형성된다.
다음에, 본 실시형태의 액정표시장치(50)의 제조방법의 일례에 대해, 도 23을 이용하여 설명한다. 도 23은, 본 발명의 제 2 실시형태에 관한 TFT 및 박막 트랜지스터 기판의 제조공정을 단면으로 나타내는 설명도이다.
먼저, TFT 및 액티브 매트릭스 기판 제작공정에 있어서, 상술한 제 1 실시형태에서 설명한 도 15의 (a), 도 15의 (b)와 마찬가지로, 게이트 전극 형성공정, 및 반도체층 형성공정을 행한다.
<채널 보호층 형성공정>
이어서, 반도체층(13a)이 형성된 기판 전체에, 플라즈마 CVD법에 의해, 예를 들어, 질화 실리콘막, 산화 실리콘막, 질화산화 실리콘막 등을 성막한다. 그 후, 예를 들어 상술한 나노임프린트 리소그래피에 의해, 도 23에 나타내듯이, 채널영역에, 반도체층(13a)측과 반대측 표면(33a)에, 오목부(34)와 볼록부(36)로 이루어진 미세한 요철구조(32)를 갖는 채널 보호층(33)을 두께 50∼100㎚ 정도로 형성한다.
그리고, 나노임프린트 리소그래피 대신에, 레지스트를 마스크로 한 포토리소 그래피, 및 에칭을 행함으로써, 채널 보호층(33)을 형성하는 구성으로 하여도 된다.
이어서, 상술한 제 1 실시형태에서 설명한 도 15의 (d)∼도 15의 (f)와 마찬가지로, 소스 드레인 형성공정, 층간 절연막 형성공정, 개구부 형성공정, 및 화소전극 형성공정을 행함으로써, 도 17에 나타내는 박막 트랜지스터 기판(20a)을 제작할 수 있다.
또한, 상술한 제 1 실시형태에서 설명한 대향기판 제작공정, 및 액정주입공정을 행함으로써, 본 실시형태의 액정표시장치(50)를 제조할 수 있다.
이상에 설명한 본 실시형태에 의하면, 이하의 효과를 얻을 수 있다.
(5)본 실시형태에 있어서는, 채널 보호층(33)의, 반도체층(13a)측과 반대측 표면(33a)에, 오목부(34)와 볼록부(36)로 이루어진 미세한 요철구조(32)를 형성한다. 따라서, 채널 보호층(33)에 의해, TFT(5a)의 광열화를 유기하는 760㎚ 이하의 가시광을 효과적으로 반사하는 것이 가능하게 되고, 반도체층(13a)의 열화를 유기하는 특정 파장의 빛이, 반도체층(13a)의 채널영역(C)에 입사하지 않도록 할 수 있다. 따라서, 반도체층(13a)의 채널영역(C)으로의 광조사에 기인하는 TFT 특성의 저하를 효과적으로 억제하는 것이 가능하게 된다.
(6)또, 채널 보호층(33)이 절연성 재료에 의해 형성되므로, 도전성 금속재료에 의해 형성된 차광용 금속층이 형성된 상기 종래기술과는 달리, 채널 보호층(33)이 TFT(5a) 특성에 영향을 미치는 일 없이, 채널영역(C)으로의 빛의 조사를 효과적으로 억제할 수 있다.
(7)본 실시형태에 있어서는, 요철구조(32)에서 인접하는 볼록부(36) 사이, 또는 인접하는 오목부(34) 사이의 거리를 380㎚ 이하로 설정하는 구성으로 한다. 따라서, 가시광역(360㎚에서 760㎚)에서, 채널 보호층(33)에 의해 넓게 빛을 반사시킬 수 있다
(8)본 실시형태에 있어서는, 볼록부(36)의 높이, 또는 오목부(34)의 깊이를 760㎚ 이상으로 설정한다. 따라서, 가시광역(360㎚에서 760㎚)에서, 채널 보호층(33)에 의해 넓게 빛을 반사시킬 수 있다.
(제 3 실시형태)
다음에, 본 발명의 제 3 실시형태에 대해 설명한다. 도 24는, 본 발명의 제 3 실시형태에 관한 박막 트랜지스터 기판의 단면도이다. 그리고, 본 실시형태에서는, 상기 제 1 실시형태와 마찬가지 구성 부분에 대해서는, 동일 부호를 사용하고 그 설명을 생략한다. 또, 액정표시장치의 전체 구성 및 제조방법에 대해서는, 상술한 제 1 실시형태에서 설명한 것과 마찬가지이므로, 여기서는 상세한 설명을 생략한다. 또, 본 실시형태에서는, 반도체 소자로서, 광센서인 포토 다이오드(photodiode)를 예로 들어 설명함과 동시에, 포토 다이오드를 갖는 표시장치용 기판(박막 트랜지스터 기판)에 대해 설명한다.
본 실시형태의 박막 트랜지스터 기판(60)은, 각 화소마다, TFT(도시 생략)에 추가로, 도 24에 나타내는 광센서인 포토 다이오드(61)를 구비한다.
이 포토 다이오드(61)는, 각 화소에서, TFT에 인접하여 형성되며, 반도체층(62)에 의해 구성된다. 보다 구체적으로는, 이 포토 다이오드(61)는, 붕소(boron) 등의 불순물이 고농도로 도핑(dope)된 P형 반도체층(63)과, 인(phosphorus) 등의 불순물이 고농도로 도핑된 N형 반도체층(64)과, P형 반도체층(63)과 N형 반도체층(64)과의 사이에 배치되어, 진성반도체로 형성되는 고비저항(高比抵抗) 영역인 I(Intrinsic)층(65)의 3층으로 이루어진 가로형 구조를 갖는 PIN 포토 다이오드이다.
또, 이 포토 다이오드(61)를 구비하는 박막 트랜지스터 기판(60)은, 절연기판(10a) 상에, 베이스 코팅막(base coating film)(75), 반도체층(62), 및 절연막(66)이 이 차례로 적층된 구조를 갖는 것이다.
보다 구체적으로는, 도 24에 나타내듯이, 박막 트랜지스터 기판(60)은, 절연기판(10a)의 표면 상에 형성된 베이스 코팅막(75)과, 베이스 코팅막(75)의 표면 상에 형성된 반도체층(62)과, 반도체층(62)을 피복하도록 베이스 코팅막(75)의 표면 상에 형성된 절연막(66)을 구비한다.
또, 박막 트랜지스터 기판(60)은, 반도체층(62)의 하방에 배치됨과 동시에, 절연기판(10a)의 표면 상에 형성된 차광막(67)을 가지며, 베이스 코팅막(75)은, 차광막(67)을 피복하도록 절연기판(10a) 상에 적층된다.
또한, 도 24에 나타내듯이, 절연막(66)에는, 반도체층(62)의 P형 반도체층(63) 일부가 노출하도록 형성된 콘택트 홀(68)과, 반도체층(62)의 N형 반도체층(64) 일부가 노출하도록 형성된 콘택트 홀(69)이 형성된다. 그리고, 이들 콘택트 홀(68, 69)은, 에칭에 의해 동시에 형성되고, 이들 콘택트 홀(68, 69)의 각각에는, 도전성 부재(70)가 충전(充塡)된다.
또, 도 24에 나타내듯이, 절연막(66)의 표면에는, 애노드(anode) 전극(71) 및 캐소드(cathode) 전극(72)이 형성된다. 그리고, 애노드 전극(71)은, 콘택트 홀(68)을 통해 반도체층(62)의 P형 반도체층(63)에 전기적으로 접속되며, 캐소드 전극(72)은, 콘택트 홀(69)을 통해 반도체층(62)의 N형 반도체층(64)에 전기적으로 접속된다.
또한, 이 포토 다이오드(61)는, 예를 들어, 상술의 대향기판(30) 상에 탑재된 대상물(예를 들어, 종이, 손가락, 펜 등)의 유무나 농담(濃淡)을 검지(檢知)하기 위해 사용된다. 보다 구체적으로는, 예를 들어, 액정표시장치(50) 배면측에 형성된 백 라이트의 광원(光源)으로부터 조사된 조사광이, 상술의 대상물에 의해 반사되어, 이 반사광(예를 들어, 불가시(不可視)인 적외광)이 포토 다이오드(61)에 입사하면, 포토 다이오드(61)에서, 입사한 반사광의 강도(强度)에 대응한 광누설 전류가 흐르고, 이 광누설 전류에 기초하여, 대상물의 유무나 농담이 검지되는 구성으로 된다.
베이스 코팅막(75)을 구성하는 재료로서는, 예를 들어, 산화 실리콘, 질화 실리콘, 실리콘 옥시나이트라이드(silicon oxynitride) 등의 재료를 들 수 있다. 그리고, 베이스 코팅막(75)은, 이들 재료에 의한 적층구조로 하여도 된다. 또, 베이스 코팅막(75)의 두께는, 50∼300㎚가 바람직하다.
반도체층(62)은, 폴리 실리콘막으로 이루어지며, 반도체층(62)을 구성하는 폴리 실리콘막은, 비정질 실리콘막(amorphous silicon film) 등의 실리콘막에 레이저 광을 조사하여 다결정화(多結晶化)한 것이다. 그리고, 반도체층(62)의 두께는, 20∼100㎚가 바람직하다.
절연막(66)을 구성하는 재료로는, 특별히 한정되지 않으며, 예를 들어, 산화 실리콘(SiO2)과, SiOF, SiOC 등의 산화 실리콘보다 유전율(誘電率)이 낮은 재료, 사질화삼규소(Si3N4) 등의 질화 실리콘(SiNx(x는 정수(正數)) 실리콘 옥시나이트라이드(SiNO), 이산화티타늄(TiO2), 삼산화이알루미늄(Al2O3), 오산화이탄탈(Ta2O5) 등의 산화탄탈, 이산화하프늄(HfO2), 이산화지르코늄 (ZrO2) 등의 산화 실리콘보다 유전율이 높은 재료를 들 수 있다. 그리고, 절연막(66)은, 단층구조라도 되고, 적층구조라도 된다. 또, 절연막(66)의 두께는, 30∼150㎚가 바람직하다.
도전성 부재(70)를 구성하는 재료로는, 고융점을 가지는 것이 바람직하고, 예를 들어, 몰리부덴(Mo), 탄탈(Ta), 텅스텐(W), 티타늄(Ti) 등의 고융점 금속과, 몰리부덴실리사이드 등의 고융점 실리사이드(silicide)가 적합하게 사용된다.
차광막(67)은, 포토 다이오드(61)로의 빛(백 라이트의 광원으로부터의 조사광)의 입사를 방지하여, 상술의 대상물에 의해 반사된 반사광만이 포토 다이오드(61)에 입사되도록 하기 위한 것이다.
차광막(67)을 구성하는 재료로는, 특별히 한정되지 않으며, 예를 들어, 몰리부덴(Mo), 탄탈(Ta), 텅스텐(W), 티타늄(Ti) 등의 고융점 금속이나, 이들 고융점 금속을 주성분으로 하는 합금재료 또는 화합물 재료가 적합하게 사용된다. 그리고, 차광막(67)의 두께는, 50∼300㎚가 바람직하다.
그리고, 본 실시형태에서도, 상술의 제 1 실시형태의 경우와 마찬가지로, 도 24에 나타내듯이, 반도체층(62)의 채널영역(즉, I층(65)의 표면 상)에, 상술의 제 1 실시형태에서 설명한 채널 보호층(25)이 형성된다.
따라서, 특정의 파장을 갖는 빛(특히, 포토 다이오드(61)의 광열화를 유기하는 가시광(파장이 380㎚∼750㎚의 빛)을 효과적으로 반사하는 것이 가능하게 되며, 반도체층(62)의 열화를 유기하는 특정 파장의 빛이, 반도체층(62)의 I층(65)에 입사하지 않도록 할 수 있다.
이상에 설명한 본 실시형태에 의하면, 상술한 (3)∼(4)의 효과와 더불어, 이하의 효과를 얻을 수 있다.
(9)본 실시형태에서는, 채널 보호층(25)을, 제 1 절연막(25a)과 제 2 절연막(25b)이 교대로 적층된 적층막에 의해 형성하는 구성으로 한다. 또, 제 1 절연막(25a)의 굴절률을 Ra, 제 2 절연막(25b)의 굴절률 Rb로 한 경우에, Rb/Ra≥1.3가 되는 관계가 성립하는 구성으로 한다. 따라서, 채널 보호층(25)에 의해, 포토 다이오드(61)의 광열화를 유기하는 가시광을 효과적으로 반사시키는 것이 가능해지며, 반도체층(62)의 열화를 유기하는 특정 파장의 빛이, 반도체층(62)의 I층(65)에 입사하지 않도록 할 수 있다. 따라서, 반도체층(62)의 I층(65)으로의 광조사에 기인하는 포토 다이오드(61)의 특성 저하를 효과적으로 억제하는 것이 가능해진다.
(10)또, 채널 보호층(25)이 제 1 및 제 2 절연막(25a, 25b)이 적층된 적층막에 의해 형성되므로, 도전성 금속재료에 의해 형성된 차광용 금속층이 형성된 상기 종래기술과는 달리, 채널 보호층(25)이 포토 다이오드(61)의 특성에 영향을 미치는 일 없이, I층(65)으로의 빛의 조사를 효과적으로 억제할 수 있다.
그리고, 상기 실시형태는 이하와 같이 변경하여도 된다.
상기 제 3 실시형태에 있어서는, 제 1 실시형태에서 설명한 채널 보호층(25)을 형성하는 구성으로 하나, 이 채널 보호층(25) 대신에, 제 2 실시형태에서 설명한 미세한 요철구조(32)를 갖는 채널 보호층(33)을 형성하는 구성으로 하여도 된다. 이 경우도, 상술한 (5)∼(8)의 효과와 마찬가지의 효과를 얻을 수 있다.
본 발명의 활용예로는, 표시장치용 기판 및 그 제조방법, 표시장치를 들 수 있다.
5a : 박막 트랜지스터 10a : 절연기판
11aa : 게이트 전극 12 : 게이트 절연층
13a, 62 : 반도체층 16aa : 소스전극
16b : 드레인 전극 17 : 층간 절연막
19a : 화소전극
20a, 60 : 박막 트랜지스터 기판(표시 장치용 기판)
25, 33: 채널 보호층
25a :제 1 절연막 25b: 제 2 절연막
30 : 대향기판(다른 표시 장치용 기판)
32 : 미세한 요철구조
33a : 채널 보호층의, 반도체층측과 반대측의 표면
34 : 오목부 36 : 볼록부
40 : 액정층(표시 매체층) 50 : 액정표시장치
61 : 포토 다이오드 63 : P형 반도체
64 : N형 반도체 65 : I층
C : 채널영역
H : 볼록부의 높이, 또는 오목부의 깊이
P : 요철구조에서 인접하는 볼록부 사이, 또는 인접하는 오목부 사이의 거리
Ra : 제 1 절연막의 굴절률 Rb : 제 2 절연막의 굴절률

Claims (11)

  1. 절연기판과,
    상기 절연기판 상에 형성되어, 채널영역을 갖는 반도체층과,
    상기 채널영역에 형성된 채널 보호층
    을 구비한 표시 장치용 기판에 있어서,
    상기 채널 보호층이, 제 1 절연막과 제 2 절연막이 교대로 적층된 적층막에 의해 형성되고, 상기 제 1 절연막의 굴절률을 Ra, 상기 제 2 절연막의 굴절률을 Rb로 한 경우에, Rb/Ra≥1.3가 되는 관계가 성립하는 것을 특징으로 하는 표시 장치용 기판.
  2. 청구항 1에 있어서,
    상기 적층막에서 적층 수가 5층 이상인 것을 특징으로 하는 표시 장치용 기판.
  3. 절연기판과,
    상기 절연기판 상에 형성되어, 채널영역을 갖는 반도체층과,
    상기 채널영역에 형성되어, 절연성 재료에 의해 형성된 채널 보호층
    을 구비한 표시 장치용 기판에 있어서,
    상기 채널 보호층의, 상기 반도체층측과 반대측의 표면에, 오목부와 볼록부로 이루어진 미세한 요철(凹凸)구조가 형성되는 것을 특징으로 하는 표시 장치용 기판.
  4. 청구항 3에 있어서,
    상기 요철구조에서 인접하는 상기 볼록부 사이, 또는 인접하는 상기 오목부 사이의 거리가, 380㎚ 이하인 것을 특징으로 하는 표시 장치용 기판.
  5. 청구항 3 또는 4에 있어서,
    상기 볼록부의 높이, 또는 상기 오목부의 깊이가, 760㎚ 이상인 것을 특징으로 하는 표시 장치용 기판.
  6. 청구항 1∼5 중 어느 한 항에 있어서,
    상기 반도체층은, 박막 트랜지스터의 반도체층인 것을 특징으로 하는 표시 장치용 기판.
  7. 청구항 1∼5 중 어느 한 항에 있어서,
    상기 반도체층은, 광센서를 구성하는 것을 특징으로 하는 표시 장치용 기판.
  8. 청구항 1∼7 중 어느 한 항에 기재한 상기 표시 장치용 기판과,
    상기 표시 장치용 기판에 대향하여 배치된 다른 표시 장치용 기판과,
    상기 표시 장치용 기판 및 상기 다른 표시 장치용 기판 사이에 형성된 표시 매체층
    을 구비하는 것을 특징으로 하는 표시장치.
  9. 청구항 8에 있어서,
    상기 표시 매체층이 액정층인 것을 특징으로 하는 표시장치.
  10. 절연기판 상에, 채널영역을 갖는 반도체층을 형성하는 반도체층 형성공정과,
    상기 채널영역에, 제 1 절연막과 제 2 절연막이 교대로 적층된 적층막에 의해 구성되고, 상기 제 1 절연막의 굴절률을 Ra, 상기 제 2 절연막의 굴절률을 Rb로 한 경우에, Rb/Ra≥1.3가 되는 관계가 성립하는 채널 보호층을 형성하는 채널 보호층 형성공정
    을 적어도 구비하는 것을 특징으로 하는 표시 장치용 기판의 제조방법.
  11. 절연기판 상에, 채널영역을 갖는 반도체층을 형성하는 반도체층 형성공정과,
    상기 채널영역에, 절연성 재료에 의해 형성되고, 상기 반도체층측과 반대측의 표면에, 오목부와 볼록부로 이루어진 미세한 요철구조를 갖는 채널 보호층을 형성하는 채널 보호층 형성공정
    을 적어도 구비하는 것을 특징으로 하는 표시 장치용 기판의 제조방법.
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