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KR20130136524A - 메모리를 제어하는 시스템, 디바이스, 메모리 제어기 및 방법 - Google Patents

메모리를 제어하는 시스템, 디바이스, 메모리 제어기 및 방법 Download PDF

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KR20130136524A
KR20130136524A KR1020137026565A KR20137026565A KR20130136524A KR 20130136524 A KR20130136524 A KR 20130136524A KR 1020137026565 A KR1020137026565 A KR 1020137026565A KR 20137026565 A KR20137026565 A KR 20137026565A KR 20130136524 A KR20130136524 A KR 20130136524A
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제레미 더블유. 버터필드
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마이크론 테크놀로지, 인크
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Publication date
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Abstract

메모리를 제어하는 시스템, 디바이스, 메모리 제어기 및 방법이 개시된다. 하나의 이러한 방법은 메모리 디바이스의 메모리 유닛을 활성화하는 단계; 상기 메모리 유닛을 활성화한 후에, 명령을 상기 메모리 디바이스에 제공하는 단계; 및 상기 명령이 타깃 메모리 볼륨을 나타내지 않는 경우 상기 메모리 유닛을 이전의 상태로 리턴하는 단계를 포함하되, 상기 메모리 유닛은 상기 명령이 상기 메모리 유닛과 연관된 타깃 메모리 볼륨을 나타내는 경우 활성으로 유지된다.

Description

메모리를 제어하는 시스템, 디바이스, 메모리 제어기 및 방법{SYSTEMS, DEVICES, MEMORY CONTROLLERS, AND METHODS FOR CONTROLLING MEMORY}
본 발명은 일반적으로 반도체 메모리 시스템, 디바이스 및 방법에 관한 것으로, 보다 상세하게는, 메모리를 제어하는 시스템, 디바이스, 메모리 제어기 및 방법에 관한 것이다.
메모리 디바이스는 일반적으로 컴퓨터 또는 다른 전자 디바이스에서 내부, 반도체, 집적 회로로 제공된다. 여기에는 휘발성 메모리와 비 휘발성 메모리를 포함하는 많은 상이한 유형의 메모리들이 있다. 휘발성 메모리는 그 정보를 유지하는데 전력을 요구하는 것으로, 특히 RAM(random-access memory), DRAM(dynamic random access memory) 및 SDRAM(synchronous dynamic random access memory)을 포함할 수 있다. 비 휘발성 메모리는 전력 투입이 없을 때에도 저장된 정보를 유지하는 것에 의해 영구적으로 정보를 제공할 수 있는 것으로, 특히 NAND 플래시 메모리(flash memory), NOR 플래시 메모리, ROM(read only memory), EEPROM(Electrically Erasable Programmable ROM), EPROM(Erasable Programmable ROM), PCRAM(phase change random access memory), RRAM(resistive random access memory), 및 MRAM(magnetic random access memory), 예를 들어, STT RAM(spin torque transfer random access memory)를 포함할 수 있다.
메모리 디바이스는 솔리드 스테이트 드라이브(solid state drive: SSD)를 형성하도록 서로 결합될 수 있다. 솔리드 스테이드 드라이브는 여러 다른 유형의 비 휘발성 메모리 및 휘발성 메모리 중에서 특히 비 휘발성 메모리(예를 들어, NAND 플래시 메모리 및 NOR 플래시 메모리)를 포함하고/하거나, 휘발성 메모리(예를 들어, DRAM 및 SRAM)를 포함할 수 있다. 솔리드 스테이드 드라이브(SSD)는 성능, 사이즈, 중량, 러기드니스(ruggedness), 동작 온도 범위 및 전력 소비량 면에서 하드 드라이브에 비해 이점을 가질 수 있으므로 SSD는 컴퓨터를 위한 메인 저장 디바이스로서 하드 디스크 드라이브를 대체하는데 사용될 수 있다. 예를 들어, SSD는 이동 부분이 없는 것으로 인해 자기 디스크 드라이브에 비해 자기 디스크 드라이브와 연관된 탐색 시간, 지체, 및 다른 전기-기계 지연을 피할 수 있는 우수한 성능을 구비할 수 있다. SSD 제조사는 내부 배터리 공급원을 사용하지 않을 수 있는 플래시 SSD를 생성하는데 비 휘발성 플래시 메모리를 사용하여 드라이브를 보다 다양하고 컴팩트하게 할 수 있다.
SSD는 멀티-칩 패키지(multi-chip package: MCP)일 수 있는 하나 이상의 이산 메모리 디바이스(예를 들어, 패키지)를 포함할 수 있다. MCP는 연관된 하나 이상의 메모리 유닛을 각각 구비하는 다수의 메모리 다이(die) 및/또는 칩(chip)을 포함할 수 있다. 메모리 유닛은 호스트(host)로부터 수신된 명령을 실행하고, 스테이터스(status)를 호스트로 레포트할 수 있고, 주변 장치 회로와 함께 하나 이상의 메모리 어레이를 포함할 수 있다. 따라서, 메모리 어레이는 다수의 물리적 그룹(예를 들어, 블록)으로 구성될 수 있는 메모리 셀(cell)을 포함할 수 있고, 각 그룹은 다수의 데이터 페이지를 저장할 수 있다.
여러 메모리 시스템에서, 다수의 메모리 디바이스는 공유된 버스를 통해 시스템 제어기에 연결될 수 있다. 시스템 제어기는 예를 들어 소거 동작, 프로그램 동작 및 판독 동작과 같은 여러 동작의 성능을 조절할 수 있다. 시스템 제어기 및 다수의 메모리 디바이스 사이의 상호작용은 다른 메모리 시스템 특성 중에서 특히 전력 소비량, 처리 속도 및/또는 데이터 무결성(integrity)을 포함하는 메모리 시스템의 여러 특성에 영향을 미칠 수 있다.
도 1은 본 발명의 하나 이상의 실시예에 따른 컴퓨팅 시스템의 블록도;
도 2는 본 발명의 하나 이상의 실시예에 따라 메모리를 제어하도록 구성된 시스템의 일부 블록도;
도 3은 본 발명의 하나 이상의 실시예에 따라 메모리를 제어하도록 구성된 시스템의 일부 블록도;
도 4는 본 발명의 하나 이상의 실시예에 따라 메모리를 제어하도록 구성된 시스템의 일부 블록도;
도 5는 본 발명의 하나 이상의 실시예에 따라 메모리를 제어하도록 구성된 시스템의 일부 블록도;
도 6은 본 발명의 하나 이상의 실시예에 따라 메모리를 제어하는 방법을 예시하는 흐름도.
본 발명은 메모리를 제어하는 시스템, 디바이스, 메모리 제어기 및 방법을 포함한다. 하나의 이러한 방법은 메모리 디바이스의 메모리 유닛을 활성화(activating)하는 단계; 메모리 유닛을 활성화한 후에, 명령을 상기 메모리 디바이스에 제공하는 단계; 및 상기 명령이 타깃 메모리 볼륨(target memory volume)을 나타내지 않는 경우 상기 메모리 유닛을 이전의 상태로 리턴(return)하는 단계를 포함하되, 상기 메모리 유닛은 상기 명령이 상기 메모리 유닛과 연관된 타깃 메모리 볼륨을 나타내는 경우 활성으로 유지된다.
본 발명의 실시예는 다른 이익 중에서 특히 종래의 메모리 시스템, 디바이스 및 방법에 비해 여러 메모리 동작과 연관하여 공유된 버스를 통해 메모리 시스템 제어기 및 시스템 제어기에 연결된 메모리 디바이스 사이에 상호작용을 감소시키는 것과 같은 여러 이익을 제공할 수 있다. 예를 들어, 시스템 제어기 및 메모리 디바이스 사이에 상호작용을 감소시키면 메모리 시스템을 동작시키는 것과 연관된 전력 소비량을 감소시킬 수 있다.
발명의 이하 상세한 설명에서는, 본 발명을 실시할 수 있는 하나 이상의 실시예를 예를 들어 도시하고 본 명세서의 일부를 형성하는 첨부 도면을 참조한다. 이들 실시예는 이 기술 분야에 통상의 지식을 가진 자라면 본 발명의 실시예를 실시할 수 있을 만큼 충분히 상세히 설명되고, 다른 실시예들이 사용될 수도 있으며 본 발명의 범위를 벗어남이 없이 공정, 전기적 및/또는 구조적 변경이 이루어질 수 있는 것으로 이해된다. 본 명세서에 사용된 바와 같이, 특히 도면에 있는 참조 부호에서 지시자 "N" 및 "M"은 이렇게 지시된 다수의 특정 특징부가 본 발명의 하나 이상의 실시예에 포함될 수 있다는 것을 나타낸다. 본 명세서에 사용된 바와 같이, 어떤 것의 "다수"란 이러한 것의 하나 이상을 말할 수 있다.
본 명세서에 있는 도면은 첫 번째 숫자 또는 숫자들이 도면 번호에 대응하고 나머지 숫자는 도면에서 요소 또는 성분을 식별하는 도면 부호 부여 규정을 따른다. 상이한 도면들 사이에서 유사한 요소 또는 성분은 유사한 숫자를 사용하여 식별될 수 있다. 예를 들어, (104)는 도 1에서 요소 "04"을 나타낼 수 있고, 도 2에 있는 유사한 요소는 (204)로 지칭될 수 있다. 이해되는 바와 같이, 본 명세서에서 여러 실시예에 도시된 요소는 본 발명의 다수의 추가적인 실시예를 제공하도록 추가, 교환 및/또는 제거될 수 있다. 나아가, 이해되는 바와 같이, 도면에 제공된 요소의 비율과 상대적인 축척은 본 발명의 특정 실시예를 예시하려고 의도된 것이므로 발명을 제한하는 것으로 해석되어서는 안 된다.
도 1은 본 발명의 다수의 실시예에 따른 컴퓨팅 시스템(100)의 기능 블록도이다. 컴퓨팅 시스템(100)은 호스트(102)에 통신가능하게 연결된 메모리 시스템(104), 예를 들어, 다수의 솔리드 스테이트 드라이브(SSD)를 포함한다. 메모리 시스템(104)은 예를 들어 백플랜 또는 버스와 같은 인터페이스(106)를 통해 호스트(102)에 통신가능하게 연결될 수 있다.
호스트(102)의 예로는 다른 호스트 시스템 중에서 특히 랩탑 컴퓨터, 퍼스널 컴퓨터, 디지털 카메라, 디지털 레코딩 및 재생 디바이스, 모바일 폰, PDA, 메모리 카드 판독기 및 인터페이스 허브(hub)를 포함할 수 있다. 인터페이스(106)는 다른 커넥터 및 인터페이스 중에서 특히 SATA(serial advanced technology attachment), PCIe(peripheral component interconnect express), 또는 USB(universal serial bus)를 포함할 수 있다. 그러나, 일반적으로, 호스트 인터페이스(106)는 메모리 시스템(104) 및 호스트(102) 사이에 제어, 어드레스, 데이터 및 다른 신호를 전달하기 위한 인터페이스를 제공할 수 있다.
호스트(102)는 메모리에 통신가능하게 연결된 다수의 프로세서(105)(예를 들어, 병렬 프로세서, 코프로세서 등) 및 버스 제어부(107)를 포함할 수 있다. 프로세서(105)는 예를 들어 다수의 마이크로프로세서, 또는 다수의 ASIC(application-specific integrated circuit)와 같은 일부 다른 유형의 제어 회로일 수 있다. 컴퓨팅 시스템(100)의 다른 성분은 또한 프로세서를 구비할 수 있다. 메모리 및 버스 제어부(107)는 메모리 및 이에 통신가능하게 직접 연결된 다른 성분, 예를 들어, DRAM(dynamic random access memory)(111), 그래픽 유저 인터페이스(118) 및/또는 다른 유저 인터페이스(예를 들어, 디스플레이 모니터, 키보드, 마우스 등)를 구비할 수 있다.
메모리 및 버스 제어부(107)는 또한 주변 장치 및 이에 통신 가능하게 연결된 버스 제어부(109)를 구비할 수 있고, 이 버스 제어부는 이어서 USB(universal serial bus) 인터페이스, 예를 들어, 비휘발성 메모리 호스트 제어 인터페이스(non-volatile memory host control interface: NVMHCI) 플래시 메모리(117), 및/또는 메모리 시스템(104)을 사용하여 플래시 드라이브(119)와 같은 다수의 디바이스에 연결될 수 있다. 독자라면 이해할 수 있는 바와 같이, 메모리 시스템(104)은 다수의 상이한 컴퓨팅 시스템에 하드 디스크 드라이브(hard disk drive: HDD)에 더하여 또는 이 대신에 사용될 수 있다. 도 1에 도시된 컴퓨팅 시스템(100)은 이러한 시스템의 일례이지만, 본 발명의 실시예는 도 1에 도시된 구성으로 제한되지 않는다.
기업용 솔리드 스테이트 저장 기기는 현재 테라바이트의 저장 용량 및 고속 성능 용량, 예를 들어 100MB/초, 100K IOPS(input/output per second) 등을 특징으로 할 수 있는 메모리 시스템 등급이다. 본 발명의 다수의 실시예에 따라, 기업용 솔리드 스테이트 저장 기기는 솔리드 스테이트 드라이브(SSD) 성분을 사용하여 구성될 수 있다. 예를 들어, 도 1에 대하여, 메모리 시스템(104)은 다수의 성분 SSD를 사용하여 구현된 기업용 솔리드 스테이트 저장 기기일 수 있고, 다수의 SSD는 메모리 시스템 제어기(예를 들어, 도 2에 도시된 메모리 시스템 제어기(215))에 의하여 메모리 시스템으로 동작된다.
도 2는 본 발명의 다수의 실시예에 따라 메모리를 제어하도록 구성된 시스템(200)의 일부 블록도이다. 시스템(200)은 예를 들어 SSD일 수 있는 메모리 시스템(204)을 포함한다. 메모리 시스템(204)은 호스트 인터페이스(206)를 통해 호스트(202)에 연결될 수 있고 메모리 시스템 제어기(215)(예를 들어, 메모리 제어 회로, 펌웨어 및/또는 소프트웨어), 및 시스템 제어기(215)에 연결된 메모리 디바이스(230-1, . . ., 230-N)를 포함할 수 있다. 다수의 실시예에서, 메모리 제어기(215)는 인쇄 회로 기판(printed circuit board)에 연결된 ASIC일 수 있다.
메모리 시스템(204)은 메모리 디바이스(230-1, . . ., 230-N) 및 시스템 제어기(215) 사이에 여러 신호(예를 들어, 데이터 신호, 제어 신호 및/또는 어드레스 신호)를 송신/수신하는 버스(220)를 포함한다. 도 2에 도시된 예는 단일 버스(220)를 포함하고 있지만, 메모리 시스템(204)은 일부 실시예에서 별개의 데이터 버스(DQ 버스), 제어 버스 및 어드레스 버스를 포함할 수 있다. 버스(220)는 다수의 메모리 디바이스(230-1, . . ., 230-N)에 의해 공유되고, 개방 NAND 플래시 인터페이스(Open NAND Flash Interface: ONFI), 컴팩트 플래시 인터페이스(Compact Flash Interface), 멀티미디어 카드(Multimedia Card: MMC), 보안 디지털(Secure Digital: SD), CE-ATA, 산업 표준 아키텍처(Industrial Standard Architecture: ISA), 마이크로-채널 아키텍처(Micro-Channel Architecture: MSA), 확장된 ISA(Extended ISA: EISA), 지능형 드라이브 전자장치(Intelligent Drive Electronics: IDE), VESA 로컬 버스(VESA Local Bus: VLB), 주변 장치 성분 상호연결(Peripheral Component Interconnect: PCI), 카드 버스(Card Bus), USB(Universal Serial bus), AGP(Advanced Graphics Port), PCMCIA(Personal Computer Memory Card International Association bus), 파이어와이어(Firewire)(IEEE 1394) 및 SCSI(Small Computer Systems Interface)와 관련된 버스 구조물을 포함하나 이들로 제한되지 않는 여러 유형의 버스 구조물을 구비할 수 있다.
도 2에 도시된 바와 같이, 메모리 디바이스(230-1, . . ., 230-N)는 메모리 시스템(204)을 위한 저장 볼륨을 제공하는 다수의 메모리 유닛(212-1, 212-2, . . ., 212-M)을 포함할 수 있는 다수의 다이 및/또는 칩을 포함할 수 있다. 메모리 유닛(212-1, 212-2, . . ., 212-M)은 논리 유닛(logical unit: LUN)이라고 지칭될 수 있고, 주변 장치 회로와 함께 다수의 메모리 어레이를 포함할 수 있다. 다수의 실시예에서, 메모리 유닛(212-1, 212-2, . . ., 212-M)은 버스(220)를 통해 메모리 시스템 제어기(215) 및/또는 호스트(202)로부터 오는 명령을 독립적으로 실행하고 스테이터스를 레포트할 수 있는 메모리 시스템(204)의 최소 성분일 수 있다. 메모리 유닛(212-1, 212-2, . . ., 212-M)은 예를 들어 NAND 아키텍처를 구비하는 플래시 메모리 어레이를 포함할 수 있다. 그러나, 실시예는 특정 유형의 메모리 어레이 또는 어레이 아키텍처로 제한되지 않는다.
도 3 내지 도 6과 관련하여 아래에 더 후술하는 바와 같이, 메모리 디바이스(230-1, . . ., 230-N) 내 메모리 유닛(212-1, 212-2, . . ., 212-M)은 다수의 타깃 볼륨으로 구성될 수 있다. 다수의 실시예에서, 각 타깃 볼륨은 메모리 디바이스(230-1, . . ., 230-N) 중 하나의 디바이스 내에 인에이블 신호(enable signal)(예를 들어, 제어기(215)로부터 수신된 칩 인에이블(chip enable: CE) 신호)를 공유하는 메모리 유닛의 세트일 수 있다. 예를 들어, 메모리 디바이스(230-1, . . ., 230-N)와 연관된 다수의 인에이블 단자(예를 들어, 핀)는 서로 연결될 수 있고 제어기(215)의 하나의 인에이블 단자(예를 들어, 핀)에 연결될 수 있다. 그리하여, 제어기의 단일 칩 인에이블 핀은 여러 실시예에서 다수의 메모리 디바이스(230-1, . . ., 230-N)에 의해 공유될 수 있다.
이 기술 분야에 통상의 지식을 가진 자라면 칩 인에이블 신호의 상태는 메모리 유닛을 활성화/비활성화하는데 사용될 수 있다는 것을 이해할 수 있을 것이다. 예를 들어, 메모리 시스템은 메모리 유닛이 로우(low)에서 활성화되도록 구성될 수 있다(예를 들어, 메모리 유닛은 칩 인에이블 신호가 로우 상태에 있을 때 시스템 제어기로부터 수신된 명령을 처리할 수 있다). 활성 로우 메모리 유닛에서, 메모리 유닛은 칩 인에이블 신호가 하이(high) 상태에 있을 때 비활성화되고(예를 들어, 선택 해제되고) 명령을 처리할 수 없다. 본 발명의 실시예는 특정 칩 인에이블 구성을 가지는 메모리 유닛으로 제한되지 않는다. 본 명세서에 사용된 바와 같이, 메모리 유닛을 활성화하는 것은 메모리 유닛과 연관된 타깃 메모리 볼륨 및/또는 메모리 디바이스를 활성화하는 것을 포함할 수 있다.
메모리 디바이스(230-1, . . ., 230-N) 내 타깃 볼륨(들)은 이에 할당된(예를 들어, 지정된) 볼륨 어드레스를 구비할 수 있다. 할당된 볼륨 어드레스는 아래에서 더 설명된 바와 같이 공유된 칩 인에이블 신호와 연관된 타깃 볼륨들을 서로 구별하는데 사용될 수 있다.
도 3은 본 발명의 다수의 실시예에 따라 메모리를 제어하도록 구성된 시스템의 일부 블록도이다. 도 3에 도시된 메모리 시스템은 시스템 제어기(325)를 포함한다. 시스템 제어기(325)는 다수의 메모리 채널에 걸쳐 액세스를 제어할 수 있다. 이 예에서, 제어기(325)는 다수의 채널 제어기(327-0, . . ., 327-N)을 포함하고 각 제어기는 각 메모리 채널에의 액세스를 제어한다.
도 3에 도시된 예에서, 시스템 제어기(325)는 버스(320)(예를 들어, 공유된 데이터, 어드레스 및 제어 버스)를 통해 제1 메모리 디바이스(330-1) 및 제2 메모리 디바이스(330-2)에 연결된다. 메모리 디바이스(330-1 및 330-2) 각각은 4개의 메모리 유닛(312-0 내지 312-3)을 포함한다. 메모리 유닛(312-0 내지 312-3)은 메모리 다이일 수 있고 메모리 디바이스(330-1 및 330-2)는 예를 들어 멀티-칩 패키지일 수 있다. 이 예에서, 각 메모리 디바이스 내 메모리 유닛(312-0 내지 312-3)은 2개의 타깃 볼륨으로 구성(예를 들어, 그룹화)되고, 타깃 볼륨의 각 메모리 유닛은 칩 인에이블 핀을 공유한다. 예를 들어, 메모리 유닛(312-0 및 312-1)은 타깃 볼륨(313-0)을 포함하고 메모리 유닛(312-2 및 312-3)은 메모리 디바이스(330-1) 내 타깃 볼륨(313-1)을 포함한다. 유사하게, 메모리 유닛(312-0 및 312-1)은 타깃 볼륨(313-2)을 포함하고 메모리 유닛(312-2 및 312-3)은 메모리 디바이스(330-2) 내 타깃 볼륨(313-3)을 포함한다.
이 예에서, 시스템 제어기는 CE 신호를 메모리 디바이스(330-1 및 330-2)에 제공하는 것에 전용된 4개의 CE 핀(328-0(CE0), 328-1(CE1), 328-2(CE2) 및 328-3(CE3))을 포함한다. 예를 들어, CE0은 메모리 디바이스(330-1) 내 타깃 볼륨(313-0)과 연관된 CE 핀에 연결되고, CE1은 메모리 디바이스(330-1) 내 타깃 볼륨(313-1)과 연관된 CE 핀에 연결되고, CE2는 메모리 디바이스(330-2) 내 타깃 볼륨(313-2)과 연관된 CE 핀에 연결되고, CE3은 메모리 디바이스(330-2) 내 타깃 볼륨(313-3)과 연관된 CE 핀에 연결된다.
이 기술 분야에 통상의 지식을 가진 자라면 CE 핀이 비록 별개로 도시되어 있다고 하더라도 제어기(325) 및 메모리 디바이스(330-1 및 330-2)는 예를 들어, 버스(320)의 일부일 수 있는 신호 라인을 통해 연결된 여러 다른 핀을 구비할 수 있다는 것을 이해할 수 있을 것이다. 도 3에는 도시되어 있지 않지만, 각 채널 제어기(327-0 내지 327-N)는 다수(예를 들어, 이 예에서는 2개)의 메모리 디바이스에 연결될 수 있다. 실시예는 도 3에 도시된 예로 제한되지 않는다. 예를 들어, 메모리 시스템은 채널당 2개 초과 또는 2개 미만의 메모리 디바이스, 메모리 디바이스당 2개 초과 또는 2개 미만의 타깃 메모리 볼륨 등을 포함할 수 있다.
도 3에 도시된 예에서, 각 타깃 메모리 볼륨(313-0 내지 313-3)은 이와 연관된 할당된 볼륨 어드레스를 구비한다. 도 6과 관련하여 아래에서 더 후술되는 바와 같이, 제어기(325)에 의해 제공된(예를 들어, 발행된) 명령은 제어기로부터 다수의 후속 명령(예를 들어, 그 다음 명령)을 수신하기 위하여 타깃 메모리 볼륨 중 특정한 볼륨의 볼륨 어드레스를 나타낼 수(예를 들어, 지정할 수) 있다. 특정 타깃 볼륨 어드레스를 나타내는 명령은 공유된 버스(320)에 연결된 각 메모리 디바이스에 의해 수신된다. 여러 실시예에서, 이 명령에 의해 지정되지 않은 메모리 유닛 및/또는 연관된 타깃 볼륨은 선택되지 않은 상태로 되돌아간다. 본 명세서에 사용된 바와 같이, 선택되지 않은 상태는 아래에서 더 설명된 바와 같이 예를 들어, 비활성 상태 또는 "스누프(snooping)"(예를 들어, 스니프(sniff)) 상태일 수 있다. 다수의 실시예에서, 이 명령에 의해 지정되지 않은 메모리 유닛 및/또는 연관된 타깃 볼륨은 이전의 상태로 되돌아간다. 예를 들어, 이 명령에 의해 지정된 타깃 메모리 볼륨의 메모리 유닛은 활성으로 유지되고 나머지 타깃 메모리 볼륨과 연관된 메모리 유닛은 이전의 선택되지 않은 상태로 리턴된다. 예를 들어, 제어기(325)가 공유된 버스(320)에 연결된 메모리 디바이스(330-1 및 330-2) 중 특정한 디바이스 내의 타깃 볼륨(예를 들어, 타깃 볼륨과 연관된 특정 메모리 유닛)과 상호작용을 유지하기를 원할 때, 선택되지 않은 볼륨을 포함하는 메모리 디바이스는 선택되지 않은 상태로 되돌아갈 수 있다. 타깃 볼륨 중 어느 것이 선택되고 및/또는 시스템이 어떻게 구성되는지에 따라, 선택되지 않은 메모리 디바이스의 메모리 유닛은 이전의 상태로 리턴하거나, 비활성 상태로부터 스누프 상태로 스위칭하거나, 스니프 상태로부터 비활성 상태로 스위칭하거나, 또는 활성 상태로부터 비활성 상태 또는 스니프 상태로 스위칭될 수 있다.
도 4는 본 발명의 다수의 실시예에 따라 메모리를 제어하도록 구성된 시스템의 일부 블록도이다. 도 4에 도시된 실시예는 도 3에 도시된 메모리 시스템에 비해 감소된 핀 카운트를 제공할 수 있다. 도 4에 도시된 메모리 시스템은 시스템 제어기(425)를 포함한다. 시스템 제어기(425)는 다수의 메모리 채널에 걸쳐 액세스를 제어할 수 있다. 이 예에서, 제어기(425)는 다수의 채널 제어기(427-0, 427-1, . . ., 427-N)를 포함하고 각 제어기는 각 메모리 채널에의 액세스를 제어한다.
도 4에 도시된 예에서, 채널 제어기(425)는 버스(420)(예를 들어, 데이터, 어드레스 및 제어 버스)를 통해 다수의 메모리 디바이스(430-1, . . ., 430-M)에 연결된다. 이 실시예에서, 각 메모리 디바이스(430-1, . . ., 430-M)는 4개의 메모리 유닛(412-0 내지 412-3)을 포함한다. 도 3에 도시된 시스템과 유사하게, 이 예에서, 각 메모리 디바이스 내 메모리 유닛(412-0 내지 412-3)은 2개의 타깃 볼륨으로 구성되고, 타깃 볼륨의 각 메모리 유닛은 칩 인에이블 핀을 공유한다. 예를 들어, 메모리 유닛(412-0 및 412-1)은 타깃 볼륨(413-0)을 포함하고 메모리 유닛(412-2 및 412-3)은 메모리 디바이스(430-1) 내 타깃 볼륨(413-1)을 포함한다. 유사하게, 메모리 유닛(412-0 및 412-1)은 타깃 볼륨(413-2)을 포함하고 메모리 유닛(412-2 및 412-3)은 메모리 디바이스(430-M) 내 타깃 볼륨(413-3)을 포함한다.
이 예에서, 시스템 제어기(425)는 CE 신호를 메모리 디바이스(430-1 내지 430-M)에 제공하는 것에 전용된 2개의 CE 핀(428-0(CE0) 및 428-1(CE1))을 포함한다. 예를 들어, CE0는 메모리 디바이스(430-1) 내 타깃 볼륨(413-0)과 연관된 CE 핀 및 메모리 디바이스(430-M) 내 타깃 볼륨(413-2)과 연관된 CE 핀에 연결된다. 또한, CE1은 메모리 디바이스(430-1) 내 타깃 볼륨(413-1)과 연관된 CE 핀, 및 메모리 디바이스(430-M) 내 타깃 볼륨(413-3)과 연관된 CE 핀에 연결된다. 그리하여, 제어기(425)의 단일 칩 인에이블 핀을 통해 제공된 단일 칩 인에이블 신호는 공통 버스(420)에 연결된 다수의 메모리 디바이스를 통해 다수의 타깃 메모리 볼륨에 의해 공유될 수 있다.
도 5는 본 발명의 다수의 실시예에 따라 메모리를 제어하도록 구성된 시스템의 일부 블록도이다. 도 5에 도시된 실시예는 다수의 메모리 디바이스(530-0, 530-1, 530-2 및 530-3)를 포함하고 본 발명의 다수의 실시예에 따라 메모리를 제어하는 예시적인 형태를 예시한다. 메모리 디바이스(530-0, 530-1, 530-2 및 530-3)는 각각 단일 메모리 볼륨 디바이스일 수 있으나, 실시예는 이들로 제한되지 않는다. 예를 들어, 메모리 디바이스(530-0, 530-1, 530-2 및 530-3)는 NAND 메모리 디바이스일 수 있다.
도 5에 도시된 예에서, 각 디바이스(530-0, 530-1, 530-2 및 530-3)는 입력 핀(539) 및 출력 핀(541)을 포함한다. 예를 들어, 디바이스(530-0)는 입력 핀(539-0)(ENi_0) 및 출력 핀(541-0)(ENo_0)을 포함하고, 디바이스(530-1)는 입력 핀(539-1)(ENi_1) 및 출력 핀(541-1)(ENo_1)을 포함하며, 디바이스(530-2)는 입력 핀(539-2)(ENi_2) 및 출력 핀(541-2)(ENo_2)을 포함하고, 디바이스(530-3)는 입력 핀(539-3)(ENi_3) 및 출력 핀(541-3)(ENo_3)을 포함한다.
도시된 바와 같이, 메모리 디바이스(530-0, 530-1, 530-2 및 530-3)의 입력 핀(539) 및 출력 핀(541)은 데이지 체인 구성(daisy chain configuration)을 형성하도록 연결될 수 있다. 이 예에서, 체인에서 제1 디바이스(530-0)의 입력 핀(539-0) 및 체인에서 마지막 디바이스(530-3)의 출력 핀(541-3)은 연결되지 않는다(not connected: NC). 다른 디바이스의 입력 핀(539)은 도 5에 도시된 바와 같이 데이지 체인 구성에서 이전의 디바이스의 출력 핀(541)에 연결된다. 본 발명의 실시예는 도 5에 도시된 형태로 제한되지 않는다. 예를 들어, 실시예는 데이지 체인 형태로 제한되지 않는다.
도 5에 도시된 바와 같이, 그리고 도 4와 관련하여 전술한 바와 같이, 각 메모리 디바이스(530-0, 530-1, 530-2 및 530-3)는 시스템 제어기(예를 들어, 도 4에 도시된 시스템 제어기(425))로부터 공통 CE 핀을 공유한다. 예를 들어, 시스템 제어기로부터 칩 인에이블 신호(544)(CE0_N)는 각 메모리 디바이스(530-0, 530-1, 530-2 및 530-3)의 칩 인에이블 핀(538-1)(CE1)에 의하여 공유된다. 각 메모리 디바이스(530-0, 530-1, 530-2 및 530-3)의 CE1 핀은 특정 타깃 메모리 볼륨(513-0, 513-1, 513-2, 513-3)과 연관된다(예를 들어, 대응한다). 전술된 바와 같이, 타깃 볼륨은 메모리 디바이스 내 특정 CE 신호를 공유하는 다수의 메모리 유닛(예를 들어, LUN)을 지칭할 수 있다. 각 타깃 볼륨에는 볼륨 어드레스가 할당될 수 있다. 이 예에서, 타깃 볼륨(513-0)에는 볼륨 어드레스(H0N0)가 할당되고, 타깃 볼륨(513-1)에는 볼륨 어드레스(H0N1)가 할당되고, 타깃 볼륨(513-2)에는 볼륨 어드레스(H0N2)가 할당되고, 타깃 볼륨(513-3)에는 볼륨 어드레스(H0N3)가 할당된다. 다수의 실시예에서, 볼륨 어드레스는 메모리 시스템의 초기화 시에 특정 타깃 볼륨에 할당될 수 있다.
동작시, 입력 핀(539-0, 539-1, 539-2 및 539-3)의 상태 및 (예를 들어, 칩 인에이블 신호(544)의 상태에 기초하여) 칩 인에이블 핀(538-1)의 상태는 각 메모리 디바이스(530-0, 530-1, 530-2 및 530-3)가 명령을 수용할지 여부를 결정한다. 예를 들어, 특정 디바이스의 입력 핀(539)이 하이이고 디바이스의 CE 핀(538-1)이 로우인 경우, 특정 디바이스는 명령을 수용할 수 있다. 특정 디바이스의 인에이블 입력이 로우이거나 또는 CE 핀(538-1)이 하이인 경우, 디바이스는 명령을 수용할 수 없다.
다수의 실시예에서, 시스템 제어기는 다수의 후속 명령을 처리하기 위해 특정 타깃 볼륨의 타깃 볼륨 어드레스를 나타내는 명령을 발행할 수 있다. 예를 들어, 볼륨 선택 명령은 시스템 제어기로부터 특정 칩 인에이블 신호(544)를 공유하는 특정 타깃 볼륨(예를 들어, 513-0, 513-1, 513-2, 513-3)을 선택하기 위하여 다수의 메모리 디바이스(530-0, 530-1, 530-2 및 530-3)에 (예를 들어, 공유된 버스를 통해) 시스템 제어기에 의해 발행될 수 있다. 이런 방식으로, 볼륨 어드레스 지정은 메모리 디바이스(530-0, 530-1, 530-2 및 530-3)의 특정 타깃 볼륨에 액세스하는데 사용될 수 있다.
다수의 실시예에서, 시스템 제어기로부터 (도 4에 도시된 공유된 버스(420)와 같은 공유된 버스를 통해) 수신된 인에이블 신호(예를 들어, 칩 인에이블 신호(544))는 메모리 디바이스(예를 들어, 530-0, 530-1, 530-2 및 530-3) 내 다수의 메모리 유닛을 활성화시키는데 사용된다. 예를 들어, 메모리 디바이스(530-0, 530-1, 530-2 및 530-3) 내 메모리 유닛이 로우에서 활성화되는 것으로 가정하면, 이들 메모리 유닛은 제1 상태로부터 제2 상태로 (예를 들어, 하이로부터 로우 상태로) 칩 인에이블 신호(544)의 스위칭을 검출한 것에 응답하여 활성화될 수 있다.
명령은 후속적으로 메모리 디바이스(530-0, 530-1, 530-2 및 530-3) 내 활성화된 다수의 메모리 유닛에 제공될 수 있다. 다수의 실시예에서, 명령은 다수의 메모리 디바이스(530-0, 530-1, 530-2 및 530-3) 중 특정 디바이스 내 다수의 타깃 메모리 볼륨(예를 들어, 513-0, 513-1, 513-2, 513-3)의 타깃 메모리 볼륨을 (예를 들어, 타깃 메모리 볼륨 어드레스를 통해) 나타낼 수 있다. 명령에 의해 지시된 타깃 메모리 볼륨은 활성(예를 들어, 선택된 것)으로 유지되고, 이 볼륨이 이전의 상태에서 활성이었던 경우, 나머지 메모리 볼륨은 이전의 상태(예를 들어, 칩 인에이블 신호의 스위칭을 검출한 것에 응답하여 활성화되기 전의 선택되지 않은 상태)로 리턴한다.
칩 인에이블 신호의 스위칭에 응답한 활성화에 후속하여 수신된 명령이 타깃 볼륨을 나타내지 않는 경우(예를 들어, 명령이 볼륨 선택 명령이 아닌 경우), 각 메모리 디바이스(530-0, 530-1, 530-2 및 530-3) 및 그 내 타깃 메모리 볼륨은 이전의 상태로 리턴한다. 그리하여, 다수의 메모리 볼륨(예를 들어, 인에이블 신호의 스위칭을 검출하기 전에 선택된 메모리 볼륨)의 이전에 선택된 볼륨은 선택된 것으로 유지된다. 또한, 이전에 선택되지 않은 메모리 볼륨은 선택되지 않은 상태로 리턴한다. 아래에서 더 설명된 바와 같이, 선택되지 않은 상태는 다수의 실시예에서 예를 들어, (예를 들어, 온 다이 종료 기능(on die termination function)이 인에이블된 경우) 비활성 상태 또는 "스누프" (예를 들어, 스니프) 상태를 포함할 수 있다. 온 다이 종료(on die termination: ODT)는 공유된 버스의 다수의 신호 라인에 대한 종료를 수행하기 위해 다수의 메모리 유닛(예를 들어, 다이)을 사용하는 것을 지칭한다. ODT는 공유된 버스에 걸쳐 신호와 연관된 신호 무결성을 개선시킬 수 있다. 예를 들어, 다수의 메모리 유닛은 특정 메모리 볼륨이 선택될 때 다수의 메모리 유닛이 종료 기능을 수행하도록 특정 메모리 볼륨에 대한 종료자(terminator)로 할당될 수 있다. 예를 들어, 특정 볼륨이 선택될 때, 이 특정 볼륨에 대한 종료자로 할당된 메모리 유닛은 선택된 볼륨에 제공된 명령을 모니터링하는 스니프 상태에 진입할 수 있다. 종료자로 할당된 메모리 유닛은 종료 기능을 수행하기 위하여 특정 동작(예를 들어, 판독 명령, 기록 명령 등)을 검출할 때 활성화될 수 있다. 메모리 유닛은 활성으로 유지되지 않도록 스니프 상태로 리턴할 수 있다. 메모리 볼륨을 스니프 상태에 유지하면 다른 이익 중에서 특히 메모리 볼륨을 활성 상태에 유지하는 것에 비해 시스템 전력 사용을 감소시킬 수 있다.
도 6은 본 발명의 다수의 실시예에 따라 메모리를 제어하는 방법(601)을 도시하는 흐름도이다. 방법(601)은 도 1 내지 도 5에서 전술된 바와 같은 여러 메모리 시스템에 적용될 수 있다. 예를 들어, 방법(601)은 공유된 버스를 통해 시스템 제어기에 연결된 다수의 메모리 디바이스에 적용될 수 있다. 이 예에서, 다수의 메모리 디바이스는 시스템 제어기로부터 칩 인에이블 신호(CE_n)를 공유하고 로우에서 활성화된다(예를 들어, 디바이스의 메모리 유닛은 칩 인에이블 신호의 로우 신호 상태를 검출할 때 활성화된다). 메모리 유닛(예를 들어, LUN)은 각각 명령을 독립적으로 실행하고 스테이터스를 시스템 제어기에 레포트할 수 있다. 다수의 실시예에서, 볼륨 어드레스는 메모리 디바이스 내의 타깃 메모리 볼륨에 할당될 수 있다. 타깃 메모리 볼륨은 메모리 디바이스(예를 들어, 패키지) 내 칩 인에이블 신호를 공유하는 다수의 메모리 유닛을 포함할 수 있다. 다수의 실시예에서, 볼륨 어드레스는 시스템의 초기화 시(예를 들어, 전력 투입 시) 타깃 메모리 볼륨에 할당될 수 있다. 할당된 볼륨 어드레스는 다수의 실시예에서 리셋 명령을 통해 유지될 수 있고, 상이한 볼륨 어드레스는 후속 시스템 초기화 시에 타깃 메모리 볼륨에 할당될 수 있다.
방법(601)을 위해, 칩 인에이블 신호를 공유하는 메모리 유닛은 공유된 칩 인에이블 신호가 로우로부터 하이 상태로 전이된 것으로 인해 이전의 상태로부터 비활성(예를 들어, 선택 해제된) 상태로 각각 진입할 수 있다. 예를 들어, 칩 인에이블 신호가 하이 상태로 진입하기 전에, 공유된 버스에 있는 메모리 볼륨( 및 그리하여 다수의 메모리 유닛) 중 하나는 (예를 들어, 로우 칩 인에이블 신호가 수신된 것으로 인해) 활성일 수 있고 시스템 제어기에 의해 사용(예를 들어, 제어기로부터 명령을 처리)될 수 있다. 칩 인에이블 신호가 로우 상태로부터 하이 상태로 전이할 때, 칩 인에이블 신호를 공유하는, 이전에 활성인 메모리 볼륨 및 각 다른 메모리 볼륨은 비활성화될 수 있다. 블록(660)에 도시된 바와 같이, 메모리 볼륨은 하이(예를 들어, 비활성) 상태로부터 로우(예를 들어, 활성) 상태로 칩 인에이블 신호의 스위칭을 대기할 수 있다.
블록(665)에 도시된 바와 같이, 하이 상태로부터 로우 상태로 칩 인에이블 신호의 스위칭(예를 들어, 전이)을 검출할 때, 칩 인에이블 신호를 공유하는 메모리 볼륨은 활성화되고 시스템 제어기에 의해 발행된 그 다음 사이클의 사이클 유형(예를 들어, 명령, 어드레스, 또는 데이터)을 결정한다. 다수의 실시예에서, 사이클이 명령 사이클(예를 들어, 어드레스 사이클 및/또는 데이터 사이클과는 대조적으로)이 아니라면, 이전에 선택된 메모리 볼륨(예를 들어, 칩 인에이블 신호가 하이 상태로 전이하기 전에 제어기에 의해 사용되고 활성이었던 메모리 볼륨)은 재선택된다(그리고 나머지 메모리 볼륨은 선택 해제된다). 예를 들어, 블록(675)에 도시된 바와 같이, 이전에 선택된 메모리 볼륨(예를 들어, 이전에 선택된 메모리 볼륨을 포함하는 메모리 디바이스)은 사이클 유형이 어드레스 사이클, 데이터 입력 사이클, 또는 데이터 출력 사이클인 것에 응답하여 재선택된다. 또한, 블록(675)에 도시된 바와 같이, 재선택된 타깃 메모리 볼륨을 위한 이전에 할당된 종료자는 스니프 상태에 놓여진다. 즉, 이전에 선택된 메모리 볼륨이 재선택되었으므로, 선택된 볼륨을 위한 종료자로 이전에 할당된 메모리 유닛은 스니프 상태인 이전의 상태로 리턴한다. 그리하여, 선택된 볼륨을 위한 종료자로 할당된 메모리 유닛은 선택된 볼륨에 제공된 명령을 모니터링하고 적절한 상황에서 ODT 기능을 수행한다. 종료자는 재선택된 타깃 메모리 볼륨 내 또는 선택되지 않은 타깃 메모리 볼륨 내 다수의 메모리 유닛 내 다수의 메모리 유닛(예를 들어, LUN)일 수 있다.
도 6에 도시된 예에서, 사이클 유형이 명령 사이클인 경우(예를 들어, 제어기가 어드레스 또는 데이터 사이클이 아니라 명령 사이클을 수행하는 경우), 블록(670)에서, 시스템 제어기에 의해 제공된 명령의 유형에 대한 결정이 이루어질 수 있다. 다수의 실시예에서, 제어기에 의해 제공된 명령은 수신된 다수의 후속 명령을 실행하도록 타깃 설정된 다수의 메모리 디바이스 중 특정 메모리 디바이스 내의 타깃 메모리 볼륨을 나타낼 수 있다. 다수의 실시예에서, 다수의 메모리 디바이스 중 특정 메모리 디바이스 내의 타깃 메모리 볼륨을 나타내지 않는 명령에 응답하여, 다수의 메모리 디바이스 각각은 이전의 상태로 리턴한다. 여러 실시예에서, 제어기에 의해 제공되는 후속 명령(들)은 다수의 메모리 디바이스 중 하나의 디바이스 내 지시된 타깃 메모리 볼륨과 연관된 특정 메모리 유닛에 의해 실행된다.
다수의 실시예에서, 제어기에 의해 발행되고 다수의 메모리 볼륨에 의해 수신된 명령이 특정 유형의 명령이 아닌 경우, 이전에 선택된 메모리 볼륨이 재선택된다. 예를 들어, 블록(675)에 도시된 바와 같이, 이 명령이 볼륨 선택 명령이 아닌 명령(예를 들어, 판독 명령, 기록 명령, 소거 명령, 또는 다른 명령과 같은 명령)인 것에 응답하여 이전에 선택된 메모리 볼륨(예를 들어, 이전에 선택된 메모리 볼륨을 포함하는 메모리 디바이스)이 재선택된다. 본 명세서에 사용된 바와 같이, 볼륨 선택 명령은 제어기에 의해 발행된 후속 명령을 수신하기 위해 특정 타깃 메모리 볼륨(예를 들어, 후속 명령이 의도된 메모리 유닛을 포함하는 특정 타깃 메모리 볼륨)의 볼륨 어드레스를 나타내는 제어기에 의해 발행된 명령을 지칭한다. 일부 실시예에서, 볼륨 선택 명령은 하이 상태로부터 로우 상태로 칩 인에이블 신호의 스위칭을 통해 다수의 메모리 볼륨을 활성화한 것에 후속하여 시스템 제어기에 의해 제공된 제1 명령이다.
블록(680)에 도시된 바와 같이, 명령(예를 들어, 볼륨 선택 명령)에 의해 지시된 특정 타깃 메모리 볼륨은 시스템 제어기에 의해 선택된다. 그리하여, 내부에 선택된 타깃 메모리 볼륨을 구비하는 메모리 디바이스가 활성화되고 나머지 메모리 디바이스는 각 이전의 상태로 리턴한다. 그리하여, 선택된 타깃 볼륨은 활성으로 유지되고 선택된 타깃 볼륨에 대응하는 다수의 메모리 유닛은 (예를 들어, 칩 인에이블 신호가 하이 상태로 스위칭된 것으로 인해) 선택된 타깃 볼륨이 후속적으로 비활성화될 때까지 시스템 제어기로부터 후속 명령을 실행한다. 또한, 다수의 실시예에서, 선택된 타깃 볼륨을 위한 종료자는 선택된 타깃 볼륨이 선택된 것으로 유지되는 동안 스니프 상태에 놓여질 수 있다.
블록(685)에서, 방법(601)은 메모리 유닛이 현재 선택된 타깃 메모리 볼륨의 일부인지 여부 또는 메모리 유닛이 스니프 상태에 있는지 여부를 결정하는 단계를 포함한다. 메모리 유닛이 현재 선택된 타깃 메모리 볼륨의 일부가 아니고 스니프 상태에 있지 않은 경우, 블록(690)에 도시된 바와 같이, 칩 인에이블 신호가 하이 상태로부터 로우 상태로 그 다음 전이할 때까지 메모리 유닛은 선택 해제되고 비활성으로 유지된다. 메모리 유닛이 현재 선택된 타깃 메모리 볼륨의 일부인 경우, 블록(695)에 도시된 바와 같이, 메모리 유닛은 적용가능한 경우 이 명령을 실행하도록 진행한다. 또한, 메모리 시스템이 인에이블된 온 다이 종료 기능을 포함하는 경우, 선택된 볼륨의 메모리 유닛을 위한 적절한 ODT 액션이 수행될 수 있다. 메모리 유닛이 스니프 상태에 있고 선택되지 않은 타깃 메모리 볼륨으로 구성된 것으로 결정된 경우, 블록(699)에 도시된 바와 같이, 메모리 유닛은 선택되지 않은 타깃 메모리 볼륨에 있는 메모리 유닛을 위한 적절한 ODT 액션을 수행하도록 진행할 수 있다. 본 발명의 실시예는 도 6에 도시된 예로 제한되지 않는다.
결론
본 발명은 메모리를 제어하는 시스템, 디바이스, 메모리 제어기 및 방법을 포함한다. 하나의 이러한 방법은 메모리 디바이스의 메모리 유닛을 활성화하는 단계; 상기 메모리 유닛을 활성화한 후에, 명령을 상기 메모리 디바이스에 제공하는 단계; 및 상기 명령이 타깃 메모리 볼륨을 나타내지 않는 경우 상기 메모리 유닛을 이전의 상태로 리턴하는 단계를 포함하며, 상기 메모리 유닛은 상기 명령이 상기 메모리 유닛과 연관된 타깃 메모리 볼륨을 나타내는 경우 활성으로 유지된다.
하나의 요소가 다른 요소의 "위에" 있거나, 다른 요소에 "연결"되거나 또는 다른 요소와 "결합"된 것으로 지칭될 때, 이 하나의 요소는 다른 요소의 바로 위에 있거나, 다른 요소에 직접 연결되거나, 또는 다른 요소와 직접 결합되거나 또는 개재 요소들이 존재할 수 있는 것으로 이해된다. 이와 대조적으로, 하나의 요소가 다른 요소의 "바로 위에" 있거나, 다른 요소에 "직접 연결"되거나 또는 다른 요소와 "직접 결합"된 것으로 지칭될 때에는, 개재 요소나 층이 존재하지 않는다. 본 명세서에 사용된 바와 같이 "및/또는"이라는 용어는 연관된 리스트 항목 중 하나 이상의 항목의 임의의 조합 및 모든 조합을 포함한다. 본 명세서에 사용된 바와 같이, 달리 언급되지 않는 한, "또는"이라는 용어는 논리적으로 포함적 논리합(inclusive or)을 의미한다. 즉, "A 또는 B"는 (A만), (B만), 또는 (A 및 B 모두)를 포함할 수 있다. 다시 말해, "A 또는 B"는 "A 및/또는 B" 또는 "A 및 B 중 하나 이상"을 의미할 수 있다.
특정 실시예들이 본 명세서에 도시되고 설명되었으나, 이 기술 분야에 통상의 지식을 가진 자라면 동일한 결과를 달성하도록 계산된 배열이 도시된 특정 실시예 대신에 사용될 수 있다는 것을 이해할 수 있을 것이다. 본 발명은 본 발명의 하나 이상의 실시예의 변형이나 변경을 커버하도록 의도된다. 상기 상세한 설명은 예시적인 방식으로 이루어진 것이지 발명을 제한하는 것으로 이루어진 것이 아닌 것으로 이해된다. 상기 실시예와 본 명세서에 구체적으로 설명되지 않은 다른 실시예의 조합은 상기 상세한 설명을 검토할 때 이 기술 분야에 통상의 지식을 가진 자에게는 명백할 것이다. 본 발명의 하나 이상의 실시예의 범위는 상기 구조 및 방법이 사용되는 다른 응용을 포함한다. 그리하여, 본 발명의 하나 이상의 실시예의 범위는 첨부된 청구범위와 이 청구범위에 주어진 것과 균등한 범위를 참조하여 결정되어야 한다.
상기 상세한 설명에서, 일부 특징은 본 명세서를 간결하게 하기 위하여 단일 실시예로 서로 그룹화되어 있다. 이러한 설명 방법은 본 발명의 개시된 실시예가 각 청구범위에 명시적으로 언급된 것보다 더 많은 특징을 사용하여야 하는 의도를 반영하는 것으로 해석되어서는 안 된다. 오히려, 이하 청구범위에서 나타나듯이, 본 발명의 주제는 단일 개시된 실시예의 모든 특징보다 더 적다. 따라서, 이하 청구범위는 본 상세한 설명에 포함되며, 각 청구범위는 별도의 실시예로서 각자 존재한다.

Claims (40)

  1. 메모리를 제어하는 방법으로서,
    메모리 디바이스의 메모리 유닛을 활성화하는 단계;
    상기 메모리 유닛을 활성화한 후에, 명령을 상기 메모리 디바이스에 제공하는 단계; 및
    상기 명령이 타깃 메모리 볼륨을 나타내지 않는 경우, 상기 메모리 유닛을 이전의 상태로 리턴시키는 단계를 포함하되,
    상기 메모리 유닛은 상기 명령이 상기 메모리 유닛과 연관된 타깃 메모리 볼륨을 나타내는 경우 활성으로 유지되는 것인 메모리 제어방법.
  2. 청구항 1에 있어서, 상기 메모리 유닛을 활성화하는 단계는 인에이블 신호를 상기 메모리 디바이스에 제공하는 단계를 포함하고, 상기 메모리 디바이스는 다른 메모리 디바이스와 상기 인에이블 신호를 공유하는 것인 메모리 제어방법.
  3. 청구항 2에 있어서, 상기 메모리 유닛을 활성화하는 단계는 제1 상태로부터 제2 상태로 상기 공유된 인에이블 신호를 스위칭하는 단계를 포함하는 것인 메모리 제어 방법.
  4. 청구항 2에 있어서, 상기 인에이블 신호를 제공하는 단계는 제어기의 인에이블 단자로부터 상기 메모리 디바이스와 연관된 각 인에이블 단자로 상기 공유된 인에이블 신호를 제공하는 단계를 포함하는 것인 메모리 제어 방법.
  5. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서, 상기 명령이 타깃 메모리 볼륨을 나타내지 않는 경우 상기 메모리 유닛을 이전의 상태로 리턴시키는 단계는 상기 명령이 볼륨 어드레스를 나타내지 않는 경우 상기 메모리 유닛을 이전의 상태로 리턴시키는 단계를 포함하는 것인 메모리 제어 방법.
  6. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서, 상기 메모리 유닛을 활성화하기 전에 상기 메모리 유닛을 비활성화하는 단계를 더 포함하며, 상기 메모리 유닛을 이전의 상태로 리턴시키는 단계는 상기 메모리 유닛을 비활성화하기 바로 전의 메모리 유닛의 상태로 상기 메모리 유닛을 리턴시키는 단계를 포함하는 것인 메모리 제어 방법.
  7. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서, 상기 이전의 상태는 비활성 상태를 포함하는 것인 메모리 제어 방법.
  8. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서, 상기 이전의 상태는 스누프 상태(snooping state)를 포함하는 것인 메모리 제어 방법.
  9. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서, 상기 명령이 상기 타깃 메모리 볼륨을 나타내는 것에 응답하여 상기 타깃 메모리 볼륨과는 다른 메모리 볼륨과 연관된 메모리 유닛을 스누프 상태에 배치하는 단계를 더 포함하는 메모리 제어 방법.
  10. 메모리를 제어하는 방법으로서,
    다수의 메모리 디바이스에 제공되는 인에이블 신호를 제1 상태로부터 제2 상태로 스위칭하는 것에 의해 다수의 메모리 볼륨을 활성화하는 단계;
    명령을 상기 활성화된 다수의 메모리 디바이스에 제공하는 단계;
    상기 명령이 볼륨 선택 명령과는 다른 명령인 것에 응답하여, 상기 다수의 메모리 볼륨 중 상기 신호를 스위칭하기 전에 미리 활성이었던 메모리 볼륨은 활성으로 유지하는 단계; 및
    상기 명령이 볼륨 선택 명령인 것에 응답하여, 상기 볼륨 선택 명령에 의해 지시된 상기 메모리 볼륨은 활성으로 유지하는 단계를 포함하는 메모리 제어 방법.
  11. 청구항 10에 있어서, 상기 명령이 볼륨 선택 명령인 것에 응답하여, 상기 볼륨 선택 명령에 의해 지시되지 않은 상기 메모리 볼륨 중 적어도 하나를 상기 신호의 스위칭 전의 상태로 리턴시키는 단계를 포함하는 메모리 제어 방법.
  12. 청구항 10 또는 청구항 11에 있어서, 상기 명령이 볼륨 선택 명령과는 다른 명령인 것에 응답하여, 상기 다수의 메모리 볼륨 중 상기 신호를 스위칭하기 전에 미리 활성이 아니었던 메모리 볼륨은 상기 신호의 스위칭 전의 각 상태로 리턴하는 단계를 포함하는 메모리 제어 방법.
  13. 내부에 하나 이상의 타깃 메모리 볼륨을 각각 포함하는 다수의 메모리 디바이스를 동작시키는 방법으로서, 상기 방법은,
    제1 상태로부터 제2 상태로 신호의 스위칭을 검출한 것에 응답하여 상기 다수의 메모리 디바이스의 다수의 메모리 볼륨을 활성화하는 단계;
    상기 다수의 메모리 디바이스로 명령을 후속적으로 수신하는 단계;
    상기 명령이 상기 다수의 메모리 디바이스 중 특정 메모리 디바이스 내의 타깃 메모리 볼륨을 나타내는 것에 응답하여, 상기 다수의 메모리 디바이스 중 특정 메모리 디바이스가 수신된 후속 명령을 실행하는 단계; 및
    상기 명령이 상기 다수의 메모리 디바이스 중 특정 메모리 디바이스 내의 타깃 메모리 볼륨을 나타내지 않는 것에 응답하여, 상기 다수의 메모리 디바이스의 각각은 이전의 디바이스 상태로 리턴하는 단계를 포함하는, 다수의 메모리 디바이스의 동작방법.
  14. 청구항 13에 있어서, 명령을 후속적으로 수신하는 단계는 상기 다수의 메모리 디바이스에 의해 공유된 버스를 통해 상기 명령을 수신하는 단계를 포함하는 것인 다수의 메모리 디바이스의 동작방법.
  15. 청구항 14에 있어서, 상기 다수의 메모리 디바이스 중 적어도 2개의 메모리 디바이스는 상기 공유된 버스를 통해 상기 다수의 메모리 디바이스에 연결된 제어기의 단일 칩 인에이블 단자로부터 신호를 수신하는 단계를 포함하는 것인 다수의 메모리 디바이스의 동작방법.
  16. 청구항 13 내지 청구항 15 중 어느 한 항에 있어서, 상기 명령이 상기 다수의 메모리 디바이스 중 특정 메모리 디바이스 내의 타깃 메모리 볼륨을 나타내는 것에 응답하여, 상기 다수의 메모리 디바이스 중 상기 특정 메모리 디바이스와는 다른 상기 메모리 디바이스 중 적어도 하나는 상기 스위칭 검출 전의 각 상태로 리턴하는 것인 다수의 메모리 디바이스의 동작방법.
  17. 메모리를 제어하는 방법으로서,
    연관된 이전의 상태를 각각 구비하는 다수의 메모리 볼륨을 활성화하는 단계; 및
    후속적으로 선택 명령을 상기 활성화된 다수의 메모리 볼륨으로 제공하는 단계를 포함하되,
    상기 선택 명령은 상기 다수의 메모리 볼륨 중 후속 실행 명령을 수신하기 위해 선택된 볼륨의 어드레스를 나타내고;
    상기 선택 명령에 의해 지시된 상기 메모리 볼륨 중 적어도 하나는 각 이전의 상태로 리턴하는 것인 메모리 제어방법.
  18. 청구항 17에 있어서, 다수의 메모리 볼륨을 활성화하는 단계는 제1 상태로부터 제2 상태로 상기 다수의 메모리 볼륨에 의해 공유된 인에이블 신호를 토글(toggling)하는 것을 통해 상기 다수의 메모리 볼륨을 활성화하는 단계를 포함하는 것인 메모리 제어 방법.
  19. 청구항 18에 있어서, 제어기로부터 상기 다수의 메모리 볼륨으로 상기 인에이블 신호를 제공하는 단계를 포함하고, 상기 제어기의 인에이블 단자는 다수의 메모리 디바이스 각각의 각 인에이블 단자에 연결되는 것인 메모리 제어 방법.
  20. 청구항 19에 있어서, 상기 활성화된 볼륨과 연관된 다수의 메모리 유닛은 상기 다수의 메모리 디바이스 내 상기 인에이블 신호를 공유하는 것인 메모리 제어 방법.
  21. 청구항 19에 있어서, 상기 제어기의 상기 인에이블 단자는 칩 인에이블 핀이고, 상기 다수의 메모리 디바이스의 각각의 디바이스의 상기 인에이블 단자는 칩 인에이블 핀이며, 상기 인에이블 신호를 제공하는 것은 상기 다수의 메모리 디바이스에 칩 인에이블 신호를 제공하는 것을 포함하는 것인 메모리 제어 방법.
  22. 청구항 17 내지 청구항 21 중 어느 한 항에 있어서, 상기 다수의 메모리 볼륨 중 상기 선택된 볼륨으로 상기 후속 실행 명령을 제공하는 단계를 포함하는 메모리 제어 방법.
  23. 메모리 제어기로서,
    호스트에 연결하기 위한 제1 인터페이스; 및
    다수의 메모리 디바이스에 연결하기 위한 제2 인터페이스를 포함하되,
    상기 메모리 제어기는,
    제공되는 공유된 신호를 제1 상태로부터 제2 상태로 스위칭하는 것에 의해 상기 다수의 메모리 디바이스의 다수의 메모리 볼륨을 활성화하는 동작; 및
    명령을 상기 다수의 메모리 디바이스로 후속적으로 제공하는 동작을 수행하도록 구성되고,
    상기 명령이 상기 메모리 볼륨들 중 하나의 메모리 볼륨을 나타내는 것에 응답하여, 상기 메모리 볼륨 중 상기 하나의 볼륨은 활성으로 유지되고, 상기 메모리 제어기로부터 수신된 후속 명령을 실행하며;
    상기 명령이 상기 다수의 메모리 볼륨 중 어느 볼륨도 나타내지 않는 것에 응답하여, 상기 다수의 메모리 볼륨의 각각은 상기 스위칭을 검출하기 전의 각 상태로 리턴하며;
    상기 메모리 시스템 제어기가 후속적으로 상기 공유된 인에이블 신호를 상기 제1 상태로 스위칭할 때까지,
    상기 스위칭을 검출하기 전의 상기 메모리 디바이스 중 하나의 디바이스의 상태는 활성 상태이고, 상기 스위칭을 검출하기 전의 상기 나머지 메모리 디바이스의 상태는 비활성 상태인 것인 메모리 제어기.
  24. 청구항 23에 있어서, 상기 명령이 상기 스위칭 전에 활성 상태에 있었던 메모리 볼륨과는 다른 타깃 메모리 볼륨을 나타내는 것에 응답하여, 상기 타깃 메모리 볼륨과는 다른 상기 메모리 볼륨 중 적어도 하나는 상기 스위칭을 검출하기 전의 상태로 리턴하는 것인 메모리 시스템 제어기.
  25. 청구항 23 또는 청구항 24에 있어서, 상기 공유된 신호는 상기 메모리 제어기의 단일 칩 인에이블 단자로부터 상기 다수의 메모리 디바이스의 각각의 디바이스의 각 칩 인에이블 단자로 제공되는 것인 메모리 시스템 제어기.
  26. 메모리를 제어하는 방법으로서,
    다수의 메모리 볼륨에 제공된 신호를 제1 상태로부터 제2 상태로 스위칭하는 것에 의해 버스를 공유하는 다수의 메모리 볼륨을 활성화하는 단계;
    상기 신호의 스위칭에 후속하여 상기 활성화된 다수의 메모리 볼륨에 제공된 제1 명령이 볼륨 선택 명령과는 다른 명령인 것에 응답하여, 상기 다수의 볼륨 중 상기 신호를 스위칭하기 전에 선택되었던 볼륨을 재선택하는 단계; 및
    상기 신호의 스위칭에 후속하여 상기 활성화된 다수의 메모리 볼륨에 제공된 상기 제1 명령이 볼륨 선택 명령인 것에 응답하여, 상기 볼륨 선택 명령에 의해 지시된 상기 다수의 볼륨 중 하나의 볼륨을 선택하는 단계를 포함하는 메모리 제어방법.
  27. 메모리 유닛을 포함하는 메모리 시스템으로서,
    제1 상태로부터 제2 상태로 신호의 스위칭을 검출한 것에 응답하여 활성화하는 동작;
    명령을 수신하고, 상기 명령이 상기 메모리 유닛과 연관된 볼륨의 어드레스를 나타내는 것에 응답하여 후속 명령을 실행하는 동작; 및
    상기 명령이 타깃 볼륨의 어드레스를 나타내지 않는 것에 응답하여, 상기 신호의 스위칭을 검출하기 전의 상기 메모리 유닛의 상태인 이전의 상태로 리턴하는 동작을 수행하도록 구성된 것인 메모리 시스템.
  28. 청구항 27에 있어서, 상기 메모리 유닛은 상기 메모리 유닛과 연관된 인에이블 단자를 구비하는 메모리 디바이스를 포함하고, 인에이블 단자를 구비하는 제어기를 더 포함하며, 상기 메모리 디바이스의 상기 인에이블 단자는 상기 제어기의 상기 인에이블 단자로부터 상기 신호를 수신하도록 구성된 것인 메모리 시스템.
  29. 청구항 27에 있어서, 상기 메모리 시스템은 상기 시스템의 초기화 시에 상기 볼륨의 어드레스를 할당하도록 구성된 것인 메모리 시스템.
  30. 청구항 27 내지 청구항 29 중 어느 한 항에 있어서, 상기 메모리 시스템은 리셋 명령을 통해 상기 볼륨의 어드레스를 유지하도록 구성된 것인 메모리 시스템.
  31. 메모리 볼륨을 포함하는 메모리 시스템으로서,
    제1 상태로부터 제2 상태로 신호의 스위칭을 검출한 것에 응답하여 활성화하는 동작;
    명령을 수신하고, 상기 명령이 상기 볼륨을 나타내는 것에 응답하여 후속 명령을 실행하는 동작; 및
    상기 명령이 상기 볼륨을 나타내지 않는 것에 응답하여 이전의 상태로 리턴하는 동작을 수행하도록 구성된 것인 메모리 시스템.
  32. 청구항 31에 있어서, 상기 볼륨은 연관된 어드레스를 구비하는 것인 메모리 시스템.
  33. 청구항 32에 있어서, 상기 명령은 상기 어드레스를 제공하는 것에 의해 상기 볼륨을 나타내는 것인 메모리 시스템.
  34. 청구항 32에 있어서, 상기 시스템은 상기 메모리 시스템의 초기화 시에 상기 어드레스를 할당하도록 구성된 것인 메모리 시스템.
  35. 청구항 31 내지 청구항 34 중 어느 한 항에 있어서, 상기 볼륨은 다수의 메모리 유닛을 포함하며, 각 메모리 유닛은 메모리 어레이를 포함하고 명령을 독립적으로 실행하며 스테이터스를 레포트하는 것인 메모리 시스템.
  36. 청구항 31 내지 청구항 34 중 어느 한 항에 있어서, 상기 명령은 상기 신호의 스위칭을 검출한 것에 응답하여 활성화한 것에 후속하여 상기 볼륨에 의해 수신된 제1 명령인 것인 메모리 시스템.
  37. 청구항 31 내지 청구항 34 중 어느 한 항에 있어서, 상기 신호는 다른 볼륨에 의하여 공유된 것인 메모리 시스템.
  38. 청구항 37에 있어서, 상기 볼륨의 각각은 각 메모리 디바이스의 각 인에이블 단자와 연관된 것인 메모리 시스템.
  39. 청구항 38에 있어서, 상기 신호는 칩 인에이블 신호이고, 상기 인에이블 단자의 각각은 상기 각 메모리 디바이스의 각 칩 인에이블 핀인 것인 메모리 시스템.
  40. 메모리를 제어하는 방법으로서,
    다수의 메모리 볼륨을 각각 포함하는 다수의 메모리 디바이스를 활성화하는 단계;
    명령을 상기 활성화된 다수의 메모리 디바이스에 제공하는 단계; 및
    상기 명령이 상기 다수의 메모리 디바이스 중 하나의 디바이스 내 상기 다수의 메모리 볼륨 중 하나의 메모리 볼륨을 나타내는 것에 응답하여, 상기 명령에 의해 지시된 상기 메모리 볼륨은 활성으로 유지되고 상기 나머지 타깃 메모리 볼륨은 선택되지 않은 상태에 배치되는 단계를 포함하는 메모리 제어 방법.
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