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KR20130120762A - 반도체 패키지 및 그 제조방법 - Google Patents

반도체 패키지 및 그 제조방법 Download PDF

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KR20130120762A
KR20130120762A KR1020120043894A KR20120043894A KR20130120762A KR 20130120762 A KR20130120762 A KR 20130120762A KR 1020120043894 A KR1020120043894 A KR 1020120043894A KR 20120043894 A KR20120043894 A KR 20120043894A KR 20130120762 A KR20130120762 A KR 20130120762A
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KR
South Korea
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lead
lead frame
chip
semiconductor
semiconductor package
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Application number
KR1020120043894A
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English (en)
Inventor
박민서
Original Assignee
에스티에스반도체통신 주식회사
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Publication date
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Priority to US13/716,652 priority patent/US8742551B2/en
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Abstract

본 발명의 반도체 패키지는 칩 부착부와 리드부를 포함하는 리드 프레임과, 상기 리드 프레임 상부의 상기 칩 부착부에 탑재된 반도체 칩과, 상기 반도체 칩과 상기 리드부를 전기적으로 연결하는 와이어와, 상기 칩 부착부 하부의 상기 리드 프레임 내에 형성되어 있는 절연층과, 상기 리드 프레임 상부, 반도체 칩 및 와이어를 밀봉하는 봉지재를 포함하고, 상기 리드부가 상기 봉지재의 외부로 돌출되지 않도록 형성되어 있다.

Description

반도체 패키지 및 그 제조방법{semiconductor package and the method of fabricating the same}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 보다 상세하게는 외부와 절연 특성이 우수하고 제조 단가가 낮으며 고집적화 및 소형화에 유리한 반도체 패키지 및 그 제조 방법에 관한 것이다.
전자 제품은 그 부피가 점점 작아지고 있고 고용량의 데이터 처리를 요한다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 패키지의 소형화 및 고집적화가 요구되고 있다. 또한 전자 제품의 기능이 복합화됨에 따라 반도체 패키지의 기능 또한 복잡해지고 있으며, 이에 따라 반도체 패키지의 고집적화가 필요하여 더 나아가 외부와의 절연 특성이 우수하여야 한다.
본 발명이 해결하고자 하는 과제는 외부와 절연 특성이 우수하고 고집적화 및 소형화에 유리한 반도체 패키지를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는 제조 단가가 낮으면서 외부와의 절연특성과 고집적화 및 소형화에 유리한 반도체 패키지 제조 방법을 제공하는 데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 일 실시예에 의한 반도체 패키지는 칩 부착부와 리드부를 포함하는 리드 프레임과, 상기 리드 프레임 상부의 상기 칩 부착부에 탑재된 반도체 칩과, 상기 반도체 칩과 상기 리드부를 전기적으로 연결하는 와이어와, 상기 칩 부착부 하부의 상기 리드 프레임 내에 형성되어 있는 절연층과, 상기 리드 프레임 상부, 반도체 칩 및 와이어를 밀봉하는 봉지재를 포함하고, 상기 리드부가 상기 봉지재의 외부로 돌출되지 않도록 형성되어 있다.
본 발명의 일 실시예에 있어서, 상기 봉지재는 상기 리드 프레임의 상기 리드부를 완전히 덮도록 형성되면서 상기 리드부 및 상기 봉지재의 일측벽은 동일한 수직면을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 칩 부착부와 상기 리드부 사이에는 개구부가 더 형성되어 있을 수 있다. 본 발명의 일 실시예에 있어서, 상기 리드부의 하부 일부에는 제2 절연층이 더 형성되어 있을 수 있다.
본 발명의 일 실시예에 있어서, 상기 리드부의 상부 표면은 상기 반도체 칩과 연결되는 내부 연결 리드이고, 상기 리드부의 하부 표면은 외부 기기와 연결되는 외부 연결 리드일 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체 패키지는 QFN(Quad Flat No-lead) 패키지 및 MLF(Micro Lead Frame) 패키지일 수 있다.
상술한 다른 과제를 해결하기 위하여, 본 발명의 일 실시예에 의한 반도체 패키지 제조 방법은 칩 부착부 및 상기 칩 부착부와 이격되는 리드부가 배치되어 있는 리드 프레임을 제조하는 단계와, 상기 리드 프레임의 상기 칩 부착부에 반도체 칩을 탑재하는 단계와, 상기 반도체 칩과 상기 리드부를 와이어로 연결하는 단계와, 상기 리드 프레임 상부, 반도체 칩 및 와이어를 봉지재로 밀봉하되, 상기 봉지재가 상기 리드부의 외부로 돌출되지 않도록 밀봉하는 단계와, 상기 칩 부착부 하부의 상기 리드 프레임 내에 절연층을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 리드 프레임을 제조하는 단계는, 베이스 기판을 준비하는 단계와, 상기 베이스 기판을 스템핑(stamping)법으로 가공하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 칩 부착부 하부의 상기 리드 프레임 내에 상기 절연층을 형성하는 단계는, 상기 칩 부착부 하부의 상기 리드 프레임을 선택적으로 식각하여 리세스 홈을 형성하는 단계와, 상기 리세스 홈 내에 상기 절연층을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 리드부 하부의 상기 리드 프레임 내의 일부에 제2 절연층을 더 형성할 수 있다.
본 발명의 반도체 패키지에 이용되는 리드 프레임은 베이스 기판을 스템핑법으로 가공하여 제조하기 때문에, 식각(etching) 방법으로 제조하는 것에 비하여 제조 단가를 낮출 수 있다.
본 발명의 반도체 패키지는 리드부가 봉지재의 외부로 돌출되지 않도록 형성될 수 있다. 반도체 패키지의 리드부 및 봉지재의 일측벽은 동일한 수직면을 가질 수 있다. 이에 따라, 본 발명의 반도체 패키지는 패키지 내부에 리드부를 설치할 수 있어 패키지의 고집적화에 유리하며 패키지 두께도 낮추기에 유리하다.
본 발명의 반도체 패키지는 칩 부착부 하부의 리드 프레임 내에 절연층을 형성하여 외부에 위치하는 외부 기기나 외부 소자와의 절연 특성을 향상시킬 수 있다.
도 1 및 도 2는 각각 본 발명의 일 실시 예에 따른 반도체 패키지를 설명하기 위하여 도시한 평면도 및 단면도이다.
도 3 및 도 4는 본 발명의 일 실시 예에 따른 반도체 패키지를 제조하기 위한 리드 프레임을 제조하는 단계를 나타내는 평면도 및 단면도이다.
도 5는 본 발명의 일 실시 예에 따라 칩 부착부 상에 반도체 칩을 탑재하고 몰딩하는 단계를 나타내는 단면도이다.
도 6은 본 발명의 일 실시예에 따라 칩 부착부 하부에 리세스 홈을 형성하는 단계를 나타내는 단면도이다.
도 7은 본 발명의 일 실시예에 따라 칩 부착부 하부의 리세스 홈에 절연층을 형성하는 단계를 나타내는 단면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지를 형성하는 과정을 나타내는 순서도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1 및 도 2는 각각 본 발명의 일 실시 예에 따른 반도체 패키지를 설명하기 위하여 도시한 평면도 및 단면도이다. 구체적으로 도 2는 도 1의 II-II를 따라서 절단한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(1000)는 칩 부착부(110)와 리드부(130)를 포함하는 리드 프레임(100)을 구비한다. 리드 프레임(100)은 도전성 금속으로 이루어질 수 있다.
리드 프레임(100) 내에는 개구부(150)가 형성될 수 있으며, 개구부(150)에 의하여 칩 부착부(110)와 리드부(130)가 구별될 수 있다. 칩 부착부(110)와 리드부(130) 사이에는 개구부(150)가 설치되어 있을 수 있다. 리드부(130)는 칩 부착부(110)와 이격되어 칩 부착부(110)를 둘러싸도록 배열될 수 있다. 리드부(130)는 댐버 라인(170, Damber line)에 의하여 일체를 이룰 수 있으며, 패키지를 제조하는 과정에서 댐버 라인(170)은 제거될 수 있다.
리드 프레임(100) 상부의 칩 부착부(110)에는 반도체 칩(190)이 탑재될 수 있다. 반도체 칩(190)과 리드부(130)는 와이어(140)로 전기적으로 연결될 수 있다. 리드부(130)의 상부 표면은 반도체 칩(190)과 연결되는 내부 연결 리드(130a)이고, 리드부(130)의 하부 표면은 외부 기기와 연결되는 외부 연결 리드(130b)일 수 있다.
칩 부착부(110)는 타이 바(145, tie bar)에 의하여 댐버 라인(170)과 연결될 수 있다. 칩 부착부(110)는 패키지(1000)에 포함되는 반도체 칩(190)의 크기를 고려하여 형성할 수 있다. 칩 부착부(110)는 반도체 칩(190)보다 큰 단면적을 가지도록 형성될 수 있다. 도 1에서, SL은 하나의 반도체 패키지(1000)를 제조하기 위하여 싱귤레이션(singulation) 공정을 수행하는 절단 라인을 나타낸다.
칩 부착부(110) 하부의 리드 프레임(100) 내에 제1 절연층(210a)이 형성되어 있을 수 있다. 리드부(130)의 하부 일부에는 제2 절연층(210b)이 형성되어 있을 수 있다. 제1 절연층(210a) 및 제2 절연층(210b)은 반도체 패키지(1000)의 외부에 위치하는 외부 기기나 외부 소자의 절연 특성을 향상시키기 위해 형성될 수 있다.
리드 프레임(100) 상부, 반도체 칩(190) 및 와이어(140)를 밀봉하는 봉지재(200)가 형성되어 있다. 봉지재(200)는 리드 프레임(100) 상의 리드부(130)를 완전히 덮도록 형성될 수 있다.
이와 같은 본 발명의 일 실시예에 의한 반도체 패키지(1000)는 리드부(130)가 봉지재(200)의 외부로 돌출되지 않도록 형성될 수 있다. 반도체 패키지(1000)의 리드부(130) 및 봉지재(200)의 일측벽은 동일한 수직면을 가질 수 있다. 리드부(130)가 봉지재(200)의 외부로 돌출되지 않는 본 발명의 일 실시예에 의한 반도체 패키지(1000)는 QFN(Quad Flat No-lead) 패키지 및 MLF(Micro Lead Frame) 패키지일 수 있다. 이에 따라, 본 발명의 일 실시예에 의한 반도체 패키지(1000)는 패키지 내부에 리드부(130)를 설치할 수 있어 패키지의 고집적화에 유리하며 패키지 두께도 낮추기 유리하다.
도 3 및 도 4는 본 발명의 일 실시 예에 따른 반도체 패키지를 제조하기 위한 리드 프레임을 제조하는 단계를 나타내는 평면도 및 단면도이다. 도 4는 3의 IV-IV에 따른 단면도이다.
도 3 및 도 4를 참조하면, 리드 프레임(100)은 리드 프레임용 베이스 기판(100s)을 준비한 후, 베이스 기판(100s)을 스템핑(stamping)법으로 가공하여 리드 프레임(100)을 제조한다. 리드 프레임(100)을 스템핑법으로 가공하여 제조하기 때문에, 식각(etching) 방법으로 제조하는 것에 비하여 제조 단가를 낮출 수 있다.
리드 프레임(100)은 칩 부착부(110)와 리드부(130)를 포함한다. 리드 프레임(100)은 도전성 금속을 이용하여 형성할 수 있다. 리드 프레임(100)은 구리 동판에 선도금(pre-plating)을 하여 형성될 수 있으며, 선도금은 니켈(Ni), 금(Au), 은(Ag)으로 이루어진 금속군에서 선택된 하나를 포함하는 단일층 혹은 다층 구조로 형성할 수 있다.
스템핑법으로 가공하여 리드 프레임(100)을 제조할 때, 리드 프레임(100) 내에는 개구부(150)가 형성될 수 있다. 앞서 설명한 바와 같이 개구부(150)에 의하여 칩 부착부(110)와 리드부(130)가 구별될 수 있다. 칩 부착부(110)와 리드부(130) 사이에는 개구부(150)가 설치되어 있을 수 있다. 리드부(130)는 칩 부착부(110)와 이격되어 칩 부착부(110)를 둘러싸도록 배열될 수 있다. 리드부(130)는 댐버 라인(170, Damber line)에 의하여 일체를 이룰 수 있으며, 패키지를 제조하는 과정에서 댐버 라인(170)은 제거될 수 있다.
리드부(130)의 상부는 패키지 제조 과정중에서 반도체 칩과 연결되는 내부 연결 리드(130a)이고, 리드부(130)의 하부는 외부 기기와 연결되는 외부 연결 리드(130b)일 수 있다.
칩 부착부(110)는 타이 바(145, tie bar)에 의하여 댐버 라인(170)과 연결될 수 있다. 칩 부착부(110)는 패키지 제조 과정중에 포함되는 반도체 칩의 크기를 고려하여 형성할 수 있다. 칩 부착부(110)는 반도체 칩보다 큰 단면적을 가지도록 형성될 수 있다. 도 1에서, SL은 후의 반도체 패키지 제조 공정중 하나의 반도체 패키지를 제조하기 위하여 싱귤레이션을 수행하는 절단 라인을 나타낸다.
도 5는 본 발명의 일 실시 예에 따라 칩 부착부 상에 반도체 칩을 탑재하고 몰딩하는 단계를 나타내는 단면도이다.
도 5를 참조하면, 리드 프레임(100)의 칩 부착부(110) 내에 반도체 칩(190)을 탑재한다. 리드 프레임(100)의 칩 부착부(110) 상에 반도체 칩(190)을 탑재한다. 반도체 칩(190)은 DRAM, SRAM, 플래쉬 메모리 등의 고집적회로 반도체 메모리 소자, CPU(Central Processor Unit), DSP(Digital Signal Processor), CPU 와 DSP의 조합 등의 프로세서, ASIC(Application Specific Integrated Circuit), MEMS(Micro Electro Mechanical System) 소자, 광전자(optoelectronic) 소자 등을 이루는 개별 반도체 소자를 포함할 수 있다. 반도체 칩(190)은 반도체 웨이퍼(미도시) 상에 개별 반도체 소자를 형성한 후, 상기 반도체 웨이퍼를 백그라인딩(backgrinding 또는 back lap)한 후 분리하여 형성할 수 있다.
계속하여, 반도체 칩(190)과 리드 프레임(100)을 전기적으로 연결하도록, 반도체 칩(190)과 리드 프레임(100)의 리드부(130)를 연결하는 와이어(140)를 형성한다. 와이어(140)는 예를 들면, 금선(gold wire)으로 이루어질 수 있다. 리드부(130)의 상부 표면은 반도체 칩(190)과 연결되는 내부 연결 리드(130a)이고, 리드부(130)의 하부 표면은 외부 기기와 연결되는 외부 연결 리드(130b)일 수 있다. 와이어(140)는 반도체 칩(190)과 리드부(130)를 연결하도록 복수개가 형성될 수 있다.
다음에, 리드 프레임(100) 상부, 반도체 칩(190) 및 와이어(140)를 밀봉하는 봉지재(200)를 형성한다. 즉, 반도체 칩(190) 및 와이어(140)를 완전히 감싸도록 봉지재(200)를 형성한다. 봉지재(200)는 반도체 칩(190) 및 와이어(140)를 외부로부터 보호할 수 있다. 봉지재(200)는 예를 들면, 에폭시 몰드 컴파운드(EMC: Epoxy Mold Compound)로 이루어질 수 있다.
도 6은 본 발명의 일 실시예에 따라 칩 부착부 하부에 리세스 홈을 형성하는 단계를 나타내는 단면도이다.
도 6을 참조하면, 칩 부착부(110) 하부의 리드 프레임(100)을 선택적으로 식각하여 제1 리세스 홈(205a)을 형성한다. 제1 리세스 홈(205a) 형성시 리드부(130) 하부에도 제2 리세스 홈(205b)을 형성할 수 있다. 제1 리세스 홈(205a) 및 제2 리세스 홈(205b)은 식각 용액을 이용하여 수행할 수 있다.
제1 리세스 홈(205a) 및 제2 리세스 홈(205b)은 리드 프레임(100)의 바닥으로부터 안쪽으로 소정 깊이 식각된 홈일 수 있다. 제1 리세스 홈(205a) 및 제2 리세스 홈(205b)의 두께는 리드 프레임(100) 두께의 약 반정도로 할 수 있다. 제1 리세스 홈(205a) 및 제2 리세스 홈(205b)은 후속공정에서 절연층이 형성되어 외부 기기와의 절연 특성을 강화하기 위하여 형성하는 것이다.
도 7은 본 발명의 일 실시예에 따라 칩 부착부 하부의 리세스 홈에 절연층을 형성하는 단계를 나타내는 단면도이다.
도 7을 참조하면, 칩 부착부(110) 하부의 리드 프레임(100)을 선택적으로 식각하여 형성된 제1 리세스 홈(205a) 내에 제1 절연층(210a)을 형성한다. 제1 절연층(210a) 형성시 리드부(130) 하부에 형성된 제2 리세스 홈(205b) 내에 제2 절연층(210b)을 형성할 수 있다. 제1 절연층(210a) 및 제2 절연층(210b)은 제1 리세스 홈(210a) 및 제2 리세스 홈(210b) 내에 절연 물질을 채우거나 코팅하여 형성할 수 있다. 제1 절연층(210a) 및 제2 절연층(210b)이 형성되어 있기 때문에, 본 발명의 반도체 패키지는 외부 기기와의 절연 특성을 강화할 수 있다.
계속하여, 도 1의 SL로 표시한 라인을 따라 댐버 라인(150) 및 댐버 라인(170) 상에 형성된 봉지재(200) 부분을 제거하여, 개별 반도체 패키지(1000)를 분리하는 싱귤레이션 공정이 수행된다. 싱귤레이션 공정을 통하여 반도체 패키지(1000)에 포함되는 리드부(130) 각각이 서로 분리될 수 있다. 리드부(130)를 통하여 신호, 전원, 그라운드 등이 공급될 수 있다.
싱귤레이션 공정을 통하여 반도체 패키지(1000)는 리드부(130)가 봉지재(200)의 외부로 돌출되지 않도록 형성될 수 있다. 이에 따라, 앞서 설명한 바와 같이 본 발명의 일 실시예에 의한 반도체 패키지(1000)는 패키지 내부에 리드부(130)를 설치할 수 있어 패키지의 고집적화에 유리하며 패키지 두께도 낮추기 유리하다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지를 형성하는 과정을 나타내는 순서도이다.
도 8을 도 1 내지 도 7과 함께 참조하면, 리드 프레임용 베이스 기판(100s)을 준비한다(S100). 그 후, 베이스 기판(100s)을 스템핑(stamping)법으로 가공하여 리드 프레임(100)을 제조한다(S200). 리드 프레임(100)을 스템핑법으로 가공하여 제조하기 때문에, 식각 방법으로 제조하는 것에 비하여 제조 단가를 낮출 수 있다.
리드 프레임(100)의 칩 부착부(110) 내에 반도체 칩(190)을 탑재한다(S300). 계속하여, 반도체 칩(190)과 리드 프레임(100)의 리드부(130)를 전기적으로 연결하는 와이어(140)를 형성한다 (S400). 리드부(130)의 상부 표면은 반도체 칩(190)과 전기적으로 연결될 수 있고, 리드부(130)의 하부 표면은 외부 기기와 전기적으로 연결될 수 있다.
다음에, 리드 프레임(100) 상부, 반도체 칩(190) 및 와이어(140)를 밀봉하는 봉지재(200)를 형성한다(S500). 봉지재(200)는 예를 들면, 에폭시 몰드 컴파운드(EMC: Epoxy Mold Compound)로 형성할 수 있다.
칩 부착부(110) 하부의 리드 프레임(100)을 선택적으로 식각하여 제1 리세스 홈(205a)을 형성한다(S600). 제1 리세스 홈(205a) 형성시 리드부(130) 하부에도 제2 리세스 홈(205b)을 형성할 수 있다. 다음에, 칩 부착부(110) 하부의 리드 프레임(100)을 선택적으로 식각하여 형성된 제1 리세스 홈(205a) 내에 제1 절연층(210a)을 형성한다(S700). 제1 절연층(210a) 형성시 리드부(130) 하부에 형성된 제2 리세스 홈(205b) 내에 제2 절연층(210b)을 형성할 수 있다.
계속하여, 도 1의 SL로 표시한 라인을 따라 댐버 라인(150) 및 댐버 라인(170) 상에 형성된 봉지재(200) 부분을 제거하여, 개별 반도체 패키지(1000)를 분리하는 싱귤레이션 공정을 수행한다(S800).
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100: 리드 프레임, 110: 칩 부착부, 130: 리드부, 140: 와이어, 150: 개구부, 170: 뎀버 라인, 190: 반도체 칩, 205a, 205b: 리세스 홈, 210a, 210b: 절연층, 1000: 반도체 패키지,

Claims (10)

  1. 칩 부착부와 리드부를 포함하는 리드 프레임;
    상기 리드 프레임 상부의 상기 칩 부착부에 탑재된 반도체 칩;
    상기 반도체 칩과 상기 리드부를 전기적으로 연결하는 와이어;
    상기 칩 부착부 하부의 상기 리드 프레임 내에 형성되어 있는 절연층; 및
    상기 리드 프레임 상부, 반도체 칩 및 와이어를 밀봉하는 봉지재를 포함하고,
    상기 리드부가 상기 봉지재의 외부로 돌출되지 않도록 형성되어 있는 것을 특징으로 하는 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서, 상기 봉지재는 상기 리드 프레임의 상기 리드부를 완전히 덮도록 형성되면서 상기 리드부 및 상기 봉지재의 일측벽은 동일한 수직면을 갖는 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서, 상기 칩 부착부와 상기 리드부 사이에는 개구부가 더 형성되어 있는 것을 특징으로 하는 반도체 패키지.
  4. 제3항에 있어서, 상기 리드부의 하부 일부에는 제2 절연층이 더 형성되어 있는 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서, 상기 리드부의 상부 표면은 상기 반도체 칩과 연결되는 내부 연결 리드이고, 상기 리드부의 하부 표면은 외부 기기와 연결되는 외부 연결 리드인 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서, 상기 반도체 패키지는 QFN(Quad Flat No-lead) 패키지 및 MLF(Micro Lead Frame) 패키지인 것을 특징으로 하는 반도체 패키지.
  7. 칩 부착부 및 상기 칩 부착부와 이격되는 리드부가 배치되어 있는 리드 프레임을 제조하는 단계;
    상기 리드 프레임의 상기 칩 부착부에 반도체 칩을 탑재하는 단계;
    상기 반도체 칩과 상기 리드부를 와이어로 연결하는 단계;
    상기 리드 프레임 상부, 반도체 칩 및 와이어를 봉지재로 밀봉하되, 상기 봉지재가 상기 리드부의 외부로 돌출되지 않도록 밀봉하는 단계; 및
    상기 칩 부착부 하부의 상기 리드 프레임 내에 절연층을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 패키지 제조방법.
  8. 제7항에 있어서, 상기 리드 프레임을 제조하는 단계는,
    베이스 기판을 준비하는 단계와, 상기 베이스 기판을 스템핑법으로 가공하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  9. 제7항에 있어서, 상기 칩 부착부 하부의 상기 리드 프레임 내에 상기 절연층을 형성하는 단계는,
    상기 칩 부착부 하부의 상기 리드 프레임을 선택적으로 식각하여 리세스 홈을 형성하는 단계와, 상기 리세스 홈 내에 상기 절연층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  10. 제7항에 있어서, 상기 리드부 하부의 상기 리드 프레임 내의 일부에 제2 절연층을 더 형성하는 것을 특징으로 하는 반도체 패키지 제조 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9570381B2 (en) * 2015-04-02 2017-02-14 Advanced Semiconductor Engineering, Inc. Semiconductor packages and related manufacturing methods
KR20160124328A (ko) * 2015-04-16 2016-10-27 삼성전기주식회사 칩 부품 및 그 제조방법
US9847281B2 (en) 2015-06-30 2017-12-19 Stmicroelectronics, Inc. Leadframe package with stable extended leads
US11462467B2 (en) * 2020-07-14 2022-10-04 Advanced Semiconductor Engineering, Inc. Lead frame, package structure comprising the same and method for manufacturing the package structure
US11404359B2 (en) 2020-10-19 2022-08-02 Infineon Technologies Ag Leadframe package with isolation layer

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI241000B (en) * 2003-01-21 2005-10-01 Siliconware Precision Industries Co Ltd Semiconductor package and fabricating method thereof
TWI316749B (en) * 2006-11-17 2009-11-01 Siliconware Precision Industries Co Ltd Semiconductor package and fabrication method thereof
US7687893B2 (en) * 2006-12-27 2010-03-30 Amkor Technology, Inc. Semiconductor package having leadframe with exposed anchor pads
KR100868662B1 (ko) 2007-03-02 2008-11-13 에스티에스반도체통신 주식회사 엠.엘.에프（ｍｌｆ）형 반도체 패키지 및 그 제조방법
KR101134706B1 (ko) 2010-10-01 2012-04-13 엘지이노텍 주식회사 리드 프레임 및 이의 제조 방법
KR101693642B1 (ko) * 2010-12-21 2017-01-17 삼성전자 주식회사 발광소자 패키지 제조방법
US8426254B2 (en) * 2010-12-30 2013-04-23 Stmicroelectronics, Inc. Leadless semiconductor package with routable leads, and method of manufacture

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