[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR20130118095A - 가변 저항 메모리 장치 및 그 제조 방법 - Google Patents

가변 저항 메모리 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20130118095A
KR20130118095A KR1020120041005A KR20120041005A KR20130118095A KR 20130118095 A KR20130118095 A KR 20130118095A KR 1020120041005 A KR1020120041005 A KR 1020120041005A KR 20120041005 A KR20120041005 A KR 20120041005A KR 20130118095 A KR20130118095 A KR 20130118095A
Authority
KR
South Korea
Prior art keywords
metal oxide
oxide layer
variable resistance
memory device
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
KR1020120041005A
Other languages
English (en)
Inventor
이기정
박우영
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120041005A priority Critical patent/KR20130118095A/ko
Priority to US13/596,637 priority patent/US20130277636A1/en
Publication of KR20130118095A publication Critical patent/KR20130118095A/ko
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/82—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays the switching components having a common active material layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

가변 저항 메모리 장치의 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 제조 방법은, 제1 전극을 형성하는 단계; 상기 제1 전극 상에 화학양론비를 만족하는 제1 금속 산화물층을 형성하는 단계; 상기 제1 금속 산화물층의 일부를 환원시켜 상기 제1 금속 산화물층보다 산소가 부족한 제2 금속 산화물층을 형성하는 단계; 및 상기 제2 금속 산화물층 상에 제2 전극을 형성하는 단계를 포함한다.

Description

가변 저항 메모리 장치 및 그 제조 방법{RESISTANCE VARIABLE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 기술에 관한 것으로, 보다 상세하게는 가변 저항 메모리 장치 및 그 제조 방법에 관한 것이다.
최근 인가되는 바이어스에 따라 서로 다른 저항 상태를 갖는 물질(이하, 가변 저항 물질)을 이용하여 데이터를 저장하는 가변 저항 메모리 장치가 다양하게 개발되고 있다.
다양한 가변 저항 메모리 장치 중에서, 주로 금속 산화물로 이루어지는 가변 저항 물질층에 국소적으로 생성/소멸되는 일종의 전류 통로인 필라멘트에 의해 스위칭이 일어나는 장치를 ReRAM(Resistive Random Access Memory)이라고 칭한다. 이때, 필라멘트의 생성/소멸은 금속 산화물 내의 산소 공공의 거동에 따라 발생하기 때문에, 가변 저항 물질로는 화학양론비보다 산소가 부족한 금속 산화물이 이용되어야 한다.
한편, 최근 반도체 장치의 집적도가 증가함에 따라 메모리 셀이 기판에 대해 수직 방향으로 적층되는 3차원 구조체들이 다양하게 개발되고 있다. 이러한 추세에 따라 가변 저항 메모리 장치 역시 3차원 구조를 갖는 방향으로 개발되고 있다. 3차원 구조의 가변 저항 메모리 장치를 제조하기 위해서는 가변 저항 물질층 증착시 스텝 커버리지(step coverage) 특성이 우수한 ALD(Atomic Layer Deposition) 방식 또는 CVD(Chemical Vapor Deposition) 방식을 이용할 것이 요구된다.
그런데, 위와 같은 ALD 방식 또는 CVD 방식을 이용하는 경우 가변 저항 물질로서 화학양론비보다 산소가 부족한 금속 산화물층을 형성하는 것이 어려운 문제가 있다.
구체적으로 설명하면, ALD 방식 또는 CVD 방식에서는 금속 유기 전구체와 산소를 반응시켜 금속 산화물층을 형성한다. 이때, 금속 산화물층의 산소 함량을 감소시키기 위해서는 반응 가스인 산소의 공급량을 감소시켜야 하는데, 이러한 경우 금속 유기 전구체의 리간드가 충분히 분해되지 못하여 막 내에 탄소나 수소의 불순물이 잔류하고 그에 따라 막 특성이 열화되는 문제가 발생한다. 그렇다고 하여, 반응 가스인 산소의 공급량을 충분히 증가시키면 화학양론비를 만족하는 금속 산화물층이 형성되기 때문에 가변 저항 물질층 자체를 형성할 수 없다.
본 발명이 해결하려는 과제는, 공정 개선으로 3차원 구조 구현이 가능하면서 우수한 스위칭 특성을 갖는 가변 저항 메모리 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 제조 방법은, 제1 전극을 형성하는 단계; 상기 제1 전극 상에 화학양론비를 만족하는 제1 금속 산화물층을 형성하는 단계; 상기 제1 금속 산화물층의 일부를 환원시켜 상기 제1 금속 산화물층보다 산소가 부족한 제2 금속 산화물층을 형성하는 단계; 및 상기 제2 금속 산화물층 상에 제2 전극을 형성하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 가변 저항 메모리 장치의 제조 방법은, 기판 상에 제1 전극 형성을 위한 복수의 물질막과 복수의 층간 절연막을 교대로 적층하는 단계; 상기 교대 적층 구조물을 선택적으로 식각하여 상기 복수의 물질막 측벽을 노출시키는 홀을 형성하는 단계; 상기 홀 내에 화학 양론비를 만족하는 제1 금속 산화물층을 형성하는 단계; 상기 제1 금속 산화물층의 일부를 환원시켜 상기 제1 금속 산화물층보다 산소가 부족한 제2 금속 산화물층을 형성하는 단계; 및 상기 제2 금속 산화물층이 형성된 상기 홀 내에 제2 전극을 형성하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 가변 저항 메모리 장치는, 하부 전극; 상기 하부 전극 상에 순차적으로 적층된 Ta2O5층 및 TaOx층(여기서, x는 2.5보다 작음)을 포함하는 가변 저항 물질층; 및 상기 가변 저항 물질층 상의 상부 전극을 포함한다.
상술한 본 발명에 의한 가변 저항 메모리 장치 및 그 제조 방법에 의하면, 공정 개선으로 3차원 구조 구현이 가능하면서 우수한 스위칭 특성을 가질 수 있다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 단위 셀 및 그 제조 방법을 설명하기 위한 단면도이다.
도 2는 도 1b의 플라즈마 처리에 따른 금속 산화물층의 변화를 예시적으로 보여주는 도면이다.
도 3a는 도 1c의 단위 셀의 스위칭 특성을 예시적으로 보여주는 그래프이고, 도 3b는 도 3a와의 비교를 위하여 다른 단위 셀의 스위칭 특성을 예시적으로 보여주는 그래프이다.
도 4a 내지 도 6b는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 7은 본 발명의 다른 일 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 8은 도 1c의 단위 셀의 변형예를 나타내는 단면도이다.
도 9는 도 1c의 단위 셀의 다른 변형예를 나타내는 단면도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 단위 셀 및 그 제조 방법을 설명하기 위한 단면도이다. 특히, 도 1c는 제조된 단위 셀을 나타내고, 도 1a 및 도 1b는 도 1c의 단위 셀을 제조하기 위한 중간 공정 단계를 나타낸다.
도 1a는 참조하면, 소정의 하부 구조물을 포함하는 기판(미도시됨) 상에 제1 전극(11)을 형성한다. 여기서, 제1 전극(11)은 후술하는 제2 전극과 함께 가변 저항 물질층에 전압을 인가하기 위한 것으로서, 도전성 물질 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속이나, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물을 포함할 수 있다.
이어서, 제1 전극(11) 상에 가변 저항 물질로서 제1 금속 산화물층(12)을 형성한다. 제1 금속 산화물층(12)은 예컨대, Ti 산화물, Ta 산화물, Fe 산화물, W 산화물, Hf 산화물, Nb 산화물, Zr 산화물등일 수 있다.
본 실시예에서, 제1 금속 산화물층(12)은 금속 유기 전구체 주입, 퍼지(purge), 산소를 포함하는 반응 가스 주입 및 퍼지의 단계로 이루어지는 주기를 반복하는 ALD 방식으로 형성될 수 있다. 또는, 제1 금속 산화물층(12)은 금속 유기 전구체와 산소를 포함하는 반응 가스를 함께 주입하는 CVD 방식을 이용하여 형성될 수 있다. 특히, 본 실시예에서는, ALD 방식 또는 CVD 방식을 이용하여 제1 금속 산화물층(12) 형성시, 산소를 포함하는 반응 가스를 충분히 주입함으로써 금속 유기 전구체의 리간드 분해를 활발하게 하여 제1 금속 산화물층(12) 내에 탄소나 수소의 불순물이 잔류하는 것을 방지한다. 이러한 경우, 제1 금속 산화물층(12)의 막 특성이 향상되면서, 화학양론비를 만족하는 물질로 이루어지게 된다. 예컨대, 제1 금속 산화물층(12)이 Ta 산화물 중 특히, 화학양론비를 만족하는 Ta2O5로 이루어진다는 것이다.
그런데, 제1 금속 산화물층(12)이 화학양론비를 만족하는 물질이라면 산소 공공을 포함하지 않기 때문에 필라멘트의 생성/소멸에 의한 스위칭 특성이 잘 나타나지 않는 문제가 있다. 이러한 문제는 후술하는 도 3b에도 잘 나타나 있다. 따라서, 후속 도 1b의 공정을 수행한다.
도 1b를 참조하면, 제1 금속 산화물층(12)에 대해 환원 가스 분위기에서 플라즈마 처리를 수행한다. 환원 가스는 예컨대, H2나 NH3와 같은 수소 포함 가스일 수 있다. 나아가, 플라즈마 처리는 환원 가스와 함께 예컨대, Ar과 같은 불활성 가스를 더 포함하는 분위기에서 수행될 수도 있다.
이러한 플라즈마 처리시 제1 금속 산화물층(12)의 표면에서부터 금속과 산소의 결합이 끊어지면서 산소가 빠져나오고 그 자리에 산소 공공이 생성된다. 결과적으로, 제1 금속 산화물층(12)의 표면에서부터 적어도 일부가 환원되어 제1 금속 산화물층(12)에 비해 산소가 부족한 제2 금속 산화물층(12')으로 바뀌게 된다. 예컨대, 제1 금속 산화물층(12)이 Ta2O5로 이루어진 경우, 제2 금속 산화물층(12')은 TaOx(여기서, x는 2.5보다 작음)으로 이루어질 수 있다.
이때, 제2 금속 산화물층(12')의 두께는 플라즈마 처리 시간에 비례하여 증가하므로, 플라즈마 처리 시간을 조절하여 제2 금속 산화물층(12')의 두께를 손쉽게 조절할 수 있다. 본 실시예에서 플라즈마 처리 시간은, 제1 금속 산화물층(12)이 완전히 환원되지 않고 일부 잔류하면서, 제2 금속 산화물층(12')의 두께가 플라즈마 처리 후 잔류하는 제1 금속 산화물층(12)의 두께 이상이 되도록 조절될 수 있다. 이러한 경우의 이점에 대해서는 후술하기로 한다.
본 공정 결과, 제1 전극(11) 상에는 화학양론비를 만족하는 제1 금속 산화물층(12) 및 화학양론비보다 산소가 부족한 제2 금속 산화물층(12')의 적층 구조를 갖는 가변 저항 물질층(120)이 형성된다.
도 1c를 참조하면, 가변 저항 물질층(120) 상에 제2 전극(13)을 형성한다. 제2 전극(13)은 전술한 바와 같이 제1 전극(11)과 함께 가변 저항 물질층(120)에 전압을 인가하기 위한 것으로서, 도전성 물질 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속이나, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물을 포함할 수 있다.
이상으로 설명한 공정에 의해 도 1c와 같은 단위 셀이 형성된다.
도 1c를 다시 참조하면, 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 단위 셀은, 제1 전극(11), 제2 전극(13) 및 이들 사이에 개재된 가변 저항 물질층(120)을 포함한다.
여기서, 가변 저항 물질층(120)은 화학양론비를 만족하는 제1 금속 산화물층(12) 및 화학양론비보다 산소가 부족한 제2 금속 산화물층(12')의 적층 구조를 갖는다. 제2 금속 산화물층(12')은 산소 공공을 포함하기 때문에, 제2 금속 산화물층(12') 내에 필라멘트가 생성/소멸됨으로써 저저항과 고저항 사이에서 스위칭하는 가변 저항 특성이 나타난다. 제1 금속 산화물층(12)은 절연 물질로서 전자의 터널링 베리어로써의 역할을 수행한다.
이때, 제2 금속 산화물층(12')의 두께가 제1 금속 산화물층(12)에 비해 두꺼울수록 스위칭 특성이 향상되고 동작 전압이 감소될 수 있다. 그러나, 제2 금속 산화물층(12')의 상대적인 두께가 지나치게 증가하여 제1 금속 산화물층(12)이 존재하지 않거나 터널링 베리어로써의 역할을 수행할 수 없을 만큼 얇아지면, 후술하는 크로스 포인트 구조와 같이 복수의 셀이 전극을 공유하는 구조에서 누설 전류가 발생하는 문제가 있다. 따라서, 제2 금속 산화물층(12')은 제1 금속 산화물층(12)의 두께 이상이면서 동시에 제1 금속 산화물층(12)이 전자의 터널링 베리어로써 역할할 수 있도록 소정 두께 잔류하는 것이 바람직하다. 예를 들어, 제1 금속 산화물층(12) 대 제2 금속 산화물층(12')의 두께는 1:1 내지 1:3의 범위를 가질 수 있다.
도 2는 도 1b의 플라즈마 처리에 따른 금속 산화물층의 변화를 예시적으로 보여주는 도면이다. 본 도면은, TiN 전극 상에 ALD 방식으로 Ta2O5층을 증착하고 H2 가스 분위기에서 플라즈마 처리를 수행한 후, XPS(X-ray photoelectron microscopy) 분석을 한 결과를 나타낸다.
도 2를 참조하면, H2 가스 분위기에서 200초 동안 플라즈마 처리한 경우(① 참조)에는 Ta5 + 성분이 두드러지지만, H2 가스 분위기에서 1000초 동안 플라즈마 처리한 경우(② 참조)에는 Ta2 + 성분이 두드러짐을 알 수 있다. 즉, H2 가스 분위기에서의 플라즈마 처리 시간이 증가할수록 환원 정도가 증가하여 Ta2O5층이 TaOx(여기서, x는 2.5보다 작음)으로 변환됨을 알 수 있다.
도 3a는 도 1c의 단위 셀의 스위칭 특성을 예시적으로 보여주는 그래프이고, 도 3b는 도 3a와의 비교를 위하여 다른 단위 셀의 스위칭 특성을 예시적으로 보여주는 그래프이다. 구체적으로, 도 3a는 두개의 TiN 전극과, 이들 사이에 개재된 약 5Å 두께의 Ta2O5층과 약 15Å 두께의 TaOx층(x<2.5)의 적층 구조를 포함하는 단위 셀에서 측정된 전류-전압 특성을 보여준다. 도 3b는 두 개의 TiN 전극과, 이들 사이에 개재된 약 20Å 두께의 Ta2O5층을 포함하는 단위 셀에서 측정된 전류-전압 특성을 보여준다. 즉, 도 3b는 본 실시예에서 플라즈마 처리가 생략된 경우의 단위 셀의 특성을 나타낸다.
도 3a를 참조하면, 도 1c의 단위 셀은 고저항 상태(A 참조)에서 저저항 상태(B 참조)로 변화하는 셋 동작 또는 저저항 상태(B)에서 고저항 상태(A)로 변화하는 리셋 동작이 서로 다른 극성에서 일어나는 바이폴라 모드로 동작하며, 특히 실질적으로 대칭적인 셋/리셋 동작이 발생함을 알 수 있다. 따라서, 균일한 스위칭 특성을 확보할 수 있다. 게다가, 동작 전압은 약 -2 내지 2V의 범위 내에 있고 동작 전류는 약 -20 내지 20㎂의 범위 내에 있음을 알 수 있다. 즉, 동작 전압 및 동작 전류가 상대적으로 작다.
반면, 도 3b를 참조하면, 가변 저항 물질층으로 Ta2O5층을 이용하는 단위 셀의 경우 비대칭적인 셋/리셋 동작이 발생함을 알 수 있다. 이는 Ta2O5층 내에 필라멘트의 생성/소멸이 발생하여 저항 상태가 변화하는 것이 아니라 Ta2O5층 계면에서 전하가 트랩/디트랩되어 저항 상태가 변화하기 때문이다. 따라서, 도 3a와 비교할 때 균일한 스위칭 특성을 확보할 수 없다. 게다가, 동작 전압 및 동작 전류도 도 3a와 비교할 때 증가하였음을 알 수 있다.
결국, 본 실시예와 같이 플라즈마 처리를 수행하여 화학양론비를 만족하는 금속 산화물층 일부를 산소 부족 금속 산화물층으로 변형시키는 경우, 스위칭 특성 확보와 동작 전압 및 동작 전류 감소의 측면에서 유리함을 알 수 있다.
도 4a 내지 도 6b는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다. 각 a도는 평면도를 나타내고, 각 b도는 a도의 B-B'선에 따른 단면을 나타낸다. 본 실시예의 가변 저항 메모리 장치는, 전술한 도 1c의 단위 셀을 복수개 포함하는 장치로서, 특히 단위 셀이 기판으로부터 수직 방향으로 적층되는 3차원 구조를 갖는다.
도 4a 및 도 4b를 참조하면, 소정의 하부 구조물을 갖는 기판(40) 상에 복수의 층간 절연막(41) 및 복수의 희생막(42)을 교대로 적층한다.
복수의 희생막(42)은 후속 공정에서 수평 전극으로 대체될 막으로서, 층간 절연막(41)과 식각 선택비를 갖는 막 예컨대, 질화막을 포함할 수 있다. 층간 절연막(41)은 복수층의 수평 전극을 서로 절연시키기 위한 것으로서, 예컨대, 산화막을 포함할 수 있다.
이어서, 층간 절연막(41) 및 희생막(42)의 교대 적층 구조물을 선택적으로 식각하여 기판(40)을 노출시키는 홀(H)을 형성한다. 홀(H)은 후술하는 가변 저항 물질층 및 수직 전극이 형성될 영역을 정의한다.
도 5a 및 도 5b를 참조하면, 홀(H) 측벽에 가변 저항 물질층(430)을 형성한다. 이때, 가변 저항 물질층(430)의 형성은 전술한 도 1a 내지 도 1c의 가변 저항 물질층(120) 형성 방법과 실질적으로 동일하다.
구체적으로, 홀(H)이 형성된 결과물의 전면을 따라 제1 금속 산화물층(43)을 형성한다. 이때, 홀(H)의 종횡비가 상대적으로 크기 때문에 제1 금속 산화물층(43)은 ALD 방식 또는 CVD 방식을 이용하여 형성되고, 그에 따라 제1 금속 산화물층(43)은 화학양론비를 만족하도록 형성된다. 이어서, 제1 금속 산화물층(43)에 대해 환원 가스 분위기에서 플라즈마 처리를 수행함으로써, 제1 금속 산화물층(43)의 표면에서부터 적어도 일부를 환원시켜 제2 금속 산화물층(43')으로 바꾼다. 제2 금속 산화물층(43')은 제1 금속 산화물층(43)에 비해 산소가 부족하다. 이어서, 전면 식각으로 홀(H)의 측벽에만 가변 저항 물질층(430)이 잔류하게 한다.
이와 같이 가변 저항 물질층(430) 형성시 ALD 방식 또는 CVD 방식을 이용함으로써 3차원 구조에 요구되는 스텝 커버리지 특성을 만족시킬 수 있다. 또한, ALD 또는 CVD 방식 수행시 반응 가스의 양을 충분히 함으로써 가변 저항 물질층(430)의 막 특성을 향상시키면서도, 플라즈마 처리를 이용한 환원 공정으로 일부에 산소 공공을 포함하는 가변 저항 물질층(430)을 형성할 수 있어 장치의 스위칭 특성 향상이 가능하다.
이어서, 홀(H)을 도전 물질로 매립하여 기판(40)에 대해 수직 방향으로 연장되는 수직 전극(44)을 형성한다. 수직 전극(44)은 도 1a 내지 도 1c의 제1 및 제2 전극(11, 13) 중 어느 하나에 대응한다.
도 6a 및 도 6b를 참조하면, 층간 절연막(41) 및 희생막(42)의 교대 적층 구조물을 선택적으로 식각하여 적어도 복수의 희생막(42)을 관통하는 깊이의 슬릿(S)을 형성한다. 슬릿(S)은 희생막(42)을 제거하기 위한 습식 식각액이 침투할 공간을 제공하기 위한 것으로서, 본 실시예서는 B-B' 방향과 교차하는 방향으로 연장되는 형상을 가지나, 본 발명이 이에 한정되는 것은 아니다.
이어서, 슬릿(S)에 의해 노출된 희생막(42)을 습식 식각 등의 방식으로 제거한 후, 희생막(42)이 제거된 공간을 도전 물질로 매립하여 기판(40)과 평행하게 배치된 수평 전극(45)을 형성한다. 수평 전극(45)은 도 1a 내지 도 1c의 제1 및 제2 전극(11, 13) 중 다른 하나에 대응한다.
이상으로 설명한 공정에 의하여 도 6a 및 도 6b와 같은 가변 저항 메모리 장치가 제조된다. 본 가변 저항 메모리 장치에서, 하나의 수직 전극(44), 하나의 수직 전극(44)과 접하는 한 층의 수평 전극(45) 및 이들 사이에 개재된 가변 저항 물질층(430)이 단위 셀을 이룬다. 이때, 점선으로 표기된 부분이 선택된 셀이라 가정할 때, 선택된 셀과 수평 전극(45)을 공유하는 다른 셀 또는 수직 전극(44)을 공유하는 다른 셀로의 누설 전류가 발생할 우려가 있으나, 전술한 바와 같이 가변 저항 물질층(430) 중 제1 금속 산화물층(43)이 전자의 터널링 베리어로써의 역할을 수행하기 때문에, 저전압 하에서 전자의 이동을 막아 누설 전류를 방지할 수 있다.
한편, 도시하지는 않았지만, 전술한 도 4a 내지 도 6b의 공정은 다음과 같이 변형될 수도 있다. 도 4a 및 도 4b의 공정에서 희생막(42) 대신 수평 전극용 도전막을 직접 증착할 수도 있다. 이러한 경우 도 6a 및 도 6b와 같이 희생막(42)을 수평 전극(45)으로 대체하는 공정이 생략될 수 있다.
도 7은 본 발명의 다른 일 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다. 본 실시예의 가변 저항 메모리 장치는, 전극의 교차점마다 전술한 도 1c의 단위 셀이 복수개 배치되는 크로스 포인트 구조를 갖는다.
도 7을 참조하면, 소정의 하부 구조물을 갖는 기판(미도시됨) 상에 도전 물질을 증착하고 패터닝하여 서로 평행하면서 일 방향으로 연장되는 복수의 제1 전극(71)을 형성한다. 제1 전극(71) 사이에는 도시되지 않은 절연 물질이 매립된다.
이어서, 제1 전극(71) 상에 가변 저항 물질층(720)을 형성한다. 이때, 가변 저항 물질층(720)의 형성은 전술한 도 1a 내지 도 1c의 가변 저항 물질층(120) 형성 방법과 실질적으로 동일하다.
구체적으로, 제1 전극(71)을 포함하는 결과물 상에 제1 금속 산화물층(72)을 형성한다. 제1 금속 산화물층(72)은 ALD 방식 또는 CVD 방식에 의해 화학양론비를 만족하도록 형성된다. 이어서, 제1 금속 산화물층(72)에 대해 환원 가스 분위기에서 플라즈마 처리를 수행함으로써, 제1 금속 산화물층(72)의 표면에서부터 적어도 일부를 환원시켜 산소가 부족한 제2 금속 산화물층(72')으로 바꾼다. 이어서, 패터닝을 수행하여 제2 전극(73)과 제1 전극(71)이 교차하는 위치마다 배치되는 가변 저항 물질층(720)을 형성한다. 이어서, 가변 저항 물질층(720) 사이를 절연 물질로 매립한다. 한편, 본 실시예에서는 패터닝으로 가변 저항 물질층(720)의 형상을 한정하였으나, 본 발명의 이에 한정되는 것은 아니며, 다른 실시예에서는 제1 전극(71)을 덮는 절연 물질을 형성하고 절연 물질에 가변 저항 물질층(720)이 매립될 수 있는 홀을 형성한 후, 홀 내부에 제1 금속 산화물층(72)을 증착하고 플라즈마 처리를 수행하는 방식으로 가변 저항 물질층(720)을 형성할 수도 있다.
이어서, 가변 저항 물질층(720) 및 그 사이를 매립하는 절연 물질 상에 도전 물질을 증착하고 패터닝하여 서로 평행하면서 제1 전극(71)과 교차하는 방향으로 연장되는 복수의 제2 전극(73)을 형성한다.
이상으로 설명한 공정에 의하여 도 7와 같은 가변 저항 메모리 장치가 제조된다. 본 가변 저항 메모리 장치에서, 제1 전극(71)과 제2 전극(73)의 교차점마다 단위 셀이 형성된다. 이때, 점선으로 표기된 부분이 선택된 셀이라 가정할 때, 선택된 셀과 제1 전극(71)을 공유하는 다른 셀 또는 제2 전극(73)을 공유하는 다른 셀로의 누설 전류가 발생할 우려가 있으나, 전술한 바와 같이 가변 저항 물질층(720) 중 제1 금속 산화물층(72)이 전자의 터널링 베리어로써 저전압 하에서 전자의 이동을 막아 누설 전류를 방지할 수 있다.
한편, 전술한 실시예들에서 화학양론비를 만족하는 제1 금속 산화물층이 터널링 베리어로써의 역할을 수행함은 이미 설명하였다. 이에 더하여 제1 금속 산화물층과 전극 사이 및/또는 제2 금속 산화물층과 전극 사이에 추가로 터널링 베리어로써 기능하는 층을 개재시키면 누설 전류를 더욱 감소시킬 수 있다. 이하, 도 8을 참조하여 보다 상세히 설명한다.
도 8은 도 1c의 단위 셀의 변형예를 나타내는 단면도이다.
도 8을 참조하면, 제1 전극(11)과 제1 금속 산화물층(12) 사이에 터널링 베리어층(15)이 더 개재된다. 터널링 베리어층(15)은 제1 금속 산화물층(12)보다 에너지 밴드갭이 큰 물질로 형성될 수 있으며, 그에 따라 동작 전류를 전체적으로 감소시킬 수 있다. 동작 전류가 감소하면 저전압 하에서 흐르는 전류도 감소하기 때문에 누설 전류가 더욱 감소할 수 있다.
터널링 베리어층(15)은 제1 금속 산화물층(12)보다 에너지 밴드갭이 큰 물질이면 어떠한 물질이어도 무방하다. 예컨대, 제1 금속 산화물층(12)이 약 4.7eV의 에너지 밴드갭을 갖는 Ta2O5로 이루어진 경우, 터널링 베리어층(15)으로 Si3N5, SiO2, Al2O3, SiON, SRO(Si-rich Oxide)와 같은 Si-리치 절연막 등을 포함하는 단일막 또는 다중막이 이용될 수 있다.
본 도면에 도시하지는 않았으나, 터널링 베리어층(15)은 제2 금속 산화물층(12')과 제2 전극(13) 사이에 개재될 수도 있다.
본 실시예의 단위 셀도 전술한 본 발명의 실시예들에 따른 가변 저항 메모리 장치에 적용될 수 있음은 물론이다.
또한, 전술한 실시예들에서 화학양론비를 만족하지 않는 제2 금속 산화물층(12')은 산소 공공을 포함하여 필라멘트가 생성/소멸되는 층임은 이미 설명하였다. 이에 더하여 제2 금속 산화물층(12')과 전극 사이에 추가로 산소 저장소(reservoir)로 작용하는 제3 금속 산화물층이 개재되어 제2 금속 산화물층(12')으로 산소 공공을 공급하는 역할을 할 수도 있다. 이하, 도 9를 참조하여 보다 상세히 설명한다.
도 9는 도 1c의 단위 셀의 다른 변형예를 나타내는 단면도이다.
도 9을 참조하면, 제2 전극(13)과 제2 금속 산화물층(12') 사이에 제3 금속 산화물층(16)이 더 개재된다. 제3 금속 산화물층(16)은 제2 금속 산화물층(12')으로 산소 공공을 공급하기 위한 것으로서 예컨대, TiOx(여기서, 1.5<x<2.0)층 또는 TaOx(여기서, 1.5<x<2.5)층일 수 있다. 나아가, 도시하지는 않았지만 제3 금속 산화물층(16)의 형성 후 환원 가스 분위기에서 플라즈마 처리하여 제3 금속 산화물층(16)의 상부를 환원시킬 수도 있다.
본 실시예의 단위 셀도 전술한 본 발명의 실시예들에 따른 가변 저항 메모리 장치에 적용될 수 있음은 물론이다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11: 제1 전극 12: 제1 금속 산화물층
12': 제2 금속 산화물층 120: 가변 저항 물질층
13: 제2 전극

Claims (25)

  1. 제1 전극을 형성하는 단계;
    상기 제1 전극 상에 화학양론비를 만족하는 제1 금속 산화물층을 형성하는 단계;
    상기 제1 금속 산화물층의 일부를 환원시켜 상기 제1 금속 산화물층보다 산소가 부족한 제2 금속 산화물층을 형성하는 단계; 및
    상기 제2 금속 산화물층 상에 제2 전극을 형성하는 단계를 포함하는
    가변 저항 메모리 장치의 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 금속 산화물층 형성 단계는,
    ALD 방식 또는 CVD 방식에 의해 수행되는
    가변 저항 메모리 장치의 제조 방법.
  3. 제1 항에 있어서,
    상기 제2 금속 산화물층 형성 단계는,
    환원 가스 분위기에서의 플라즈마 처리를 이용하여 수행되는
    가변 저항 메모리 장치의 제조 방법.
  4. 제3 항에 있어서,
    상기 환원 가스는, H2 및 NH3 중 적어도 하나를 포함하는
    가변 저항 메모리 장치의 제조 방법.
  5. 제1 항에 있어서,
    상기 제1 금속 산화물층은, Ta2O5이고,
    상기 제2 금속 산화물층은, TaOx(여기서, x는 2.5보다 작음)인
    가변 저항 메모리 장치의 제조 방법.
  6. 제1 항에 있어서,
    상기 제2 금속 산화물층의 두께는 상기 제1 금속 산화물층의 두께보다 큰
    가변 저항 메모리 장치의 제조 방법.
  7. 제2 항에 있어서,
    상기 플라즈마 처리의 시간을 조절하여 상기 제1 금속 산화물층과 상기 제2 금속 산화물층의 상대적인 두께를 제어하는
    가변 저항 메모리 장치의 제조 방법.
  8. 제1 항에 있어서,
    상기 제1 금속 산화물층 형성 단계 전에,
    상기 제1 전극 상에 상기 제1 금속 산화물층보다 에너지 밴드갭이 큰 물질층을 형성하는 단계를 더 포함하는
    가변 저항 메모리 장치의 제조 방법.
  9. 제1 항에 있어서,
    상기 제2 전극 형성 단계 전에,
    상기 제2 금속 산화물층 상에 상기 제1 금속 산화물층보다 에너지 밴드갭이 큰 물질층을 형성하는 단계를 더 포함하는
    가변 저항 메모리 장치의 제조 방법.
  10. 제1 항에 있어서,
    상기 제2 전극 형성 단계 전에,
    상기 제2 금속 산화물층 상에 상기 제2 금속 산화물층으로 산소 공공을 공급하는 제3 금속 산화물층을 형성하는 단계를 더 포함하는
    가변 저항 메모리 장치의 제조 방법.
  11. 기판 상에 제1 전극 형성을 위한 복수의 물질막과 복수의 층간 절연막을 교대로 적층하는 단계;
    상기 교대 적층 구조물을 선택적으로 식각하여 상기 복수의 물질막 측벽을 노출시키는 홀을 형성하는 단계;
    상기 홀 내에 화학 양론비를 만족하는 제1 금속 산화물층을 형성하는 단계;
    상기 제1 금속 산화물층의 일부를 환원시켜 상기 제1 금속 산화물층보다 산소가 부족한 제2 금속 산화물층을 형성하는 단계; 및
    상기 제2 금속 산화물층이 형성된 상기 홀 내에 제2 전극을 형성하는 단계를 포함하는
    가변 저항 메모리 장치의 제조 방법.
  12. 제11 항에 있어서,
    상기 제1 금속 산화물층 형성 단계는,
    ALD 방식 또는 CVD 방식에 의해 수행되는
    가변 저항 메모리 장치의 제조 방법.
  13. 제11 항에 있어서,
    상기 제2 금속 산화물층 형성 단계는,
    환원 가스 분위기에서의 플라즈마 처리를 이용하여 수행되는
    가변 저항 메모리 장치의 제조 방법.
  14. 제11 항에 있어서,
    상기 제1 금속 산화물층은, Ta2O5이고,
    상기 제2 금속 산화물층은, TaOx(여기서, x는 2.5보다 작음)인
    가변 저항 메모리 장치의 제조 방법.
  15. 제11 항에 있어서,
    상기 제2 금속 산화물층의 두께는 상기 제1 금속 산화물층의 두께보다 큰
    가변 저항 메모리 장치의 제조 방법.
  16. 제11 항에 있어서,
    상기 플라즈마 처리의 시간을 조절하여 상기 제1 금속 산화물층과 상기 제2 금속 산화물층의 상대적인 두께를 제어하는
    가변 저항 메모리 장치의 제조 방법.
  17. 제11 항에 있어서,
    상기 제1 금속 산화물층 형성 단계 전에,
    상기 홀 내에 상기 제1 금속 산화물층보다 에너지 밴드갭이 큰 물질층을 형성하는 단계를 더 포함하는
    가변 저항 메모리 장치의 제조 방법.
  18. 제11 항에 있어서,
    상기 제2 전극 형성 단계 전에,
    상기 제2 금속 산화물층 상에 상기 제1 금속 산화물층보다 에너지 밴드갭이 큰 물질층을 형성하는 단계를 더 포함하는
    가변 저항 메모리 장치의 제조 방법.
  19. 제11 항에 있어서,
    상기 제2 전극 형성 단계 전에,
    상기 제2 금속 산화물층 상에 상기 제2 금속 산화물층으로 산소 공공을 공급하는 제3 금속 산화물층을 형성하는 단계를 더 포함하는
    가변 저항 메모리 장치의 제조 방법.
  20. 제11 항에 있어서,
    상기 물질막은, 도전막인
    가변 저항 메모리 장치의 제조 방법.
  21. 제11 항에 있어서,
    상기 물질막은, 상기 층간 절연막과 식각 선택비를 갖는 희생막이고,
    상기 제2 전극 형성 단계 후에,
    상기 물질막을 도전막으로 대체하는 단계를 더 포함하는
    가변 저항 메모리 장치의 제조 방법.
  22. 하부 전극;
    상기 하부 전극 상에 순차적으로 적층된 Ta2O5층 및 TaOx층(여기서, x는 2.5보다 작음)을 포함하는 가변 저항 물질층; 및
    상기 가변 저항 물질층 상의 상부 전극을 포함하는
    가변 저항 메모리 장치.
  23. 제22 항에 있어서,
    상기 하부 전극과 상기 가변 저항 물질층 사이 또는 상기 상부 전극과 상기 가변 저항 물질층 사이에 개재되고, 상기 Ta2O5층보다 에너지 밴드갭이 큰 물질층을 더 포함하는
    가변 저항 메모리 장치.
  24. 제22 항에 있어서,
    상기 상부 전극과 상기 가변 저항 물질층 사이에 개재되고, 상기 TaOx층으로 산소 공공을 공급하는 제3 금속 산화물층을 더 포함하는
    가변 저항 메모리 장치.
  25. 제22 항에 있어서,
    상기 TaOx층의 두께는 상기 Ta2O5층의 두께보다 큰
    가변 저항 메모리 장치.
KR1020120041005A 2012-04-19 2012-04-19 가변 저항 메모리 장치 및 그 제조 방법 Withdrawn KR20130118095A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120041005A KR20130118095A (ko) 2012-04-19 2012-04-19 가변 저항 메모리 장치 및 그 제조 방법
US13/596,637 US20130277636A1 (en) 2012-04-19 2012-08-28 Variable resistance memory device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120041005A KR20130118095A (ko) 2012-04-19 2012-04-19 가변 저항 메모리 장치 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20130118095A true KR20130118095A (ko) 2013-10-29

Family

ID=49379254

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120041005A Withdrawn KR20130118095A (ko) 2012-04-19 2012-04-19 가변 저항 메모리 장치 및 그 제조 방법

Country Status (2)

Country Link
US (1) US20130277636A1 (ko)
KR (1) KR20130118095A (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150053067A (ko) * 2013-11-07 2015-05-15 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
WO2016060388A1 (ko) * 2014-10-17 2016-04-21 한양대학교에리카산학협력단 2차원 전자 가스를 포함하는 전자 소자, 및 그 제조 방법
KR20200058133A (ko) * 2018-11-19 2020-05-27 한국과학기술연구원 저항성 메모리 장치 및 그것의 제조 방법
US12108677B2 (en) 2020-09-08 2024-10-01 Industry-University Cooperation Foundation Hanyang University Erica Campus Thermoelectric composite, preparation method therefor, and thermoelectric device and semiconductor device each comprising thermoelectric composite

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10700129B2 (en) 2018-06-22 2020-06-30 International Business Machines Corporation Vertical array of resistive switching devices having a tunable oxygen vacancy concentration
CN113699495B (zh) * 2021-06-21 2023-12-22 北京北方华创微电子装备有限公司 磁控溅射组件、磁控溅射设备及磁控溅射方法
CN114122154B (zh) * 2021-10-11 2023-12-19 中国科学院电工研究所 一种载流子选择性钝化接触太阳电池及其制备方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7074717B2 (en) * 2003-03-04 2006-07-11 Micron Technology, Inc. Damascene processes for forming conductive structures
US8031509B2 (en) * 2008-12-19 2011-10-04 Unity Semiconductor Corporation Conductive metal oxide structures in non-volatile re-writable memory devices
US8062918B2 (en) * 2008-05-01 2011-11-22 Intermolecular, Inc. Surface treatment to improve resistive-switching characteristics
US8223539B2 (en) * 2010-01-26 2012-07-17 Micron Technology, Inc. GCIB-treated resistive device
KR20110093309A (ko) * 2010-02-12 2011-08-18 주식회사 하이닉스반도체 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
US20120064682A1 (en) * 2010-09-14 2012-03-15 Jang Kyung-Tae Methods of Manufacturing Three-Dimensional Semiconductor Memory Devices
US8618525B2 (en) * 2011-06-09 2013-12-31 Intermolecular, Inc. Work function tailoring for nonvolatile memory applications

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150053067A (ko) * 2013-11-07 2015-05-15 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
WO2016060388A1 (ko) * 2014-10-17 2016-04-21 한양대학교에리카산학협력단 2차원 전자 가스를 포함하는 전자 소자, 및 그 제조 방법
US11081577B2 (en) 2014-10-17 2021-08-03 Industry-University Cooperation Foundation Hanyang University Erica Campus Electronic device including two-dimensional electron gas and method of fabricating the same
KR20200058133A (ko) * 2018-11-19 2020-05-27 한국과학기술연구원 저항성 메모리 장치 및 그것의 제조 방법
US12108677B2 (en) 2020-09-08 2024-10-01 Industry-University Cooperation Foundation Hanyang University Erica Campus Thermoelectric composite, preparation method therefor, and thermoelectric device and semiconductor device each comprising thermoelectric composite

Also Published As

Publication number Publication date
US20130277636A1 (en) 2013-10-24

Similar Documents

Publication Publication Date Title
US9385164B2 (en) Method of making a resistive random access memory device with metal-doped resistive switching layer
US8956939B2 (en) Method of making a resistive random access memory device
KR101626222B1 (ko) Ｒｒａｍ 구조를 위한 산화막 기법
US9570682B2 (en) Semiconductor memory device and method of manufacturing the same
KR101625761B1 (ko) Ｒｒａｍ 셀 바닥 전극 형성
US9130167B2 (en) Method of manufacturing a nonvolatile memory device having a variable resistance element whose resistance value changes reversibly upon application of an electric pulse
KR101096203B1 (ko) 반도체 장치 및 그 제조방법
KR20130118095A (ko) 가변 저항 메모리 장치 및 그 제조 방법
US9520562B2 (en) Method of making a resistive random access memory
US20140264225A1 (en) Resistance-variable memory device
TWI476972B (zh) Resistive change memory and its manufacturing method
US20150325789A1 (en) Variable resistance memory device and method of fabricating the same
US8034680B2 (en) Method of manufacturing a memory device
KR101382835B1 (ko) 저항 변화 메모리 소자 및 이의 제조방법
US20210408119A1 (en) Non-volatile storage device and method of manufacturing the same
KR101925448B1 (ko) 가변 저항 메모리 장치 및 그 제조 방법
US9530823B2 (en) Memory device and method for manufacturing the same
US9960349B2 (en) Resistive random-access memory structure and method for fabricating the same
CN110858619B (zh) 可变电阻存储器件
US8921822B2 (en) Phase-change random access memory device and method of manufacturing the same
US20140158966A1 (en) Variable resistance memory device and method for fabricating the same
US9666797B1 (en) Memory structure having material layer made from a transition metal on interlayer dielectric
KR20110020886A (ko) 저항성 메모리 소자의 제조 방법

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20120419

PG1501 Laying open of application
PC1203 Withdrawal of no request for examination
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid