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KR20130118475A - 반도체 장치 및 이를 포함하는 반도체 시스템 - Google Patents

반도체 장치 및 이를 포함하는 반도체 시스템 Download PDF

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KR20130118475A
KR20130118475A KR1020120041364A KR20120041364A KR20130118475A KR 20130118475 A KR20130118475 A KR 20130118475A KR 1020120041364 A KR1020120041364 A KR 1020120041364A KR 20120041364 A KR20120041364 A KR 20120041364A KR 20130118475 A KR20130118475 A KR 20130118475A
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전병득
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에스케이하이닉스 주식회사
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Abstract

반도체 장치는 전기적으로 연결된 적어도 2 이상의 메모리 칩을 포함하고, 상기 각각의 메모리 칩은 글로벌 라인, 먹스부, 선택부 및 출력부를 포함한다. 상기 글로벌 라인은 메모리 셀에 저장된 데이터를 전송한다. 상기 먹스부는 복수의 상기 글로벌 라인에 실린 복수의 상기 데이터를 수신하여 테스트 데이터를 출력한다. 상기 선택부는 상기 복수의 글로벌 라인 중 적어도 2 이상의 상기 글로벌 라인과 연결되고, 테스트 모드 시 상기 해당 글로벌 라인에서 전송되는 상기 데이터 대신 상기 테스트 데이터를 출력한다. 상기 출력부는 상기 글로벌 라인과 연결되어 노멀 모드 시에는 상기 데이터를 출력하고, 테스트 모드 시에는 해당 메모리 칩 정보에 근거하여 상기 선택부와 연결된 적어도 2 이상의 글로벌 라인 중 어느 하나로부터 상기 테스트 데이터를 입출력 패드로 출력한다.

Description

반도체 장치 및 이를 포함하는 반도체 시스템{SEMICONDUCTOR APPARATUS AND SEMICONDUCTOR SYSTEM COMPRISING THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로, 더 상세하게는 메모리 테스트를 수행할 수 있는 반도체 장치 및 이를 포함하는 반도체 시스템에 관한 것이다.
일반적으로 DRAM과 같은 반도체 메모리 장치는 데이터의 리드(read) 및 라이트(write) 동작이 정확하게 이루어져야 한다. 이를 위해서는 메모리 칩 상에 불량 메모리 셀이 존재하지 않아야 한다. 그러나 반도체 기술의 고집적화되고 있는 추세에 따라 하나의 메모리 칩에 집적되는 메모리 셀의 수가 점점 많아지고 있고, 따라서 제조공정의 발달에도 불구하고 칩 내의 페일 셀의 존재 가능성은 상대적으로 커지고 있다. 만일 이러한 페일 셀에 대하여 정확한 테스트가 이루어지지 않는다면, 반도체 메모리 장치로서의 신뢰성을 확보할 수 없게 된다.
반도체 메모리 장치에 대한 테스트 동작 시 1개의 메모리 셀 단위로 테스트를 진행하는 경우, 고집적화된 반도체 메모리 장치의 테스트 시간이 오래 걸리게 되고 이는 비용증가의 원인이 된다. 따라서, 반도체 메모리 장치의 테스트 시간을 줄이기 위하여 현재 여러 가지 장치 및 방법들이 개발되고 있는 추세이다.
본 발명은 테스트 시간을 단축시킬 수 있는 반도체 장치 및 이를 포함하는 반도체 시스템을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 전기적으로 연결된 적어도 2 이상의 메모리 칩을 포함하고, 상기 각각의 메모리 칩은, 메모리 셀에 저장된 데이터를 전송하는 복수의 글로벌 라인; 복수의 상기 글로벌 라인에 실린 복수의 상기 데이터를 수신하여 테스트 데이터를 출력하는 먹스부; 상기 복수의 글로벌 라인 중 적어도 2 이상의 상기 글로벌 라인과 연결되고, 테스트 모드 시 상기 해당 글로벌 라인에서 전송되는 상기 데이터 대신 상기 테스트 데이터를 출력하는 선택부; 및 상기 글로벌 라인과 연결되어 노멀 모드 시에는 상기 데이터를 출력하고, 테스트 모드 시에는 해당 메모리 칩 정보에 근거하여 상기 선택부와 연결된 적어도 2 이상의 글로벌 라인 중 어느 하나로부터 상기 테스트 데이터를 입출력 패드로 출력하는 출력부를 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는 전기적으로 연결된 적어도 2 이상의 메모리 칩을 포함하고, 상기 각각의 메모리 칩은, 메모리 셀에 저장된 데이터를 전송하는 복수의 글로벌 라인; 복수의 상기 글로벌 라인에 실린 복수의 상기 데이터를 수신하여 테스트 데이터를 출력하는 먹스부; 상기 복수의 글로벌 라인 중 적어도 2 이상의 상기 글로벌 라인과 연결되고, 테스트 모드 시 상기 해당 글로벌 라인에서 전송되는 상기 데이터 대신 상기 테스트 데이터를 출력하는 선택부; 칩 정보를 수신하여 테스트 모드 신호에 응답하여 출력 인에이블 신호 및 적어도 2 이상의 테스트 출력 인에이블 신호를 생성하는 제어부; 및 각각의 상기 글로벌 라인과 입출력 패드 사이에 연결되는 복수의 제어 버퍼를 포함하고, 상기 선택부와 연결된 적어도 2 이상의 글로벌 라인과 연결되는 상기 제어 버퍼는 대응되는 상기 테스트 출력 인에이블 신호에 의해 컨트롤되며, 나머지 제어 버퍼는 상기 출력 인에이블 신호에 의해 컨트롤되는 출력부를 포함한다.
본 발명의 일 실시예에 따른 반도체 시스템은 각각의 메모리 칩 고유의 칩 정보를 각각의 메모리 칩으로 전송하는 컨트롤러; 및 반도체 칩 관통 라인에 의해 전기적으로 연결된 적어도 2 이상의 메모리 칩을 포함하고, 상기 각각의 메모리 칩은, 메모리 셀에 저장된 데이터를 전송하는 복수의 글로벌 라인; 복수의 상기 글로벌 라인에 실린 복수의 상기 데이터를 수신하여 테스트 데이터를 출력하는 먹스부; 상기 복수의 글로벌 라인 중 적어도 2 이상의 상기 글로벌 라인과 연결되고, 테스트 모드 시 상기 해당 글로벌 라인에서 전송되는 상기 데이터 대신 상기 테스트 데이터를 출력하는 선택부; 및 상기 글로벌 라인과 연결되어 노멀 모드 시에는 상기 데이터를 출력하고, 테스트 모드 시에는 상기 해당 칩 정보에 근거하여 상기 선택부와 연결된 적어도 2 이상의 글로벌 라인 중 어느 하나로부터 상기 테스트 데이터를 입출력 패드로 출력하는 출력부를 포함한다.
본 기술에 의하면 반도체 장치 및 이를 포함하는 반도체 시스템의 효율적인 테스트가 가능하다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치에 대한 회로도,
도 2는 본 발명의 일 실시예에 따른 반도체 시스템에 대한 도면,
도 3은 도 2의 제 1 메모리 칩의 구체적인 실시예를 보여주는 회로도,
도 4는 도 3의 먹스부의 구체적인 실시예를 보여주는 블록도,
도 5는 도 3의 제어부의 구체적인 실시예를 보여주는 회로도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치에 대한 회로도이다.
도 1에 도시된 본 발명의 실시예에 따른 반도체 장치는 하나의 반도체 메모리 칩으로써, 데이터 출력 경로를 나타내고 있다.
상기 반도체 장치는 메모리 셀에 저장된 데이터(DOUT<0~127>)를 전송하는 복수의 글로벌 라인(GIO<0~127>) 및 상기 각각의 글로벌 라인(GIO<0~127>)과 연결되어 입출력 패드(DQ<0~127>)로 상기 데이터(DOUT<0~127>)를 구동하는 출력부(40)를 포함한다. 상기 글로벌 라인(GIO<0~127>)과 상기 출력부(40) 사이에는 상기 데이터(DOUT<0~127>) 전송을 위한 버퍼(BUF1~128)를 포함할 수 있다.
메모리 셀 테스트를 위하여, 상기 반도체 장치는 먹스부(10), 선택부(30) 및 제어부(50)를 더 포함한다.
상기 먹스부(10)는 복수의 상기 글로벌 라인(GIO<0~127>)에 실린 복수의 상기 데이터(DOUT<0~127>)를 수신하고 컬럼 어드레스(YA<7,8,9,11>)에 응답하여 먹싱하여 테스트 데이터(MDOUT<0~7>)를 출력한다.
좀더 구체적으로, 상기 먹스부(10)는 소정 개수 단위로 상기 글로벌 라인(GIO<0~127>)을 그룹화하고, 해당 그룹별로 상기 글로벌 라인(GIO)에 실린 상기 데이터(DOUT) 중 어느 하나를 컬럼 어드레스(YA<7,8,9,11>)에 응답하여 상기 테스트 데이터(MDOUT)로 출력하는 먹스를 포함한다. 도 1에 도시된 본 발명의 실시예의 경우, 128개의 상기 글로벌 라인(GIO<0~127>)을 16개씩 총 8개의 그룹으로 나누고 각각의 그룹이 하나의 테스트 데이터(MDOUT<0~7>)를 출력하고 있다. 각각의 그룹이 16개의 상기 글로벌 라인(GIO<0~15>)에 실린 데이터(DOUT<0~15>) 중 어떠한 데이터(DOUT<0~15>)를 선택하여 테스트 데이터(MDOUT<0>)로 출력할 것인지는, 4 비트의 상기 컬럼 어드레스(YA<7,8,9,11>)에 의해 결정된다.
상기 선택부(30)는 상기 복수의 글로벌 라인(GIO<0~127>) 중 테스트 모드 시 데이터(DOUT) 대신 상기 테스트 데이터(MDOUT)을 출력하도록 선택되는 일부의 글로벌 라인(GIO)과 연결된다. 즉, 노멀 모드 시에는 해당 글로벌 라인(GIO)에 실린 데이터(DOUT)를 그대로 출력부(40)로 전송하고, 테스트 모드 시에는 해당 글로벌 라인(GIO)에 실린 데이터(DOUT) 대신 먹스부(10)에서 출력된 테스트 데이터(MDOUT)을 전송한다.
도 1에 도시된 실시예에 따른 상기 선택부(30)는, 상기 테스트 데이터(MDOUT<0~7>)가 8개이기 때문에 8개가 구비된다. 도시된 바에 따르면, 그 중 하나가 제 5 글로벌 라인(GIO<4>)과 연결되고 있다. 구체적으로 상기 선택부(30)는 테스트 모드 신호(TM)를 출력/반전 출력하기 위한 제 1 및 제 2 인버터(IV1, IV2)를 포함하고, 상기 테스트 모드 신호(TM)의 상태에 따라 제 5 데이터(DOUT<4>) 또는 제 1 테스트 데이터(MDOUT<0>)를 선택하여 출력하는 제 1 및 제 2 제어 인버터(CIV1, CIV2)를 포함할 수 있다. 이때, 상기 제 1 테스트 데이터(MDOUT<0>)를 버퍼링하는 버퍼(BUF129)를 더 포함할 수 있다.
구체적인 동작을 설명하면, 테스트 모드 신호(TM)가 비활성화된 경우에는 상기 제 1 제어 인버터(CIV1)가 활성화되기 때문에 상기 제 5 데이터(DOUT<4>)가 선택되어 출력된다. 반면, 상기 테스트 모드 신호(TM)가 활성화된 경우에는 상기 제 2 제어 인버터(CIV2)가 활성화되기 때문에 상기 제 1 테스트 데이터(MDOUT<0>)가 선택되어 출력된다. 제 2 내지 제 8 테스트 데이터(MDOUT<1~7>)의 경우도 동일한 로직으로 선택되어 출력될 수 있다.
상기 출력부(40)는 상기 각각의 글로벌 라인(GIO<0~127>)과 연결되는 복수의 제어 버퍼(CBUF1~128)를 포함한다. 노멀 모드 시에는 상기 각각의 제어 버퍼(CBUF1~128)가 모드 활성화되어 상기 데이터(DOUT<0~127>)를 입출력 패드(DQ<0~127>)로 출력하고, 테스트 모드 시에는 테스트 데이터(MDOUT<0~7>)를 수신하는 제어 버퍼만 활성화되어 상기 테스트 데이터(MDOUT<0~7>)를 출력하고 나머지 제어 버퍼는 모두 비활성화된다. 도시된 바에 따르면, 상기 제 1 테스트 데이터(MDOUT<0>)를 출력하는 제 5 제어 버퍼(CBUF5)만 활성화되고 나머지 제어 버퍼(CBUF1~4, 6~16)은 모두 비활성화된다.
상기 제어부(50)는 상기 출력부(40)의 제어 버퍼(CBUF1~128)의 활성화 여부를 컨트롤하기 위한 출력 인에이블 신호(OUTEN) 및 테스트 출력 인에이블 신호(OUTEN4)를 생성한다. 상기 출력 인에이블 신호(OUTEN)는 상기 테스트 데이터(MDOUT<0~7>)를 수신하지 않는 나머지 제어 버퍼를 컨트롤하기 위한 신호이고, 상기 테스트 출력 인에이블 신호(OUTEN4)는 상기 테스트 데이터(MDOUT<0~7>)를 수신하는 제어 버퍼를 컨트롤하기 위한 신호이다.
상기 출력 인에이블 신호(OUTEN)는 노멀 모드 시에만 활성화되고, 테스트 모드 시에는 비활성화된다. 반면 상기 테스트 출력 인에이블 신호(OUTEN4)는 노멀 모드 시뿐만 아니라 테스트 모드 시에도 모두 활성화된다. 상기 제어부(50)는 구체적으로, 출력 제어 신호(OUTENB) 및 테스트 모드 신호(TM)를 수신하여 출력 인에이블 신호(OUTEN)를 생성하는 제 1 노어 게이트(NR1) 및 상기 출력 제어 신호(OUTENB)를 수신하여 상기 테스트 출력 인에이블 신호(OUTEN4)를 생성하는 제 3 인버터(IV3)를 포함할 수 있다. 상기 출력 제어 신호(OUTENB)는 반도체 장치가 출력 동작으로 수행하는 경우 활성화되는 신호이다.
따라서 본 발멸의 실시예 따른 반도체 장치는, 노멀 모드 시에는 각각의 입출력 패드(DQ<0~127>)를 통하여 해당 데이터(DOUT<0~127>)를 출력하고, 테스트 모드 시에는 특정 입출력 패드<DQ<4>)(테스트 데이터 개수만큼 대응됨)를 통하여 테스트 데이터(MDOUT<0~7>)를 출력한다. 즉, 본 실시예에 따르면 테스트 모드 시 8개의 테스트 데이터(MDOUT<0~7>)가 입출력 패드를 통해 동시에 외부로 출력될 수 있다. 이때, 컬럼 어드레스(YA<7,8,9,11>)를 바꿔가며 먹싱함으로써, 16번의 리드 동작을 통해 128개의 데이터(DOUT<0~128>)를 모두 읽어 낼 수 있다.
한편, 반도체 장치의 처리 용량 및 처리 속도가 증가하면서, 복수개의 반도체 장치를 단일 패키지로 패키징하는 시스템 인 패키지(System in Package)가 개발되었다. 상기 시스템 인 패키지는 외부적으로는 단일 반도체 장치로 인식되지만, 내부적으로는 복수개의 반도체 장치를 서로 접속하여 하나의 시스템으로 동작한다. 메모리의 경우, 복수개의 메모리 칩과 컨트롤러를 접속하여 하나의 시스템을 구성하여 시스템 인 패키지가 제조될 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치 및 이를 포함하는 반도체 시스템에 대한 도면이다. 도 2에서, 상기 반도체 시스템은 컨트롤러 및 제 1 내지 제 4 메모리 칩을 포함한다. 상기 컨트롤러가 각각의 메모리 칩을 제어할 수 있도록, 상기 제 1 내지 제 4 메모리 칩은 전기적으로 연결되어 있다. 최근에는 복수의 메모리 칩에 공통적으로 신호를 전달하기 위해서 반도체 칩 관통라인을 사용하고 있다. 일반적으로 반도체 칩은 실리콘 웨이퍼(Silicon Wafer)를 이용하여 제조되고 있으므로, 반도체 칩 관통라인을 실리콘 관통라인(Through Silicon Via, TSV) 이라고 지칭하기도 한다. 제일 하부에 위치한 제 1 메모리 칩은 복수의 입출력 패드(DQ0~127, S<0:1>)를 통하여 컨트롤러와 연결된다.
이처럼, 복수의 메모리 칩을 포함하는 반도체 장치의 경우에도 패키지 상태에서 메모리 셀 테스트를 수행한다. 앞서 설명한 단일 메모리 칩의 경우, 하나의 메모리 칩에서 발생하는 테스트 데이터를 특정 입출력 패드를 통하여 출력하는 방식으로 테스트를 수행하였다. 이 방법을 멀티 칩 패키지에도 그대로 적용할 경우, 하나의 메모리 칩에 대한 테스트를 마치고 그 다음의 메모리 칩을 테스트 하는 방식으로 테스트를 수행해야 하기 때문에, 테스트 시간이 많이 소요하는 문제점이 발생한다. 따라서, 적층된 복수개의 메모리 칩을 동시에 테스트 할 수 있는 방법이 요구된다.
도 3은 적층된 복수개의 메모리 칩을 동시에 테스트 할 수 있도록 구성된 상기 제 1 메모리 칩의 구체적인 실시예를 보여주는 회로도이다. 본 실시예에 따른 메모리 칩의 구성 및 동작은, 비단 제 1 메모리 칩뿐만 아니라 적층된 모든 메모리 칩에 적용된다.
도 3에 도시된 제 1 메모리 칩은 메모리 셀에 저장된 데이터(DOUT<0~127>)를 전송하는 복수의 글로벌 라인(GIO<0~127>) 및 상기 각각의 글로벌 라인(GIO<0~127>)과 연결되어 입출력 패드(DQ<0~127>)로 상기 데이터(DOUT<0~127>)를 구동하는 출력부(400)를 포함한다. 상기 글로벌 라인(GIO<0~127>)과 상기 출력부(400) 사이에는 상기 데이터(DOUT<0~127>) 전송을 위한 버퍼(BUF1~128)를 포함할 수 있다.
메모리 셀 테스트를 위하여, 상기 반도체 장치는 먹스부(100), 선택부(300) 및 제어부(500)를 더 포함한다.
상기 먹스부(100)는 복수의 상기 글로벌 라인(GIO<0~127>)에 실린 복수의 상기 데이터(DOUT<0~127>)를 수신하고 컬럼 어드레스(YA<7,8,9,11>)에 응답하여 먹싱하여 테스트 데이터(MDOUT<0~7>)를 출력한다.
좀더 구체적으로, 상기 먹스부(10)는 도 4에 도시된 바와 같이 소정 개수 단위로 상기 글로벌 라인(GIO<0~127>)을 그룹화하고, 해당 그룹별로 상기 글로벌 라인(GIO)에 실린 상기 데이터(DOUT) 중 어느 하나를 컬럼 어드레스(YA<7,8,9,11>)에 응답하여 상기 테스트 데이터(MDOUT)로 출력하는 먹스(110~180)를 포함한다. 본 발명의 실시예의 경우, 128개의 상기 글로벌 라인(GIO<0~127>)을 16개씩 총 8개의 그룹으로 나누고 각각의 그룹이 하나의 테스트 데이터(MDOUT<0~7>)를 출력하고 있다. 제 1 먹스(110)를 예를 들어 설명하면, 16개의 상기 글로벌 라인(GIO<0~15>)에 실린 데이터(DOUT<0~15>) 중 어떠한 데이터(DOUT<0~15>)를 선택하여 테스트 데이터(MDOUT<0>)로 출력할 것인지는, 4 비트의 상기 컬럼 어드레스(YA<7,8,9,11>)에 의해 결정된다.
상기 선택부(300)는 상기 복수의 글로벌 라인(GIO<0~127>) 중 테스트 모드 시 데이터(DOUT) 대신 상기 테스트 데이터(MDOUT)을 출력하도록 선택되는 일부의 글로벌 라인(GIO)과 연결된다. 즉, 노멀 모드 시에는 해당 글로벌 라인(GIO)에 실린 데이터(DOUT)를 그대로 출력부(400)로 전송하고, 테스트 모드 시에는 해당 글로벌 라인(GIO)에 실린 데이터(DOUT) 대신 먹스부(100)에서 출력된 테스트 데이터(MDOUT)을 전송한다.
도 3에 도시된 실시예에 따른 상기 선택부(300)는, 상기 테스트 데이터(MDOUT<0~7>)가 8개이기 때문에 8개가 구비된다. 이때, 도 1에 도시된 실시예와는 달리, 각각의 선택부(300)는 적층된 메모리 칩 개수만큼 글로벌 라인(GIO)과 연결된다. 본 실시예는 4개의 칩이 적층되어 있기 때문에, 도 3 도시된 바에 따르면 제 1 테스트 데이터(MDOUT<0>)를 수신하는 출력부(300)가 제 5 내지 제 8 글로벌 라인(GIO<4~7>)과 연결된다. 제 2 내지 제 8 테스트 데이터(MDOUT<1~7>)를 수신하는 출력부(300) 또한 각각 4개의 글로벌 라인(GIO)과 연결될 것이다.
구체적으로 상기 선택부(300)는 테스트 모드 신호(TM)를 출력/반전 출력하기 위한 제 1 및 제 2 인버터(IV1, IV2)를 포함하고, 상기 테스트 모드 신호(TM)의 상태에 따라 제 5 데이터(DOUT<4>) 또는 제 1 테스트 데이터(MDOUT<0>)를 선택하여 출력하는 제 1 및 제 2 제어 인버터(CIV1, CIV2), 상기 테스트 모드 신호(TM)의 상태에 따라 제 6 데이터(DOUT<5>) 또는 제 1 테스트 데이터(MDOUT<0>)를 선택하여 출력하는 제 3 및 제 4 제어 인버터(CIV3, CIV4), 상기 테스트 모드 신호(TM)의 상태에 따라 제 7 데이터(DOUT<6>) 또는 제 1 테스트 데이터(MDOUT<0>)를 선택하여 출력하는 제 5 및 제 6 제어 인버터(CIV5, CIV6) 및 상기 테스트 모드 신호(TM)의 상태에 따라 제 8 데이터(DOUT<7>) 또는 제 1 테스트 데이터(MDOUT<0>)를 선택하여 출력하는 제 7 및 제 8 제어 인버터(CIV7, CIV8)를 포함한다. 이때, 상기 제 1 테스트 데이터(MDOUT<0>)를 버퍼링하는 버퍼(BUF129)를 더 포함할 수 있다.
구체적인 동작을 설명하면, 테스트 모드 신호(TM)가 비활성화된 경우에는 상기 제 1, 3, 5 및 7 제어 인버터(CIV1,3,5,7)가 활성화되기 때문에 상기 제 5 내지 제 8 데이터(DOUT<4~7>)가 각각 선택되어 출력된다. 반면, 상기 테스트 모드 신호(TM)가 활성화된 경우에는 상기 제 2, 4, 6 및 8 제어 인버터(CIV2,4,6,8)가 활성화되기 때문에 상기 제 1 테스트 데이터(MDOUT<0>)가 선택되어 출력된다. 제 2 내지 제 8 테스트 데이터(MDOUT<1~7>)의 경우도 동일한 로직으로 선택되어 출력될 수 있다.
상기 출력부(400)는 상기 각각의 글로벌 라인(GIO<0~127>)과 연결되는 복수의 제어 버퍼(CBUF1~128)를 포함한다. 노멀 모드 시에는 상기 각각의 제어 버퍼(CBUF1~128)가 모드 활성화되어 상기 데이터(DOUT<0~127>)를 입출력 패드(DQ<0~127>)로 출력하고, 테스트 모드 시에는 테스트 데이터(MDOUT<0~7>)를 수신하는 제어 버퍼만 활성화되어 상기 테스트 데이터(MDOUT<0~7>)를 출력하고 나머지 제어 버퍼는 모두 비활성화된다. 도시된 바에 따르면, 상기 제 1 테스트 데이터(MDOUT<0>)를 출력하는 제 5 내지 제 8 제어 버퍼(CBUF5~8)만 활성화되고 나머지 제어 버퍼(CBUF1~4, 9~16)은 모두 비활성화된다. 제 2 내지 제 8 테스트 데이터(MOUT<1~7>)의 경우도 동일한 방법으로 제어된다.
상기 제어부(500)는 상기 출력부(400)의 제어 버퍼(CBUF1~128)의 활성화 여부를 컨트롤하기 위한 출력 인에이블 신호(OUTEN) 및 복수의 테스트 출력 인에이블 신호(OUTEN4~7)를 생성한다. 상기 출력 인에이블 신호(OUTEN)는 상기 테스트 데이터(MDOUT<0~7>)를 수신하지 않는 나머지 제어 버퍼를 컨트롤하기 위한 신호이다. 반면, 복수의 상기 테스트 출력 인에이블 신호(OUTEN4~7)는 상기 테스트 데이터(MDOUT<0~7>)를 수신하는 제어 버퍼를 컨트롤하기 위한 신호로서, 테스트 모드 시 각각의 테스트 출력 인에이블 신호(OUTEN4~7)는 해당 메모리 칩에 대응하여 활성화되는 신호이다.
상기 출력 인에이블 신호(OUTEN)는 노멀 모드 시에만 활성화되고, 테스트 모드 시에는 비활성화된다. 반면 상기 테스트 출력 인에이블 신호(OUTEN4~7)는 노멀 모드 시뿐만 아니라 테스트 모드 시에도 모두 활성화된다. 상기 제어부(500)는 컨트롤러부터 칩 정보(S<0:1>)를 수신하고, 출력 제어 신호(OUTENB) 및 테스트 모드 신호(TM)의 상태에 따라 상기 칩 정보(S<0:1>)에 응답하여 출력 인에이블 신호(OUTEN) 및 복수의 테스트 출력 인에이블 신호(OUTEN4~7)를 생성한다. 이때, 컨트롤러로부터 수신하는 칩 정보(S<0:1>)는 각각의 메모리 칩마다 다르게 설정된 것으로, 각각의 메모리 칩 고유의 정보이다. 상기 출력 제어 신호(OUTENB)는 반도체 장치가 출력 동작으로 수행하는 경우 활성화되는 신호이다.
상기 제어부(500)는 구체적으로, 도 5에 도시된 바와 같이 칩 선택 신호 생성부(510) 및 출력 인에이블 신호 생성부(530)를 포함한다.
상기 칩 선택 신호 생성부(510)는 상기 칩 정보(S<0:1>)를 수신하여 제 1 내지 제 4 칩 선택 신호(CID<0~3>)로 디코딩한다. 따라서, 해당 메모리 칩에서는 자신 고유의 칩 정보(S<0:1>)에 따른 특정 칩 선택 신호(CID)만 활성화되게 된다.
상기 출력 인에이블 신호 생성부(530)는 상기 출력 제어 신호(OUTENB) 및 상기 테스트 모드 신호(TM)를 수신하여, 출력 인에이블 신호(OUTEN) 및 상기 제 1 내지 제 4 칩 선택 신호(CID<0~3>)에 대응되는 제 1 내지 제 4 테스트 출력 인에이블 신호(OUTEN4~7)를 생성한다.
출력 제어 신호(OUTENB)가 활성화된 상태에서 상기 테스트 모드 신호(TM)가 비활성화된 경우, 상기 출력 인에이블 신호(OUTEN) 및 상기 제 1 내지 제 4 테스트 출력 인에이블 신호(OUTEN4~7)는 모두 활성화된다. 따라서, 출력부(400)의 모든 제어 버퍼(CBUF1~128)가 활성화되어 데이터(DOUT<0~127>)가 각 입출력 패드(DQ<0~127>)로 출력된다.
반면, 출력 제어 신호(OUTENB)가 활성화된 상태에서 상기 테스트 모드 신호(TM)가 활성화된 경우, 상기 출력 인에이블 신호(OUTEN)를 비활성화시키고, 상기 각각의 칩 선택 신호(CID<0~3>)의 활성화 상태에 따라 대응되는 각각의 상기 테스트 출력 인에이블 신호(OUTEN4~7)를 활성화시킨다. 예컨대, 제 1 메모리 칩이면 제 1 테스트 출력 인에이블 신호(OUTEN4)가 활성화되고, 제 2 메모리 칩이면 제 2 테스트 출력 인에이블 신호(OUTEN5)가 활성화되며, 제 3 메모리 칩이면 제 3 테스트 출력 인에이블 신호(OUTEN6)가 활성화되고, 제 4 메모리 칩이면 제 4 테스트 출력 인에이블 신호(OUTEN7)가 활성화된다.
상기 출력 인에이블 신호 생성부(530)는 구체적으로 하나의 인버터(IV4) 및 복수의 노어 게이트(NR129~137)를 포함할 수 있다.
상기 인버터(IV4)는 테스트 모드 신호(TM)를 반전시켜 출력한다.
제 1 내지 제 4 노어 게이트(NR129~132)는 각각 상기 반전된 테스트 모드 신호(TM)를 수신하고, 제 1 내지 제 4 칩 선택 신호(CID<0~3>)를 각각 하나씩 수신한다.
제 5 내지 제 8 노어 게이트(NR133~136)는 각각 상기 출력 제어 신호(OUTENB)를 수신하고 제 1 내지 제 4 노어 게이트(NR129~132)의 출력 신호를 각각 하나씩 수신하여, 각각 제 1 내지 제 4 테스트 출력 인에이블 신호(OUTEN4~7)를 생성한다.
제 9 노어 게이트(RN137)는 상기 출력 제어 신호(OUTENB) 및 테스트 모드 신호(TM)를 수신하여 출력 인에이블 신호(OUTEN)를 생성한다.
따라서, 출력 제어 신호(OUTENB)가 활성화된 상태에서 상기 테스트 모드 신호(TM)가 비활성화된 경우, 상기 출력 인에이블 신호(OUTEN) 및 상기 제 1 내지 제 4 테스트 출력 인에이블 신호(OUTEN4~7)는 모두 활성화된다. 반면, 출력 제어 신호(OUTENB)가 활성화된 상태에서 상기 테스트 모드 신호(TM)가 활성화된 경우, 상기 출력 인에이블 신호(OUTEN)를 비활성화시키고, 상기 각각의 칩 선택 신호(CID<0~3>)의 활성화 상태에 따라 대응되는 각각의 상기 테스트 출력 인에이블 신호(OUTEN4~7)를 활성화시킨다.
한편, 도 3에 도시된 메모리 칩은, 상기 테스트 모드 신호(TM)가 활성화된 경우 상기 글로벌 라인(GIO<0~127>)의 상기 데이터(DOUT<0~127>) 전송을 차단하는 차단부(200)를 더 포함할 수 있다. 테스트 모드 시에 글로벌 라인(GIO<0~127>)에서의 데이터 구동을 차단함으로써, 전류 소모량을 감소시킬 수 있다.
상기 차단부(200)는 구체적으로 복수의 노어 게이트(NR1~128)를 포함할 수 있다. 상기 각각의 노어 게이트(NR1~128)는 상기 테스트 모드 신호(TM)와 상기 각각의 글로벌 라인(GIO<0~127>)에 실린 상기 데이터(DOUT<0~127>)를 수신한다.
따라서 본 발멸의 실시예 따른 반도체 장치는, 노멀 모드 시에는 입출력 패드(DQ<0~127>)를 통하여 하나의 메모리 칩의 데이터(DOUT<0~127>)를 출력하고, 테스트 모드 시에는 특정 입출력 패드<DQ<4,5,6,7>(테스트 데이터 개수만큼 대응됨) 를 통하여 적층된 모든 메모리 칩의 테스트 데이터(MDOUT<0~7>)를 동시에 출력한다. 즉, 본 실시예에 따르면 테스트 모드 시 각 메모리 칩의 8개의 테스트 데이터(MDOUT<0~7>)가 입출력 패드를 통해 동시에 외부로 출력될 수 있다. 이때, 컬럼 어드레스(YA<7,8,9,11>)를 바꿔가며 먹싱함으로써, 16번의 리드 동작을 통해 각 메모리 칩의 128개의 데이터(DOUT<0~128>)를 모두 읽어 낼 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 먹스부 200 : 차단부
300 : 선택부 400 : 출력부
500 : 제어부

Claims (21)

  1. 전기적으로 연결된 적어도 2 이상의 메모리 칩을 포함하고,
    상기 각각의 메모리 칩은,
    메모리 셀에 저장된 데이터를 전송하는 복수의 글로벌 라인;
    복수의 상기 글로벌 라인에 실린 복수의 상기 데이터를 수신하여 테스트 데이터를 출력하는 먹스부;
    상기 복수의 글로벌 라인 중 적어도 2 이상의 상기 글로벌 라인과 연결되고, 테스트 모드 시 상기 해당 글로벌 라인에서 전송되는 상기 데이터 대신 상기 테스트 데이터를 출력하는 선택부; 및
    상기 글로벌 라인과 연결되어 노멀 모드 시에는 상기 데이터를 출력하고, 테스트 모드 시에는 해당 메모리 칩 정보에 근거하여 상기 선택부와 연결된 적어도 2 이상의 글로벌 라인 중 어느 하나로부터 상기 테스트 데이터를 출력하는 출력부를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    각각의 상기 메모리 칩의 상기 출력부는 입출력 패드에 공통으로 연결되는 반도체 장치.
  3. 제 2 항에 있어서,
    테스트 모드 시에는 상기 글로벌 라인의 상기 데이터 전송을 차단하는 차단부를 더 포함하는 반도체 장치.
  4. 제 2 항에 있어서,
    상기 출력부는,
    각각의 상기 글로벌 라인과 연결되는 복수의 제어 버퍼를 포함하고,
    테스트 모드 시, 상기 복수의 제어 버퍼 중 상기 테스트 데이터를 수신하는 상기 제어 버퍼는 인에이블되고, 나머지 상기 제어 버퍼는 디스에이블되는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 메모리 칩은 반도체 칩 관통 라인에 의해 전기적으로 연결되어 적층된 반도체 장치.
  6. 전기적으로 연결된 적어도 2 이상의 메모리 칩을 포함하고,
    상기 각각의 메모리 칩은,
    메모리 셀에 저장된 데이터를 전송하는 복수의 글로벌 라인;
    복수의 상기 글로벌 라인에 실린 복수의 상기 데이터를 수신하여 테스트 데이터를 출력하는 먹스부;
    상기 복수의 글로벌 라인 중 적어도 2 이상의 상기 글로벌 라인과 연결되고, 테스트 모드 시 상기 해당 글로벌 라인에서 전송되는 상기 데이터 대신 상기 테스트 데이터를 출력하는 선택부;
    칩 정보를 수신하여 테스트 모드 신호에 응답하여 출력 인에이블 신호 및 적어도 2 이상의 테스트 출력 인에이블 신호를 생성하는 제어부; 및
    각각의 상기 글로벌 라인과 입출력 패드 사이에 연결되는 복수의 제어 버퍼를 포함하고, 상기 선택부와 연결된 적어도 2 이상의 글로벌 라인과 연결되는 상기 제어 버퍼는 대응되는 상기 테스트 출력 인에이블 신호에 의해 컨트롤되며, 나머지 제어 버퍼는 상기 출력 인에이블 신호에 의해 컨트롤되는 출력부를 포함하는 반도체 장치.
  7. 제 6 항에 있어서,
    각각의 상기 메모리 칩은 상기 입출력 패드를 공용하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 각각의 메모리 칩은 각각 고유의 칩 정보를 수신하는 반도체 장치.
  9. 제 7 항에 있어서,
    상기 테스트 모드 신호가 활성화된 경우 상기 글로벌 라인의 상기 데이터 전송을 차단하는 차단부를 더 포함하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 차단부는,
    상기 테스트 모드 신호와 상기 각각의 글로벌 라인에 실린 상기 데이터를 수신하는 복수의 노어 게이트를 포함하는 반도체 장치.
  11. 제 7 항에 있어서,
    상기 제어부는,
    상기 칩 정보를 수신하여 복수의 칩 선택 신호로 디코딩하는 칩 선택 신호 생성부; 및
    상기 복수의 칩 선택 신호, 상기 테스트 모드 신호를 수신하여 상기 출력 인에이블 신호 및 상기 칩 선택 신호에 대응되는 상기 테스트 출력 인에이블 신호를 생성하는 출력 인에이블 신호 생성부를 포함하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 칩 선택 신호 생성부는,
    상기 복수의 칩 선택 신호 중 해당 메모리 칩에 대응하는 상기 칩 선택 신호를 활성화시키는 반도체 장치.
  13. 제 11 항에 있어서,
    상기 출력 인에이블 신호 생성부는,
    상기 테스트 모드 신호가 비활성화된 경우, 상기 출력 인에이블 신호 및 상기 테스트 출력 인에이블 신호를 모두 활성화시키고,
    상기 테스트 모드 신호가 활성화된 경우, 상기 출력 인에이블 신호를 비활성화시키고, 상기 각각의 칩 선택 신호의 활성화 상태에 따라 대응되는 각각의 상기 테스트 출력 인에이블 신호를 활성화시키는 반도체 장치.
  14. 제 7 항에 있어서,
    상기 먹스부는,
    소정 개수 단위로 상기 글로벌 라인을 그룹화하고,
    하나의 그룹에 해당하는 상기 글로벌 라인에 실린 상기 데이터 중 어느 하나를 컬럼 어드레스에 응답하여 상기 테스트 데이터로 출력하는 복수의 먹스를 포함하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 선택부는,
    상기 각각의 먹스부에 대응하여 상기 각각의 테스트 데이터를 수신하도록 복수개 구비되는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 출력부는,
    상기 각각의 선택부에 대응하여 상기 각각의 테스트 데이터를 수신하도록 복수개 구비되는 반도체 장치.
  17. 제 7 항에 있어서,
    상기 메모리 칩은 반도체 칩 관통 라인에 의해 전기적으로 연결되어 적층된 반도체 장치.
  18. 각각의 메모리 칩 고유의 칩 정보를 각각의 메모리 칩으로 전송하는 컨트롤러; 및
    반도체 칩 관통 라인에 의해 전기적으로 연결된 적어도 2 이상의 메모리 칩을 포함하고,
    상기 각각의 메모리 칩은,
    메모리 셀에 저장된 데이터를 전송하는 복수의 글로벌 라인;
    복수의 상기 글로벌 라인에 실린 복수의 상기 데이터를 수신하여 테스트 데이터를 출력하는 먹스부;
    상기 복수의 글로벌 라인 중 적어도 2 이상의 상기 글로벌 라인과 연결되고, 테스트 모드 시 상기 해당 글로벌 라인에서 전송되는 상기 데이터 대신 상기 테스트 데이터를 출력하는 선택부; 및
    상기 글로벌 라인과 연결되어 노멀 모드 시에는 상기 데이터를 출력하고, 테스트 모드 시에는 상기 해당 칩 정보에 근거하여 상기 선택부와 연결된 적어도 2 이상의 글로벌 라인 중 어느 하나로부터 상기 테스트 데이터를 입출력 패드로 출력하는 출력부를 포함하는 반도체 시스템.
  19. 제 18 항에 있어서,
    상기 각각의 메모리 칩은 상기 입출력 패드를 공용하는 반도체 장치.
  20. 제 19 항에 있어서,
    테스트 모드 시에는 상기 글로벌 라인의 상기 데이터 전송을 차단하는 차단부를 더 포함하는 반도체 시스템.
  21. 제 20 항에 있어서,
    상기 출력부는,
    각각의 상기 글로벌 라인과 연결되는 복수의 제어 버퍼를 포함하고,
    테스트 모드 시, 상기 복수의 제어 버퍼 중 상기 테스트 데이터를 수신하는 상기 제어 버퍼는 인에이블되고, 나머지 상기 제어 버퍼는 디스에이블되는 반도체 시스템.
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US13/602,077 US9042192B2 (en) 2012-04-20 2012-08-31 Semiconductor device and semiconductor system including the same
TW101136881A TWI553652B (zh) 2012-04-20 2012-10-05 半導體裝置及包含該半導體裝置的半導體系統
CN201210445118.6A CN103377713B (zh) 2012-04-20 2012-11-08 半导体器件和包括半导体器件的半导体系统
US14/693,426 US9548134B2 (en) 2012-04-20 2015-04-22 Semiconductor integrated circuit device and multi chip package including the same

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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106688039B (zh) * 2014-09-12 2019-03-12 东芝存储器株式会社 存储装置
KR20160034698A (ko) * 2014-09-22 2016-03-30 에스케이하이닉스 주식회사 반도체장치 및 이를 포함하는 반도체시스템
KR20180106491A (ko) * 2017-03-20 2018-10-01 에스케이하이닉스 주식회사 반도체장치
CN112100010B (zh) * 2020-08-19 2022-06-28 珠海海奇半导体有限公司 一种适应多封装的dft测试端口分配方法、芯片及测试方法
CN119694362A (zh) * 2021-09-30 2025-03-25 武汉新芯集成电路股份有限公司 存储器件及其制备方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5315553A (en) * 1991-06-10 1994-05-24 Texas Instruments Incorporated Memory circuit test system using separate ROM having test values stored therein
US5574692A (en) * 1995-06-07 1996-11-12 Lsi Logic Corporation Memory testing apparatus for microelectronic integrated circuit
KR100265764B1 (ko) * 1998-02-02 2000-10-02 윤종용 다수군의 데이터 입출력 채널들 중 어느 일군이 선택되어 테스트되는 반도체 메모리장치
US6327197B1 (en) * 2000-09-13 2001-12-04 Silicon Access Networks, Inc. Structure and method of a column redundancy memory
KR100496862B1 (ko) 2002-10-01 2005-06-22 삼성전자주식회사 멀티칩패키지의 테스트 장치 및 방법
KR100641953B1 (ko) * 2004-06-29 2006-11-02 주식회사 하이닉스반도체 내부신호 측정장치 및 그 방법
JP2007322150A (ja) * 2006-05-30 2007-12-13 Matsushita Electric Ind Co Ltd 半導体装置
KR100850208B1 (ko) * 2007-01-09 2008-08-04 삼성전자주식회사 Ｐｂｔ 장치 및 그 방법
KR20080069778A (ko) 2007-01-24 2008-07-29 삼성전자주식회사 멀티칩 테스트를 위한 반도체 메모리 장치의 테스트 회로및 그의 테스트 방법
KR101430166B1 (ko) * 2007-08-06 2014-08-13 삼성전자주식회사 멀티 스택 메모리 장치
JP2009048674A (ja) * 2007-08-14 2009-03-05 Nec Electronics Corp 半導体集積回路
JP5579972B2 (ja) * 2008-08-01 2014-08-27 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置及び半導体記憶装置のテスト方法
KR101047052B1 (ko) * 2009-05-28 2011-07-06 주식회사 하이닉스반도체 상변화 메모리 장치 및 이를 위한 테스트 회로
KR101110818B1 (ko) * 2009-12-28 2012-02-24 주식회사 하이닉스반도체 반도체 집적회로
JP2011180848A (ja) * 2010-03-01 2011-09-15 Elpida Memory Inc 半導体装置及びこれを備える情報処理システム、並びに、半導体装置を制御するコントローラ
US8331163B2 (en) * 2010-09-07 2012-12-11 Infineon Technologies Ag Latch based memory device
KR20120087720A (ko) * 2011-01-28 2012-08-07 에스케이하이닉스 주식회사 상변화 메모리 장치
KR20130002672A (ko) * 2011-06-29 2013-01-08 에스케이하이닉스 주식회사 반도체 장치
KR20130046767A (ko) * 2011-10-28 2013-05-08 에스케이하이닉스 주식회사 테스트회로를 포함하는 반도체장치 및 번인테스트 방법

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