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KR20130115625A - 비정질 실리콘 박막의 결정화 방법 및 이를 이용한 다결정 박막 트랜지스터의 제조방법 - Google Patents

비정질 실리콘 박막의 결정화 방법 및 이를 이용한 다결정 박막 트랜지스터의 제조방법 Download PDF

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Publication number
KR20130115625A
KR20130115625A KR1020120038103A KR20120038103A KR20130115625A KR 20130115625 A KR20130115625 A KR 20130115625A KR 1020120038103 A KR1020120038103 A KR 1020120038103A KR 20120038103 A KR20120038103 A KR 20120038103A KR 20130115625 A KR20130115625 A KR 20130115625A
Authority
KR
South Korea
Prior art keywords
amorphous silicon
crystallization
thin film
layer
silicon layer
Prior art date
Application number
KR1020120038103A
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English (en)
Inventor
주승기
변창우
손세완
이용우
강현모
박설아
임우창
이도
윤승재
이상주
Original Assignee
주승기
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by 주승기 filed Critical 주승기
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Priority to US13/630,148 priority patent/US8716112B2/en
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
    • H01L27/1277—

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Abstract

본 발명은 결정화 유도 금속을 상온에서 비정질 실리콘에 증착한 후 금속을 제거할 때, 비정질 실리콘 표면에 잔류하는 도트(dot) 형태의 금속 실리사이드를 결정화 열처리시 핵으로 사용하여 최소한의 공정으로 금속 오염이 없이 비정질 실리콘 박막을 결정화할 수 있는 금속 실리사이드 씨드 유도 결정화(SIC)를 이용한 비정질 실리콘 박막의 결정화 방법 및 이를 이용한 다결정 박막 트랜지스터의 제조방법에 관한 것이다.
본 발명의 비정질 실리콘 박막의 결정화 방법은 기판에 비정질 실리콘층을 형성하는 단계와, 상기 비정질 실리콘층에 결정화 유도 금속층을 형성하는 단계와, 상기 결정화 유도 금속층을 제거하여 비정질 실리콘층에 금속 실리사이드 씨드를 형성하는 단계와, 상기 금속 실리사이드 씨드가 형성된 기판을 열처리하여 비정질 실리콘층을 결정화하는 단계로 구성되는 것을 특징으로 한다.

Description

비정질 실리콘 박막의 결정화 방법 및 이를 이용한 다결정 박막 트랜지스터의 제조방법{Method for Crystallizing Amorphous Silicon Thin Film and Method for Fabricating Poly Crystalline Thin Film Transistor Using the Same}
본 발명은 비정질 실리콘 박막의 결정화 방법 및 이를 이용한 다결정 박막 트랜지스터의 제조방법에 관한 것으로, 보다 상세하게는 결정화 유도 금속을 상온에서 비정질 실리콘에 증착한 후 금속을 제거할 때, 비정질 실리콘 표면에 잔류하는 도트(dot) 형태의 금속 실리사이드를 결정화 열처리시 핵으로 사용하여 최소한의 공정으로 금속 오염이 없이 비정질 실리콘 박막을 결정화할 수 있는 금속 실리사이드 씨드 유도 결정화(Metal-Silicide Seed Induced Crystallization: SIC)를 이용한 비정질 실리콘 박막의 결정화 방법 및 이를 이용한 다결정 박막 트랜지스터의 제조방법에 관한 것이다.
LCD(Liquid Crystal Display), AMOLED(Active Matrix Organic Light Emitting Diode) 등의 디스플레이 장치에서 화소를 선택하는 데 사용되는 박막 트랜지스터(TFT)는 통상 유리, 석영 등의 투명 기판에 비정질 실리콘을 증착시키고 게이트 및 게이트 전극을 형성하며, 소스 영역 및 드레인 영역에 불순물을 주입한 후 어닐링 처리를 하여 활성화시킨 후 절연층을 형성한다.
박막 트랜지스터의 소스 영역, 드레인 영역 및 채널 영역을 형성하는 활성층(active layer)은 통상 유리 등의 투명 기판상에 화학 기상 증착(CVD) 방법을 사용하여 비정질 실리콘층을 증착시켜 형성된다.
그러나, 화학 기상 증착(CVD) 등의 방법에 의하여 직접 기판에 증착된 비정질(amorphous) 실리콘층은 낮은 전자 이동도(electron mobility)를 가진다. 박막 트랜지스터를 사용하는 디스플레이 장치가 빠른 동작 속도를 요하고 소형화됨에 따라 구동 집적회로(IC)의 집적도가 커지고 화소영역의 개구율이 감소되기 때문에 실리콘막의 전자 이동도를 높여 구동회로를 화소 박막 트랜지스터(TFT)와 동시에 형성하고 개개의 화소 개구율을 높일 필요가 있다.
또한, 현재 디스플레이 시장은 LCD에서 AMOLED로 변화하고 있는 추세이다. AMOLED 디스플레이 장치는 화소를 고속으로 선택 및 구동하기 위해 고속으로 동작할 수 있는 스위칭 트랜지스터가 필요하다. 이러한 고속 스위칭 트랜지스터는 높은 전자 이동도를 갖는 다결정 실리콘을 이용한 박막 트랜지스터를 사용하여 구현할 수 있다.
따라서, AMOLED 디스플레이 장치에서 높은 전자 이동도를 갖는 다결정 실리콘 박막 트랜지스터는 필수요소이며, 이를 위해서는 비정질 실리콘 박막을 결정화시킬 수 있는 방법이 필요한 데, 현재 잘 알려진 결정화 방법으로는 고상 결정화법, 엑시머 레이저를 이용한 엑시머 레이저 결정화법, 금속 유도 결정화 방법 등이 있다.
먼저, 고상 결정화법(Solid Phase Crystallization: SPC)은 비정질 실리콘층을, 기판을 형성하는 유리의 변형 온도인 600℃ 이하의 온도에서 수 시간 내지 수십 시간에 걸쳐 어닐링하는 방법이다. SPC법은 열처리에 장시간을 요하므로 생산성이 낮고 기판의 면적이 큰 경우에 600℃ 이하의 온도에서도 장시간의 열처리 과정에서 기판의 변형이 일어날 수 있는 문제점이 있다.
엑시머 레이저 결정화법(Excimer Laser Crystallization; ELC)은 엑시머 레이저를 비정질 실리콘층에 주사하여 매우 짧은 시간 동안 국부적으로 높은 온도를 발생시켜 순간적으로 비정질 실리콘층을 결정화시키는 방법이다. ELC법은 레이저광의 주사를 정교하게 제어하는데 기술적 어려움이 있고, 한번에 하나씩의 기판만을 가공할 수 있기 때문에 고로(furnace)에서 여러 기판을 동시에 배치(batch) 가공을 하는 경우보다 생산성이 떨어지는 문제가 있다.
이러한 종래의 비정질 실리콘층 결정화 방법의 단점을 극복하기 위하여 니켈, 금, 알루미늄 등의 금속을 비정질 실리콘과 접촉시키거나 이들 금속을 실리콘에 주입시키는 경우 저온에서 비정질 실리콘이 결정질 실리콘으로 상변화가 유도되는 현상이 이용되고 있다. 이와 같은 현상을 금속 유도 결정화(Metal Induced Crystallization; MIC)라고 부르는데, MIC 현상을 이용하여 박막 트랜지스터를 제조하였을 경우에 박막 트랜지스터의 활성층을 구성하는 결정질 실리콘 내에 금속이 잔류하여, 특히 박막 트랜지스터의 채널영역에 전류 누설을 발생시키는 문제가 발생한다.
최근에는 MIC와 같이 금속이 직접 실리콘의 상변화를 유도하지 아니하고, 금속과 실리콘이 반응하여 생성된 실리사이드가 측면으로 계속하여 전파되면서 순차적으로 비정질 실리콘의 결정화를 유도하는 금속유도 측면 결정화(Metal Induced Lateral Crystallization: MILC) 현상을 이용하여 실리콘층을 결정화시키는 방법이 제안되었다(S.W. Lee & S. K. Joo, IEEE Electron Device Letter, 17(4), p.160, (1996) 참조).
이러한 MILC 현상을 일으키는 금속으로는 특히, 니켈과 팔라듐 등이 알려져 있는데, MILC 현상을 이용하여 비정질 실리콘층을 결정화시키는 경우에는 금속을 포함한 실리사이드 계면이 비정질 실리콘층의 상변화가 전파됨에 따라 측면으로 이동하여 MILC 현상을 이용하여 결정화된 다결정 실리콘층에는 결정화를 유도하기 위하여 사용된 금속 성분이 거의 잔류하지 않는다. 그 결과, 다결정 실리콘층으로 이루어진 활성화층을 구비한 트랜지스터의 전류 누설 및 기타 동작 특성에 미치는 영향이 크지 않는 장점이 있다. 또한, MILC 현상을 이용하는 경우에 550℃ 이하의 비교적 저온에서 실리콘의 결정화를 유도할 수 있어 고로(furnace)를 이용하여 기판의 손상 없이 여러 장의 기판을 동시에 결정화시킬 수 있는 장점이 있다.
종래의 MILC를 이용하는 다결정 박막 트랜지스터 제조방법을 설명하면 다음과 같다. 먼저, 투명 절연기판 상에 비정질 실리콘을 증착하여 이를 활성층 패턴으로 패터닝한 후, 상기 활성층 영역 위에 게이트 절연막 및 게이트 전극을 형성하고, 게이트 전극을 마스크로 하여, 이온주입을 한 후, 소오스/드레인 영역에 결정화 유도금속을 증착하고, 어닐링함에 의해 소오스/드레인 영역은 MIC에 의해 결정화하고, 채널 영역은 MILC에 의해 결정화시켜 다결정 박막 트랜지스터를 제조한다.
그러나, 상기한 바와 같이 MILC를 이용하는 종래 결정화 방법은, 소스/ 드레인 영역에 결정화 유도 금속 증착 후 열처리 과정을 통해 MIC/MILC 결정화를 하는데, 결정화 열처리 중 계속적인 촉매 금속의 유입으로 채널 영역이 높은 금속 오염으로 인하여 전기적 특성이 저하되는 문제가 있다.
더욱이, 금속 측면 유도 결정화(MILC) 방법은 결정화 열처리 후 소스/드레인 영역에 증착되어 결정화 촉매로 작용하지 못하고 남은 금속이 산화될 가능성이 있어, 이를 제거할 때 완전히 제거되지 않는 어려움이 있다.
또한, MILC 기술을 상용화하기 위해서는 큰 제약이 있다. 이는 니켈 및 팔라듐과 같은 결정화 유도 금속을 추가적인 사진/식각 공정을 통해 활성층 위에 형성하고, 결정화 열처리를 하는 동안 유리 기판의 수축이 발생하여, 후속된 게이트 및 배선 형성 공정에서 제조가 어려워지는 문제가 발생한다. 이러한 문제를 극복하기 위해 종래에는 첫 번째 처리 공정으로 우선 유리 기판을 압축하는 공정을 실시하고 있다. 그러나, 이러한 유리기판의 압축공정은 소형 디스플레이에는 적용 가능하지만, 대면적 기판에는 유리 기판의 변형 때문에 적용이 불가능하다. 그 결과, 상기한 종래기술은 소형 AMOLED의 제조에는 문제가 발생되지 않았으나, 대면적의 AMOLED의 제조에는 적용하기 어려운 문제가 있다.
더욱이, 상기 금속 측면 유도 결정화(MILC) 방법은 채널 영역에 대한 결정화가 측면 결정화에 의해 이루어지므로 결정화 시간이 길어지는 문제가 있다.
종래의 비정질 반도체 박막 결정화 방법이 한국 등록특허공보 10-0653853(2006년 11월 28일)에 개시되어 있다.
한국 등록특허공보 10-0653853에 개시된 종래의 비정질 반도체 박막 결정화 방법은 투명 절연기판 상에 미리 설정된 거리를 두고 비정질 반도체 박막의 결정화를 유도하기 위한 한 쌍의 비금속 씨드를 형성하는 단계와, 상기 기판의 전면에 비정질 반도체 박막을 증착하는 단계와, 상기 기판을 열처리하여 상기 비금속 씨드로부터 다결정 반도체 박막을 에피 성장시킴에 의해 비정질 반도체 박막을 결정화시키는 단계로 구성된다.
상기 한 쌍의 비금속 씨드를 형성하는 단계는 절연기판 상에 비정질 실리콘 박막을 증착하는 단계와, 상기 비정질 실리콘 박막의 상부에 결정화 유도 금속을 사용하여 상기 한 쌍의 비금속 씨드에 대응하는 위치에 한쌍의 섬형 금속 패턴을 선택적으로 형성하는 단계와, 상기 한 쌍의 섬형 금속 패턴을 식각 마스크로 이용하여 비정질 실리콘 박막을 패터닝하여 한 쌍의 비정질 실리콘 패턴을 형성하는 단계와, 상기 기판을 열처리하여 금속 실리사이드로 이루어진 한 쌍의 비금속 씨드를 형성하는 단계와, 상기 열처리 단계에서 실리사이드가 이루어지지 않고 남은 잔류 금속을 제거하는 단계로 구성된다.
상기와 같이, 한국 등록특허공보 10-0653853에 개시된 종래의 비정질 반도체 결정화 방법은 금속 실리사이드 씨드를 얻기 위해 1차 비정질 실리콘을 소스/드레인 영역에만 패터닝하여 결정화 유도 금속을 통해 결정화한 후 이를 씨드로 하여 2차 비정질 실리콘을 증착하고 결정화하기 때문에 추가적인 식각 공정, 두 번의 비정질 실리콘을 증착하는 공정 및 두 번의 열처리 공정을 수행하여야 하므로 공정이 복잡하고 제조비용이 증가하는 문제가 있다.
또한, 한국 등록특허공보 10-0534585호에는 기판 상에 비정질 실리콘막을 형성하고, 상기 비정질 실리콘막 상에 희생유기막을 형성하고, 상기 희생유기막 상에 결정화 유도 물질막을 형성하고, 상기 희생유기막을 제거하면서 상기 결정화 유도 물질을 상기 비정질 실리콘막 상으로 적하하고, 상기 결정화 유도 물질이 적하된 기판을 열처리하는 것을 포함하는 비정질 실리콘막의 결정화 방법이 제안되어 있다.
상기 한국 등록특허공보 10-0534585호에는 희생유기막으로 포토레지스트를 0.2 내지 1.5um의 두께로 형성한 후 애슁법 또는 스트립법이나 건식식각법 또는 습식식각법을 사용하여 희생유기막을 제거함에 따라 결정화 유도 물질을 비정질 실리콘막 상으로 적하(drop)시키며 이를 결정화 씨드로 이용하고 있다.
이러한 결정화 씨드를 사용하여 얻어진 다결정 실리콘막으로 박막 트랜지스터를 형성하는 경우, 결정화 유도 물질을 비정질 실리콘막 상에 직접 증착한 경우에 비해 국부적 또는 전체적으로 결정화 유도 물질에 의한 오염이 적고, 결정립의 크기가 증가하며, 결정립의 균일도가 향상된 다결정 실리콘막을 얻을 수 있으며, 그 결과, 박막트랜지스터의 누설전류 감소가 이루어지는 것으로 개시되어 있다.
그러나, 상기 한국 등록특허공보 10-0534585호에는 건식식각법에 사용되는 기체, 또는 습식식각법에 사용되는 용액이 희생유기막을 식각할 때, 하부 다결정 실리콘 박막에 직접적인 영향을 주어 활성층과 게이트 절연층 사이의 막질이 불균일해지는 단점이 있다.
한국 등록특허공보 10-0653853호 한국 등록특허공보 10-0534585호
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로, 그 목적은 결정화 열처리 전에 결정화 유도 금속을 제거하여 비정질 실리콘층의 표면에 도트 형상의 금속 실리사이드가 형성되도록 하고, 도트 형상의 금속 실리사이드를 결정화 열처리시 씨드로 작용하도록 하여 최소한의 공정으로 금속 오염이 없이 비정질 실리콘 박막을 결정화할 수 있는 금속 실리사이드 씨드 유도 결정화(Metal-Silicide Seed Induced Crystallization: SIC)를 이용한 비정질 실리콘 박막의 결정화 방법 및 이를 이용한 다결정 박막 트랜지스터의 제조방법을 제공하는 데 있다.
본 발명의 다른 목적은 비정질 실리콘 박막에 결정화 유도 금속을 증착한 후 바로 제거하여 도트 형상의 금속 실리사이드 씨드를 형성하기 때문에 결정화 유도 금속의 산화를 방지하고, 제거하지 못한 결정화 유도 금속의 계속적인 오염을 예방할 수 있으며, 제조공정의 단순화를 통하여 제조비용을 줄일 수 있는 비정질 실리콘 박막의 결정화 방법 및 이를 이용한 다결정 박막 트랜지스터의 제조방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 비정질 실리콘을 증착한 후 활성화 영역으로 패터닝 하기 전에 결정화 열처리가 이루어지도록 하여 유리 기판의 변형을 방지하고, 그 결과 대면적 기판의 디스플레이 제조가 가능한 비정질 실리콘 박막의 결정화 방법 및 이를 이용한 다결정 박막 트랜지스터의 제조방법을 제공하는 데 있다.
본 발명의 다른 목적은 특히 고가의 레이저 장비를 사용하지 않고 저가의 스퍼터(sputter), 퍼니스(furnace)만으로 다결정 실리콘 박막을 제조 할 수 있어 종래에 레이저 결정화 방법으로 제조된 AMOLED 패널의 제조비용을 절감할 수 있고, 활성화 영역을 형성하기 전에 유리 기판의 압축 열처리가 필요 없어 금속 유도 측면 결정화 방법(MILC)보다 효과적으로 대면적 기판의 결정화 공정에 적용 가능한 비정질 실리콘 박막의 결정화 방법 및 이를 이용한 다결정 박막 트랜지스터의 제조방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 금속 유도 측면 결정화 대신 수직 방향의 결정 성장이 이루어지기 때문에 결정화 유도 금속의 마스크 공정이 필요 없고, 금속 측면 유도 결정화(MILC) 방법과 비교하여 열처리 온도 및 시간을 크게 줄일 수 있는 비정질 실리콘 박막의 결정화 방법을 제공하는 데 있다.
본 발명이 해결하려는 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 비정질 실리콘 박막의 결정화 방법은 기판에 비정질 실리콘층을 형성하는 단계; 상기 비정질 실리콘층에 결정화 유도 금속층을 형성하는 단계; 상기 결정화 유도 금속층을 제거하여 비정질 실리콘층에 금속 실리사이드 씨드를 형성하는 단계; 및 상기 금속 실리사이드 씨드가 형성된 기판을 열처리하여 비정질 실리콘층을 결정화하는 단계를 포함하는 것을 특징으로 한다.
상기 결정화 유도 금속층은 비정질 실리콘층의 표면에 스퍼터링 방법으로 증착되고, 50Å ~ 100Å의 두께로 형성되는 것이 바람직하다. 또한, 상기 결정화 유도 금속층은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Cr, Mo, Tr, Ru, Rh, Cd, Pt 중 어느 하나 또는 둘 이상의 합금일 수 있다.
상기 결정화 유도 금속층의 제거는 황산(H2SO4)을 포함한 산성 용액을 이용할 수 있다.
상기 금속 실리사이드 씨드는 비정질 실리콘층의 표면에 도트(dot) 형태로 형성된다. 또한, 상기 금속 실리사이드 씨드의 분포 밀도는 비정실 실리콘층에 형성되는 결정화 유도 금속층의 두께에 의해 조절할 수 있다.
본 발명에 따른 다결정 박막 트랜지스터의 제조방법은 기판에 비정질 실리콘층을 형성하는 단계; 상기 비정질 실리콘층에 결정화 유도 금속층을 형성하는 단계; 상기 결정화 유도 금속층을 제거하여 비정질 실리콘층에 다수의 금속 실리사이드 씨드를 형성하는 단계; 상기 금속 실리사이드 씨드가 형성된 기판을 열처리하여 비정질 실리콘층을 결정화하는 단계; 상기 결정화된 다결정정 실리콘층을 활성화 영역으로 패터닝하는 단계; 상기 다결정 실리콘층의 상부에 게이트 절연막 및 게이트 전극을 순차적으로 형성하는 단계; 및 상기 다결정 실리콘층의 활성화 영역에 N-형 또는 P-형 도펀트 이온을 주입하여 소스 영역과 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 게이트 절연막 및 게이트 전극을 형성하는 단계는 게이트 절연막 형성용 절연막과 게이트 전극 형성용 금속막을 증착하는 단계와, 상기 절연막과 금속막 위에 포토레지스트로 식각 마스크를 형성하고, 이를 이용하여 순차적으로 식각하는 단계를 포함한다.
이 경우, 상기 게이트 절연막은 실리콘 산화막 또는 실리콘 질화막으로 형성되고, 상기 게이트 전극은 W, Pt, Ti, Al, Ni, Mo 을 포함하는 도전성 재료가 사용될 수 있다.
상기한 바와 같이, 본 발명에 따른 금속 실리사이드 씨드 유도 결정화(SIC)를 이용한 비정질 실리콘 박막의 결정화 방법에서는 결정화 열처리 전에 결정화 유도 금속을 제거하여 비정질 실리콘층의 표면에 도트 형상의 금속 실리사이드가 형성되도록 하고, 도트 형상의 금속 실리사이드를 결정화 열처리 시 씨드로 작용하도록 하여 최소한의 공정으로 금속 오염이 없이 비정질 실리콘 박막을 결정화할 수 있었다.
또한, 본 발명에서는 비정질 실리콘 박막에 결정화 유도 금속을 증착한 후 바로 제거하여 도트 형상의 금속 실리사이드 씨드를 형성하기 때문에 결정화 유도 금속의 산화를 방지하고, 제거하지 못한 결정화 유도 금속의 계속적인 오염을 예방할 수 있으며, 제조공정의 단순화를 통하여 제조비용을 줄일 수 있다.
더욱이, 본 발명에서는 비정질 실리콘을 증착한 후 활성화 영역으로 패터닝 하기 전에 결정화 열처리가 이루어지도록 하여 유리 기판의 변형을 방지하고, 그 결과 대면적 기판의 디스플레이 제조가 가능하다.
또한, 본 발명에서는 특히 고가의 레이저 장비를 사용하지 않고 저가의 스퍼터(sputter), 퍼니스(furnace)만으로 다결정 실리콘 박막을 제조 할 수 있어 종래에 레이저 결정화 방법으로 제조된 AMOLED 패널의 제조비용을 절감할 수 있고, 활성화 영역을 형성하기 전에 유리 기판의 압축 열처리가 필요 없어 금속 유도 측면 결정화 방법(MILC)보다 효과적으로 대면적 기판의 결정화 공정에 적용 가능하다.
더욱이, 본 발명에서는 금속 유도 측면 결정화 대신 수직 방향의 결정 성장이 이루어지기 때문에 결정화 유도 금속의 마스크 공정이 필요 없고, 금속 측면 유도 결정화(MILC) 방법과 비교하여 열처리 온도 및 시간을 크게 줄일 수 있다.
도 1 내지 도 10은 본 발명의 일 실시예에 따른 다결정 박막 트랜지스터의 제조방법을 순차적으로 나타낸 공정단면도이다.
도 11(a) 및 도 11(b)는 각각 비정질 실리콘에 증착된 Ni을 제거하기 전과 후에 Si과 Ni의 XPS(X-ray photoelectron spectroscopy) 스펙트럼(spectrum)의 변화를 보여는 그래프이다.
도 12는 니켈 실리사이드 유도 결정화된 실리콘(SIC)을 라만 분광법(Raman spectroscopy)로 분석한 그래프이다.
도 13은 MIC, SIC 두 가지 방법으로 결정화 후 다결정 실리콘 표면에 남아있는 산소, 니켈 및 실리콘 원자의 양을 AES(Auger electron spectroscopy)로 분석한 그래프이다.
도 14a 및 도 14b는 각각 MIC 방법 및 SIC 방법으로 결정화된 다결정 실리콘을 Secoo 에칭한 현미경 사진,
도 14c는 도 14b의 일부분을 확대한 사진, 도 14d는 도 14c의 일부분을 확대한 사진이다.
도 15는 MIC, MILC 및 SIC 방법으로 각각 만들어진 p채널 다결정 실리콘 박막 트랜지스터의 전기적 특성을 나타낸 그래프이다.
이하, 첨부된 도면들을 참조하여 본 발명에 따른 실시예를 상세히 설명한다. 이 과정에서 도면에 도시된 구성요소의 크기나 형상 등은 설명의 명료성과 편의상 과장되게 도시될 수 있다. 또한, 본 발명의 구성 및 작용을 고려하여 특별히 정의된 용어들은 사용자, 운용자의 의도 또는 관례에 따라 달라질 수 있다. 이러한 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 한다.
첨부된 도 1 내지 도 10은 본 발명의 일 실시예에 따른 다결정 박막 트랜지스터의 제조방법을 순차적으로 나타낸 공정단면도이다.
이하에 도 1 내지 도 4를 참고하여 본 발명의 일 실시예에 따른 비정질 실리콘 박막의 결정화 방법을 설명한다.
먼저, 도 1에 도시된 바와 같이, 기판(10) 상에 비정질 실리콘층(20)을 증착한다.
상기 기판(10)은 유리 기판 등의 투명 절연기판을 이용할 수 있다.
비정질 실리콘층(20)의 증착 방법은 저압 화학 기상 증착법(Low Pressure Chemical Vapor Deposition; LPCVD) 또는 플라즈마 화학 기상 증착법(Plasma Enhanced Chemical Vapor Deposition; PECVD)을 이용하여 수행될 수 있다.
한편, 비정질 실리콘층(20)은 400Å ~ 1000Å의 두께, 바람직하게는 800Å의 두께로 증착하는 것이 좋다.
이 경우, 비정질 실리콘층(20)을 형성한 후, 필요에 따라 비정질 실리콘층을 패터닝하여 활성화 영역으로 만든 후 이후 공정을 진행하는 것도 가능하다.
즉, 도 5에 도시된 후속 공정에서, 비정질 실리콘층(20)을 결정화하여 얻어진 다결정 실리콘층이 활성화 영역으로 패터닝되는 데, 미리 비정질 실리콘층(20)을 활성화 영역으로 패터닝한 후 이후 공정을 진행하는 것도 가능하다.
상기 비정질 실리콘층(20)을 활성화 영역으로 패터닝하는 방법으로 사진 식각공정을 이용할 수 있으며, 식각공정은 건식 식각과 습식 식각이 이용될 수 있다. 건식 식각을 위해서는 SF6 가스와 O2 가스를 혼합하여 반응성 이온 식각(Reactive Ion Etch; RIE)을 사용할 수 있으며, 습식 식각을 위해서는 HNO3 용액과 HF의 혼합 용액을 이용할 수 있다.
그 후, 도 2에 도시된 바와 같이, 비정질 실리콘층(20)의 표면에 결정화 유도 금속층(30)을 형성한다. 여기에서, 결정화 유도 금속층(30)은 비정질 실리콘층(20)과 반응하여 비정질 실리콘층(20)의 결정화를 유도할 수 있는 금속으로, Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Cr, Mo, Tr, Ru, Rh, Cd, Pt 중 어느 하나 또는 둘 이상의 합금이 사용될 수 있다.
결정화 유도 금속층(30)은 예를 들어, 스퍼터링 방식으로 증착에 의해 형성하는 것이 바람직하다. 결정화 유도 금속층(30)은 50Å ~ 100Å의 두께로 상온 내지 200℃에서 스퍼터링 방법으로 형성될 수 있다.
이어서, 도 3에 도시된 바와 같이, 결정화 유도 금속층(30)을 제거한다. 즉, 비정질 실리콘층(20)의 상부에 증착되었던 결정화 유도 금속층(30)을 제거하면, 비정질 실리콘층(20)의 표면에는 도트(dot) 형상의 금속 실리사이드 씨드(metal-silicide seed)(40)가 일정 밀도로 잔류하게 된다.
상기 결정화 유도 금속층(30)은 상온 내지 100℃의 황산(H2SO4) 등의 산성 용액을 이용하여 제거될 수 있다. 이 경우, 황산과 과산화수소를 3:2의 비율로 혼합한 솔루션을 70℃의 온도로 가열하여 사용하는 것이 바람직하며, 상기 솔루션은 납(Pb)과 수은(Ag)을 제외한 모든 금속을 제거할 수 있다.
결정화 유도 금속층(30)의 제거방법은 비정질 실리콘층(20) 위에 금속 실리사이드를 남기고 결정화 유도 금속층(30)을 제거할 수 있는 방법이라면 어떤 방법도 사용될 수 있다.
상기와 같이, 결정화 유도 금속층(30)을 제거하면, 결정화 유도 금속의 스퍼터링 공정시에 결정화 유도 금속이 실리콘 원자와 결합하여 비정질 실리콘층(20)의 표면에 도트(dot) 형태로 실리사이드화된 금속 실리사이드가 제거되지 않고 남게 된다. 잔류된 도트 형태의 금속 실리사이드는 결정화 열처리할 때 비정질 실리콘을 결정화시키는 씨드(seed), 즉 결정립(grain) 성장의 핵(nuclei)으로 작용하여 비정질 실리콘을 다결정 실리콘(poly-Si)으로 결정화시키며, 600℃보다 낮은 저온에서 결정화가 이루어질 수 있게 한다.
여기서, 금속 실리사이드 씨드(40)의 분포 밀도는 결정화 유도 금속층(30)의 두께를 조절함으로써 조절할 수 있다. 즉, 결정화 유도 금속층(30)의 두께를 조절하면 금속 실리사이드 씨드(40)가 적정한 밀도로 분포되도록 제어될 수 있다.
도 4와 같이, 결정화 유도 금속층(30)을 증착 후 바로 제거함으로써 금속 실리사이드 씨드(40)가 비정질 실리콘층(20) 위에 형성되면, 이 상태에서 비정질 실리콘층(20) 전체를 결정화 열처리한다. 이때, 열처리는 예를들어, 500℃ ~ 600℃에서 2시간 ~ 6시간 정도 수행하는 것이 바람직하다. 즉, 상기한 금속 실리사이드 씨드 유도 결정화(Silicide Seed Induced Crystallization; SIC) 방법으로 비정질 실리콘층(20)을 결정화하여 다결정 실리콘층(50)을 형성한다.
이 경우, 비정질 실리콘층(20)을 열처리하면 도 14b에 도시된 바와 같이, 도트(dot) 형태의 금속 실리사이드 씨드(40) 각각으로부터 수직 및 원주방향으로 결정성 성장이 이루어져서 비정질 실리콘층(20) 전체가 다결정 실리콘층(50)으로 결정화된다.
상기한 바와 같이, 본 발명에 따른 비정질 실리콘 박막의 결정화 방법에서는 결정화 유도 금속층(30)을 비정질 실리콘층(20)의 표면에 스퍼터링 방법에 의해 증착한 후, 산성용액을 이용하여 제거함에 따라 결정화 유도 금속층(30)을 스퍼터링 방식으로 증착할 때 플라즈마 에너지로 인해 결합한 실리사이드는 제거되지 않고 비정질 실리콘층(20)의 표면에 도트 형태로 남아 있게 되고, 이 금속 실리사이드가 결정화 열처리시 씨드로 작용하여 낮은 온도에서 비정질 실리콘 박막을 결정화할 수 있다.
또한, 상기한 금속 실리사이드 씨드(40)는 결정화 유도 금속층(30)을 스퍼터링 방식으로 증착할 때 플라즈마 에너지로 인해 확률적으로 실리콘과 결합하여 도트 형태로 형성되므로 결정립의 균일도가 향상된 다결정 실리콘 박막을 얻을 수 있고, 다결정 실리콘층(50)은 도트(dot) 형태의 금속 실리사이드 씨드(40)가 결정립(grain) 성장의 핵(nuclei) 역할을 하여 성장된 결정립은 대형화가 이루어지게 된다. 그 결과, 이러한 다결정 실리콘 박막을 이용하여 제조된 박막트랜지스터는 후술하는 바와 같이 누설전류 감소가 이루어지게 된다.
더욱이, 본 발명의 SILC를 이용한 결정화 방법으로 비정질 실리콘 박막을 결정화한 경우, 금속 유도 결정화의 가장 큰 문제점인 금속 오염을 최소화할 수 있게 되어, 후술하는 바와 같이, 누설전류가 감소된 고성능 다결정 실리콘 박막 트랜지스터를 제조할 수 있다.
이하에 본 발명에 따른 SIC를 이용한 결정화 방법으로 얻어진 다결정 실리콘층을 이용한 박막 트랜지스터의 제조방법을 도 5 내지 도 10을 참고하여 설명한다.
우선, 도 5에 도시된 바와 같이, 상기한 SIC 공정을 거치면서 결정화된 다결정 실리콘층(50)을 사진 식각(photolithography) 공정을 사용한 패터닝에 의해 활성화 영역(52)을 형성한다.
사진 식각 공정을 이용한 패터닝을 위해 먼저 예를 들어, 포토레지스트(PR)을 사용하여 활성화 영역(52)에 대응하는 식각 마스크를 형성하고 이를 이용하여 식각 공정을 진행할 수 있다. 식각 공정은 건식 식각법과 습식 식각법이 사용될 수 있다. 건식 식각법은 SF6 가스와 O2 가스를 혼합하여 반응성 이온 식각(Reactive Ion Etch; RIE)을 할 수 있으며, 습식 식각법은 HNO3 용액과 HF의 혼합 용액을 이용할 수 있다.
다음으로, 도 6에 도시된 바와 같이, 활성화 영역(52)의 표면에 게이트 절연막을 형성하기 위한 절연막(60)을 형성하고, 이어서 절연막(60)의 표면에 게이트 전극을 형성하기 위한 금속막(70)을 형성한다. 여기에서, 절연막(60)은 실리콘 산화막(SiO2) 또는 실리콘 질화막(Si3N4)이 사용될 수 있고, 게이트 전극 형성용 금속막(70)은 W, Pt, Ti, Al, Ni, Mo 등의 도전성 재료가 사용될 수 있다.
절연막(60) 및 금속막(70)을 증착한 후, 도 7에 도시된 바와 같이, 그 위에 포토레지스트로 식각 마스크를 형성하고, 이를 이용하여 게이트 전극 형성용 금속막(70)과 게이트 절연막 형성용 절연막(60)을 순차적으로 식각하여 게이트 전극(72) 및 게이트 절연막(62)을 형성한다.
그 후, 도 8에 도시된 바와 같이, 상기 식각 마스크를 이온주입 마스크로 사용하여 SIC 방법으로 결정화된 다결정 실리콘으로 이루어진 활성화 영역(52)에 N-형 또는 P-형 도펀트 이온을 주입하여 소스 영역(52a)과 드레인 영역(52b)을 정의한다.
이 경우 주입되는 도펀트는 N-형인 경우 예를 들어, P, PH3 또는 As를 사용할 수 있고, P-형인 경우는 B, B2H6 또는 BH3를 사용한다. 그 결과, 소스 영역(52a)과 드레인 영역(52b) 사이에 도펀트가 주입되지 않은 영역은 채널 영역(52c)이 된다.
소스 영역(52a)과 드레인 영역(52b)에 대한 도핑이 완료되면, 기판을 수소 분위기 하에서 400℃~600℃ 사이의 온도, 예를 들어 550℃에서 1시간 내지 5시간 동안 열처리를 하여, 소스 영역(52a), 드레인 영역(52b)에 주입된 도펀트를 활성화함과 동시에 댕글링 본드를 제거하여 제조된 박막 트랜지스터의 누설전류를 감소시킨다.
마지막으로, 도 9 및 도 10에 도시된 바와 같이, 기존의 공정에 따라 기판 상에 층간 절연막(90)을 형성하고 층간 절연막(90)의 일부를 식각하여 소스 영역(52a), 드레인 영역(52b) 및 게이트 전극(72)의 게이트 영역(100)에 대한 접촉창(102,106,104)을 형성한 후, 소스 전극(94) 및 드레인 전극(96), 게이트 전극(98)을 도전성 재료를 사용하여 형성하면, 박막 트랜지스터가 완성된다.
(실시예)
이하에 본 발명의 일 실시예로서, 금속 실리사이드 씨드 유도 결정화(SIC)를 이용한 다결정 실리콘 박막 트랜지스터를 제작한 후 다결정 실리콘 박막 및 박막 트랜지스터의 특성을 측정하였다.
우선, 300nm의 버퍼 산화막(buffer oxide)이 증착된 평판 디스플레이용 유리 기판(예를 들어, Corning eagle XG)에 저압기상증착(Low Pressure Chemical Vapor Deposition : LPCVD) 방식으로 500도에서 SiH4 가스를 이용하여 100nm 비정질 실리콘 박막을 증착하였다.
그 후 1%로 희석된 HF 용액을 이용해 비정질 실리콘 표면에 형성된 자연 산화막(native oxide)을 제거하고, 약 5nm의 니켈(Ni)을 DC 마그네트론 스퍼터(magnetron sputter) 방식으로 상온에서 증착하였다. 증착된 니켈(Ni)을 결정화 열처리 전에 바로 제거하기 위해 70도의 황산(H2SO4) 용액에 30분간 담궜다. 이 과정에서 비정질 실리콘 표면과 반응하여 실리사이드화된 니켈(Ni) 실리사이드들은 제거되지 않고, 실리사이드화 되지 않은 니켈(Ni)은 제거되었다.
도 11(a) 및 도 11(b)는 각각 비정질 실리콘에 증착된 Ni을 제거하기 전과 후에 Si과 Ni의 XPS(X-ray photoelectron spectroscopy) 스펙트럼(spectrum)의 변화를 보여준다.
도 11(a)에서 Si 피크는 Ni을 제거하기 전과 제거 후에 결합 에너지(Binding Energy)가 99.5eV를 나타내며, 반면에 넓게 산화된 Si(Oxidized Si) 피크는 상이한 것으로 나타난다. Ni 제거 전에 산화된 Si 피크는 Ni 제거 후 보다 더 낮게 되며, 이는 표면에 노출된 Si이 황산에서 Ni을 제거하는 동안 화학적으로 산화된 것을 나타낸다.
비정질 실리콘 위에 산화된 Ni(NiO, NiO2의 혼합물) 및 증착된 Ni이 도 11(b)에 도시된 바와 같이 70도 황산 용액에 30분 동안 디핑함에 의해 제거된 경우, 단지 Ni 실리사이드상만이 존재하며, 이 경우 결합 에너지(Binding Energy)는 853.6eV로 나타났다. Ni2p의 결합에너지가 시프트된 것으로 나타났다. 이러한 결합 에너지의 변화는 Ni-Si 결합(bond) 형성시에 Ni로부터 Si으로의 전하 이동(charge transfer)을 반영한다. 따라서, 실리사이드 씨드로서 Ni-Si 결합(bond)의 존재는 열처리 공정 동안 결정화를 위한 핵(nuclei)을 형성하였다.
XPS는 어떠한 원자들이 존재하며, 어떻게 결합되어 있는지 정보를 주는 분석 방법으로, 도 11(b)의 그래프에 나타난 바와 같이, Ni을 제거하여도 실리사이드 상이 남아있다는 것을 확인할 수 있다. 이는 황산이 Ni을 식각할 때 실리콘과 결합하여 실리사이드상을 이루고 있는 Ni은 실리콘과의 결합력이 더 강해 제거되지 않고 남아 있게 된다.
도 12는 결정화 열처리된 비정질 실리콘(a-Si) 박막, MIC 다결정 실리콘(poly-Si) 박막 및 SIC 다결정 실리콘(poly-Si) 박막의 라만 스펙트럼(Raman Spectrum)을 나타내는 그래프이다.
라만 분광법(Raman spectroscopy)으로 박막의 분석하기 위해 Ni층 없이 열처리된 비정질 실리콘(a-Si)막, Ni층을 구비하고 금속 유도 결정화된 실리콘(MIC)막, 및 본 발명에 따른 니켈 실리사이드 유도 결정화된 실리콘(SIC)막을 준비하고, 3샘플에 대한 라만 스펙트럼(Raman Spectrum)을 측정하여 도 12에 그래프로 나타내었다. 본 발명의 SIC 다결정 실리콘은 Ni을 100nm 두께의 비정질 실리콘 표면으로부터 제거한 후 결정화 열처리를 500도에서 1시간 실시하였다.
도 12의 그래프와 같이, 라만 분광법(Raman spectroscopy)으로 분석한 결과를 보면, 비정질 실리콘(a-Si)막의 스펙트럼은 480 cm-1 근처에서 넓은 구조를 나타냈고, 이는 비정질 실리콘(a-Si)을 나타낸다. 520 cm-1 근처에서 다결정 실리콘 피크(peak)가 나타나는데, 그 강도(Relative Intensity)는 SIC가 제일 높은 것으로 보아 결정성이 MIC에 비해 높은 것을 알 수 있다. 이 경우, 480 cm-1에 중심을 둔 넓은 피크가 보이지 않는 것은 MIC, SIC가 발생된 것을 나타내며, 비정질 실리콘 박막이 500도에서 1시간 동안 열처리 후 전체적으로 결정화가 이루어진 것을 나타낸다.
또한, Ni의 오염을 조사하기 위해 MIC와 SIC 두 가지 방법으로 결정화한 후 다결정 실리콘 표면에 남아있는 산소(O), 니켈(Ni) 및 실리콘(Si) 원자의 양을 AES(Auger electron spectroscopy)로 분석하였다. MIC와 SIC 다결정 실리콘(poly-Si)의 AES 스펙트럼을 측정하여 도 13에 나타내었다.
도 13의 그래프를 보면, AES 분석 결과 MIC에 의해 결정화된 다결정 실리콘은 Ni 피크(peak)가 770 eV에서 나타나는 반면, SIC에 의해 결정화된 다결정 실리콘은 Ni 피크가 나타나지 않은 것으로 보아 SIC 방법에 의해 다결정 내 니켈 오염이 극소화된 것을 알 수 있다.
MIC 및 SIC poly-Si의 표면에 각 원소의 상대 원자 퍼센트[%]
MIC poly-Si SIC poly-Si
O 60.90 84.77
Si 4.22 5.63
Ni 16.26 1.79
다결정 실리콘 내 니켈 및 실리콘, 산소의 비율을 위의 표 1에 정리하여 나타내었다.
표 1과 같이, MIC에 의해 결정화된 다결정 실리콘의 니켈 함량은 16.26% 인데, SIC 방법으로 결정화된 다결정 실리콘의 니켈 함량은 1.79%로 극히 줄어든 것을 확인할 수 있다.
광학 현미경 및 SEM을 사용하여 MIC 및 SIC poly-Si의 표면을 조사하기 위하여 샘플은 Secco 에칭이 이루어졌다. Secco 식각액은 결정질 Si으로부터 비정질 실리콘과 Ni 실리사이드를 선택적으로 식각할 수 있다.
도 14(a)는 MIC 방법으로 결정화된 다결정 실리콘을 Secco 에칭한 현미경 사진으로서, MIC 다결정 실리콘은 매우 다공성 구조를 나타내며 전체적으로 결정화된 영역의 식각으로 인하여 결정립(grain)이 형성된 것을 관찰할 수 없는 것으로 미루어보아, 다결정 실리콘 대부분이 실리사이드화 되어 니켈 함량이 매우 높은 것을 알 수 있다.
도 14(b)의 SIC 경우, 일정한 결정립들이 형성된 것을 확인할 수 있다. 이는 스퍼터링 방법을 통해 니켈이 상온에서 증착되는 과정에서 니켈이 실리콘과 반응하여 형성된 도트(dot) 형태의 실리사이드 씨드가 결정화 열처리 시 핵으로서 결정립 성장에 의해 비정질 실리콘의 결정화가 이루어진 것을 알 수 있다.
도 14(c)는 도 14(b)의 일부분을 확대한 사진이고, 도 14(d)는 도 14(c)의 일부분을 확대한 사진이다. 도 14(c)의 사진에는 결정화 성장 선단에 존재하는 실리사이드들이 입자 경계에 편석되어 위치된 것을 알 수 있다.
이렇게 MIC와 SIC 방법을 통해 형성된 다결정 실리콘의 전기적 특성을 확인하기 위해 박막 다결정 실리콘 트랜지스터를 제작하였는데, 위에서 얻어진 MIC, SIC 다결정 실리콘 박막을 사용하였다.
먼저, 두 가지 박막 다결정 실리콘을 활성화 영역 형태로 사진 식각 방식으로 패터닝하였는데, 이때 식각은 SF6, O2 가스를 이용해 RIE(Reactive Ion Etching) 방법으로 하였다.
이 후, 게이트 절연막을 100nm의 SiO2, 게이트 전극을 200nm의 MoW을 각각 PECVD(Plasma enhanced chemical vapor deposition) 및 스퍼터링 방식으로 증착하였다.
증착 후 게이트 전극을 형성하기 위한 패터닝을 위해 사진 식각 공정을 하였는데, 게이트 전극의 식각을 위해 H3PO4 + CH3COOH + HNO3 + H2O 에천트를 사용하였고, 게이트 절연막은 CHF4 , Ar, SF6 가스를 이용하여 RIE 방법으로 식각하였다.
소스/드레인 형성을 위해 IMD(Ion mass doping) 장치를 통해 RF 150 W, DC 17 keV의 강도로 B2H6의 불순물을 주입하고, 절연체(SiO2)로 시편 전체에 보호막을 증착하였다. 이 후, 수소 분위기에서 550도 1시간 동안 열처리하여 불순물들을 활성화하였고, 전극 접촉을 위해 게이트, 소스 그리고 드레인에 접촉창을 만들어 금속 배선 공정을 실시하였다.
이 모든 과정은 1000-클래스(class)의 클린룸에서 진행되었으며, 전기적 특성 측정을 위해 Keythley 2636 시스템을 사용하였다.
MIC, MILC 및 SIC 방법으로 각각 만들어진 p채널 다결정 실리콘 박막 트랜지스터의 전기적 특성은 도 15의 그래프 및 표 2와 같다.
3 결정화 다결정 실리콘 TFT의 장치 파라미터
파라미터 MIC MILC SIC
Field-effect mobility
μFE(㎠/V-s)		 29.86±4.0 57.6±3.5 62.08±3.8
Threshold voltage
Vth(V)		 10.11±1.04 7.52±0.86 7.42±0.98
Subthreshold slope
S.S(V/dec)		 1.56±0.23 0.9±0.11 0.73±0.08
Minimum leakage current
Imin(×10-10A)		 63.7±3.41 2.76±3.51 1.17±3.55
Maximum on current
ION(×10-4A)		 1.40±1.12 3.10±1.11 3.07±0.85
Maximum on/off ratio
(×105)		 0.21 11.23 17.87
표 2와 같이, MIC-TFT와 SIC-TFT의 전기적 특성을 비교하면, 전계 효과 이동도(Field-effect mobility)가 MIC 방법을 사용할 경우 29.86±4.0(㎠/V-s)인데 비해 SIC 방법을 사용할 경우 62.08±3.8(㎠/V-s)로 월등히 높아진 것을 알 수 있다.
또한, 최소누설전류(Minimum leakage current)는 MIC 방법의 경우 63.7±3.41(×10-10A)인데 비해 SIC 방법의 경우 1.17±3.55(×10-10A )로서 월등하게 작아지는 것을 알 수 있다.
더욱이, 최대 온/오프 비율(Maximum on/off ratio)은 MIC 방법의 경우 0.21(×105)인데 비해 SIC 방법의 경우 17.87(×105)로 월등하게 증가됨을 알 수 있다.
또한, MILC-TFT와 SIC-TFT의 전기적 특성을 비교하면, SIC-TFT의 특성이 MILC-TFT와 유사하거나 더 우수한 것을 알 수 있다. 특히 최소누설전류는 MILC 방법의 경우 2.76±3.51(×10-10A)인데 비해 SIC 방법의 경우 1.17±3.55(×10-10A )로서 1/2 이하로 작아지는 것을 알 수 있다.
이러한 누설전류의 개선은 다결정 시리콘 박막에서 Ni 농도의 감소에 기인하고 있다. Ni 농도가 감소하면 결정립의 크기는 확대되며, 이는 전기적 특성 향상을 도모한다. 결정립의 크기는 온-상태 전류와 같은 전기적 특성에 영향을 미친다.
이상에서는 본 발명을 특정의 바람직한 실시예를 예를 들어 도시하고 설명하였으나, 본 발명은 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
10: 기판 20: 비정질 실리콘층
30: 결정화 유도 금속층 40: 금속 실리사이드 씨드
50: 다결정 실리콘층 52: 활성화 영역
52a: 소스 영역 52b: 드레인 영역
52c: 채널 영역 60: 절연막
62: 게이트 절연막 70: 금속막
72: 게이트 전극 90: 층간 절연막
94: 소스 전극 96: 드레인 전극
98: 게이트 전극 100: 게이트 영역
102,104,106: 접촉창

Claims (16)

  1. 기판에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층에 결정화 유도 금속층을 형성하는 단계;
    상기 결정화 유도 금속층을 제거하여 비정질 실리콘층에 금속 실리사이드 씨드를 형성하는 단계; 및
    상기 금속 실리사이드 씨드가 형성된 기판을 열처리하여 비정질 실리콘층을 결정화하는 단계를 포함하는 비정질 실리콘 박막의 결정화 방법.
  2. 제1항에 있어서,
    상기 결정화 유도 금속층은 비정질 실리콘층의 표면에 스퍼터링 방법으로 증착되는 것을 특징으로 하는 비정질 실리콘 박막의 결정화 방법.
  3. 제1항에 있어서,
    상기 결정화 유도 금속층은 50Å ~ 100Å의 두께로 형성되는 것을 특징으로 하는 비정질 실리콘 박막의 결정화 방법.
  4. 제1항에 있어서,
    상기 결정화 유도 금속층은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Cr, Mo, Tr, Ru, Rh, Cd, Pt 중 어느 하나 또는 둘 이상의 합금인 것을 특징으로 하는 비정질 실리콘 박막의 결정화 방법.
  5. 제1항에 있어서,
    상기 결정화 유도 금속층의 제거는 황산(H2SO4)을 포함하는 산성 용액을 이용하는 것을 특징으로 하는 비정질 실리콘 박막의 결정화 방법.
  6. 제1항에 있어서,
    상기 결정화 유도 금속층의 제거는 상온~100℃로 가열한 황산 또는 황산 혼합용액을 사용하는 것을 특징으로 하는 비정질 실리콘 박막의 결정화 방법.
  7. 제1항에 있어서,
    상기 금속 실리사이드 씨드는 비정질 실리콘 층의 표면에 도트(dot) 형태로 형성되는 것을 특징으로 하는 비정질 실리콘 박막의 결정화 방법.
  8. 제1항에 있어서,
    상기 금속 실리사이드 씨드의 분포 밀도는 비정실 실리콘층에 형성되는 결정화 유도 금속층의 두께에 의해 조절되는 것을 특징으로 하는 비정질 실리콘 박막의 결정화 방법.
  9. 제1항에 있어서,
    상기 열처리는 500℃ ~ 600℃에서 2시간 ~ 6시간 동안 수행하는 것을 특징으로 하는 비정질 실리콘 박막의 결정화 방법.
  10. 제1항에 있어서,
    상기 비정질 실리콘층을 형성한 후 비정질 실리콘층을 패터닝하여 활성화 영역을 형성하는 단계를 더 포함하는 비정질 실리콘 박막의 결정화 방법.
  11. 기판에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층에 결정화 유도 금속층을 형성하는 단계;
    상기 결정화 유도 금속층을 제거하여 비정질 실리콘층에 다수의 금속 실리사이드 씨드를 형성하는 단계;
    상기 금속 실리사이드 씨드가 형성된 기판을 열처리하여 비정질 실리콘층을 결정화하는 단계;
    상기 결정화된 다결정정 실리콘층을 활성화 영역으로 패터닝하는 단계;
    상기 다결정 실리콘층의 상부에 게이트 절연막 및 게이트 전극을 순차적으로 형성하는 단계; 및
    상기 다결정 실리콘층의 활성화 영역에 N-형 또는 P-형 도펀트 이온을 주입하여 소스 영역과 드레인 영역을 형성하는 단계를 포함하는 다결정 박막 트랜지스터의 제조방법.
  12. 제11항에 있어서,
    상기 결정화 유도 금속층은 비정질 실리콘층의 표면에 스퍼터링 방법으로 증착되는 것을 특징으로 하는 다결정 박막 트랜지스터의 제조방법.
  13. 제11항에 있어서,
    상기 결정화 유도 금속층은 50Å ~ 100Å의 두께로 형성되는 것을 특징으로 하는 다결정 박막 트랜지스터의 제조방법.
  14. 제11항에 있어서,
    상기 결정화 유도 금속층의 제거는 황산(H2SO4)을 포함한 산성 용액을 이용하는 것을 특징으로 하는 다결정 박막 트랜지스터의 제조방법.
  15. 제11항에 있어서,
    상기 금속 실리사이드 씨드는 비정질 실리 콘층의 표면에 도트(dot) 형태로 형성되는 것을 특징으로 하는 비정질 실리콘 박막의 결정화 방법.
  16. 제11항에 있어서,
    상기 금속 실리사이드 씨드의 분포 밀도는 비정실 실리콘층에 형성되는 결정화 유도 금속층의 두께에 의해 조절하는 것을 특징으로 하는 다결정 박막 트랜지스터의 제조방법.
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KR20190042988A (ko) * 2017-10-17 2019-04-25 한국과학기술연구원 박막형 트랜지스터 채널 및 이를 이용한 박막형 트랜지스터

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