KR20130097116A - 게이트 스페이서를 포함하는 증가형 갈륨 나이트라이드 고전자이동 트랜지스터 소자 및 이를 제조하는 방법 - Google Patents
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Abstract
셀프 얼라인된 게이트 스페이서, 게이트 금속 물질 및 게이트 화합물을 포함하는 증가형 GaN 소자 및 이를 생성하는 방법. 상기 물질들은 제조비용을 줄이는 단일 포토마스크를 이용하여 패터닝되고 에칭된다. 게이트 스페이서와 게이트 화합물의 접합부는 유전체막과 게이트 화합물의 접합부보다 낮은 누설량을 가지고 있어 게이트 누설을 감소시킨다. 추가적으로 옴접합 금속층이 필드 플레이트로 이용되어 드레인 접합을 향한 도핑된 Ⅲ-Ⅴ족 게이트 화합물 코너에서 전기장을 완화시켜서 게이트 누설전류를 낮추고 게이트 안정성을 향상시킨다.
Description
본 발명은 증가형 갈륨 나이트라이드(GaN; Gallium nitride) 고전자이동 트랜지스터(high electron mobility transistor; HEMT) 소자의 기술분야에 관련된다. 특히, 발명은 게이트 스페이서(gate spacer)를 포함하는 증가형 HEMT 소자를 제공하는 방법 및 장치에 관련된다.
갈륨 나이트라이드(GaN) 반도체 소자는 큰 전류를 수송하고 높은 전압을 지지하는 이들의 성능 때문에 점점 더 파워 반도체 소자에 유용해지고 있다. 이 장치의 발전은 일반적으로 고전력/고주파수 어플리케이션을 목적으로 한다. 이와 같은 어플리케이션용으로 제조된 소자들은 높은 전자 이동도를 보이는 일반적인 소자 구조를 기초로 하며, 이종접합 전계효과 트랜지스터(HFET; heterojunction field effect transistors), 고전자이동 트랜지스터(HEMT), 또는 모듈레이션 도핑 전계효과 트랜지스터(MODFET; modulation doped field effect transistor)와 같이 다양하게 언급된다.
GaN HEMT소자는 적어도 두 개의 나이트라이드층을 포함하는 나이트라이드 반도체를 포함한다. 상기 반도체 또는 버퍼층 상에 형성된 상이한 물질들은 상기 층이 상이한 밴드갭을 가지도록 만든다. 인접 나이트라이드층 내의 상이한 물질들은 또한 상기 두 층의 접합부 근처의 전도성 2차원 전자가스(2DEG; 2dimensional electron gas)영역, 특히 좁은 밴드갭을 가진 상기 층에 영향을 주는 분극을 야기시킨다.
분극을 야기시키는 상기 나이트라이드층은 일반적으로 2DEG를 포함하도록 GaN층에 인접한 AlGaN 배리어층(barrier layer)을 포함하여, 전하가 소자를 통과할 수 있게 한다. 이 배리어층은 도핑되거나 도핑되지 않을 수 있다. 2DEG영역은 게이트 바이어스 0에서 게이트 아래에 존재하기 때문에, 대부분의 나이트라이드 소자는 일반적으로 공핍형(depletion mode)소자이다. 2DEG영역이 게이트 아래, 적용된 게이트 바이어스가0인 게이트 아래로 고갈(즉, 제거)되면, 소자는 증가형 소자가 될 수 있다. 증가형 소자는 이것들이 제공하는 부가적인 안정성 및 이것들은 간단하게 제어하기 쉬우며, 회로를 구동하는 비용이 낮기 때문에 유용하고, 노멀오프(normally-off) 이다. 증가형 소자는 전류를 전도(conduct)하기 위해 게이트에 적용된 정 바이어스(positive bias)를 요구한다.
종래의 증가형 GaN 트랜지스터에 있어서, 게이트 금속 및 p 형 GaN 물질 또는 p형 AlGaN물질들은 독립된 포토마스크를 이용하여 정의된다. 예컨대, 도1(선행기술)은 게이트 금속 및 게이트 pGaN이 두 개의 상이한 포토마스크로 처리된 것을 보여준다. 도1은 종래의 증가형 GaN 트랜지스터 소자(100)를 도시하며, 이 소자는 사파이어(sapphire) 또는 실리콘(silicon) 중 하나일 수 있는 기판(101), 전이층(102), 도핑되지 않은(un-doped) GaN 물질(103), 도핑되지 않은 AlGaN물질(104), 소스 옴접합 금속(109, source ohmic contact metal), 드레인 옴접합 금속(110), p형 AlGaN 또는 p형 GaN 물질(105), 고농도 도핑된 p형 GaN 물질(106), 및 게이트 금속(111)을 포함한다.
도1과 같이, 게이트 금속, p형 GaN, 또는 p형 AlGaN 물질은 두 개의 독립된 포토마스크에 의해 정의된다. 제1 마스크는 하드 마스크(hard mask)를 패터닝하고 p형 GaN을 선택적으로 성장하는것 또는 p형 GaN을 패터닝 및 에칭하는것 중 하나에 의해, p형 GaN 또는 p형 AlGaN을 형성하기 위해 이용된다. 제2 마스크는 게이트 금속을 패터닝하고 리프트 오프(lift off)하는 것 또는 게이트 금속을 패터닝하고 에칭하는것 중 하나에 의해, 게이트 금속을 형성하기 위해 이용된다. 두 개의 마스크 공정은 포토/에칭 최소 CD보다 넓은 게이트 길이를 만든다. 이것은 높은 게이트 전하, 넓은 셀피치(wider cell pitch) 및 높은 Rdson (저항에 대한것)을 야기시킨다. 종래의 제조방법은 또한 제조비용을 증가시킨다. 또 다른 단점은 높은 전기장이, 드레인 옴접합 금속을 향한 p형 GaN물질 또는 p형 AlGaN 물질 게이트 코너(coner)측에 위치되는 것이다. 이 높은 전기장은 높은 게이트 누설 전류 및 게이트 안정성 악화를 야기시킨다.
선행기술에 대한 상술한 단점들을 방지하기 위해서 셀프 얼라인된(self-aligned) 게이트를 포함하는 증가형 GaN 트랜지스터 구조물을 제공하는 것이 바람직하다. p형 GaN 또는 AlGaN의 게이트 코너측의 높은 전기장을 완화시키는 특성을 제공하는 것도 바람직하다.
본 명세서에서 설명된 실시예들은 셀프 얼라인된(self-aligned) 게이트 스페이서, 게이트 금속 물질 및 게이트 화합물을 가지는 증가형 GaN 트랜지스터 및 이와 같은 것을 형성하는 방법에 관련된다. 상기 물질들은 제조비용을 줄이는 단일 포토마스크를 이용하여 패터닝되고 에칭된다.
게이트 스페이서와 게이트 화합물의 접합부(interface)는 유전체막(dielectric film)과 게이트 화합물의 접합부보다 낮은 누설양을 가져서 게이트 누설을 줄인다. 추가적으로 옴접합 금속층이 필드 플레이트(field plate)로 이용되어, 드레인 접합부를 향한 도핑된 Ⅲ-Ⅴ족 게이트 화합물 코너에서의 전기장을 완화(relieve)시켜서 게이트 누설 전류를 낮추고 게이트 안정성을 향상시킨다.
도1은 종래의 증가형 GaN 트랜지스터의 횡단면도를 도시한다.
도2는 본 명세서에서 설명된 본 발명의 제1 실시예에 따라 형성된 게이트 스페이서를 포함하는 증가형 GaN HEMT소자를 도시한다.
도3a 내지 도3h는 본 발명의 제1 실시예에 따른 증가형 GaN HEMT소자의 형상을 구조도로 도시한다.
도4는 본 발명의 제2실시예에 따라 형성된 게이트 스페이서를 포함하는 증가형 GaN HEMT소자를 도시한다.
도5a 내지 도5g는 본 발명의 제2 실시예에 따른 증가형 GaN HEMT소자의 형상을 구조도로 도시한다.
도6은 본 발명의 제3 실시예에 따라 형성된 게이트 스페이서를 포함하는 증가형 GaN HEMT소자를 도시한다.
도7a 내지 도7h는 본 발명의 제3실시예에 따른 증가형 GaN HEMT소자의 형상을 구조도로 도시한다.
도8은 본 발명의 제4실시예에 따라 형성된 게이트 스페이서를 포함하는 증가형 GaN HEMT소자를 도시한다.
도9a 내지 도9g는 본 발명의 제4실시예에 따른 증가형 GaN HEMT소자의 형상을 구조도로 도시한다.
도2는 본 명세서에서 설명된 본 발명의 제1 실시예에 따라 형성된 게이트 스페이서를 포함하는 증가형 GaN HEMT소자를 도시한다.
도3a 내지 도3h는 본 발명의 제1 실시예에 따른 증가형 GaN HEMT소자의 형상을 구조도로 도시한다.
도4는 본 발명의 제2실시예에 따라 형성된 게이트 스페이서를 포함하는 증가형 GaN HEMT소자를 도시한다.
도5a 내지 도5g는 본 발명의 제2 실시예에 따른 증가형 GaN HEMT소자의 형상을 구조도로 도시한다.
도6은 본 발명의 제3 실시예에 따라 형성된 게이트 스페이서를 포함하는 증가형 GaN HEMT소자를 도시한다.
도7a 내지 도7h는 본 발명의 제3실시예에 따른 증가형 GaN HEMT소자의 형상을 구조도로 도시한다.
도8은 본 발명의 제4실시예에 따라 형성된 게이트 스페이서를 포함하는 증가형 GaN HEMT소자를 도시한다.
도9a 내지 도9g는 본 발명의 제4실시예에 따른 증가형 GaN HEMT소자의 형상을 구조도로 도시한다.
하기의 상세한 설명에 있어서, 특정 실시예가 참조되어 구성된다. 이 실시예들은 충분히 세부적으로 설명되어 이 기술분야의 일반적인 기술자들은 이것들을 실현시킬 수 있다. 이와 다른 실시예들이 이용될 수 있고, 다양한 구조, 논리 및 전기적인 변화들이 만들어질 수 있다는 점이 이해된다.
본 발명은 셀프 얼라인된(self-aligned) 게이트 스페이서, 게이트 금속 물질 및 게이트 화합물을 가지는 증가형 GaN HEMT소자 및 이와 같은 소자를 만드는 방법이다. 상기 물질들은 제조비용을 줄이는 단일 포토마스크를 이용하여 패터닝되고 에칭된다. 또한 게이트 스페이서(21)와 게이트 화합물의 접합부(interface)는 유전체막과 게이트 화합물의 접합부보다 낮은 누설량을 가지게 되어 게이트 누설(gate leakage)을 줄인다. 추가적으로, 옴접합 금속층은 필드 플레이트(field plate)로 이용되어 드레인 접합을 향한 도핑된 Ⅲ-Ⅴ족 게이트 화합물의 코너의 전기장을 완화시켜서 게이트 누설 전류를 낮추고 게이트 안정성을 향상시킨다. 소스 전위(source potential)에서 필드 플레이트는 드레인 바이어스로부터 게이트를 보호한다. 게이트 드레인 전하(Qqd)는 감소된다.
도2 및 도3a 내지 3h를 참조하면, 게이트 스페이서 및 셀프 얼라인된 게이트를 포함하는 증가형 GaN HEMT소자를 형성하는 것에 대한 제1실시예가 설명되며, 여기서 유사한 참조번호는 도면 전체에 있어서 유사한 구성에 대하여 계속적으로 이용된다. 도2는 도3a-3h에 관련되어 하기에 설명된 방법에 의해 형성된 증가형 GaN HEMT소자(200)를 도시하며, 이것은 셀프 얼라인된 게이트 금속(17) 및 Ⅲ-Ⅴ족 게이트 화합물(15)을 포함한다. 소자(200)는 실리콘 기판(11), 버퍼 물질(12), 도핑되지 않은 GaN 버퍼 물질(13), 도핑되지 않은 AlGaN 배리어 물질(14). 상기 Ⅲ-Ⅴ족 게이트 화합물(15), 상기 게이트 금속(17), 유전체(dielectric) 물질(18), 드레인 옴접합(19), 소스 옴접합(20) 및 유전체 스페이서(21, dielectric spacer)를 포함한다. 소스 금속(20)은 게이트를 넘어 확장되고 드레인 접합을 향하는 필드 플레이트로 또한 기능한다.
도3a는 하부에서 상부로, 실리콘 기판(11), 버퍼 물질(12), 도핑되지 않은 GaN 버퍼 물질(13), 도핑되지 않은 AlGaN 배리어 물질(14), 및 Ⅲ-Ⅴ족 게이트 화합물 물질(15)을 포함하는 GaN HEMT 소자(200a)의 EPI구조를 도시한다. 도핑되지 않은 GaN 버퍼 물질(13)은 바람직하게는 약0.5 내지 약5um의 두께를 가진다. 도핑되지 않은 AlGaN 배리어 물질(14)은 바람직하게는 약50Å 내지 약300Å의 두께를 가진다. 도핑되지 않은 AlGaN 배리어 물질(14)은 AlGaN물질에 대해 약12% 내지 28%의 금속 양(metallic content)의 Al을 포함한다. Ⅲ-Ⅴ족 게이트 화합물(15)은 약 500Å 내지 약2000Å의 두께를 가질 수 있다. 추가적으로, Ⅲ-Ⅴ족 게이트 화합물(15)은 cm3 당(per) 약1018 내지 약1020 원자 사이의 p형 도핑농도를 가질 수 있다.
도3b와 같이, 게이트 금속(17)은 도3a에 나타난 EPI구조 상에 증착된다. 게이트 금속(17)은 대안적으로, 상술한 EPI 성장의 끝에 성장될 수도 있다. 게이트 금속(17)은 내화성(refractory) 금속 또는 그 화합물로 만들어 질 있고, 이것으로는 예컨대 탄탈럼(Ta), 탄탈럼 나이트라이드(TaN), 티타늄 나이트라이드(TiN), 팔라듐(Pd), 텅스텐(W), 텅스텐 실리사이드(WSi2)가 있다.
그 후, 단일 포토마스크는 게이트 금속(17)을 패터닝하고 에칭하는데 이용되어 도3c와 같이 스택(stack) 및 구조가 만들어진다. 게이트 금속(17) 은 예컨대 플라즈마 에칭과같이 임의의 잘 알려진 기술로 에칭되고 그 후 포토레지스트 스트립(photoresist strip)이 수행된다.
도3d를 참조하면, 실리콘 산화물(SiO2) 또는 플라즈마 기상증착 성장(PECVD) 실리콘 나이트라이드(Si3N4)와 같은 유전체 물질(21)이 도3c의 구조 상에 증착된다. 유전체 물질(21)이 증착된 후에, 에치백(etch back) 공정이 수행되어 유전체 물질(21)을 패터닝하고 에칭하여 게이트 금속(17)의 측벽(sidewall)에 스페이서(21, spacers)를 만든다(도3e 참조).
도3f를 참조하면, Ⅲ-Ⅴ족 게이트 화합물(15)의 에칭은 게이트 금속(17) 및 스페이서(21)를 하드 마스크로 이용하여 수행된다. 예컨대 Si3N4와 같은 유전체 물질(18)이 그 후 도3f의 구조 상에 증착된다. 유전체 물질(18)의 증착 후에, 물질(18)은 접합 포토마스크를 이용하여 에칭되고 그 후 포토레지스트 스트립에 의해 도3g에 도시된 구조가 형성된다.
옴접합 금속이 도3g의 구조상에 증착된다. 옴접합 금속은 티타늄(Ti), 알루미늄(Al), 및 캡핑 금속 스택(capping metal stack)으로 만들어질 수 있다. 옴 금속의 증착 이후, 금속 마스크는 옴접합 금속을 패터닝하고 에칭하는데 이용되어 도3h에 나타난 바와 같이 드레인 옴접합(19) 및 소스 옴접합(20)을 만든다. AlGaN/GaN 2DEG으로 옴접합을 형성하기 위해 급속열처리(RTA; rapid thermal annealing)가 수행된다. 소스 옴접합 금속(20)이 게이트 상에 제공되고, 필드 플레이트로 기능한다. 이것은 드레인 옴접합(19)에 가장 가까운 Ⅲ-Ⅴ족 게이트 화합물(15)의 코너의 전기장을 감소시킨다.
상술한 방법에 따라서, 게이트 금속(17)이 패터닝되고 에칭된다. 유전체 스페이서(21)가 이후 게이트 금속(17)의 측벽에 형성된다. Ⅲ-Ⅴ족 게이트 화합물(15)이 그 후 게이트 금속(17) 및 스페이서(21)를 하드 마스크로 이용하여 에칭된다. 게이트 금속(17), 스페이서(21), 및 게이트 화합물(15)이 단일 포토마스크 후에 형성되고 따라서 자동적으로 셀프 얼라인된다. 옴접합 금속(19) 및 (20)은 Ti, Al, 및 캡핑 금속 스택(capping metal stack)으로 만들어 진다. 소스 금속(20)은 게이트를 넘어 필드 플레이트로 기능한다. 이것은 드레인을 향한 게이트의 코너에서의 전기장을 감소시킨다. 소스 옴접합 금속(20)이 필드 플레이트로 이용되어 드레인 옴접합(19)를 향한 Ⅲ-Ⅴ족 게이트 코너에서의 전기장을 완화시키기 때문에, 낮은 게이트 누설 전류 및 향상된 게이트 안정성이 이뤄진다. 추가적으로 소스 전위에서 필드 플레이트가 드레인 바이어스로부터 게이트를 보호하여 게이트-드레인 전하(Qqd)가 감소된다.
도4 및 도5a 내지 도5g를 참조하면, 발명의 제2 실시예가 설명된다. 도4는 도5a 내지 5g에 나타난 방법에 의해 형성된, 게이트 스페이서(21)를 포함하는 증가형 GaN HEMT 소자(300)를 도시한다. 결과로서의 소자(300)는 셀프 얼라인된 게이트 금속(17) 및 Ⅲ-Ⅴ족 게이트 화합물(15)를 가질 것이다. 도4의 소자(300)는 도2의 소자(200)과 상이하며, 소자(300)는 게이트 금속(17)의 측벽뿐만 아니라 Ⅲ-Ⅴ족 게이트 화합물(15)의 측벽에도 형성된다.
도5a는, 하부에서 상부로, 실리콘 기판(11), 버퍼 물질(12), 도핑되지 않은 GaN 버퍼 물질(13), 도핑되지 않은 AlGaN 배리어 물질(14), 및 Ⅲ-Ⅴ족 게이트 화합물 물질(15)을 포함하는 EPI 구조(300a)를 도시한다. 상기 다양한 물질들의 규모 및 구성은 제1실시예와 유사하다.
도5b와 같이, 제1실시예에서처럼 게이트 금속(17)은 도5a에 나타난 EPI구조 상에 증착 또는 성장된다.
그 후, 단일 포토마스크가 게이트 금속(17) 및 Ⅲ-Ⅴ족 게이트 화합물(15)을 패터닝 및 에칭하는데 이용되고, 그 결과 도5c에 나타난 것과 같은 구조 및 상태를 만든다(포토레지스트 스트립이 수행된 후).
도5d를 참조하면, 전과 같이, 예컨대 실리콘 산화물(SiO2)과 같은 유전체 물질(21)이 도5c의 구조 상에 증착된다. 유전체 물질(21)의 증착 후에, 에치백 공정이 수행되어 유전체 물질(21)을 패터닝하고 에칭하여 게이트 금속(17) 및 Ⅲ-Ⅴ족 게이트 화합물(15)의 측벽부에 스페이서(21)를 만든다(도5e를 참조).
예컨대 Si3N4와 같은 유전체 물질(18)이 그 후 도5e의 구조 상에 증착된다. 유전체 물질(18)의 증착 후에, 상기 물질(18)은 접합 포토마스크(contact photo mask)를 이용하여 에칭되고, 그 다음 포토레지스트 스트립을 이용하여, 도5f에 도시된 구조를 형성한다.
옴접합 금속이 도5f의 구조 상에 증착된다. 옴접합 금속은 티타늄(Ti), 알루미늄(Al), 및 캡핑 금속 스택으로 만들어 질 수 있다. 옴 금속의 증착 후에, 금속 마스크는 상기 옴접합 금속을 패터닝하도록 이용되고, 그 결과 도5g에 나타난 바와 같이 드레인 옴접합(19) 및 소스 옴접합(20)을 만든다. 급속열처리(RTA)가 수행되어 AlGaN/GaN 2DEG로 옴접합을 형성한다. 소스 옴접합 금속(20)은 게이트 상에 제공되어 필드 플레이트로 기능한다. 이것은 드레인 옴접합(19)에 가장 가까운 코너의 Ⅲ-Ⅴ족 게이트 화합물(15)의 코너에서의 전기장을 감소시킨다.
상술한 방법에 따라, 게이트 금속(17) 및 Ⅲ-Ⅴ족 게이트 화합물(15)가 단일 포토마스크를 이용하여 패터닝되고 에칭되며, 셀프 얼라인 되는바 이는 제1 실시예와 같은 이점을 가진다.
도6 및 도7a 내지 7h를 참조하면, 본 발명의 제3실시예가 설명된다. 도6은 도7a 내지 7h에 관련되어 하기에 설명된 방법에 의해 형성된, 셀프 얼라인된 게이트 금속(17) 및 Ⅲ-Ⅴ족 게이트 화합물(15)을 포함하는 증가형 GaN HEMT소자(400)를 도시한다. 소자(400)는 실리콘 기판(11), 버퍼 물질(12), 도핑되지 않은 GaN 버퍼 물질(13), 도핑되지 않은 AlGaN 배리어 물질(14), Ⅲ-Ⅴ족 게이트 화합물(15), 게이트 금속(17), 유전체 물질(18), 드레인 옴접합(19), 소스 옴접합(20), 유전체 스페이서(21) 및 유전체막(22)을 포함한다. 소스 금속(20)이 드레인 접합을 향해 게이트 위로 확장된 필드 플레이트로 또한 기능한다.
도7a는 하부에서 상부로, 실리콘 기판(11), 버퍼 물질(12), 도핑되지 않은 GaN 버퍼 물질(13), 도핑되지 않은 AlGaN 배리어 물질(14), 및 Ⅲ-Ⅴ족 게이트 화합물 물질(15)을 포함하는 GaN HEMT소자의 구조(400a)를 도시한다. 도핑되지 않은 GaN 버퍼 물질은 바람직하게는 약0.5 내지 약 5um의 두께를 가진다. 도핑되지 않은 AlGaN 배리어 물질(14)은 바람직하게는 약50Å 내지 약300Å의 두께를 가진다. 도핑되지 않은 AlGaN 배리어 물질(14)은 AlGaN물질에 대해 약12% 내지 28%의 금속 양의 Al을 포함한다. Ⅲ-Ⅴ족 게이트 화합물(15)은 약500Å 내지 약2000Å의 두께를 가질 수 있다. 추가적으로, Ⅲ-Ⅴ족 게이트 화합물(15)은 cm3 당(per) 약1018 내지 약1020 원자 사이의 p형 도핑농도를 가질 수 있다.
도7b와 같이, 게이트 금속(17)은 도7a에 나타난 EPI구조 상에 증착된다. 게이트 금속(17)은 대안적으로, 상술한 EPI 성장의 끝에 성장될 수도 있다. 게이트 금속(17)은 내화성 금속 또는 그 화합물로 만들어 질 있는바, 예컨대 탄탈럼(Ta), 탄탈럼 나이트라이드(TaN), 티타늄 나이트라이드(TiN), 팔라듐(Pd), 텅스텐(W), 텅스텐 실리사이드(WSi2)가 있다. 실리콘 산화물(SiO2)와 같은 유전체막(22)이 잘 알려진 공정에 의해 게이트 금속(17) 상에 증착되거나 형성된다.
그 후, 단일 포토마스크는 게이트 금속(17) 및 유전체막(22)을 패터닝하고 에칭하는데 이용되어 도7c와 같이 스택(stack) 및 구조가 만들어진다. 게이트 금속(17) 및 유전체막(22)은 예컨대 플라즈마 에칭과 같이 임의의 잘 알려진 기술로, 그 후 포토레지스트 스트립(photoresist strip), 에칭된다.
도7d를 참조하면, 실리콘 산화물(SiO2) 또는 플라즈마 기상증착 성장(PECVD) 실리콘 나이트라이드(Si3N4)와 같은 유전체 물질(21)이 도7c 구조상에 증착된다. 유전체 물질(21)이 증착된 후에, 에치백(etch back) 공정이 수행되어 유전체 물질(21)을 패터닝하고 에칭하여 게이트 금속(17) 및 유전체막(22)의 측벽에 스페이서(21)를 만든다(도7e).
도7f를 참조하면, Ⅲ-Ⅴ족 게이트 화합물(15)에대한 에칭은 게이트 금속(17) 상의 유전체막(22) 및 스페이서(21)를 하드 마스크로 이용하여 수행된다. 예컨대 Si3N4와 같은 유전체 물질(18)이 그 후 도7f의 구조상에 증착된다. 유전체 물질(18)의 증착 후에, 물질(18)은 접합 포토마스크 그리고 포토레지스트 스트립을 이용하여 에칭되어 도7g에 도시된 구조를 형성한다.
옴접합 금속이 도7g의 구조상에 증착된다. 옴접합 금속은 티타늄(Ti), 알루미늄(Al), 캡핑 금속 스택으로 만들어질 수 있다. 옴 금속의 증착 후에, 금속 마스크가 이용되어 옴접합 금속을 패터닝하고 에칭하여 도7h에 나타난 바와 같이 드레인 옴접합(19) 및 소스 옴접합(20)을 만든다. 급속열처리(RTA)가 수행되어 AlGaN/GaN 2DEG으로 옴접합을 형성한다. 소스 옴접합 금속(20)이 게이트 위에 제공되어 필드 플레이트로 기능한다. 이것은 드레인 옴접합(19)에 가장 가까운 코너의 Ⅲ-Ⅴ족 게이트 화합물(15)의 코너에서의 전기장을 감소시킨다.
도8 및 도9a-9g를 참조하면, 본 발명의 제4실시예가 설명된다. 도8은 도9a-9g에 나타난 방법으로 형성된 게이트 스페이서를 포함하는 증가형 GaN HEMT소자(500)를 도시한다. 결과적인 소자(500)는 셀프 얼라인된 게이트 금속(17) 및 Ⅲ-Ⅴ족 게이트 화합물(15)를 가질 것이다. 소자(500)는 게이트 금속(17) 및 유전체막(22)의 측벽뿐만 아니라 Ⅲ-Ⅴ족 게이트 화합물(15)의 측벽에도 형성된 스페이서(21)를 포함하여 도6의 소자(400)와는 상이하다.
도9a는 하측부터 상부로, 실리콘 기판(11), 버퍼 물질(12), 도핑되지 않은 GaN 버퍼 물질(13), 도핑되지 않은 AlGaN 배리어 물질(14), 및 Ⅲ-Ⅴ족 게이트 화합물(15)을 포함하는 EPI 구조(500a)를 도시한다. 다양한 물질들의 규모 및 구성이 상술한 제3실시예와 유사하다.
도9b와 같이, 제3실시예에서처럼 게이트 금속(17)은 도9a에 나타난 EPI 구조 상에 증착되거나 성장되고 그 후 유전체막(22)(예컨대 SiO-2)가 게이트 금속(17) 상에 형성된다.
그 후, 단일 포토마스크가 사용되어 유전체막(22), 게이트 금속(17), 및 Ⅲ-Ⅴ족 게이트 화합물(15)을 패터닝하고 에칭하여(포토레지스트 스트립이 수행된 후) 도9c에 나타난 상태 및 구조를 만든다.
도9d를 참조하면, 제3실시예와 유사하게, 예컨대 실리콘 산화물(SiO2) 또는 플라즈마 기상증착 성장(PECVD) 실리콘 나이트라이드(Si3N4)와 같은 유전체 물질(21)이 도9c의 구조 상에 증착된다. 유전체 물질(21)의 증착 이후, 에치백 공정이 수행되어 유전체 물질(21)을 패터닝하고 에칭하여 유전체막(22), 게이트 금속(17) 및 Ⅲ-Ⅴ족 게이트 화합물(15)의 측벽에 스페이서(21)를 만든다(도9e 참조).
예컨대 Si3N4와 같은 유전체 물질(18)이 그 후 도9e의 구조상에 증착된다. 유전체 물질(18)의 증착 이후, 물질(18)은 접합 포토마스크를 이용하여 에칭되고 이후 포토레지스트 스트립 처리되며 도9f에 도시된 구조를 형성한다.
옴접합 금속이 도9f의 구조 상에 증착되고, 옴접합 금속은 티타늄(Ti), 알루미늄(Al), 및 캡핑 금속 스택으로 만들어질 수 있다. 옴 금속 증착 후에, 금속 마스크가 이용되어 옴접합 금속을 패터닝하고 에칭하여 도9g에 나타난 바와 같이 드레인 옴접합(19) 및 소스 옴접합(20)을 만든다. 급속열처리(RTA)가 수행되어 AlGaN/GaN 2DEG으로 옴접합을 형성한다. 소스 옴접합 금속(20)이 게이트 위에 제공되어 필드 플레이트로 기능한다. 이것은 드레인 옴접합(19)에 가장 가까운 코너의 Ⅲ-Ⅴ족 게이트 화합물의 코너에서의 전기장을 감소시킨다.
상술한 방법에 따라, 게이트 금속(17) 및 Ⅲ-Ⅴ족 게이트 화합물(15)이 단일 포토마스크를 이용하여 패터닝되고 에칭되며 이에 따라서 셀프 얼라인되어 제1 내지 제3 실시예와 같은 이점을 가진다.
상기 설명 및 도면들은 단지 본 명세서에서 설명된 이점이나 특징들을 실행하기 위한 특정한 실시예에 대한 설명적인 것으로 고려된다. 구체적인 공정 조건에 대한 수정 및 대체가 수행될 수 있다. 따라서 상기 발명의 실시예들은 상술한 설명 및 도면에 의해 제한되는 것으로 고려되는 것은 아니다.
Claims (19)
- 증가형 GaN 트랜지스터로서:
기판;
상기 기판 상의 버퍼 물질;
상기 버퍼 물질 상의 배리어 물질;
상기 배리어 물질 상의 Ⅲ-Ⅴ족 게이트 화합물;
상기 Ⅲ-Ⅴ족 게이트 화합물 상의 게이트 금속; 및
적어도 상기 게이트 금속의 측벽에 형성된 스페이서 물질을 포함하는 트랜지스터.
- 제1항에 있어서,
상기 Ⅲ-Ⅴ족 게이트 화합물 및 상기 게이트 금속은 셀프 얼라인(self-aligned)되도록 단일 포토마스크 공정으로 형성되는 것을 특징으로 하는 트랜지스터.
- 제1항에 있어서,
상기 버퍼 물질은 GaN을 포함하는 것을 특징으로 하는 트랜지스터.
- 제1항에 있어서,
상기 배리어 물질은 AlGaN을 포함하는 것을 특징으로 하는 트랜지스터.
- 제1항에 있어서,
상기 스페이서 물질은 상기 게이트 금속 및 Ⅲ-Ⅴ족 게이트 화합물의 측벽에 형성된 것을 특징으로 하는 트랜지스터.
- 제1항에 있어서,
상기 게이트 금속 상의 유전체 물질을 더 포함하는 것을 특징으로 하는 트랜지스터.
- 제6항에 있어서,
상기 스페이서 물질은 상기 유전체 물질의 측벽에도 형성된 것을 특징으로 하는 트랜지스터.
- 제6항에 있어서,
상기 스페이서 물질은 상기 게이트 금속, Ⅲ-Ⅴ족 게이트 화합물 및 유전체 물질의 측벽에 형성된 것을 특징으로 하는 트랜지스터.
- 제1항에 있어서,
상기 스페이서는 실리콘 산화물(SiO2)를 포함하는 것을 특징으로 하는 트랜지스터.
- 제1항에 있어서,
상기 스페이서는 플라즈마 기상증착 성장(PECVD) 실리콘 나이트라이드(Si3N4)를 포함하는 것을 특징으로 하는 트랜지스터.
- 제1항에 있어서,
상기 게이트 금속은, 탄탈럼(Ta), 탄탈럼 나이트라이드(TaN), 티타늄 나이트라이드(TiN), 팔라듐(Pd), 텅스텐(W) 또는 텅스텐 실리사이드(WSi2)와 같은 하나 이상의 내화성 금속, 금속 화합물 및 합금을 포함하는 것을 특징으로 하는 트랜지스터.
- 증가형 GaN 트랜지스터를 형성하는 방법으로,
상기 방법은:
기판 상에 버퍼 물질을 형성하는 단계;
상기 버퍼 물질 상에 AlGaN 배리어를 형성하는 단계;
상기 AlGaN배리어 상에 Ⅲ-Ⅴ족 화합물을 형성하는 단계;
상기 Ⅲ-Ⅴ족 화합물 상에 게이트 금속을 포함하는 스택(stack)을 형성하는 단계;
적어도 상기 게이트 금속 스택의 측벽에 스페이서 물질을 형성하는 단계;
상기 게이트 금속 및 스페이서 물질을 마스크로 이용하여 상기 Ⅲ-Ⅴ족 화합물을 에칭하는 단계;
유전체층을 증착하는 단계;
드레인 및 소스 접합 영역을 개방하도록 상기 유전체층을 에칭하는 단계; 및
상기 개방된 드레인 및 소스 접합 영역에 옴 드레인 및 소스 접합을 형성하는 단계를 포함하는 방법.
- 제12항에 있어서,
상기 스페이서 물질은 상기 게이트 금속 스택 및 Ⅲ-Ⅴ족 게이트 화합물의 측벽에 형성된 것을 특징으로 하는 방법.
- 제12항에 있어서,
각 게이트 금속 스택 상에 유전체 물질을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제14항에 있어서,
상기 스페이서 물질은 상기 유전체 물질의 측벽에도 형성된 것을 특징으로 하는 방법.
- 제14항에 있어서,
상기 스페이서 물질은 상기 게이트 금속 스택, Ⅲ-Ⅴ족 게이트 화합물 및 유전체 물질의 측벽에 형성된 것을 특징으로 하는 방법.
- 제12항에 있어서,
상기 스페이서는 실리콘 산화물(SiO2)을 포함하는 것을 특징으로 하는 방법.
- 제12항에 있어서,
상기 스페이서는 플라즈마 기상증착 성장(PECVD) 실리콘 나이트라이드(Si3N4)를 포함하는 것을 특징으로 하는 방법.
- 제12항에 있어서,
상기 게이트 금속은, 탄탈럼(Ta), 탄탈럼 나이트라이드(TaN), 티타늄 나이트라이드(TiN), 팔라듐(Pd), 텅스텐(W) 또는 텅스텐 실리사이드(WSi2)와 같은 하나 이상의 내화성 금속, 금속 화합물 및 합금을 포함하는 것을 특징으로 하는 방법.
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