KR20130037628A - 광기전력소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은, 제1 면 및 제1 면의 반대편에 구비된 제2 면을 포함하는 반도체 기판을 준비하는 단계, 제1 면에 베이스부 및 이미터부를 형성하는 단계, 베이스부 및 이미터부 상에 절연층을 형성하는 단계, 베이스부 및 이미터부가 부분적으로 노출되도록 상기 절연층에 비아홀을 형성하는 단계, 적어도 하나의 비아홀을 통해 이미터부의 영역과 접촉하는 제1 전극을 형성하는 단계, 적어도 하나의 따른 비아홀을 통해 베이스부의 영역과 접촉하는 제2 전극을 형성하는 단계, 베이스부 상에 절단선을 설정하는 단계, 및 절단선을 따라 반도체 기판을 절단하는 단계를 포함하는. 광기전력소자의 제조 방법 및 그에 따른 광기전력소자에 관한 것이다.
Description
본 발명은 광기전력소자의 제조 방법 및 그에 따른 광기전력소자에 관한 것이다.
광기전력소자를 제조하기 위해서는 p형(또는 n형) 기판에 n형(또는 p형) 불순물을 도핑하여 pn 접합을 형성하며, 이로써 이미터(emitter)가 형성된다. 수광에 의해 형성된 전자-정공 쌍은 분리되어 전자는 n형 영역의 전극에, 정공은 p형 영역의 전극에 수집되어 전력을 생산하게 된다.
광기전력소자는, 수광면인 전면과, 배면에 각각 전극이 구비되는 구조를 가질 수 있는데 전면에 전극이 구비되면 전극의 면적만큼 수광면적이 줄어들게 된다. 이와 같이 수광면적이 감소하는 문제를 해결하기 위하여 전극이 배면에만 구비되는 배면 접합(back contact) 구조가 사용되고 있다.
본 발명은 광기전력소자의 제조 방법 및 그에 따른 광기전력소자에 관한 것이다.
본 발명의 일 측면에 따르면, 제1 면 및 제1 면의 반대편에 구비된 제2 면을 포함하는 반도체 기판을 준비하는 단계; 상기 제1 면에 베이스부 및 이미터부를 형성하는 단계; 상기 베이스부 및 상기 이미터부 상에 절연층을 형성하는 단계; 상기 베이스부 및 상기 이미터부가 부분적으로 노출되도록 상기 절연층에 비아홀을 형성하는 단계; 적어도 하나의 비아홀을 통해 상기 이미터부의 영역과 접촉하는 제1 전극을 형성하는 단계; 적어도 하나의 따른 비아홀을 통해 상기 베이스부의 영역과 접촉하는 제2 전극을 형성하는 단계; 상기 베이스부 상에 절단선을 설정하는 단계; 및 상기 절단선을 따라 상기 반도체 기판을 절단하는 단계;를 포함하는. 광기전력소자의 제조 방법을 제공한다.
본 발명의 일 특징에 따르면, 상기 절단선을 형성하는 단계는, 상기 이미터부로부터 먼쪽에 형성된 상기 베이스부 상에 절단선을 형성하는 단계를 포함하고, 상기 반도체 기판을 절단하는 단계는 상기 이미터부로부터 먼쪽의 상기 반도체 기판의 영역에서 상기 반도체 기판을 절단하는 단계를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제1 전극을 형성하는 단계는, 제1 버스 바 및 상기 제1 버스 바로부터 연장된 복수의 제1 핑거 전극들을 포함하는 제1 전극을 형성하는 단계를 포함하고, 상기 제2 전극을 형성하는 단계는, 제2 면의 중심을 가로지르도록 연장된 제2 버스 바 및 상기 제2 버스 바로부터 연장되며, 제1 핑거 전극과 서로 맞물리도록(interdigitated) 형성된 복수의 제2 핑거 전극들을 포함하는 제2 전극을 형성하는 단계를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 절단선을 형성하는 단계는, 상기 제2 버스 바의 중심을 가로지르도록 형성되며 상기 절단선이 되는 개구를 형성하는 단계를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 반도체 기판을 준비하는 단계는, 단일의 반도체 웨이퍼의 적어도 두개의 코너부를 트리밍함으로써 상기 단일의 반도체 웨이퍼로부터 반도체 기판을 형성하는 단계를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 단일의 반도체 웨이퍼로부터 복수의 광기전력소자가 형성될 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 전극을 형성하는 단계는, 제1 버스 바 및 상기 제1 버스 바로부터 연장된 복수의 제1 핑거 전극들을 포함하는 제1 전극을 상기 광기전력소자 각각에 형성하는 단계를 포함하고, 상기 제2 전극을 형성하는 단계는, 제2 버스 바 및 상기 제2 버스바로부터 연장된 복수의 제2 핑거 전극들을 포함하는 제2 전극을 상기 광기전력소자 각각에 형성하는 단계를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 반도체 기판의 제2 면에 적어도 하나의 패시베이션층 또는 반사방지막을 형성하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 반도체 기판의 제2 면을 텍스처링하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 베이스부 및 상기 이미터부 각각은 스트라이프 형상으로 형성될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 베이스부 및 상기 이미터부 각각은 복수의 이산된 영역(discrete regions)으로 형성될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 이산된 영역들 각각은 도트, 타원형, 원형, 또는 다각형의 형상을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제2 면은 광원과 마주보는 전면이고, 상기 제1 면은 상기 광원의 반대편에 위치하는 후면일 수 있다.
본 발명의 또 다른 측면에 따르면, 제1 면 및 제1 면의 반대편에 구비된 제2 면을 포함하는 반도체 기판; 상기 제1 면 상에 배치되는 베이스부 및 이미터부; 복수의 비아홀을 포함하고, 상기 베이스부 및 상기 이미터부 상에 배치되는 절연층; 적어도 하나의 비아홀을 통해 상기 이미터부의 영역과 접촉하는 제1 전극; 및 적어도 하나의 따른 비아홀을 통해 상기 베이스부의 영역과 접촉하는 제2 전극;을 포함하고, 상기 제2 전극은 절단된 전극이며, 상기 반도체 기판은 이미터부 측에 적어도 두개의 트리밍된 코너부를 포함하는, 광기전력소자를 제공한다.
본 발명의 일 특징에 따르면, 상기 반도체기판은 반도체 웨이퍼로부터 형성되고, 상기 반도체 웨이퍼의 1/2의 크기일 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제2 전극의 일부분은 상기 반도체 웨이퍼의 중심을 가로지르도록 연장될 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 전극은, 상기 트리밍된 코너부들 사이에 구비된 상기 반도체 기판의 제1 측을 따라 연장된 제1 버스 바, 및 상기 제1 버스 바로부터 연장된 복수의 제1 핑거 전극들을 포함하고, 상기 제2 전극은, 상기 제1 측의 반대편에 구비된 제2 측을 따라 연장된 제2 버스 바, 및 상기 제2 버스바로부터 연장되며 상기 제1 핑거 전극과 서로 맞물리도록(interdigitated) 배치되는 복수의 제2 핑거 전극들을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 반도체 기판의 제2 면에 형성되는 적어도 하나의 패시베이션층 또는 반사방지막을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 베이스부 및 상기 이미터부 각각은 스트라이프 형상으로 형성될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 베이스부 및 상기 이미터부 각각은 복수의 이산된 영역들(discrete regions)로 형성될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 절연층은 제1 층 및 상기 제1 층과 다른 물질을 포함하는 제2 층을 구비할 수 있다.
본 발명의 실시예들에 따른 광기전력소자의 제1,2 금속 전극은 비교예에 따른 배면접합 광기전력소자에 형성된 핑거 전극에 비하여 핑거 전극의 길이를 줄일 수 있으므로 전력 손실을 감소시키며, 금속 전극의 두께를 낮출 수 있어서 제1,2 금속 전극의 형성을 위한 원가를 절감할 수 있으며, 반도체 기판의 휨(bowing)을 방지할 수 있다.
또한, 상술한 바와 같은 제조방법에 따라 제조함으로써 공정의 수를 줄이면서 복수의 광기전력소자를 얻을 수 있다. 제조 공정을 한번(1 사이클) 수행함으로써 2개의 광기전력소자를 제조할 수 있으므로, 최소화된 비용 및 시간을 통해 고효율의 광기전력소자들을 얻을 수 있다.
도 1a는 본 발명의 일 실시예에 따른 광기전력소자를 개략적으로 나타낸 사시도이다.
도 1b는 도 1a의 ⅠB-ⅠB선을 따라 취한 단면도이다.
도 2a는 본 발명의 일 실시예에 따른 광기전력소자의 배면도로서 제1,2 금속 전극과 이미터층 및 베이스층을 나타낸다.
도 2b는 본 발명의 또 다른 실시예에 따른 광기전력소자의 배면도로서 제1,2 금속 전극과 이미터층 및 베이스층을 나타낸다.
도 3a는 본 발명의 일 실시예에 따른 광기전력소자의 제조 과정 중 반도체 기판을 준비하는 단계에 따른 반도체 기판을 나타내는 사시도이다.
도 3b는 도 3a의 변형 실시예에 따른 반도체 기판을 나타내는 사시도이다.
도 4는 본 발명의 일 실시예에 따른 광기전력소자의 제조 과정 중 패시베이션층과 반사 방지막을 형성하는 단계에 따른 상태를 나타낸 사시도이다.
도 5a는 본 발명의 일 실시예에 따른 광기전력소자의 제조 과정 중 베이스층과 이미터층이 형성된 상태를 나타낸 사시도이다.
도 5b는 도 5a의 ⅤB-ⅤB선을 따라 취한 단면도이다.
도 6a는 본 발명의 일 실시예에 따른 광기전력소자의 제조 과정 중 절연층을 형성한 상태를 나타낸 사시도이다.
도 6b는 도 6a의 ⅥB-ⅥB선을 따라 취한 단면도이다.
도 7a는 본 발명의 일 실시예에 따른 광기전력소자의 제조 과정 중 제1,2 금속 전극을 형성한 상태를 나타낸 사시도이다.
도 7b는 도 7a의 ⅦB-ⅦB선을 따라 취한 단면도이다.
도 7c는 도 7a의 배면도이다.
도 8a는 본 발명의 일 실시예에 따른 광기전력소자의 제조 과정 중 도 7a의 절단선(C-C)을 따라 커팅된 상태를 나타낸 사시도이다.
도 8b는 도 8a의 배면도이다.
도 9a 및 도 9b는 LBIC(laser beam induced current)법을 통해 비교예에 따른 배면접합 광기전력소자의 QE(Quantum Efficiency)를 측정한 상태를 나타낸다.
도 10은 본 발명의 일 실시예에 따른 광기전력소자들을 전기적으로 연결한 실시예를 나타낸다.
도 11은 본 발명의 또 다른 실시예에 따른 광기전력소자들을 전기적으로 연결한 실시예를 나타낸다.
도 12는 본 발명의 또 다른 실시예에 따른 광기전력소자들을 전기적으로 연결한 실시예를 나타낸다.
도 1b는 도 1a의 ⅠB-ⅠB선을 따라 취한 단면도이다.
도 2a는 본 발명의 일 실시예에 따른 광기전력소자의 배면도로서 제1,2 금속 전극과 이미터층 및 베이스층을 나타낸다.
도 2b는 본 발명의 또 다른 실시예에 따른 광기전력소자의 배면도로서 제1,2 금속 전극과 이미터층 및 베이스층을 나타낸다.
도 3a는 본 발명의 일 실시예에 따른 광기전력소자의 제조 과정 중 반도체 기판을 준비하는 단계에 따른 반도체 기판을 나타내는 사시도이다.
도 3b는 도 3a의 변형 실시예에 따른 반도체 기판을 나타내는 사시도이다.
도 4는 본 발명의 일 실시예에 따른 광기전력소자의 제조 과정 중 패시베이션층과 반사 방지막을 형성하는 단계에 따른 상태를 나타낸 사시도이다.
도 5a는 본 발명의 일 실시예에 따른 광기전력소자의 제조 과정 중 베이스층과 이미터층이 형성된 상태를 나타낸 사시도이다.
도 5b는 도 5a의 ⅤB-ⅤB선을 따라 취한 단면도이다.
도 6a는 본 발명의 일 실시예에 따른 광기전력소자의 제조 과정 중 절연층을 형성한 상태를 나타낸 사시도이다.
도 6b는 도 6a의 ⅥB-ⅥB선을 따라 취한 단면도이다.
도 7a는 본 발명의 일 실시예에 따른 광기전력소자의 제조 과정 중 제1,2 금속 전극을 형성한 상태를 나타낸 사시도이다.
도 7b는 도 7a의 ⅦB-ⅦB선을 따라 취한 단면도이다.
도 7c는 도 7a의 배면도이다.
도 8a는 본 발명의 일 실시예에 따른 광기전력소자의 제조 과정 중 도 7a의 절단선(C-C)을 따라 커팅된 상태를 나타낸 사시도이다.
도 8b는 도 8a의 배면도이다.
도 9a 및 도 9b는 LBIC(laser beam induced current)법을 통해 비교예에 따른 배면접합 광기전력소자의 QE(Quantum Efficiency)를 측정한 상태를 나타낸다.
도 10은 본 발명의 일 실시예에 따른 광기전력소자들을 전기적으로 연결한 실시예를 나타낸다.
도 11은 본 발명의 또 다른 실시예에 따른 광기전력소자들을 전기적으로 연결한 실시예를 나타낸다.
도 12는 본 발명의 또 다른 실시예에 따른 광기전력소자들을 전기적으로 연결한 실시예를 나타낸다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 한편, 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 이하에서는 이해를 돕기 위해 동일한 부재에 대해서는 동일한 부재 번호를 사용한다.
도면에서는 여러 층, 영역, 막을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 층, 막의 구성이 다른 구성 "상에 있다고 함은 다른 구성의" 바로 위에" 있는 경우뿐만 아니라 그 중간에 다른 구성이 구비된 경우도 포함한다. 반면에 어느 구성이 다른 구성의" 바로 위에" 있다고 함은 그 중간에 다른 구성이 구비되지 않는 경우를 나타낸다.
도 1a는 본 발명의 일 실시예에 따른 광기전력소자를 개략적으로 나타낸 사시도이고 도 1b는 도 1a의 ⅠB-ⅠB선을 따라 취한 단면도이다. 도 2a는 본 발명의 일 실시예에 따른 광기전력소자의 배면도로서 제1,2 금속 전극과 이미터층 및 베이스층을 나타내고, 도 2b는 본 발명의 또 다른 실시예에 따른 광기전력소자의 배면도로서 제1,2 금속 전극과 이미터층 및 베이스층을 나타낸다. 도 1a 및 도 1b에서는 설명의 편의를 위하여 광전변화소자의 배면(rear surface)이 위로 올라오게 도시하였으며, 도 2a 및 도 2b에서는 이미터층(이미터부) 및 베이스층(베이스부)을 형성하는 불순물의 도핑 영역을 점선으로 나타낸다.
도 1a 및 도 1b를 참조하면, 광기전력소자(100)는 반도체 기판(110), 패시베이션층(120), 반사 방지막(130), 이미터층(혹은 이미터부)(140), 베이스층(혹은 베이스부)(150), 절연층(160), 제1,2 금속 전극(170, 180)을 포함한다.
반도체 기판(110)은 광 흡수층으로서, 반도체 기판(110)의 제1 측변(111)의 모서리는 트리밍(trimming) 된 상태이고, 반도체 기판(110)의 제2 측변(112)의 모서리는 트리밍(trmming)되지 않은 상태이다. 일반으로 반도체 기판은 네방향 모서리가 트리밍된 형상임에 반하여, 본 발명의 실시예에 따른 반도체 기판(110)은 일반적인 반도체 기판(110)의 반을 절단한 형상으로, 네 모서리 중 2개의 모서리 즉 제1 측변(111)의 양단에 구비된 모서리만 트리밍된 상태이다. 반도체 기판(110)은 5" 또는 6"웨이퍼를 반으로 절단한 크기이거나, 그보다 더 크게 제작될 수 있다.
반도체 기판(110)은 단결정 실리콘 기판 또는 다결정 실리콘 기판을 포함할 수 있다. 반도체 기판(110)은 n형 불순물이 포함된 단결정 또는 다결정의 실리콘 기판일 수 있다. n형 불순물로는 인(P), 비소(As)와 같은 5족의 화학 원소를 포함할 수 있다.
본 실시예에서는 반도체 기판(110)이 n형 불순물을 포함하는 실리콘 기판을 사용하는 경우를 설명하였으나, 본 발명은 이에 한정하지 않는다. 예컨대, 반도체 기판(110)으로 p형 불순물을 포함하는 단결정 또는 다결정의 실리콘 기판을 사용할 수 있음은 물론이다. p형 불순물은 붕소(B), 알루미늄(Al), 갈륨(Ga)과 같은 3족의 화학 원소를 포함할 수 있다.
도시되지는 않았으나, 반도체 기판(110)은 텍스쳐 구조를 포함할 수 있다. 텍스쳐 구조를 통해 입사광의 반사율을 감소시키고, 반도체 기판(110) 내에서 빛의 통과 길이를 길게 하며, 배면으로부터의 내부 반사를 이용하여 흡수된 빛의 양을 증가시킬 수 있다. 따라서, 광기전력소자의 단락 전류를 향상시킬 수 있다.
패시베이션층(120)은 반도체 기판(110)의 전면에 형성될 수 있다. 패시베이션층(120)은 불순물이 도핑된 비정질 실리콘(a-Si)또는 질화규소(SiNx)를 포함할 수 있다. 패시베이션층(120)이 불순물이 도핑된 비정질 실리콘을 포함하는 경우, 반도체 기판(110)과 동일한 도전성의 불순물이 반도체 기판(110)보다 고농도로 도핑된 상태일 수 있다.
패시베이션층(120)은 반도체 기판(110)에서 생성된 캐리어의 표면 재결합을 방지하여 캐리어의 수집 효율을 향상시킬 수 있다. 예컨대, 패시베이션층(120)은 캐리어가 반도체 기판(110)의 전면으로 이동하는 것을 방지하므로 반도체 기판(110)의 전면 근처에서 전자와 정공이 재결합하여 소멸되는 것을 방지할 수 있다.
반사 방지막(130)은 반도체 기판(110)의 전면에 형성되며, 태양광이 입사될 때 빛이 반사되어 광기전력소자의 빛 흡수 손실이 일어나는 것을 방지함으로써 광기전력소자의 효율을 향상시킬 수 있다. 반사 방지막(130)은 투명한 물질을 포함할 수 있다. 예컨대, 반사 방지막(130)은 산화규소(SiOx), 질화규소(SiNx), 산질화규소(SiOxNy) 등을 포함할 수 있다. 또는, 산화티타늄(TiOx), 산화아연(ZnO), 황화아연(ZnS) 등을 포함할 수 있다. 반사 방지막(130)은 단일층 또는 서로 굴절율이 다른 복수의 층을 적층함으로써 형성할 수 있다.
본 실시예에서는 패시베이션층(120)과 반사 방지막(130)이 별개의 층으로 형성된 경우를 도시하였으나, 본 발명은 이에 한정하지 않는다. 예컨대, 질화규소(SiNx)를 형성함으로써 패시베이션층(120)의 기능과 반사 방지막(130)으로의 기능을 동시에 수행할 수 있다.
이미터층(140)은 반도체 기판(110)의 배면에 구비되며, 반도체 기판(110)과 p-n접합을 형성한다. 반도체 기판(110)이 n형인 경우에 이미터층(140)은 p형 불순물을 포함하며, 반도체 기판(110)이 p형인 경우에 이미터층(140)은 n형 불순물을 포함한다.
도 2a를 참조하면, 이미터층(140)은 p형(또는 n형) 불순물이 도핑됨으로써 형성되며, 확산 영역은 선형(stripe type)일 수 있다. 즉, 본 발명의 일 실시예에 따르면, 이미터층(이미터부)(140)은 스트라이프 형상을 가질 수 있다. 또는, 도 2b를 참조하면 p형(또는 n형) 불순물의 확산 영역(이미터부)(140')은 원형 또는 타원형과 같은 도트형(dot type)일 수 있다. 도트형의 확산 영역(140')은 다각형과 같은 다른 형상의 도트형도 포함한다. 즉, 본 발명의 일 실시예에 따르면, 이미터부(140')는 복수의 이산 영역(descrete regions)으로 형성될 수 있다. 이 때, 각각의 이산 영역(140')은 도 2b에 쇄선으로 나타난 바와 같은 도트 또는, 타원형, 원형, 다각형 등 다양한 형상을 가질 수 있다.
다시 도 1a, 도 1b 및 도 2a를 참조하면,이미터층(140)은 양단의 모서리가 트리밍된 반도체 기판(110)의 제1 측변(111) 및 제1 측변(111)과 수직인 방향을 따라 형성된다. 이미터층(140)은 제1 측변(111)을 따라 형성된 제1 이미터 영역(141)을 포함하며, 제1 이미터 영역(141)에 대하여 대략 수직으로 형성된 복수의 제2 이미터 영역(142)을 포함한다. 제2 이미터 영역(142)은 상호 이격되도록 형성된다.
베이스층(150)은 반도체 기판(110)의 배면에 구비되며, 반도체 기판(110)과 동일한 형태의 불순물을 포함한다. 베이스층(150)은 반도체 기판(110)보다 불순물이 고농도로 도핑된 상태로, 배면 전계(BSF)를 형성하여 제2 금속 전극(180) 부근에서 정곡과 전자가 재결합되어 소멸되는 것을 방지할 수 있다.
도 2a를 참조하면, 베이스층(베이스부)(150)은 n형(또는 p형) 불순물이 도핑됨으로써 형성되며, 불순물의 확산 영역은 선형(stripe type)일 수 있다. 즉, 본 발명의 일 실시예예서 베이스층(베이스부)(150)는 스트라이프 형상을 가질 수 있다.
또는, 도 2b를 참조하면 n형(또는 p형) 불순물의 확산 영역(150')은 원형 또는 타원형과 같은 도트형(dot type)일 수 있다. 도트형의 확산 영역(150')은 다각형과 같은 다른 형상의 도트형도 포함한다. 즉, 본 발명의 일 실시예에 따르면, 확산 영역(베이스부)(150')은 복수의 이산 영역(descrete regions)으로 형성될 수 있다. 이 때, 각각의 이산 영역(150')은 도 2b에 쇄선으로 나타난 바와 같은 도트 또는, 타원형, 원형, 다각형 등 다양한 형상을 가질 수 있다.
다시 도 1a, 도 1b 및 도 2a를 참조하면, 베이스층(150)은 모서리가 트리밍되지 않은 반도체 기판(110)의 제2 측변(112) 및 제2 측변(112)과 수직인 방향을 따라서 형성된다. 베이스층(150)은 제2 측변(112)을 따라 형성된 제1 베이스 영역(151)을 포함하며, 제1 베이스 영역(151)에 대하여 대략 수직으로 형성된 복수의 제2 베이스 영역(152)을 포함한다.
상호 이격된 제2 이미터 영역(142) 사이에 제2 베이스 영역(152)이 배치되도록 한다. 따라서, 제2 이미터 영역(142)과 제2 베이스 영역(152)은 반도체 기판(110)의 배면에 맞물리도록(interdigitated) 형성된다.
절연층(160)은 이미터층(140)과 베이스층(150) 상에, 제1,2 금속 전극(170, 180) 하부에 형성되어 서로 반대 도전형(반대 극성)을 갖는 구성요소 간의 전기적 단락을 방지한다. 예컨대, 절연층(160)은 제1 금속 전극(170)과 베이스층(150) 간의 전기적 단락을 방지하며, 제2 금속 전극(180)과 이미터층(140) 간의 전기적 단락을 방지한다.
절연층(160)은 제1,2 금속 전극(170, 180) 각각이 이미터층(140)과 베이스층(150)에 직접 접촉할 수 있도록 비아홀(165)을 포함한다. 비아홀(165)을 통해 제1 금속 전극(170)은 이미터층(140)과 전기적으로 연결될 수 있고, 제2 금속 전극(180)은 베이스층(150)과 전기적으로 연결될 수 있다.
절연층(160)은 제1 절연층(161) 및 제2 절연층(162)을 포함할 수 있다. 예컨대, 제1 절연층(161)으로는 산화규소(SiOx), 질화규소(SiNx) 또는 SiOx와 SiNx를 모두 포함할 수 있다. 제2 절연층(162)은 제1 절연층(161)을 형성한 이후 보다 확실한 전기적 절연을 위해 형성되며, 폴리이미드(Polyimid:PI)를 포함할 수 있다. 또는, 제2절연층(160)은 에틸렌비닐아세테이트(ethylenevinylacetate;EVA), 폴리에틸렌테레프탈레이트(polyethylene terephthalate;PET), 또는 폴리카보네이트(polycarbonate:PC)를 포함할 수 있다.
본 실시예에서는 절연층(160)이 제1 절연층(161)과 제2 절연층(162)을 포함하는 경우를 설명하였으나 본 발명은 이에 한정하지 않는다. 제2 절연층(162)은 제1 절연층(161)을 형성한 이후 보다 확실한 전기적 절연을 위해 형성될 수 있는 것으로, 절연층(160)은 제1 절연층(161)만 포함할 수 있음은 물론이다.
제1 금속 전극(170)은 이미터층(140)과 대응되도록 절연층(160) 상에 구비되며, 비아홀(165)을 통해 이미터층(140)과 전기적으로 연결될 수 있다. 제1 금속 전극(170)은 은(Ag), 금(Au), 구리(Cu), 알루미늄(Al) 및 이들의 합금을 포함할 수 있다. 제1 금속 전극(170)은 제1 버스 바(171) 및 제1 버스 바(171)에 대하여 수직으로 형성되며 제1 버스 바(171)로부터 연장된 제1 핑거 전극들(172)을 구비할 수 있다.
제2 금속 전극(180)은 베이스층(150)과 대응되도록 절연층(160) 상에 구비되며, 비아홀(165)을 통해 베이스층(150)과 전기적으로 연결될 수 있다. 제2 금속 전극(180)은 은(Ag), 금(Au), 구리(Cu), 알루미늄(Al) 및 이들의 합금을 포함할 수 있다. 제2 금속 전극(180)은 제2 버스 바(181) 및 제2 버스 바(181)에 대하여 수직으로 형성되며 제2 버스 바(181)로부터 연장된 제2 핑거 전극들(182)을 구비할 수 있다.
제1 버스 바(171)는 반도체 기판(110)의 제1 측변(111)에 형성되고, 제2 버스 바(181)는 대략 제1 버스 바(171)와 나란하도록 반도체 기판(110)의 제2 측변(112)에 형성된다. 제1 핑거 전극(172)은 제1 버스 바(171)와 수직이 되도록 제2 버스 바(181)를 향해서 연장되고, 제2 핑거 전극(182)은 제2 버스 바(181)와 수직이 되도록 제1 버스 바(171)를 향해서 연장된다. 제1 핑거 전극(172)과 제2 핑거 전극(182)은 서로 교번되도록 배치된다. 바꾸어 말하면, 제1,2 핑거 전극(172, 182)은 서로 맞물리게(interdigitated) 형성되어 캐리어를 수집할 수 있다.
일반적인 배면 접합(Back contact) 광기전력소자는 수광 면적이 증가하더라도 수광 면적의 증가에 따른 전류 증가로 인해 광기전력소자의 제작시 전류의 제곱에 비례하는 전력 손실(power loss)을 유발하므로 면적 증가에 따른 효율(gain)이 크지 않을 수 있다. 그러나, 본 발명의 실시예들에 따르면 웨이퍼를 반으로 잘라 광기전력소자를 형성함으로써 전압을 약 2배로 높이고 전류를 줄여 전력 손실을 줄일 수 있다. 그러므로, 전류의 2배에 비례하는 전력 손실이 줄어들 수 있다. 일 실시예로서, 제2 전극(180)은 절단된 전극일 수 있다. 즉, 제2 전극(180)의 제2 버스 바(181)는 큰 사이즈의 버스 바가 2개로 절단됨으로써 형성될 수 있다. 이에 관한 내용은 해당 부분에서 자세하게 설명한다.
또한, 본 발명의 실시예에 따른 광기전력소자는 이미터 부의 영역으로부터 먼 쪽에 배치된 베이스부의 영역을 잘라 제조함으로써, 전압을 높이고 전류를 줄여 광기전력소자의 전력 손실을 방지할 수 있다.
이하에서는, 본 발명의 실시예에 따른 광기전력소자의 제조 방법을 설명한다.
도 3a 내지 도 8b는 본 발명의 실시예에 따른 광기전력소자의 제조 방법에 따른 상태를 개략적으로 나타내며, 설명의 편의를 위하여 설명의 편의를 위하여 광기전력소자의 배면(rear surface)이 위로 올라오게 도시하였다.
도 3a를 참조하면, 반도체 기판(310), 예컨대 반도체 웨이퍼를 준비한다. 반도체 기판(310)의 네 모서리는 트리밍된 상태이며, 5" 또는 6"크기, 혹은 그 이상의 크기를 갖는 반도체 기판(310)을 준비할 수 있다. 일예로, 5" 또는 6"의 크기, 혹은 그 이상의 크기를 갖는 하나의 반도체 웨이퍼가 사용될 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 다른 적절한 형태 또는 개수의 반도체 웨이퍼가 사용될 수 있다.
반도체 기판(310)은 단결정 실리콘 기판 또는 다결정 실리콘 기판을 포함할 수 있다. 반도체 기판(310)은 n형 또는 p형 불순물이 포함된 단결정 또는 다결정의 실리콘 기판일 수 있다. 본 실시예에서는 설명의 편의를 위하여 반도체 기판(310)이 n형 불순물을 포함하는 경우로 설명한다.
반도체 기판(310)의 표면에 부착된 물리적, 화학적 불순물을 제거하기 위하여 산이나 알칼리 용액을 이용한 세정 공정이 수행될 수 있다.
도 3b를 참조하면, 본 발명의 또 다른 실시예로서 반도체 기판(310)은 텍스쳐링 공정을 통해 표면에 요철면이 형성된 반도체 기판(310)일 수 있다. 텍스쳐링 구조는 습식 시각을 통한 이방성 식각을 통해 형성되거나, 플라즈마를 이용한 건식 식각을 통해 형성될 수 있다. 텍스쳐링 공정에 따라 형성된 요철면 상에, 이하에서 설명할 패시베이션층 및 반사 방지막이 형성될 수 있다.
이하에서는, 설명의 편의를 위하여 도 3a에 도시된 반도체 기판(310)을 이용하여 광기전력소자를 제조하는 공정을 설명한다.
도 4를 참조하면, 반도체 기판(310)의 전면에 패시베이션층(320)과 반사 방지막(330)을 순차적으로 형성한다. 패시베이션층(320)을 형성하기 전에, 반도체 기판(310)의 세정이 수행될 수 있다.
패시베이션층(320)은 불순물이 도핑된 비정질 실리콘을 포함할 수 있다. 예컨대, 패시베이션층(320)은 n형 반도체 기판(310)의 표면에 고농도의 n+층으로 형성될 수 있으며, 이와 같이 형성된 패시베이션층(320)은 정공과 전자의 재결합에 따른 손실을 줄이기 위한 전면 전계(FSF)를 형성할 수 있다.
또 다른 실시예로서, 패시베이션층(320)은 질화규소(SiNx)를 포함할 수 있다. 패시베이션층(320)은 플라즈마 기상 증착법(PECVD)에 의해 형성될 수 있다.
패시베이션층(320)은 반도체 기판(310)의 수광면측에 형성되므로, 광흡수를 줄이기 위해 밴드 갭을 조절할 수 있다. 예컨대, 첨가물을 추가함으로써 밴드 갭을 증가시켜 광 흡수를 줄이고, 입사광이 반도체 기판(310)의 내부로 흡수되도록 할 수 있다.
반사 방지막(330)은 산화규소(SiOx), 질화규소(SiNx), 산질화규소(SiOxNy) 등을 포함할 수 있으며, CVD, 스퍼터링, 또는 스핀 코팅 등의 방법에 의해 형성될 수 있다. 예컨대, 반사 방지막(330)은 산화규소(SiOx), 질화규소(SiNx), 산질화규소(SiOxNy)의 단일막으로 형성되거나, 또는 이들의 복합층으로 형성될 수 있다.
본 실시예에서는 패시베이션층(320)과 반사 방지막(330)을 각각 형성하는 경우를 설명하였으나, 본 발명은 이에 한정하지 않는다. 예컨대, 패시베이션층(320)과 반사 방지막(330)은 일체화된 하나의 층으로 형성될 수 있다. 즉, SiNx를 포함하는 층을 형성함으로서 패시베이션의 효과 및 반사방지의 효과를 거둘 수 있다.
도 5a 및 도 5b를 참조하면, 반도체 기판(310)의 배면에 베이스층(베이스부)(350)과 이미터층(이미터부)(340)을 형성한다. 베이스층(350)과 이미터층(340)은 불순물을 선형(stripe type)으로 도핑함으로써 형성할 수 있다.
본 발명의 일 실시예로서, 반도체 기판(310)의 배면의 서로 다른 영역에 반대 도전형의 불순물을 도핑함으로써 베이스층(350)과 이미터층(340)을 각각 형성할 수 있다. 먼저, 반도체 기판(310)의 배면의 중심 영역을 가로지르도록 n형 불순물로 도핑하여 제1 베이스 영역(351)을 형성하고, 동시에 제1 베이스 영역(351)에 대하여 수직이 되도록 n형 불순물을 도핑함으로써 제2 베이스 영역(352)을 형성할 수 있다. 이 때, n형 불순물이 도핑되는 제2 베이스 영역(352)은 소정의 간격 이격된 상태로 형성된다.
이 후, n형 불순물로 도핑된 영역을 제외한 나머지 영역을 p형 불순물로 도핑함으로써 이미터층(340)을 형성할 수 있다. 따라서, 이미터층(340)의 영역들은 은 베이스층(350)의 영역을 중심으로 베이스층(350)의 양측에 구비되고, 각각의 이미터층(340)은 제1 이미터 영역(341) 및 제1 이미터 영역(341)에 대하여 대략 수직인 제2 이미터 영역(342)을 포함하며, 제2 이미터 영역(342)은 제2 베이스 영역(352)과 서로 맞물리는 형상(interdigitated pattern)으로 형성된다.
본 발명의 또 다른 실시예로서, 반도체 기판(310)의 배면에 전체적으로 베이스층(350)을 형성한 후, 일부 영역을 선택적으로 도핑함으로써 이미터층(340)을 형성할 수도 있다. 예컨대, 반도체 기판(310)의 배면을 전체적으로 n형 불순물로 도핑한 후, 반도체 기판(310)의 배면의 일부 영역을 고농도의 p형 불순물로 도핑함으로써 이미터층(이미터부)(340)을 형성할 수도 있다. 이 때, 고농도의 p형 불순물로 도핑되는 영역은 도 5a에 도시된 이미터층(340)ㅗ이 된다.
본 실시예에서는 베이스층(350)과 이미터층(340)의 도핑 영역이 선형인 경우로 설명하였으나, 각각의 불순물이 이산된 영역(discrete regions) 예컨대, 도트형(dot type)으로 도핑될 수 있음은 물론이다. 이산된 영역(discrete regions) 예컨대, 도트형으로 도핑될 경우 베이스 도핑 영역과 이미터 도핑 영역은 도 2b를 참조하여 설명한 바와 같다.
도 6a 및 도 6b를 참조하면, 베이스층(350)과 이미터층(340) 상에 절연층(360)을 형성한다. 절연층(360)은 2층으로 형성될 수 있다. 예를 들어, 산화규소(SiOx), 질화규소(SiNx)를 포함하는 제1 절연층(361)을 화학기상증착법(CVD)에 의해 형성한 후, 전기적 절연성을 향상시키기 위하여 제2 절연층(362)을 형성할 수 있다.
제2 절연층(362)은 폴리이미드(Polyimid:PI), 에틸렌비닐아세테이트(ethyleneviny-lacetate;EVA), 폴리에틸렌테레프탈레이트 (polyethylene terephthalate;PET), 또는 폴리카보네이트(polycarbonate:PC)를 포함할 수 있다.
이 후, 베이스층(350)과 이미터층(340)의 일부가 노출될 수 있도록 절연층(360)에는 비아홀(365)이 형성된다(도 7b 참조). 도시되지는 않았으나, 비아홀(365)은 절연층(360) 상에 식각 미스크(미도시)를 형성하고, 식각 마스크에 의해 노출된 절연층(360) 부분을 식각함으로써 형성될 수 있다.
복수의 비아홀들(365) 중 일부의 비아홀(365)을 통해서 베이스층(350)의 일부가 노출되며, 나머지 비아홀(365) 을 통해서 이미터층(340)의 일부가 노출될 수 있다. 일부 비아홀들(365) 은 이미터층(340)과 제1 금속 전극(370) 간의 전기적 연결을 위한 것이고, 나머지 비아홀들(365)은 베이스층(350)과 제2 금속 전극(380) 간의 전기적 연결을 위한 것이다.
도 7a 내지 도 7c를 참조하면, 제1,2 금속 전극(370, 380)을 형성한다.
제1 금속 전극(370)은 반도체 기판(310)의 배면 상에서 반도체 기판(310)의 양단에 형성된다. 제1 금속 전극(370)은 이미터층(340)의 도핑 영역과 적어도 일부 영역이 접촉하고 있는 상태로서, 제1 버스 바(371) 및 제1 버스 바(371)로부터 연장되고 제1 버스 바(371)에 대하여 수직으로 형성된 제1 핑거 전극들(372)을 포함한다.
제2 금속 전극(380)은 반도체 기판(310)의 배면 상에서 반도체 기판(310)의 중심에 형성된다. 예컨대, 제2 금속 전극(380)은 반도체 기판(310)의 중심을 가로지르는 제2 버스 바(381) 및 제2 버스 바(381)를 중심으로 양단에 구비된 제1 금속 전극(370)을 향해 연장된 제2 핑거 전극들(382)을 포함한다. 예컨대, 제2 핑거 전극들(382)은 제2 버스 바(381)에 대하여 대략 수직이 되도록 연장된다. 제2 핑거 전극(382)은 제1 핑거 전극들(372)과 서로 맞물리게(interdigitated) 형성되어 캐리어를 수집한다.
제1,2 금속 전극(370, 380)은 은(Ag), 금(Au), 구리(Cu), 알루미늄(Al), 니켈(Ni)과 같은 원소를 포함하는 전도성 페이스트를 스크린 프린팅을 통해 패턴 인쇄 후, 열 소성함으로써 형성될 수 있다.
또 다른 실시예로서, 비아홀을 통해 이미터층(340) 및 베이스층(350)과 컨택하는 시드층들(seed layers:미도시)을 형성하고, 그 위에 금속을 추가로 도금하는 방식에 의해 제1,2 금속 전극(370, 380)을 형성할 수 있다.
제2 금속 전극(380)을 형성할 때, 제2 버스 바(381)의 중심에는 제2 버스 바(381)의 길이 방향을 따라 개구(홀)(h)가 구비되도록 한다(도 7a 및 도 7c 참조). 예컨대, 제2 금속 전극(380)을 형성하는 과정에서, 개구(h)과 대응되는 영역을 남기고 페이스트를 도포하거나 도금함으로써 제2 버스 바(381)의 중심에는 금속 배선이 형성되지 않도록 한다. 제2 버스 바(381)의 중심에 형성된 개구(h)을 가로지르는 선(C-C)이 절단선이 된다. 즉, 절단선은 제2 금속 전극(380)의 개구가 될 수 있으나, 이에 한정되는 것은 아니다. 또 다른 실시예로서, 절단선은 개구 또는 홀을 가지지 않을 수 있으며, 베이스부(350) 상의 제2 금속 전극(380) 중 절단되어야 하는 부분에 형성된 지시선이 될 수 있다.
도 8a 및 도 8b를 참조하면, 절단선을 따라 반도체 기판(310)을 커팅함으로써 2개의 광기전력소자를 형성할 수 있다. 커팅은 레이저 스크라이빙에 의해 수행될 수 있다. 또는 wire sawing과 같은 절단 방법에 의할 수 있다. 커팅은 광기전력소자의 이미터 영역에서 먼쪽인 베이스부에서 이루어지므로, 광기전력소자의 제조에 따라 발생할 수 있는 전력 손실을 최소화할 수 있다. 이를 보다 구체적으로 살펴보면 다음과 같다.
도 9a 및 도 9b는 LBIC(laser beam induced current)법을 통해 배면접합 광기전력소자의 QE(Quantum Efficiency)를 측정한 상태를 나타낸다.
도 9a 및 도 9b를 참조하면, 상부에 형성된 베이스 영역(베이스부)은 어두운 영역(dark space, D1, D2)으로 나타남을 확인할 수 있다. 베이스 영역이 어둡게 나타남은 해당 영역의 전류가 매우 낮음을 의미하며, 바꾸어 말하면 베이스 영역이 광기전력소자의 효율에 기여도가 매우 낮음을 의미한다.
본 발명의 실시예에서는 이와 같은 특성을 이용하여, 베이스부의 베이스 영역을 반도체 기판(웨이퍼)의 중심으로 이동시키고 이를 커팅 영역으로 사용하기 때문에 커팅시 발생하는 데미지 영역으로 인한 손실을 최소화할 수 있다.
상술한 바와 같이 본 발명의 실시예들에 따른 광기전력소자의 제1,2 금속 전극(170, 180)은 비교예에 따른 배면접합 광기전력소자에 형성된 핑거 전극에 비하여 핑거 전극(172, 182)의 길이를 줄일 수 있으므로 전력 손실을 감소시키며, 금속 전극(170, 180)의 두께를 낮출 수 있어서 제1,2 금속 전극(170, 180)의 형성을 위한 원가를 절감할 수 있으며, 반도체 기판(110)의 휨(bowing)을 방지할 수 있다.
또한, 상술한 바와 같은 제조방법에 따라 제조함으로써 공정의 수를 줄이면서 복수의 광기전력소자를 얻을 수 있다. 예컨대, 도 3a 내지 8b를 참조하여 설명한 일련의 공정을 한번(1 사이클) 수행함으로써 2개의 광기전력소자를 제조할 수 있으므로, 최소화된 비용 및 시간을 통해 고효율의 광기전력소자들을 얻을 수 있다.
도 10 내지 도 12는 본 발명의 또 다른 실시예에 따른 광기전력소자들을 전기적으로 연결한 실시예들을 나타낸다.
도 10 내지 도 12를 참조하면, 복수의 광기전력소자를 리본을 이용하여 직렬 및 병렬을 혼합하여 전기적으로 연결함으로써 모듈을 제작할 수 있다.
도 10을 참조하면, 리본(10)을 이용하여 어느 하나의 광기전력소자(100)의 일측에 구비된 제1 버스 바(171)와 다른 하나의 광기전력소자(100)의 타측에 구비된 제2 버스 바(181)를 연결하여 직렬 접속을 수행하여 하나의 열을 형성한 후, 이들 광기전력소자들(100)의 열을 병렬 연결함으로써 하나의 모듈을 형성할 수 있다.
도 11을 참조하면, 리본(20)을 이용하여 어느 하나의 광기전력소자(100)의 일측에 구비된 제2 버스 바(181)와 다른 하나의 광기전력소자(100)의 타측에 구비된 제2 버스 바(181)를 연결하여 병렬 접속을 수행한 후 이들을 직렬 접속함으로써 하나의 모듈을 형성할 수 있다.
마찬가지로, 도 12를 참조하면, 리본(30)을 이용하여 어느 하나의 광기전력소자(100)의 제2 버스 바(181)와 다른 하나의 광기전력소자(100)의 제1 버스 바(171)를 직렬 연결한 후, 직렬 접속된 광기전력소자들(100) 을 병렬 접속함으로써 하나의 모듈을 형성할 수 있다.
상술한 실시예 이외에도 복수의 광기전력소자의 직/병렬 연결은 다양한 조합 및 배열을 통해 형성될 수 있음은 물론이다.
상술한 바에 따르면, 본 발명의 일 실시예들은 광기전력소자의 제조 방법을 제공한다. 제조 방법은, 반도체 기판(예컨대 반도체 웨이퍼)를 공급하는 단계를 포함한다. 이 후, 베이스부와 이미터부는 반도체 기판의 표면에 형성될 수 있다. 절연층이 베이스부와 이미터부 상에 형성될 수 있다. 절연층은 베이스부와 이미터부를 부분적으로 노출시키는 비아홀을 포함할 수 있다. 제1 전극은 상기 적어도 하나의 비아홀을 통해 이미터부의 영역과 콘택을 형성할 수 있고, 제2 전극은 적어도 다른 하나의 비아홀을 통해 베이스부의 영역과 콘택을 형성할 수 있다. 이 후, 제2 전극의 버스바 전극 부에 절단선이 설정(set)되고, 반도체 기판은 절단선을 따라 베이스부에서 두개의 광기전력소자로 분할된다. 이와 같이, 본 발명의 일 실시예에 따르면, 두개의 광기전력소자가 하나의 반도체 웨이퍼를 반으로 나눔으로써 형성될 수 있다. 하나의 웨이퍼로부터 형성된 두개의 광기전력소자에 의해, 전압은 대략 두배로 되고, 전류는 감소되어, 전류 손실이 줄어들 수 있다.
또한, 상대적으로 광기전력소자의 효율에 큰 기여를 하지 않는 베이스부의 베이스 영역이 절단 영역으로 사용되므로, 절단에 의한 손실 또는 베이스 영역의 손상은 광기전력소자에 큰 영향을 주지 않는다.
비록 본 발명이 상기 언급된 바람직한 실시예와 관련하여 설명되었지만, 발명의 요지와 범위로부터 벗어남이 없이 다양한 수정이나 변형을 하는 것이 가능하다. 따라서 첨부된 특허청구의 범위에는 본 발명의 요지에 속하는 한 이러한 수정이나 변형을 포함할 것이다.
110, 310: 반도체 기판 120, 320: 패시베이션층
130, 330: 반사 방지막 140, 340: 이미터층(이미터부)
150, 350: 베이스층(베이스부) 160, 360: 절연층
161, 361: 제1 절연층 162, 362: 제2 절연층
170, 370: 제1 금속 전극 171, 371: 제1 버스 바
172, 372: 제1 핑거 전극 180, 380: 제2 금속 전극
181, 381: 제2 버스 바 182, 382: 제2 핑거 전극
130, 330: 반사 방지막 140, 340: 이미터층(이미터부)
150, 350: 베이스층(베이스부) 160, 360: 절연층
161, 361: 제1 절연층 162, 362: 제2 절연층
170, 370: 제1 금속 전극 171, 371: 제1 버스 바
172, 372: 제1 핑거 전극 180, 380: 제2 금속 전극
181, 381: 제2 버스 바 182, 382: 제2 핑거 전극
Claims (21)
- 제1 면 및 제1 면의 반대편에 구비된 제2 면을 포함하는 반도체 기판을 준비하는 단계;
상기 제1 면에 베이스부 및 이미터부를 형성하는 단계;
상기 베이스부 및 상기 이미터부 상에 절연층을 형성하는 단계;
상기 베이스부 및 상기 이미터부가 부분적으로 노출되도록 상기 절연층에 비아홀을 형성하는 단계;
적어도 하나의 비아홀을 통해 상기 이미터부의 영역과 접촉하는 제1 전극을 형성하는 단계;
적어도 하나의 따른 비아홀을 통해 상기 베이스부의 영역과 접촉하는 제2 전극을 형성하는 단계;
상기 베이스부 상에 절단선을 설정하는 단계; 및
상기 절단선을 따라 상기 반도체 기판을 절단하는 단계;를 포함하는. 광기전력소자의 제조 방법. - 제1항에 있어서,
상기 절단선을 형성하는 단계는,
상기 이미터부로부터 먼쪽에 형성된 상기 베이스부 상에 절단선을 형성하는 단계를 포함하고,
상기 반도체 기판을 절단하는 단계는 상기 이미터부로부터 먼쪽의 상기 반도체 기판의 영역에서 상기 반도체 기판을 절단하는 단계를 포함하는, 광기전력소자의 제조 방법. - 제1항에 있어서,
상기 제1 전극을 형성하는 단계는, 제1 버스 바 및 상기 제1 버스 바로부터 연장된 복수의 제1 핑거 전극들을 포함하는 제1 전극을 형성하는 단계를 포함하고,
상기 제2 전극을 형성하는 단계는, 제2 면의 중심을 가로지르도록 연장된 제2 버스 바 및 상기 제2 버스 바로부터 연장되며, 제1 핑거 전극과 서로 맞물리도록(interdigitated) 형성된 복수의 제2 핑거 전극들을 포함하는 제2 전극을 형성하는 단계를 포함하는, 광기전력소자의 제조 방법. - 제3항에 있어서,
상기 절단선을 형성하는 단계는,
상기 제2 버스 바의 중심을 가로지르도록 형성되며 상기 절단선이 되는 개구를 형성하는 단계를 포함하는, 광기전력소자의 제조 방법. - 제1항에 있어서,
상기 반도체 기판을 준비하는 단계는,
단일의 반도체 웨이퍼의 적어도 두개의 코너부를 트리밍함으로써 상기 단일의 반도체 웨이퍼로부터 반도체 기판을 형성하는 단계를 포함하는, 광기전력소자의 제조 방법. - 제5항에 있어서,
상기 단일의 반도체 웨이퍼로부터 복수의 광기전력소자가 형성되는, 광기전력소자의 제조 방법. - 제6항에 있어서,
제1 전극을 형성하는 단계는, 제1 버스 바 및 상기 제1 버스 바로부터 연장된 복수의 제1 핑거 전극들을 포함하는 제1 전극을 상기 광기전력소자 각각에 형성하는 단계를 포함하고,
상기 제2 전극을 형성하는 단계는, 제2 버스 바 및 상기 제2 버스바로부터 연장된 복수의 제2 핑거 전극들을 포함하는 제2 전극을 상기 광기전력소자 각각에 형성하는 단계를 포함하는, 광기전력소자의 제조 방법. - 제1항에 있어서,
상기 반도체 기판의 제2 면에 적어도 하나의 패시베이션층 또는 반사방지막을 형성하는 단계를 더 포함하는, 광기전력소자의 제조 방법. - 제1항에 있어서,
상기 반도체 기판의 제2 면을 텍스처링하는 단계를 더 포함하는, 광기전력소자의 제조 방법. - 제1항에 있어서,
상기 베이스부 및 상기 이미터부 각각은 스트라이프 형상으로 형성된, 광기전력소자의 제조 방법. - 제1항에 있어서,
상기 베이스부 및 상기 이미터부 각각은 복수의 이산된 영역(discrete regions)으로 형성된, 광기전력소자의 제조 방법. - 제11항에 있어서,
상기 이산된 영역들 각각은 도트, 타원형, 원형, 또는 다각형의 형상을 포함하는, 광기전력소자의 제조 방법. - 제1항에 있어서,
상기 제2 면은 광원과 마주보는 전면이고, 상기 제1 면은 상기 광원의 반대편에 위치하는 후면인, 광기전력소자의 제조 방법. - 제1 면 및 제1 면의 반대편에 구비된 제2 면을 포함하는 반도체 기판;
상기 제1 면 상에 배치되는 베이스부 및 이미터부;
복수의 비아홀을 포함하고, 상기 베이스부 및 상기 이미터부 상에 배치되는 절연층;
적어도 하나의 비아홀을 통해 상기 이미터부의 영역과 접촉하는 제1 전극; 및
적어도 하나의 따른 비아홀을 통해 상기 베이스부의 영역과 접촉하는 제2 전극;을 포함하고,
상기 제2 전극은 절단된 전극이며, 상기 반도체 기판은 이미터부 측에 적어도 두개의 트리밍된 코너부를 포함하는, 광기전력소자. - 제14항에 있어서,
상기 반도체기판은 반도체 웨이퍼로부터 형성되고, 상기 반도체 웨이퍼의 1/2의 크기인, 광기전력소자. - 제15항에 있어서,
상기 제2 전극의 일부분은 상기 반도체 웨이퍼의 중심을 가로지르도록 연장된, 광기전력소자. - 제14항에 있어서,
제1 전극은, 상기 트리밍된 코너부들 사이에 구비된 상기 반도체 기판의 제1 측을 따라 연장된 제1 버스 바, 및 상기 제1 버스 바로부터 연장된 복수의 제1 핑거 전극들을 포함하고,
상기 제2 전극은, 상기 제1 측의 반대편에 구비된 제2 측을 따라 연장된 제2 버스 바, 및 상기 제2 버스바로부터 연장되며 상기 제1 핑거 전극과 서로 맞물리도록(interdigitated) 배치되는 복수의 제2 핑거 전극들을 포함하는, 광기전력소자. - 제14항에 있어서,
상기 반도체 기판의 제2 면에 형성되는 적어도 하나의 패시베이션층 또는 반사방지막을 더 포함하는, 광기전력소자. - 제14항에 있어서,
상기 베이스부 및 상기 이미터부 각각은 스트라이프 형상으로 형성된, 광기전력소자. - 제14항에 있어서,
상기 베이스부 및 상기 이미터부 각각은 복수의 이산된 영역들(discrete regions)로 형성된, 광기전력소자. - 제14항에 있어서,
상기 절연층은 제1 층 및 상기 제1 층과 다른 물질을 포함하는 제2 층을 구비하는, 광기전력소자.
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