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KR20130033150A - Substrate strip - Google Patents

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KR20130033150A
KR20130033150A KR1020110097053A KR20110097053A KR20130033150A KR 20130033150 A KR20130033150 A KR 20130033150A KR 1020110097053 A KR1020110097053 A KR 1020110097053A KR 20110097053 A KR20110097053 A KR 20110097053A KR 20130033150 A KR20130033150 A KR 20130033150A
Authority
KR
South Korea
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layer
substrate
substrate strip
bending
warpage
Prior art date
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Ceased
Application number
KR1020110097053A
Other languages
Korean (ko)
Inventor
김기곤
김태현
임병욱
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020110097053A priority Critical patent/KR20130033150A/en
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Abstract

본 발명은 기판 스트립에 관한 것이다. 본 발명의 실시 예에 따르면, 회로층이 형성된 복수의 기판 유닛을 포함하는 기판 영역, 기판 영역을 둘러싸는 더미 영역, 더미 영역의 일 측면에 형성되는 제1 휨 방지층, 더미 영역의 타 측면에 형성되는 제2 휨 방지층을 포함하는 기판 스트립이 제공된다.The present invention relates to a substrate strip. According to an embodiment of the present invention, a substrate region including a plurality of substrate units on which a circuit layer is formed, a dummy region surrounding the substrate region, a first anti-bending layer formed on one side of the dummy region, and formed on the other side of the dummy region A substrate strip is provided that includes a second anti-bending layer.

Description

기판 스트립{SUBSTRATE STRIP}Board Strips {SUBSTRATE STRIP}

본 발명은 기판 스트립에 관한 것이다.
The present invention relates to a substrate strip.

일반적으로 웨이퍼 한 장당 칩이 수십 개에서 혹은 수백 개를 형성할 수 있으나, 칩 자체만으로는 외부로부터 전기를 공급받아 전기 신호를 주고 받을 수 없을 뿐만 아니라 미세한 회로를 담고 있기 때문에 외부의 충격에 의해 쉽게 손상된다. 이에 따라, 칩에 전기적인 연결을 해주고, 또한 외부의 충격으로부터 보호해 주는 패키징 기술이 점진적으로 발전하게 되었다.Generally, a chip can form tens or hundreds of chips per wafer, but the chip itself is not only supplied with electricity from outside to send and receive electric signals, but also contains minute circuits, so it is easily damaged by external shocks. do. This has led to the development of packaging technologies that provide electrical connections to chips and protect them from external shocks.

최근에는 반도체 장치의 고집적화, 메모리의 용량의 증가, 다기능화 및 고밀도 실장의 요구 등이 가속화되고 있으며, 이들의 요구를 만족시키기 위해 와이어 본딩(Wire Bonding) 접합 구조에서 플립 칩 범프(Flip Chip Bump)를 이용하는 접합구조로 확대되고 있으며, 이중 하이 엔드(High End)급 기능을 하는 구조는 어셈블리 수율 향상을 위하여 기판 스트립 상태에서 범프를 형성하게 된다.In recent years, the high integration of semiconductor devices, the increase of memory capacity, the multifunctionality, and the demand for high-density packaging have been accelerated, and in order to satisfy these requirements, flip chip bumps in a wire-bonding junction structure are required. Expanded to the junction structure using, the structure having a double high end (High End) function is to form a bump in the substrate strip state to improve the assembly yield.

한편, 반도체 패키지가 점점 더 경박 단소화 되는 경우, 기판 스트립을 구성하는 층간의 열팽창계수의 차이에 의해서, 기판 스트립에 열을 가하게 되면, 휨(Warpage) 등의 변형이 발생하게 된다. 이와 같은 기판 스트립의 휨 현상의 발생은 기판 스트립에 실장되는 반도체 칩이 들뜨게 되어 범프의 크기가 균일하게 형성되지 않고, 반도체 칩과 기판 스트립 간의 전기적 연결에 오류가 생기는 문제점이 있다. 이와 같은 문제점을 해결하기 위해서 한국 공개 특허 제10-2011-0070521호 등과 같이 기판의 일면에 응력 완화층을 형성하는 등 여러 가지 방법이 개발되고 있다.
On the other hand, when the semiconductor package is increasingly thin and thin, when the heat is applied to the substrate strip due to the difference in the coefficient of thermal expansion between the layers constituting the substrate strip, deformation such as warpage occurs. The occurrence of the warpage of the substrate strip causes the semiconductor chip mounted on the substrate strip to be lifted up so that bumps are not uniformly formed and an error occurs in the electrical connection between the semiconductor chip and the substrate strip. In order to solve such a problem, various methods such as forming a stress relaxation layer on one surface of a substrate, such as Korean Patent Application Publication No. 10-2011-0070521, have been developed.

본 발명은 고온에서도 잘 휘지 않는 기판 스트립을 제공하기 위한 것이다.
The present invention is to provide a substrate strip that does not bend well even at high temperatures.

본 발명의 일 측면에 따르면, 회로층이 형성된 복수의 기판 유닛을 포함하는 기판 영역, 기판 영역을 둘러싸는 더미 영역, 더미 영역의 일 측면에 형성되는 제1 휨 방지층, 더미 영역의 타 측면에 형성되는 제2 휨 방지층을 포함하는 기판 스트립이 제공된다.According to an aspect of the present invention, a substrate region including a plurality of substrate units having a circuit layer, a dummy region surrounding the substrate region, a first anti-bending layer formed on one side of the dummy region, formed on the other side of the dummy region A substrate strip is provided that includes a second anti-bending layer.

제1 휨 방지층 및 제2 휨 방지층은 더미 영역의 길이가 짧은 측면인 세로 방향의 일 측면 또는 타 측면에 형성될 수 있다.The first anti-bending layer and the second anti-bending layer may be formed on one side or the other side in the longitudinal direction in which the length of the dummy region is short.

제1 휨 방지층 및 제2 휨 방지층은 반도체 칩이 실장되는 기판 영역을 둘러싸는 더미 영역에 형성될 수 있다.The first warpage prevention layer and the second warpage prevention layer may be formed in a dummy area surrounding a substrate area on which the semiconductor chip is mounted.

제1 휨 방지층 및 제2 휨 방지층은 동일한 물질로 형성될 수 있다.The first anti-bending layer and the second anti-bending layer may be formed of the same material.

제1 휨 방지층, 제2 휨 방지층 및 회로층은 동일한 물질로 형성될 수 있다.The first warpage prevention layer, the second warpage prevention layer, and the circuit layer may be formed of the same material.

제1 휨 방지층 및 제2 휨 방지층은 구리로 형성될 수 있다.The first warpage prevention layer and the second warpage prevention layer may be formed of copper.

제1 휨 방지층 및 제2 휨 방지층의 크기는 동일 할 수 있다.The size of the first anti-bending layer and the second anti-bending layer may be the same.

제1 휨 방지층 및 제2 휨 방지층은 다각형 형상으로 형성될 수 있다.
The first anti-bending layer and the second anti-bending layer may be formed in a polygonal shape.

본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.The features and advantages of the present invention will become more apparent from the following detailed description based on the accompanying drawings.

이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니 되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
Prior to that, terms and words used in the present specification and claims should not be construed in a conventional and dictionary sense, and the inventor may properly define the concept of the term in order to best explain its invention It should be construed as meaning and concept consistent with the technical idea of the present invention.

본 발명의 실시 예에 따른 기판 스트립은 기판 스트립 양 측면에 삽입된 휨 방지층에 의해서 고온에서 기판 스트립의 휨을 억제할 수 있다.
The substrate strip according to the embodiment of the present invention can suppress the bending of the substrate strip at a high temperature by the bending prevention layer inserted in both sides of the substrate strip.

도1은 본 발명의 실시 예에 따른 기판 스트립을 나타낸 예시도이다.
도2는 종래의 기판 스트립의 휨 현상을 나타낸 예시도이다.
도3은 본 발명의 실시 예에 따른 휨 발생 정도를 실험하기 위한 기판 스트립을 나타낸 예시도이다.
도4는 도3에 따른 기판 스트립을 이용하여 휨 발생 정도를 시뮬레이션 한 결과를 나타낸 예시도이다.
도5는 본 발명의 실시 예에 따른 제1 휨 방지층 및 제2 휨 방지층의 형태를 나타낸 예시도이다.1 is an exemplary view showing a substrate strip according to an embodiment of the present invention.
2 is an exemplary view showing a warpage phenomenon of a conventional substrate strip.
Figure 3 is an exemplary view showing a substrate strip for testing the degree of warpage in accordance with an embodiment of the present invention.
4 is an exemplary view showing a result of simulation of the degree of warpage using the substrate strip of FIG.
5 is an exemplary view showing the shapes of the first anti-bending layer and the second anti-bending layer according to the embodiment of the present invention.

본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되는 이하의 상세한 설명과 실시 예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.BRIEF DESCRIPTION OF THE DRAWINGS The objectives, specific advantages and novel features of the present invention will become more apparent from the following detailed description and examples taken in conjunction with the accompanying drawings. It should be noted that, in the present specification, the reference numerals are added to the constituent elements of the drawings, and the same constituent elements are assigned the same number as much as possible even if they are displayed on different drawings.

또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서에서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다.
In the following description, well-known functions or constructions are not described in detail since they would obscure the invention in unnecessary detail. In this specification, the terms first, second, etc. are used to distinguish one element from another, and the element is not limited by the terms.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 따른 기판 스트립에 관하여 상세히 설명하기로 한다.Hereinafter, a substrate strip according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도1은 본 발명의 실시 예에 따른 기판 스트립을 나타낸 예시도이다.1 is an exemplary view showing a substrate strip according to an embodiment of the present invention.

도1을 참고하면, 기판 스트립(100)은 기판 영역(110), 더미 영역(120), 제1 휨 방지층(131) 및 제2 휨 방지층(132)을 포함할 수 있다.Referring to FIG. 1, the substrate strip 100 may include a substrate region 110, a dummy region 120, a first warpage prevention layer 131, and a second warpage prevention layer 132.

기판 영역(110)은 회로층(미도시)이 형성된 복수의 기판 유닛(111)을 포함한다. 여기서, 기판 유닛(111)에 형성된 회로층(미도시)은 통상적인 SAP(Semi-Additive Process), MSAP(Modified Semi-Additive Process) 또는 서브트랙티브(Subtractive) 공법 등을 이용하여 형성 될 수 있다. 회로층(미도시)은 금, 은, 구리, 니켈 등의 전기 전도성 금속으로 형성될 수 있다.
The substrate region 110 includes a plurality of substrate units 111 on which a circuit layer (not shown) is formed. Here, the circuit layer (not shown) formed on the substrate unit 111 may be formed using a conventional semi-additive process (SAP), a modified semi-additive process (MSAP), or a subtractive method. . The circuit layer (not shown) may be formed of an electrically conductive metal such as gold, silver, copper, or nickel.

기판 유닛(111)은 단위 반도체 칩(미도시)이 실장되는 영역이 될 수 있다.The substrate unit 111 may be a region in which a unit semiconductor chip (not shown) is mounted.

기판 영역(110)은 이와 같이 반도체 칩(미도시)이 실장되는 기판 유닛(111)이 하나 이상 형성될 수 있다. 도1에는 기판 스트립(100)에 하나의 기판 영역(110)이 형성됨이 도시되어 있지만, 이에 한정되지 않는다. 즉, 기판 스트립(100)은 하나 이상의 기판 영역(110)이 형성될 수 있다.
In the substrate region 110, one or more substrate units 111 on which semiconductor chips (not shown) are mounted may be formed. 1 illustrates that one substrate region 110 is formed in the substrate strip 100, but is not limited thereto. That is, the substrate strip 100 may be formed with one or more substrate regions 110.

더미 영역(120)은 반도체 칩(미도시)이 본딩 되지 않는 영역이다. 더미 영역(120)은 기판 영역(110)의 주위를 둘러싸는 형태로 형성될 수 있다. 더미 영역(120)에는 기판 스트립(100)의 가공 시 기준으로 사용되는 툴링홀(미도시; tooling hole), 반도체 칩(미도시)을 실장 하기 위한 정렬마크(미도시) 등이 형성될 수 있다. The dummy region 120 is a region where the semiconductor chip (not shown) is not bonded. The dummy region 120 may be formed to surround the periphery of the substrate region 110. In the dummy region 120, a tooling hole (not shown) used as a reference when the substrate strip 100 is processed, an alignment mark (not shown) for mounting a semiconductor chip (not shown) may be formed. .

제1 휨 방지층(131) 및 제2 휨 방지층(132)은 더미 영역(120)의 양 측면에 형성될 수 있다. 본 발명의 실시 예에 따르면, 제1 휨 방지층(131) 및 제2 휨 방지층(132)은 더미 영역(120)에서 길이가 짧은 측면인 세로 방향의 양 측면에 형성될 수 있다. 예를 들어, 제1 휨 방지층(131)이 더미 영역(120)의 세로 방향의 일 측면에 형성되면, 제2 휨 방지층(132)은 더미 영역(120)의 세로 방향의 타 측면에 형성될 수 있다.The first anti-bending layer 131 and the second anti-bending layer 132 may be formed on both side surfaces of the dummy region 120. According to an exemplary embodiment of the present invention, the first anti-bending layer 131 and the second anti-bending layer 132 may be formed at both sides of the vertical direction, which are short sides of the dummy region 120. For example, when the first anti-bending layer 131 is formed on one side in the longitudinal direction of the dummy region 120, the second anti-bending layer 132 may be formed on the other side in the longitudinal direction of the dummy region 120. have.

또한, 제1 휨 방지층(131) 및 제2 휨 방지층(132)은 기판 스트립(100)의 상부에 형성될 수 있다. 즉, 제1 휨 방지층(131) 및 제2 휨 방지층(132)은 반도체 칩(미도시)이 실장되는 기판 영역(110)을 둘러싸는 더미 영역(120)에 형성될 수 있다.In addition, the first anti-bending layer 131 and the second anti-bending layer 132 may be formed on the substrate strip 100. That is, the first warpage prevention layer 131 and the second warpage prevention layer 132 may be formed in the dummy area 120 surrounding the substrate area 110 on which the semiconductor chip (not shown) is mounted.

이와 같이, 더미 영역(120)의 세로 방향의 양 측면에 형성되는 제1 휨 방지층(131) 및 제2 휨 방지층(132)은 동일한 물질로 형성될 수 있다. 또한, 제1 휨 방지층(131) 및 제2 휨 방지층(132)은 기판 영역(110)에 형성된 기판 유닛(111)의 회로층(미도시)과 동일한 물질로 형성될 수 있다. 이와 같이 제1 휨 방지층(131) 및 제2 휨 방지층(132)이 회로층(미도시)과 동일한 물질인 경우, 기판 영역(110)에 회로층(미도시)을 형성 시, 동시에 더미 영역(120)에 제1 휨 방지층(131) 및 제2 휨 방지층(132)을 형성할 수 있다. 따라서, 제1 휨 방지층(131) 및 제2 휨 방지층(132)을 더미 영역(120)에 형성하기 위한 추가적인 도금 공정을 생략할 수 있다. 예를 들어, 제1 휨 방지층(131) 및 제2 휨 방지층(132)은 구리로 형성될 수 있다.As such, the first anti-bending layer 131 and the second anti-bending layer 132 formed on both side surfaces of the dummy region 120 may be formed of the same material. In addition, the first anti-bending layer 131 and the second anti-bending layer 132 may be formed of the same material as the circuit layer (not shown) of the substrate unit 111 formed in the substrate region 110. As described above, when the first warpage prevention layer 131 and the second warpage prevention layer 132 are made of the same material as the circuit layer (not shown), when the circuit layer (not shown) is formed in the substrate region 110, the dummy area ( The first warpage prevention layer 131 and the second warpage prevention layer 132 may be formed on the 120. Therefore, an additional plating process for forming the first warpage prevention layer 131 and the second warpage prevention layer 132 in the dummy region 120 may be omitted. For example, the first warpage prevention layer 131 and the second warpage prevention layer 132 may be formed of copper.

본 발명의 실시 예에 따른 제1 휨 방지층(131) 및 제2 휨 방지층(132)의 크기는 더미 영역(120)보다 작도록 형성될 수 있다. 또한, 제1 휨 방지층(131) 및 제2 휨 방지층(132)은 크기 및 모양 등의 형태가 상호 동일하게 형성될 수 있다. 그러나, 제1 휨 방지층(131) 및 제2 휨 방지층(132)의 형태는 이에 한정되지 않으며, 당업자에 의해서 용이하게 변경될 수 있다.
The size of the first anti-bending layer 131 and the second anti-bending layer 132 according to the embodiment of the present invention may be formed to be smaller than the dummy region 120. In addition, the first anti-bending layer 131 and the second anti-bending layer 132 may be formed in the same size and shape. However, the shapes of the first warpage prevention layer 131 and the second warpage prevention layer 132 are not limited thereto, and may be easily changed by those skilled in the art.

도2는 종래의 기판 스트립의 휨 현상을 나타낸 예시도이다.2 is an exemplary view showing a warpage phenomenon of a conventional substrate strip.

기판 스트립(210)에 반도체 칩(230)을 실장 할 때, 범핑(bumping) 및 코이닝(coining)을 수행하는 경우, 200℃ 이상의 온도와 압력이 가해진다. 이때, 기판 유닛을 포함하여 기판 스트립(210)을 형성하는 부재들 간의 열팽창계수의 차이에 의해서, 기판 스트립(210)이 뒤틀리고 휘어지게 된다. 특히, 도2에 도시된 바와 같이, 기판 스트립(210)의 세로 방향의 양 측면이 반도체 칩(230)이 실장 된 기판 스트립(210)의 상부의 반대인 하부 방향으로 휘어진다.When the semiconductor chip 230 is mounted on the substrate strip 210, when bumping and coining are performed, a temperature and a pressure of 200 ° C. or more are applied. At this time, the substrate strip 210 is warped and bent due to the difference in the coefficient of thermal expansion between the members forming the substrate strip 210 including the substrate unit. In particular, as shown in FIG. 2, both side surfaces of the substrate strip 210 in the vertical direction are bent in a lower direction opposite to the upper portion of the substrate strip 210 on which the semiconductor chip 230 is mounted.

따라서, 도2에 도시된 바와 같이 기판 스트립(210)에 실장 된 반도체 칩(230)이 들뜨게 되고, 응력의 불균형으로 각 범프(220)의 크기가 달라질 수 있다. 이와 같이 기판 스트립(210)이 휘어지면, 기판 스트립(210)과 반도체 칩(230) 간의 전기적 연결이 불량해 질 수 있다.
Therefore, as shown in FIG. 2, the semiconductor chip 230 mounted on the substrate strip 210 is lifted, and the size of each bump 220 may vary due to an unbalance of stress. As such, when the substrate strip 210 is bent, an electrical connection between the substrate strip 210 and the semiconductor chip 230 may be poor.

따라서, 도2에서 도시된 바와 같이 기판 스트립의 휨 현상을 감소시키기 위해서, 도1에 도시된 바와 같이 반도체 칩이 실장 되는 기판 스트립의 상부에 형성된 더미 영역에 제1 휨 방지층 및 제2 휨 방지층을 형성할 수 있다. 또한, 기판 스트립이 휘어질 때, 기판 스트립의 세로 방향의 양 측면이 하부 방향으로 휘어지는 성질에 의해서, 제1 휨 방지층 및 제2 휨 방지층을 기판 스트립의 상부에 세로 방향의 양 측면에 형성할 수 있다.Therefore, in order to reduce the warpage phenomenon of the substrate strip as shown in FIG. 2, as shown in FIG. 1, the first warpage prevention layer and the second warpage prevention layer are disposed in the dummy region formed on the substrate strip on which the semiconductor chip is mounted. Can be formed. In addition, when the substrate strip is bent, both sides in the longitudinal direction of the substrate strip are bent downward, so that the first anti-warp layer and the second anti-warp layer can be formed on both sides of the longitudinal direction on the upper side of the substrate strip. have.

이와 같이, 기판 스트립에 제1 휨 방지층 및 제2 휨 방지층을 형성함으로써, 기판 스트립이 열팽창 계수 차이에 의해서 휘어지는 방향과 반대 방향으로 제1 휨 방지층 및 제2 휨 방지층으로 휨이 발생하게 하여 결과적으로 기판 스트립의 휨 발생을 억제할 수 있다.
As such, by forming the first anti-warp layer and the second anti-warp layer on the substrate strip, warpage occurs in the first anti-warp layer and the second anti-warp layer in a direction opposite to the direction in which the substrate strip is bent due to the difference in thermal expansion coefficient. The occurrence of warpage of the substrate strip can be suppressed.

도3및 도4는 본 발명의 실시 예에 따른 기판 스트립의 휨 현상에 대한 실험을 나타낸 예시도이다.3 and 4 are exemplary views showing an experiment on the warpage phenomenon of the substrate strip according to the embodiment of the present invention.

도3은 본 발명의 실시 예에 따른 휨 발생 정도를 실험하기 위한 기판 스트립을 나타낸 예시도이다.Figure 3 is an exemplary view showing a substrate strip for testing the degree of warpage in accordance with an embodiment of the present invention.

도3을 참고하면, 종래의 기판 스트립과 본 발명의 실시 예에 따른 기판 스트립의 휨 발생 정도를 확인하기 위해서, 기판 스트립(300)이 도시되어 있다. 기판 스트립(300)은 기판 유닛(311)이 형성된 기판 영역(310)과 기판 영역(310)을 둘러싸는 형태로 형성된 더미 영역(320)이 형성될 수 있다. 본 발명의 실시 예에 의하면, 기판 스트립(300)의 좌측에 형성된 더미 영역(320)의 일 측면에만 본 발명의 실시 예에 따른 제1 휨 방지층(331)을 형성할 수 있다. 여기서, 제1 휨 방지층(331)은 구리로 형성될 수 있다.
Referring to FIG. 3, the substrate strip 300 is illustrated to check the degree of warpage of the conventional substrate strip and the substrate strip according to the embodiment of the present invention. The substrate strip 300 may include a substrate region 310 in which the substrate unit 311 is formed and a dummy region 320 formed to surround the substrate region 310. According to an embodiment of the present invention, the first anti-bending layer 331 according to the embodiment of the present invention may be formed only on one side of the dummy region 320 formed on the left side of the substrate strip 300. Here, the first anti-bending layer 331 may be formed of copper.

도4는 도3에 따른 기판 스트립을 이용하여 휨 발생 정도를 시뮬레이션 한 결과를 나타낸 예시도이다.4 is an exemplary view showing a result of simulation of the degree of warpage using the substrate strip of FIG.

도4를 참고하면, 도3에서 도시된 기판 스트립(도3의 300)의 고온 상태에서 휨 발생 정도를 시뮬레이션 할 수 있다.Referring to FIG. 4, the degree of warpage may be simulated in the high temperature state of the substrate strip 300 shown in FIG. 3.

실험은 Moir장비를 이용하여, 최고 245℃에서 기판 스트립(도3의 300)의 휨 정도를 시뮬레이션 한 것이다.The experiment simulated the degree of warpage of the substrate strip (300 in FIG. 3) using Moir equipment at up to 245 ° C.

이때, 도4에 도시된 바와 같이, 제1 휨 방지층(도3의 331)이 형성된 기판 스트립(도3의 300)의 좌측면(351, 352)이 제1 휨 방지층(도3의 331)이 형성되지 않은 기판 스트립(도3의 300)의 우측면(341, 342)보다 휨 발생 정도가 적은 것을 확인할 수 있다.In this case, as shown in FIG. 4, the left surfaces 351 and 352 of the substrate strip 300 formed in the first anti-warp layer 331 of FIG. 3 have the first anti-warp layer 331 of FIG. It can be seen that the degree of warpage is less than that of the right surfaces 341 and 342 of the substrate strip (300 in FIG. 3) that is not formed.

즉, 고온에서 기판 스트립(도3의 300)의 팽창률 보다 구리로 형성된 제1 휨 방지층(도3의 331)의 팽창률이 낮으므로, 제1 휨 방지층(도3의 331)이 형성된 방향으로 휨이 발생할 수 있다. 이때, 기판 스트립(도3의 300)의 하부(342, 352) 쪽으로 휘어지는 현상과 제1 휨 방지층(도3의 331)에 의한 기판 스트립(도3의 300)의 상부(351) 쪽으로 휘어지는 현상의 상호 작용으로, 기판 스트립(도3의 300)의 휨 발생이 억제될 수 있다.
That is, since the expansion rate of the first anti-warp layer (331 of FIG. 3) formed of copper is lower than the expansion rate of the substrate strip (300 of FIG. 3) at a high temperature, the warpage is formed in the direction in which the first anti-warp layer (331 of FIG. 3) is formed. May occur. At this time, the phenomenon of bending toward the bottom 342 and 352 of the substrate strip 300 of FIG. 3 and the phenomenon of bending toward the top 351 of the substrate strip 300 of FIG. 3 by the first anti-bending layer 331 of FIG. By interaction, the occurrence of warpage of the substrate strip (300 in FIG. 3) can be suppressed.

도5는 본 발명의 실시 예에 따른 제1 휨 방지층 및 제2 휨 방지층의 형태를 나타낸 예시도이다.5 is an exemplary view showing the shapes of the first anti-bending layer and the second anti-bending layer according to the embodiment of the present invention.

기판 스트립에 형성되는 제1 휨 방지층 및 제2 휨 방지층의 형상은 도5에 도시된 바와 같이 직사각형, 타원, 다각형 등의 다양한 모양으로 형성될 수 있다. 즉, 제1 휨 방지층 및 제2 휨 방지층은 기판 스트립의 더미 영역 내부에 포함되도록 형성될 수 있다면, 모양 및 크기 등이 한정되지 않는다.
The shape of the first anti-bending layer and the second anti-bending layer formed on the substrate strip may be formed in various shapes such as rectangle, ellipse, polygon, etc. as shown in FIG. That is, the shape and size are not limited as long as the first anti-bending layer and the second anti-bending layer may be formed to be included in the dummy region of the substrate strip.

이상 본 발명을 실시 예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 기판 스트립이 이에 한정되지 않으며, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Although the present invention has been described in detail by way of examples, it is intended to describe the present invention in detail, and the substrate strip according to the present invention is not limited thereto, and those skilled in the art will have the following claims It will be understood that various modifications and changes can be made in the present invention without departing from the spirit and scope of the invention as set forth in the claims.

본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims.

100, 210, 300: 기판 스트립 110, 310: 기판 영역
111, 311: 기판 유닛 120, 320: 더미 영역
131, 331: 제1 휨 방지층 132: 제2 휨 방지층
220: 범프 230: 반도체 칩
341, 351: 기판 스트립의 상부 342, 352: 기판 스트립의 하부100, 210, 300: substrate strip 110, 310: substrate region
111, 311: substrate unit 120, 320: dummy region
131 and 331: first warpage preventing layer 132: second warpage preventing layer
220: bump 230: semiconductor chip
341, 351: upper part of the substrate strip 342, 352: lower part of the substrate strip

Claims (8)

회로층이 형성된 복수의 기판 유닛을 포함하는 기판 영역;
상기 기판 영역을 둘러싸는 더미 영역;
상기 더미 영역의 일 측면에 형성되는 제1 휨 방지층;
상기 더미 영역의 타 측면에 형성되는 제2 휨 방지층을 포함하는 기판 스트립.
A substrate region including a plurality of substrate units on which a circuit layer is formed;
A dummy region surrounding the substrate region;
A first anti-bending layer formed on one side of the dummy region;
And a second anti-bending layer formed on the other side of the dummy region.
청구항1에 있어서,
상기 제1 휨 방지층 및 상기 제2 휨 방지층은 상기 더미 영역의 길이가 짧은 측면인 세로 방향의 일 측면 또는 타 측면에 형성되는 것을 특징으로 하는 기판 스트립.
The method according to claim 1,
The first anti-bending layer and the second anti-bending layer are formed on one side or the other side in the longitudinal direction, wherein the length of the dummy region is a short side.
청구항1에 있어서,
상기 제1 휨 방지층 및 상기 제2 휨 방지층은 반도체 칩이 실장되는 상기 기판 영역을 둘러싸는 상기 더미 영역에 형성되는 것을 특징으로 하는 기판 스트립.
The method according to claim 1,
And the first anti-warp layer and the second anti-warp layer are formed in the dummy area surrounding the substrate area on which the semiconductor chip is mounted.
청구항1에 있어서,
상기 제1 휨 방지층 및 상기 제2 휨 방지층은 동일한 물질로 형성되는 것을 특징으로 하는 기판 스트립.
The method according to claim 1,
And the first anti-bending layer and the second anti-bending layer are formed of the same material.
청구항1에 있어서,
상기 제1 휨 방지층, 상기 제2 휨 방지층 및 상기 회로층은 동일한 물질로 형성되는 것을 특징으로 하는 기판 스트립.
The method according to claim 1,
And the first anti-warp layer, the second anti-warp layer, and the circuit layer are formed of the same material.
청구항1에 있어서,
상기 제1 휨 방지층 및 상기 제2 휨 방지층은 구리로 형성되는 것을 특징으로 하는 기판 스트립.
The method according to claim 1,
And the first anti-warp layer and the second anti-warp layer are formed of copper.
청구항1에 있어서,
상기 제1 휨 방지층 및 상기 제2 휨 방지층의 크기는 동일한 것을 특징으로 하는 기판 스트립.
The method according to claim 1,
And the first and second warpage prevention layers have the same size.
청구항1에 있어서,
상기 제1 휨 방지층 및 상기 제2 휨 방지층은 다각형 형상으로 형성되는 것을 특징으로 하는 기판 스트립.The method according to claim 1,
The first anti-bending layer and the second anti-bending layer are formed in a polygonal shape substrate strip.
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